知財求人 - 知財ポータルサイト「IP Force」
▶ 株式会社東芝の特許一覧 ▶ 東芝デバイス＆ストレージ株式会社の特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024135178
(43)【公開日】2024-10-04
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H03K 17/78 20060101AFI20240927BHJP
H03K 17/687 20060101ALI20240927BHJP
H03K 17/00 20060101ALI20240927BHJP
H03K 17/785 20060101ALI20240927BHJP
【ＦＩ】
H03K17/78 J
H03K17/687 G
H03K17/00 C
H03K17/785
【審査請求】未請求
【請求項の数】14
【出願形態】ＯＬ
(21)【出願番号】P 2023045736
(22)【出願日】2023-03-22
(71)【出願人】
【識別番号】000003078
【氏名又は名称】株式会社東芝
(71)【出願人】
【識別番号】317011920
【氏名又は名称】東芝デバイス＆ストレージ株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】常次 幸男
【テーマコード（参考）】
5J050
5J055
【Ｆターム（参考）】
5J050AA01
5J050BB21
5J050DD08
5J050EE02
5J050EE13
5J050EE17
5J050EE22
5J050FF04
5J050FF10
5J055AX11
5J055BX16
5J055DX13
5J055DX16
5J055DX22
5J055DX52
5J055DX55
5J055DX61
5J055DX72
5J055DX80
5J055DX83
5J055EX07
5J055EX30
5J055EY01
5J055EY12
5J055EY14
5J055EY21
5J055EY24
5J055EY28
5J055EZ25
5J055EZ34
5J055GX01
5J055GX02
(57)【要約】
【課題】２組のＭＯＳＦＥＴ対が同時にオンすることを抑制できる半導体装置を提供する。
【解決手段】実施形態の半導体装置は、第１及び第２スイッチ素子と第１及び第２発光素子と第１及び第２受光素子と第１及び第２電圧制御回路と第１及び第２スイッチ制御回路とを含む。第１スイッチ素子は、各々の一端が第１ノードに接続され且つ各々のゲート端が第２ノードに接続された第１及び第２トランジスタを有する。第２スイッチ素子は、各々の一端が第３ノードに接続され且つ各々のゲート端が第４ノードに接続された第３及び第４トランジスタを有する。第１スイッチ制御回路は、入力信号が第１論理レベルから第２論理レベルへ遷移してから第１時間が経過した後に第１発光素子を発光させる。第２スイッチ制御回路は、入力信号が第２論理レベルから第１論理レベルへ遷移してから第２時間が経過した後に第２発光素子の発光を停止させる。
【選択図】図２０
【解決手段】実施形態の半導体装置は、第１及び第２スイッチ素子と第１及び第２発光素子と第１及び第２受光素子と第１及び第２電圧制御回路と第１及び第２スイッチ制御回路とを含む。第１スイッチ素子は、各々の一端が第１ノードに接続され且つ各々のゲート端が第２ノードに接続された第１及び第２トランジスタを有する。第２スイッチ素子は、各々の一端が第３ノードに接続され且つ各々のゲート端が第４ノードに接続された第３及び第４トランジスタを有する。第１スイッチ制御回路は、入力信号が第１論理レベルから第２論理レベルへ遷移してから第１時間が経過した後に第１発光素子を発光させる。第２スイッチ制御回路は、入力信号が第２論理レベルから第１論理レベルへ遷移してから第２時間が経過した後に第２発光素子の発光を停止させる。
【選択図】図２０
【特許請求の範囲】
【請求項1】
各々の一端が第１ノードに接続され、且つ各々のゲート端が第２ノードに接続された第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタを有する第１スイッチ素子と、
各々の一端が第３ノードに接続され、且つ各々のゲート端が第４ノードに接続された第３ＭＯＳトランジスタ及び第４ＭＯＳトランジスタを有する第２スイッチ素子と、
第１発光素子及び第２発光素子と、
前記第１発光素子により生成された光に基づいて電流を生成する第１受光素子と、
前記第２発光素子により生成された光に基づいて電流を生成する第２受光素子と、
前記第１受光素子により生成された電流に基づいて前記第２ノードに電圧を印加する第１電圧制御回路と、
前記第２受光素子により生成された電流に基づいて前記第３ノードに電圧を印加する第２電圧制御回路と、
入力信号が第１論理レベルから第２論理レベルへ遷移してから第１時間が経過した後に前記第１発光素子を発光させるように構成された第１スイッチ制御回路と、
前記入力信号が前記第２論理レベルから前記第１論理レベルへ遷移してから第２時間が経過した後に前記第２発光素子の発光を停止させるように構成された第２スイッチ制御回路と、
を備え、
前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタのそれぞれは、エンハンスメント型のＮチャネルＭＯＳＦＥＴであり、
前記第３ＭＯＳトランジスタ及び前記第４ＭＯＳトランジスタのそれぞれは、デプレッション型のＮチャネルＭＯＳＦＥＴである、
半導体装置。
各々の一端が第３ノードに接続され、且つ各々のゲート端が第４ノードに接続された第３ＭＯＳトランジスタ及び第４ＭＯＳトランジスタを有する第２スイッチ素子と、
第１発光素子及び第２発光素子と、
前記第１発光素子により生成された光に基づいて電流を生成する第１受光素子と、
前記第２発光素子により生成された光に基づいて電流を生成する第２受光素子と、
前記第１受光素子により生成された電流に基づいて前記第２ノードに電圧を印加する第１電圧制御回路と、
前記第２受光素子により生成された電流に基づいて前記第３ノードに電圧を印加する第２電圧制御回路と、
入力信号が第１論理レベルから第２論理レベルへ遷移してから第１時間が経過した後に前記第１発光素子を発光させるように構成された第１スイッチ制御回路と、
前記入力信号が前記第２論理レベルから前記第１論理レベルへ遷移してから第２時間が経過した後に前記第２発光素子の発光を停止させるように構成された第２スイッチ制御回路と、
を備え、
前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタのそれぞれは、エンハンスメント型のＮチャネルＭＯＳＦＥＴであり、
前記第３ＭＯＳトランジスタ及び前記第４ＭＯＳトランジスタのそれぞれは、デプレッション型のＮチャネルＭＯＳＦＥＴである、
半導体装置。
【請求項2】
前記第１スイッチ制御回路は、前記入力信号が前記第２論理レベルから前記第１論理レベルへ遷移してから前記第２時間が経過する前に前記第１発光素子の発光を停止させるように構成され、
前記第２スイッチ制御回路は、前記入力信号が前記第１論理レベルから前記第２論理レベルへ遷移してから前記第１時間が経過する前に前記第２発光素子を発光させるように構成される、
請求項１に記載の半導体装置。
前記第２スイッチ制御回路は、前記入力信号が前記第１論理レベルから前記第２論理レベルへ遷移してから前記第１時間が経過する前に前記第２発光素子を発光させるように構成される、
請求項１に記載の半導体装置。
【請求項3】
前記第１スイッチ制御回路は、前記入力信号が前記第１論理レベルから前記第２論理レベルへ遷移して前記第１時間が経過してからさらに第３時間が経過するまで第１電流に基づいて前記第１発光素子を発光させ、前記第３時間が経過した後に前記第１電流よりも少ない第２電流に基づいて前記第１発光素子を発光させるように構成され、
前記第２スイッチ制御回路は、前記入力信号が前記第１論理レベルから前記第２論理レベルへ遷移してから第４時間が経過するまで第３電流に基づいて前記第２発光素子を発光させ、前記第４時間が経過した後に前記第３電流よりも少ない第４電流に基づいて前記第２発光素子を発光させるように構成される、
請求項１に記載の半導体装置。
前記第２スイッチ制御回路は、前記入力信号が前記第１論理レベルから前記第２論理レベルへ遷移してから第４時間が経過するまで第３電流に基づいて前記第２発光素子を発光させ、前記第４時間が経過した後に前記第３電流よりも少ない第４電流に基づいて前記第２発光素子を発光させるように構成される、
請求項１に記載の半導体装置。
【請求項4】
電源電圧が供給されたことに基づいて、前記第１スイッチ素子の導通の制御を有効にする第１イネーブル信号と、前記第２スイッチ素子の導通の制御を有効にする第２イネーブル信号を生成するように構成されたイネーブル制御回路をさらに備え、
前記電源電圧が供給されたことに基づいて前記第１イネーブル信号が前記第１論理レベルから前記第２論理レベルに遷移するタイミングは、前記電源電圧が供給されたことに基づいて前記第２イネーブル信号が前記第１論理レベルから前記第２論理レベルに遷移するタイミングよりも遅く、
前記電源電圧の供給が停止されたことに基づいて前記第１イネーブル信号が前記第２論理レベルから前記第１論理レベルに遷移するタイミングは、前記電源電圧の供給が停止されたことに基づいて前記第２イネーブル信号が前記第２論理レベルから前記第１論理レベルに遷移するタイミングよりも早い、
請求項１に記載の半導体装置。
前記電源電圧が供給されたことに基づいて前記第１イネーブル信号が前記第１論理レベルから前記第２論理レベルに遷移するタイミングは、前記電源電圧が供給されたことに基づいて前記第２イネーブル信号が前記第１論理レベルから前記第２論理レベルに遷移するタイミングよりも遅く、
前記電源電圧の供給が停止されたことに基づいて前記第１イネーブル信号が前記第２論理レベルから前記第１論理レベルに遷移するタイミングは、前記電源電圧の供給が停止されたことに基づいて前記第２イネーブル信号が前記第２論理レベルから前記第１論理レベルに遷移するタイミングよりも早い、
請求項１に記載の半導体装置。
【請求項5】
前記第１電圧制御回路は、前記第２ノードを充電する経路に接続された第１抵抗素子と、前記第１ノードを放電する経路に接続され、且つ前記第１抵抗素子よりも低い抵抗値を有する第２抵抗素子とを有し、
前記第２電圧制御回路は、前記第３ノードを充電する経路に接続された第３抵抗素子と、前記第４ノードを放電する経路に接続され、且つ前記第３抵抗素子よりも高い抵抗値を有する第４抵抗素子とを有する、
請求項１に記載の半導体装置。
前記第２電圧制御回路は、前記第３ノードを充電する経路に接続された第３抵抗素子と、前記第４ノードを放電する経路に接続され、且つ前記第３抵抗素子よりも高い抵抗値を有する第４抵抗素子とを有する、
請求項１に記載の半導体装置。
【請求項6】
各々のソース端が第１ノードに接続され、且つ各々のゲート端が第２ノードに接続された第１トランジスタ及び第２トランジスタを有する第１スイッチ素子と、
各々のソース端が第３ノードに接続され、且つ各々のゲート端が第４ノードに接続された第３トランジスタ及び第４トランジスタを有する第２スイッチ素子と、
第１発光素子及び第２発光素子と、
前記第１発光素子により生成された光に基づいて電流を生成する第１受光素子と、
前記第２発光素子により生成された光に基づいて電流を生成する第２受光素子と、
前記第１受光素子により生成された電流に基づいて前記第２ノードに電圧を印加する第１電圧制御回路と、
前記第２受光素子により生成された電流に基づいて前記第４ノードに電圧を印加する第２電圧制御回路と、
入力信号が第１論理レベルから第２論理レベルへ遷移してから第１時間が経過した後に前記第１発光素子を発光させるように構成された第１スイッチ制御回路と、
前記入力信号が前記第２論理レベルから前記第１論理レベルへ遷移してから第２時間が経過した後に前記第２発光素子を発光させるように構成された第２スイッチ制御回路と、
を備え、
前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、及び前記第４トランジスタのそれぞれは、エンハンスメント型のＮチャネルＭＯＳＦＥＴである、
半導体装置。
各々のソース端が第３ノードに接続され、且つ各々のゲート端が第４ノードに接続された第３トランジスタ及び第４トランジスタを有する第２スイッチ素子と、
第１発光素子及び第２発光素子と、
前記第１発光素子により生成された光に基づいて電流を生成する第１受光素子と、
前記第２発光素子により生成された光に基づいて電流を生成する第２受光素子と、
前記第１受光素子により生成された電流に基づいて前記第２ノードに電圧を印加する第１電圧制御回路と、
前記第２受光素子により生成された電流に基づいて前記第４ノードに電圧を印加する第２電圧制御回路と、
入力信号が第１論理レベルから第２論理レベルへ遷移してから第１時間が経過した後に前記第１発光素子を発光させるように構成された第１スイッチ制御回路と、
前記入力信号が前記第２論理レベルから前記第１論理レベルへ遷移してから第２時間が経過した後に前記第２発光素子を発光させるように構成された第２スイッチ制御回路と、
を備え、
前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、及び前記第４トランジスタのそれぞれは、エンハンスメント型のＮチャネルＭＯＳＦＥＴである、
半導体装置。
【請求項7】
前記第１スイッチ制御回路は、前記入力信号が前記第２論理レベルから前記第１論理レベルへ遷移してから前記第２時間が経過する前に前記第１発光素子の発光を停止させるように構成され、
前記第２スイッチ制御回路は、前記入力信号が前記第１論理レベルから前記第２論理レベルへ遷移してから前記第１時間が経過する前に前記第２発光素子の発光を停止させるように構成される、
請求項６に記載の半導体装置。
前記第２スイッチ制御回路は、前記入力信号が前記第１論理レベルから前記第２論理レベルへ遷移してから前記第１時間が経過する前に前記第２発光素子の発光を停止させるように構成される、
請求項６に記載の半導体装置。
【請求項8】
前記第１スイッチ制御回路は、前記入力信号が前記第１論理レベルから前記第２論理レベルへ遷移して前記第１時間が経過してからさらに第３時間が経過するまで第１電流に基づいて前記第１発光素子を発光させ、前記第３時間が経過した後に前記第１電流よりも少ない第２電流に基づいて前記第１発光素子を発光させるように構成され、
前記第２スイッチ制御回路は、前記入力信号が前記第２論理レベルから前記第１論理レベルへ遷移してから前記第２時間が経過してからさらに第４時間が経過するまで第３電流に基づいて前記第２発光素子を発光させ、前記第４時間が経過した後に前記第３電流よりも少ない第４電流に基づいて前記第２発光素子を発光させるように構成される、
請求項６に記載の半導体装置。
前記第２スイッチ制御回路は、前記入力信号が前記第２論理レベルから前記第１論理レベルへ遷移してから前記第２時間が経過してからさらに第４時間が経過するまで第３電流に基づいて前記第２発光素子を発光させ、前記第４時間が経過した後に前記第３電流よりも少ない第４電流に基づいて前記第２発光素子を発光させるように構成される、
請求項６に記載の半導体装置。
【請求項9】
第１スイッチ素子と、
第２スイッチ素子と、
第１絶縁結合素子及び第２絶縁結合素子と、
前記第１絶縁結合素子が信号を伝送している場合に前記第１スイッチ素子を導通状態に制御し、前記第１絶縁結合素子が信号を伝送していない場合に前記第１スイッチ素子を非導通状態に制御するように構成された第１制御回路と、
前記第２絶縁結合素子が信号を伝送している場合に前記第２スイッチ素子を非導通状態に制御し、前記第２絶縁結合素子が信号を伝送していない場合に前記第２スイッチ素子を導通状態に制御するように構成された第２制御回路と、
入力信号が第１論理レベルから第２論理レベルへ遷移してから第１時間が経過した後に前記第１絶縁結合素子に信号を伝送させるように構成された第１スイッチ制御回路と、
前記入力信号が前記第２論理レベルから前記第１論理レベルへ遷移してから第２時間が経過した後に前記第２絶縁結合素子の信号の伝送を停止させるように構成された第２スイッチ制御回路と、
を備える、半導体装置。
第２スイッチ素子と、
第１絶縁結合素子及び第２絶縁結合素子と、
前記第１絶縁結合素子が信号を伝送している場合に前記第１スイッチ素子を導通状態に制御し、前記第１絶縁結合素子が信号を伝送していない場合に前記第１スイッチ素子を非導通状態に制御するように構成された第１制御回路と、
前記第２絶縁結合素子が信号を伝送している場合に前記第２スイッチ素子を非導通状態に制御し、前記第２絶縁結合素子が信号を伝送していない場合に前記第２スイッチ素子を導通状態に制御するように構成された第２制御回路と、
入力信号が第１論理レベルから第２論理レベルへ遷移してから第１時間が経過した後に前記第１絶縁結合素子に信号を伝送させるように構成された第１スイッチ制御回路と、
前記入力信号が前記第２論理レベルから前記第１論理レベルへ遷移してから第２時間が経過した後に前記第２絶縁結合素子の信号の伝送を停止させるように構成された第２スイッチ制御回路と、
を備える、半導体装置。
【請求項10】
前記第１スイッチ制御回路は、前記入力信号が前記第２論理レベルから前記第１論理レベルへ遷移してから前記第２時間が経過する前に前記第１絶縁結合素子の信号の伝送を停止させるように構成され、
前記第２スイッチ制御回路は、前記入力信号が前記第１論理レベルから前記第２論理レベルへ遷移してから前記第１時間が経過する前に前記第２絶縁結合素子に信号を伝送させるように構成される、
請求項９に記載の半導体装置。
前記第２スイッチ制御回路は、前記入力信号が前記第１論理レベルから前記第２論理レベルへ遷移してから前記第１時間が経過する前に前記第２絶縁結合素子に信号を伝送させるように構成される、
請求項９に記載の半導体装置。
【請求項11】
前記第１スイッチ制御回路は、前記入力信号が前記第１論理レベルから前記第２論理レベルへ遷移して前記第１時間が経過してからさらに第３時間が経過するまで前記第１絶縁結合素子の信号の伝送を促進させるように構成され、
前記第２スイッチ制御回路は、前記入力信号が前記第１論理レベルから前記第２論理レベルへ遷移してから第４時間が経過するまで前記第２絶縁結合素子の信号の伝送を促進させるように構成される、
請求項９に記載の半導体装置。
前記第２スイッチ制御回路は、前記入力信号が前記第１論理レベルから前記第２論理レベルへ遷移してから第４時間が経過するまで前記第２絶縁結合素子の信号の伝送を促進させるように構成される、
請求項９に記載の半導体装置。
【請求項12】
第１スイッチ素子と、
第２スイッチ素子と、
第１絶縁結合素子及び第２絶縁結合素子と、
前記第１絶縁結合素子が信号を伝送している場合に前記第１スイッチ素子を導通状態に制御し、前記第１絶縁結合素子が信号を伝送していない場合に前記第１スイッチ素子を非導通状態に制御するように構成された第１制御回路と、
前記第２絶縁結合素子が信号を伝送している場合に前記第２スイッチ素子を導通状態に制御し、前記第２絶縁結合素子が信号を伝送していない場合に前記第２スイッチ素子を非導通状態に制御するように構成された第２制御回路と、
入力信号が第１論理レベルから第２論理レベルへ遷移してから第１時間が経過した後に前記第１絶縁結合素子に信号を伝送させるように構成された第１スイッチ制御回路と、
前記入力信号が前記第２論理レベルから前記第１論理レベルへ遷移してから第２時間が経過した後に前記第２絶縁結合素子の信号を伝送させるように構成された第２スイッチ制御回路と、
を備える、半導体装置。
第２スイッチ素子と、
第１絶縁結合素子及び第２絶縁結合素子と、
前記第１絶縁結合素子が信号を伝送している場合に前記第１スイッチ素子を導通状態に制御し、前記第１絶縁結合素子が信号を伝送していない場合に前記第１スイッチ素子を非導通状態に制御するように構成された第１制御回路と、
前記第２絶縁結合素子が信号を伝送している場合に前記第２スイッチ素子を導通状態に制御し、前記第２絶縁結合素子が信号を伝送していない場合に前記第２スイッチ素子を非導通状態に制御するように構成された第２制御回路と、
入力信号が第１論理レベルから第２論理レベルへ遷移してから第１時間が経過した後に前記第１絶縁結合素子に信号を伝送させるように構成された第１スイッチ制御回路と、
前記入力信号が前記第２論理レベルから前記第１論理レベルへ遷移してから第２時間が経過した後に前記第２絶縁結合素子の信号を伝送させるように構成された第２スイッチ制御回路と、
を備える、半導体装置。
【請求項13】
前記第１スイッチ制御回路は、前記入力信号が前記第２論理レベルから前記第１論理レベルへ遷移してから前記第２時間が経過する前に前記第１絶縁結合素子の信号の伝送を停止させるように構成され、
前記第２スイッチ制御回路は、前記入力信号が前記第１論理レベルから前記第２論理レベルへ遷移してから前記第１時間が経過する前に前記第２絶縁結合素子の信号の伝送を停止させるように構成される、
請求項１２に記載の半導体装置。
前記第２スイッチ制御回路は、前記入力信号が前記第１論理レベルから前記第２論理レベルへ遷移してから前記第１時間が経過する前に前記第２絶縁結合素子の信号の伝送を停止させるように構成される、
請求項１２に記載の半導体装置。
【請求項14】
前記第１スイッチ制御回路は、前記入力信号が前記第１論理レベルから前記第２論理レベルへ遷移して前記第１時間が経過してからさらに第３時間が経過するまで前記第１絶縁結合素子の信号の伝送を促進させるように構成され、
前記第２スイッチ制御回路は、前記入力信号が前記第２論理レベルから前記第１論理レベルへ遷移して前記第２時間が経過してからさらに第４時間が経過するまで前記第２絶縁結合素子の信号の伝送動作を促進させるように構成される、
請求項１２に記載の半導体装置。
前記第２スイッチ制御回路は、前記入力信号が前記第２論理レベルから前記第１論理レベルへ遷移して前記第２時間が経過してからさらに第４時間が経過するまで前記第２絶縁結合素子の信号の伝送動作を促進させるように構成される、
請求項１２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、半導体装置に関する。
【背景技術】
【0002】
１次側（送信側）の回路と２次側（受信側）の回路とが電気的に絶縁された状態で、１次側の回路の制御により２次側の回路のスイッチ素子をオンオフさせることが可能な半導体装置が知られている。また、このような半導体装置の一種として、発光素子（例えば、ＬＥＤ：Light Emitting Diode）を含む１次側の回路と、受光素子（例えば、フォトダイオード）を含む２次側の回路とにより構成されるフォトリレーが知られている。例えば、フォトリレーでは、２次側の回路が、受光素子と、ソースが共通接続されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）対（すなわち、ソースコモンＭＯＳＦＥＴ）とを含む。また、フォトリレーの一種として、２組のソースコモンＭＯＳＦＥＴを利用したＣ接点型のフォトリレーが知られている。Ｃ接点型のフォトリレーは、２組のソースコモンＭＯＳＦＥＴのうち一方をオンさせ、他方をオフさせるように構成される。この場合、１次側の発光素子の発光／非発光が制御されることによって、２組のソースコモンＭＯＳＦＥＴのオンオフが制御される。このようなフォトリレーでは、２組のソースコモンＭＯＳＦＥＴが同時にオンしないことが好ましい。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開平０９－２６１０２７号公報
【特許文献2】特開平０８－０６５１２７号公報
【特許文献3】特開平０７－０４６１０９号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
２組のＭＯＳＦＥＴ対が同時にオンすることを抑制できる半導体装置を提供する。
【課題を解決するための手段】
【0005】
実施形態の半導体装置は、第１スイッチ素子と、第２スイッチ素子と、第１発光素子と、第２発光素子と、第１受光素子と、第２受光素子と、第１電圧制御回路と、第２電圧制御回路と、第１スイッチ制御回路と、第２スイッチ制御回路とを含む。第１スイッチ素子は、各々の一端が第１ノードに接続され、且つ各々のゲート端が第２ノードに接続された第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタを有する。第２スイッチ素子は、各々の一端が第３ノードに接続され、且つ各々のゲート端が第４ノードに接続された第３ＭＯＳトランジスタ及び第４ＭＯＳトランジスタを有する。第１受光素子は、第１発光素子により生成された光に基づいて電流を生成するように構成される。第２受光素子は、第２発光素子により生成された光に基づいて電流を生成するように構成される。第１電圧制御回路は、第１受光素子により生成された電流に基づいて第２ノードに電圧を印加するように構成される。第２電圧制御回路は、第２受光素子により生成された電流に基づいて第３ノードに電圧を印加するように構成される。第１スイッチ制御回路は、入力信号が第１論理レベルから第２論理レベルへ遷移してから第１時間が経過した後に第１発光素子を発光させるように構成される。第２スイッチ制御回路は、入力信号が第２論理レベルから第１論理レベルへ遷移してから第２時間が経過した後に第２発光素子の発光を停止させるように構成される。第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタのそれぞれは、エンハンスメント型のＮチャネルＭＯＳＦＥＴである。第３ＭＯＳトランジスタ及び第４ＭＯＳトランジスタのそれぞれは、デプレッション型のＮチャネルＭＯＳＦＥＴである。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係る半導体装置の外観の一例を示す平面図。
【図2】第１実施形態に係る半導体装置の入出力特性の一例を示すテーブル。
【図3】第１実施形態に係る半導体装置のパッケージの構成の一例を示すブロック図。
【図4】第１実施形態に係る半導体装置が備える集積回路の構成の一例を示すブロック図。
【図5】第１実施形態に係る半導体装置が備える集積回路に含まれたリセット回路の構成の一例を示す回路図。
【図6】第１実施形態に係る半導体装置が備える集積回路に含まれたリセット回路の動作特性の一例を示すタイムチャート。
【図7】第１実施形態に係る半導体装置が備える集積回路に含まれたイネーブル制御回路の動作特性の一例を示すタイムチャート。
【図8】第１実施形態に係る半導体装置が備える集積回路に含まれたＬＥＤ制御回路構成の一例を示すブロック図。
【図9】第１実施形態に係る半導体装置が備える集積回路におけるＡＩＮ生成回路の回路構成の一例を示す回路図。
【図10】第１実施形態に係る半導体装置が備える集積回路におけるＴＯＮＡ生成回路の回路構成の一例を示す回路図。
【図11】第１実施形態に係る半導体装置が備える集積回路におけるＢＩＮ生成回路の回路構成の一例を示す回路図。
【図12】第１実施形態に係る半導体装置が備える集積回路におけるＴＯＮＢ生成回路の回路構成の一例を示す回路図。
【図13】第１実施形態に係る半導体装置が備える集積回路におけるＬＥＤ駆動回路の回路構成の一例を示す回路図。
【図14】第１実施形態に係る半導体装置が備える集積回路におけるＬＥＤ駆動回路の動作特性の第１例を示す回路図。
【図15】第１実施形態に係る半導体装置が備える集積回路におけるＬＥＤ駆動回路の動作特性の第２例を示す回路図。
【図16】第１実施形態に係る半導体装置が備えるＡＳＷ制御部に含まれた受光部及びＶＧＳ制御回路の回路構成の一例を示す回路図。
【図17】第１実施形態に係る半導体装置が備えるＢＳＷ制御部に含まれた受光部及びＶＧＳ制御回路の回路構成の一例を示す回路図。
【図18】第１実施形態に係る半導体装置における電源電圧に基づく動作の一例を示すタイムチャート。
【図19】第１実施形態に係る半導体装置においてＶＣＣ瞬間停電が発生した場合の動作の一例を示すタイムチャート。
【図20】第１実施形態に係る半導体装置の電源オン時におけるＡタイプスイッチ及びＢタイプスイッチの動作の一例を示すタイムチャート。
【図21】第１実施形態に係る半導体装置の電源オン時におけるゲート－ソース間電圧の変化の一例を示すタイムチャート。
【図22】第２実施形態に係る半導体装置の外観の一例を示す平面図。
【図23】第２実施形態に係る半導体装置の入出力特性の一例を示すテーブル。
【図24】第２実施形態に係る半導体装置のパッケージの構成の一例を示すブロック図。
【図25】第２実施形態に係る半導体装置が備える集積回路の構成の一例を示すブロック図。
【図26】第２実施形態に係る半導体装置が備える集積回路に含まれたＬＥＤ制御回路の構成の一例を示すブロック図。
【図27】第２実施形態に係る半導体装置の電源オン時における２つのＡタイプスイッチの動作の一例を示すタイムチャート。
【図28】ＡＳＷ制御部に含まれた受光部及びＶＧＳ制御回路の回路構成の変形例を示す回路図。
【図29】ＢＳＷ制御部に含まれた受光部及びＶＧＳ制御回路の回路構成の変形例を示す回路図。
【図30】半導体装置のパッケージの構成の変形例を示すブロック図。
【発明を実施するための形態】
【0007】
以下に、各実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は、模式的又は概念的なものである。図面の寸法及び比率等は、必ずしも現実のものと同一とは限らない。以下の説明において、略同一の機能及び構成を有する構成要素には、同一の符号が付加されている。
【0008】
本明細書では、入力信号が無信号であることを示す論理レベルが“Ｌ（Low）”レベルであり、入力信号が有信号であることを示す論理レベルが“Ｈ（High）”レベルである場合について説明する。“Ｈ”レベルは、“Ｌ”レベルの逆論理レベルに対応する。なお、入力信号の有無と論理レベルとの対応付けは、回路構成に応じて変更されてもよい。
【0009】
本明細書において、フォトリレーとして使用される半導体装置が備えるスイッチ素子としては、エンハンスメント型のＮチャネルＭＯＳＦＥＴと、デプレッション型のＮチャネルＭＯＳＦＥＴとが挙げられる。以下では、ＮチャネルＭＯＳＦＥＴのことを、“ＮＭＯＳトランジスタ”と呼ぶ。ＰチャネルＭＯＳＦＥＴのことを、“ＰＭＯＳトランジスタ”と呼ぶ。ＮＰＮ型のバイポーラトランジスタのことを、“ＮＰＮトランジスタ”と呼ぶ。エンハンスメント型のＮＭＯＳトランジスタを利用したスイッチ素子のことを、“ＡタイプスイッチＡＳＷ”と呼ぶ。デプレッション型のＮＭＯＳトランジスタを利用したスイッチ素子のことを、“ＢタイプスイッチＢＳＷ”と呼ぶ。
【0010】
＜１＞第１実施形態
第１実施形態に係る半導体装置１は、ＡタイプスイッチＡＳＷとＢタイプスイッチＢＳＷを備え、入力信号に応じてＡタイプスイッチＡＳＷとＢタイプスイッチＢＳＷのオンオフを電気的に切り替えるように構成されたフォトリレーである。半導体装置１は、ＡタイプスイッチＡＳＷ及びＢタイプスイッチＢＳＷのそれぞれのオンオフのタイミングを調整することにより、ＡタイプスイッチＡＳＷ及びＢタイプスイッチＢＳＷの同時オンの発生を抑制する。以下に、第１実施形態に係る半導体装置１の詳細について説明する。
第１実施形態に係る半導体装置１は、ＡタイプスイッチＡＳＷとＢタイプスイッチＢＳＷを備え、入力信号に応じてＡタイプスイッチＡＳＷとＢタイプスイッチＢＳＷのオンオフを電気的に切り替えるように構成されたフォトリレーである。半導体装置１は、ＡタイプスイッチＡＳＷ及びＢタイプスイッチＢＳＷのそれぞれのオンオフのタイミングを調整することにより、ＡタイプスイッチＡＳＷ及びＢタイプスイッチＢＳＷの同時オンの発生を抑制する。以下に、第１実施形態に係る半導体装置１の詳細について説明する。
【0011】
＜１－１＞構成
まず、第１実施形態に係る半導体装置１の構成について説明する。
まず、第１実施形態に係る半導体装置１の構成について説明する。
【0012】
＜１－１－１＞半導体装置１の外観
図１は、第１実施形態に係る半導体装置１の外観の一例を示す平面図である。図１に示すように、半導体装置１は、例えば、端子Ｔ１～Ｔ８が露出したパッケージＰＫＧに封止される。パッケージＰＫＧは、半導体装置１がフォトリレーとして機能するための発光素子や受光素子などを含む。
図１は、第１実施形態に係る半導体装置１の外観の一例を示す平面図である。図１に示すように、半導体装置１は、例えば、端子Ｔ１～Ｔ８が露出したパッケージＰＫＧに封止される。パッケージＰＫＧは、半導体装置１がフォトリレーとして機能するための発光素子や受光素子などを含む。
【0013】
端子Ｔ１～Ｔ４は、半導体装置１の入力側の端子である。具体的には、端子Ｔ１は、半導体装置１の電源端子である。端子Ｔ１には、例えば、電源電圧ＶＣＣが印加される。端子Ｔ２は、半導体装置１の入力端子である。端子Ｔ２には、例えば、入力信号ＶＩＮが入力される。入力信号ＶＩＮは、フォトリレーに含まれた２つのスイッチ素子の切り替え指示に使用される制御信号である。端子Ｔ３は、例えば、半導体装置１に含まれたＬＥＤの動作テストに使用される端子である。端子Ｔ４は、半導体装置１の接地端子である。端子Ｔ４には、例えば、接地電圧ＧＮＤが印加される。なお、端子Ｔ３は、ＬＥＤの動作テストをしない場合は、ノンコンタクトとしてもよい。この場合、半導体装置１内の集積回路からＬＥＤの動作テストに関する機能が省略され、チップサイズが小さく設計され得る。このように、半導体装置１として、安価な製品群が構成されてもよい。
【0014】
端子Ｔ５及びＴ６は、半導体装置１の出力側の端子である。具体的には、端子Ｔ５は、半導体装置１が備えるＡタイプスイッチＡＳＷの一端（ＡＳＷＴ１）に対応する。端子Ｔ６は、半導体装置１が備えるＡタイプスイッチＡＳＷの他端（ＡＳＷＴ２）に対応する。半導体装置１は、入力信号ＶＩＮに基づいて、端子Ｔ５及びＴ６間の電流経路を形成又は遮断し得る。半導体装置１内で端子Ｔ５及びＴ６間の電流経路が形成された状態は、ＡタイプスイッチＡＳＷのオン状態に対応する。半導体装置１内で端子Ｔ５及びＴ６間の電流経路が遮断された状態は、ＡタイプスイッチＡＳＷのオフ状態に対応する。
【0015】
端子Ｔ７及びＴ８は、半導体装置１の出力側の端子である。具体的には、端子Ｔ７は、半導体装置１が備えるＢタイプスイッチＢＳＷの一端（ＢＳＷＴ１）に対応する。端子Ｔ８は、半導体装置１が備えるＢタイプスイッチＢＳＷの他端（ＢＳＷＴ２）に対応する。半導体装置１は、入力信号ＶＩＮに基づいて、端子Ｔ７及びＴ８間の電流経路を形成又は遮断し得る。半導体装置１内で端子Ｔ７及びＴ８間の電流経路が形成された状態は、ＢタイプスイッチＢＳＷのオン状態に対応する。半導体装置１内で端子Ｔ７及びＴ８間の電流経路が遮断された状態は、ＢタイプスイッチＢＳＷのオフ状態に対応する。
【0016】
＜１－１－２＞半導体装置１の入出力特性
図２は、第１実施形態に係る半導体装置１の入出力特性の一例を示すテーブルである。図２は、入力側に対応する電源電圧ＶＣＣ、接地電圧ＧＮＤ及び入力信号ＶＩＮのそれぞれの状態と、出力側に対応するＡタイプスイッチＡＳＷ及びＢタイプスイッチＢＳＷのそれぞれの状態との対応関係を示している。図２に示すように、半導体装置１は、３つの状態のいずれかで動作し得る。なお、接地電圧ＧＮＤは、３つの状態のいずれにおいても“Ｌ”レベルである。
図２は、第１実施形態に係る半導体装置１の入出力特性の一例を示すテーブルである。図２は、入力側に対応する電源電圧ＶＣＣ、接地電圧ＧＮＤ及び入力信号ＶＩＮのそれぞれの状態と、出力側に対応するＡタイプスイッチＡＳＷ及びＢタイプスイッチＢＳＷのそれぞれの状態との対応関係を示している。図２に示すように、半導体装置１は、３つの状態のいずれかで動作し得る。なお、接地電圧ＧＮＤは、３つの状態のいずれにおいても“Ｌ”レベルである。
【0017】
電源電圧ＶＣＣが“Ｌ”レベルである、又は端子Ｔ１に電源が接続されていない場合、半導体装置１は、入力信号ＶＩＮによる制御を受け付けない状態になる（図２の“－”）。この場合、ＡタイプスイッチＡＳＷがオフ状態になり、且つＢタイプスイッチＢＳＷがオン状態になる。
【0018】
電源電圧ＶＣＣが“Ｈ”レベルである場合、半導体装置１は、入力信号ＶＩＮによる制御を受け付ける状態である。すなわち、半導体装置１は、電源電圧ＶＣＣが“Ｈ”レベルである場合、入力信号ＶＩＮに基づいて、相補的にＡタイプスイッチＡＳＷ及びＢタイプスイッチＢＳＷをオン・オフ制御する。
【0019】
具体的には、電源電圧ＶＣＣが“Ｈ”レベルであり且つ入力信号ＶＩＮが“Ｈ”レベルである場合、半導体装置１は、ＡタイプスイッチＡＳＷがオン状態になり、且つＢタイプスイッチＢＳＷがオフ状態になるように、ＡタイプスイッチＡＳＷ及びＢタイプスイッチＢＳＷを制御する。電源電圧ＶＣＣが“Ｈ”レベルであり且つ入力信号ＶＩＮが“Ｌ”レベルである場合、半導体装置１は、ＡタイプスイッチＡＳＷがオフ状態になり、且つＢタイプスイッチＢＳＷがオン状態になるように、ＡタイプスイッチＡＳＷ及びＢタイプスイッチＢＳＷを制御する。
【0020】
＜１－１－３＞パッケージＰＫＧの構成
図３は、第１実施形態に係る半導体装置１のパッケージＰＫＧの構成を示すブロック図である。図３に示すように、パッケージＰＫＧは、例えば、ＡタイプスイッチＡＳＷ、ＢタイプスイッチＢＳＷ、集積回路１０、ＡＳＷ制御部２０、及びＢＳＷ制御部３０を含む。
図３は、第１実施形態に係る半導体装置１のパッケージＰＫＧの構成を示すブロック図である。図３に示すように、パッケージＰＫＧは、例えば、ＡタイプスイッチＡＳＷ、ＢタイプスイッチＢＳＷ、集積回路１０、ＡＳＷ制御部２０、及びＢＳＷ制御部３０を含む。
【0021】
ＡタイプスイッチＡＳＷは、ＮＭＯＳトランジスタＥＮＭ１及びＥＮＭ２を含む。ＮＭＯＳトランジスタＥＮＭ１及びＥＮＭ２のそれぞれは、エンハンスメント型のＮＭＯＳトランジスタである。ＮＭＯＳトランジスタＥＮＭ１及びＥＮＭ２のそれぞれのゲート端は、ノードＮＧ＿Ａに接続される。ＮＭＯＳトランジスタＥＮＭ１のドレイン端は、端子Ｔ５に接続される。ＮＭＯＳトランジスタＥＮＭ２のドレイン端は、端子Ｔ６に接続される。ＮＭＯＳトランジスタＥＮＭ１及びＥＮＭ２のそれぞれのソース端は、ノードＮＳ＿Ａに接続される。また、図３には、ＮＭＯＳトランジスタＥＮＭ１及びＥＮＭ２のそれぞれに対して、ソース端及びドレイン端の間に形成される寄生ダイオードが示されている。ＮＭＯＳトランジスタＥＮＭ１及びＥＮＭ２のそれぞれがオン状態になった状態が、ＡタイプスイッチＡＳＷのオン状態に対応する。ＮＭＯＳトランジスタＥＮＭ１及びＥＮＭ２のそれぞれがオフ状態になった状態が、ＡタイプスイッチＡＳＷのオフ状態に対応する。
【0022】
ＢタイプスイッチＢＳＷは、ＮＭＯＳトランジスタＤＮＭ１及びＤＮＭ２を含む。ＮＭＯＳトランジスタＤＮＭ１及びＤＮＭ２のそれぞれは、デプレッション型のＮＭＯＳトランジスタである。ＮＭＯＳトランジスタＤＮＭ１及びＤＮＭ２のそれぞれのゲート端は、ノードＮＧ＿Ｂに接続される。ＮＭＯＳトランジスタＤＮＭ１のドレイン端は、端子Ｔ７に接続される。ＮＭＯＳトランジスタＤＮＭ２のドレイン端は、端子Ｔ８に接続される。ＮＭＯＳトランジスタＤＮＭ１及びＤＮＭ２のそれぞれのソース端は、ノードＮＳ＿Ｂに接続される。また、図３には、ＮＭＯＳトランジスタＤＮＭ１及びＤＮＭ２のそれぞれに対して、ソース端及びドレイン端の間に形成される寄生ダイオードが示されている。ＮＭＯＳトランジスタＤＮＭ１及びＤＮＭ２のそれぞれがオン状態になった状態が、ＢタイプスイッチＢＳＷのオン状態に対応する。ＮＭＯＳトランジスタＤＮＭ１及びＤＮＭ２のそれぞれがオフ状態になった状態が、ＢタイプスイッチＢＳＷのオフ状態に対応する。
【0023】
集積回路１０は、半導体装置１の入力側に配置される回路であり、ＡＳＷ制御部２０及びＢＳＷ制御部３０のそれぞれを制御する。集積回路１０は、端子Ｔ１～Ｔ４のそれぞれに接続される。集積回路１０は、ノードＣＡ＿Ａ及びＣＡ＿Ｂを含む。集積回路１０は、端子Ｔ１に供給された電源電圧ＶＣＣと、端子Ｔ２に供給された入力信号ＶＩＮとに基づいて、ノードＣＡ＿Ａ及びＣＡ＿Ｂのそれぞれの電圧を制御するように構成される。また、集積回路１０は、例えば、ノードＣＡ＿Ａ及び／又はＣＡ＿Ｂを流れる電流に基づいた電流を端子Ｔ３に供給できるように構成される。
【0024】
ＡＳＷ制御部２０は、集積回路１０の制御に基づいて、ＡタイプスイッチＡＳＷのオンオフを制御する。ＡＳＷ制御部２０は、ＬＥＤ（Light-Emitting Diode）２１、受光部２２、及びＶＧＳ制御回路２３を含む。ＬＥＤ２１は、集積回路１０により発光又は非発光に制御される発光素子である。ＬＥＤ２１のアノードは、端子Ｔ１に接続される。ＬＥＤ２１のカソードは、集積回路１０のノードＣＡ＿Ａに接続される。受光部２２は、光照射により電流を生成する受光素子を含む。受光部２２は、ＬＥＤ２１が発光状態になると、ＬＥＤ２１から放出される光を受けてオン状態になる。オン状態の受光部２２は、ＶＧＳ制御回路２３に電流を供給する。ＶＧＳ制御回路２３は、受光部２２により生成された電流に基づいて動作し、ノードＮＧ＿Ａ及びＮＳ＿Ａの電圧を制御する。ＡＳＷ制御部２０は、ＮＭＯＳトランジスタＥＮＭ１及びＥＮＭ２のゲート端に正電圧を印加できるように構成される。これにより、ＡＳＷ制御部２０は、ＮＭＯＳトランジスタＥＮＭ１及びＥＮＭ２のゲート－ソース間に正の電位差を発生させることができる。
【0025】
ＢＳＷ制御部３０は、集積回路１０の制御に基づいて、ＢタイプスイッチＢＳＷのオンオフを制御する。ＢＳＷ制御部３０は、ＬＥＤ（Light-Emitting Diode）３１、受光部３２、及びＶＧＳ制御回路３３を含む。ＬＥＤ３１は、集積回路１０により発光又は非発光に制御される発光素子である。ＬＥＤ３１のアノードは、端子Ｔ１に接続される。ＬＥＤ３１のカソードは、集積回路１０のノードＣＡ＿Ｂに接続される。受光部３２は、光照射により電流を生成する受光素子を含む。受光部３２は、ＬＥＤ３１が発光状態になると、ＬＥＤ３１から放出される光を受けてオン状態になる。オン状態の受光部３２は、ＶＧＳ制御回路３３に電流を供給する。ＶＧＳ制御回路３３は、受光部３２により生成された電流に基づいて動作し、ノードＮＧ＿Ｂ及びＮＳ＿Ｂの電圧を制御する。ＢＳＷ制御部３０は、ＮＭＯＳトランジスタＤＮＭ１及びＤＮＭ２のソース端に正電圧を印加できるように構成される。これにより、ＡＳＷ制御部２０は、ＮＭＯＳトランジスタＥＮＭ１及びＥＮＭ２のゲート－ソース間に負の電位差を発生させることができる。
【0026】
＜１－１－４＞集積回路１０の構成
図４は、第１実施形態に係る半導体装置１が備える集積回路１０の構成の一例を示すブロック図である。図４に示すように、集積回路１０は、例えば、起動回路１１、電源回路１２、リセット回路１３、イネーブル制御回路１４、発振回路１５、入力回路１６、ＬＥＤテスト回路１７、及びＬＥＤ制御回路１８を含む。起動回路１１、電源回路１２、リセット回路１３、イネーブル制御回路１４、発振回路１５、入力回路１６、ＬＥＤテスト回路１７、及びＬＥＤ制御回路１８のそれぞれは、端子Ｔ４に接続される。以下では、端子Ｔ４に接続されたノードのことを、接地ノード（ＧＮＤ）と呼ぶ。
図４は、第１実施形態に係る半導体装置１が備える集積回路１０の構成の一例を示すブロック図である。図４に示すように、集積回路１０は、例えば、起動回路１１、電源回路１２、リセット回路１３、イネーブル制御回路１４、発振回路１５、入力回路１６、ＬＥＤテスト回路１７、及びＬＥＤ制御回路１８を含む。起動回路１１、電源回路１２、リセット回路１３、イネーブル制御回路１４、発振回路１５、入力回路１６、ＬＥＤテスト回路１７、及びＬＥＤ制御回路１８のそれぞれは、端子Ｔ４に接続される。以下では、端子Ｔ４に接続されたノードのことを、接地ノード（ＧＮＤ）と呼ぶ。
【0027】
起動回路１１は、端子Ｔ１に供給された電源電圧ＶＣＣに基づいて電源電圧ＶＣＣ１及び３ＶＬＤＯを生成する。起動回路１１は、生成した電源電圧３ＶＬＤＯを、リセット回路１３に供給する。リセット回路１３は、起動回路１１により供給された電源電圧３ＶＬＤＯに基づいて動作する。３ＶＬＤＯは、ロジック回路のハイ側の電圧源であり、例えば、ロードロップ３Ｖシリーズ電源により生成される。３ＶＬＤＯの電圧値は、集積回路１０の回路構成に応じて適宜変更され得る。また、起動回路１１は、生成した電源電圧ＶＣＣ１を、電源回路１２、イネーブル制御回路１４、発振回路１５、入力回路１６、ＬＥＤテスト回路１７、及びＬＥＤ制御回路１８のそれぞれに供給する。電源回路１２、イネーブル制御回路１４、発振回路１５、入力回路１６、ＬＥＤテスト回路１７、及びＬＥＤ制御回路１８のそれぞれは、起動回路１１により供給された電源電圧ＶＣＣ１に基づいて動作する。以下では、電源電圧ＶＣＣ１の供給に使用されるノードのことを、電源ノードと呼ぶ。なお、起動回路１１は、複数種類の電源電圧を生成するように構成されてもよい。起動回路１１は、回路構成に応じた少なくとも１種類の電源電圧を、電源回路１２、リセット回路１３、イネーブル制御回路１４、発振回路１５、入力回路１６、ＬＥＤテスト回路１７、及びＬＥＤ制御回路１８のそれぞれに供給するように構成されてもよい。
【0028】
電源回路１２は、電流ＩＬ１及びＩＬ２を生成し、生成した電流ＩＬ１及びＩＬ２をＬＥＤ制御回路１８に供給する。電源回路１２は、例えば、電源電圧ＶＣＣ１が所定の電圧以上である場合に温度依存性を有する電流源を内蔵している。
【0029】
リセット回路１３は、リセット信号ＲＳＴを生成し、生成したリセット信号ＲＳＴをＬＥＤ制御回路１８に供給する。リセット信号ＲＳＴは、ＬＥＤ制御回路１８に含まれたロジック回路の初期化に使用される制御信号である。リセット回路１３の詳細な構成については後述する。
【0030】
イネーブル制御回路１４は、イネーブル信号ＡＥＮＢ及びＢＥＮＢを生成し、生成したイネーブル信号ＡＥＮＢ及びＢＥＮＢをＬＥＤ制御回路１８に供給する。イネーブル信号ＡＥＮＢは、ＡタイプスイッチＡＳＷの導通（オンオフ）の制御を有効にするための制御信号である。イネーブル信号ＡＥＮＢが“Ｈ”レベルである場合、ＡタイプスイッチＡＳＷの導通の制御が有効になる。イネーブル信号ＢＥＮＢは、ＢタイプスイッチＢＳＷの導通（オンオフ）の制御を有効にするための制御信号である。イネーブル信号ＢＥＮＢが“Ｈ”レベルである場合、ＢタイプスイッチＢＳＷの導通の制御が有効になる。イネーブル制御回路１４の詳細な構成については後述する。
【0031】
発振回路１５は、クロック信号ＣＬＫを生成し、生成したクロック信号ＣＬＫを、ＬＥＤ制御回路１８に供給する。クロック信号ＣＬＫは、周期的な電気信号である。クロック信号ＣＬＫのクロック周波数は、例えば、１ＭＨｚである。
【0032】
入力回路１６は、端子Ｔ２に入力された入力信号ＶＩＮを受信する。そして、入力回路１６は、受信した入力信号ＶＩＮを入力信号ＶＩＮ１として、ＬＥＤ制御回路１８に供給する。入力回路１６は、例えば、レベルシフタを含む。
【0033】
ＬＥＤテスト回路１７は、ノードＣＡ＿Ａ及び／又はＣＡ＿Ｂを流れる電流に基づいた電流を、端子Ｔ３に供給する機能を有する。すなわち、ＬＥＤテスト回路１７は、ＬＥＤ２１及び／又はＬＥＤ３１を流れる電流を、端子Ｔ３に供給し得る。ＬＥＤ２１及び／又はＬＥＤ３１を流れる電流は、端子Ｔ３に接続された装置によってモニタされ得る。
【0034】
ＬＥＤ制御回路１８は、電流ＩＬ１及びＩＬ２、リセット信号ＲＳＴ、イネーブル信号ＡＥＮＢ及びＢＥＮＢ、クロック信号ＣＬＫ、並びに入力信号ＶＩＮ１に基づいて動作する。ＬＥＤ制御回路１８は、ＡＳＷ制御回路ＡＣＮＴと、ＢＳＷ制御回路ＢＣＮＴとを含む。ＡＳＷ制御回路ＡＣＮＴは、ノードＣＡ＿Ａの電圧を制御する。すなわち、ＡＳＷ制御回路ＡＣＮＴは、ＬＥＤ２１のカソードの電流を制御する。ＢＳＷ制御回路ＢＣＮＴは、ノードＣＡ＿Ｂの電流を制御する。すなわち、ＢＳＷ制御回路ＢＣＮＴは、ＬＥＤ３１のカソードの電流を制御する。ＬＥＤ制御回路１８の詳細な構成については後述する。
【0035】
＜１－１－４－１＞リセット回路１３の構成
図５は、第１実施形態に係る半導体装置１が備える集積回路１０に含まれたリセット回路１３の構成の一例を示す回路図である。図５に示すように、リセット回路１３は、例えば、インバータ１３１、遅延回路１３２、及び論理積（ＡＮＤ）回路１３３を含む。図示が省略されているが、インバータ１３１、遅延回路１３２、及びＡＮＤ回路１３３のそれぞれは、電源ノード及び接地ノードに接続され、電源電圧３ＶＬＤＯに基づいて動作する。
図５は、第１実施形態に係る半導体装置１が備える集積回路１０に含まれたリセット回路１３の構成の一例を示す回路図である。図５に示すように、リセット回路１３は、例えば、インバータ１３１、遅延回路１３２、及び論理積（ＡＮＤ）回路１３３を含む。図示が省略されているが、インバータ１３１、遅延回路１３２、及びＡＮＤ回路１３３のそれぞれは、電源ノード及び接地ノードに接続され、電源電圧３ＶＬＤＯに基づいて動作する。
【0036】
図４のリセット回路１３に入力された電源電圧３ＶＬＤＯは、インバータ１３１の入力端と、ＡＮＤ回路１３３の第１入力端Ｎ１とのそれぞれに入力される。インバータ１３１の出力端は、遅延回路１３２の入力端に接続される。遅延回路１３２の出力端は、ＡＮＤ回路１３３の第２入力端Ｎ２に接続される。ＡＮＤ回路１３３は、第１入力端Ｎ１に入力された信号と第２入力端Ｎ２に入力された信号との論理積演算を実行し、演算結果をリセット信号ＲＳＴとして出力する。
【0037】
以下に、図６を参照してリセット回路１３の動作特性の一例について説明する。図６は、第１実施形態に係る半導体装置１が備える集積回路１０に含まれたリセット回路１３の動作特性の一例を示すタイムチャートである。図６は、電源電圧３ＶＬＤＯ、ＡＮＤ回路１３３の第１入力端Ｎ１及び第２入力端Ｎ２、並びにリセット信号ＲＳＴのそれぞれの電圧の変化を示している。
【0038】
電源電圧３ＶＬＤＯが“Ｌ”レベルを維持している場合、ＡＮＤ回路１３３の第１入力端Ｎ１の電圧は、“Ｌ”レベルである。一方で、ＡＮＤ回路１３３の第２入力端Ｎ２の電圧は、インバータ１３１により反転された電源電圧３ＶＬＤＯの論理レベルとなるため、“Ｈ”レベルである。
【0039】
電源電圧３ＶＬＤＯが“Ｌ”レベルから“Ｈ”レベルに遷移すると、ＡＮＤ回路１３３の第１入力端Ｎ１の電圧が、直ちに“Ｌ”レベルから“Ｈ”レベルに遷移する。このとき、インバータ１３１の出力信号も“Ｈ”レベルから“Ｌ”レベルに遷移する。そして、インバータ１３１の出力信号の論理レベルは、遅延回路１３２により遅延してからＡＮＤ回路１３３の第２入力端Ｎ２の電圧に反映される。このため、ＡＮＤ回路１３３は、ノードＮ１及びＮ２のそれぞれの電圧は電源電圧３ＶＬＤＯが“Ｌ”レベルから“Ｈ”レベルに遷移してから遅延回路１３２による遅延時間に基づいた期間だけ“Ｈ”レベルとなり、この期間において“Ｈ”レベルのリセット信号ＲＳＴを出力する。その後、ＡＮＤ回路１３３は、第１入力端Ｎ１の電圧が“Ｈ”レベルになり、且つ第２入力端Ｎ２の電圧が“Ｌ”レベルになったことに基づいて、“Ｌ”レベルのリセット信号ＲＳＴを出力する。
【0040】
以上で説明されたように、リセット回路１３は、電源電圧３ＶＬＤＯが“Ｌ”レベルから“Ｈ”レベルに遷移したことに基づいて、１回のパルス信号を出力するように構成される。なお、リセット回路１３の回路構成は、以上で説明された動作を実現することが可能であれば、その他の回路構成であってもよい。
【0041】
＜１－１－４－２＞イネーブル制御回路１４の構成
図７は、第１実施形態に係る半導体装置１が備える集積回路１０に含まれたイネーブル制御回路１４の動作特性の一例を示すタイムチャートである。図７は、電源電圧ＶＣＣ１、イネーブル信号ＡＥＮＢ及びＢＥＮＢのそれぞれの電圧の変化を示している。図７に示すように、イネーブル制御回路１４は、イネーブル信号ＡＥＮＢの閾値と、イネーブル信号ＢＥＮＢの閾値とが異なるように構成される。また、イネーブル制御回路１４は、例えば、イネーブル信号ＡＥＮＢ及びＢＥＮＢのそれぞれの閾値が、電源電圧ＶＣＣ１が“Ｌ”レベルから“Ｈ”レベルに遷移する場合と、電源電圧ＶＣＣ１が“Ｈ”レベルから“Ｌ”レベルに遷移する場合とで異なるように構成される。
図７は、第１実施形態に係る半導体装置１が備える集積回路１０に含まれたイネーブル制御回路１４の動作特性の一例を示すタイムチャートである。図７は、電源電圧ＶＣＣ１、イネーブル信号ＡＥＮＢ及びＢＥＮＢのそれぞれの電圧の変化を示している。図７に示すように、イネーブル制御回路１４は、イネーブル信号ＡＥＮＢの閾値と、イネーブル信号ＢＥＮＢの閾値とが異なるように構成される。また、イネーブル制御回路１４は、例えば、イネーブル信号ＡＥＮＢ及びＢＥＮＢのそれぞれの閾値が、電源電圧ＶＣＣ１が“Ｌ”レベルから“Ｈ”レベルに遷移する場合と、電源電圧ＶＣＣ１が“Ｈ”レベルから“Ｌ”レベルに遷移する場合とで異なるように構成される。
【0042】
具体的には、電源電圧ＶＣＣ１が“Ｌ”レベルから“Ｈ”レベルに遷移する場合のイネーブル信号ＡＥＮＢの閾値ＶＴＨＡ１は、電源電圧ＶＣＣ１が“Ｈ”レベルから“Ｌ”レベルに遷移する場合のイネーブル信号ＡＥＮＢの閾値ＶＴＨＡ２よりも高い。電源電圧ＶＣＣ１が“Ｌ”レベルから“Ｈ”レベルに遷移する場合のイネーブル信号ＢＥＮＢの閾値ＶＴＨＢ１は、電源電圧ＶＣＣ１が“Ｈ”レベルから“Ｌ”レベルに遷移する場合のイネーブル信号ＢＥＮＢの閾値ＶＴＨＢ２よりも高い。
【0043】
さらに、イネーブル信号ＡＥＮＢの閾値ＶＴＨＡ１は、イネーブル信号ＢＥＮＢの閾値ＶＴＨＢ１よりも高い。イネーブル信号ＡＥＮＢの閾値ＶＴＨＡ２は、イネーブル信号ＢＥＮＢの閾値ＶＴＨＢ２よりも高い。イネーブル制御回路１４において、イネーブル信号ＡＥＮＢの閾値ＶＴＨＡ１及びＶＴＨＡ２の差ＤＶＴＨＡと、イネーブル信号ＢＥＮＢの閾値ＶＴＨＢ１及びＶＴＨＢ２の差ＤＶＴＨＢとのそれぞれは、適宜変更され得る。
【0044】
これにより、イネーブル制御回路１４では、電源電圧ＶＣＣ１が“Ｌ”レベルから“Ｈ”レベルに遷移する過程において、イネーブル信号ＢＥＮＢが“Ｌ”レベルから“Ｈ”レベルに遷移した後に、イネーブル信号ＡＥＮＢが“Ｌ”レベルから“Ｈ”レベルに遷移する。また、イネーブル制御回路１４では、電源電圧ＶＣＣ１が“Ｈ”レベルから“Ｌ”レベルに遷移する過程において、イネーブル信号ＡＥＮＢが“Ｈ”レベルから“Ｌ”レベルに遷移した後に、イネーブル信号ＢＥＮＢが“Ｈ”レベルから“Ｌ”レベルに遷移する。
【0045】
以上で説明されたように、イネーブル制御回路１４は、イネーブル信号ＡＥＮＢが“Ｈ”レベルである期間が、イネーブル信号ＢＥＮＢが“Ｈ”レベルである期間に含まれるように構成される。なお、イネーブル制御回路１４の回路構成は、以上で説明された動作を実現することが可能であれば、どのような回路構成であってもよい。
【0046】
＜１－１－４－３＞ＬＥＤ制御回路１８の構成
図８は、第１実施形態に係る半導体装置１が備える集積回路１０に含まれたＬＥＤ制御回路１８の構成の一例を示すブロック図である。図８に示すように、ＬＥＤ制御回路１８は、例えば、ドライバ回路４０及び５０、並びにＬＥＤ駆動回路６０Ａ及び６０Ｂを含む。ドライバ回路４０及びＬＥＤ駆動回路６０Ａの組が、ＡＳＷ制御回路ＡＣＮＴに対応する。ドライバ回路５０及びＬＥＤ駆動回路６０Ｂの組が、ＢＳＷ制御回路ＢＣＮＴに対応する。
図８は、第１実施形態に係る半導体装置１が備える集積回路１０に含まれたＬＥＤ制御回路１８の構成の一例を示すブロック図である。図８に示すように、ＬＥＤ制御回路１８は、例えば、ドライバ回路４０及び５０、並びにＬＥＤ駆動回路６０Ａ及び６０Ｂを含む。ドライバ回路４０及びＬＥＤ駆動回路６０Ａの組が、ＡＳＷ制御回路ＡＣＮＴに対応する。ドライバ回路５０及びＬＥＤ駆動回路６０Ｂの組が、ＢＳＷ制御回路ＢＣＮＴに対応する。
【0047】
ドライバ回路４０は、入力信号ＶＩＮ１、イネーブル信号ＡＥＮＢ、クロック信号ＣＬＫ、及びリセット信号ＲＳＴに基づいて、ＬＥＤ駆動回路６０Ａを制御する。ドライバ回路４０は、ＡＩＮ生成回路４１、及びＴＯＮＡ生成回路４２を含む。ＡＩＮ生成回路４１は、制御信号ＡＩＮを生成する。制御信号ＡＩＮは、ＡタイプスイッチＡＳＷに関連付けられたＬＥＤ２１の発光を制御する信号である。ＴＯＮＡ生成回路４２は、制御信号ＴＯＮＡを生成する。制御信号ＴＯＮＡは、ＡタイプスイッチＡＳＷに関連付けられたＬＥＤ２１の発光の立ち上がりの加速に使用される信号である。
【0048】
ドライバ回路５０は、入力信号ＶＩＮ１、イネーブル信号ＢＥＮＢ、クロック信号ＣＬＫ、及びリセット信号ＲＳＴに基づいて、ＬＥＤ駆動回路６０Ｂを制御する。ドライバ回路５０は、ＢＩＮ生成回路５１、及びＴＯＮＢ生成回路５２を含む。ＢＩＮ生成回路５１は、制御信号ＢＩＮを生成する。制御信号ＢＩＮは、ＢタイプスイッチＢＳＷに関連付けられたＬＥＤ３１の発光を制御する信号である。ＴＯＮＢ生成回路５２は、制御信号ＴＯＮＢを生成する。制御信号ＴＯＮＢは、ＢタイプスイッチＢＳＷに関連付けられたＬＥＤ３１の発光の立ち上がりの加速に使用される信号である。
【0049】
ＬＥＤ駆動回路６０Ａは、ノードＣＡ＿Ａの電圧を制御することによって、ＬＥＤ２１の発光及び非発光を制御する。ＬＥＤ駆動回路６０Ａは、ノードＩＮ１～ＩＮ４及びＯＵＴを有する。ＬＥＤ駆動回路６０ＡのノードＩＮ１には、制御信号ＡＩＮが入力される。ＬＥＤ駆動回路６０ＡのノードＩＮ２には、制御信号ＴＯＮＡが入力される。ＬＥＤ駆動回路６０ＡのノードＩＮ３には、電流ＩＬ１が入力される。ＬＥＤ駆動回路６０ＡのノードＩＮ４には、電流ＩＬ２が入力される。ＬＥＤ駆動回路６０ＡのノードＯＵＴは、ノードＣＡ＿Ａに接続される。ＬＥＤ駆動回路６０Ａは、例えば、制御信号ＡＩＮ及びＴＯＮＡに基づいて電流ＩＬ１及び／又はＩＬ２を増幅する。そして、ＬＥＤ駆動回路６０Ａは、増幅した電流ＩＬ１及び／又はＩＬ２によって、ノードＯＵＴの電流を制御し得る。
【0050】
ＬＥＤ駆動回路６０Ｂは、ノードＣＡ＿Ｂの電圧を制御することによって、ＬＥＤ３１の発光及び非発光を制御する。ＬＥＤ駆動回路６０Ｂは、ノードＩＮ１～ＩＮ４及びＯＵＴを有する。ＬＥＤ駆動回路６０ＢのノードＩＮ１には、制御信号ＢＩＮが入力される。ＬＥＤ駆動回路６０ＢのノードＩＮ２には、制御信号ＴＯＮＢが入力される。ＬＥＤ駆動回路６０ＢのノードＩＮ３には、電流ＩＬ１が入力される。ＬＥＤ駆動回路６０ＢのノードＩＮ４には、電流ＩＬ２が入力される。ＬＥＤ駆動回路６０ＢのノードＯＵＴは、ＬＥＤ３１のノードＣＡ＿Ｂに接続される。ＬＥＤ駆動回路６０Ｂは、例えば、制御信号ＢＩＮ及びＴＯＮＢに基づいて電流ＩＬ１及び／又はＩＬ２を増幅する。そして、ＬＥＤ駆動回路６０Ｂは、増幅した電流ＩＬ１及び／又はＩＬ２によって、ノードＯＵＴの電流を制御し得る。
【0051】
以下に、ＬＥＤ制御回路１８に含まれたＡＩＮ生成回路４１、ＴＯＮＡ生成回路４２、ＢＩＮ生成回路５１、ＴＯＮＢ生成回路５２、並びにＬＥＤ駆動回路６０Ａ及び６０Ｂのそれぞれの詳細な回路構成について順に説明する。なお、ＬＥＤ駆動回路６０Ａ及び６０Ｂは、入力される制御信号と、接続されるノードＣＡとが異なることを除いて、共通の回路構成を有する。このため、以下では、ＬＥＤ駆動回路６０Ａ及び６０Ｂ間で共通の回路構成について、ＬＥＤ駆動回路６０の回路構成として説明する。
【0052】
また、以下で参照される図面に記載されたカウンタＣＴは、同期式カウンタである。カウンタＣＴは、例えば、クロック入力端子ＣＫと、リセット端子Ｒと、出力端子Ｑ０～Ｑ１３とを有する。カウンタＣＴは、クロック入力端子ＣＫに入力されたクロック信号のカウント動作を実行する。そして、カウンタＣＴは、カウント結果を出力端子Ｑ０～Ｑ１３から出力する。カウント結果は、出力端子Ｑ０～Ｑ１３からの出力信号により２進数で示される。例えば、カウンタＣＴは、クロック信号を２ｋ回（ｋは０以上１３以下の整数）カウントした場合に、出力端子Ｑｋからの出力信号を“Ｈ”レベルにするように構成される。また、カウンタＣＴは、リセット端子Ｒに“Ｈ”レベルの信号が入力されたことに基づいてリセットされるように構成される。リセットされたカウンタＣＴは、出力端子Ｑ０～Ｑ１３のそれぞれから“Ｌ”レベルの信号を出力する。なお、カウンタＣＴが備える出力端子Ｑの数は、その他の数であってもよい。
【0053】
また、以下で参照される図面に記載されたフリップフロップ回路ＦＦは、Ｄ型フリップフロップ回路である。フリップフロップ回路ＦＦは、データ入力端子Ｄと、クロック入力端子ＣＫと、リセット端子Ｒと、非反転出力端子Ｑと、反転出力端子ＱＮとを有する。フリップフロップ回路ＦＦは、クロック入力端子に入力された信号に応じて、データ入力端子Ｄに入力された信号をサンプリングする。そして、フリップフロップ回路ＦＦは、サンプリング結果を、非反転出力信号として、非反転出力端子Ｑから出力する。また、フリップフロップ回路ＦＦは、非反転出力信号を反転させた反転出力信号を、反転出力端子ＱＮから出力する。また、フリップフロップ回路ＦＦは、リセット端子Ｒに“Ｈ”レベルの信号が入力されたことに基づいてリセットされるように構成される。リセットされたフリップフロップ回路ＦＦは、非反転出力端子Ｑから“Ｌ”レベルの信号を出力する。
【0054】
（１：ＡＩＮ生成回路４１の回路構成）
図９は、第１実施形態に係る半導体装置１が備える集積回路１０におけるＡＩＮ生成回路４１の回路構成の一例を示す回路図である。図９に示すように、ＡＩＮ生成回路４１は、例えば、論理積（ＡＮＤ）回路ＡＮ１０～ＡＮ１３、論理和（ＯＲ）回路ＯＲ１０～ＯＲ１２、インバータＩＶ１０及びＩＶ１１、カウンタＣＴ１０、並びにフリップフロップ回路ＦＦ１０を含む。図示が省略されているが、ＡＮＤ回路ＡＮ１０～ＡＮ１３、ＯＲ回路ＯＲ１０～ＯＲ１２、インバータＩＶ１０及びＩＶ１１、カウンタＣＴ１０、並びにフリップフロップ回路ＦＦ１０のそれぞれは、電源ノード及び接地ノードに接続され、電源ノードに印加された電源電圧ＶＣＣ１に基づいて動作する。
図９は、第１実施形態に係る半導体装置１が備える集積回路１０におけるＡＩＮ生成回路４１の回路構成の一例を示す回路図である。図９に示すように、ＡＩＮ生成回路４１は、例えば、論理積（ＡＮＤ）回路ＡＮ１０～ＡＮ１３、論理和（ＯＲ）回路ＯＲ１０～ＯＲ１２、インバータＩＶ１０及びＩＶ１１、カウンタＣＴ１０、並びにフリップフロップ回路ＦＦ１０を含む。図示が省略されているが、ＡＮＤ回路ＡＮ１０～ＡＮ１３、ＯＲ回路ＯＲ１０～ＯＲ１２、インバータＩＶ１０及びＩＶ１１、カウンタＣＴ１０、並びにフリップフロップ回路ＦＦ１０のそれぞれは、電源ノード及び接地ノードに接続され、電源ノードに印加された電源電圧ＶＣＣ１に基づいて動作する。
【0055】
ＡＮＤ回路ＡＮ１０は、クロック信号ＣＬＫと、入力信号ＶＩＮ１と、制御信号ＢＩＮとの論理積演算を実行し、演算結果をクロック信号ＣＬＫＡとして出力する。カウンタＣＴ１０は、クロック入力端子ＣＫに入力されたクロック信号ＣＬＫＡのカウント動作を実行し、カウント結果を出力端子Ｑ０～Ｑ１３から出力する。ＡＮＤ回路ＡＮ１１は、カウンタＣＴ１０の出力端子Ｑ５、Ｑ６及びＱ８のそれぞれの出力信号の論理積演算を実行し、演算結果を出力する。ＡＮＤ回路ＡＮ１２は、ＡＮＤ回路ＡＮ１１の出力信号と、カウンタＣＴ１０の出力端子Ｑ１１の出力信号との論理積演算を実行し、演算結果を出力する。
【0056】
ＡＮＤ回路ＡＮ１３は、ＡＮＤ回路ＡＮ１２の出力信号と、フリップフロップ回路ＦＦ１０の反転出力信号との論理積演算を実行し、演算結果を出力する。フリップフロップ回路ＦＦ１０のクロック入力端子ＣＫには、ＡＮＤ回路ＡＮ１３の出力信号が入力される。フリップフロップ回路ＦＦ１０のデータ入力端子Ｄは、フリップフロップ回路ＦＦ１０の反転出力端子ＱＮに接続される。フリップフロップ回路ＦＦ１０の非反転出力端子Ｑから出力される非反転出力信号が、制御信号ＡＩＮに対応する。リセットされた状態のフリップフロップ回路ＦＦ１０は、クロック入力端子ＣＫに“Ｈ”レベルの信号が入力されると、非反転出力端子Ｑから“Ｈ”レベルの非反転出力信号を出力する。
【0057】
インバータＩＶ１０は、イネーブル信号ＡＥＮＢを反転させて、イネーブル信号ＥＡとして出力する。インバータＩＶ１１は、入力信号ＶＩＮ１を反転させて、入力信号ＶＩＮ１ＢＡＲとして出力する。ＯＲ回路ＯＲ１０は、イネーブル信号ＥＡと、入力信号ＶＩＮ１ＢＡＲと、ＡＮＤ回路ＡＮ１２の出力信号との論理和演算を実行し、演算結果を出力する。ＯＲ回路ＯＲ１１は、ＯＲ回路ＯＲ１０の出力信号と、リセット信号ＲＳＴとの論理和演算を実行し、演算結果を出力する。ＯＲ回路ＯＲ１１の出力信号は、カウンタＣＴ１０のリセット端子Ｒに入力される。ＯＲ回路ＯＲ１２は、イネーブル信号ＡＥＮＢと、入力信号ＶＩＮ１ＢＡＲと、リセット信号ＲＳＴとの論理和演算を実行し、演算結果を出力する。ＯＲ回路ＯＲ１２の出力信号は、フリップフロップ回路ＦＦ１０のリセット端子Ｒに入力される。
【0058】
以上で説明されたＡＩＮ生成回路４１は、リセット信号ＲＳＴが“Ｈ”レベルになると、カウンタＣＴ１０及びフリップフロップ回路ＦＦ１０のそれぞれがリセットされるように構成される。また、ＡＩＮ生成回路４１は、イネーブル信号ＡＥＮＢが“Ｈ”レベルである状態で入力信号ＶＩＮ１が“Ｌ”レベルから“Ｈ”レベルに遷移すると、カウンタＣＴ１０とＡＮＤ回路ＡＮ１１及びＡＮ１２との組によるデッドタイム（以下では、“デッドタイムＤＴ１”と呼ぶ）が経過した後に、制御信号ＡＩＮを“Ｌ”レベルから“Ｈ”レベルに遷移させる。そして、イネーブル信号ＡＥＮＢが“Ｈ”レベルである状態で入力信号ＶＩＮ１が“Ｈ”レベルから“Ｌ”レベルに遷移すると、ＯＲ回路ＯＲ１２の出力信号が“Ｈ”レベルになり、フリップフロップ回路ＦＦ１０がリセットされる。すなわち、ＡＩＮ生成回路４１は、入力信号ＶＩＮ１が“Ｈ”レベルから“Ｌ”レベルに遷移すると、制御信号ＡＩＮを直ちに“Ｈ”レベルから“Ｌ”レベルに遷移させる。
【0059】
なお、ＡＩＮ生成回路４１の回路構成は、以上で説明された動作を実現することが可能であれば、その他の回路構成であってもよい。デッドタイムＤＴ１は、ＡＮＤ回路ＡＮ１１及びＡＮ１２と、カウンタＣＴ１０との接続を変更することによって、簡便に変更され得る。デッドタイムＤＴ１を形成することが可能であれば、カウンタＣＴ１０とＡＮＤ回路ＡＮ１１及びＡＮ１２との組が使用されなくてもよい。カウンタＣＴ１０は、アナログ回路で構成されてもよい。例えば、カウンタＣＴ１０は、微小電流源、逆ワイドラー回路、容量などにより構成される遅延回路でもよい。
【0060】
（２：ＴＯＮＡ生成回路４２の回路構成）
図１０は、第１実施形態に係る半導体装置１が備える集積回路１０におけるＴＯＮＡ生成回路４２の回路構成の一例を示す回路図である。図１０に示すように、ＴＯＮＡ生成回路４２は、例えば、論理積（ＡＮＤ）回路ＡＮ２０～ＡＮ２４、論理和（ＯＲ）回路ＯＲ２０～ＯＲ２３、インバータＩＶ２０、遅延回路ＤＣ２０、カウンタＣＴ２０、並びにフリップフロップ回路ＦＦ２０を含む。図示が省略されているが、ＡＮＤ回路ＡＮ２０～ＡＮ２４、ＯＲ回路ＯＲ２０～ＯＲ２３、インバータＩＶ２０、遅延回路ＤＣ２０、カウンタＣＴ２０、並びにフリップフロップ回路ＦＦ２０のそれぞれは、電源ノード及び接地ノードに接続され、電源ノードに印加された電源電圧ＶＣＣ１に基づいて動作する。
図１０は、第１実施形態に係る半導体装置１が備える集積回路１０におけるＴＯＮＡ生成回路４２の回路構成の一例を示す回路図である。図１０に示すように、ＴＯＮＡ生成回路４２は、例えば、論理積（ＡＮＤ）回路ＡＮ２０～ＡＮ２４、論理和（ＯＲ）回路ＯＲ２０～ＯＲ２３、インバータＩＶ２０、遅延回路ＤＣ２０、カウンタＣＴ２０、並びにフリップフロップ回路ＦＦ２０を含む。図示が省略されているが、ＡＮＤ回路ＡＮ２０～ＡＮ２４、ＯＲ回路ＯＲ２０～ＯＲ２３、インバータＩＶ２０、遅延回路ＤＣ２０、カウンタＣＴ２０、並びにフリップフロップ回路ＦＦ２０のそれぞれは、電源ノード及び接地ノードに接続され、電源ノードに印加された電源電圧ＶＣＣ１に基づいて動作する。
【0061】
インバータＩＶ２０は、制御信号ＡＩＮを反転させて出力する。遅延回路ＤＣ２０は、インバータＩＶ２０の出力信号を遅延させて出力する。ＡＮＤ回路ＡＮ２０は、制御信号ＡＩＮと、遅延回路ＤＣ２０の出力信号との論理積演算を実行し、演算結果を出力する。インバータＩＶ２０と、遅延回路ＤＣ２０と、ＡＮＤ回路ＡＮ２０との組は、制御信号ＡＩＮが“Ｈ”レベルになったことに基づいて、１回のパルス信号を出力する。
【0062】
ＡＮＤ回路ＡＮ２１は、ＡＮＤ回路ＡＮ２０の出力信号と、フリップフロップ回路ＦＦ２０の反転出力信号との論理積演算を実行し、演算結果を出力する。フリップフロップ回路ＦＦ２０のクロック入力端子ＣＫには、ＡＮＤ回路ＡＮ２１の出力信号が入力される。フリップフロップ回路ＦＦ２０のデータ入力端子Ｄは、フリップフロップ回路ＦＦ２０の反転出力端子ＱＮに接続される。フリップフロップ回路ＦＦ２０の非反転出力端子Ｑから出力される非反転出力信号が、制御信号ＴＯＮＡに対応する。リセットされた状態のフリップフロップ回路ＦＦ２０は、クロック入力端子ＣＫにパルス信号が入力されると、非反転出力端子Ｑから“Ｈ”レベルの非反転出力信号を出力する。
【0063】
ＡＮＤ回路ＡＮ２２は、制御信号ＡＩＮと、クロック信号ＣＬＫＡとの論理積演算を実行し、演算結果をクロック信号ＣＬＫＡ１として出力する。カウンタＣＴ２０は、クロック入力端子ＣＫに入力されたクロック信号ＣＬＫＡ１のカウント動作を実行し、カウント結果を出力端子Ｑ０～Ｑ１３から出力する。ＡＮＤ回路ＡＮ２３は、カウンタＣＴ２０の出力端子Ｑ２、Ｑ５及びＱ７のそれぞれの出力信号の論理積演算を実行し、演算結果を出力する。ＡＮＤ回路ＡＮ２４は、ＡＮＤ回路ＡＮ２３の出力信号と、カウンタＣＴ２０の出力端子Ｑ９及びＱ１０のそれぞれの出力信号との論理積演算を実行し、演算結果を出力する。
【0064】
ＯＲ回路ＯＲ２０は、イネーブル信号ＥＡと、入力信号ＶＩＮ１ＢＡＲと、ＡＮＤ回路ＡＮ２４の出力信号との論理和演算を実行し、演算結果を出力する。ＯＲ回路ＯＲ２１は、ＯＲ回路ＯＲ２０の出力信号と、リセット信号ＲＳＴとの論理和演算を実行し、演算結果を出力する。ＯＲ回路ＯＲ２１の出力信号は、カウンタＣＴ２０のリセット端子Ｒに入力される。ＯＲ回路ＯＲ２２は、イネーブル信号ＥＡと、入力信号ＶＩＮ１ＢＡＲと、ＡＮＤ回路ＡＮ２４の出力信号との論理和演算を実行し、演算結果を出力する。ＯＲ回路ＯＲ２３は、ＯＲ回路ＯＲ２２の出力信号と、リセット信号ＲＳＴとの論理和演算を実行し、演算結果を出力する。ＯＲ回路ＯＲ２３の出力信号は、フリップフロップ回路ＦＦ２０のリセット端子Ｒに入力される。
【0065】
以上で説明されたＴＯＮＡ生成回路４２は、リセット信号ＲＳＴが“Ｈ”レベルになると、カウンタＣＴ２０及びフリップフロップ回路ＦＦ２０のそれぞれがリセットされるように構成される。また、ＴＯＮＡ生成回路４２は、イネーブル信号ＥＡが“Ｌ”レベルである状態、すなわちイネーブル信号ＡＥＮＢが“Ｈ”レベルである状態で制御信号ＡＩＮが“Ｌ”レベルから“Ｈ”レベルに遷移すると、制御信号ＴＯＮＡを直ちに“Ｌ”レベルから“Ｈ”レベルに遷移させる。そして、制御信号ＡＩＮが“Ｈ”レベルに遷移してから、カウンタＣＴ２０とＡＮＤ回路ＡＮ２３及びＡＮ２４との組によるデッドタイム（以下では、“デッドタイムＤＴ２”と呼ぶ）が経過すると、ＯＲ回路ＯＲ２３の出力信号が“Ｈ”レベルになり、フリップフロップ回路ＦＦ２０がリセットされる。言い換えると、ＴＯＮＡ生成回路４２は、制御信号ＡＩＮが“Ｌ”レベルから“Ｈ”レベルに遷移したことに基づいて、デッドタイムＤＴ２の期間だけ“Ｈ”レベルの制御信号ＴＯＮＡを出力する。
【0066】
なお、ＴＯＮＡ生成回路４２の回路構成は、以上で説明された動作を実現することが可能であれば、その他の回路構成であってもよい。デッドタイムＤＴ２は、ＡＮＤ回路ＡＮ２３及びＡＮ２４と、カウンタＣＴ２０との接続を変更することによって、簡便に変更され得る。デッドタイムＤＴ２を形成することが可能であれば、カウンタＣＴ２０とＡＮＤ回路ＡＮ２３及びＡＮ２４との組が使用されなくてもよい。カウンタＣＴ２０は、アナログ回路で構成されてもよい。例えば、カウンタＣＴ２０は、微小電流源、逆ワイドラー回路、容量、コンパレータなどにより構成されるワンショットパルス生成回路でもよい。
【0067】
（３：ＢＩＮ生成回路５１の回路構成）
図１１は、第１実施形態に係る半導体装置１が備える集積回路１０におけるＢＩＮ生成回路５１の回路構成の一例を示す回路図である。図１１に示すように、ＢＩＮ生成回路５１は、例えば、論理積（ＡＮＤ）回路ＡＮ３０～ＡＮ３４、論理和（ＯＲ）回路ＯＲ３０～ＯＲ３３、インバータＩＶ３０～ＩＶ３７、遅延回路ＤＣ３０、カウンタＣＴ３０、並びにフリップフロップ回路ＦＦ３０を含む。図示が省略されているが、ＡＮＤ回路ＡＮ３０～ＡＮ３４、ＯＲ回路ＯＲ３０～ＯＲ３３、インバータＩＶ３０～ＩＶ３７、遅延回路ＤＣ３０、カウンタＣＴ３０、並びにフリップフロップ回路ＦＦ３０のそれぞれは、電源ノード及び接地ノードに接続され、電源ノードに印加された電源電圧ＶＣＣ１に基づいて動作する。
図１１は、第１実施形態に係る半導体装置１が備える集積回路１０におけるＢＩＮ生成回路５１の回路構成の一例を示す回路図である。図１１に示すように、ＢＩＮ生成回路５１は、例えば、論理積（ＡＮＤ）回路ＡＮ３０～ＡＮ３４、論理和（ＯＲ）回路ＯＲ３０～ＯＲ３３、インバータＩＶ３０～ＩＶ３７、遅延回路ＤＣ３０、カウンタＣＴ３０、並びにフリップフロップ回路ＦＦ３０を含む。図示が省略されているが、ＡＮＤ回路ＡＮ３０～ＡＮ３４、ＯＲ回路ＯＲ３０～ＯＲ３３、インバータＩＶ３０～ＩＶ３７、遅延回路ＤＣ３０、カウンタＣＴ３０、並びにフリップフロップ回路ＦＦ３０のそれぞれは、電源ノード及び接地ノードに接続され、電源ノードに印加された電源電圧ＶＣＣ１に基づいて動作する。
【0068】
インバータＩＶ３０は、制御信号ＡＩＮを反転させて出力する。インバータＩＶ３１は、入力信号ＶＩＮ１を反転させて出力する。インバータＩＶ３２は、インバータＩＶ３１の出力信号を反転させて出力する。ＡＮＤ回路ＡＮ３０は、クロック信号ＣＬＫと、インバータＩＶ３０の出力信号と、インバータＩＶ３１の出力信号との論理積演算を実行し、演算結果をクロック信号ＣＬＫＢとして出力する。カウンタＣＴ３０は、クロック入力端子ＣＫに入力されたクロック信号ＣＬＫＢのカウント動作を実行し、カウント結果を出力端子Ｑ０～Ｑ１３から出力する。ＡＮＤ回路ＡＮ３１は、カウンタＣＴ３０の出力端子Ｑ５、Ｑ６及びＱ８のそれぞれの出力信号の論理積演算を実行し、演算結果を出力する。ＡＮＤ回路ＡＮ３２は、ＡＮＤ回路ＡＮ３１の出力信号と、カウンタＣＴ３０の出力端子Ｑ１１の出力信号との論理積演算を実行し、演算結果を出力する。
【0069】
ＡＮＤ回路ＡＮ３３は、ＡＮＤ回路ＡＮ３２の出力信号と、フリップフロップ回路ＦＦ３０の反転出力信号との論理積演算を実行し、演算結果を出力する。フリップフロップ回路ＦＦ３０のクロック入力端子ＣＫには、ＡＮＤ回路ＡＮ３３の出力信号が入力される。フリップフロップ回路ＦＦ３０のデータ入力端子Ｄは、フリップフロップ回路ＦＦ３０の反転出力端子ＱＮに接続される。フリップフロップ回路ＦＦ３０の非反転出力端子Ｑから出力される非反転出力信号は、インバータＩＶ３３に出力される。リセットされた状態のフリップフロップ回路ＦＦ３０は、クロック入力端子ＣＫに“Ｈ”レベルの信号が入力されると、“Ｈ”レベルの非反転出力信号を出力する。インバータＩＶ３３は、フリップフロップ回路ＦＦ３０の非反転出力信号を反転させて、制御信号ＢＩＮｂとして出力する。ＯＲ回路ＯＲ３０は、制御信号ＢＩＮｂと、インバータＩＶ３２の出力信号との論理和演算を実行し、演算結果を制御信号ＢＩＮとして出力する。
【0070】
インバータＩＶ３４は、イネーブル信号ＢＥＮＢを反転させて、イネーブル信号ＥＢとして出力する。ＯＲ回路ＯＲ３１は、イネーブル信号ＥＢと、インバータＩＶ３２の出力信号と、ＡＮＤ回路ＡＮ３２の出力信号との論理和演算を実行し、演算結果を出力する。ＯＲ回路ＯＲ３２は、ＯＲ回路ＯＲ３１の出力信号と、リセット信号ＲＳＴとの論理和演算を実行し、演算結果を出力する。ＯＲ回路ＯＲ３２の出力信号は、カウンタＣＴ３０のリセット端子Ｒに入力される。
【0071】
インバータＩＶ３５は、入力信号ＶＩＮ１を反転させて、入力信号ＶＩＮ１ＢＡＲとして出力する。インバータＩＶ３１に入力される入力信号ＶＩＮ１のレベルと、インバータＩＶ３５に入力される入力信号ＶＩＮ１のレベルとは、異なっていてもよい。インバータＩＶ３６は、入力信号ＶＩＮ１ＢＡＲを反転させて出力する。インバータＩＶ３７は、インバータＩＶ３６の出力信号を反転させて出力する。遅延回路ＤＣ３０は、インバータＩＶ３７の出力信号を遅延させて出力する。ＡＮＤ回路ＡＮ３４は、インバータＩＶ３６の出力信号と、遅延回路ＤＣ３０の出力信号との論理積演算を実行し、演算結果を出力する。インバータＩＶ３７と、遅延回路ＤＣ３０と、ＡＮＤ回路ＡＮ３４との組は、入力信号ＶＩＮ１が“Ｈ”レベルになったことに基づいて、１回のパルス信号を出力する。ＯＲ回路ＯＲ３３は、イネーブル信号ＥＢと、ＡＮＤ回路ＡＮ３４の出力信号と、リセット信号ＲＳＴとの論理和演算を実行し、演算結果を出力する。ＯＲ回路ＯＲ３３の出力信号は、フリップフロップ回路ＦＦ３０のリセット端子Ｒに入力される。
【0072】
以上で説明されたＢＩＮ生成回路５１は、リセット信号ＲＳＴが“Ｈ”レベルになると、カウンタＣＴ３０及びフリップフロップ回路ＦＦ３０のそれぞれがリセットされるように構成される。また、イネーブル信号ＢＥＮＢが“Ｈ”レベルである状態で入力信号ＶＩＮ１が“Ｌ”レベルから“Ｈ”レベルに遷移すると、ＯＲ回路ＯＲ３３が１回のパルス信号をフリップフロップ回路ＦＦ３０に入力し、フリップフロップ回路ＦＦ３０がリセットされる。これにより、ＢＩＮ生成回路５１は、入力信号ＶＩＮ１が“Ｌ”レベルから“Ｈ”レベルに遷移したことに基づいて、制御信号ＢＩＮを直ちに“Ｌ”レベルから“Ｈ”レベルに遷移させる。そして、イネーブル信号ＢＥＮＢが“Ｈ”レベルである状態で入力信号ＶＩＮ１が“Ｈ”レベルから“Ｌ”レベルに遷移すると、カウンタＣＴ３０がクロック信号ＣＬＫＢのカウント動作を開始する。すると、ＢＩＮ生成回路５１は、入力信号ＶＩＮ１が“Ｌ”レベルに遷移してから、カウンタＣＴ３０とＡＮＤ回路ＡＮ３１及びＡＮ３２との組によるデッドタイム（以下では、“デッドタイムＤＴ３”と呼ぶ）が経過した後に、制御信号ＢＩＮを“Ｈ”レベルから“Ｌ”レベルに遷移させる。
【0073】
なお、ＢＩＮ生成回路５１の回路構成は、以上で説明された動作を実現することが可能であれば、その他の回路構成であってもよい。デッドタイムＤＴ３は、ＡＮＤ回路ＡＮ３１及びＡＮ３２と、カウンタＣＴ３０との接続を変更することによって、簡便に変更され得る。デッドタイムＤＴ３を形成することが可能であれば、カウンタＣＴ３０とＡＮＤ回路ＡＮ３１及びＡＮ３２との組が使用されなくてもよい。カウンタＣＴ３０は、アナログ回路で構成されてもよい。例えば、カウンタＣＴ３０は、微小電流源、逆ワイドラー回路、容量などにより構成された遅延回路でもよい。
【0074】
（４：ＴＯＮＢ生成回路５２の回路構成）
図１２は、第１実施形態に係る半導体装置１が備える集積回路１０におけるＴＯＮＢ生成回路５２の回路構成の一例を示す回路図である。図１２に示すように、ＴＯＮＢ生成回路５２は、例えば、論理積（ＡＮＤ）回路ＡＮ４０～ＡＮ４５、論理和（ＯＲ）回路ＯＲ４０～ＯＲ４３、インバータＩＶ４０～ＩＶ４２、遅延回路ＤＣ４０、カウンタＣＴ４０、並びにフリップフロップ回路ＦＦ４０を含む。図示が省略されているが、ＡＮＤ回路ＡＮ４０～ＡＮ４５、ＯＲ回路ＯＲ４０～ＯＲ４３、インバータＩＶ４０～ＩＶ４２、遅延回路ＤＣ４０、カウンタＣＴ４０、並びにフリップフロップ回路ＦＦ４０のそれぞれは、電源ノード及び接地ノードに接続され、電源ノードに印加された電源電圧ＶＣＣ１に基づいて動作する。
図１２は、第１実施形態に係る半導体装置１が備える集積回路１０におけるＴＯＮＢ生成回路５２の回路構成の一例を示す回路図である。図１２に示すように、ＴＯＮＢ生成回路５２は、例えば、論理積（ＡＮＤ）回路ＡＮ４０～ＡＮ４５、論理和（ＯＲ）回路ＯＲ４０～ＯＲ４３、インバータＩＶ４０～ＩＶ４２、遅延回路ＤＣ４０、カウンタＣＴ４０、並びにフリップフロップ回路ＦＦ４０を含む。図示が省略されているが、ＡＮＤ回路ＡＮ４０～ＡＮ４５、ＯＲ回路ＯＲ４０～ＯＲ４３、インバータＩＶ４０～ＩＶ４２、遅延回路ＤＣ４０、カウンタＣＴ４０、並びにフリップフロップ回路ＦＦ４０のそれぞれは、電源ノード及び接地ノードに接続され、電源ノードに印加された電源電圧ＶＣＣ１に基づいて動作する。
【0075】
インバータＩＶ４０は、入力信号ＶＩＮ１を反転させて出力する。遅延回路ＤＣ４０は、インバータＩＶ４０の出力信号を遅延させて出力する。インバータＩＶ４１は、遅延回路ＤＣ４０の出力信号を反転させて出力する。ＡＮＤ回路ＡＮ４０は、入力信号ＶＩＮ１と、インバータＩＶ４１の出力信号との論理積演算を実行し、演算結果を出力する。インバータＩＶ４０と、遅延回路ＤＣ４０と、インバータＩＶ４１と、ＡＮＤ回路ＡＮ４０との組は、“Ｈ”レベルの入力信号ＶＩＮ１を遅延させて出力する。例えば、インバータＩＶ４０と、遅延回路ＤＣ４０と、インバータＩＶ４１と、ＡＮＤ回路ＡＮ４０との組による信号の遅延によって、ＢＩＮ生成回路５１から出力される制御信号ＢＩＮと、ＴＯＮＢ生成回路５２から出力される制御信号ＴＯＮＢとが同期される。
【0076】
ＡＮＤ回路ＡＮ４１は、ＡＮＤ回路ＡＮ４０の出力信号と、フリップフロップ回路ＦＦ４０の反転出力信号との論理積演算を実行し、演算結果を出力する。フリップフロップ回路ＦＦ４０のクロック入力端子ＣＫには、ＡＮＤ回路ＡＮ４１の出力信号が入力される。フリップフロップ回路ＦＦ４０のデータ入力端子Ｄは、フリップフロップ回路ＦＦ４０の反転出力端子ＱＮに接続される。フリップフロップ回路ＦＦ４０の非反転出力端子Ｑから出力される非反転出力信号が、制御信号ＴＯＮＢに対応する。リセットされた状態のフリップフロップ回路ＦＦ４０は、クロック入力端子ＣＫに“Ｈ”レベルの信号が入力されると、“Ｈ”レベルの非反転出力信号を出力する。
【0077】
インバータＩＶ４２は、イネーブル信号ＥＢを反転させて出力する。ＡＮＤ回路ＡＮ４２は、入力信号ＶＩＮ１と、制御信号ＢＩＮｂと、クロック信号ＣＬＫＢとの論理積演算を実行し、演算結果を出力する。ＡＮＤ回路ＡＮ４３は、インバータＩＶ４２の出力信号と、ＡＮＤ回路ＡＮ４２の出力信号との論理積演算を実行し、演算結果をクロック信号ＣＬＫＢ１として出力する。カウンタＣＴ４０は、クロック入力端子ＣＫに入力されたクロック信号ＣＬＫＢ１のカウント動作を実行し、カウント結果を出力端子Ｑ０～Ｑ１３から出力する。ＡＮＤ回路ＡＮ４４は、カウンタＣＴ４０の出力端子Ｑ２、Ｑ５及びＱ７のそれぞれの出力信号の論理積演算を実行し、演算結果を出力する。ＡＮＤ回路ＡＮ４５は、ＡＮＤ回路ＡＮ４４の出力信号と、カウンタＣＴ４０の出力端子Ｑ９及びＱ１０のそれぞれの出力信号との論理積演算を実行し、演算結果を出力する。
【0078】
ＯＲ回路ＯＲ４０は、イネーブル信号ＥＢと、入力信号ＶＩＮ１ＢＡＲと、ＡＮＤ回路ＡＮ４５の出力信号との論理和演算を実行し、演算結果を出力する。ＯＲ回路ＯＲ４１は、ＯＲ回路ＯＲ４０の出力信号と、リセット信号ＲＳＴとの論理和演算を実行し、演算結果を出力する。ＯＲ回路ＯＲ４１の出力信号は、カウンタＣＴ４０のリセット端子Ｒに入力される。ＯＲ回路ＯＲ４２は、イネーブル信号ＥＢと、入力信号ＶＩＮ１ＢＡＲと、ＡＮＤ回路ＡＮ４５の出力信号との論理和演算を実行し、演算結果を出力する。ＯＲ回路ＯＲ４３は、ＯＲ回路ＯＲ４２の出力信号と、リセット信号ＲＳＴとの論理和演算を実行し、演算結果を出力する。ＯＲ回路ＯＲ４３の出力信号は、フリップフロップ回路ＦＦ４０のリセット端子Ｒに入力される。
【0079】
以上で説明されたＴＯＮＢ生成回路５２は、リセット信号ＲＳＴが“Ｈ”レベルになると、カウンタＣＴ４０及びフリップフロップ回路ＦＦ４０のそれぞれがリセットされるように構成される。また、ＴＯＮＢ生成回路５２は、イネーブル信号ＥＢが“Ｌ”レベルである状態で制御信号ＢＩＮが“Ｌ”レベルから“Ｈ”レベルに遷移すると、入力信号ＶＩＮＢと同期させて、制御信号ＴＯＮＢを“Ｌ”レベルから“Ｈ”レベルに遷移させる。そして、制御信号ＢＩＮが“Ｈ”レベルに遷移してから、カウンタＣＴ４０とＡＮＤ回路ＡＮ４４及びＡＮ４５との組によるデッドタイム（以下では、“デッドタイムＤＴ４”と呼ぶ）が経過すると、ＯＲ回路ＯＲ４３の出力信号が“Ｈ”レベルになり、フリップフロップ回路ＦＦ４０がリセットされる。言い換えると、ＴＯＮＢ生成回路５２は、制御信号ＢＩＮが“Ｌ”レベルから“Ｈ”レベルに遷移したことに基づいて、デッドタイムＤＴ４の期間だけ“Ｈ”レベルの制御信号ＴＯＮＢを出力する。
【0080】
なお、ＴＯＮＢ生成回路５２の回路構成は、以上で説明された動作を実現することが可能であれば、その他の回路構成であってもよい。デッドタイムＤＴ４は、ＡＮＤ回路ＡＮ４４及びＡＮ４５と、カウンタＣＴ４０との接続を変更することによって、簡便に変更され得る。デッドタイムＤＴ４を形成することが可能であれば、カウンタＣＴ４０とＡＮＤ回路ＡＮ４４及びＡＮ４５との組が使用されなくてもよい。カウンタＣＴ４０は、アナログ回路で構成されてもよい。例えば、カウンタＣＴ４０は、微小電流源、逆ワイドラー回路、容量、コンパレータなどにより構成されるワンショットパルス生成回路でもよい。
【0081】
（５：ＬＥＤ駆動回路６０の回路構成）
図１３は、第１実施形態に係る半導体装置１が備える集積回路１０におけるＬＥＤ駆動回路６０の回路構成の一例を示す回路図である。図１３に示すように、ＬＥＤ駆動回路６０は、例えば、ノードＩＮ１～ＩＮ５及びＯＵＴ、インバータＩＶ５０～ＩＶ５４、否定論理和（ＮＯＲ）回路ＮＲ５０、ＮＭＯＳトランジスタＮＭ５０～ＮＭ５４、及びＰＭＯＳトランジスタＰＭ５０を含む。図示が省略されているが、インバータＩＶ５０～ＩＶ５４、及びＮＯＲ回路ＮＲ５０のそれぞれは、電源ノード及び接地ノードに接続され、電源ノードに印加された電源電圧ＶＣＣ１に基づいて動作する。
図１３は、第１実施形態に係る半導体装置１が備える集積回路１０におけるＬＥＤ駆動回路６０の回路構成の一例を示す回路図である。図１３に示すように、ＬＥＤ駆動回路６０は、例えば、ノードＩＮ１～ＩＮ５及びＯＵＴ、インバータＩＶ５０～ＩＶ５４、否定論理和（ＮＯＲ）回路ＮＲ５０、ＮＭＯＳトランジスタＮＭ５０～ＮＭ５４、及びＰＭＯＳトランジスタＰＭ５０を含む。図示が省略されているが、インバータＩＶ５０～ＩＶ５４、及びＮＯＲ回路ＮＲ５０のそれぞれは、電源ノード及び接地ノードに接続され、電源ノードに印加された電源電圧ＶＣＣ１に基づいて動作する。
【0082】
ノードＩＮ１は、インバータＩＶ５０及びＩＶ５１を介して、ＮＭＯＳトランジスタＮＭ５０のゲート端に接続される。ノードＩＮ１には、制御信号ＬＥＤＯＮが入力される。制御信号ＬＥＤＯＮは、ＬＥＤ駆動回路６０Ａの場合に制御信号ＡＩＮに対応し、ＬＥＤ駆動回路６０Ｂの場合に制御信号ＢＩＮに対応する。
【0083】
ノードＩＮ２は、インバータＩＶ５２及びＩＶ５３を介して、ＮＭＯＳトランジスタＮＭ５１のゲート端に接続される。ノードＩＮ２には、制御信号ＲＵＳＨＯＮが入力される。制御信号ＲＵＳＨＯＮは、ＬＥＤ駆動回路６０Ａの場合に制御信号ＴＯＮＡに対応し、ＬＥＤ駆動回路６０Ｂの場合に制御信号ＴＯＮＢに対応する。
【0084】
ＮＭＯＳトランジスタＮＭ５０のドレイン端は、ノードＩＮ３に接続される。ＮＭＯＳトランジスタＮＭ５１のドレイン端は、ノードＩＮ４に接続される。ノードＩＮ３には、電流ＩＬ１が供給される。ノードＩＮ４には、電流ＩＬ２が供給される。ＮＭＯＳトランジスタＮＭ５０及びＮＭ５１のそれぞれのソース端は、ノードＩＮ５に接続される。
【0085】
ＮＭＯＳトランジスタＮＭ５２のゲート端及びドレイン端は、ノードＩＮ５に接続される。ＮＭＯＳトランジスタＮＭ５２のソース端は、接地ノード（ＧＮＤ）に接続される。ＮＭＯＳトランジスタＮＭ５３のゲート端は、ノードＩＮ５に接続される。ＮＭＯＳトランジスタＮＭ５３のドレイン端は、ノードＯＵＴに接続される。ＮＭＯＳトランジスタＮＭ５３のソース端は、接地ノード（ＧＮＤ）に接続される。ＮＭＯＳトランジスタＮＭ５２及びＮＭ５３は、カレントミラー回路を構成している。ＮＭＯＳトランジスタＮＭ５２及びＮＭ５３のカレントミラー比は、例えば、１：１００である。
【0086】
ＮＯＲ回路ＮＲ５０の第１入力端及び第２入力端は、それぞれノードＩＮ１及びＩＮ２に接続される。ＮＯＲ回路ＮＲ５０は、制御信号ＬＥＤＯＮ及びＲＵＳＨＯＮの論理和演算を実行し、演算結果を出力する。ＮＯＲ回路ＮＲ５０の出力端は、ＮＭＯＳトランジスタＮＭ５４のゲート端に接続される。ＮＭＯＳトランジスタＮＭ５４のドレイン端は、ノードＩＮ５に接続される。ＮＭＯＳトランジスタＮＭ５４のソース端は、接地ノード（ＧＮＤ）に接続される。ＮＭＯＳトランジスタＮＭ５４は、ノードＩＮ５の放電経路として使用される。
【0087】
また、ＮＯＲ回路ＮＲ５０の出力端は、インバータＩＶ５４を介して、ＰＭＯＳトランジスタＰＭ５０のゲート端に接続される。ＰＭＯＳトランジスタＰＭ５０のソース端には、電源電圧ＶＣＣ１が印加される。ＰＭＯＳトランジスタＰＭ５０のドレイン端は、ノードＯＵＴに接続される。ノードＯＵＴは、ノードＣＡに接続される。ノードＣＡは、ＬＥＤ駆動回路６０Ａの場合にノードＣＡ＿Ａ（ＬＥＤ２１のカソード）に対応し、ＬＥＤ駆動回路６０Ｂの場合にノードＣＡ＿Ｂ（ＬＥＤ３１のカソード）に対応する。
【0088】
制御信号ＬＥＤＯＮ及びＲＵＳＨＯＮのそれぞれが“Ｌ”レベルである場合、ＰＭＯＳトランジスタＰＭ５０とＮＭＯＳトランジスタＮＭ５４とのそれぞれがオン状態になり、ＮＭＯＳトランジスタＮＭ５０及びＮＭ５１のそれぞれがオフ状態になる。ＮＭＯＳトランジスタＮＭ５０及びＮＭ５１のそれぞれがオフ状態である場合、ノードＩＮ５には、電流ＩＬ１及びＩＬ２のいずれも供給されない。また、ＮＭＯＳトランジスタＮＭ５４がオン状態である場合、ノードＩＮ５がＮＭＯＳトランジスタＮＭ５４を介して放電され、“Ｌ”レベルになる。このため、ＮＭＯＳトランジスタＮＭ５２及びＮＭ５３のそれぞれがオフ状態になる。そして、ノードＯＵＴがＰＭＯＳトランジスタＰＭ５０を介して充電され、ノードＣＡの電圧が上昇する。その結果、ＬＥＤ駆動回路６０に対応付けられたＬＥＤは、アノード及びカソード間の電圧差が小さくなり、非発光状態となる。
【0089】
図１４は、第１実施形態に係る半導体装置１が備える集積回路１０におけるＬＥＤ駆動回路６０の動作特性の第１例を示す回路図である。第１例は、ＬＥＤ駆動回路６０において、制御信号ＬＥＤＯＮ及びＲＵＳＨＯＮのそれぞれが“Ｈ”レベルである場合に対応する。図１４に示すように、制御信号ＬＥＤＯＮ及びＲＵＳＨＯＮのそれぞれが“Ｈ”レベルである場合、ＮＭＯＳトランジスタＮＭ５０及びＮＭ５１のそれぞれがオン状態になる。また、ＮＯＲ回路ＮＲ５０が“Ｌ”レベルの信号を出力するため、ＮＭＯＳトランジスタＮＭ５４がオフ状態になる。さらに、インバータＩＶ５４が“Ｈ”レベルの信号を出力するため、ＰＭＯＳトランジスタＰＭ５０がオフ状態になる。
【0090】
ＮＭＯＳトランジスタＮＭ５０及びＮＭ５１のそれぞれがオン状態になると、ノードＩＮ５が、ＮＭＯＳトランジスタＮＭ５０を介して供給された電流ＩＬ１と、ＮＭＯＳトランジスタＮＭ５１を介して供給された電流ＩＬ２とによって充電される。すると、電流ＩＬ１と電流ＩＬ２との合計の電流ＩＬ１＋ＩＬ２が、ＮＭＯＳトランジスタＮＭ５２及びＮＭ５３によって構成されるカレントミラー回路によって増幅される。そして、カレントミラー回路によって増幅された電流ＩＬ３が、ＮＭＯＳトランジスタＮＭ５３を流れる。これにより、ノードＯＵＴが放電され、対応付けられたＬＥＤのカソードの電圧が下降する。例えば、電流ＩＬ３の量は、（ＩＬ１＋ＩＬ２）×１００（“１００”はカレントミラー比）によって算出される値に相当する。
【0091】
図１５は、第１実施形態に係る半導体装置１が備える集積回路１０におけるＬＥＤ駆動回路６０の動作特性の第２例を示す回路図である。第２例は、ＬＥＤ駆動回路６０において、第１例に対応する状態の後に制御信号ＲＵＳＨＯＮが“Ｈ”レベルから“Ｌ”レベルに遷移した場合に対応する。図１５に示すように、制御信号ＬＥＤＯＮが“Ｈ”レベルであり、且つ制御信号ＲＵＳＨＯＮが“Ｌ”レベルである場合、ＮＭＯＳトランジスタＮＭ５０がオン状態になり、ＮＭＯＳトランジスタＮＭ５１がオフ状態になる。また、ＮＯＲ回路ＮＲ５０が“Ｌ”レベルの信号を出力するため、ＮＭＯＳトランジスタＮＭ５４がオフ状態になる。さらに、インバータＩＶ５４が“Ｈ”レベルの信号を出力するため、ＰＭＯＳトランジスタＰＭ５０がオフ状態になる。
【0092】
ＮＭＯＳトランジスタＮＭ５０がオン状態になり、且つＮＭＯＳトランジスタＮＭ５１がオフ状態になると、ノードＩＮ５が、ＮＭＯＳトランジスタＮＭ５０を介して供給された電流ＩＬ１によって充電される。すると、電流ＩＬ１が、ＮＭＯＳトランジスタＮＭ５２及びＮＭ５３によって構成されるカレントミラー回路によって増幅される。そして、カレントミラー回路によって増幅された電流ＩＬ４が、ＮＭＯＳトランジスタＮＭ５３を流れる。これにより、ノードＯＵＴが放電され、対応付けられたＬＥＤのカソードの電圧が“Ｌ”レベルを維持する。例えば、電流ＩＬ４の量は、（ＩＬ１）×１００（“１００”はカレントミラー比）によって算出される値に相当する。第２例では、電流ＩＬ２がカレントミラー回路により増幅されないため、第１例よりもノードＯＵＴを放電する電流量が小さくなる。
【0093】
なお、ＬＥＤ駆動回路６０の回路構成は、以上で説明された動作を実現することが可能であれば、その他の回路構成であってもよい。ＬＥＤテスト回路１７は、例えば、電流ＩＬ３又はＩＬ４に基づいた電流を、端子Ｔ３に入力可能に構成される。制御信号ＲＵＳＨＯＮに基づいてＬＥＤ２１及び／又は３１を流れる電流は、電流ＩＬ３及び電流ＩＬ４の差に基づいて判定されてもよい。制御信号ＲＵＳＨＯＮに対応する制御信号を生成するＴＯＮＡ生成回路４２及びＴＯＮＢ生成回路５２のそれぞれは、“ＬＥＤ電流増幅（加算）回路”、“電流増幅（加算）回路”と呼ばれてもよい。この電流増幅（加算）回路は、制御信号ＡＩＮ又はＢＩＮの立ち上がりから所定の時間だけＬＥＤ２１又は３１を流れる電流を増幅（加算）するように構成される。
【0094】
＜１－１－５＞ＡＳＷ制御部２０の構成
図１６は、第１実施形態に係る半導体装置１が備えるＡＳＷ制御部２０に含まれた受光部２２及びＶＧＳ制御回路２３の回路構成の一例を示す回路図である。図１６に示すように、受光部２２は、例えば、フォトダイオードアレイ２２ａ、２２ｂ及び２２ｃ、並びにフォトダイオードＰＤ１及びＰＤ２を含む。フォトダイオードアレイ２２ａ、２２ｂ及び２２ｃのそれぞれは、直列に接続されたフォトダイオードを含む。ＶＧＳ制御回路２３は、例えば、ノードＮＤ１～ＮＤ５、ＡＧＮＤ１及びＡＧＮＤ２、ダイオードＤＩ、ツェナーダイオードＺＤ１及びＺＤ２、抵抗素子Ｒ６０～Ｒ６３、デプレッションＮＭＯＳトランジスタＮＭ６０、ＮＰＮトランジスタＮＰＮ１～ＮＰＮ３、並びに電流調整回路２４を含む。デプレッションＮＭＯＳトランジスタＮＭ６０は、デプレッション型のＮＭＯＳトランジスタである。
図１６は、第１実施形態に係る半導体装置１が備えるＡＳＷ制御部２０に含まれた受光部２２及びＶＧＳ制御回路２３の回路構成の一例を示す回路図である。図１６に示すように、受光部２２は、例えば、フォトダイオードアレイ２２ａ、２２ｂ及び２２ｃ、並びにフォトダイオードＰＤ１及びＰＤ２を含む。フォトダイオードアレイ２２ａ、２２ｂ及び２２ｃのそれぞれは、直列に接続されたフォトダイオードを含む。ＶＧＳ制御回路２３は、例えば、ノードＮＤ１～ＮＤ５、ＡＧＮＤ１及びＡＧＮＤ２、ダイオードＤＩ、ツェナーダイオードＺＤ１及びＺＤ２、抵抗素子Ｒ６０～Ｒ６３、デプレッションＮＭＯＳトランジスタＮＭ６０、ＮＰＮトランジスタＮＰＮ１～ＮＰＮ３、並びに電流調整回路２４を含む。デプレッションＮＭＯＳトランジスタＮＭ６０は、デプレッション型のＮＭＯＳトランジスタである。
【0095】
フォトダイオードアレイ２２ａのアノード側の端部は、ノードＮＤ１に接続される。フォトダイオードアレイ２２ａのカノード側の端部は、ノードＡＧＮＤ１に接続される。フォトダイオードアレイ２２ａは、光照射に基づいて電流を生成し、ノードＮＤ１及びＡＧＮＤ１間に電位差を発生させる。フォトダイオードアレイ２２ｂのアノード側の端部は、ノードＡＧＮＤ１に接続される。フォトダイオードアレイ２２ｂのカノード側の端部は、ノードＮＤ２に接続される。フォトダイオードアレイ２２ｂは、光照射に基づいて電流を生成し、ノードＡＧＮＤ１及びＮＤ２間に電位差を発生させる。フォトダイオードアレイ２２ｃのアノード側の端部は、ノードＮＤ３に接続される。フォトダイオードアレイ２２ｃのカノード側の端部は、ノードＮＤ１に接続される。フォトダイオードアレイ２２ｃは、光照射に基づいて電流を生成し、ノードＮＤ３及びＮＤ１間に電位差を発生させる。
【0096】
フォトダイオードＰＤ１のアノードは、ノードＮＤ１に接続される。フォトダイオードＰＤ１のカソードは、ノードＮＤ４に接続される。フォトダイオードＰＤ２のアノードは、ノードＮＤ３に接続される。フォトダイオードＰＤ２のカソードは、ノードＮＤ４に接続される。以下では、ノードＮＤ１を流れる電流のことを“Ｉ１”と呼び、ノードＮＤ２を流れる電流のことを“Ｉ２”と呼び、ノードＮＤ３を流れる電流のことを“Ｉ３”と呼ぶ。ノードＮＤ４には、フォトダイオードＰＤ１を介して流れた電流Ｉ１と、フォトダイオードＰＤ２を介して流れた電流Ｉ３とが流れ込む。
【0097】
電流調整回路２４は、受光部２２により生成された電圧に基づいて動作する。電流調整回路２４は、ＶＧＳ制御回路２３のノードＮＤ１～ＮＤ３及びＡＧＮＤ１のそれぞれに接続される。電流調整回路２４には、ノードＮＤ２を介して電流Ｉ２が入力される。電流調整回路２４は、例えば、ノードＮＤ１～ＮＤ３のそれぞれを流れる電流を制御する電流源などを含む。電流調整回路２４の電流Ｉ１～Ｉ３は、ＬＥＤ２１を流れるＬＥＤ電流に基づいて照射された光の受光部２２における受光面照度と受光面積に比例する。よって、ＬＥＤ２１のＬＥＤ電流が制御されることにより、電流Ｉ１～Ｉ３のそれぞれがＡタイプスイッチＡＳＷの駆動に適切な大きさに調整される。
【0098】
抵抗素子Ｒ６０は、ノードＮＤ２及びＡＧＮＤ１間に接続される。抵抗素子Ｒ６１は、ノードＮＤ２と、デプレッションＮＭＯＳトランジスタＮＭ６０のゲート端との間に接続される。デプレッションＮＭＯＳトランジスタＮＭ６０のドレイン端は、ノードＮＤ４に接続される。デプレッションＮＭＯＳトランジスタＮＭ６０のソース端は、ノードＡＧＮＤ１に接続される。ＮＰＮトランジスタＮＰＮ１のベース端は、ノードＡＧＮＤ１とデプレッションＮＭＯＳトランジスタＮＭ６０のソース端とに接続される。ＮＰＮトランジスタＮＰＮ１のコレクタ端は、ノードＮＤ４に接続される。ＮＰＮトランジスタＮＰＮ１のエミッタ端は、ノードＡＧＮＤ２に接続される。デプレッションＮＭＯＳトランジスタＮＭ６０及びＮＰＮトランジスタＮＰＮ１の組は、ダーリントン接続されている。デプレッションＮＭＯＳトランジスタＮＭ６０及びＮＰＮトランジスタＮＰＮ１の組は、ノードＮＤ４からノードＡＧＮＤ１及びＡＧＮＤ２への放電経路として使用される。なお、デプレッションＮＭＯＳトランジスタＮＭ６０及びＮＰＮトランジスタＮＰＮ１の組は、“ダーリントントランジスタ”と呼ばれてもよい。
【0099】
ダイオードＤＩのアノードは、ノードＡＧＮＤ２に接続される。ダイオードＤＩのカソードは、ノードＡＧＮＤ１に接続される。ツェナーダイオードＺＤ１のアノードは、ツェナーダイオードＺＤ２のアノードに接続される。ツェナーダイオードＺＤ１のカソードは、ノードＮＤ４に接続される。ツェナーダイオードＺＤ２のカソードは、ノードＡＧＮＤ２に接続される。ツェナーダイオードＺＤ１及びＺＤ２の組は、ＶＧＳ制御回路２３の保護回路として機能する。
【0100】
ＮＰＮトランジスタＮＰＮ２のベース端及びコレクタ端は、ノードＮＤ４に接続される。ＮＰＮトランジスタＮＰＮ２のエミッタ端は、抵抗素子Ｒ６２の一端に接続される。抵抗素子Ｒ６２の他端は、ノードＮＤ５に接続される。ＮＰＮトランジスタＮＰＮ２は、ノードＮＤ４及びＮＤ５間でダイオード接続されており、ノードＮＤ４からノードＮＤ５へ向かう方向への整流特性を有する。ＮＰＮトランジスタＮＰＮ２及び抵抗素子Ｒ６２の組は、ノードＮＤ５の充電経路に対応する。
【0101】
ＮＰＮトランジスタＮＰＮ３のエミッタ端は、ノードＮＤ４に接続される。ＮＰＮトランジスタＮＰＮ３のベース端及びコレクタ端は、抵抗素子Ｒ６３の一端に接続される。抵抗素子Ｒ６３の他端は、ノードＮＤ５に接続される。ＮＰＮトランジスタＮＰＮ３は、ノードＮＤ４及びＮＤ５間でダイオード接続されており、ノードＮＤ５からノードＮＤ４へ向かう方向への整流特性を有する。ＮＰＮトランジスタＮＰＮ３及び抵抗素子Ｒ６３の組は、ノードＮＤ５の放電経路に対応する。
【0102】
ノードＡＧＮＤ２は、ノードＮＳ＿Ａに接続される。すなわち、ノードＡＧＮＤ２の電圧が、ＡタイプスイッチＡＳＷに含まれたＮＭＯＳトランジスタＥＮＭ１及びＥＮＭ２のそれぞれのソース端に印加される。ＶＧＳ制御回路２３のノードＮＤ５は、ノードＮＧ＿Ａに接続される。すなわち、ＶＧＳ制御回路２３のノードＮＤ５の電圧が、ＡタイプスイッチＡＳＷに含まれたＮＭＯＳトランジスタＥＮＭ１及びＥＮＭ２のそれぞれのゲート端に印加される。
【0103】
受光部２２にＬＥＤ２１の光が照射されていない場合、デプレッションＮＭＯＳトランジスタＮＭ６０のゲート端に電圧が印加されないため、デプレッションＮＭＯＳトランジスタＮＭ６０がオン状態となる。このため、ノードＮＤ４が、デプレッションＮＭＯＳトランジスタＮＭ６０及びＮＰＮトランジスタＮＰＮ１の組（すなわち、ダーリントントランジスタ）を介して放電される。また、ノードＮＤ５（すなわち、ノードＮＧ＿Ａ）が、ＮＰＮトランジスタＮＰＮ３を介して、抵抗素子Ｒ６３の抵抗値と、ＡタイプスイッチＡＳＷに含まれたＮＭＯＳトランジスタＥＮＭ１及びＥＮＭ２の入力容量とに基づいた早さで放電される。
【0104】
受光部２２にＬＥＤ２１の光が照射されている場合、フォトダイオードアレイ２２ｂによってデプレッションＮＭＯＳトランジスタＮＭ６０のゲート端に負電圧が印加されるため、デプレッションＮＭＯＳトランジスタＮＭ６０がオフ状態となる。このため、デプレッションＮＭＯＳトランジスタＮＭ６０及びＮＰＮトランジスタＮＰＮ１の組（すなわち、ダーリントントランジスタ）による放電経路が遮断される。また、受光部２２により生成された電流Ｉ１及びＩ２がノードＮＤ４に供給され、ノードＮＤ４の電圧が上昇する。そして、ノードＮＤ５（すなわち、ノードＮＧ＿Ａ）が、ＮＰＮトランジスタＮＰＮ２を介して、抵抗素子Ｒ６２の抵抗値と、ＡタイプスイッチＡＳＷに含まれたＮＭＯＳトランジスタＥＮＭ１及びＥＮＭ２の入力容量とに基づいた早さで充電される。これにより、ＶＧＳ制御回路２３は、ＮＭＯＳトランジスタＥＮＭ１及びＥＮＭ２のそれぞれのゲート端に、正電圧を印加することができる。言い換えると、ＶＧＳ制御回路２３は、ＮＭＯＳトランジスタＥＮＭ１及びＥＮＭ２のそれぞれのゲート－ソース間に正の電位差を発生させることができる。
【0105】
なお、抵抗素子Ｒ６２の抵抗値は、抵抗素子Ｒ６３の抵抗値よりも高く設計される。抵抗素子Ｒ６２の抵抗値は、例えば、１キロオームである。抵抗素子Ｒ６３の抵抗値は、例えば、１００オームである。このため、ノードＮＧ＿Ａの放電速度、すなわちノードＮＤ５からノードＮＤ４への放電速度は、ノードＮＧ＿Ａの充電速度、すなわちノードＮＤ４からノードＮＤ５への充電速度よりも早くなる。このように、ＡＳＷ制御部２０は、ＡタイプスイッチＡＳＷのオフ状態からオン状態への遷移が遅くなるように、且つ、ＡタイプスイッチＡＳＷのオン状態からオフ状態への遷移が早くなるように構成される。ＡＳＷ制御部２０の回路構成は、以上で説明された動作を実現することが可能であれば、その他の回路構成であってもよい。
【0106】
＜１－１－６＞ＢＳＷ制御部３０の構成
図１７は、第１実施形態に係る半導体装置１が備えるＢＳＷ制御部３０に含まれた受光部３２及びＶＧＳ制御回路３３の回路構成の一例を示す回路図である。図１７に示すように、受光部３２は、例えば、フォトダイオードアレイ３２ａ、３２ｂ及び３２ｃ、並びにフォトダイオードＰＤ１及びＰＤ２を含む。ＶＧＳ制御回路３３は、例えば、ノードＮＤ１～ＮＤ５、ＢＧＮＤ１及びＢＧＮＤ２、ダイオードＤＩ、ツェナーダイオードＺＤ１及びＺＤ２、抵抗素子Ｒ６０、Ｒ６１、Ｒ６４及びＲ６５、デプレッションＮＭＯＳトランジスタＮＭ６０、ＮＰＮトランジスタＮＰＮ１～ＮＰＮ３、並びに電流調整回路３４を含む。
図１７は、第１実施形態に係る半導体装置１が備えるＢＳＷ制御部３０に含まれた受光部３２及びＶＧＳ制御回路３３の回路構成の一例を示す回路図である。図１７に示すように、受光部３２は、例えば、フォトダイオードアレイ３２ａ、３２ｂ及び３２ｃ、並びにフォトダイオードＰＤ１及びＰＤ２を含む。ＶＧＳ制御回路３３は、例えば、ノードＮＤ１～ＮＤ５、ＢＧＮＤ１及びＢＧＮＤ２、ダイオードＤＩ、ツェナーダイオードＺＤ１及びＺＤ２、抵抗素子Ｒ６０、Ｒ６１、Ｒ６４及びＲ６５、デプレッションＮＭＯＳトランジスタＮＭ６０、ＮＰＮトランジスタＮＰＮ１～ＮＰＮ３、並びに電流調整回路３４を含む。
【0107】
受光部３２の各構成の接続は、受光部２２の各構成の接続において、フォトダイオードアレイ２２ａ、２２ｂ及び２２ｃがそれぞれフォトダイオードアレイ３２ａ、３２ｂ及び３２ｃに置き換えられ、ノードＡＧＮＤ１がノードＢＧＮＤ１に置き換えられたものと同様である。ＶＧＳ制御回路３３の各構成の接続は、ＶＧＳ制御回路２３の各構成の接続において、ノードＡＧＮＤ１及びＡＧＮＤ２がそれぞれノードＢＧＮＤ１及びＢＧＮＤ２に置き換えられ、抵抗素子Ｒ６２及びＲ６３がそれぞれ抵抗素子Ｒ６４及びＲ６５に置き換えられたものと同様である。ＶＧＳ制御回路３３のデプレッションＮＭＯＳトランジスタＮＭ６０及びＮＰＮトランジスタＮＰＮ１の組（すなわち、ダーリントントランジスタ）は、ノードＮＤ４からノードＢＧＮＤ１及びＢＧＮＤ２への放電経路として使用される。ＶＧＳ制御回路３３のツェナーダイオードＺＤ１及びＺＤ２の組は、ＶＧＳ制御回路３３の保護回路として機能する。
【0108】
電流調整回路３４は、受光部３２により生成された電圧に基づいて動作する。電流調整回路３４は、ＶＧＳ制御回路３３のノードＮＤ１～ＮＤ３及びＢＧＮＤ１のそれぞれに接続される。電流調整回路３４には、ノードＮＤ２を介して電流Ｉ２が入力される。電流調整回路３４は、例えば、ノードＮＤ１～ＮＤ３のそれぞれを流れる電流を制御する電流源などを含む。電流調整回路３４の電流Ｉ１～Ｉ３は、ＬＥＤ３１のＬＥＤ電流に基づいて照射された光の受光部３２における受光面照度と受光面積に比例する。よって、ＬＥＤ３１のＬＥＤ電流が制御されることにより、電流Ｉ１～Ｉ３のそれぞれがＢタイプスイッチＢＳＷの駆動に適切な大きさに調整される。
【0109】
ノードＢＧＮＤ２は、ノードＮＧ＿Ｂに接続される。すなわち、ノードＢＧＮＤ２の電圧が、ＢタイプスイッチＢＳＷに含まれたＮＭＯＳトランジスタＤＮＭ１及びＤＮＭ２のそれぞれのゲート端に印加される。ＶＧＳ制御回路３３のノードＮＤ５は、ノードＮＳ＿Ｂに接続される。すなわち、ＶＧＳ制御回路３３のノードＮＤ５の電圧が、ＢタイプスイッチＢＳＷに含まれたＮＭＯＳトランジスタＤＮＭ１及びＤＮＭ２のそれぞれのソース端に印加される。
【0110】
受光部３２にＬＥＤ３１の光が照射されていない場合、デプレッションＮＭＯＳトランジスタＮＭ６０のゲート端に電圧が印加されないため、デプレッションＮＭＯＳトランジスタＮＭ６０がオン状態となる。このため、ノードＮＤ４が、デプレッションＮＭＯＳトランジスタＮＭ６０及びＮＰＮトランジスタＮＰＮ１の組（すなわち、ダーリントントランジスタ）を介して放電される。また、ノードＮＤ５（すなわち、ノードＮＳ＿Ｂ）が、ＮＰＮトランジスタＮＰＮ３を介して、抵抗素子Ｒ６５の抵抗値と、ＢタイプスイッチＢＳＷに含まれたＮＭＯＳトランジスタＤＮＭ１及びＤＮＭ２の入力容量とに基づいた早さで放電される。
【0111】
受光部３２にＬＥＤ３１の光が照射されている場合、フォトダイオードアレイ２２ｂによってデプレッションＮＭＯＳトランジスタＮＭ６０のゲート端に負電圧が印加されるため、デプレッションＮＭＯＳトランジスタＮＭ６０がオフ状態となる。このため、デプレッションＮＭＯＳトランジスタＮＭ６０及びＮＰＮトランジスタＮＰＮ１の組（すなわち、ダーリントントランジスタ）による放電経路が遮断される。また、受光部３２により生成された電流Ｉ１及びＩ３がノードＮＤ４に供給され、ノードＮＤ４の電圧が上昇する。そして、ノードＮＤ５（すなわち、ノードＮＳ＿Ｂ）が、ＮＰＮトランジスタＮＰＮ２を介して、抵抗素子Ｒ６４の抵抗値と、ＢタイプスイッチＢＳＷに含まれたＮＭＯＳトランジスタＤＮＭ１及びＤＮＭ２の入力容量とに基づいた早さで充電される。これにより、ＶＧＳ制御回路３３は、ＮＭＯＳトランジスタＤＮＭ１及びＤＮＭ２のそれぞれのソース端に、正電圧を印加することができる。言い換えると、ＶＧＳ制御回路３３は、ＮＭＯＳトランジスタＤＮＭ１及びＤＮＭ２のそれぞれのゲート－ソース間に負の電位差を発生させることができる。
【0112】
なお、抵抗素子Ｒ６４の抵抗値は、抵抗素子Ｒ６５の抵抗値よりも低く設計される。抵抗素子Ｒ６４の抵抗値は、例えば、１００オームである。抵抗素子Ｒ６５の抵抗値は、例えば、１キロオームである。このため、ノードＮＳ＿Ｂの放電速度、すなわちノードＮＤ５からノードＮＤ４への放電速度は、ノードＮＳ＿Ｂの充電速度、すなわちノードＮＤ４からノードＮＤ５への充電速度よりも遅くなる。このように、ＢＳＷ制御部３０は、ＢタイプスイッチＢＳＷのオフ状態からオン状態への遷移が遅くなるように、且つ、ＢタイプスイッチＢＳＷのオン状態からオフ状態への遷移が早くなるように構成される。ＢＳＷ制御部３０の回路構成は、以上で説明された動作を実現することが可能であれば、その他の回路構成であってもよい。
【0113】
＜１－２＞動作
次に、第１実施形態に係る半導体装置１の動作について説明する。
次に、第１実施形態に係る半導体装置１の動作について説明する。
【0114】
＜１－２－１＞電源電圧ＶＣＣに基づく動作
図１８は、第１実施形態に係る半導体装置１における電源電圧ＶＣＣに基づく動作の一例を示すタイムチャートである。図１８は、半導体装置１に入力される電源電圧ＶＣＣと入力信号ＶＩＮのそれぞれの電圧の変化を示している。以下に、図１８を参照して、半導体装置１における電源電圧ＶＣＣに基づく動作の一例について説明する。
図１８は、第１実施形態に係る半導体装置１における電源電圧ＶＣＣに基づく動作の一例を示すタイムチャートである。図１８は、半導体装置１に入力される電源電圧ＶＣＣと入力信号ＶＩＮのそれぞれの電圧の変化を示している。以下に、図１８を参照して、半導体装置１における電源電圧ＶＣＣに基づく動作の一例について説明する。
【0115】
電源電圧ＶＣＣが“Ｌ”レベルである場合、通常、入力信号ＶＩＮは“Ｌ”レベルである。電源電圧ＶＣＣが“Ｌ”レベルから“Ｈ”レベルに遷移すると、半導体装置１の電源がオンする（電源オン）。また、電源電圧ＶＣＣ及び入力信号ＶＩＮがデッドタイムＤＴ１よりも緩やかに上昇する場合、イネーブル制御回路１４が、ＡＳＷ制御回路ＡＣＮＴ及びＢＳＷ制御回路ＢＣＮＴのそれぞれを有効にするタイミングをずらすことによって、ＡタイプスイッチＡＳＷ及びＢタイプスイッチＢＳＷの同時オンを抑制し得る。
【0116】
半導体装置１の電源がオンすると、入力信号ＶＩＮは、外部の機器により、“Ｈ”レベル又は“Ｌ”レベルに制御される状態になる。本例では、電源電圧ＶＣＣが“Ｈ”レベルになった後に、入力信号ＶＩＮが“Ｈ”レベルに固定されている。それから、電源電圧ＶＣＣが“Ｈ”レベルから“Ｌ”レベルに遷移すると、半導体装置１の電源がオフする（電源オフ）。また、電源電圧ＶＣＣが下降することに伴い、入力信号ＶＩＮも下降する。
【0117】
電源電圧ＶＣＣがＬＥＤ２１及び３１を駆動できない電圧まで下がった際に、ＬＥＤ２１及び３１は、非発光状態になる。このとき、ＮＭＯＳトランジスタＥＮＭ１及びＥＮＭ２のゲート電圧は、ＶＧＳ制御回路２３を介して放電されることによって、抵抗素子Ｒ６３の抵抗値に基づいた早さで下降する。同様に、ＮＭＯＳトランジスタＤＮＭ１及びＤＮＭ２のゲート電圧は、ＶＧＳ制御回路３３を介して放電されることによって、抵抗素子Ｒ６５の抵抗値に基づいた早さで下降する。
【0118】
本例では、ＶＧＳ制御回路２３が、ＮＭＯＳトランジスタＥＮＭ１及びＥＮＭ２のオフが早くなるように構成され、ＶＧＳ制御回路３３が、ＮＭＯＳトランジスタＤＮＭ１及びＤＭ２のオンが遅くなるように構成されている。このため、本例では、ＮＭＯＳトランジスタＥＮＭ１及びＥＮＭ２のオフした後に、ＮＭＯＳトランジスタＤＮＭ１及びＤＮＭ２がオンし得る。従って、第１実施形態に係る半導体装置１では、電源オフ時におけるＡタイプスイッチＡＳＷ及びＢタイプスイッチＢＳＷの同時オンが抑制され得る。
【0119】
＜１－２－２＞ＶＣＣ瞬間停電が発生した場合の動作
図１９は、第１実施形態に係る半導体装置１においてＶＣＣ瞬間停電が発生した場合の動作の一例を示すタイムチャートである。図１９は、半導体装置１に入力される電源電圧ＶＣＣと入力信号ＶＩＮのそれぞれの電圧の変化を示している。以下に、図１９を参照して、半導体装置１においてＶＣＣ瞬間停電が発生した場合の動作の一例について説明する。
図１９は、第１実施形態に係る半導体装置１においてＶＣＣ瞬間停電が発生した場合の動作の一例を示すタイムチャートである。図１９は、半導体装置１に入力される電源電圧ＶＣＣと入力信号ＶＩＮのそれぞれの電圧の変化を示している。以下に、図１９を参照して、半導体装置１においてＶＣＣ瞬間停電が発生した場合の動作の一例について説明する。
【0120】
電源電圧ＶＣＣが“Ｌ”レベルから“Ｈ”レベルに遷移すると、図１８の説明と同様に、半導体装置１の電源がオンする（電源オン）。そして、本例では、入力信号ＶＩＮが、“Ｈ”レベル及び“Ｌ”レベル間で周期的に制御されている。それから、入力信号ＶＩＮが“Ｈ”レベルである時に、電源電圧ＶＣＣが異常により、“Ｈ”レベルから“Ｌ”レベルに遷移している（ＶＣＣ瞬間停電）。このように、電源電圧ＶＣＣが“Ｌ”レベルであっても、入力信号ＶＩＮが一時的に“Ｈ”レベルに維持される場合がある。
【0121】
このような場合においても、電源電圧ＶＣＣがＬＥＤ２１及び３１を駆動できない電圧まで下がった際に、ＬＥＤ２１及び３１は、非発光状態になる。そして、ＮＭＯＳトランジスタＥＮＭ１及びＥＮＭ２のゲート電圧は、ＶＧＳ制御回路２３を介して放電されることによって、抵抗素子Ｒ６３の抵抗値に基づいた早さで下降する。同様に、ＮＭＯＳトランジスタＥＮＭ１及びＥＮＭ２のゲート電圧は、ＶＧＳ制御回路３３を介して放電されることによって、抵抗素子Ｒ６５の抵抗値に基づいた早さで下降する。従って、第１実施形態に係る半導体装置１では、ＶＣＣ瞬間停電時においても、ＡタイプスイッチＡＳＷ及びＢタイプスイッチＢＳＷの同時オンが抑制され得る。
【0122】
＜１－２－３＞ＡタイプスイッチＡＳＷ及びＢタイプスイッチＢＳＷの動作
図２０は、第１実施形態に係る半導体装置１の電源オン時におけるＡタイプスイッチＡＳＷ及びＢタイプスイッチＢＳＷの動作の一例を示すタイムチャートである。図２０は、入力信号ＶＩＮ、並びに制御信号ＡＩＮ、ＴＯＮＡ、ＢＩＮ及びＴＯＮＢのそれぞれの電圧の変化と、ＡタイプスイッチＡＳＷ及びＢタイプスイッチＢＳＷのそれぞれの状態とを示している。以下に、図２０を参照して、第１実施形態に係る半導体装置１の電源オン時におけるＡタイプスイッチＡＳＷ及びＢタイプスイッチＢＳＷの動作の一例について説明する。なお、本例では、デッドタイムＤＴ１及びＤＴ４が同じ時間に設定されている。しかしながら、デッドタイムＤＴ１及びＤＴ４の時間は、半導体プロセスの配線形成手段により適宜変更され得る。
図２０は、第１実施形態に係る半導体装置１の電源オン時におけるＡタイプスイッチＡＳＷ及びＢタイプスイッチＢＳＷの動作の一例を示すタイムチャートである。図２０は、入力信号ＶＩＮ、並びに制御信号ＡＩＮ、ＴＯＮＡ、ＢＩＮ及びＴＯＮＢのそれぞれの電圧の変化と、ＡタイプスイッチＡＳＷ及びＢタイプスイッチＢＳＷのそれぞれの状態とを示している。以下に、図２０を参照して、第１実施形態に係る半導体装置１の電源オン時におけるＡタイプスイッチＡＳＷ及びＢタイプスイッチＢＳＷの動作の一例について説明する。なお、本例では、デッドタイムＤＴ１及びＤＴ４が同じ時間に設定されている。しかしながら、デッドタイムＤＴ１及びＤＴ４の時間は、半導体プロセスの配線形成手段により適宜変更され得る。
【0123】
本例の初期状態では、入力信号ＶＩＮ、並びに制御信号ＡＩＮ、ＴＯＮＡ、ＢＩＮ及びＴＯＮＢのそれぞれが“Ｌ”レベルであり、ＡタイプスイッチＡＳＷがオフ状態であり、ＢタイプスイッチＢＳＷがオン状態である。
【0124】
時刻ｔ１において、入力信号ＶＩＮが“Ｌ”レベルから“Ｈ”レベルに遷移すると、制御信号ＢＩＮ及びＴＯＮＢのそれぞれが“Ｌ”レベルから“Ｈ”レベルに遷移する。すると、ＬＥＤ駆動回路６０Ｂが、電流ＩＬ１及びＩＬ２を利用して増幅された電流ＩＬ３をＬＥＤ３１に流す。具体的には、ＬＥＤ電流（ＩＬ３）が、端子Ｔ１（ＶＣＣ）から、ＬＥＤ３１のアノード及びカソードを介して、ＬＥＤ駆動回路６０ＢのＮＭＯＳトランジスタＮＭ５３（定電流スイッチ）へ流れる。これにより、ＬＥＤ３１が、速やかに発光する。その結果、ＶＧＳ制御回路３３によりＮＭＯＳトランジスタＤＮＭ１及びＤＮＭ２のゲート－ソース間に逆バイアスが印加され、ＢタイプスイッチＢＳＷがオフ状態になる。また、入力信号ＶＩＮが“Ｌ”レベルから“Ｈ”レベルに遷移したことに伴い、ＡＩＮ生成回路４１のカウンタＣＴ１０と、ＴＯＮＢ生成回路のカウンタＣＴ４０とのそれぞれが、入力されたクロック信号のカウント動作を開始する。本例では、時刻ｔ１を起点としてカウンタＣＴ１０のカウント結果に基づくデッドタイムＤＴ１が経過した時刻と、時刻ｔ１を起点としてカウンタＣＴ４０のカウント結果に基づくデッドタイムＤＴ４が経過した時刻とが、時刻ｔ２に対応する。
【0125】
時刻ｔ２において、制御信号ＡＩＮ及びＴＯＮＡのそれぞれは、時刻ｔ１からデッドタイムＤＴ１が経過したことに基づいて、“Ｌ”レベルから“Ｈ”レベルに遷移する。すると、ＬＥＤ駆動回路６０Ａが、電流ＩＬ１及びＩＬ２を利用して増幅された電流ＩＬ３をＬＥＤ２１に流す。具体的には、ＬＥＤ電流（ＩＬ３）が、端子Ｔ１（ＶＣＣ）から、ＬＥＤ２１のアノード及びカソードを介して、ＬＥＤ駆動回路６０ＡのＮＭＯＳトランジスタＮＭ５３（定電流スイッチ）へ流れる。これにより、ＬＥＤ２１が、速やかに発光する。その結果、ＶＧＳ制御回路２３によりＮＭＯＳトランジスタＥＮＭ１及びＥＮＭ２のゲート－ソース間に順バイアスが印加され、ＡタイプスイッチＡＳＷがオン状態になる。また、制御信号ＡＩＮが“Ｌ”レベルから“Ｈ”レベルに遷移したことに伴い、ＴＯＮＡ生成回路４２のカウンタＣＴ２０が、入力されたクロック信号のカウント動作を開始する。本例では、時刻ｔ２を起点としてカウンタＣＴ２０のカウント結果に基づくデッドタイムＤＴ２が経過した時刻が、時刻ｔ３に対応する。さらに、時刻ｔ２において、制御信号ＴＯＮＢは、時刻ｔ１からデッドタイムＤＴ４が経過したことに基づいて、“Ｈ”レベルから“Ｌ”レベルに遷移する。すると、ＬＥＤ駆動回路６０Ｂは、電流ＩＬ１を利用して増幅された電流ＩＬ４をＬＥＤ３１に流す。具体的には、ＬＥＤ電流（ＩＬ４）が、端子Ｔ１（ＶＣＣ）から、ＬＥＤ３１のアノード及びカソードを介して、ＬＥＤ駆動回路６０ＢのＮＭＯＳトランジスタＮＭ５３（定電流スイッチ）へ流れる。これにより、ＬＥＤ３１の発光が維持される。従って、ＢタイプスイッチＢＳＷは、時刻ｔ２の後もオフ状態を維持する。
【0126】
時刻ｔ３において、制御信号ＴＯＮＡは、時刻ｔ２からデッドタイムＤＴ２が経過したことに基づいて、“Ｈ”レベルから“Ｌ”レベルに遷移する。すると、ＬＥＤ駆動回路６０Ａは、電流ＩＬ１を利用して増幅された電流ＩＬ４をＬＥＤ２１に流す。具体的には、ＬＥＤ電流（ＩＬ４）が、端子Ｔ１（ＶＣＣ）から、ＬＥＤ２１のアノード及びカソードを介して、ＬＥＤ駆動回路６０ＡのＮＭＯＳトランジスタＮＭ５３（定電流スイッチ）へ流れる。これにより、ＬＥＤ２１の発光が維持される。従って、ＡタイプスイッチＡＳＷは、時刻ｔ３の後もオン状態を維持する。
【0127】
時刻ｔ４において、入力信号ＶＩＮが“Ｈ”レベルから“Ｌ”レベルに遷移すると、制御信号ＡＩＮが“Ｈ”レベルから“Ｌ”レベルに遷移する。すると、ＬＥＤ駆動回路６０Ａは、ＬＥＤ２１への電流の供給を停止し、ＬＥＤ２１の発光を停止させる。その結果、ＶＧＳ制御回路２３によりＮＭＯＳトランジスタＥＮＭ１及びＥＮＭ２のそれぞれのゲート端が放電され、ＡタイプスイッチＡＳＷがオフ状態になる。また、時刻ｔ４において、入力信号ＶＩＮ及び制御信号ＡＩＮのそれぞれが“Ｈ”レベルから“Ｌ”レベルに遷移すると、ＢＩＮ生成回路５１のカウンタＣＴ３０が、入力されたクロック信号のカウント動作を開始する。本例では、時刻ｔ４を起点としてカウンタＣＴ３０のカウント結果に基づくデッドタイムＤＴ３が経過した時刻が、時刻ｔ５に対応する。
【0128】
時刻ｔ５において、制御信号ＢＩＮは、時刻ｔ４からデッドタイムＤＴ３が経過したことに基づいて、“Ｈ”レベルから“Ｌ”レベルに遷移する。すると、ＬＥＤ駆動回路６０Ｂは、ＬＥＤ３１への電流の供給を停止し、ＬＥＤ３１の発光を停止させる。その結果、ＶＧＳ制御回路３３によりＮＭＯＳトランジスタＤＮＭ１及びＤＮＭ２のそれぞれのソース端が放電され、ＢタイプスイッチＢＳＷがオン状態になる。
【0129】
時刻ｔ６における半導体装置１の動作は、時刻ｔ１における半導体装置１の動作と同様である。その後、半導体装置１は、入力信号ＶＩＮの変化に応じて、時刻ｔ１～ｔ５で説明された動作を実行する。
【0130】
以上のように、半導体装置１において、ＡＳＷ制御回路ＡＣＮＴは、入力信号ＶＩＮが“Ｌ”レベルから“Ｈ”レベルへ遷移してからデッドタイムＤＴ１が経過した後にＬＥＤ２１を発光させ、入力信号ＶＩＮが“Ｈ”レベルから“Ｌ”レベルへ遷移してからデッドタイムＤＴ３が経過する前にＬＥＤ２１の発光を停止させるように構成される。さらに、ＡＳＷ制御回路ＡＣＮＴは、入力信号ＶＩＮが“Ｌ”レベルから“Ｈ”レベルへ遷移してデッドタイムＤＴ１が経過してからさらにデッドタイムＤＴ２が経過するまで電流ＩＬ１及びＩＬ２の合計の電流に基づいてＬＥＤ２１を発光させ、デッドタイムＤＴ２が経過した後に電流ＩＬ１に基づいてＬＥＤ２１を発光させるように構成される。また、ＢＳＷ制御回路ＢＣＮＴは、入力信号ＶＩＮが“Ｌ”レベルから“Ｈ”レベルへ遷移してからデッドタイムＤＴ１が経過する前にＬＥＤ３１を発光させ、入力信号ＶＩＮが“Ｈ”レベルから“Ｌ”レベルへ遷移してからデッドタイムＤＴ３が経過した後にＬＥＤ３１の発光を停止させるように構成される。さらに、ＢＳＷ制御回路ＢＣＮＴは、入力信号ＶＩＮが“Ｌ”レベルから“Ｈ”レベルへ遷移してからデッドタイムＤＴ４が経過するまで電流ＩＬ１及びＩＬ２の合計の電流に基づいてＬＥＤ３１を発光させ、デッドタイムＤＴ４が経過した後に電流ＩＬ１に基づいてＬＥＤ３１を発光させるように構成される。
【0131】
なお、４つのデッドタイムＤＴ１～ＤＴ４は、独立したカウンタＣＴにより決定されるパラメータである。従って、デッドタイムＤＴ１～ＤＴ４のそれぞれは、ドライバ回路４０及び５０の回路構成の修正によって簡便に変更され得る。
【0132】
図２１は、第１実施形態に係る半導体装置１の電源オン時におけるゲート－ソース間電圧の変化の一例を示すタイムチャートである。図２１は、入力信号ＶＩＮと、制御信号ＡＩＮ及びＢＩＮと、ＮＭＯＳトランジスタＥＮＭ１及びＥＮＭ２のゲート－ソース間電圧ＶＧＳ＿Ａと、ＮＭＯＳトランジスタＤＮＭ１及びＤＮＭ２のゲート－ソース間電圧ＶＧＳ＿Ｂとのそれぞれの電圧の変化を示している。図２１の時刻ｔ１、ｔ２、ｔ４及びｔ５は、図２０の時刻ｔ１、ｔ２、ｔ４及びｔ５にそれぞれ対応する、すなわち、図２１の時刻ｔ１、ｔ２、ｔ４及びｔ５のそれぞれでは、図２０で説明された半導体装置１の動作が実行される。以下に、図２１を参照して、第１実施形態に係る半導体装置１の電源オン時におけるソース－ゲート間電圧の変化の一例について説明する。
【0133】
本例の初期状態において、ＮＭＯＳトランジスタＥＮＭ１及びＥＮＭ２のゲート－ソース間電圧ＶＧＳ＿Ａと、ＮＭＯＳトランジスタＤＮＭ１及びＤＮＭ２のゲート－ソース間電圧ＶＧＳ＿Ｂとのそれぞれの電圧は、ＶＬである。ＶＬは、ノードＡＧＮＤ２又はＢＧＮＤ２の電圧に基づいた電圧であり、例えば、０Ｖである。
【0134】
時刻ｔ１において、入力信号ＶＩＮ及び制御信号ＢＩＮのそれぞれが“Ｌ”レベルから“Ｈ”レベルに遷移すると、ＬＥＤ３１が発光する。すると、ＶＧＳ制御回路３３が、受光部３２により生成された電流（光電流）を用いてノードＮＳ＿Ｂを充電する。以下では、ノードＮＳ＿Ｂの充電速度を示す傾きのことを、“Ｓ１”と呼ぶ。傾きＳ１は、例えば、ＶＧＳ制御回路３３の抵抗素子Ｒ６４の抵抗値と、ＮＭＯＳトランジスタＤＮＭ１及びＤＮＭ２の入力容量に基づいて決定される。ノードＮＳ＿Ｂの充電によって、ＮＭＯＳトランジスタＤＮＭ１及びＤＮＭ２のゲート－ソース間電圧ＶＧＳ＿Ｂは、ＶＧＳＭまで下降する。ＶＧＳＭは、負の電圧であり、ＮＭＯＳトランジスタＤＮＭ１及びＤＮＭ２のそれぞれの閾値電圧よりも低い電圧である。従って、ＢタイプスイッチＢＳＷは、時刻ｔ１の後にＶＧＳ＿ＢがＮＭＯＳトランジスタＤＮＭ１及びＤＮＭ２の閾値電圧を下回るため、オフ状態になる。
【0135】
時刻ｔ２において、制御信号ＡＩＮが“Ｌ”レベルから“Ｈ”レベルに遷移すると、ＬＥＤ２１が発光する。すると、ＶＧＳ制御回路２３が、受光部２２により生成された電流（光電流）を用いてノードＮＧ＿Ａを充電する。以下では、ノードＮＧ＿Ａの充電速度を示す傾きのことを、“Ｓ２”と呼ぶ。傾きＳ２は、例えば、ＶＧＳ制御回路２３の抵抗素子Ｒ６２の抵抗値と、ＮＭＯＳトランジスタＥＮＭ１及びＥＮＭ２の入力容量に基づいて決定される。ノードＮＧ＿Ａの充電によって、ＮＭＯＳトランジスタＥＮＭ１及びＥＮＭ２のゲート－ソース間電圧ＶＧＳ＿Ａは、ＶＧＳＰまで上昇する。ＶＧＳＰは、正の電圧であり、ＮＭＯＳトランジスタＥＮＭ１及びＥＮＭ２のそれぞれの閾値電圧以上の電圧である。従って、ＡタイプスイッチＡＳＷは、時刻ｔ２の後にＶＧＳ＿ＡがＮＭＯＳトランジスタＥＮＭ１及びＥＮＭ２の閾値電圧以上になるため、オン状態になる。すなわち、Ｓ１に基づくＶＧＳＭの立ち下がり時刻と、Ｓ２に基づくＶＧＳＰの立ち上がり時刻との間の期間が、ＡタイプスイッチＡＳＷ及びＢタイプスイッチＢＳＷが同時にオンしていない期間、すなわち両方オフ状態である期間に対応する。
【0136】
時刻ｔ４において、入力信号ＶＩＮ及び制御信号ＡＩＮのそれぞれが“Ｈ”レベルから“Ｌ”レベルに遷移すると、ＬＥＤ２１の発光が停止する。すると、ＶＧＳ制御回路２３が、ダーリントン接続のデプレッションＮＭＯＳトランジスタＮＭ６０及びＮＰＮトランジスタＮＰＮ１を用いてノードＮＧ＿Ａを放電する。以下では、ノードＮＧ＿Ａの放電速度を示す傾きのことを、“Ｓ３”と呼ぶ。傾きＳ３は、例えば、ＶＧＳ制御回路２３の抵抗素子Ｒ６３の抵抗値と、ＮＭＯＳトランジスタＥＮＭ１及びＥＮＭ２の入力容量に基づいて決定される。ノードＮＧ＿Ａの放電によって、ＮＭＯＳトランジスタＥＮＭ１及びＥＮＭ２のゲート－ソース間電圧ＶＧＳ＿Ａは、ＶＬまで下降する。従って、ＡタイプスイッチＡＳＷは、時刻ｔ４の後にＶＧＳ＿ＡがＮＭＯＳトランジスタＥＮＭ１及びＥＮＭ２の閾値電圧を下回るため、オフ状態になる。
【0137】
時刻ｔ５において、制御信号ＢＩＮが“Ｈ”レベルから“Ｌ”レベルに遷移すると、ＬＥＤ３１の発光が停止する。すると、ＶＧＳ制御回路３３が、ダーリントン接続のデプレッションＮＭＯＳトランジスタＮＭ６０及びＮＰＮトランジスタＮＰＮ１を用いてノードＮＳ＿Ｂを放電する。以下では、ノードＮＳ＿Ｂの放電速度を示す傾きのことを、“Ｓ４”と呼ぶ。傾きＳ４は、例えば、ＶＧＳ制御回路３３の抵抗素子Ｒ６５の抵抗値と、ＮＭＯＳトランジスタＤＮＭ１及びＤＮＭ２の入力容量に基づいて決定される。ノードＮＳ＿Ｂの放電によって、ＮＭＯＳトランジスタＤＮＭ１及びＤＮＭ２のゲート－ソース間電圧ＶＧＳ＿Ｂは、ＶＬまで上昇する。従って、ＢタイプスイッチＢＳＷは、時刻ｔ５の後にＶＧＳ＿ＢがＮＭＯＳトランジスタＤＮＭ１及びＤＮＭ２の閾値電圧以上になるため、オン状態になる。すなわち、Ｓ３に基づくＶＧＳＰの立ち下がり時刻と、Ｓ４に基づくＶＧＳＭの立ち上がり時刻との間の期間が、ＡタイプスイッチＡＳＷ及びＢタイプスイッチＢＳＷが同時にオンしていない期間、すなわち両方オフ状態である期間に対応する。
【0138】
半導体装置１では、ＶＧＳ制御回路２３の抵抗素子Ｒ６２及びＲ６３と、ＶＧＳ制御回路３３の抵抗素子Ｒ６４及びＲ６５とのそれぞれは、ＡタイプスイッチＡＳＷとＢタイプスイッチＢＳＷとのゲート容量の違いを補填した抵抗値に設定される。これにより、ＡタイプスイッチＡＳＷでは、傾きＳ２に示されるようにオフ状態からオン状態への遷移が遅くなり、傾きＳ３に示されるようにオン状態からオフ状態への遷移が早くなる。同様に、ＢタイプスイッチＢＳＷでは、傾きＳ１に示されるようにオン状態からオフ状態への遷移が早くなり、傾きＳ４に示されるようにオフ状態からオン状態への遷移が遅くなる。
【0139】
傾きＳ１は、ＮＭＯＳトランジスタＤＮＭ１及びＤＮＭ２のゲート－ソース間電圧ＶＧＳ＿Ｂが、デッドタイムＤＴ１内にＶＬからＶＧＳＭまで下降するように設計されることが好ましい。同様に、傾きＳ３は、ＮＭＯＳトランジスタＥＮＭ１及びＥＮＭ２のゲート－ソース間電圧ＶＧＳ＿Ａが、デッドタイムＤＴ３内にＶＧＳＰからＶＬまで下降するように設計されることが好ましい。これに限定されず、傾きＳ１～Ｓ４のそれぞれは、少なくとも、ＡタイプスイッチＡＳＷ及びＢタイプスイッチＢＳＷの同時オンを抑制できるように設計されていればよい。
【0140】
＜１－３＞第１実施形態の効果
以上で説明された第１実施形態に係る半導体装置１に依れば、２つのスイッチ素子（ＡタイプスイッチＡＳＷ及びＢタイプスイッチＢＳＷ）が同時にオンすることを抑制できる。以下に、第１実施形態の効果の詳細について説明する。
以上で説明された第１実施形態に係る半導体装置１に依れば、２つのスイッチ素子（ＡタイプスイッチＡＳＷ及びＢタイプスイッチＢＳＷ）が同時にオンすることを抑制できる。以下に、第１実施形態の効果の詳細について説明する。
【0141】
ＡタイプスイッチＡＳＷ及びＢタイプスイッチＢＳＷのオンオフを電気的に切り替えるように構成されたフォトリレーは、オンオフの遅れ時間を短くすることが好ましい。しかしながら、ＡタイプスイッチＡＳＷ及びＢタイプスイッチＢＳＷのオンオフの応答を早くすると、２つのスイッチ素子が同時にオンする期間が発生するおそれがある。
【0142】
そこで、第１実施形態に係る半導体装置１は、入力信号ＶＩＮが“Ｌ”レベルから“Ｈ”レベルに遷移する際の波形のエッジと、入力信号ＶＩＮが“Ｈ”レベルから“Ｌ”レベルに遷移する際の波形のエッジとに、それぞれ２つの遅延時間（デッドタイムＤＴ１及びＤＴ３）を設けている。具体的には、半導体装置１は、入力信号ＶＩＮが“Ｌ”レベルから“Ｈ”レベルに遷移する際の波形のエッジを検知すると、ＡタイプスイッチＡＳＷがオンするタイミングをデッドタイムＤＴ１だけ遅らせる。また、半導体装置１は、入力信号ＶＩＮが“Ｈ”レベルから“Ｌ”レベルに遷移する際の波形のエッジを検知すると、ＢタイプスイッチＢＳＷがオフするタイミングをデッドタイムＤＴ３だけ遅らせる。
【0143】
これにより、半導体装置１は、入力信号ＶＩＮが“Ｌ”レベルから“Ｈ”レベルに遷移した場合に、ＡタイプスイッチＡＳＷがオンするよりも前に、ＢタイプスイッチＢＳＷをオフさせることができる。同様に、半導体装置１は、入力信号ＶＩＮが“Ｈ”レベルから“Ｌ”レベルに遷移した場合に、ＢタイプスイッチＢＳＷがオンするよりも前に、ＡタイプスイッチＡＳＷをオフさせることができる。従って、半導体装置１は、ＡタイプスイッチＡＳＷ及びＢタイプスイッチＢＳＷが同時にオンすることを抑制できる。
【0144】
一方で、ＡタイプスイッチＡＳＷとＢタイプスイッチＢＳＷを同時にオンさせないためにデッドタイムＤＴ１及びＤＴ３を設定することは、スイッチング動作が遅くなる要因となり得る。すなわち、デッドタイムＤＴ１及びＤＴ３の設定と、スイッチング動作の早さとは、トレードオフの関係を有する。そこで、半導体装置１は、ＡタイプスイッチＡＳＷを高速にオンさせるための制御信号ＴＯＮＡを制御するための遅延時間（デッドタイムＤＴ２）と、ＢタイプスイッチＢＳＷを高速にオフさせるための制御信号ＴＯＮＢを制御するための遅延時間（デッドタイムＤＴ４）とを設けている。デッドタイムＤＴ２に基づいて生成される制御信号ＴＯＮＡの単発のパルス信号は、ＬＥＤ２１の発光の開始を早めることができる。同様に、デッドタイムＤＴ４に基づいて生成される制御信号ＴＯＮＢの単発のパルス信号は、ＬＥＤ３１の発光の開始を早めることができる。従って、第１実施形態に係る半導体装置１は、制御信号ＴＯＮＡ及びＴＯＮＢにより、制御信号ＡＩＮ及びＢＩＮのみでＬＥＤ２１及び３１を駆動する場合よりも、高速なスイッチングを実現し得る。つまり、制御信号ＴＯＮＡ及びＴＯＮＢを利用した動作は、デッドタイムＤＴ１及びＤＴ３を設けることによるスイッチング動作の遅延を軽減させることができる。すなわち、第１実施形態に係る半導体装置１は、スイッチング動作の早さに関するトレードオフの問題を、デッドタイムＤＴ１及びＤＴ３の設定と、制御信号ＴＯＮＡ及びＴＯＮＢの使用とを組み合わせることによって解決することができる。
【0145】
また、半導体装置１は、フォトリレーの２次側の回路を太陽電池モードで動作させるような構成を有している。この場合、ＡタイプスイッチＡＳＷのオン時間と、ＢタイプスイッチＢＳＷのオフ時間とのそれぞれは、１次側の回路のＬＥＤ電流の制御によって短縮され得る。一方で、ＡタイプスイッチＡＳＷのオフ時間と、ＢタイプスイッチＢＳＷのオン時間とのそれぞれは、２次側の回路に含まれたオフ回路の放電回路の特性に基づいて決定される。そこで、半導体装置１では、オフ回路として、ＶＧＳ制御回路２３及び３３のそれぞれが、ダーリントン接続により構成されるデプレッションＮＭＯＳトランジスタＮＭ６０及びＮＰＮトランジスタＮＰＮ１を有している。半導体装置１は、デプレッションＮＭＯＳトランジスタＮＭ６０及びＮＰＮトランジスタＮＰＮ１を調整することによって、オフ回路の駆動電流を上げることができる。つまり、半導体装置１は、ＡタイプスイッチＡＳＷのオフに要する時間と、ＢタイプスイッチＢＳＷのオンに要する時間とのそれぞれを短縮することができる。
【0146】
また、半導体装置１では、ＶＧＳ制御回路２３が、抵抗素子Ｒ６２及びＲ６３によって、ＡタイプスイッチＡＳＷがオンする場合よりもオフする場合の方が早く動作するように構成されている。同様に、ＶＧＳ制御回路３３が、抵抗素子Ｒ６４及びＲ６５によって、ＢタイプスイッチＢＳＷがオンする場合よりもオフする場合の方が早く動作するように構成されている。これにより、半導体装置１に対する電源が遮断されたことに基づいて、ノードＮＧ＿Ａ及びノードＮＳ＿Ｂのそれぞれが放電された場合においても、ＡタイプスイッチＡＳＷがオフする動作の方が、ＢタイプスイッチＢＳＷがオンする動作よりも早く動作し得る。従って、第１実施形態に係る半導体装置１は、電源電圧ＶＣＣが遮断された場合にＡタイプスイッチＡＳＷ及びＢタイプスイッチＢＳＷが同時にオンすることも抑制することができる。
【0147】
また、半導体装置１は、ＬＥＤ２１及び／又は３１を流れる電流をモニターするための端子Ｔ３及び回路（ＬＥＤテスト回路１７）を有している。これにより、パッケージの制約から製品テストでＬＥＤ電流をモニターできない場合においても、半導体装置１のＬＥＤ２１及び／又は３１の不良の有無が、端子Ｔ３にテスターを接続することによって判定され得る。このように、半導体装置１は、ダイソータテスト、ダイマウント時のテスト、配線後又は樹脂封止後の最終テストなどにおいて不良を省くことが可能に構成されているため、半導体装置１の信頼性を高めることができる。
【0148】
＜２＞第２実施形態
第２実施形態に係る半導体装置１ａは、２つのＡタイプスイッチＡＳＷ１及びＡＳＷ２を備え、入力信号に応じて２つのＡタイプスイッチＡＳＷ１及びＡＳＷ２のオンオフを電気的に切り替えるように構成されたフォトリレーである。半導体装置１ａは、２つのＡタイプスイッチＡＳＷ１及びＡＳＷ２のそれぞれのオンオフのタイミングを調整することにより、２つのＡタイプスイッチＡＳＷ１及びＡＳＷ２の同時オンの発生を抑制する。以下に、第２実施形態に係る半導体装置１ａの詳細について説明する。
第２実施形態に係る半導体装置１ａは、２つのＡタイプスイッチＡＳＷ１及びＡＳＷ２を備え、入力信号に応じて２つのＡタイプスイッチＡＳＷ１及びＡＳＷ２のオンオフを電気的に切り替えるように構成されたフォトリレーである。半導体装置１ａは、２つのＡタイプスイッチＡＳＷ１及びＡＳＷ２のそれぞれのオンオフのタイミングを調整することにより、２つのＡタイプスイッチＡＳＷ１及びＡＳＷ２の同時オンの発生を抑制する。以下に、第２実施形態に係る半導体装置１ａの詳細について説明する。
【0149】
＜２－１＞構成
まず、第２実施形態に係る半導体装置１ａの構成について説明する。
まず、第２実施形態に係る半導体装置１ａの構成について説明する。
【0150】
＜２－１－１＞半導体装置１の外観
図２２は、第２実施形態に係る半導体装置１ａの外観の一例を示す平面図である。図２２に示すように、半導体装置１ａは、例えば、端子Ｔ１ａ～Ｔ８ａが露出したパッケージＰＫＧａに封止される。パッケージＰＫＧａは、半導体装置１ａがフォトリレーとして機能するための発光素子や受光素子などを含む。
図２２は、第２実施形態に係る半導体装置１ａの外観の一例を示す平面図である。図２２に示すように、半導体装置１ａは、例えば、端子Ｔ１ａ～Ｔ８ａが露出したパッケージＰＫＧａに封止される。パッケージＰＫＧａは、半導体装置１ａがフォトリレーとして機能するための発光素子や受光素子などを含む。
【0151】
端子Ｔ１ａ～Ｔ４ａは、半導体装置１ａの入力側の端子である。具体的には、端子Ｔ１ａは、半導体装置１ａの電源端子である。端子Ｔ１ａには、例えば、電源電圧ＶＣＣが印加される。端子Ｔ２ａは、半導体装置１ａの入力端子である。端子Ｔ２ａには、例えば、入力信号ＶＩＮが入力される。端子Ｔ３ａは、例えば、半導体装置１ａに含まれたＬＥＤの動作テストに使用される端子である。端子Ｔ４ａは、半導体装置１ａの接地端子である。端子Ｔ４ａには、例えば、接地電圧ＧＮＤが印加される。なお、端子Ｔ３ａは、ＬＥＤの動作テストをしない場合は、ノンコンタクトとしてもよい。この場合、半導体装置１ａ内の集積回路からＬＥＤの動作テストに関する機能が省略され、チップサイズが小さく設計され得る。このように、半導体装置１ａとして、安価な製品群が構成されてもよい。
【0152】
端子Ｔ５ａ及びＴ６ａは、半導体装置１ａの出力側の端子である。具体的には、端子Ｔ５ａは、半導体装置１ａが備えるＡタイプスイッチＡＳＷ１の一端（ＡＳＷ１Ｔ１）に対応する。端子Ｔ６ａは、半導体装置１ａが備えるＡタイプスイッチＡＳＷ１の他端（ＡＳＷ１Ｔ２）に対応する。半導体装置１ａは、入力信号ＶＩＮに基づいて、端子Ｔ５ａ及びＴ６ａ間の電流経路を形成又は遮断し得る。半導体装置１ａ内で端子Ｔ５ａ及びＴ６ａ間の電流経路が形成された状態は、ＡタイプスイッチＡＳＷ１のオン状態に対応する。半導体装置１ａ内で端子Ｔ５ａ及びＴ６ａ間の電流経路が遮断された状態は、ＡタイプスイッチＡＳＷ１のオフ状態に対応する。
【0153】
端子Ｔ７ａ及びＴ８ａは、半導体装置１ａの出力側の端子である。具体的には、端子Ｔ７ａは、半導体装置１ａが備えるＡタイプスイッチＡＳＷ２の一端（ＡＳＷ２Ｔ１）に対応する。端子Ｔ８ａは、半導体装置１ａが備えるＡタイプスイッチＡＳＷ２の他端（ＡＳＷ２Ｔ２）に対応する。半導体装置１ａは、入力信号ＶＩＮに基づいて、端子Ｔ７ａ及びＴ８ａ間の電流経路を形成又は遮断し得る。半導体装置１ａ内で端子Ｔ７ａ及びＴ８ａ間の電流経路が形成された状態は、ＡタイプスイッチＡＳＷ２のオン状態に対応する。半導体装置１ａ内で端子Ｔ７ａ及びＴ８ａ間の電流経路が遮断された状態は、ＡタイプスイッチＡＳＷ２のオフ状態に対応する。
【0154】
＜２－１－２＞半導体装置１ａの入出力特性
図２３は、第２実施形態に係る半導体装置１ａの入出力特性の一例を示すテーブルである。図２３は、入力側に対応する電源電圧ＶＣＣ、接地電圧ＧＮＤ及び入力信号ＶＩＮのそれぞれの状態と、出力側に対応するＡタイプスイッチＡＳＷ１及びＡＳＷ２のそれぞれの状態との対応関係を示している。図２３に示すように、半導体装置１ａは、３つの状態のいずれかで動作し得る。なお、接地電圧ＧＮＤは、３つの状態のいずれにおいても“Ｌ”レベルである。
図２３は、第２実施形態に係る半導体装置１ａの入出力特性の一例を示すテーブルである。図２３は、入力側に対応する電源電圧ＶＣＣ、接地電圧ＧＮＤ及び入力信号ＶＩＮのそれぞれの状態と、出力側に対応するＡタイプスイッチＡＳＷ１及びＡＳＷ２のそれぞれの状態との対応関係を示している。図２３に示すように、半導体装置１ａは、３つの状態のいずれかで動作し得る。なお、接地電圧ＧＮＤは、３つの状態のいずれにおいても“Ｌ”レベルである。
【0155】
電源電圧ＶＣＣが“Ｌ”レベルである、又は端子Ｔ１ａに電源が接続されていない場合、半導体装置１ａは、入力信号ＶＩＮによる制御を受け付けない状態になる（図２３“－”）。この場合、ＡタイプスイッチＡＳＷ１及びＡＳＷ２のそれぞれは、オフ状態になる。
【0156】
電源電圧ＶＣＣが“Ｈ”レベルである場合、半導体装置１ａは、入力信号ＶＩＮによる制御を受け付ける状態である。すなわち、半導体装置１ａは、電源電圧ＶＣＣが“Ｈ”レベルである場合、入力信号ＶＩＮに基づいて、相補的にＡタイプスイッチＡＳＷ１及びＡＳＷ２をオン・オフ制御する。
【0157】
具体的には、電源電圧ＶＣＣが“Ｈ”レベルであり且つ入力信号ＶＩＮが“Ｈ”レベルである場合、半導体装置１ａは、ＡタイプスイッチＡＳＷ１がオン状態になり、且つＡタイプスイッチＡＳＷ２がオフ状態になるように、ＡタイプスイッチＡＳＷ１及びＡＳＷ２を制御する。電源電圧ＶＣＣが“Ｈ”レベルであり且つ入力信号ＶＩＮが“Ｌ”レベルである場合、半導体装置１ａは、ＡタイプスイッチＡＳＷ１がオフ状態になり、且つＡタイプスイッチＡＳＷ２オン状態になるように、ＡタイプスイッチＡＳＷ１及びＡＳＷ２を制御する。
【0158】
＜２－１－３＞パッケージＰＫＧの構成
図２４は、第２実施形態に係る半導体装置１ａのパッケージＰＫＧａの構成の一例を示すブロック図である。図２４に示すように、パッケージＰＫＧａは、例えば、ＡタイプスイッチＡＳＷ１及びＡＳＷ２、集積回路１０ａ、並びにＡＳＷ制御部２０－１及び２０－２を含む。
図２４は、第２実施形態に係る半導体装置１ａのパッケージＰＫＧａの構成の一例を示すブロック図である。図２４に示すように、パッケージＰＫＧａは、例えば、ＡタイプスイッチＡＳＷ１及びＡＳＷ２、集積回路１０ａ、並びにＡＳＷ制御部２０－１及び２０－２を含む。
【0159】
ＡタイプスイッチＡＳＷ１は、ＮＭＯＳトランジスタＥＮＭ１－１及びＥＮＭ２－１を含む。ＮＭＯＳトランジスタＥＮＭ１－１及びＥＮＭ２－１のそれぞれは、エンハンスメント型のＮＭＯＳトランジスタである。ＮＭＯＳトランジスタＥＮＭ１－１及びＥＮＭ２－１のそれぞれのゲート端は、ノードＮＧ＿Ａ１に接続される。ＮＭＯＳトランジスタＥＮＭ１－１及びＥＮＭ２－１のそれぞれのソース端は、ノードＮＳ＿Ａ１に接続される。ＮＭＯＳトランジスタＥＮＭ１－１のドレイン端は、端子Ｔ５ａに接続される。ＮＭＯＳトランジスタＥＮＭ２－１のドレイン端は、端子Ｔ６ａに接続される。図２４には、ＮＭＯＳトランジスタＥＮＭ１－１及びＥＮＭ２－１のそれぞれに対して、ソース端及びドレイン端の間に設けられる寄生ダイオードが示されている。ＮＭＯＳトランジスタＥＮＭ１－１及びＥＮＭ２－１のそれぞれがオン状態になった状態が、ＡタイプスイッチＡＳＷ１のオン状態に対応する。ＮＭＯＳトランジスタＥＮＭ１－１及びＥＮＭ２－１のそれぞれがオフ状態になった状態が、ＡタイプスイッチＡＳＷ１のオフ状態に対応する。
【0160】
ＡタイプスイッチＡＳＷ２は、ＮＭＯＳトランジスタＥＮＭ１－２及びＥＮＭ２－２を含む。ＮＭＯＳトランジスタＥＮＭ１－２及びＥＮＭ２－２のそれぞれは、エンハンスメント型のＮＭＯＳトランジスタである。ＮＭＯＳトランジスタＥＮＭ１－２及びＥＮＭ２－２のそれぞれのゲート端は、ノードＮＧ＿Ａ２に接続される。ＮＭＯＳトランジスタＥＮＭ１－２及びＥＮＭ２－２のそれぞれのソース端は、ノードＮＳ＿Ａ２に接続される。ＮＭＯＳトランジスタＥＮＭ１－２のドレイン端は、端子Ｔ７ａに接続される。ＮＭＯＳトランジスタＥＮＭ２－２のドレイン端は、端子Ｔ８ａに接続される。図２４には、ＮＭＯＳトランジスタＥＮＭ１－２及びＥＮＭ２－２のそれぞれに対して、ソース端及びドレイン端の間に設けられる寄生ダイオードが示されている。ＮＭＯＳトランジスタＥＮＭ１－２及びＥＮＭ２－２のそれぞれがオン状態になった状態が、ＡタイプスイッチＡＳＷ２のオン状態に対応する。ＮＭＯＳトランジスタＥＮＭ１－２及びＥＮＭ２－２のそれぞれがオフ状態になった状態が、ＡタイプスイッチＡＳＷ２のオフ状態に対応する。
【0161】
集積回路１０ａは、半導体装置１ａの入力側に配置される回路であり、ＡＳＷ制御部２０－１及び２０－２のそれぞれを制御する。集積回路１０ａは、端子Ｔ１ａ～Ｔ４ａのそれぞれに接続される。集積回路１０ａは、ノードＣＡ＿Ａ１及びＣＡ＿Ａ２を含む。集積回路１０ａは、端子Ｔ１ａに供給された電源電圧ＶＣＣと、端子Ｔ２ａに供給された入力信号ＶＩＮとに基づいて、ノードＣＡ＿Ａ１及びＣＡ＿Ａ２のそれぞれの電圧を制御するように構成される。また、集積回路１０ａは、例えば、ノードＣＡ＿Ａ１及び／又はＣＡ＿Ａ２を流れる電流に基づいた電流を端子Ｔ３ａに供給できるように構成される。
【0162】
ＡＳＷ制御部２０－１は、集積回路１０ａの制御に基づいて、ＡタイプスイッチＡＳＷ１のオンオフを制御する。ＡＳＷ制御部２０－１は、ＬＥＤ（Light-Emitting Diode）２１－１、受光部２２－１、及びＶＧＳ制御回路２３－１を含む。ＬＥＤ２１－１、受光部２２－１、及びＶＧＳ制御回路２３－１のそれぞれの構成は、それぞれ第１実施形態で説明されたＬＥＤ２１、受光部２２、及びＶＧＳ制御回路２３と同様である。ＬＥＤ２１－１のアノードは、端子Ｔ１ａに接続される。ＬＥＤ２１－１のカソードは、集積回路１０ａのノードＣＡ＿Ａ１に接続される。受光部２２－１は、ＬＥＤ２１－１が発光状態になると、ＬＥＤ２１－１から放出される光を受けてオン状態になる。オン状態の受光部２２－１は、ＶＧＳ制御回路２３－１に電流を供給する。ＶＧＳ制御回路２３－１のノードＮＤ５は、ノードＮＧ＿Ａ１に接続される。ＶＧＳ制御回路２３－１のノードＡＧＮＤ２は、ノードＮＳ＿Ａ１に接続される。ＶＧＳ制御回路２３－１は、受光部２２－１により生成された電流に基づいて動作し、ノードＮＧ＿Ａ１及びＮＳ＿Ａ１の電圧を制御する。ＡＳＷ制御部２０－１は、ＮＭＯＳトランジスタＥＮＭ１－１及びＥＮＭ２－１のゲート端に正電圧を印加できるように構成される。これにより、ＡＳＷ制御部２０－１は、ＮＭＯＳトランジスタＥＮＭ１－１及びＥＮＭ２－１のゲート－ソース間に正の電位差を発生させることができる。
【0163】
ＡＳＷ制御部２０－２は、集積回路１０ａの制御に基づいて、ＡタイプスイッチＡＳＷ２のオンオフを制御する。ＡＳＷ制御部２０－２は、ＬＥＤ（Light-Emitting Diode）２１－２、受光部２２－２、及びＶＧＳ制御回路２３－２を含む。ＬＥＤ２１－２、受光部２２－２、及びＶＧＳ制御回路２３－２のそれぞれの構成は、それぞれ第１実施形態で説明されたＬＥＤ２１、受光部２２、及びＶＧＳ制御回路２３と同様である。ＬＥＤ２１－２のアノードは、端子Ｔ１ａに接続される。ＬＥＤ２１－２のカソードは、集積回路１０ａのノードＣＡ＿Ａ２に接続される。受光部２２－２は、ＬＥＤ２１－２が発光状態になると、ＬＥＤ２１－２から放出される光を受けてオン状態になる。オン状態の受光部２２－２は、ＶＧＳ制御回路２３－２に電流を供給する。ＶＧＳ制御回路２３－２のノードＮＤ５は、ノードＮＧ＿Ａ２に接続される。ＶＧＳ制御回路２３－２のノードＡＧＮＤ２は、ノードＮＳ＿Ａ２に接続される。ＶＧＳ制御回路２３－２は、受光部２２－２により生成された電流に基づいて動作し、ノードＮＧ＿Ａ２及びＮＳ＿Ａ２の電圧を制御する。ＡＳＷ制御部２０－２は、ＮＭＯＳトランジスタＥＮＭ１－２及びＥＮＭ２－２のゲート端に正電圧を印加できるように構成される。これにより、ＡＳＷ制御部２０－２は、ＮＭＯＳトランジスタＥＮＭ１－２及びＥＮＭ２－２のゲート－ソース間に正の電位差を発生させることができる。
【0164】
＜２－１－４＞集積回路１０ａの構成
図２５は、第２実施形態に係る半導体装置１ａが備える集積回路１０ａの構成の一例を示すブロック図である。図２５に示すように、集積回路１０ａは、例えば、起動回路１１、電源回路１２、リセット回路１３、イネーブル制御回路１４ａ、発振回路１５、入力回路１６、ＬＥＤテスト回路１７、及びＬＥＤ制御回路１８ａを含む。集積回路１０ａにおける起動回路１１、電源回路１２、リセット回路１３、発振回路１５、入力回路１６、及びＬＥＤテスト回路１７のそれぞれの構成は、第１実施形態と同様である。
図２５は、第２実施形態に係る半導体装置１ａが備える集積回路１０ａの構成の一例を示すブロック図である。図２５に示すように、集積回路１０ａは、例えば、起動回路１１、電源回路１２、リセット回路１３、イネーブル制御回路１４ａ、発振回路１５、入力回路１６、ＬＥＤテスト回路１７、及びＬＥＤ制御回路１８ａを含む。集積回路１０ａにおける起動回路１１、電源回路１２、リセット回路１３、発振回路１５、入力回路１６、及びＬＥＤテスト回路１７のそれぞれの構成は、第１実施形態と同様である。
【0165】
集積回路１０ａにおける起動回路１１は、端子Ｔ１ａに供給された電源電圧ＶＣＣに基づいて電源電圧ＶＣＣ１及び３ＶＬＤＯを生成する。集積回路１０ａにおける入力回路１６は、端子Ｔ２ａに入力された入力信号ＶＩＮを受信し、受信した入力信号ＶＩＮを入力信号ＶＩＮ１としてＬＥＤ制御回路１８ａに供給する。集積回路１０ａにおけるＬＥＤテスト回路１７は、ノードＣＡ＿Ａ１及び／又はＣＡ＿Ａ２を流れる電流に基づいた電流を、端子Ｔ３ａに供給する機能を有する。集積回路１０ａにおいて、起動回路１１、電源回路１２、リセット回路１３、イネーブル制御回路１４ａ、発振回路１５、入力回路１６、ＬＥＤテスト回路１７、及びＬＥＤ制御回路１８ａのそれぞれは、端子Ｔ４ａに接続される。イネーブル制御回路１４ａ及びＬＥＤ制御回路１８ａのそれぞれには、電源ノードを介して電源電圧ＶＣＣ１が供給され、接地ノードを介して接地電圧ＧＮＤが供給される。
【0166】
イネーブル制御回路１４ａは、イネーブル信号ＡＥＮＢ１及びＡＥＮＢ２を生成し、生成したイネーブル信号ＡＥＮＢ１及びＡＥＮＢ２をＬＥＤ制御回路１８ａに供給する。イネーブル信号ＡＥＮＢ１は、ＡタイプスイッチＡＳＷ１を有効にするための制御信号である。イネーブル信号ＡＥＮＢ１が“Ｈ”レベルである場合、ＡタイプスイッチＡＳＷ１が有効になる。イネーブル信号ＡＥＮＢ２は、ＡタイプスイッチＡＳＷ２を有効にするための制御信号である。イネーブル信号ＡＥＮＢ２が“Ｈ”レベルである場合、ＡタイプスイッチＡＳＷ２が有効になる。また、イネーブル制御回路１４ａは、イネーブル信号ＡＥＮＢ１及びＡＥＮＢ２の動作が、図７を用いて説明されたイネーブル信号ＡＥＮＢ及びＢＥＮＢの動作にそれぞれ対応するように構成される。すなわち、イネーブル制御回路１４ａは、イネーブル信号ＡＥＮＢ１が“Ｈ”レベルである期間が、イネーブル信号ＡＥＮＢ２が“Ｈ”レベルである期間に含まれるように構成される。
【0167】
ＬＥＤ制御回路１８ａは、電流ＩＬ１及びＩＬ２、リセット信号ＲＳＴ、イネーブル信号ＡＥＮＢ１及びＡＥＮＢ２、クロック信号ＣＬＫ、並びに入力信号ＶＩＮ１に基づいて動作する。ＬＥＤ制御回路１８ａは、ＡＳＷ制御回路ＡＣＮＴ１と、ＡＳＷ制御回路ＡＣＮＴ２とを含む。ＡＳＷ制御回路ＡＣＮＴ１は、ノードＣＡ＿Ａ１の電流を制御する。すなわち、ＡＳＷ制御回路ＡＣＮＴ１は、ＬＥＤ２１－１のカソードの電流を制御する。ＡＳＷ制御回路ＡＣＮＴ２は、ノードＣＡ＿Ａ２の電流を制御する。すなわち、ＡＳＷ制御回路ＡＣＮＴ２は、ＬＥＤ２１－２のカソードの電流を制御する。
【0168】
＜２－１－５＞ＬＥＤ制御回路１８ａの構成
図２６は、第２実施形態に係る半導体装置１ａが備える集積回路１０ａに含まれたＬＥＤ制御回路１８ａの構成の一例を示すブロック図である。図２６に示すように、ＬＥＤ制御回路１８ａは、例えば、ドライバ回路４０ａ及び４０ｂ、ＬＥＤ駆動回路６０Ａ－１及び６０Ａ－２、並びにインバータＩＶ６０を含む。ドライバ回路４０ａ及びＬＥＤ駆動回路６０Ａ－１の組が、ＡＳＷ制御回路ＡＣＮＴ１に対応する。ドライバ回路４０ｂ及びＬＥＤ駆動回路６０Ａ－２の組が、ＡＳＷ制御回路ＡＣＮＴ２に対応する。インバータＩＶ６０は、入力信号ＶＩＮを反転させて、入力信号ＶＩＮ１ｂを出力する。
図２６は、第２実施形態に係る半導体装置１ａが備える集積回路１０ａに含まれたＬＥＤ制御回路１８ａの構成の一例を示すブロック図である。図２６に示すように、ＬＥＤ制御回路１８ａは、例えば、ドライバ回路４０ａ及び４０ｂ、ＬＥＤ駆動回路６０Ａ－１及び６０Ａ－２、並びにインバータＩＶ６０を含む。ドライバ回路４０ａ及びＬＥＤ駆動回路６０Ａ－１の組が、ＡＳＷ制御回路ＡＣＮＴ１に対応する。ドライバ回路４０ｂ及びＬＥＤ駆動回路６０Ａ－２の組が、ＡＳＷ制御回路ＡＣＮＴ２に対応する。インバータＩＶ６０は、入力信号ＶＩＮを反転させて、入力信号ＶＩＮ１ｂを出力する。
【0169】
ドライバ回路４０ａは、入力信号ＶＩＮ１、イネーブル信号ＡＥＮＢ１、クロック信号ＣＬＫ、及びリセット信号ＲＳＴに基づいて、ＬＥＤ駆動回路６０Ａ－１を制御する。ドライバ回路４０ａは、ＡＩＮ生成回路４１ａ、及びＴＯＮＡ生成回路４２ａを含む。ＡＩＮ生成回路４１ａは、制御信号ＡＩＮ１を生成する。制御信号ＡＩＮ１は、ＡタイプスイッチＡＳＷ１に関連付けられたＬＥＤ２１－１の発光を制御する信号である。ＴＯＮＡ生成回路４２ａは、制御信号ＴＯＮＡ１を生成する。制御信号ＴＯＮＡ１は、ＡタイプスイッチＡＳＷ１に関連付けられたＬＥＤ２１－１の発光の立ち上がりの加速に使用される信号である。ＡＩＮ生成回路４１ａ及びＴＯＮＡ生成回路４２ａのそれぞれの構成は、第１実施形態で説明されたＡＩＮ生成回路４１及びＴＯＮＡ生成回路４２において、イネーブル信号ＡＥＮＢがイネーブル信号ＡＥＮＢ１に置き換えられ、制御信号ＡＩＮ及びＴＯＮＡがそれぞれ制御信号ＡＩＮ１及びＴＯＮＡ１に置き換えられ、制御信号ＢＩＮが制御信号ＡＩＮ２に置き換えられた構成と同様である。以下では、ＡＩＮ生成回路４１ａにおいて、カウンタＣＴ１０を用いて生成されたデッドタイムＤＴ１のことを、“デッドタイムＤＴ１ａ”と呼ぶ。ＴＯＮＡ生成回路４２ａにおいて、カウンタＣＴ２０を用いて生成されたデッドタイムＤＴ２のことを、“デッドタイムＤＴ２ａ”と呼ぶ。
【0170】
ドライバ回路４０ｂは、入力信号ＶＩＮ１ｂ、イネーブル信号ＡＥＮＢ２、クロック信号ＣＬＫ、及びリセット信号ＲＳＴに基づいて、ＬＥＤ駆動回路６０Ａ－２を制御する。ドライバ回路４０ｂは、ＡＩＮ生成回路４１ｂ、及びＴＯＮＡ生成回路４２ｂを含む。ＡＩＮ生成回路４１ｂは、制御信号ＡＩＮ２を生成する。制御信号ＡＩＮ２は、ＡタイプスイッチＡＳＷ２に関連付けられたＬＥＤ２１－２の発光を制御する信号である。ＴＯＮＡ生成回路４２ｂは、制御信号ＴＯＮＡ２を生成する。制御信号ＴＯＮＡ２は、ＡタイプスイッチＡＳＷ２に関連付けられたＬＥＤ２１－２の発光の立ち上がりの加速に使用される信号である。ＡＩＮ生成回路４１ｂ及びＴＯＮＡ生成回路４２ｂのそれぞれの構成は、第１実施形態で説明されたＡＩＮ生成回路４１及びＴＯＮＡ生成回路４２において、入力信号ＶＩＮ１が入力信号ＶＩＮ１ｂに置き換えられ、イネーブル信号ＡＥＮＢがイネーブル信号ＡＥＮＢ２に置き換えられ、制御信号ＡＩＮ及びＴＯＮＡがそれぞれ制御信号ＡＩＮ２及びＴＯＮＡ２に置き換えられ、制御信号ＢＩＮが制御信号ＡＩＮ１に置き換えられた構成と同様である。以下では、ＡＩＮ生成回路４１ｂにおいて、カウンタＣＴ１０を用いて生成されたデッドタイムＤＴ１のことを、“デッドタイムＤＴ１ｂ”と呼ぶ。ＴＯＮＡ生成回路４２ｂにおいて、カウンタＣＴ２０を用いて生成されたデッドタイムＤＴ２のことを、“デッドタイムＤＴ２ｂ”と呼ぶ。
【0171】
ＬＥＤ駆動回路６０Ａ－１は、ノードＣＡ＿Ａ１の電圧を制御することによって、ＬＥＤ２１－１の発光及び非発光を制御する。ＬＥＤ駆動回路６０Ａ－２は、ノードＣＡ＿Ａ２の電圧を制御することによって、ＬＥＤ２１－２の発光及び非発光を制御する。ＬＥＤ駆動回路６０Ａ－１及び６０Ａ－２のそれぞれの構成は、第１実施形態で説明されたＬＥＤ駆動回路６０Ａと同様である。ＬＥＤ駆動回路６０Ａ－１のノードＩＮ１には、制御信号ＡＩＮ１が入力される。ＬＥＤ駆動回路６０Ａ－１のノードＩＮ２には、制御信号ＴＯＮＡ１が入力される。ＬＥＤ駆動回路６０Ａ－１のノードＯＵＴは、ノードＣＡ＿Ａ１に接続される。ＬＥＤ駆動回路６０Ａ－２のノードＩＮ１には、制御信号ＡＩＮ２が入力される。ＬＥＤ駆動回路６０Ａ－２のノードＩＮ２には、制御信号ＴＯＮＡ２が入力される。ＬＥＤ駆動回路６０Ａ－２のノードＯＵＴは、ノードＣＡ＿Ａ２に接続される。
【0172】
なお、ＬＥＤ制御回路１８ａの回路構成は、以上で説明された動作を実現することが可能であれば、その他の回路構成であってもよい。第２実施形態に係る半導体装置１ａのその他の構成は、第１実施形態に係る半導体装置１と同様である。
【0173】
＜２－２＞動作
図２７は、第２実施形態に係る半導体装置１ａの電源オン時における２つのＡタイプスイッチＡＳＷ１及びＡＳＷ２の動作の一例を示すタイムチャートである。図２７は、入力信号ＶＩＮ、並びに制御信号ＡＩＮ１、ＴＯＮＡ１、ＡＩＮ２及びＴＯＮＡ２のそれぞれの電圧の変化と、ＡタイプスイッチＡＳＷ１及びＡＳＷ２のそれぞれの状態とを示している。以下に、図２７を参照して、第２実施形態に係る半導体装置１ａの電源オン時における２つのＡタイプスイッチＡＳＷ１及びＡＳＷ２の動作の一例について説明する。
図２７は、第２実施形態に係る半導体装置１ａの電源オン時における２つのＡタイプスイッチＡＳＷ１及びＡＳＷ２の動作の一例を示すタイムチャートである。図２７は、入力信号ＶＩＮ、並びに制御信号ＡＩＮ１、ＴＯＮＡ１、ＡＩＮ２及びＴＯＮＡ２のそれぞれの電圧の変化と、ＡタイプスイッチＡＳＷ１及びＡＳＷ２のそれぞれの状態とを示している。以下に、図２７を参照して、第２実施形態に係る半導体装置１ａの電源オン時における２つのＡタイプスイッチＡＳＷ１及びＡＳＷ２の動作の一例について説明する。
【0174】
本例の初期状態では、入力信号ＶＩＮ、並びに制御信号ＡＩＮ１、ＴＯＮＡ１、ＴＯＮＡ２のそれぞれが“Ｌ”レベルであり、制御信号ＡＩＮ２が“Ｈ”レベルであり、ＡタイプスイッチＡＳＷ１がオフ状態であり、ＡタイプスイッチＡＳＷ２がオン状態である。すなわち、ＬＥＤ２１－１は非発光状態であり、ＬＥＤ２１－２は発光状態である。
【0175】
時刻ｔ１ａにおいて、入力信号ＶＩＮが“Ｌ”レベルから“Ｈ”レベルに遷移すると、制御信号ＡＩＮ２が“Ｈ”レベルから“Ｌ”レベルに遷移する。すると、ＬＥＤ駆動回路６０Ａ－２は、ＬＥＤ２１－２への電流の供給を停止し、ＬＥＤ２１－２の発光を停止させる。その結果、ＶＧＳ制御回路２３－２によりＮＭＯＳトランジスタＥＮＭ１－２及びＥＮＭ２－２のそれぞれのゲート端が放電され、ＡタイプスイッチＡＳＷ２がオフ状態になる。また、入力信号ＶＩＮが“Ｌ”レベルから“Ｈ”レベルに遷移すると、ＡＩＮ生成回路４１ａのカウンタＣＴ１０が、入力されたクロック信号のカウント動作を開始する。本例では、時刻ｔ１ａを起点としてＡＩＮ生成回路４１ａのカウンタＣＴ１０のカウント結果に基づくデッドタイムＤＴ１ａが経過した時刻が、時刻ｔ２ａに対応する。
【0176】
時刻ｔ２ａにおいて、制御信号ＡＩＮ１及びＴＯＮＡ１のそれぞれは、時刻ｔ１ａからデッドタイムＤＴ１ａが経過したことに基づいて、“Ｌ”レベルから“Ｈ”レベルに遷移する。すると、ＬＥＤ駆動回路６０Ａ－１が、電流ＩＬ１及びＩＬ２を利用して増幅された電流ＩＬ３をＬＥＤ２１－１に流す。具体的には、ＬＥＤ電流（ＩＬ３）が、端子Ｔ１ａ（ＶＣＣ）から、ＬＥＤ２１－１のアノード及びカソードを介して、ＬＥＤ駆動回路６０Ａ－１のＮＭＯＳトランジスタＮＭ５３（定電流スイッチ）へ流れる。これにより、ＬＥＤ２１－１が、速やかに発光する。その結果、ＶＧＳ制御回路２３－１によりＮＭＯＳトランジスタＥＮＭ１－１及びＥＮＭ２－１のゲート－ソース間に順バイアスが印加され、ＡタイプスイッチＡＳＷ１がオン状態になる。また、制御信号ＡＩＮ１が“Ｌ”レベルから“Ｈ”レベルに遷移すると、ＴＯＮＡ生成回路４２ａのカウンタＣＴ２０が、入力されたクロック信号のカウント動作を開始する。本例では、時刻ｔ２ａを起点としてＴＯＮＡ生成回路４２ａのカウンタＣＴ２０のカウント結果に基づくデッドタイムＤＴ２ａが経過した時刻が、時刻ｔ３ａに対応する。
【0177】
時刻ｔ３ａにおいて、制御信号ＴＯＮＡ１は、時刻ｔ２ａからデッドタイムＤＴ２ａが経過したことに基づいて、“Ｈ”レベルから“Ｌ”レベルに遷移する。すると、ＬＥＤ駆動回路６０Ａ－１は、電流ＩＬ１を利用して増幅された電流ＩＬ４をＬＥＤ２１－１に流す。具体的には、ＬＥＤ電流（ＩＬ４）が、端子Ｔ１ａ（ＶＣＣ）から、ＬＥＤ２１－１のアノード及びカソードを介して、ＬＥＤ駆動回路６０Ａ－１のＮＭＯＳトランジスタＮＭ５３（定電流スイッチ）へ流れる。これにより、ＬＥＤ２１－１の発光が維持される。従って、ＡタイプスイッチＡＳＷ１は、時刻ｔ３ａの後もオン状態を維持する。
【0178】
時刻ｔ４ａにおいて、入力信号ＶＩＮが“Ｈ”レベルから“Ｌ”レベルに遷移すると、制御信号ＡＩＮ１が“Ｈ”レベルから“Ｌ”レベルに遷移する。すると、ＬＥＤ駆動回路６０Ａ－１は、ＬＥＤ２１－１への電流の供給を停止し、ＬＥＤ２１－１の発光を停止させる。その結果、ＶＧＳ制御回路２３－１によりＮＭＯＳトランジスタＥＮＭ１－１及びＥＮＭ２－１のそれぞれのゲート端が放電され、ＡタイプスイッチＡＳＷ１がオフ状態になる。また、時刻ｔ４ａにおいて、入力信号ＶＩＮが“Ｈ”レベルから“Ｌ”レベルに遷移すると、ＡＩＮ生成回路４１ｂのカウンタＣＴ１０が、入力されたクロック信号のカウント動作を開始する。本例では、時刻ｔ４ａを起点としてＡＩＮ生成回路４１ｂのカウンタＣＴ１０のカウント結果に基づくデッドタイムＤＴ１ｂが経過した時刻が、時刻ｔ５ａに対応する。
【0179】
時刻ｔ５ａにおいて、制御信号ＡＩＮ２及びＴＯＮＡ２のそれぞれは、時刻ｔ４ａからデッドタイムＤＴ１ｂが経過したことに基づいて、“Ｌ”レベルから“Ｈ”レベルに遷移する。すると、ＬＥＤ駆動回路６０Ａ－２が、電流ＩＬ１及びＩＬ２を利用して増幅された電流ＩＬ３をＬＥＤ２１－２に流す。具体的には、ＬＥＤ電流（ＩＬ３）が、端子Ｔ１ａ（ＶＣＣ）から、ＬＥＤ２１－２のアノード及びカソードを介して、ＬＥＤ駆動回路６０Ａ－２のＮＭＯＳトランジスタＮＭ５３（定電流スイッチ）へ流れる。これにより、ＬＥＤ２１－２が、速やかに発光する。その結果、ＶＧＳ制御回路２３－２によりＮＭＯＳトランジスタＥＮＭ１－２及びＥＮＭ２－２のゲート－ソース間に順バイアスが印加され、ＡタイプスイッチＡＳＷ２がオン状態になる。また、制御信号ＡＩＮ２が“Ｌ”レベルから“Ｈ”レベルに遷移すると、ＴＯＮＡ生成回路４２ｂのカウンタＣＴ２０が、入力されたクロック信号のカウント動作を開始する。本例では、時刻ｔ５ａを起点としてＴＯＮＡ生成回路４２ｂのカウンタＣＴ２０のカウント結果に基づくデッドタイムＤＴ２ｂが経過した時刻が、時刻ｔ６ａに対応する。
【0180】
時刻ｔ６ａにおいて、制御信号ＴＯＮＡ２は、時刻ｔ５ａからデッドタイムＤＴ２ｂが経過したことに基づいて、“Ｈ”レベルから“Ｌ”レベルに遷移する。すると、ＬＥＤ駆動回路６０Ａ－２は、電流ＩＬ１を利用して増幅された電流ＩＬ４をＬＥＤ２１－２に流す。具体的には、ＬＥＤ電流（ＩＬ４）が、端子Ｔ１ａ（ＶＣＣ）から、ＬＥＤ２１－２のアノード及びカソードを介して、ＬＥＤ駆動回路６０Ａ－２のＮＭＯＳトランジスタＮＭ５３（定電流スイッチ）へ流れる。これにより、ＬＥＤ２１－２の発光が維持される。従って、ＡタイプスイッチＡＳＷ２は、時刻ｔ６ａの後もオン状態を維持する。
【0181】
時刻ｔ７ａにおける半導体装置１ａの動作は、時刻ｔ１ａにおける半導体装置１ａの動作と同様である。その後、半導体装置１ａは、入力信号ＶＩＮの変化に応じて、時刻ｔ１ａ～ｔ６ａで説明された動作を実行する。なお、４つのデッドタイムＤＴ１ａ、ＤＴ２ａ、ＤＴ１ｂ、及びＤＴ２ｂは、独立したカウンタＣＴにより決定されるパラメータである。従って、デッドタイムＤＴ１ａ、ＤＴ２ａ、ＤＴ１ｂ、及びＤＴ２ｂのそれぞれは、ドライバ回路４０ａ及び４０ｂの回路構成の修正によって簡便に変更され得る。
【0182】
以上のように、半導体装置１ａにおいて、ＡＳＷ制御回路ＡＣＮＴ１は、入力信号ＶＩＮが“Ｌ”レベルから“Ｈ”レベルへ遷移してからデッドタイムＤＴ１ａが経過した後にＬＥＤ２１－１を発光させ、入力信号ＶＩＮが“Ｈ”レベルから“Ｌ”レベルへ遷移してからデッドタイムＤＴ１ｂが経過する前にＬＥＤ２１－１の発光を停止させるように構成される。さらに、ＡＳＷ制御回路ＡＣＮＴ１は、入力信号ＶＩＮが“Ｌ”レベルから“Ｈ”レベルへ遷移してデッドタイムＤＴ１ａが経過してからさらにデッドタイムＤＴ２ａが経過するまで電流ＩＬ１及びＩＬ２の合計の電流に基づいてＬＥＤ２１－１を発光させ、デッドタイムＤＴ２ａが経過した後に電流ＩＬ１に基づいてＬＥＤ２１－１を発光させるように構成される。
【0183】
また、ＡＳＷ制御回路ＡＣＮＴ２は、入力信号ＶＩＮが“Ｌ”レベルから“Ｈ”レベルへ遷移してからデッドタイムＤＴ１ａが経過する前にＬＥＤ２１－２の発光を停止させ、入力信号ＶＩＮが“Ｈ”レベルから“Ｌ”レベルへ遷移してからデッドタイムＤＴ１ｂが経過した後にＬＥＤ２１－２を発光させるように構成される。さらに、ＡＳＷ制御回路ＡＣＮＴ２は、入力信号ＶＩＮが“Ｈ”レベルから“Ｌ”レベルへ遷移してデッドタイムＤＴ１ｂが経過してからさらにデッドタイムＤＴ２ｂが経過するまで電流ＩＬ１及びＩＬ２の合計の電流に基づいてＬＥＤ２１－２を発光させ、デッドタイムＤＴ２ｂが経過した後に電流ＩＬ１に基づいてＬＥＤ２１－２を発光させるように構成される。
【0184】
第２実施形態に係る半導体装置１ａのその他の動作は、第１実施形態に係る半導体装置１の動作と同様である。
【0185】
＜２－３＞第２実施形態の効果
第２実施形態に係る半導体装置１ａは、入力信号ＶＩＮが“Ｌ”レベルから“Ｈ”レベルに遷移した場合に、ＡタイプスイッチＡＳＷ１がオンするよりも前に、ＡタイプスイッチＡＳＷ２をオフさせることができる。同様に、半導体装置１ａは、入力信号ＶＩＮが“Ｈ”レベルから“Ｌ”レベルに遷移した場合に、ＡタイプスイッチＡＳＷ２がオンするよりも前に、ＡタイプスイッチＡＳＷ１をオフさせることができる。従って、半導体装置１ａは、第１実施形態と同様に、２つのスイッチ素子（ＡタイプスイッチＡＳＷ１及びＡＳＷ２）が同時にオンすることを抑制できる。第２実施形態に係る半導体装置１ａのその他の効果は、第１実施形態と同様である。このように、半導体装置１は、２つのＡタイプスイッチＡＳＷ１及びＡＳＷ２と、２つのＡＳＷ制御回路ＡＣＮＴ１及びＡＣＮＴ２とが組み合わされた半導体装置１ａのように構成されてもよい。つまり、半導体装置１は、出力に使用されるＮＭＯＳトランジスタの特性に応じて設計変更され得る。
第２実施形態に係る半導体装置１ａは、入力信号ＶＩＮが“Ｌ”レベルから“Ｈ”レベルに遷移した場合に、ＡタイプスイッチＡＳＷ１がオンするよりも前に、ＡタイプスイッチＡＳＷ２をオフさせることができる。同様に、半導体装置１ａは、入力信号ＶＩＮが“Ｈ”レベルから“Ｌ”レベルに遷移した場合に、ＡタイプスイッチＡＳＷ２がオンするよりも前に、ＡタイプスイッチＡＳＷ１をオフさせることができる。従って、半導体装置１ａは、第１実施形態と同様に、２つのスイッチ素子（ＡタイプスイッチＡＳＷ１及びＡＳＷ２）が同時にオンすることを抑制できる。第２実施形態に係る半導体装置１ａのその他の効果は、第１実施形態と同様である。このように、半導体装置１は、２つのＡタイプスイッチＡＳＷ１及びＡＳＷ２と、２つのＡＳＷ制御回路ＡＣＮＴ１及びＡＣＮＴ２とが組み合わされた半導体装置１ａのように構成されてもよい。つまり、半導体装置１は、出力に使用されるＮＭＯＳトランジスタの特性に応じて設計変更され得る。
【0186】
＜３＞変形例など
第１実施形態に係る半導体装置１と、第２実施形態に係る半導体装置１ａとのそれぞれは、テスターリレーやシーケンサーなどリードリレーや、水銀リレー、メカニカルリレーの代替として使用され得る。以上で説明された半導体装置１及び１ａは、以下のように構成されてもよい。
第１実施形態に係る半導体装置１と、第２実施形態に係る半導体装置１ａとのそれぞれは、テスターリレーやシーケンサーなどリードリレーや、水銀リレー、メカニカルリレーの代替として使用され得る。以上で説明された半導体装置１及び１ａは、以下のように構成されてもよい。
【0187】
図２８は、ＡＳＷ制御部２０に含まれた受光部２２及びＶＧＳ制御回路２３の回路構成の変形例を示す回路図である。図２８は、第１実施形態と同様の受光部２２の回路構成と、ＶＧＳ制御回路２３の回路構成の変形例（ＶＧＳ制御回路２３ａ）を示している。図２８に示すように、ＶＧＳ制御回路２３ａは、第１実施形態で説明されたＶＧＳ制御回路２３において、ＮＰＮトランジスタＮＰＮ２及びＮＰＮ３と抵抗素子Ｒ６３とが省略された構成を有する。また、ＶＧＳ制御回路２３ａでは、デプレッションＮＭＯＳトランジスタＮＭ６０のドレイン端と、ＮＰＮトランジスタＮＰＮ１のコレクタ端とのそれぞれが、ノードＮＤ４でなく、ノードＮＤ５に接続される。この場合、デプレッションＮＭＯＳトランジスタＮＭ６０とＮＰＮトランジスタＮＰＮ１とのそれぞれのオン抵抗が、第１実施形態の抵抗素子Ｒ６３と同様に使用される。受光部２２及びＶＧＳ制御回路２３ａの組は、第１実施形態の受光部２２及びＶＧＳ制御回路２３の組と同様に動作し、同様の効果を実現し得る。なお、デプレッションＮＭＯＳトランジスタＮＭ６０のドレイン端及びＮＰＮトランジスタＮＰＮ１のコレクタ端との組と、ノードＮＤ５との間に、抵抗素子Ｒ６２よりも低い抵抗値に設計された抵抗素子Ｒ６３（図示せず）が接続されてもよい。
【0188】
図２９は、ＢＳＷ制御部３０に含まれた受光部３２及びＶＧＳ制御回路３３の回路構成の変形例を示す回路図である。図２９は、第１実施形態と同様の受光部３２の回路構成と、ＶＧＳ制御回路３３の回路構成の変形例（ＶＧＳ制御回路３３ａ）を示している。図２９に示すように、ＶＧＳ制御回路３３ａは、第１実施形態で説明されたＶＧＳ制御回路３３において、ＮＰＮトランジスタＮＰＮ２及びＮＰＮ３とが省略された構成を有する。また、ＶＧＳ制御回路３３ａでは、ノードＮＤ４が、抵抗素子Ｒ６４を介してノードＮＤ５に接続される。また、デプレッションＮＭＯＳトランジスタＮＭ６０のドレイン端と、ＮＰＮトランジスタＮＰＮ１のコレクタ端とのそれぞれが、抵抗素子Ｒ６４よりも高い抵抗値に設計された抵抗素子Ｒ６５を介してノードＮＤ５に接続される。受光部３２及びＶＧＳ制御回路３３ａの組は、第１実施形態の受光部３２及びＶＧＳ制御回路３３の組と同様に動作し、同様の効果を実現し得る。
【0189】
図３０は、半導体装置１のパッケージＰＫＧの構成の変形例（パッケージＰＫＧｂ）を示すブロック図である。以下では、パッケージＰＫＧｂを備える半導体装置１のことを、“半導体装置１ｂ”と呼ぶ。パッケージＰＫＧｂは、例えば、ＡタイプスイッチＡＳＷ、ＢタイプスイッチＢＳＷ、集積回路１０ｂ、並びにＡＳＷ制御部２０ａ及びＢＳＷ制御部３０ａを含む。本例では、端子Ｔ３が省略されている。集積回路１０ｂは、定電圧回路１０１、ＤＴ回路１０２、ドライバ回路１０３ａ及び１０３ｂ、並びに信号生成回路１０４ａ及び１０４ｂを含む。ＡＳＷ制御部２０ａは、コイルＬ２１及びＬ２２、受信回路２５、並びにドライバ回路２６を含む。ＢＳＷ制御部３０ａは、コイルＬ３１及びＬ３２、受信回路３５、並びにドライバ回路３６を含む。コイルＬ２１及びＬ２２の組と、コイルＬ３１及びＬ３２の組とのそれぞれは、絶縁素子、又は磁気結合素子と呼ばれてもよい。
【0190】
定電圧回路１０１は、端子Ｔ１に印加された電源電圧ＶＣＣに基づいて、例えば、ＤＴ回路１０２、ドライバ回路１０３ａ及び１０３ｂ、並びに信号生成回路１０４ａ及び１０４ｂに一定の電圧ＶＲＥＧを供給する回路である。定電圧回路１０１は、例えば、リニアレギュレータである。ＤＴ回路１０２は、端子Ｔ２に入力された入力信号ＶＩＮに基づいて、ＡＳＷ制御部２０ａ及びＢＳＷ制御部３０ａのうち一方の絶縁素子を、他方の絶縁素子と異なるタイミングで動作させる。具体的には、ＤＴ回路１０２は、ドライバ回路１０３ａ及び信号生成回路１０４ａを介して、ＡＳＷ制御部２０ａの絶縁素子の動作を制御する。同様に、ＤＴ回路１０２は、ドライバ回路１０３ｂ及び信号生成回路１０４ｂを介して、ＢＳＷ制御部３０ａの絶縁素子の動作を制御する。ドライバ回路１０３ａは、ＡＳＷ制御部２０ａの絶縁素子を駆動する回路である。ドライバ回路１０３ａは、ＤＴ回路１０２の制御に基づいて生成した電圧を信号生成回路１０４ａに供給する。信号生成回路１０４ａは、ドライバ回路１０３ａから“Ｈ”レベルの電圧が供給された場合に、コイルＬ２１の一端に変調した電圧を送信する。ドライバ回路１０３ｂは、ＢＳＷ制御部３０ａの絶縁素子を駆動する回路である。ドライバ回路１０３ｂは、ＤＴ回路１０２の制御に基づいて生成した電圧を信号生成回路１０４ｂに供給する。信号生成回路１０４ｂは、ドライバ回路１０３ｂから“Ｈ”レベルの電圧が供給された場合に、コイルＬ３１の一端に変調した電圧を送信する。信号生成回路１０４ａ及び１０４ｂのそれぞれは、例えば、発振回路などを含む。
【0191】
コイルＬ２１の他端は、接地ノードに接続される。コイルＬ２１とコイルＬ２２とは、コイルＬ２１及びＬ２２間に設けられた図示せぬ絶縁層によって電気的に絶縁され、磁気結合している。コイルＬ２２の一端は、受信回路２５に接続される。コイルＬ２２の他端は、接地ノードに接続される。受信回路２５は、信号を受信する回路である。受信回路２５は、コイルＬ２２から受信した信号を復調し、復調した信号をドライバ回路２６に供給する。受信回路２５は、例えば、平滑回路などを含む。ドライバ回路２６は、受信回路２５から供給された電圧に基づいて、ＮＭＯＳトランジスタＥＮＭ１及びＥＮＭ１を駆動する回路である。ＡＳＷ制御部２０ａは、信号生成回路１０４ａから変調した電圧を受信した際に、ＮＭＯＳトランジスタＥＮＭ１及びＥＮＭ２のゲート端（ノードＮＧ＿Ａ）に正電圧を印加する。言い換えると、ＡＳＷ制御部２０ａは、信号生成回路１０４ａから変調した電圧を受信した際に、ＮＭＯＳトランジスタＥＮＭ１及びＥＮＭ２のゲート－ソース間に順方向の電圧を印加する。
【0192】
コイルＬ３１の他端は、接地ノードに接続される。コイルＬ３１とコイルＬ３２とは、コイルＬ３１及びＬ３２間に設けられた図示せぬ絶縁層によって電気的に絶縁され、磁気結合している。コイルＬ３２の一端は、受信回路３５に接続される。コイルＬ３２の他端は、接地ノードに接続される。受信回路３５は、信号を受信する回路である。受信回路３５は、コイルＬ３２から受信した信号を復調し、復調した信号をドライバ回路３６に供給する。受信回路３５は、例えば、平滑回路などを含む。ドライバ回路３６は、受信回路３５から供給された電圧に基づいて、ＮＭＯＳトランジスタＤＮＭ１及びＤＮＭ２を駆動する回路である。ＢＳＷ制御部３０ａは、信号生成回路１０４ｂから変調した電圧を受信した際に、ＮＭＯＳトランジスタＤＮＭ１及びＤＮＭ２のソース端（ノードＮＳ＿Ｂ）に正電圧を印加する。言い換えると、ＢＳＷ制御部３０ａは、信号生成回路１０４ｂから変調した電圧を受信した際に、ＮＭＯＳトランジスタＤＮＭ１及びＤＮＭ２のゲート－ソース間に逆方向の電圧を印加する。
【0193】
そして、ＡタイプスイッチＡＳＷ及びＢタイプスイッチＢＳＷ、集積回路１０ｂ、並びにＡＳＷ制御部２０ａ及びＢＳＷ制御部３０ａの組は、図２０と同様に動作する。ＡＳＷ制御部２０ａでは、磁気結合したコイルＬ２１及びＬ２２間で信号と電力が伝送され、ＡタイプスイッチＡＳＷの導通及び遮断が実行される。ＢＳＷ制御部３０ａでは、磁気結合したコイルＬ３１及びＬ３２間で信号と電力が伝送され、ＢタイプスイッチＢＳＷの導通及び遮断が実行される。このように、半導体装置１ｂは、磁気結合によりＡタイプスイッチＡＳＷ及びＢタイプスイッチＢＳＷを制御するように構成される。ＤＴ回路１０２は、第１実施形態のＡＳＷ制御回路ＡＣＮＴ及びＢＳＷ制御回路ＢＣＮＴと同様にデッドタイムＤＴ１～ＤＴ４を設定して、相補的にＡタイプスイッチＡＳＷ及びＢタイプスイッチＢＳＷを制御し得る。また、ドライバ回路１０３ａ及び１０３ｂのそれぞれは、第１実施形態のドライバ回路４０と同様の構成を有していてもよい。この場合、ドライバ回路１０３ａ及び１０３ｂのそれぞれは、制御信号ＲＵＳＨＯＮに基づいて、信号生成回路１０４ａ及び１０４ｂを駆動する電圧を上昇させる。このような場合においても、半導体装置１ｂは、第１実施形態と同様の効果を得ることができる。また、半導体装置１ｂにおいて、２つのＡタイプスイッチＡＳＷ１及びＡＳＷ２の組み合わせが使用されてもよい。この場合、半導体装置１ｂは、第２実施形態と同様に動作するように構成される。
【0194】
なお、半導体装置１ｂでは、磁気結合を利用する場合について例示したが、磁気結合の替わりに容量結合が利用されても良い。この場合、例えば、コイルＬ２１及びＬ２２の組と、コイルＬ３１及びＬ３２の組とのそれぞれが、容量結合素子であるキャパシタに置き換えられる。そして、ドライバ回路１０３ａ及び１０３ｂ、信号生成回路１０４ａ及び１０４ｂ、受信回路２５及び３５、並びにドライバ回路２６及び３６のそれぞれが、キャパシタを介して信号を伝送可能な構成に変更される。このような場合においても、半導体装置１ｂは、第１実施形態と同様の効果を得ることができる。さらに、図示しないが、絶縁結合素子は、各々ドライバ回路お及び受信回路に最適に接続されていればよい。絶縁結合素子、絶縁された、異なる二つの電源―接地点を有した構成で使用される。
【0195】
本明細書において、光結合により信号を伝送するＬＥＤ及び受光部（例えば、ＬＥＤ２１及び受光部２２）の組と、磁気結合により信号を伝送する２つのコイル（例えば、コイルＬ２１及びＬ２２）の組と、容量結合により信号を伝送するキャパシタのそれぞれは、“絶縁結合素子”と呼ばれてもよい。絶縁結合素子は、動作している場合に信号を伝送し、動作停止の場合に信号の伝送を停止するように構成される。例えば、ＡＳＷ制御部２０は、ＬＥＤ２１及び受光部２２により構成される絶縁結合素子から信号が伝送された場合、すなわち、対応付けられた絶縁結合素子が動作している場合に、ＡタイプスイッチＡＳＷを導通状態（オン状態）に制御するように構成される。また、ＡＳＷ制御部２０は、ＬＥＤ２１及び受光部２２により構成される絶縁結合素子から信号が伝送されていない場合、すなわち、対応付けられた絶縁結合素子が動作停止の場合に、ＡタイプスイッチＡＳＷを非導通状態（オフ状態）に制御するように構成される。ＢＳＷ制御部３０は、ＬＥＤ３１及び受光部３２により構成される絶縁結合素子から信号が伝送された場合、すなわち、対応付けられた絶縁結合素子が動作している場合に、ＢタイプスイッチＢＳＷを非導通状態（オフ状態）に制御するように構成される。また、ＢＳＷ制御部３０は、ＬＥＤ３１及び受光部３２により構成される絶縁結合素子から信号が伝送されていない場合、すなわち、対応付けられた絶縁結合素子が動作停止の場合に、ＢタイプスイッチＢＳＷを導通状態（オン状態）に制御するように構成される。
【0196】
本明細書において“Ｈ”レベルの電圧は、２値でデータを判定する際に、閾値以上の電圧に対応する。“Ｌ”レベルの電圧は、２値でデータを判定する際に、閾値よりも低い電圧に対応する。“接続”は、電気的に接続されている事を示し、例えば、間に別の素子を介することを除外しない。“電気的に接続される”は、電気的に接続されたものと同様に動作することが可能であれば、絶縁体を介していても良い。本明細書において、“導電型”は、“Ｎ型”又は“Ｐ型”に対応する。例えば、第１導電型のトランジスタは、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの一方に対応し、第２導電型のトランジスタは、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの他方に対応する。ＮＰＮトランジスタのコレクタ端及びエミッタ端は、トランジスタの一端及び他端と呼ばれても良い。同様に、ＮＭＯＳトランジスタのドレイン端及びソース端は、トランジスタの一端及び他端と呼ばれても良い。トランジスタの一端及び他端は、“第１端”及び“第２端”と呼ばれてもよい。接地ノードは、電源ノードと呼ばれてもよい。ＡＳＷ制御回路ＡＣＮＴ、ＡＣＮＴ１及びＡＣＮＴ２、並びにＢＳＷ制御回路ＢＣＮＴのそれぞれは、“スイッチ制御回路”と呼ばれてもよい。ＶＧＳ制御回路２３、２３ａ、３３ａ及び３３ｂのそれぞれは、“電圧制御回路”と呼ばれてもよい。以上で説明された半導体装置１及び１ａにおける各回路構成は、同様の機能及び動作が実現可能であれば、その他の回路構成であってもよい。
【0197】
なお、上記各実施形態の一部又は全部は、以下の付記のようにも記載され得るが、以下に限られるものではない。
【0198】
（付記１）
各々の一端が第１ノードに接続され、且つ各々のゲート端が第２ノードに接続された第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタを有する第１スイッチ素子と、
各々の一端が第３ノードに接続され、且つ各々のゲート端が第４ノードに接続された第３ＭＯＳトランジスタ及び第４ＭＯＳトランジスタを有する第２スイッチ素子と、
第１発光素子及び第２発光素子と、
上記第１発光素子により生成された光に基づいて電流を生成する第１受光素子と、
上記第２発光素子により生成された光に基づいて電流を生成する第２受光素子と、
上記第１受光素子により生成された電流に基づいて上記第２ノードに電圧を印加する第１電圧制御回路と、
上記第２受光素子により生成された電流に基づいて上記第３ノードに電圧を印加する第２電圧制御回路と、
入力信号が第１論理レベルから第２論理レベルへ遷移してから第１時間が経過した後に上記第１発光素子を発光させるように構成された第１スイッチ制御回路と、
上記入力信号が上記第２論理レベルから上記第１論理レベルへ遷移してから第２時間が経過した後に上記第２発光素子の発光を停止させるように構成された第２スイッチ制御回路と、
を備える、半導体装置。
各々の一端が第１ノードに接続され、且つ各々のゲート端が第２ノードに接続された第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタを有する第１スイッチ素子と、
各々の一端が第３ノードに接続され、且つ各々のゲート端が第４ノードに接続された第３ＭＯＳトランジスタ及び第４ＭＯＳトランジスタを有する第２スイッチ素子と、
第１発光素子及び第２発光素子と、
上記第１発光素子により生成された光に基づいて電流を生成する第１受光素子と、
上記第２発光素子により生成された光に基づいて電流を生成する第２受光素子と、
上記第１受光素子により生成された電流に基づいて上記第２ノードに電圧を印加する第１電圧制御回路と、
上記第２受光素子により生成された電流に基づいて上記第３ノードに電圧を印加する第２電圧制御回路と、
入力信号が第１論理レベルから第２論理レベルへ遷移してから第１時間が経過した後に上記第１発光素子を発光させるように構成された第１スイッチ制御回路と、
上記入力信号が上記第２論理レベルから上記第１論理レベルへ遷移してから第２時間が経過した後に上記第２発光素子の発光を停止させるように構成された第２スイッチ制御回路と、
を備える、半導体装置。
【0199】
（付記２）
上記第１スイッチ制御回路は、上記入力信号が上記第２論理レベルから上記第１論理レベルへ遷移してから上記第２時間が経過する前に上記第１発光素子の発光を停止させるように構成され、
上記第２スイッチ制御回路は、上記入力信号が上記第１論理レベルから上記第２論理レベルへ遷移してから上記第１時間が経過する前に上記第２発光素子を発光させるように構成される、
付記１に記載の半導体装置。
上記第１スイッチ制御回路は、上記入力信号が上記第２論理レベルから上記第１論理レベルへ遷移してから上記第２時間が経過する前に上記第１発光素子の発光を停止させるように構成され、
上記第２スイッチ制御回路は、上記入力信号が上記第１論理レベルから上記第２論理レベルへ遷移してから上記第１時間が経過する前に上記第２発光素子を発光させるように構成される、
付記１に記載の半導体装置。
【0200】
（付記３）
上記第１スイッチ制御回路は、上記入力信号が上記第１論理レベルから上記第２論理レベルへ遷移して上記第１時間が経過してからさらに第３時間が経過するまで第１電流に基づいて上記第１発光素子を発光させ、上記第３時間が経過した後に上記第１電流よりも少ない第２電流に基づいて上記第１発光素子を発光させるように構成され、
上記第２スイッチ制御回路は、上記入力信号が上記第１論理レベルから上記第２論理レベルへ遷移してから第４時間が経過するまで第３電流に基づいて上記第２発光素子を発光させ、上記第４時間が経過した後に上記第３電流よりも少ない第４電流に基づいて上記第２発光素子を発光させるように構成される、
付記１又は付記２に記載の半導体装置。
上記第１スイッチ制御回路は、上記入力信号が上記第１論理レベルから上記第２論理レベルへ遷移して上記第１時間が経過してからさらに第３時間が経過するまで第１電流に基づいて上記第１発光素子を発光させ、上記第３時間が経過した後に上記第１電流よりも少ない第２電流に基づいて上記第１発光素子を発光させるように構成され、
上記第２スイッチ制御回路は、上記入力信号が上記第１論理レベルから上記第２論理レベルへ遷移してから第４時間が経過するまで第３電流に基づいて上記第２発光素子を発光させ、上記第４時間が経過した後に上記第３電流よりも少ない第４電流に基づいて上記第２発光素子を発光させるように構成される、
付記１又は付記２に記載の半導体装置。
【0201】
（付記４）
電源電圧が供給されたことに基づいて、上記第１スイッチ素子の導通の制御を有効にする第１イネーブル信号と、上記第２スイッチ素子の導通の制御を有効にする第２イネーブル信号を生成するように構成されたイネーブル制御回路をさらに備え、
上記電源電圧が供給されたことに基づいて上記第１イネーブル信号が上記第１論理レベルから上記第２論理レベルに遷移するタイミングは、上記電源電圧が供給されたことに基づいて上記第２イネーブル信号が上記第１論理レベルから上記第２論理レベルに遷移するタイミングよりも遅く、
上記電源電圧の供給が停止されたことに基づいて上記第１イネーブル信号が上記第２論理レベルから上記第１論理レベルに遷移するタイミングは、上記電源電圧の供給が停止されたことに基づいて上記第２イネーブル信号が上記第２論理レベルから上記第１論理レベルに遷移するタイミングよりも早い、
付記１乃至付記３のいずれかに記載の半導体装置。
電源電圧が供給されたことに基づいて、上記第１スイッチ素子の導通の制御を有効にする第１イネーブル信号と、上記第２スイッチ素子の導通の制御を有効にする第２イネーブル信号を生成するように構成されたイネーブル制御回路をさらに備え、
上記電源電圧が供給されたことに基づいて上記第１イネーブル信号が上記第１論理レベルから上記第２論理レベルに遷移するタイミングは、上記電源電圧が供給されたことに基づいて上記第２イネーブル信号が上記第１論理レベルから上記第２論理レベルに遷移するタイミングよりも遅く、
上記電源電圧の供給が停止されたことに基づいて上記第１イネーブル信号が上記第２論理レベルから上記第１論理レベルに遷移するタイミングは、上記電源電圧の供給が停止されたことに基づいて上記第２イネーブル信号が上記第２論理レベルから上記第１論理レベルに遷移するタイミングよりも早い、
付記１乃至付記３のいずれかに記載の半導体装置。
【0202】
（付記５）
上記第１電圧制御回路は、上記第２ノードを充電する経路に接続された第１抵抗素子と、上記第１ノードを放電する経路に接続され、且つ上記第１抵抗素子よりも低い抵抗値を有する第２抵抗素子とを有し、
上記第２電圧制御回路は、上記第３ノードを充電する経路に接続された第３抵抗素子と、上記第４ノードを放電する経路に接続され、且つ上記第３抵抗素子よりも高い抵抗値を有する第４抵抗素子とを有する、
付記１乃至付記４のいずれかに記載の半導体装置。
上記第１電圧制御回路は、上記第２ノードを充電する経路に接続された第１抵抗素子と、上記第１ノードを放電する経路に接続され、且つ上記第１抵抗素子よりも低い抵抗値を有する第２抵抗素子とを有し、
上記第２電圧制御回路は、上記第３ノードを充電する経路に接続された第３抵抗素子と、上記第４ノードを放電する経路に接続され、且つ上記第３抵抗素子よりも高い抵抗値を有する第４抵抗素子とを有する、
付記１乃至付記４のいずれかに記載の半導体装置。
【0203】
（付記６）
上記第１ＭＯＳトランジスタ及び上記第２ＭＯＳトランジスタのそれぞれは、エンハンスメント型のＮチャネルＭＯＳＦＥＴであり、
上記第３ＭＯＳトランジスタ及び上記第４ＭＯＳトランジスタのそれぞれは、デプレッション型のＮチャネルＭＯＳＦＥＴである、
付記１乃至付記５のいずれかに記載の半導体装置。
上記第１ＭＯＳトランジスタ及び上記第２ＭＯＳトランジスタのそれぞれは、エンハンスメント型のＮチャネルＭＯＳＦＥＴであり、
上記第３ＭＯＳトランジスタ及び上記第４ＭＯＳトランジスタのそれぞれは、デプレッション型のＮチャネルＭＯＳＦＥＴである、
付記１乃至付記５のいずれかに記載の半導体装置。
【0204】
（付記７）
各々のソース端が第１ノードに接続され、且つ各々のゲート端が第２ノードに接続された第１トランジスタ及び第２トランジスタを有する第１スイッチ素子と、
各々のソース端が第３ノードに接続され、且つ各々のゲート端が第４ノードに接続された第３トランジスタ及び第４トランジスタを有する第２スイッチ素子と、
第１発光素子及び第２発光素子と、
上記第１発光素子により生成された光に基づいて電流を生成する第１受光素子と、
上記第２発光素子により生成された光に基づいて電流を生成する第２受光素子と、
上記第１受光素子により生成された電流に基づいて上記第２ノードに電圧を印加する第１電圧制御回路と、
上記第２受光素子により生成された電流に基づいて上記第４ノードに電圧を印加する第２電圧制御回路と、
入力信号が第１論理レベルから第２論理レベルへ遷移してから第１時間が経過した後に上記第１発光素子を発光させるように構成された第１スイッチ制御回路と、
上記入力信号が上記第２論理レベルから上記第１論理レベルへ遷移してから第２時間が経過した後に上記第２発光素子を発光させるように構成された第２スイッチ制御回路と、
を備える、半導体装置。
各々のソース端が第１ノードに接続され、且つ各々のゲート端が第２ノードに接続された第１トランジスタ及び第２トランジスタを有する第１スイッチ素子と、
各々のソース端が第３ノードに接続され、且つ各々のゲート端が第４ノードに接続された第３トランジスタ及び第４トランジスタを有する第２スイッチ素子と、
第１発光素子及び第２発光素子と、
上記第１発光素子により生成された光に基づいて電流を生成する第１受光素子と、
上記第２発光素子により生成された光に基づいて電流を生成する第２受光素子と、
上記第１受光素子により生成された電流に基づいて上記第２ノードに電圧を印加する第１電圧制御回路と、
上記第２受光素子により生成された電流に基づいて上記第４ノードに電圧を印加する第２電圧制御回路と、
入力信号が第１論理レベルから第２論理レベルへ遷移してから第１時間が経過した後に上記第１発光素子を発光させるように構成された第１スイッチ制御回路と、
上記入力信号が上記第２論理レベルから上記第１論理レベルへ遷移してから第２時間が経過した後に上記第２発光素子を発光させるように構成された第２スイッチ制御回路と、
を備える、半導体装置。
【0205】
（付記８）
上記第１スイッチ制御回路は、上記入力信号が上記第２論理レベルから上記第１論理レベルへ遷移してから上記第２時間が経過する前に上記第１発光素子の発光を停止させるように構成され、
上記第２スイッチ制御回路は、上記入力信号が上記第１論理レベルから上記第２論理レベルへ遷移してから上記第１時間が経過する前に上記第２発光素子の発光を停止させるように構成される、
付記７に記載の半導体装置。
上記第１スイッチ制御回路は、上記入力信号が上記第２論理レベルから上記第１論理レベルへ遷移してから上記第２時間が経過する前に上記第１発光素子の発光を停止させるように構成され、
上記第２スイッチ制御回路は、上記入力信号が上記第１論理レベルから上記第２論理レベルへ遷移してから上記第１時間が経過する前に上記第２発光素子の発光を停止させるように構成される、
付記７に記載の半導体装置。
【0206】
（付記９）
上記第１スイッチ制御回路は、上記入力信号が上記第１論理レベルから上記第２論理レベルへ遷移して上記第１時間が経過してからさらに第３時間が経過するまで第１電流に基づいて上記第１発光素子を発光させ、上記第３時間が経過した後に上記第１電流よりも少ない第２電流に基づいて上記第１発光素子を発光させるように構成され、
上記第２スイッチ制御回路は、上記入力信号が上記第２論理レベルから上記第１論理レベルへ遷移してから上記第２時間が経過してからさらに第４時間が経過するまで第３電流に基づいて上記第２発光素子を発光させ、上記第４時間が経過した後に上記第３電流よりも少ない第４電流に基づいて上記第２発光素子を発光させるように構成される、
付記７又は付記８に記載の半導体装置。
上記第１スイッチ制御回路は、上記入力信号が上記第１論理レベルから上記第２論理レベルへ遷移して上記第１時間が経過してからさらに第３時間が経過するまで第１電流に基づいて上記第１発光素子を発光させ、上記第３時間が経過した後に上記第１電流よりも少ない第２電流に基づいて上記第１発光素子を発光させるように構成され、
上記第２スイッチ制御回路は、上記入力信号が上記第２論理レベルから上記第１論理レベルへ遷移してから上記第２時間が経過してからさらに第４時間が経過するまで第３電流に基づいて上記第２発光素子を発光させ、上記第４時間が経過した後に上記第３電流よりも少ない第４電流に基づいて上記第２発光素子を発光させるように構成される、
付記７又は付記８に記載の半導体装置。
【0207】
（付記１０）
上記第１トランジスタ、上記第２トランジスタ、上記第３トランジスタ、及び上記第４トランジスタのそれぞれは、エンハンスメント型のＮチャネルＭＯＳＦＥＴである、
付記７乃至付記９のいずれかに記載の半導体装置。
上記第１トランジスタ、上記第２トランジスタ、上記第３トランジスタ、及び上記第４トランジスタのそれぞれは、エンハンスメント型のＮチャネルＭＯＳＦＥＴである、
付記７乃至付記９のいずれかに記載の半導体装置。
【0208】
（付記１１）
第１スイッチ素子と、
第２スイッチ素子と、
第１絶縁結合素子及び第２絶縁結合素子と、
上記第１絶縁結合素子が信号を伝送している場合に上記第１スイッチ素子を導通状態に制御し、上記第１絶縁結合素子が信号を伝送していない場合に上記第１スイッチ素子を非導通状態に制御するように構成された第１制御回路と、
上記第２絶縁結合素子が信号を伝送している場合に上記第２スイッチ素子を非導通状態に制御し、上記第２絶縁結合素子が信号を伝送していない場合に上記第２スイッチ素子を導通状態に制御するように構成された第２制御回路と、
入力信号が第１論理レベルから第２論理レベルへ遷移してから第１時間が経過した後に上記第１絶縁結合素子に信号を伝送させるように構成された第１スイッチ制御回路と、
上記入力信号が上記第２論理レベルから上記第１論理レベルへ遷移してから第２時間が経過した後に上記第２絶縁結合素子の信号の伝送を停止させるように構成された第２スイッチ制御回路と、
を備える、半導体装置。
第１スイッチ素子と、
第２スイッチ素子と、
第１絶縁結合素子及び第２絶縁結合素子と、
上記第１絶縁結合素子が信号を伝送している場合に上記第１スイッチ素子を導通状態に制御し、上記第１絶縁結合素子が信号を伝送していない場合に上記第１スイッチ素子を非導通状態に制御するように構成された第１制御回路と、
上記第２絶縁結合素子が信号を伝送している場合に上記第２スイッチ素子を非導通状態に制御し、上記第２絶縁結合素子が信号を伝送していない場合に上記第２スイッチ素子を導通状態に制御するように構成された第２制御回路と、
入力信号が第１論理レベルから第２論理レベルへ遷移してから第１時間が経過した後に上記第１絶縁結合素子に信号を伝送させるように構成された第１スイッチ制御回路と、
上記入力信号が上記第２論理レベルから上記第１論理レベルへ遷移してから第２時間が経過した後に上記第２絶縁結合素子の信号の伝送を停止させるように構成された第２スイッチ制御回路と、
を備える、半導体装置。
【0209】
（付記１２）
上記第１スイッチ制御回路は、上記入力信号が上記第２論理レベルから上記第１論理レベルへ遷移してから上記第２時間が経過する前に上記第１絶縁結合素子の信号の伝送を停止させるように構成され、
上記第２スイッチ制御回路は、上記入力信号が上記第１論理レベルから上記第２論理レベルへ遷移してから上記第１時間が経過する前に上記第２絶縁結合素子に信号を伝送させるように構成される、
付記１１に記載の半導体装置。
上記第１スイッチ制御回路は、上記入力信号が上記第２論理レベルから上記第１論理レベルへ遷移してから上記第２時間が経過する前に上記第１絶縁結合素子の信号の伝送を停止させるように構成され、
上記第２スイッチ制御回路は、上記入力信号が上記第１論理レベルから上記第２論理レベルへ遷移してから上記第１時間が経過する前に上記第２絶縁結合素子に信号を伝送させるように構成される、
付記１１に記載の半導体装置。
【0210】
（付記１３）
上記第１スイッチ制御回路は、上記入力信号が上記第１論理レベルから上記第２論理レベルへ遷移して上記第１時間が経過してからさらに第３時間が経過するまで上記第１絶縁結合素子の信号の伝送を促進させるように構成され、
上記第２スイッチ制御回路は、上記入力信号が上記第１論理レベルから上記第２論理レベルへ遷移してから第４時間が経過するまで上記第２絶縁結合素子の信号の伝送を促進させるように構成される、
付記１１又は付記１２に記載の半導体装置。
上記第１スイッチ制御回路は、上記入力信号が上記第１論理レベルから上記第２論理レベルへ遷移して上記第１時間が経過してからさらに第３時間が経過するまで上記第１絶縁結合素子の信号の伝送を促進させるように構成され、
上記第２スイッチ制御回路は、上記入力信号が上記第１論理レベルから上記第２論理レベルへ遷移してから第４時間が経過するまで上記第２絶縁結合素子の信号の伝送を促進させるように構成される、
付記１１又は付記１２に記載の半導体装置。
【0211】
（付記１４）
第１スイッチ素子と、
第２スイッチ素子と、
第１絶縁結合素子及び第２絶縁結合素子と、
上記第１絶縁結合素子が信号を伝送している場合に上記第１スイッチ素子を導通状態に制御し、上記第１絶縁結合素子が信号を伝送していない場合に上記第１スイッチ素子を非導通状態に制御するように構成された第１制御回路と、
上記第２絶縁結合素子が信号を伝送している場合に上記第２スイッチ素子を導通状態に制御し、上記第２絶縁結合素子が信号を伝送していない場合に上記第２スイッチ素子を非導通状態に制御するように構成された第２制御回路と、
入力信号が第１論理レベルから第２論理レベルへ遷移してから第１時間が経過した後に上記第１絶縁結合素子に信号を伝送させるように構成された第１スイッチ制御回路と、
上記入力信号が上記第２論理レベルから上記第１論理レベルへ遷移してから第２時間が経過した後に上記第２絶縁結合素子の信号を伝送させるように構成された第２スイッチ制御回路と、
を備える、半導体装置。
第１スイッチ素子と、
第２スイッチ素子と、
第１絶縁結合素子及び第２絶縁結合素子と、
上記第１絶縁結合素子が信号を伝送している場合に上記第１スイッチ素子を導通状態に制御し、上記第１絶縁結合素子が信号を伝送していない場合に上記第１スイッチ素子を非導通状態に制御するように構成された第１制御回路と、
上記第２絶縁結合素子が信号を伝送している場合に上記第２スイッチ素子を導通状態に制御し、上記第２絶縁結合素子が信号を伝送していない場合に上記第２スイッチ素子を非導通状態に制御するように構成された第２制御回路と、
入力信号が第１論理レベルから第２論理レベルへ遷移してから第１時間が経過した後に上記第１絶縁結合素子に信号を伝送させるように構成された第１スイッチ制御回路と、
上記入力信号が上記第２論理レベルから上記第１論理レベルへ遷移してから第２時間が経過した後に上記第２絶縁結合素子の信号を伝送させるように構成された第２スイッチ制御回路と、
を備える、半導体装置。
【0212】
（付記１５）
上記第１スイッチ制御回路は、上記入力信号が上記第２論理レベルから上記第１論理レベルへ遷移してから上記第２時間が経過する前に上記第１絶縁結合素子の信号の伝送を停止させるように構成され、
上記第２スイッチ制御回路は、上記入力信号が上記第１論理レベルから上記第２論理レベルへ遷移してから上記第１時間が経過する前に上記第２絶縁結合素子の信号の伝送を停止させるように構成される、
付記１４に記載の半導体装置。
上記第１スイッチ制御回路は、上記入力信号が上記第２論理レベルから上記第１論理レベルへ遷移してから上記第２時間が経過する前に上記第１絶縁結合素子の信号の伝送を停止させるように構成され、
上記第２スイッチ制御回路は、上記入力信号が上記第１論理レベルから上記第２論理レベルへ遷移してから上記第１時間が経過する前に上記第２絶縁結合素子の信号の伝送を停止させるように構成される、
付記１４に記載の半導体装置。
【0213】
（付記１６）
上記第１スイッチ制御回路は、上記入力信号が上記第１論理レベルから上記第２論理レベルへ遷移して上記第１時間が経過してからさらに第３時間が経過するまで上記第１絶縁結合素子の信号の伝送を促進させるように構成され、
上記第２スイッチ制御回路は、上記入力信号が上記第２論理レベルから上記第１論理レベルへ遷移して上記第２時間が経過してからさらに第４時間が経過するまで上記第２絶縁結合素子の信号の伝送動作を促進させるように構成される、
付記１４又は付記１５に記載の半導体装置。
上記第１スイッチ制御回路は、上記入力信号が上記第１論理レベルから上記第２論理レベルへ遷移して上記第１時間が経過してからさらに第３時間が経過するまで上記第１絶縁結合素子の信号の伝送を促進させるように構成され、
上記第２スイッチ制御回路は、上記入力信号が上記第２論理レベルから上記第１論理レベルへ遷移して上記第２時間が経過してからさらに第４時間が経過するまで上記第２絶縁結合素子の信号の伝送動作を促進させるように構成される、
付記１４又は付記１５に記載の半導体装置。
【0214】
（付記１７）
電源電圧が供給されたことに基づいて、上記第１スイッチ素子の導通の制御を有効にする第１イネーブル信号と、上記第２スイッチ素子の導通の制御を有効にする第２イネーブル信号を生成するように構成されたイネーブル制御回路をさらに備え、
上記電源電圧が供給されたことに基づいて上記第１イネーブル信号が上記第１論理レベルから上記第２論理レベルに遷移するタイミングは、上記電源電圧が供給されたことに基づいて上記第２イネーブル信号が上記第１論理レベルから上記第２論理レベルに遷移するタイミングよりも遅く、
上記電源電圧の供給が停止されたことに基づいて上記第１イネーブル信号が上記第２論理レベルから上記第１論理レベルに遷移するタイミングは、上記電源電圧の供給が停止されたことに基づいて上記第２イネーブル信号が上記第２論理レベルから上記第１論理レベルに遷移するタイミングよりも早い、
付記１１乃至付記１６のいずれかに記載の半導体装置。
電源電圧が供給されたことに基づいて、上記第１スイッチ素子の導通の制御を有効にする第１イネーブル信号と、上記第２スイッチ素子の導通の制御を有効にする第２イネーブル信号を生成するように構成されたイネーブル制御回路をさらに備え、
上記電源電圧が供給されたことに基づいて上記第１イネーブル信号が上記第１論理レベルから上記第２論理レベルに遷移するタイミングは、上記電源電圧が供給されたことに基づいて上記第２イネーブル信号が上記第１論理レベルから上記第２論理レベルに遷移するタイミングよりも遅く、
上記電源電圧の供給が停止されたことに基づいて上記第１イネーブル信号が上記第２論理レベルから上記第１論理レベルに遷移するタイミングは、上記電源電圧の供給が停止されたことに基づいて上記第２イネーブル信号が上記第２論理レベルから上記第１論理レベルに遷移するタイミングよりも早い、
付記１１乃至付記１６のいずれかに記載の半導体装置。
【0215】
（付記１８）
上記第１絶縁結合素子及び上記第２絶縁結合素子のそれぞれは、光結合を利用して信号を伝送するように構成される、
付記１１乃至付記１７のいずれかに記載の半導体装置。
上記第１絶縁結合素子及び上記第２絶縁結合素子のそれぞれは、光結合を利用して信号を伝送するように構成される、
付記１１乃至付記１７のいずれかに記載の半導体装置。
【0216】
（付記１９）
上記第１絶縁結合素子及び上記第２絶縁結合素子のそれぞれは、磁気結合を利用して信号を伝送するように構成される、
付記１１乃至付記１７のいずれかに記載の半導体装置。
上記第１絶縁結合素子及び上記第２絶縁結合素子のそれぞれは、磁気結合を利用して信号を伝送するように構成される、
付記１１乃至付記１７のいずれかに記載の半導体装置。
【0217】
（付記２０）
上記第１絶縁結合素子及び上記第２絶縁結合素子のそれぞれは、容量結合を利用して信号を伝送するように構成される、
付記１１乃至付記１７のいずれかに記載の半導体装置。
上記第１絶縁結合素子及び上記第２絶縁結合素子のそれぞれは、容量結合を利用して信号を伝送するように構成される、
付記１１乃至付記１７のいずれかに記載の半導体装置。
【0218】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0219】
１，１ａ…半導体装置、１０，１０ａ，１０ｂ…集積回路、１１…起動回路、１２…電源回路、１３…リセット回路、１４，１４ａ…イネーブル制御回路、１５…発振回路、１６…入力回路、１７…ＬＥＤテスト回路、１８，１８ａ…ＬＥＤ制御回路、２０，２０－１，２０－２，２０ａ…ＡＳＷ制御部、２１，２１－１，２１－２，３１…ＬＥＤ、２２，２２－１，２２－２，３２…受光部、２２ａ，２２ｂ，２２ｃ…フォトダイオードアレイ、２３，２３－１，２３－２，２３ａ，３３，３３ａ…ＶＧＳ制御回路、２４，３４…電流調整回路、３０，３０ａ…ＢＳＷ制御部、４０…ドライバ回路、４０ａ，４０ｂ…ドライバ回路、４１，４１ａ，４１ｂ…ＡＩＮ生成回路、４２，４２ａ，４２ｂ…ＴＯＮＡ生成回路、５０…ドライバ回路、５１…ＢＩＮ生成回路、５２…ＴＯＮＢ生成回路、６０，６０Ａ，６０Ａ－１，６０Ａ－２，６０Ｂ…ＬＥＤ駆動回路、６２…抵抗素子、１３１…インバータ、１３２…遅延回路、１３３…ＡＮＤ回路、１３３…論理積回路、ＡＳＷ，ＡＳＷ１，ＡＳＷ２…Ａタイプスイッチ、ＢＳＷ…Ｂタイプスイッチ、ＡＣＮＴ１，ＡＣＮＴ２…ＡＳＷ制御回路、ＡＥＮＢ１，ＡＥＮＢ２…イネーブル信号、ＣＬＫ…クロック信号、ＡＩＮ，ＡＩＮ１，ＡＩＮ２，ＢＩＮ，ＴＯＮＡ，ＴＯＮＡ１，ＴＯＮＡ２，ＴＯＮＢ…制御信号、ＮＭ…ＮＭＯＳトランジスタ、ＤＮＭ…デプレッション型ＮＭＯＳトランジスタ、ＥＮＭ…エンハンスメント型ＮＭＯＳトランジスタ、ＮＰＮ…ＮＰＮトランジスタ、ＰＭ…ＰＭＯＳトランジスタ、ＣＴ…カウンタ、ＤＣ…遅延回路、ＦＦ…フリップフロップ回路、ＩＶ…インバータ、Ｒ…抵抗素子、ＡＮ…論理積回路、ＯＲ…論理和回路、ＮＲ…否定論理和回路、ＰＤ…フォトダイオード、Ｔ１～Ｔ８…端子、ＰＫＧ，ＰＫＧａ，ＰＫＧｂ…パッケージ、ＺＤ…ツェナーダイオード、１０１…定電圧回路、１０２…ＤＴ回路、１０３ａ，１０３ｂ，２６，３６…ドライバ回路、１０４ａ，１０４ｂ…信号生成回路、２５，３５…受信回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
