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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024135239
(43)【公開日】2024-10-04
(54)【発明の名称】高周波半導体集積回路
(51)【国際特許分類】
H03K 17/00 20060101AFI20240927BHJP
H03K 17/693 20060101ALI20240927BHJP
H03K 17/687 20060101ALI20240927BHJP
【ＦＩ】
H03K17/00 E
H03K17/693 A
H03K17/687 G
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2023045829
(22)【出願日】2023-03-22
(71)【出願人】
【識別番号】000003078
【氏名又は名称】株式会社東芝
(71)【出願人】
【識別番号】317011920
【氏名又は名称】東芝デバイス＆ストレージ株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】寺口 貴之
【テーマコード（参考）】
5J055
【Ｆターム（参考）】
5J055AX02
5J055AX54
5J055BX04
5J055CX03
5J055DX13
5J055DX22
5J055DX44
5J055EX07
5J055EY01
5J055EY21
5J055GX01
5J055GX04
(57)【要約】
【課題】スイッチング制御に伴うインピーダンスの変動を抑制し、スイッチング速度を向上する。
【解決手段】実施形態によれば、高周波半導体集積回路は、第１入力端子ＲＦＣと、第２入力端子ＣＴＲＬと、第１出力端子ＲＦ１と、第２出力端子ＲＦ２と、第１スイッチ回路ＳＷ１ａと、第２スイッチ回路ＳＷ２ａと、第３スイッチ回路ＳＷ１ｂと、第４スイッチ回路ＳＷ２ｂとを含む。第１入力端子の接続先を第１出力端子から第２出力端子に切り替える場合、第１スイッチ回路をオン状態からオフ状態にする第１切り替え動作及び第２スイッチ回路をオフ状態からオン状態にする第２切り替え動作が完了した後に、第３スイッチ回路をオン状態からオフ状態にする第３切り替え動作及び第４スイッチ回路をオフ状態からオン状態にする第４切り替え動作が完了する。
【選択図】図１
【解決手段】実施形態によれば、高周波半導体集積回路は、第１入力端子ＲＦＣと、第２入力端子ＣＴＲＬと、第１出力端子ＲＦ１と、第２出力端子ＲＦ２と、第１スイッチ回路ＳＷ１ａと、第２スイッチ回路ＳＷ２ａと、第３スイッチ回路ＳＷ１ｂと、第４スイッチ回路ＳＷ２ｂとを含む。第１入力端子の接続先を第１出力端子から第２出力端子に切り替える場合、第１スイッチ回路をオン状態からオフ状態にする第１切り替え動作及び第２スイッチ回路をオフ状態からオン状態にする第２切り替え動作が完了した後に、第３スイッチ回路をオン状態からオフ状態にする第３切り替え動作及び第４スイッチ回路をオフ状態からオン状態にする第４切り替え動作が完了する。
【選択図】図１
【特許請求の範囲】
【請求項1】
高周波信号を受信する第１入力端子と、
制御信号を受信する第２入力端子と、
前記高周波信号を出力する第１出力端子と、
前記高周波信号を出力する第２出力端子と、
前記第１入力端子と前記第１出力端子との電気的接続を制御する第１スイッチ回路と、
前記第１入力端子と前記第２出力端子との電気的接続を制御する第２スイッチ回路と、
前記第１入力端子と前記第１出力端子との電気的接続を制御し、前記第１スイッチ回路と並列に接続された第３スイッチ回路と、
前記第１入力端子と前記第２出力端子との電気的接続を制御し、前記第２スイッチ回路と並列に接続された第４スイッチ回路と
を備え、
前記第１入力端子の接続先を前記第１出力端子から前記第２出力端子に切り替える場合、前記第１スイッチ回路をオン状態からオフ状態にする第１切り替え動作及び前記第２スイッチ回路をオフ状態からオン状態にする第２切り替え動作が完了した後に、前記第３スイッチ回路をオン状態からオフ状態にする第３切り替え動作及び前記第４スイッチ回路をオフ状態からオン状態にする第４切り替え動作が完了する、
高周波半導体集積回路。
制御信号を受信する第２入力端子と、
前記高周波信号を出力する第１出力端子と、
前記高周波信号を出力する第２出力端子と、
前記第１入力端子と前記第１出力端子との電気的接続を制御する第１スイッチ回路と、
前記第１入力端子と前記第２出力端子との電気的接続を制御する第２スイッチ回路と、
前記第１入力端子と前記第１出力端子との電気的接続を制御し、前記第１スイッチ回路と並列に接続された第３スイッチ回路と、
前記第１入力端子と前記第２出力端子との電気的接続を制御し、前記第２スイッチ回路と並列に接続された第４スイッチ回路と
を備え、
前記第１入力端子の接続先を前記第１出力端子から前記第２出力端子に切り替える場合、前記第１スイッチ回路をオン状態からオフ状態にする第１切り替え動作及び前記第２スイッチ回路をオフ状態からオン状態にする第２切り替え動作が完了した後に、前記第３スイッチ回路をオン状態からオフ状態にする第３切り替え動作及び前記第４スイッチ回路をオフ状態からオン状態にする第４切り替え動作が完了する、
高周波半導体集積回路。
【請求項2】
前記第１スイッチ回路の前記第１切り替え動作及び前記第３スイッチ回路の前記第３切り替え動作は、前記制御信号に基づいてそれぞれ実行され、
前記第２スイッチ回路の前記第２切り替え動作及び前記第４スイッチ回路の前記第４切り替え動作は、前記制御信号の反転信号に基づいてそれぞれ実行される、
請求項１に記載の高周波半導体集積回路。
前記第２スイッチ回路の前記第２切り替え動作及び前記第４スイッチ回路の前記第４切り替え動作は、前記制御信号の反転信号に基づいてそれぞれ実行される、
請求項１に記載の高周波半導体集積回路。
【請求項3】
前記第３スイッチ回路の前記第３切り替え動作の切り替え時間は、前記第１スイッチ回路の前記第１切り替え動作の切り替え時間よりも長く、前記第４スイッチ回路の前記第４切り替え動作の切り替え時間は、前記第２スイッチ回路の前記第２切り替え動作の切り替え時間よりも長い、
請求項１に記載の高周波半導体集積回路。
請求項１に記載の高周波半導体集積回路。
【請求項4】
前記第１スイッチ回路は、直列に接続された複数の第１トランジスタ及び前記複数の第１トランジスタのゲートにそれぞれ接続された複数の第１抵抗素子を含み、
前記第２スイッチ回路は、直列に接続された複数の第２トランジスタ及び前記複数の第２トランジスタのゲートにそれぞれ接続された複数の第２抵抗素子を含み、
前記第３スイッチ回路は、直列に接続され複数の第３トランジスタ及び前記複数の第３トランジスタのゲートにそれぞれ接続された複数の第３抵抗素子を含み、
前記第４スイッチ回路は、直列に接続され複数の第４トランジスタ及び前記複数の第４トランジスタのゲートにそれぞれ接続された複数の第４抵抗素子を含み、
前記複数の第１トランジスタ及び前記複数の第２トランジスタの各々のゲート幅は、前記複数の第３トランジスタ及び前記複数の第４トランジスタの各々のゲート幅よりも短い、
請求項３に記載の高周波半導体集積回路。
前記第２スイッチ回路は、直列に接続された複数の第２トランジスタ及び前記複数の第２トランジスタのゲートにそれぞれ接続された複数の第２抵抗素子を含み、
前記第３スイッチ回路は、直列に接続され複数の第３トランジスタ及び前記複数の第３トランジスタのゲートにそれぞれ接続された複数の第３抵抗素子を含み、
前記第４スイッチ回路は、直列に接続され複数の第４トランジスタ及び前記複数の第４トランジスタのゲートにそれぞれ接続された複数の第４抵抗素子を含み、
前記複数の第１トランジスタ及び前記複数の第２トランジスタの各々のゲート幅は、前記複数の第３トランジスタ及び前記複数の第４トランジスタの各々のゲート幅よりも短い、
請求項３に記載の高周波半導体集積回路。
【請求項5】
前記複数の第１抵抗素子、前記複数の第２抵抗素子、前記複数の第３抵抗素子、及び前記複数の第４抵抗素子の各々の抵抗値は同じである、
請求項４に記載の高周波半導体集積回路。
請求項４に記載の高周波半導体集積回路。
【請求項6】
前記第１スイッチ回路は、直列に接続された複数の第１トランジスタ及び前記複数の第１トランジスタのゲートにそれぞれ接続された複数の第１抵抗素子を含み、
前記第２スイッチ回路は、直列に接続された複数の第２トランジスタ及び前記複数の第２トランジスタのゲートにそれぞれ接続された複数の第２抵抗素子を含み、
前記第３スイッチ回路は、直列に接続され複数の第３トランジスタ及び前記複数の第３トランジスタのゲートにそれぞれ接続された複数の第３抵抗素子を含み、
前記第４スイッチ回路は、直列に接続され複数の第４トランジスタ及び前記複数の第４トランジスタのゲートにそれぞれ接続された複数の第４抵抗素子を含み、
前記複数の第１抵抗素子及び前記複数の第２抵抗素子の各々の抵抗値は、前記複数の第３抵抗素子及び前記複数の第４抵抗素子の各々の抵抗値よりも小さい、
請求項３に記載の高周波半導体集積回路。
前記第２スイッチ回路は、直列に接続された複数の第２トランジスタ及び前記複数の第２トランジスタのゲートにそれぞれ接続された複数の第２抵抗素子を含み、
前記第３スイッチ回路は、直列に接続され複数の第３トランジスタ及び前記複数の第３トランジスタのゲートにそれぞれ接続された複数の第３抵抗素子を含み、
前記第４スイッチ回路は、直列に接続され複数の第４トランジスタ及び前記複数の第４トランジスタのゲートにそれぞれ接続された複数の第４抵抗素子を含み、
前記複数の第１抵抗素子及び前記複数の第２抵抗素子の各々の抵抗値は、前記複数の第３抵抗素子及び前記複数の第４抵抗素子の各々の抵抗値よりも小さい、
請求項３に記載の高周波半導体集積回路。
【請求項7】
前記複数の第１トランジスタ、前記複数の第２トランジスタ、前記複数の第３トランジスタ、及び前記複数の第４トランジスタの各々のゲート幅は同じである、
請求項６に記載の高周波半導体集積回路。
請求項６に記載の高周波半導体集積回路。
【請求項8】
前記第２入力端子に接続され、前記制御信号を受信する第３入力端子、前記第１スイッチ回路に接続され前記制御信号を出力する第３出力端子、及び前記第２スイッチ回路に接続され前記制御信号の前記反転信号を出力する第４出力端子を含む第１バッファと、
一方の端子が前記第１バッファの前記第３出力端子に接続され、他方の端子が前記第３スイッチ回路に接続された第５抵抗素子と、
一方の端子が前記第１バッファの前記第４出力端子に接続され、他方の端子が前記第４スイッチ回路に接続された第６抵抗素子と
を更に備える、
請求項２に記載の高周波半導体集積回路。
一方の端子が前記第１バッファの前記第３出力端子に接続され、他方の端子が前記第３スイッチ回路に接続された第５抵抗素子と、
一方の端子が前記第１バッファの前記第４出力端子に接続され、他方の端子が前記第４スイッチ回路に接続された第６抵抗素子と
を更に備える、
請求項２に記載の高周波半導体集積回路。
【請求項9】
前記第２入力端子に接続され、前記制御信号を受信する第４入力端子、前記第１スイッチ回路に接続され前記制御信号を出力する第５出力端子、及び前記第２スイッチ回路に接続され前記制御信号の前記反転信号を出力する第６出力端子を含む第２バッファと、
前記第２入力端子に接続され、前記制御信号を遅延させる第１遅延回路と、
前記第１遅延回路に接続され、前記第１遅延回路により遅延された前記制御信号を受信する第５入力端子、前記第３スイッチ回路に接続され、前記第１遅延回路により遅延された前記制御信号を出力する第７出力端子、及び前記第４スイッチ回路に接続され、前記第１遅延回路により遅延された前記制御信号の前記反転信号を出力する第８出力端子を含む第３バッファと
を更に備える、
請求項２に記載の高周波半導体集積回路。
前記第２入力端子に接続され、前記制御信号を遅延させる第１遅延回路と、
前記第１遅延回路に接続され、前記第１遅延回路により遅延された前記制御信号を受信する第５入力端子、前記第３スイッチ回路に接続され、前記第１遅延回路により遅延された前記制御信号を出力する第７出力端子、及び前記第４スイッチ回路に接続され、前記第１遅延回路により遅延された前記制御信号の前記反転信号を出力する第８出力端子を含む第３バッファと
を更に備える、
請求項２に記載の高周波半導体集積回路。
【請求項10】
前記第２入力端子に接続され、前記制御信号を受信する第６入力端子、前記第１スイッチ回路に接続され前記制御信号を出力する第９出力端子、及び前記第２スイッチ回路に接続され前記制御信号の前記反転信号を出力する第１０出力端子を含む第４バッファと、
前記第９出力端子に接続され、前記第３スイッチ回路に、前記制御信号を遅延して送信する第２遅延回路と、
前記第１０出力端子に接続され、前記第４スイッチ回路に、前記制御信号の前記反転信号を遅延して送信する第３遅延回路と
を更に備える、
請求項２に記載の高周波半導体集積回路。
前記第９出力端子に接続され、前記第３スイッチ回路に、前記制御信号を遅延して送信する第２遅延回路と、
前記第１０出力端子に接続され、前記第４スイッチ回路に、前記制御信号の前記反転信号を遅延して送信する第３遅延回路と
を更に備える、
請求項２に記載の高周波半導体集積回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、高周波半導体集積回路に関する。
【背景技術】
【0002】
高周波半導体集積回路の１つとして、高周波信号に対応した半導体スイッチ回路が知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１８－２０１０６９号公報
【特許文献2】特開２０１３－４８３９０号公報
【特許文献3】特表２０１５－５２３８１０号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
スイッチング制御に伴うインピーダンスの変動を抑制し、スイッチング速度を向上できる高周波半導体集積回路を提供する。
【課題を解決するための手段】
【0005】
実施形態に係る高周波半導体集積回路は、高周波信号を受信する第１入力端子と、制御信号を受信する第２入力端子と、高周波信号を出力する第１出力端子と、高周波信号を出力する第２出力端子と、第１入力端子と第１出力端子との電気的接続を制御する第１スイッチ回路と、第１入力端子と第２出力端子との電気的接続を制御する第２スイッチ回路と、第１入力端子と第１出力端子との電気的接続を制御し、第１スイッチ回路と並列に接続された第３スイッチ回路と、第１入力端子と第２出力端子との電気的接続を制御し、第２スイッチ回路と並列に接続された第４スイッチ回路とを含む。第１入力端子の接続先を第１出力端子から第２出力端子に切り替える場合、第１スイッチ回路をオン状態からオフ状態にする第１切り替え動作及び第２スイッチ回路をオフ状態からオン状態にする第２切り替え動作が完了した後に、第３スイッチ回路をオン状態からオフ状態にする第３切り替え動作及び第４スイッチ回路をオフ状態からオン状態にする第４切り替え動作が完了する。
【図面の簡単な説明】
【0006】
【発明を実施するための形態】
【0007】
以下に実施形態が図面を参照して記述される。以下の記述において、略同一の機能及び構成を有する構成要素は同一符号を付され、繰り返しの説明は省略される場合がある。また、ある実施形態についての記述は全て、明示的に又は自明的に排除されない限り、別の実施形態の記述としても当てはまる。
【0008】
本明細書及び特許請求の範囲において、ある第１要素が別の第２要素に「接続されている」とは、第１要素が直接的又は常時あるいは選択的に導電性となる要素を介して第２要素に接続されていることを含む。
【0009】
１．第１実施形態
第１実施形態に係る高周波半導体集積回路１について説明する。本実施形態では、高周波半導体集積回路１として、単極双投（SPDT; Single Pole Double Throw）スイッチを例に説明する。ＳＰＤＴスイッチは、１つの入力端子と２つの出力端子を有する高周波信号の切り替えスイッチである。例えば、ＳＰＤＴスイッチは、ＳＯＩ（Silicon On Insulator）基板上に形成される。なお、高周波半導体集積回路１は、ＳＰＤＴスイッチに限定されない。３つの出力端子を有するスイッチＩＣ（Integrated Circuit）にも適用できる。例えば、高周波半導体集積回路１は、ＳＰ３Ｔスイッチであってもよい。
第１実施形態に係る高周波半導体集積回路１について説明する。本実施形態では、高周波半導体集積回路１として、単極双投（SPDT; Single Pole Double Throw）スイッチを例に説明する。ＳＰＤＴスイッチは、１つの入力端子と２つの出力端子を有する高周波信号の切り替えスイッチである。例えば、ＳＰＤＴスイッチは、ＳＯＩ（Silicon On Insulator）基板上に形成される。なお、高周波半導体集積回路１は、ＳＰＤＴスイッチに限定されない。３つの出力端子を有するスイッチＩＣ（Integrated Circuit）にも適用できる。例えば、高周波半導体集積回路１は、ＳＰ３Ｔスイッチであってもよい。
【0010】
【0011】
図１に示すように、高周波半導体集積回路１は、外部から高周波信号を受信する入力端子（高周波信号入力端子）ＲＦＣ、外部から制御信号を受信する入力端子（制御信号入力端子）ＣＴＲＬ、並びに高周波信号を外部に出力する２つの出力端子（高周波信号出力端子）ＲＦ１及びＲＦ２を有する。高周波半導体集積回路１は、入力端子ＣＴＲＬから入力された制御信号に基づいて、入力端子ＲＦＣと、出力端子ＲＦ１またはＲＦ２とを電気的に接続する。
【0012】
高周波半導体集積回路１は、スイッチングユニット２ａ及び２ｂ、並びにバッファ３を含む。
【0013】
スイッチングユニット２ａ及び２ｂは、各々が１つのＳＰＤＴスイッチとして機能し得る。スイッチングユニット２ａ及び２ｂは、並列に接続される。すなわち、高周波半導体集積回路１は、二並列のＳＰＤＴスイッチを含む。換言すれば、ＳＰＤＴスイッチが２段に分割されている。例えば、スイッチングユニット２ａにおける接続の切り替え時間は、スイッチングユニット２ｂにおける接続の切り替え時間よりも短い。すなわち、スイッチングユニット２ａのスイッチング速度は、スイッチングユニット２ｂのスイッチング速度よりも速い。このため、例えば、入力端子ＲＦＣの接続先を切り替える場合、スイッチングユニット２ａにおける切り替え動作が完了したあとに、スイッチングユニット２ｂにおける切り替え動作が完了する。すなわち、接続の切り替え動作は、二段階で実行される。以下、スイッチングユニット２ａ及び２ｂのいずれかを限定しない場合は、「スイッチングユニット２」と表記する。なお、スイッチングユニット２は、３つ以上設けられてもよい。すなわち、ＳＰＤＴスイッチは、３並列以上設けられてもよい。
【0014】
スイッチングユニット２ａは、２つのスイッチ回路ＳＷ１ａ及びＳＷ２ａを含む。スイッチ回路ＳＷ１ａ及びＳＷ２ａは、制御信号に基づいて、どちらか一方がオン状態とされ、他方がオフ状態とされる。
【0015】
スイッチ回路ＳＷ１ａは、バッファ３の正転出力端子（＋）から入力された制御信号に基づいて、入力端子ＲＦＣと出力端子ＲＦ１とを電気的に接続する。スイッチ回路ＳＷ１ａの電流経路の一端は、入力端子ＲＦＣに接続され、他端は出力端子ＲＦ１に接続される。
【0016】
スイッチ回路ＳＷ２ａは、バッファ３の反転出力端子（－）から入力された制御信号の反転信号に基づいて、入力端子ＲＦＣと出力端子ＲＦ２とを電気的に接続する。スイッチ回路ＳＷ２ａの電流経路の一端は、入力端子ＲＦＣに接続され、他端は出力端子ＲＦ２に接続される。
【0017】
例えば、制御信号が“Ｈｉｇｈ”（“Ｈ”）レベルの場合、スイッチ回路ＳＷ１ａはオン状態とされ、スイッチ回路ＳＷ２ａはオフ状態とされる。また、例えば、制御信号が“Ｌｏｗ”（“Ｌ”）レベルの場合、スイッチ回路ＳＷ１ａはオフ状態とされ、スイッチ回路ＳＷ２ａはオン状態とされる。
【0018】
スイッチングユニット２ｂは、２つのスイッチ回路ＳＷ１ｂ及びＳＷ２ｂを含む。スイッチ回路ＳＷ１ｂ及びＳＷ２ｂは、制御信号に基づいて、どちらか一方がオン状態とされ、他方がオフ状態とされる。
【0019】
スイッチ回路ＳＷ１ｂは、バッファ３の正転出力端子（＋）から入力された制御信号に基づいて、入力端子ＲＦＣと出力端子ＲＦ１とを電気的に接続する。スイッチ回路ＳＷ１ｂの電流経路の一端は、入力端子ＲＦＣに接続され、他端は出力端子ＲＦ１に接続される。スイッチングユニット２ａのスイッチ回路ＳＷ１ａと、スイッチングユニット２ｂのスイッチ回路ＳＷ１ｂとは、入力端子ＲＦＣと出力端子ＲＦ１との間に並列に接続される。
【0020】
スイッチ回路ＳＷ２ｂは、バッファ３の反転出力端子（－）から入力された制御信号の反転信号に基づいて、入力端子ＲＦＣと出力端子ＲＦ２とを電気的に接続する。スイッチ回路ＳＷ２ｂの電流経路の一端は、入力端子ＲＦＣに接続され、他端は出力端子ＲＦ２に接続される。スイッチングユニット２ａのスイッチ回路ＳＷ２ａと、スイッチングユニット２ｂのスイッチ回路ＳＷ２ｂとは、入力端子ＲＦＣと出力端子ＲＦ２との間に並列に接続される。
【0021】
例えば、制御信号が“Ｈｉｇｈ”（“Ｈ”）レベルの場合、スイッチ回路ＳＷ１ｂはオン状態とされ、スイッチ回路ＳＷ２ｂはオフ状態とされる。また、例えば、制御信号が“Ｌｏｗ”（“Ｌ”）レベルの場合、スイッチ回路ＳＷ１ｂはオフ状態とされ、スイッチ回路ＳＷ２ｂはオン状態とされる。
【0022】
バッファ３は、入力端子、正転出力端子（＋）、及び反転出力端子（－）を含む。バッファ３の入力端子は、入力端子ＣＴＲＬに接続される。バッファ３の正転出力端子（＋）は、スイッチ回路ＳＷ１ａ及びＳＷ１ｂに接続される。バッファ３の反転出力端子（－）は、スイッチ回路ＳＷ２ａ及びＳＷ２ｂに接続される。バッファ３は、正転出力端子（＋）から制御信号を出力し、反転出力端子（－）から制御信号の反転信号を出力する。
【0023】
１．２ スイッチ回路の回路構成
次に、図２を参照して、スイッチ回路ＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ、及びＳＷ２ｂの回路構成の一例について説明する。図２は、スイッチ回路ＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ、及びＳＷ２ｂの一例を示す回路図である。なお、以下の説明では、トランジスタのソース及びドレインを限定しない場合、トランジスタのソースまたはドレインのいずれか一方を「トランジスタの一端」と表記し、トランジスタのソースまたはドレインのいずれか他方を「トランジスタの他端」と表記する。
次に、図２を参照して、スイッチ回路ＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ、及びＳＷ２ｂの回路構成の一例について説明する。図２は、スイッチ回路ＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ、及びＳＷ２ｂの一例を示す回路図である。なお、以下の説明では、トランジスタのソース及びドレインを限定しない場合、トランジスタのソースまたはドレインのいずれか一方を「トランジスタの一端」と表記し、トランジスタのソースまたはドレインのいずれか他方を「トランジスタの他端」と表記する。
【0024】
まず、スイッチ回路ＳＷ１ａについて説明する。
【0025】
図２に示すように、スイッチ回路ＳＷ１ａは、複数のｎ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）１１ａ、複数の抵抗素子１２ａ、及び複数の抵抗素子１３ａを含む。トランジスタ１１ａは、スイッチング素子として機能する。スイッチ回路ＳＷ１ａに含まれるトランジスタ１１ａ、抵抗素子１２ａ、及び抵抗素子１３ａの個数は同じである。
【0026】
複数のトランジスタ１１ａは、入力端子ＲＦＣと出力端子ＲＦ１との間に直列に接続される。トランジスタ１１ａのゲートは、抵抗素子１３ａの一方の端子に接続される。トランジスタ１１ａの個数及びトランジスタサイズは、例えば、送信する高周波信号の振幅レベル等に基づく。また、例えば、トランジスタ１１ａのゲート幅Ｗｇａは、高周波信号を送信するときの挿入損失（IL: Insertion Loss）等に基づいて決定される。
【0027】
抵抗素子１２ａは、トランジスタ１１ａと並列に接続される。より具体的には、抵抗素子１２ａの一方の端子は、トランジスタ１１ａの一端に接続され、他方の端子は、トランジスタ１１ａの他端に接続される。以下、抵抗素子１２ａの抵抗値をＲｄｓと表記する。
【0028】
抵抗素子１３ａは、例えば、トランジスタ１１ａのゲート側への電流（高周波信号）の漏れを抑制するために配置される。抵抗素子１３ａの一方の端子は、トランジスタ１１ａのゲートに接続され、他方の端子は、バッファ３の正転出力端子（＋）に接続される。以下、抵抗素子１３ａの抵抗値をＲｇｇａと表記する。
【0029】
次に、スイッチ回路ＳＷ１ｂについて説明する。スイッチ回路ＳＷ１ｂは、複数のｎ型ＭＯＳＦＥＴ１１ｂ、複数の抵抗素子１２ｂ、及び複数の抵抗素子１３ｂを含む。スイッチ回路ＳＷ１ｂに含まれるトランジスタ１１ｂ、抵抗素子１２ｂ、及び抵抗素子１３ｂの個数は同じである。例えば、スイッチ回路ＳＷ１ｂは、スイッチ回路ＳＷ１ａのトランジスタ１１ａと同じ個数のトランジスタ１１ｂを含む。
【0030】
複数のトランジスタ１１ｂは、入力端子ＲＦＣと出力端子ＲＦ１との間に直列に接続される。トランジスタ１１ｂのゲートは、抵抗素子１３ｂの一方の端子に接続される。以下、トランジスタ１１ｂのゲート幅をＷｇｂと表記する。
【0031】
抵抗素子１２ｂは、トランジスタ１１ｂと並列に接続される。より具体的には、抵抗素子１２ｂの一方の端子は、トランジスタ１１ｂの一端に接続され、他方の端子は、トランジスタ１１ｂの他端に接続される。抵抗素子１２ｂの抵抗値は、抵抗素子１２ａと同じ抵抗値Ｒｄｓである。
【0032】
抵抗素子１３ｂの一方の端子は、トランジスタ１１ｂのゲートに接続され、他方の端子は、バッファ３の正転出力端子（＋）に接続される。以下、抵抗素子１３ｂの抵抗値をＲｇｇｂと表記する。
【0033】
次に、スイッチ回路ＳＷ２ａについて説明する。スイッチ回路ＳＷ２ａは、複数のｎ型ＭＯＳＦＥＴ２１ａ、複数の抵抗素子２２ａ、及び複数の抵抗素子２３ａを含む。スイッチ回路ＳＷ２ａに含まれるトランジスタ２１ａ、抵抗素子２２ａ、及び抵抗素子２３ａの個数は同じである。例えば、スイッチ回路ＳＷ２ａは、スイッチ回路ＳＷ１ａのトランジスタ１１ａと同じ個数のトランジスタ２１ａを含む。
【0034】
複数のトランジスタ２１ａは、入力端子ＲＦＣと出力端子ＲＦ２との間に直列に接続される。トランジスタ２１ａのゲートは、抵抗素子２３ａの一方の端子に接続される。トランジスタ２１ａのゲート幅は、トランジスタ１１ａと同じゲート幅Ｗｇａである。
【0035】
抵抗素子２２ａは、トランジスタ２１ａと並列に接続される。より具体的には、抵抗素子２２ａの一方の端子は、トランジスタ２１ａの一端に接続され、他方の端子は、トランジスタ２１ａの他端に接続される。抵抗素子２２ａの抵抗値は、抵抗素子１２ａと同じ抵抗値Ｒｄｓである。
【0036】
抵抗素子２３ａの一方の端子は、トランジスタ２１ａのゲートに接続され、他方の端子は、バッファ３の反転出力端子（－）に接続される。抵抗素子２３ａの抵抗値は、抵抗素子１３ａと同じ抵抗値Ｒｇｇａである。
【0037】
次に、スイッチ回路ＳＷ２ｂについて説明する。スイッチ回路ＳＷ２ｂは、複数のｎ型ＭＯＳＦＥＴ２１ｂ、複数の抵抗素子２２ｂ、及び複数の抵抗素子２３ｂを含む。スイッチ回路ＳＷ２ｂに含まれるトランジスタ２１ｂ、抵抗素子２２ｂ、及び抵抗素子２３ｂの個数は同じである。例えば、スイッチ回路ＳＷ２ｂは、スイッチ回路ＳＷ１ａのトランジスタ１１ａと同じ個数のトランジスタ２１ｂを含む。
【0038】
複数のトランジスタ２１ｂは、入力端子ＲＦＣと出力端子ＲＦ１との間に直列に接続される。トランジスタ２１ｂのゲートは、抵抗素子２３ｂの一方の端子に接続される。トランジスタ２１ｂのゲート幅は、トランジスタ１１ｂと同じゲート幅Ｗｇｂである。
【0039】
抵抗素子２２ｂは、トランジスタ２１ｂと並列に接続される。より具体的には、抵抗素子２２ｂの一方の端子は、トランジスタ２１ｂの一端に接続され、他方の端子は、トランジスタ２１ｂの他端に接続される。抵抗素子２２ｂの抵抗値は、抵抗素子１２ａと同じ抵抗値Ｒｄｓである。
【0040】
抵抗素子２３ｂの一方の端子は、トランジスタ２１ｂのゲートに接続され、他方の端子は、バッファ３の反転出力端子（－）に接続される。以下、抵抗素子２３ｂの抵抗値は、抵抗素子１３ｂと同じ抵抗値Ｒｇｇｂである。
【0041】
本実施形態では、例えば、ゲート幅Ｗｇａ及びＷｇｂ並びに抵抗値Ｒｇｇａ及びＲｇｇｂは、Ｗｇａ＝Ｗｇｂ且つＲｇｇａ＜Ｒｇｇｂの関係、または、Ｗｇａ＜Ｗｇｂ且つＲｇｇａ＝Ｒｇｇｂの関係にある。なお、ゲート幅Ｗｇａ及びＷｇｂ並びに抵抗値Ｒｇｇａ及びＲｇｇｂは、Ｗｇａ＜Ｗｇｂ且つＲｇｇａ＜Ｒｇｇｂの関係であってもよい。
【0042】
以下、スイッチ回路ＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ、及びＳＷ２ｂのいずれかを限定しない場合は、スイッチ回路ＳＷと表記する。
【0043】
１．３ スイッチ回路の動作特性
次に、図３を参照して、スイッチ回路ＳＷの動作特性について説明する。図３は、スイッチ回路ＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ、及びＳＷ２ｂの切り替え動作を示すグラフである。グラフの縦軸は、ゲート電圧Ｖｇ（制御信号の電圧）を示している。グラフの横軸は、時間を示している。図３において、実線は、スイッチ回路ＳＷ１ａのトランジスタ１１ａ及びスイッチ回路ＳＷ２ａのトランジスタ２１ａを示している。破線は、スイッチ回路ＳＷ１ｂのトランジスタ１１ｂ及びスイッチ回路ＳＷ２ｂのトランジスタ２１ｂを示している。
次に、図３を参照して、スイッチ回路ＳＷの動作特性について説明する。図３は、スイッチ回路ＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ、及びＳＷ２ｂの切り替え動作を示すグラフである。グラフの縦軸は、ゲート電圧Ｖｇ（制御信号の電圧）を示している。グラフの横軸は、時間を示している。図３において、実線は、スイッチ回路ＳＷ１ａのトランジスタ１１ａ及びスイッチ回路ＳＷ２ａのトランジスタ２１ａを示している。破線は、スイッチ回路ＳＷ１ｂのトランジスタ１１ｂ及びスイッチ回路ＳＷ２ｂのトランジスタ２１ｂを示している。
【0044】
スイッチ回路ＳＷの切り替え動作において、トランジスタをオフ状態からオン状態に切り替える場合、またはトランジスタをオン状態からオフ状態に切り替える場合、切り替え時間は、トランジスタのゲート容量とゲート抵抗とによるＣＲ時定数に比例する。例えば、ゲート容量は、トランジスタのゲート幅に比例する。また、ゲート抵抗は、トランジスタのゲートに接続された抵抗素子の抵抗値が増加すると、増加する。
【0045】
以下、トランジスタのゲート電圧Ｖｇが閾値電圧以上となり、トランジスタ(スイッチ回路ＳＷ)がオフ状態からオン状態に切り替わるまでの立ち上げ時間の長さをＴｏｎとする。また、トランジスタのゲート電圧Ｖｇが閾値電圧未満となり、トランジスタ(スイッチ回路ＳＷ)がオン状態からオフ状態に切り替わるまでの立ち下げ時間の長さをＴｏｆｆとする。
【0046】
図３に示すように、スイッチ回路ＳＷ１ｂ及びＳＷ２ｂにおけるＣＲ時定数は、スイッチ回路ＳＷ１ａ及びＳＷ２ａにおけるＣＲ時定数よりも大きい。この場合、スイッチ回路ＳＷ１ｂ及びＳＷ２ｂの立ち上がり時間Ｔｏｎ及び立ち下がり時間Ｔｏｆｆは、スイッチ回路ＳＷ１ａ及びＳＷ２ａの立ち上がり時間Ｔｏｎ及び立ち下がり時間Ｔｏｆｆよりも長くなる。
【0047】
より具体的には、トランジスタ１１ａ及び２１ａのゲート幅Ｗｇａ、トランジスタ１１ｂ及び２１ｂのゲート幅Ｗｇｂ、抵抗素子１３ａ及び２３ａの抵抗値Ｒｇｇａ、並びに抵抗素子１３ｂ及び２３ｂの抵抗値Ｒｇｇｂは、Ｗｇａ＝Ｗｇｂであり且つＲｇｇａ＜Ｒｇｇｂである関係、またはＷｇａ＜Ｗｇｂであり且つＲｇｇａ＝Ｒｇｇｂである関係にある。このため、スイッチ回路ＳＷ１ｂ及びＳＷ２ｂにおけるＣＲ時定数は、スイッチ回路ＳＷ１ａ及びＳＷ２ａにおけるＣＲ時定数よりも大きい。
【0048】
従って、スイッチ回路ＳＷ１ｂ及びＳＷ２ｂの切り替え動作（スイッチング速度）は、スイッチ回路ＳＷ１ａ及びＳＷ２ａの切り替え動作（スイッチング速度）より遅い。すなわち、スイッチ回路ＳＷ１ｂ及びＳＷ２ｂは、スイッチ回路ＳＷ１ａ及びＳＷ２ａに対して遅延される。換言すれば、スイッチングユニット２ｂの切り替え動作（スイッチング速度）は、スイッチングユニット２ａの切り替え動作（スイッチング速度）に対して遅延される。
【0049】
なお、立ち上げ時間Ｔｏｎ及び立ち下げ時間Ｔｏｆｆは、製造ばらつきまたは動作温度等による閾値電圧の変動により、ばらつきが生じる。このため、例えば、スイッチングユニット２ａのスイッチ回路ＳＷ１ａ（トランジスタ１１ａ）の立ち上げ動作と、スイッチ回路ＳＷ２ａ（トランジスタ２１ａ）の立ち下げ動作とを同時に開始しても、各々の動作が完了するタイミングには、ずれが生じ得る。スイッチングユニット２ｂも同様である。
【0050】
１．４ スイッチング動作の具体例
次に、図４乃至図６を参照して、入力端子ＲＦＣの接続を出力端子ＲＦ１から出力端子ＲＦ２に切り替える場合の切り替え順序の具体例について説明する。図４は、切り替え動作において立ち上がり時間Ｔｏｎの長さと立ち下がり時間Ｔｏｆｆの長さとが同じである場合の切り換え順序を示している。すなわち、スイッチングユニット２内のトランジスタのオン動作とトランジスタのオフ動作とが同じタイミングで完了する場合を示している。図５は、切り替え動作において立ち上がり時間Ｔｏｎの長さが立ち下がり時間Ｔｏｆｆの長さよりも短い場合の切り換え順序を示している。すなわち、スイッチングユニット２内のトランジスタのオン動作がトランジスタのオフ動作よりも早く完了する場合を示している。図６は、切り替え動作において立ち上がり時間Ｔｏｎの長さが立ち下がり時間Ｔｏｆｆの長さよりも長い場合の切り換え順序を示している。すなわち、スイッチングユニット２内のトランジスタのオフ動作がトランジスタのオン動作よりも早く完了する場合を示している。図４乃至図６の例では、スイッチ回路ＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ、及びＳＷ２ｂの各々のオン抵抗Ｒｏｎを１０Ωとする。入力端子ＲＦＣと、出力端子ＲＦ１またはＲＦ２のいずれかと、が接続されている状態の特性インピーダンスを５０Ωとする。また、例えば、抵抗値Ｒｇｇａと抵抗値ＲｇｇｂとはＲｇｇａ＜Ｒｇｇｂの関係にあり、且つゲート幅Ｗｇａとゲート幅ＷｇｂとはＷｇａ＝Ｗｇｂの関係にある。
次に、図４乃至図６を参照して、入力端子ＲＦＣの接続を出力端子ＲＦ１から出力端子ＲＦ２に切り替える場合の切り替え順序の具体例について説明する。図４は、切り替え動作において立ち上がり時間Ｔｏｎの長さと立ち下がり時間Ｔｏｆｆの長さとが同じである場合の切り換え順序を示している。すなわち、スイッチングユニット２内のトランジスタのオン動作とトランジスタのオフ動作とが同じタイミングで完了する場合を示している。図５は、切り替え動作において立ち上がり時間Ｔｏｎの長さが立ち下がり時間Ｔｏｆｆの長さよりも短い場合の切り換え順序を示している。すなわち、スイッチングユニット２内のトランジスタのオン動作がトランジスタのオフ動作よりも早く完了する場合を示している。図６は、切り替え動作において立ち上がり時間Ｔｏｎの長さが立ち下がり時間Ｔｏｆｆの長さよりも長い場合の切り換え順序を示している。すなわち、スイッチングユニット２内のトランジスタのオフ動作がトランジスタのオン動作よりも早く完了する場合を示している。図４乃至図６の例では、スイッチ回路ＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ、及びＳＷ２ｂの各々のオン抵抗Ｒｏｎを１０Ωとする。入力端子ＲＦＣと、出力端子ＲＦ１またはＲＦ２のいずれかと、が接続されている状態の特性インピーダンスを５０Ωとする。また、例えば、抵抗値Ｒｇｇａと抵抗値ＲｇｇｂとはＲｇｇａ＜Ｒｇｇｂの関係にあり、且つゲート幅Ｗｇａとゲート幅ＷｇｂとはＷｇａ＝Ｗｇｂの関係にある。
【0051】
まず、スイッチングユニット２内のトランジスタのオン動作とトランジスタのオフ動作とが同じタイミングで完了する場合について説明する。
【0052】
図４に示すように、ステップ０では、入力端子ＲＦＣは出力端子ＲＦ１に接続されている。このため、スイッチ回路ＳＷ１ａ及びＳＷ１ｂは、オン状態とされ、スイッチ回路ＳＷ２ａ及びＳＷ２ｂは、オフ状態とされている。例えば、このときの入力端子ＲＦＣにおけるポートインピーダンス（以下、「ＲＦＣインピーダンス」と表記する）は５５Ωである。
【0053】
ステップ１は、入力端子ＲＦＣが出力端子ＲＦ１及びＲＦ２の両方に接続されている状態（以下、「同時オン状態」とも表記する）にするためのステップである。ステップ１において、スイッチングユニット２ａにおける切り替え動作が完了する。より具体的には、スイッチ回路ＳＷ１ａは、オン状態からオフ状態とされる。そして、スイッチ回路ＳＷ２ａは、オフ状態からオン状態とされる。この結果、スイッチ回路ＳＷ１ｂ及びＳＷ２ａは、オン状態とされる。これにより、入力端子ＲＦＣは、出力端子ＲＦ１及びＲＦ２に接続される。ＲＦＣインピーダンスは３０Ωに低減する。
【0054】
ステップ２において、スイッチングユニット２ｂにおける切り替え動作が完了する。より具体的には、スイッチ回路ＳＷ１ｂは、オン状態からオフ状態とされる。そして、スイッチ回路ＳＷ２ｂは、オフ状態からオン状態とされる。この結果、スイッチ回路ＳＷ２ａ及びＳＷ２ｂは、オン状態とされる。これにより、入力端子ＲＦＣは、出力端子ＲＦ２に接続される。ＲＦＣインピーダンスは、５５Ωである。
【0055】
次に、スイッチングユニット２内のトランジスタのオン動作がトランジスタのオフ動作よりも早く完了する場合について説明する。
【0056】
図５に示すように、スイッチングユニット２ａ及び２ｂにおいて、トランジスタがオン状態に遷移するタイミングとオフ状態に遷移するタイミングが異なる。このため、ステップ０とステップ１との間、及びステップ１とステップ２との間に中間のステップが発生する。以下、ステップ０とステップ１との間のステップをステップ０．５と表記する。また、ステップ１とステップ２との間のステップをステップ１．５と表記する。
【0057】
ステップ０の状態は、図４と同様である。
【0058】
次に、ステップ０．５において、スイッチングユニット２ａにおけるトランジスタ２１ａのオン状態への遷移が完了する。より具体的には、スイッチ回路ＳＷ１ａは、オン状態を維持している。スイッチ回路ＳＷ２ａは、オフ状態からオン状態とされる。この結果、スイッチ回路ＳＷ１ａ、ＳＷ１ｂ、及びＳＷ２ａは、オン状態とされる。これにより、入力端子ＲＦＣは、出力端子ＲＦ１及びＲＦ２に接続される。ＲＦＣインピーダンスは２９Ωに低減する。
【0059】
ステップ１において、スイッチングユニット２ａにおけるトランジスタ１１ａのオフ状態への遷移が完了する。各スイッチ回路ＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ、及びＳＷ２ｂの状態は、図４と同様である。
【0060】
次に、ステップ１．５において、スイッチングユニット２ｂにおけるトランジスタ２１ｂのオン状態への遷移が完了する。より具体的には、スイッチ回路ＳＷ１ｂは、オン状態を維持している。スイッチ回路ＳＷ２ｂは、オフ状態からオン状態とされる。この結果、スイッチ回路ＳＷ１ｂ、ＳＷ２ａ、及びＳＷ２ｂは、オン状態とされる。これにより、入力端子ＲＦＣは、出力端子ＲＦ１及びＲＦ２に接続される。ＲＦＣインピーダンスは２９Ωに低減する。
【0061】
ステップ２において、スイッチングユニット２ｂにおけるトランジスタ１１ｂのオフ状態への遷移が完了する。各スイッチ回路ＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ、及びＳＷ２ｂの状態は、図４と同様である。
【0062】
次に、スイッチングユニット２内のトランジスタのオフ動作がトランジスタのオン動作よりも早く完了する場合について説明する。
【0063】
図６に示すように、スイッチングユニット２ａ及び２ｂにおいて、トランジスタがオン状態に遷移するタイミングとオフ状態に遷移するタイミングが異なる。このため、ステップ０とステップ１との間、及びステップ１とステップ２との間に中間のステップが発生する。
【0064】
ステップ０の状態は、図４と同様である。
【0065】
次に、ステップ０．５において、スイッチングユニット２ａにおけるトランジスタ１１ａのオフ状態への遷移が完了する。より具体的には、スイッチ回路ＳＷ１ａは、オン状態からオフ状態とされる。スイッチ回路ＳＷ２ａは、オフ状態を維持している。この結果、スイッチ回路ＳＷ１ｂは、オン状態とされる。これにより、入力端子ＲＦＣは、出力端子ＲＦ１に接続される。ＲＦＣインピーダンスは６０Ωに増加する。
【0066】
ステップ１において、スイッチングユニット２ａにおけるトランジスタ２１ａのオン状態への遷移が完了する。各スイッチ回路ＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ、及びＳＷ２ｂの状態は、図４と同様である。
【0067】
次に、ステップ１．５において、スイッチングユニット２ｂにおけるトランジスタ１１ｂのオフ状態への遷移が完了する。より具体的には、スイッチ回路ＳＷ１ｂは、オン状態からオフ状態とされる。スイッチ回路ＳＷ２ｂは、オフ状態を維持している。この結果、スイッチ回路ＳＷ２ａは、オン状態とされる。これにより、入力端子ＲＦＣは、出力端子ＲＦ２に接続される。ＲＦＣインピーダンスは６０Ωに増加する。
【0068】
ステップ２において、スイッチングユニット２ｂにおけるトランジスタ２１ｂのオン状態への遷移が完了する。各スイッチ回路ＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ、及びＳＷ２ｂの状態は、図４と同様である。
【0069】
１．５ 本実施形態に係る効果
本実施形態に係る構成であれば、スイッチング制御に伴うインピーダンスの変動を抑制し、スイッチング速度を向上できる高周波半導体集積回路を提供できる。図７を参照して、本効果について説明する。
本実施形態に係る構成であれば、スイッチング制御に伴うインピーダンスの変動を抑制し、スイッチング速度を向上できる高周波半導体集積回路を提供できる。図７を参照して、本効果について説明する。
【0070】
図７は、ＳＰＤＴスイッチの並列数と、切り替え動作の順序との関係の一例を示す図である。図７の（ａ）は、比較例として、ＳＰＤＴスイッチの並列数が１（ＳＰＤＴスイッチ一段）である場合を示している。図７の（ｂ）は、本実施形態において説明したＳＰＤＴスイッチの並列数が２（ＳＰＤＴスイッチ二段）である場合を示している。図７の（ｂ）の構成は、第１実施形態と同様である。なお、図７の例は、入力端子ＲＦＣの接続を出力端子ＲＦ１から出力端子ＲＦ２に切り替える場合を示している。図７の（ａ）において、スイッチ回路ＳＷ１及びＳＷ２の各々のオン抵抗Ｒｏｎを５Ωとする。図７の（ｂ）におけるスイッチ回路ＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ、及びＳＷ２ｂの各々のオン抵抗Ｒｏｎを１０Ωとする。また、図７の例は、説明を簡略化するため、トランジスタの立ち上がり時間Ｔｏｎと立ち下がり時間Ｔｏｆｆの長さが同じである場合を示している。
【0071】
ＳＰＤＴスイッチ等の高周波スイッチ回路では、例えば、電力入力状態のまま出力端子を切り替える場合（ホットスイッチとも呼ばれる）、あるいは入力端子の前段の素子の発振を抑制したい場合など、用途によって切り替え動作時のインピーダンスの変動を抑制したい場合がある。入力端子と各出力端子との接続の切り替え動作の制御を行わないと、入力端子がいずれの出力端子にも接続されていない状態（以下、「同時オフ状態」と表記する）が発生する可能性がある。同時オフ状態になると、インピーダンスが非常に大きくなる（オープン状態）。このため、入力端子と各出力端子との接続の切り替え順序が制御される。
【0072】
例えば、ＳＰＤＴスイッチでは、同時オフ状態を回避するため、図７の（ａ）のステップ１に示すように、２つの出力端子が入力端子に接続されている状態（同時オン状態）を経て、接続が切り替えられる（図７の（ａ）のステップ２）。例えば、同時オン状態のＲＦＣインピーダンスは、入力端子が出力端子の一方に接続されている状態（例えば、５５Ω）の半分（例えば、２７．５Ω）となる。このように、同時オフ状態が発生しない制御とするために、スイッチング素子（トランジスタ）の立ち上り動作と立ち下がり動作とに時間差が設けられる。より具体的には、トランジスタの立ち上がり動作のタイミングが立ち下がり動作のタイミングよりも早くなるように制御される。このため、切り替え動作の制御が複雑となる。更に、立ち下がりのタイミングを遅延させるための遅延回路が必要とされる。この場合、トランジスタの閾値電圧の変動による立ち上がり時間の長さ及び立ち下がり時間の長さの変動を考慮してマージンをもった遅延時間とする必要あり、切り替え動作に要する時間が比較的長くなる。
【0073】
これに対し、本実施形態に係る構成であれば、図７の（ｂ）に示すように、高周波半導体集積回路１は、入力端子と各出力端子との接続を切り替えるスイッチングユニット２を複数並列に設けることができる。そして、各スイッチングユニット２における切り替え動作の完了を異なるタイミングに設定できる。これにより、切り替え動作における同時オフ状態の発生を防止できる。より具体的には、例えば、高周波半導体集積回路１は、スイッチングユニット２ａ及び２ｂを含む。スイッチングユニット２ｂのスイッチ回路ＳＷ１ｂ及びＳＷ２ｂの切り替え動作の完了のタイミングは、スイッチングユニット２ａのスイッチ回路ＳＷ１ａ及びＳＷ２ａの切り替え動作の完了のタイミングよりも遅い。切り替え動作において、スイッチングユニット２ａの切り替え動作が先に完了することにより、同時オン状態となる（図７の（ｂ）のステップ１）。この後、スイッチングユニット２ｂの切り替え動作が完了することにより、切り替え動作が完了する（図７の（ｂ）のステップ２）。スイッチングユニット２ａと２ｂとの間で切り替え動作のタイミングに遅延を発生させることができる。このため、トランジスタの立ち上がり時間の長さと立ち下がり時間の長さとが異なる場合においても、同時オフ状態の発生を防止できる。すなわち、トランジスタの閾値電圧の変動を考慮した遅延時間の設定は不要にできる。よって、スイッチング速度を向上できる。
【0074】
更に、本実施形態に係る構成であれば例えば、図７に示すように、ＳＰＤＴスイッチが二並列である場合、ＳＰＤＴスイッチが一並列である場合とＲＦＣインピーダンスを揃えるため、各スイッチ回路の各トランジスタのオン抵抗Ｒｏｎは、ＳＰＤＴスイッチが一並列である場合の２倍にできる。これにより、同時オン状態におけるＲＦＣインピーダンスは、ＳＰＤＴスイッチが一並列である場合よりも高くできる。すなわち、切り替え動作におけるＲＦＣインピーダンスの変動を抑制できる。
【0075】
更に、本実施形態に係る構成であれば、オン抵抗Ｒｏｎを２倍にするために、ＳＰＤＴスイッチが一並列である場合のゲート幅Ｗｇに対してゲート幅Ｗｇａ及びＷｇｂを減少できる。これにより、トランジスタのゲート容量（ＣＲ時定数）が低減される。このため、トランジスタのスイッチング速度（遷移時間）は、ＳＰＤＴスイッチが一並列である場合に対して低減できる。よって、高周波半導体集積回路１のスイッチング速度を向上できる。
【0076】
更に、本実施形態に係る構成であれば、各スイッチングユニット２におけるＣＲ時定数を最適化することにより、スイッチングユニット２における切り替え動作完了のタイミングを遅延させることができる。よって、遅延回路を省略できる。よって、高周波半導体集積回路１のチップ面積の増加を抑制できる。
【0077】
１．６ 第１実施形態の変形例
次に、図８及び図９を参照して、ゲート幅Ｗｇａとゲート幅Ｗｇｂとの分割比とＲＦＣインピーダンスとの関係について説明する。図８は、ゲート幅ＷｇａとＷｇｂとの関係を示す高周波半導体集積回路１の模式図である。図９は、ゲート幅ＷｇａとＷｇｂとの分割比とスイッチ回路ＳＷ１ａ及びＳＷ２ａがオン状態にある場合のＲＦＣインピーダンスとの関係を示すグラフである。
次に、図８及び図９を参照して、ゲート幅Ｗｇａとゲート幅Ｗｇｂとの分割比とＲＦＣインピーダンスとの関係について説明する。図８は、ゲート幅ＷｇａとＷｇｂとの関係を示す高周波半導体集積回路１の模式図である。図９は、ゲート幅ＷｇａとＷｇｂとの分割比とスイッチ回路ＳＷ１ａ及びＳＷ２ａがオン状態にある場合のＲＦＣインピーダンスとの関係を示すグラフである。
【0078】
図８に示すように、例えば、図７の（ａ）で説明したＳＰＤＴスイッチが一並列である場合のゲート幅Ｗｇを“１”として、ゲート幅Ｗｇをゲート幅Ｗｇａ及びＷｇｂに分割した場合の分割比をＸとする。この場合、ゲート幅ＷｇａをＷＸで表し、ゲート幅ＷｇｂをＷ（１－Ｘ）で表すことができる。すなわち、Ｗｇ＝（ＷＸ＋Ｗ（１－Ｘ））の関係にある。なお、Ｗｇ＝（ＷＸ＋Ｗ（１－Ｘ））の関係になくてもよい。
【0079】
図９に示すように、分割比Ｘを０．１から０．９まで変動させた場合、スイッチ回路ＳＷ１ａ及びＳＷ２ａがオン状態（同時オン状態）にある場合のＲＦＣインピーダンスは、Ｘ＝０．５を中心とした線対称のグラフとなる。Ｘ＝０．５のときのＲＦＣインピーダンスは３０Ωとなり、他の分割比Ｘと比較すると最も低い。そして、Ｘが減少または増加にするに伴い、ＲＦＣインピーダンスは３０Ωから増加する傾向にある。図９の破線は、ＳＰＤＴスイッチが一並列である場合のＲＦＣインピーダンス（２７．５Ω）を示している。ＳＰＤＴスイッチが二並列である場合、いずれの条件においても、ＲＦＣインピーダンスは、３０Ω以上となり、ＳＰＤＴスイッチが一並列である場合のＲＦＣインピーダンス（２７．５Ω）よりも大きくなる。すなわち、ＳＰＤＴスイッチを並列に配置することにより、同時オン状態にある場合のＲＦＣインピーダンスは、ＳＰＤＴスイッチが一並列である場合よりも高くなる。すなわち、切り替え動作によるインピーダンスの変動は減少する。
【0080】
１．７ 第１実施形態の変形例に係る効果
本実施形態の変形例に係る構成であれば、ゲート幅Ｗｇａ及びＷｇｂの分割比Ｘを制御することにより、スイッチ回路ＳＷ１ａ及びＳＷ２ａがオン状態（同時オン状態）にある場合のＲＦＣインピーダンスを制御できる。これにより、同時オン状態にある場合のＲＦＣインピーダンスの変動を抑制できる。
本実施形態の変形例に係る構成であれば、ゲート幅Ｗｇａ及びＷｇｂの分割比Ｘを制御することにより、スイッチ回路ＳＷ１ａ及びＳＷ２ａがオン状態（同時オン状態）にある場合のＲＦＣインピーダンスを制御できる。これにより、同時オン状態にある場合のＲＦＣインピーダンスの変動を抑制できる。
【0081】
２．第２実施形態
次に、第２実施形態について説明する。第２実施形態では、第１実施形態と異なる高周波半導体集積回路１の構成について説明する。以下、第１実施形態と異なる点を中心に説明する。
次に、第２実施形態について説明する。第２実施形態では、第１実施形態と異なる高周波半導体集積回路１の構成について説明する。以下、第１実施形態と異なる点を中心に説明する。
【0082】
【0083】
図１０に示すように、高周波半導体集積回路１は、スイッチングユニット２ａ及び２ｂ、バッファ３、並びに抵抗素子４＿１及び４＿２を含む。
【0084】
本実施形態では、スイッチングユニット２ｂをスイッチングユニット２ａに対して遅延させるために、バッファ３とスイッチングユニット２ｂとの間に抵抗素子４が設けられている。より具体的には、バッファ３の正転出力端子（＋）は、抵抗素子４＿１を介して、スイッチ回路ＳＷ１ｂに接続される。バッファ３の反転出力端子（－）は、抵抗素子４＿２を介して、スイッチ回路ＳＷ２ｂに接続される。例えば、抵抗素子４＿１及び４＿２は、同じ抵抗値Ｒｃｎを有する。抵抗素子４＿１及び４＿２により、スイッチングユニット２ｂは、スイッチングユニット２ａに対して、切り替え動作の遅延を生じる。
【0085】
その他の構成は同じである。
【0086】
２．２ スイッチ回路の回路構成
次に、図１１を参照して、スイッチ回路ＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ、及びＳＷ２ｂの回路構成の一例について説明する。図１１は、スイッチ回路ＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ、及びＳＷ２ｂの一例を示す回路図である。
次に、図１１を参照して、スイッチ回路ＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ、及びＳＷ２ｂの回路構成の一例について説明する。図１１は、スイッチ回路ＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ、及びＳＷ２ｂの一例を示す回路図である。
【0087】
【0088】
スイッチ回路ＳＷ１ｂの複数の抵抗素子１３ｂの一方の端子は、複数のトランジスタ１１ｂのゲートにそれぞれ接続される。複数の抵抗素子１３ｂの他方の端子は、抵抗素子４＿１の一方の端子に共通に接続される。抵抗素子４＿１の他方の端子は、バッファ３の正転出力端子（＋）に接続される。
【0089】
スイッチ回路ＳＷ２ｂの複数の抵抗素子２３ｂの一方の端子は、複数のトランジスタ２１ｂのゲートにそれぞれ接続される。複数の抵抗素子２３ｂの他方の端子は、抵抗素子４＿２の一方の端子に共通に接続される。抵抗素子４＿２の他方の端子は、バッファ３の反転出力端子（－）に接続される。
【0090】
本実施形態では、抵抗素子４＿１及び４＿２により、スイッチ回路ＳＷ１ｂ及びＳＷ２ｂは、スイッチ回路ＳＷ１ａ及びＳＷ２ａに対して、切り替え動作の遅延を生じる。このため、例えば、トランジスタ１１ａ、１１ｂ、２１ａ、及び２１ｂ並びに抵抗素子１３ａ、１３ｂ、２３ａ、及び２３ｂは、Ｗｇａ＝Ｗｇｂ且つＲｇｇａ＝Ｒｇｇｂの関係であってもよい。
【0091】
２．３ 本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
【0092】
３．第３実施形態
次に、第３実施形態について説明する。第３実施形態では、第１及び第２実施形態と異なる高周波半導体集積回路１の構成について説明する。以下、第１及び第２実施形態と異なる点を中心に説明する。
次に、第３実施形態について説明する。第３実施形態では、第１及び第２実施形態と異なる高周波半導体集積回路１の構成について説明する。以下、第１及び第２実施形態と異なる点を中心に説明する。
【0093】
【0094】
図１２に示すように、高周波半導体集積回路１は、スイッチングユニット２ａ及び２ｂ、バッファ３ａ及び３ｂ、並びに遅延回路５を含む。
【0095】
スイッチングユニット２ａ及び２ｂは、第１実施形態の図１と同様である。
【0096】
バッファ３ａは、入力端子、正転出力端子（＋）、及び反転出力端子（－）を含む。バッファ３ａの入力端子は、入力端子ＣＴＲＬに接続される。バッファ３ａの正転出力端子（＋）は、スイッチ回路ＳＷ１ａに接続される。バッファ３ａの反転出力端子（－）は、スイッチ回路ＳＷ２ａに接続される。バッファ３ａは、正転出力端子（＋）から制御信号を出力し、反転出力端子（－）から制御信号の反転信号を出力する。
【0097】
バッファ３ｂは、入力端子、正転出力端子（＋）、及び反転出力端子（－）を含む。バッファ３ｂの入力端子は、遅延回路５の出力端子に接続される。バッファ３ｂの正転出力端子（＋）は、スイッチ回路ＳＷ１ｂに接続される。バッファ３ｂの反転出力端子（－）は、スイッチ回路ＳＷ２ｂに接続される。バッファ３ｂは、正転出力端子（＋）から制御信号を出力し、反転出力端子（－）から制御信号の反転信号を出力する。
【0098】
遅延回路５は、制御信号を遅延させてバッファ３ｂに送信する。遅延回路５の入力端子は、入力端子ＣＴＲＬに接続される。遅延回路５の出力端子は、バッファ３ｂの入力端子に接続される。
【0099】
本実施形態では、遅延回路５により、スイッチングユニット２ｂは、スイッチングユニット２ａに対して、切り替え動作の遅延を生じる。
【0100】
３．２ スイッチ回路の回路構成
次に、図１３を参照して、スイッチ回路ＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ、及びＳＷ２ｂの回路構成の一例について説明する。図１３は、スイッチ回路ＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ、及びＳＷ２ｂの一例を示す回路図である。
次に、図１３を参照して、スイッチ回路ＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ、及びＳＷ２ｂの回路構成の一例について説明する。図１３は、スイッチ回路ＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ、及びＳＷ２ｂの一例を示す回路図である。
【0101】
【0102】
スイッチ回路ＳＷ１ａの複数の抵抗素子１３ａの一方の端子は、複数のトランジスタ１１ａのゲートにそれぞれ接続される。複数の抵抗素子１３ａの他方の端子は、バッファ３ａの正転出力端子（＋）に共通に接続される。
【0103】
スイッチ回路ＳＷ１ｂの複数の抵抗素子１３ｂの一方の端子は、複数のトランジスタ１１ｂのゲートにそれぞれ接続される。複数の抵抗素子１３ｂの他方の端子は、バッファ３ｂの正転出力端子（＋）に共通に接続される。
【0104】
スイッチ回路ＳＷ２ａの複数の抵抗素子２３ａの一方の端子は、複数のトランジスタ２１ａのゲートにそれぞれ接続される。複数の抵抗素子２３ａの他方の端子は、バッファ３ａの反転出力端子（－）に共通に接続される。
【0105】
スイッチ回路ＳＷ２ｂの複数の抵抗素子２３ｂの一方の端子は、複数のトランジスタ２１ｂのゲートにそれぞれ接続される。複数の抵抗素子２３ｂの他方の端子は、バッファ３ｂの反転出力端子（－）に接続される。
【0106】
本実施形態では、遅延回路５により、スイッチ回路ＳＷ１ｂ及びＳＷ２ｂは、スイッチ回路ＳＷ１ａ及びＳＷ２ａに対して、切り替え動作の遅延を生じる。このため、例えば、トランジスタ１１ａ、１１ｂ、２１ａ、及び２１ｂ並びに抵抗素子１３ａ、１３ｂ、２３ａ、及び２３ｂは、Ｗｇａ＝Ｗｇｂ且つＲｇｇａ＝Ｒｇｇｂの関係であってもよい。
【0107】
【0108】
図１４に示すように、遅延回路は、例えば、インバータ５１及び５２、抵抗素子５３、及び容量素子５４を含む。
【0109】
インバータ５１の入力端子は、入力端子ＣＴＲＬに接続される。インバータ５１の出力端子は、抵抗素子５３の一方の端子及び容量素子５４の一方の電極に接続される。
【0110】
インバータ５２の入力端子は、抵抗素子５３の他方の端子に接続される。インバータ５２の出力端子は、バッファ３ｂの入力端子に接続される。
【0111】
容量素子５４の他方の電極は、接地される（接地電圧配線に接続される）。
【0112】
抵抗素子５３と容量素子５４との組によるＣＲ時定数により、制御信号は遅延される。設定される遅延時間に基づいて、抵抗素子５３の抵抗値と容量素子５４の容量値は任意に設定される。なお、設定される遅延時間に基づいて、抵抗素子５３と容量素子５４の組が複数組直列にされてもよいし、遅延回路５が複数個、直列に設けられてもよい。
【0113】
３．４ 本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
【0114】
４．第４実施形態
次に、第４実施形態について説明する。第４実施形態では、第１乃至第３実施形態と異なる高周波半導体集積回路１の構成について説明する。以下、第１乃至第３実施形態と異なる点を中心に説明する。
次に、第４実施形態について説明する。第４実施形態では、第１乃至第３実施形態と異なる高周波半導体集積回路１の構成について説明する。以下、第１乃至第３実施形態と異なる点を中心に説明する。
【0115】
【0116】
図１５に示すように、高周波半導体集積回路１は、スイッチングユニット２ａ及び２ｂ、バッファ３、並びに遅延回路５＿１及び５＿２を含む。
【0117】
スイッチングユニット２ａ及び２ｂは、第１実施形態の図１と同様である。
【0118】
バッファ３は、入力端子、正転出力端子（＋）、及び反転出力端子（－）を含む。バッファ３の入力端子は、入力端子ＣＴＲＬに接続される。本実施形態のバッファ３の正転出力端子（＋）は、スイッチ回路ＳＷ１ａ及び遅延回路５＿１の入力端子に接続される。バッファ３の反転出力端子（－）は、スイッチ回路ＳＷ２ａ及び遅延回路５＿２の入力端子に接続される。
【0119】
遅延回路５＿１は、バッファ３から受信した制御信号を遅延させてスイッチ回路ＳＷ１ｂに送信する。遅延回路５＿１の出力端子は、スイッチ回路ＳＷ１ｂに接続される。
【0120】
遅延回路５＿２は、バッファ３から受信した制御信号の反転信号を遅延させてスイッチ回路ＳＷ２ｂに送信する。遅延回路５＿２の出力端子は、スイッチ回路ＳＷ２ｂに接続される。
【0121】
遅延回路５＿１及び５＿２の構成は、互いに同じであってもよい。また、遅延回路５＿１及び５＿２の構成は、第３実施形態の図１４と同様であってもよい。
【0122】
本実施形態では、スイッチ回路ＳＷ１ｂは、遅延回路５＿１により、スイッチ回路ＳＷ１ａに対して、切り替え動作の遅延を生じる。また、スイッチ回路ＳＷ２ｂは、遅延回路５＿２により、スイッチ回路ＳＷ２ａに対して、切り替え動作の遅延を生じる。
【0123】
４．２ 本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
【0124】
５．第５実施形態
次に、第５実施形態について説明する。第５実施形態では、３つのスイッチングユニット２が三並列に設けられている場合について説明する。
次に、第５実施形態について説明する。第５実施形態では、３つのスイッチングユニット２が三並列に設けられている場合について説明する。
【0125】
【0126】
図１６に示すように、高周波半導体集積回路１は、スイッチングユニット２ａ、２ｂ、及び２ｃ、並びにバッファ３を含む。
【0127】
スイッチングユニット２ａ、２ｂ、及び２ｃは、各々が１つのＳＰＤＴスイッチとして機能し得る。スイッチングユニット２ａ、２ｂ、及び２ｃは、並列に接続される。すなわち、高周波半導体集積回路１は、三並列のＳＰＤＴスイッチを含む。換言すれば、ＳＰＤＴスイッチが３段に分割されている。例えば、スイッチングユニット２ａにおけるスイッチの切り替え時間の長さは、スイッチングユニット２ｂにおけるスイッチの切り替え時間の長さよりも短い。スイッチングユニット２ｂにおけるスイッチの切り替え時間の長さは、スイッチングユニット２ｃにおけるスイッチの切り替え時間の長さよりも短い。このため、例えば、入力端子ＲＦＣの接続先を切り替える場合、スイッチングユニット２ａにおける切り替え動作が完了したあとに、スイッチングユニット２ｂにおける切り替え動作が完了する。そして、スイッチングユニット２ｂにおける切り替え動作が完了したあとに、スイッチングユニット２ｃにおける切り替え動作が完了する。すなわち、切り替え動作は、三段階で実行される。以下、スイッチングユニット２ａ、２ｂ、及び２ｃのいずれかを限定しない場合は、「スイッチングユニット２」と表記する。
【0128】
スイッチングユニット２ａ及び２ｂの構成は、第１実施形態の図１と同様である。
【0129】
スイッチングユニット２ｃは、２つのスイッチ回路ＳＷ１ｃ及びＳＷ２ｃを含む。スイッチ回路ＳＷ１ｃ及びＳＷ２ｃは、制御信号に基づいて、どちらか一方がオン状態とされ、他方がオフ状態とされる。
【0130】
スイッチ回路ＳＷ１ｃは、バッファ３の正転出力端子（＋）から入力された制御信号に基づいて、入力端子ＲＦＣと出力端子ＲＦ１とを電気的に接続する。スイッチ回路ＳＷ１ｃの一端は、入力端子ＲＦＣに接続され、他端は出力端子ＲＦ１に接続される。
【0131】
スイッチ回路ＳＷ２ｃは、バッファ３の反転出力端子（－）から入力された制御信号の反転信号に基づいて、入力端子ＲＦＣと出力端子ＲＦ２とを電気的に接続する。スイッチ回路ＳＷ２ｃの一端は、入力端子ＲＦＣに接続され、他端は出力端子ＲＦ２に接続される。
【0132】
例えば、制御信号が“Ｈ”レベルの場合、スイッチ回路ＳＷ１ｃはオン状態とされ、スイッチ回路ＳＷ２ｃはオフ状態とされる。また、例えば、制御信号が“Ｌ”レベルの場合、スイッチ回路ＳＷ１ｃはオフ状態とされ、スイッチ回路ＳＷ２ｃはオン状態とされる。
【0133】
バッファ３の正転出力端子（＋）は、スイッチ回路ＳＷ１ａ、ＳＷ１ｂ、及びＳＷ１ｃに接続される。バッファ３の反転出力端子（－）は、スイッチ回路ＳＷ２ａ、ＳＷ２ｂ、及びＳＷ２ｃに接続される。
【0134】
５．２ スイッチ回路の回路構成
次に、図１７を参照して、スイッチ回路ＳＷ１ａ、ＳＷ１ｂ、ＳＷ１ｃ、ＳＷ２ａ、ＳＷ２ｂ、及びＳＷ２ｃの回路構成の一例について説明する。図１７は、スイッチ回路ＳＷ１ａ、ＳＷ１ｂ、ＳＷ１ｃ、ＳＷ２ａ、ＳＷ２ｂ、及びＳＷ２ｃの一例を示す回路図である。なお、スイッチ回路ＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ、及びＳＷ２ｂの回路構成は、第１実施形態の図２と同様である。このため、図１７の例では、説明を簡略化するため、スイッチ回路ＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ、及びＳＷ２ｂの回路構成は、省略されている。
次に、図１７を参照して、スイッチ回路ＳＷ１ａ、ＳＷ１ｂ、ＳＷ１ｃ、ＳＷ２ａ、ＳＷ２ｂ、及びＳＷ２ｃの回路構成の一例について説明する。図１７は、スイッチ回路ＳＷ１ａ、ＳＷ１ｂ、ＳＷ１ｃ、ＳＷ２ａ、ＳＷ２ｂ、及びＳＷ２ｃの一例を示す回路図である。なお、スイッチ回路ＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ、及びＳＷ２ｂの回路構成は、第１実施形態の図２と同様である。このため、図１７の例では、説明を簡略化するため、スイッチ回路ＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ、及びＳＷ２ｂの回路構成は、省略されている。
【0135】
まず、スイッチ回路ＳＷ１ｃについて説明する。
【0136】
図１７に示すように、スイッチ回路ＳＷ１ｃは、複数のｎ型ＭＯＳＦＥＴ１１ｃ、複数の抵抗素子１２ｃ、及び複数の抵抗素子１３ｃを含む。スイッチ回路ＳＷ１ｃに含まれるトランジスタ１１ｃ、抵抗素子１２ｃ、及び抵抗素子１３ｃの個数は同じである。例えば、スイッチ回路ＳＷ１ｃは、スイッチ回路ＳＷ１ａのトランジスタ１１ａと同じ個数のトランジスタ１１ｃを含む。
【0137】
複数のトランジスタ１１ｃは、入力端子ＲＦＣと出力端子ＲＦ１との間に直列に接続される。トランジスタ１１ｃのゲートは、抵抗素子１３ｃの一方の端子に接続される。以下、トランジスタ１１ｃのゲート幅をＷｇｃと表記する。
【0138】
抵抗素子１２ｃは、トランジスタ１１ｃと並列に接続される。より具体的には、抵抗素子１２ｃの一方の端子は、トランジスタ１１ｃの一端に接続され、他方の端子は、トランジスタ１１ｃの他端に接続される。抵抗素子１２ｃの抵抗値は、抵抗素子１２ａと同じ抵抗値Ｒｄｓである。
【0139】
抵抗素子１３ｃの一方の端子は、トランジスタ１１ｃのゲートに接続され、他方の端子は、バッファ３の正転出力端子（＋）に接続される。以下、抵抗素子１３ｃの抵抗値をＲｇｇｃと表記する。
【0140】
次に、スイッチ回路ＳＷ２ｃについて説明する。スイッチ回路ＳＷ２ｃは、複数のｎ型ＭＯＳＦＥＴ２１ｃ、複数の抵抗素子２２ｃ、及び複数の抵抗素子２３ｃを含む。スイッチ回路ＳＷ２ｃに含まれるトランジスタ２１ｃ、抵抗素子２２ｃ、及び抵抗素子２３ｃの個数は同じである。例えば、スイッチ回路ＳＷ２ｃは、スイッチ回路ＳＷ１ａのトランジスタ１１ａと同じ個数のトランジスタ２１ｃを含む。
【0141】
複数のトランジスタ２１ｃは、入力端子ＲＦＣと出力端子ＲＦ１との間に直列に接続される。トランジスタ２１ｃのゲートは、抵抗素子２３ｃの一方の端子に接続される。トランジスタ２１ｃのゲート幅は、トランジスタ１１ｃと同じゲート幅Ｗｇｃである。
【0142】
抵抗素子２２ｃは、トランジスタ２１ｃと並列に接続される。より具体的には、抵抗素子２２ｃの一方の端子は、トランジスタ２１ｃの一端に接続され、他方の端子は、トランジスタ２１ｃの他端に接続される。抵抗素子２２ｃの抵抗値は、抵抗素子１２ａと同じ抵抗値Ｒｄｓである。
【0143】
抵抗素子２３ｃの一方の端子は、トランジスタ２１ｃのゲートに接続され、他方の端子は、バッファ３の反転出力端子（－）に接続される。以下、抵抗素子２３ｃの抵抗値は、抵抗素子１３ｃと同じ抵抗値Ｒｇｇｃである。
【0144】
本実施形態では、例えば、ゲート幅Ｗｇａ、Ｗｇｂ、及びＷｇｃ並びに抵抗値Ｒｇｇａ、Ｒｇｇｂ、及びＲｇｇｃは、Ｗｇａ＝Ｗｇｂ＝Ｗｇｃ且つＲｇｇａ＜Ｒｇｇｂ＜Ｒｇｇｃの関係、または、Ｗｇａ＜Ｗｇｂ＜Ｗｇｃ且つＲｇｇａ＝Ｒｇｇｂ＝Ｒｇｇｃの関係にある。なお、ゲート幅Ｗｇａ、Ｗｇｂ、及びＷｇｃ並びに抵抗値Ｒｇｇａ、Ｒｇｇｂ、及びＲｇｇｃは、Ｗｇａ＜Ｗｇｂ＜Ｗｇｃ且つＲｇｇａ＜Ｒｇｇｂ＜Ｒｇｇｃの関係であってもよい。ＣＲ時定数は、（スイッチ回路ＳＷ１ａ（トランジスタ１１ａ）及びスイッチ回路ＳＷ２ａ（トランジスタ２１ａ）のＣＲ時定数）＜（スイッチ回路ＳＷ１ｂ（トランジスタ１１ｂ）及びスイッチ回路ＳＷ２ｂ（トランジスタ２１ｂ）のＣＲ時定数）＜（スイッチ回路ＳＷ１ｃ（トランジスタ１１ｃ）及びスイッチ回路ＳＷ２ｃ（トランジスタ２１ｃ）のＣＲ時定数）の関係にあればよい。
【0145】
以下、スイッチ回路ＳＷ１ａ、ＳＷ１ｂ、ＳＷ１ｃ、ＳＷ２ａ、ＳＷ２ｂ、及びＳＷ２ｃのいずれかを限定しない場合は、スイッチ回路ＳＷと表記する。
【0146】
５．３ スイッチング動作の具体例
次に、図１８乃至図２０を参照して、入力端子ＲＦＣの接続を出力端子ＲＦ１から出力端子ＲＦ２に切り替える場合の切り替え順序の具体例について説明する。図１８は、切り替え動作において立ち上がり時間Ｔｏｎの長さと立ち下がり時間Ｔｏｆｆの長さとが同じである場合の切り換え順序を示している。すなわち、スイッチングユニット２内のトランジスタのオン動作とトランジスタのオフ動作とが同じタイミングで完了する場合を示している。図１９は、切り替え動作において立ち上がり時間Ｔｏｎの長さが立ち下がり時間Ｔｏｆｆの長さよりも短い場合の切り換え順序を示している。すなわち、スイッチングユニット２内のトランジスタのオン動作がトランジスタのオフ動作よりも早く完了する場合を示している。図２０は、切り替え動作において立ち上がり時間Ｔｏｎの長さが立ち下がり時間Ｔｏｆｆの長さよりも長い場合の切り換え順序を示している。すなわち、スイッチングユニット２内のトランジスタのオフ動作がトランジスタのオン動作よりも早く完了する場合を示している。図１８乃至図２０の例では、スイッチ回路ＳＷ１ａ、ＳＷ１ｂ、ＳＷ１ｃ、ＳＷ２ａ、ＳＷ２ｂ、及びＳＷ２ｃの各々のオン抵抗Ｒｏｎを１５Ωとする。入力端子ＲＦＣと、出力端子ＲＦ１またはＲＦ２のいずれかと、が接続されている状態の特性インピーダンスを５０Ωとする。また、例えば、ゲート幅Ｗｇａ、Ｗｇｂ、及びＷｇｃ並びに抵抗値Ｒｇｇａ、Ｒｇｇｂ、及びＲｇｇｃは、Ｗｇａ＜Ｗｇｂ＜Ｗｇｃ且つＲｇｇａ＝Ｒｇｇｂ＝Ｒｇｇｃの関係にある。
次に、図１８乃至図２０を参照して、入力端子ＲＦＣの接続を出力端子ＲＦ１から出力端子ＲＦ２に切り替える場合の切り替え順序の具体例について説明する。図１８は、切り替え動作において立ち上がり時間Ｔｏｎの長さと立ち下がり時間Ｔｏｆｆの長さとが同じである場合の切り換え順序を示している。すなわち、スイッチングユニット２内のトランジスタのオン動作とトランジスタのオフ動作とが同じタイミングで完了する場合を示している。図１９は、切り替え動作において立ち上がり時間Ｔｏｎの長さが立ち下がり時間Ｔｏｆｆの長さよりも短い場合の切り換え順序を示している。すなわち、スイッチングユニット２内のトランジスタのオン動作がトランジスタのオフ動作よりも早く完了する場合を示している。図２０は、切り替え動作において立ち上がり時間Ｔｏｎの長さが立ち下がり時間Ｔｏｆｆの長さよりも長い場合の切り換え順序を示している。すなわち、スイッチングユニット２内のトランジスタのオフ動作がトランジスタのオン動作よりも早く完了する場合を示している。図１８乃至図２０の例では、スイッチ回路ＳＷ１ａ、ＳＷ１ｂ、ＳＷ１ｃ、ＳＷ２ａ、ＳＷ２ｂ、及びＳＷ２ｃの各々のオン抵抗Ｒｏｎを１５Ωとする。入力端子ＲＦＣと、出力端子ＲＦ１またはＲＦ２のいずれかと、が接続されている状態の特性インピーダンスを５０Ωとする。また、例えば、ゲート幅Ｗｇａ、Ｗｇｂ、及びＷｇｃ並びに抵抗値Ｒｇｇａ、Ｒｇｇｂ、及びＲｇｇｃは、Ｗｇａ＜Ｗｇｂ＜Ｗｇｃ且つＲｇｇａ＝Ｒｇｇｂ＝Ｒｇｇｃの関係にある。
【0147】
まず、スイッチングユニット２内のトランジスタのオン動作とトランジスタのオフ動作とが同じタイミングで完了する場合について説明する。
【0148】
図１８に示すように、ステップ０では、入力端子ＲＦＣは出力端子ＲＦ１に接続されている。このため、スイッチ回路ＳＷ１ａ、ＳＷ１ｂ、及びＳＷ１ｃは、オン状態とされ、スイッチ回路ＳＷ２ａ、ＳＷ２ｂ、及びＳＷ２ｃは、オフ状態とされている。例えば、ＲＦＣインピーダンスは５５Ωである。
【0149】
まず、ステップ１において、スイッチングユニット２ａにおける切り替え動作が完了する。より具体的には、スイッチ回路ＳＷ１ａは、オン状態からオフ状態とされる。そして、スイッチ回路ＳＷ２ａは、オフ状態からオン状態とされる。この結果、スイッチ回路ＳＷ１ｂ、ＳＷ１ｃ、及びＳＷ２ａは、オン状態とされる。これにより、入力端子ＲＦＣは、出力端子ＲＦ１及びＲＦ２に接続される。ＲＦＣインピーダンスは３０．５Ωに低減する。
【0150】
ステップ２において、スイッチングユニット２ｂにおける切り替え動作が完了する。より具体的には、スイッチ回路ＳＷ１ｂは、オン状態からオフ状態とされる。そして、スイッチ回路ＳＷ２ｂは、オフ状態からオン状態とされる。この結果、スイッチ回路ＳＷ１ｃ、ＳＷ２ａ、及びＳＷ２ｂは、オン状態とされる。これにより、入力端子ＲＦＣは、出力端子ＲＦ１及びＲＦ２に接続される。ＲＦＣインピーダンスは、３０．５Ωである。
【0151】
ステップ３において、スイッチングユニット２ｃにおける切り替え動作が完了する。より具体的には、スイッチ回路ＳＷ１ｃは、オン状態からオフ状態とされる。そして、スイッチ回路ＳＷ２ｃは、オフ状態からオン状態とされる。この結果、スイッチ回路ＳＷ２ａ、ＳＷ２ｂ、及びＳＷ２ｃは、オン状態とされる。これにより、入力端子ＲＦＣは、出力端子ＲＦ２に接続される。ＲＦＣインピーダンスは、５５Ωである。
【0152】
スイッチングユニット２（ＳＰＤＴスイッチ）を三並列にする場合、オン抵抗Ｒｏｎは、例えば、ＳＰＤＴスイッチが一並列である場合の３倍に設定できる。このため、ＳＰＤＴスイッチが一並列である場合のゲート幅Ｗｇに対してゲート幅Ｗｇａ、Ｗｇｂ、及びＷｇｃを減少できる。これにより、トランジスタのゲート容量（ＣＲ時定数）は約１／３に低減され得る。従って、トランジスタのスイッチング速度（遷移時間）は、ＳＰＤＴスイッチが一並列である場合に対して、約１／３にできる。
【0153】
次に、スイッチングユニット２内のトランジスタのオン動作がトランジスタのオフ動作よりも早く完了する場合について説明する。
【0154】
図１９に示すように、スイッチングユニット２ａ、２ｂ、及び２ｃにおいて、トランジスタがオン状態に遷移するタイミングとオフ状態に遷移するタイミングが異なる。このため、ステップ０とステップ１との間、ステップ１とステップ２との間、及びステップ２とステップ３との間に中間のステップが発生する。以下、ステップ０とステップ１との間のステップをステップ０．５と表記する。ステップ１とステップ２との間のステップをステップ１．５と表記する。ステップ２とステップ３との間のステップをステップ２．５と表記する。
【0155】
ステップ０の状態は、図１８と同様である。
【0156】
次に、ステップ０．５において、スイッチングユニット２ａにおけるトランジスタ２１ａのオン状態への遷移が完了する。より具体的には、スイッチ回路ＳＷ１ａは、オン状態を維持している。スイッチ回路ＳＷ２ａは、オフ状態からオン状態とされる。この結果、スイッチ回路ＳＷ１ａ、ＳＷ１ｂ、ＳＷ１ｃ、及びＳＷ２ａは、オン状態とされる。これにより、入力端子ＲＦＣは、出力端子ＲＦ１及びＲＦ２に接続される。ＲＦＣインピーダンスは３０Ωに低減する。
【0157】
ステップ１において、スイッチングユニット２ａにおけるトランジスタ１１ａのオフ状態への遷移が完了する。各スイッチ回路ＳＷ１ａ、ＳＷ１ｂ、ＳＷ１ｃ、ＳＷ２ａ、ＳＷ２ｂ、及びＳＷ２ｃの状態は、図１８と同様である。
【0158】
次に、ステップ１．５において、スイッチングユニット２ｂにおけるトランジスタ２１ｂのオン状態への遷移が完了する。より具体的には、スイッチ回路ＳＷ１ｂは、オン状態を維持している。スイッチ回路ＳＷ２ｂは、オフ状態からオン状態とされる。この結果、スイッチ回路ＳＷ１ｂ、ＳＷ１ｃ、ＳＷ２ａ、及びＳＷ２ｂは、オン状態とされる。これにより、入力端子ＲＦＣは、出力端子ＲＦ１及びＲＦ２に接続される。ＲＦＣインピーダンスは２９Ωに低減する。
【0159】
ステップ２において、スイッチングユニット２ｂにおけるトランジスタ１１ｂのオフ状態への遷移が完了する。各スイッチ回路ＳＷ１ａ、ＳＷ１ｂ、ＳＷ１ｃ、ＳＷ２ａ、ＳＷ２ｂ、及びＳＷ２ｃの状態は、図１８と同様である。
【0160】
次に、ステップ２．５において、スイッチングユニット２ｃにおけるトランジスタ２１ｃのオン状態への遷移が完了する。より具体的には、スイッチ回路ＳＷ１ｃは、オン状態を維持している。スイッチ回路ＳＷ２ｃは、オフ状態からオン状態とされる。この結果、スイッチ回路ＳＷ１ｃ、ＳＷ２ａ、ＳＷ２ｂ、ＳＷ２ｃは、オン状態とされる。これにより、入力端子ＲＦＣは、出力端子ＲＦ１及びＲＦ２に接続される。ＲＦＣインピーダンスは３０Ωである。
【0161】
ステップ３において、スイッチングユニット２ｃにおけるトランジスタ１１ｃのオフ状態への遷移が完了する。各スイッチ回路ＳＷ１ａ、ＳＷ１ｂ、ＳＷ１ｃ、ＳＷ２ａ、ＳＷ２ｂ、及びＳＷ２ｃの状態は、図１８と同様である。
【0162】
次に、スイッチングユニット２内のトランジスタのオフ動作がトランジスタのオン動作よりも早く完了する場合について説明する。
【0163】
図２０に示すように、スイッチングユニット２ａ、２ｂ、及び２ｃにおいて、トランジスタがオン状態に遷移するタイミングとオフ状態に遷移するタイミングが異なる。このため、ステップ０とステップ１との間、ステップ１とステップ２との間、及びステップ２とステップ３との間に中間のステップが発生する。
【0164】
ステップ０の状態は、図１８と同様である。
【0165】
次に、ステップ０．５において、スイッチングユニット２ａにおけるトランジスタ１１ａのオフ状態への遷移が完了する。より具体的には、スイッチ回路ＳＷ１ａは、オン状態からオフ状態とされる。スイッチ回路ＳＷ２ａは、オフ状態を維持している。この結果、スイッチ回路ＳＷ１ｂ及びＳＷ１ｃは、オン状態とされる。これにより、入力端子ＲＦＣは、出力端子ＲＦ１に接続される。ＲＦＣインピーダンスは５７．５Ωに増加する。
【0166】
ステップ１において、スイッチングユニット２ａにおけるトランジスタ２１ｂのオン状態への遷移が完了する。各スイッチ回路ＳＷ１ａ、ＳＷ１ｂ、ＳＷ１ｃ、ＳＷ２ａ、ＳＷ２ｂ、及びＳＷ２ｃの状態は、図１８と同様である。
【0167】
次に、ステップ１．５において、スイッチングユニット２ｂにおけるトランジスタ１１ｂのオフ状態への遷移が完了する。より具体的には、スイッチ回路ＳＷ１ｂは、オン状態からオフ状態とされる。スイッチ回路ＳＷ２ｂは、オフ状態を維持している。この結果、スイッチ回路ＳＷ１ｃ及びＳＷ２ａは、オン状態とされる。これにより、入力端子ＲＦＣは、出力端子ＲＦ１及びＲＦ２に接続される。ＲＦＣインピーダンスは３２．５Ωである。
【0168】
ステップ２において、スイッチングユニット２ｂにおけるトランジスタ２１ｂのオン状態への遷移が完了する。各スイッチ回路ＳＷ１ａ、ＳＷ１ｂ、ＳＷ１ｃ、ＳＷ２ａ、ＳＷ２ｂ、及びＳＷ２ｃの状態は、図１８と同様である。
【0169】
次に、ステップ２．５において、スイッチングユニット２ｃにおけるトランジスタ１１ｃのオフ状態への遷移が完了する。より具体的には、スイッチ回路ＳＷ１ｃは、オン状態からオフ状態とされる。スイッチ回路ＳＷ２ｃは、オフ状態を維持している。この結果、スイッチ回路ＳＷ２ａ及びＳＷ２ｂは、オン状態とされる。これにより、入力端子ＲＦＣは、出力端子ＲＦ２に接続される。ＲＦＣインピーダンスは５７．５Ωに増加する。
【0170】
ステップ３において、スイッチングユニット２ｃにおけるトランジスタ２１ｃのオン状態への遷移が完了する。各スイッチ回路ＳＷ１ａ、ＳＷ１ｂ、ＳＷ１ｃ、ＳＷ２ａ、ＳＷ２ｂ、及びＳＷ２ｃの状態は、図１８と同様である。
【0171】
例えば、本実施形態の具体例の図１８乃至図２０と、第１実施形態の具体例の図４乃至図６とを比較すると、並列に接続されるスイッチングユニット２（スイッチ回路ＳＷ）の個数が増加すると、切り替え動作におけるＲＦＣインピーダンスの変動が抑制され、遷移時間が短縮される。
【0172】
５．４ 本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
【0173】
更に、本実施形態に係る構成であれば、高周波半導体集積回路１は、並列に配置されるスイッチングユニット２の個数が増加することにより、更なるインピーダンス変動の抑制とスイッチング速度の向上とができる。
【0174】
６．第６実施形態
次に、第６実施形態について説明する。第６実施形態では、第５実施形態と異なる高周波半導体集積回路１の構成について説明する。以下、第５実施形態と異なる点を中心に説明する。
次に、第６実施形態について説明する。第６実施形態では、第５実施形態と異なる高周波半導体集積回路１の構成について説明する。以下、第５実施形態と異なる点を中心に説明する。
【0175】
【0176】
図２１に示すように、高周波半導体集積回路１は、スイッチングユニット２ａ、２ｂ、及び２ｃ、バッファ３、並びに遅延回路６＿１、６＿２、７＿１、及び７＿２を含む。
【0177】
スイッチングユニット２ａ、２ｂ、及び２ｃは、第５実施形態の図１６と同様である。
【0178】
バッファ３は、入力端子、正転出力端子（＋）、及び反転出力端子（－）を含む。バッファ３の入力端子は、入力端子ＣＴＲＬに接続される。本実施形態のバッファ３の正転出力端子（＋）は、スイッチ回路ＳＷ１ａ及び遅延回路６＿１の入力端子に接続される。バッファ３の反転出力端子（－）は、スイッチ回路ＳＷ２ａ及び遅延回路６＿２の入力端子に接続される。
【0179】
遅延回路６＿１は、バッファ３から受信した制御信号を遅延させてスイッチ回路ＳＷ１ｂ及び遅延回路７＿１の入力端子に送信する。遅延回路６＿１の出力端子は、スイッチ回路ＳＷ１ｂ及び遅延回路７＿１の入力端子に接続される。
【0180】
遅延回路６＿２は、バッファ３から受信した制御信号の反転信号を遅延させてスイッチ回路ＳＷ２ｂ及び遅延回路７＿２の入力端子に送信する。遅延回路６＿２の出力端子は、スイッチ回路ＳＷ２ｂ及び遅延回路７＿２の入力端子に接続される。遅延回路６＿２における遅延量は、遅延回路６＿１と同様である。
【0181】
遅延回路７＿１は、遅延回路６＿１から受信した遅延された制御信号を更に遅延させてスイッチ回路ＳＷ１ｃに送信する。すなわち、遅延回路７＿１は、遅延回路６＿１及び遅延回路７＿１により遅延された制御信号を出力する。遅延回路７＿１の出力端子は、スイッチ回路ＳＷ１ｃに接続される。
【0182】
遅延回路７＿２は、遅延回路６＿２から受信した遅延された制御信号の反転信号を更に遅延させてスイッチ回路ＳＷ２ｃに送信する。すなわち、遅延回路７＿２は、遅延回路６＿２及び遅延回路７＿２により遅延された制御信号の反転信号を出力する。遅延回路７＿２の出力端子は、スイッチ回路ＳＷ２ｃに接続される。遅延回路７＿２における遅延量は、遅延回路７＿１と同様である。遅延回路７＿１及び７＿２における遅延量は、遅延回路６＿１及び６＿２と同じであってもよいし、異なっていてもよい。また、遅延回路６＿１、６＿２、７＿１、及び７＿２の構成は、例えば、第３実施形態の図１４と同様であってもよい。更に、遅延回路６＿１、６＿２、７＿１、及び７＿２の代わりに、第２実施形態と同様に抵抗素子が配置されてもよい。
【0183】
本実施形態では、遅延回路６＿１により、スイッチ回路ＳＷ１ｂは、スイッチ回路ＳＷ１ａに対して、切り替え動作の遅延を生じる。そして、遅延回路７＿１により、スイッチ回路ＳＷ１ｃは、スイッチ回路ＳＷ１ｂに対して、切り替え動作の遅延を生じる。同様に、遅延回路６＿２により、スイッチ回路ＳＷ２ｂは、スイッチ回路ＳＷ２ａに対して、切り替え動作の遅延を生じる。そして、遅延回路７＿２により、スイッチ回路ＳＷ２ｃは、スイッチ回路ＳＷ２ｂに対して、切り替え動作の遅延を生じる。
【0184】
６．２ 本実施形態に係る効果
本実施形態に係る構成であれば、第５実施形態と同様の効果が得られる。
本実施形態に係る構成であれば、第５実施形態と同様の効果が得られる。
【0185】
７．第７実施形態
次に、第７実施形態について説明する。第７実施形態では、第５及び第６実施形態と異なる高周波半導体集積回路１の構成について説明する。以下、第５及び第６実施形態と異なる点を中心に説明する。
次に、第７実施形態について説明する。第７実施形態では、第５及び第６実施形態と異なる高周波半導体集積回路１の構成について説明する。以下、第５及び第６実施形態と異なる点を中心に説明する。
【0186】
【0187】
図２２に示すように、高周波半導体集積回路１は、スイッチングユニット２ａ、２ｂ、及び２ｃ、バッファ３ａ、３ｂ、及び３ｃ、並びに遅延回路８及び９を含む。
【0188】
スイッチングユニット２ａ、２ｂ、及び２ｃは、第５実施形態の図１６と同様である。
【0189】
バッファ３ａは、入力端子、正転出力端子（＋）、及び反転出力端子（－）を含む。バッファ３ａの入力端子は、入力端子ＣＴＲＬに接続される。本実施形態のバッファ３の正転出力端子（＋）は、スイッチ回路ＳＷ１ａに接続される。バッファ３ａの反転出力端子（－）は、スイッチ回路ＳＷ２ａに接続される。
【0190】
バッファ３ｂは、入力端子、正転出力端子（＋）、及び反転出力端子（－）を含む。バッファ３ｂの入力端子は、遅延回路８を介して、入力端子ＣＴＲＬに接続される。本実施形態のバッファ３の正転出力端子（＋）は、スイッチ回路ＳＷ１ｂに接続される。バッファ３ｂの反転出力端子（－）は、スイッチ回路ＳＷ２ｂに接続される。
【0191】
バッファ３ｃは、入力端子、正転出力端子（＋）、及び反転出力端子（－）を含む。バッファ３ｃの入力端子は、遅延回路８及び９を介して、入力端子ＣＴＲＬに接続される。本実施形態のバッファ３の正転出力端子（＋）は、スイッチ回路ＳＷ１ｃに接続される。バッファ３ｃの反転出力端子（－）は、スイッチ回路ＳＷ２ｃに接続される。
【0192】
遅延回路８は、バッファ３から受信した制御信号を遅延させてバッファ３ｂ及び遅延回路９の入力端子に送信する。遅延回路８の入力端子は、入力端子ＣＴＲＬに接続される。遅延回路８の出力端子は、バッファ３ｂの入力端子及び遅延回路９の入力端子に接続される。
【0193】
遅延回路９は、遅延回路８から受信した遅延された制御信号を更に遅延させてバッファ３ｃに送信する。すなわち、遅延回路９は、遅延回路８及び遅延回路９により遅延された制御信号を出力する。遅延回路９の出力端子は、バッファ３ｃの入力端子に接続される。遅延回路８における遅延量は、遅延回路９における遅延量と同じであってもよいし、異なっていてもよい。また、遅延回路８及び９の構成は、例えば、第３実施形態の図１４と同様であってもよい。
【0194】
本実施形態では、遅延回路８により、スイッチ回路ＳＷ１ｂ及びＳＷ２ｂは、スイッチ回路ＳＷ１ａ及びＳＷ２ａに対して、切り替え動作の遅延を生じる。そして、遅延回路９により、スイッチ回路ＳＷ１ｃ及びＳＷ２ｃは、スイッチ回路ＳＷ１ｂ及びＳＷ２ｂに対して、切り替え動作の遅延を生じる。
【0195】
７．２ 本実施形態に係る効果
本実施形態に係る構成であれば、第５実施形態と同様の効果が得られる。
本実施形態に係る構成であれば、第５実施形態と同様の効果が得られる。
【0196】
８．第８実施形態
次に、第８実施形態について説明する。第８実施形態では、高周波半導体集積回路１がＳＰ３Ｔスイッチである場合について説明する。ＳＰ３Ｔスイッチは、１つの入力端子と３つの出力端子を有する高周波信号の切り替えスイッチである。
次に、第８実施形態について説明する。第８実施形態では、高周波半導体集積回路１がＳＰ３Ｔスイッチである場合について説明する。ＳＰ３Ｔスイッチは、１つの入力端子と３つの出力端子を有する高周波信号の切り替えスイッチである。
【0197】
【0198】
図２３に示すように、高周波半導体集積回路１は、高周波信号の入力端子ＲＦＣ、制御信号の入力端子ＣＴＲＬ、並びに３つの出力端子ＲＦ１、ＲＦ２、及びＲＦ３を有する。高周波半導体集積回路１は、入力端子ＣＴＲＬから入力された制御信号に基づいて、入力端子ＲＦＣと、出力端子ＲＦ１、ＲＦ２、及びＲＦ３の少なくとも１つとを電気的に接続する。
【0199】
高周波半導体集積回路１は、２つのスイッチングユニット２ａ及び２ｂ、デコーダ１０１、３個の遅延回路１１１～１１３、並びに６個のバッファ１２１ａ、１２１ｂ、１２２ａ、１２２ｂ、１２３ａ、及び１２３ｂを含む。
【0200】
本実施形態のスイッチングユニット２ａは、３つのスイッチ回路ＳＷ１ａ、ＳＷ２ａ、及びＳＷ３ａを含む。
【0201】
スイッチ回路ＳＷ１ａは、バッファ１２１ａの正転出力端子（＋）から入力された制御信号ＣＳ１に基づいて、入力端子ＲＦＣと出力端子ＲＦ１とを電気的に接続する。スイッチ回路ＳＷ１ａの一端は、入力端子ＲＦＣに接続され、他端は出力端子ＲＦ１に接続される。
【0202】
スイッチ回路ＳＷ２ａは、バッファ１２２ａの正転出力端子（＋）から入力された制御信号ＣＳ２に基づいて、入力端子ＲＦＣと出力端子ＲＦ２とを電気的に接続する。スイッチ回路ＳＷ２ａの一端は、入力端子ＲＦＣに接続され、他端は出力端子ＲＦ２に接続される。
【0203】
スイッチ回路ＳＷ３ａは、バッファ１２３ａの正転出力端子（＋）から入力された制御信号ＣＳ３に基づいて、入力端子ＲＦＣと出力端子ＲＦ３とを電気的に接続する。スイッチ回路ＳＷ３ａの一端は、入力端子ＲＦＣに接続され、他端は出力端子ＲＦ３に接続される。
【0204】
本実施形態のスイッチングユニット２ｂは、３つのスイッチ回路ＳＷ１ｂ、ＳＷ２ｂ、及びＳＷ３ｂを含む。
【0205】
スイッチ回路ＳＷ１ｂは、バッファ１２１ｂの正転出力端子（＋）から入力された制御信号ＣＳ１に基づいて、入力端子ＲＦＣと出力端子ＲＦ１とを電気的に接続する。スイッチ回路ＳＷ１ｂの一端は、入力端子ＲＦＣに接続され、他端は出力端子ＲＦ１に接続される。
【0206】
スイッチ回路ＳＷ２ｂは、バッファ１２２ｂの正転出力端子（＋）から入力された制御信号ＣＳ２に基づいて、入力端子ＲＦＣと出力端子ＲＦ２とを電気的に接続する。スイッチ回路ＳＷ２ｂの一端は、入力端子ＲＦＣに接続され、他端は出力端子ＲＦ２に接続される。
【0207】
スイッチ回路ＳＷ３ｂは、バッファ１２３ｂの正転出力端子（＋）から入力された制御信号ＣＳ３に基づいて、入力端子ＲＦＣと出力端子ＲＦ３とを電気的に接続する。スイッチ回路ＳＷ３ｂの一端は、入力端子ＲＦＣに接続され、他端は出力端子ＲＦ３に接続される。
【0208】
第１実施形態と同様に、スイッチングユニット２ａにおける切り替え動作の完了のタイミングは、スイッチングユニット２ｂにおける切り替え動作の完了のタイミングよりも速い。すなわち、スイッチ回路ＳＷ１ａにおける切り替え動作の完了のタイミングは、スイッチ回路ＳＷ１ｂにおける切り替え動作の完了のタイミングよりも早い。スイッチ回路ＳＷ２ａにおける切り替え動作の完了のタイミングは、スイッチ回路ＳＷ２ｂにおける切り替え動作の完了のタイミングよりも早い。スイッチ回路ＳＷ３ａにおける切り替え動作の完了のタイミングは、スイッチ回路ＳＷ３ｂにおける切り替え動作の完了のタイミングよりも早い。
【0209】
デコーダ１０１は、入力端子ＣＴＲＬから受信した信号をデコードして、制御信号ＣＳ１、ＣＳ２、及びＣＳ３を生成する。制御信号ＣＳ１は、スイッチ回路ＳＷ１ａ及びＳＷ１ｂを制御する信号である。制御信号ＣＳ２は、スイッチ回路ＳＷ２ａ及びＳＷ２ｂを制御する信号である。制御信号ＣＳ３は、スイッチ回路ＳＷ３ａ及びＳＷ３ｂを制御する信号である。例えば、デコーダ１０１は、スイッチ回路ＳＷ１ａ及びＳＷ１ｂをオン状態にする場合、“Ｈ”レベルの制御信号ＣＳ１を出力する。制御信号ＣＳ２及びＣＳ３も同様である。デコーダ１０１は、制御信号ＣＳ１、ＣＳ２、及びＣＳ３をそれぞれ出力する３つの出力端子Ｔ１、Ｔ２、及びＴ３を含む。なお、デコーダ１０１は、高周波半導体集積回路１の外部に設けられてもよい。この場合、高周波半導体集積回路１は、制御信号ＣＳ１～ＣＳ３が入力される３つの信号入力端子を有する。
【0210】
遅延回路１１１は、制御信号ＣＳ１を遅延させる回路である。遅延回路１１１の入力端子は、デコーダ１０１の出力端子Ｔ１に接続される。遅延回路１１１の出力端子は、バッファ１２１ｂの入力端子に接続される。遅延回路１１１は、遅延させた制御信号ＣＳ１をバッファ１２１ｂに送信する。
【0211】
遅延回路１１２は、制御信号ＣＳ２を遅延させる回路である。遅延回路１１２の入力端子は、デコーダ１０１の出力端子Ｔ２に接続される。遅延回路１１２の出力端子は、バッファ１２２ｂの入力端子に接続される。遅延回路１１２は、遅延させた制御信号ＣＳ２をバッファ１２２ｂに送信する。
【0212】
遅延回路１１３は、制御信号ＣＳ３を遅延させる回路である。遅延回路１１３の入力端子は、デコーダ１０１の出力端子Ｔ３に接続される。遅延回路１１３の出力端子は、バッファ１２３ｂの入力端子に接続される。遅延回路１１３は、遅延させた制御信号ＣＳ３をバッファ１２３ｂに送信する。
【0213】
バッファ１２１ａは、制御信号ＣＳ１をスイッチ回路ＳＷ１ａに送信する。バッファ１２１ａの入力端子は、デコーダ１０１の出力端子Ｔ１に接続される。バッファ１２１ａの正転出力端子（＋）は、スイッチ回路ＳＷ１ａに接続される。
【0214】
バッファ１２１ｂは、遅延された制御信号ＣＳ１をスイッチ回路ＳＷ１ｂに送信する。バッファ１２１ｂの入力端子は、遅延回路１１１に接続される。バッファ１２１ｂの正転出力端子（＋）は、スイッチ回路ＳＷ１ｂに接続される。
【0215】
バッファ１２２ａは、制御信号ＣＳ２をスイッチ回路ＳＷ２ａに送信する。バッファ１２２ａの入力端子は、デコーダ１０１の出力端子Ｔ２に接続される。バッファ１２２ａの正転出力端子（＋）は、スイッチ回路ＳＷ２ａに接続される。
【0216】
バッファ１２２ｂは、遅延された制御信号ＣＳ２をスイッチ回路ＳＷ２ｂに送信する。バッファ１２２ｂの入力端子は、遅延回路１１２に接続される。バッファ１２２ｂの正転出力端子（＋）は、スイッチ回路ＳＷ２ｂに接続される。
【0217】
バッファ１２３ａは、制御信号ＣＳ３をスイッチ回路ＳＷ３ａに送信する。バッファ１２３ａの入力端子は、デコーダ１０１の出力端子Ｔ３に接続される。バッファ１２３ａの正転出力端子（＋）は、スイッチ回路ＳＷ３ａに接続される。
【0218】
バッファ１２３ｂは、遅延された制御信号ＣＳ３をスイッチ回路ＳＷ３ｂに送信する。バッファ１２３ｂの入力端子は、遅延回路１１３に接続される。バッファ１２３ｂの正転出力端子（＋）は、スイッチ回路ＳＷ３ｂに接続される。
【0219】
８．２ 本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
【0220】
９．変形例等
実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
【0221】
上記実施形態において、抵抗値またはゲート幅が同じである場合には、製造ばらつきによる誤差を含み得る。
【0222】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【0223】
＜付記＞
なお、上記各実施形態の一部または全部は、以下の付記のようにも記載され得るが、以下に限られるものではない。
なお、上記各実施形態の一部または全部は、以下の付記のようにも記載され得るが、以下に限られるものではない。
【0224】
（付記１）
高周波信号を受信する第１入力端子（ＲＦＣ）と、
制御信号を受信する第２入力端子（ＣＴＲＬ）と、
前記高周波信号を出力する第１出力端子（ＲＦ１）と、
前記高周波信号を出力する第２出力端子（ＲＦ２）と、
前記第１入力端子と前記第１出力端子との電気的接続を制御する第１スイッチ回路（ＳＷ１ａ）と、
前記第１入力端子と前記第２出力端子との電気的接続を制御する第２スイッチ回路（ＳＷ２ａ）と、
前記第１入力端子と前記第１出力端子との電気的接続を制御し、前記第１スイッチ回路と並列に接続された第３スイッチ回路（ＳＷ１ｂ）と、
前記第１入力端子と前記第２出力端子との電気的接続を制御し、前記第２スイッチ回路と並列に接続された第４スイッチ回路（ＳＷ２ｂ）と
を備え、
前記第１入力端子の接続先を前記第１出力端子から前記第２出力端子に切り替える場合、前記第１スイッチ回路及び前記第２スイッチ回路の切り替え動作が完了した後に、前記第３スイッチ回路及び前記第４スイッチ回路の前記切り替え動作が完了する、
高周波半導体集積回路。
高周波信号を受信する第１入力端子（ＲＦＣ）と、
制御信号を受信する第２入力端子（ＣＴＲＬ）と、
前記高周波信号を出力する第１出力端子（ＲＦ１）と、
前記高周波信号を出力する第２出力端子（ＲＦ２）と、
前記第１入力端子と前記第１出力端子との電気的接続を制御する第１スイッチ回路（ＳＷ１ａ）と、
前記第１入力端子と前記第２出力端子との電気的接続を制御する第２スイッチ回路（ＳＷ２ａ）と、
前記第１入力端子と前記第１出力端子との電気的接続を制御し、前記第１スイッチ回路と並列に接続された第３スイッチ回路（ＳＷ１ｂ）と、
前記第１入力端子と前記第２出力端子との電気的接続を制御し、前記第２スイッチ回路と並列に接続された第４スイッチ回路（ＳＷ２ｂ）と
を備え、
前記第１入力端子の接続先を前記第１出力端子から前記第２出力端子に切り替える場合、前記第１スイッチ回路及び前記第２スイッチ回路の切り替え動作が完了した後に、前記第３スイッチ回路及び前記第４スイッチ回路の前記切り替え動作が完了する、
高周波半導体集積回路。
【0225】
（付記２）
前記第１スイッチ回路及び前記第３スイッチ回路は、前記制御信号に基づいて前記切り替え動作を実行し、
前記第２スイッチ回路及び前記第４スイッチ回路は、前記制御信号の反転信号に基づいて前記切り替え動作を実行する、
付記１に記載の高周波半導体集積回路。
前記第１スイッチ回路及び前記第３スイッチ回路は、前記制御信号に基づいて前記切り替え動作を実行し、
前記第２スイッチ回路及び前記第４スイッチ回路は、前記制御信号の反転信号に基づいて前記切り替え動作を実行する、
付記１に記載の高周波半導体集積回路。
【0226】
（付記３）
前記第１入力端子の接続先を前記第１出力端子から前記第２出力端子に切り替える場合、前記第１スイッチ回路及び前記第３スイッチ回路がオン状態とされ且つ前記第２スイッチ回路及び前記第４スイッチ回路がオフ状態とされた状態から、前記第１スイッチ回路がオフ状態とされ且つ前記第２スイッチ回路がオン状態とされた後に、前記第３スイッチ回路がオフ状態とされ且つ前記第４スイッチ回路がオン状態とされる、
付記１に記載の高周波半導体集積回路。
前記第１入力端子の接続先を前記第１出力端子から前記第２出力端子に切り替える場合、前記第１スイッチ回路及び前記第３スイッチ回路がオン状態とされ且つ前記第２スイッチ回路及び前記第４スイッチ回路がオフ状態とされた状態から、前記第１スイッチ回路がオフ状態とされ且つ前記第２スイッチ回路がオン状態とされた後に、前記第３スイッチ回路がオフ状態とされ且つ前記第４スイッチ回路がオン状態とされる、
付記１に記載の高周波半導体集積回路。
【0227】
（付記４）
前記第２入力端子に接続され、前記制御信号を受信する第３入力端子、前記制御信号を出力する第３出力端子（＋）、及び前記制御信号の前記反転信号を出力する第４出力端子（－）を含む第１バッファ（３）と、
一方の端子が前記第１バッファの前記第３出力端子に接続され、他方の端子が前記第３スイッチ回路に接続された第５抵抗素子（４＿１）と、
一方の端子が前記第１バッファの前記第４出力端子に接続され、他方の端子が前記第４スイッチ回路に接続された第６抵抗素子（４＿２）と
を更に備える、
付記２に記載の高周波半導体集積回路。
前記第２入力端子に接続され、前記制御信号を受信する第３入力端子、前記制御信号を出力する第３出力端子（＋）、及び前記制御信号の前記反転信号を出力する第４出力端子（－）を含む第１バッファ（３）と、
一方の端子が前記第１バッファの前記第３出力端子に接続され、他方の端子が前記第３スイッチ回路に接続された第５抵抗素子（４＿１）と、
一方の端子が前記第１バッファの前記第４出力端子に接続され、他方の端子が前記第４スイッチ回路に接続された第６抵抗素子（４＿２）と
を更に備える、
付記２に記載の高周波半導体集積回路。
【0228】
（付記５）
前記第１スイッチ回路は、直列に接続された複数の第１トランジスタ（１１ａ）及び前記複数の第１トランジスタのゲートにそれぞれ接続された複数の第１抵抗素子（１３ａ）を含み、
前記第２スイッチ回路は、直列に接続された複数の第２トランジスタ（２１ａ）及び前記複数の第２トランジスタのゲートにそれぞれ接続された複数の第２抵抗素子（２３ａ）を含み、
前記第３スイッチ回路は、直列に接続され複数の第３トランジスタ（１１ｂ）及び前記複数の第３トランジスタのゲートにそれぞれ接続された複数の第３抵抗素子（１３ｂ）を含み、
前記第４スイッチ回路は、直列に接続され複数の第４トランジスタ（２１ｂ）及び前記複数の第４トランジスタのゲートにそれぞれ接続された複数の第４抵抗素子（２３ｂ）を含み、
前記複数の第１抵抗素子、前記複数の第２抵抗素子、前記複数の第３抵抗素子、及び前記複数の第４抵抗素子の各々の抵抗値は同じであり、
前記複数の第１トランジスタ、前記複数の第２トランジスタ、前記複数の第３トランジスタ、及び前記複数の第４トランジスタの各々のゲート幅は同じである、
付記４に記載の高周波半導体集積回路。
前記第１スイッチ回路は、直列に接続された複数の第１トランジスタ（１１ａ）及び前記複数の第１トランジスタのゲートにそれぞれ接続された複数の第１抵抗素子（１３ａ）を含み、
前記第２スイッチ回路は、直列に接続された複数の第２トランジスタ（２１ａ）及び前記複数の第２トランジスタのゲートにそれぞれ接続された複数の第２抵抗素子（２３ａ）を含み、
前記第３スイッチ回路は、直列に接続され複数の第３トランジスタ（１１ｂ）及び前記複数の第３トランジスタのゲートにそれぞれ接続された複数の第３抵抗素子（１３ｂ）を含み、
前記第４スイッチ回路は、直列に接続され複数の第４トランジスタ（２１ｂ）及び前記複数の第４トランジスタのゲートにそれぞれ接続された複数の第４抵抗素子（２３ｂ）を含み、
前記複数の第１抵抗素子、前記複数の第２抵抗素子、前記複数の第３抵抗素子、及び前記複数の第４抵抗素子の各々の抵抗値は同じであり、
前記複数の第１トランジスタ、前記複数の第２トランジスタ、前記複数の第３トランジスタ、及び前記複数の第４トランジスタの各々のゲート幅は同じである、
付記４に記載の高周波半導体集積回路。
【0229】
（付記６）
前記第１入力端子と前記第１出力端子との電気的接続を制御し、前記第１スイッチ回路及び前記第３スイッチ回路と並列に接続された第５スイッチ回路（ＳＷ１ｃ）と、
前記第１入力端子と前記第２出力端子との電気的接続を制御し、前記第２スイッチ回路及び前記第４スイッチ回路と並列に接続された第６スイッチ回路（ＳＷ２ｃ）と
更に備え、
前記第５スイッチ回路は、前記制御信号に基づいて前記切り替え動作を実行し、
前記第６スイッチ回路は、前記制御信号の前記反転信号に基づいて前記切り替え動作を実行し、
前記第１入力端子の接続先を前記第１出力端子から前記第２出力端子に切り替える場合、
前記第３スイッチ回路及び前記第４スイッチ回路の前記切り替え動作が完了した後に、前記第５スイッチ回路及び前記第６スイッチ回路の前記切り替え動作が完了する、
付記４に記載の高周波半導体集積回路。
前記第１入力端子と前記第１出力端子との電気的接続を制御し、前記第１スイッチ回路及び前記第３スイッチ回路と並列に接続された第５スイッチ回路（ＳＷ１ｃ）と、
前記第１入力端子と前記第２出力端子との電気的接続を制御し、前記第２スイッチ回路及び前記第４スイッチ回路と並列に接続された第６スイッチ回路（ＳＷ２ｃ）と
更に備え、
前記第５スイッチ回路は、前記制御信号に基づいて前記切り替え動作を実行し、
前記第６スイッチ回路は、前記制御信号の前記反転信号に基づいて前記切り替え動作を実行し、
前記第１入力端子の接続先を前記第１出力端子から前記第２出力端子に切り替える場合、
前記第３スイッチ回路及び前記第４スイッチ回路の前記切り替え動作が完了した後に、前記第５スイッチ回路及び前記第６スイッチ回路の前記切り替え動作が完了する、
付記４に記載の高周波半導体集積回路。
【0230】
（付記７）
前記第５スイッチ回路の切り替え時間は、前記第３スイッチ回路の前記切り替え時間よりも長く、前記第３スイッチ回路の前記切り替え時間は、前記第１スイッチ回路の前記切り替え時間よりも長く、
前記第６スイッチ回路の前記切り替え時間は、前記第４スイッチ回路の前記切り替え時間よりも長く、前記第４スイッチ回路の前記切り替え時間は、前記第２スイッチ回路の前記切り替え時間よりも長い、
付記６に記載の高周波半導体集積回路。
前記第５スイッチ回路の切り替え時間は、前記第３スイッチ回路の前記切り替え時間よりも長く、前記第３スイッチ回路の前記切り替え時間は、前記第１スイッチ回路の前記切り替え時間よりも長く、
前記第６スイッチ回路の前記切り替え時間は、前記第４スイッチ回路の前記切り替え時間よりも長く、前記第４スイッチ回路の前記切り替え時間は、前記第２スイッチ回路の前記切り替え時間よりも長い、
付記６に記載の高周波半導体集積回路。
【0231】
（付記８）
前記第１入力端子の接続先を前記第１出力端子から前記第２出力端子に切り替える場合、前記第１スイッチ回路、前記第３スイッチ回路、及び前記第５スイッチ回路がオン状態とされ且つ前記第２スイッチ回路、前記第４スイッチ回路、及び前記第６スイッチ回路がオフ状態とされた状態から、前記第１スイッチ回路がオフ状態とされ且つ前記第２スイッチ回路がオン状態とされた後、前記第３スイッチ回路がオフ状態とされ且つ前記第４スイッチ回路がオン状態とされ、前記第３スイッチ回路がオフ状態とされ且つ前記第４スイッチ回路がオン状態とされた後、前記第５スイッチ回路がオフ状態とされ且つ前記第６スイッチ回路がオン状態とされる、
付記６に記載の高周波半導体集積回路。
前記第１入力端子の接続先を前記第１出力端子から前記第２出力端子に切り替える場合、前記第１スイッチ回路、前記第３スイッチ回路、及び前記第５スイッチ回路がオン状態とされ且つ前記第２スイッチ回路、前記第４スイッチ回路、及び前記第６スイッチ回路がオフ状態とされた状態から、前記第１スイッチ回路がオフ状態とされ且つ前記第２スイッチ回路がオン状態とされた後、前記第３スイッチ回路がオフ状態とされ且つ前記第４スイッチ回路がオン状態とされ、前記第３スイッチ回路がオフ状態とされ且つ前記第４スイッチ回路がオン状態とされた後、前記第５スイッチ回路がオフ状態とされ且つ前記第６スイッチ回路がオン状態とされる、
付記６に記載の高周波半導体集積回路。
【0232】
（付記９）
前記第２入力端子に接続され、前記制御信号を受信する第７入力端子、前記制御信号を出力する第１１出力端子（＋）、及び前記制御信号の反転信号を出力する第１２出力端子（－）を含む第５バッファ（３）と、
前記第１１出力端子に接続され、前記第３スイッチ回路に、前記制御信号を遅延して送信する第４遅延回路（６＿１）と、
前記第１２出力端子に接続され、前記第４スイッチ回路に、前記制御信号の前記反転信号を遅延して送信する第５遅延回路（６＿２）と、
前記第４遅延回路に接続され、前記第５スイッチ回路に、前記第４遅延回路により遅延された前記制御信号を更に遅延して送信する第６遅延回路（７＿１）と、
前記第５遅延回路に接続され、前記第６スイッチ回路に、前記第５遅延回路により遅延された前記制御信号の前記反転信号を更に遅延して送信する第７遅延回路（７＿２）と
を更に備える、
付記６に記載の高周波半導体集積回路。
前記第２入力端子に接続され、前記制御信号を受信する第７入力端子、前記制御信号を出力する第１１出力端子（＋）、及び前記制御信号の反転信号を出力する第１２出力端子（－）を含む第５バッファ（３）と、
前記第１１出力端子に接続され、前記第３スイッチ回路に、前記制御信号を遅延して送信する第４遅延回路（６＿１）と、
前記第１２出力端子に接続され、前記第４スイッチ回路に、前記制御信号の前記反転信号を遅延して送信する第５遅延回路（６＿２）と、
前記第４遅延回路に接続され、前記第５スイッチ回路に、前記第４遅延回路により遅延された前記制御信号を更に遅延して送信する第６遅延回路（７＿１）と、
前記第５遅延回路に接続され、前記第６スイッチ回路に、前記第５遅延回路により遅延された前記制御信号の前記反転信号を更に遅延して送信する第７遅延回路（７＿２）と
を更に備える、
付記６に記載の高周波半導体集積回路。
【0233】
（付記１０）
前記第２入力端子から受信した前記制御信号を前記第１スイッチ回路に送信し、前記制御信号の反転信号を前記第２スイッチ回路に送信する第６バッファ（３ａ）と、
前記第２入力端子に接続され、前記制御信号を遅延させる第８遅延回路（８）と、
前記第８遅延回路に接続され、前記第８遅延回路により遅延された前記制御信号を前記第３スイッチ回路に送信し、前記第８遅延回路により遅延された前記制御信号の前記反転信号を前記第４スイッチ回路に送信する第７バッファ（３ｂ）と、
前記第８遅延回路に接続され、前記第８遅延回路により遅延された前記制御信号を更に遅延させる第９遅延回路（９）と、
前記第９遅延回路に接続され、前記第８遅延回路及び前記第９遅延回路により遅延された前記制御信号を前記第５スイッチ回路に送信し、前記第８遅延回路及び前記第９遅延回路により遅延された前記制御信号の前記反転信号を前記第６スイッチ回路に送信する第８バッファ（３ｃ）と
を更に備える、
付記６に記載の高周波半導体集積回路。
前記第２入力端子から受信した前記制御信号を前記第１スイッチ回路に送信し、前記制御信号の反転信号を前記第２スイッチ回路に送信する第６バッファ（３ａ）と、
前記第２入力端子に接続され、前記制御信号を遅延させる第８遅延回路（８）と、
前記第８遅延回路に接続され、前記第８遅延回路により遅延された前記制御信号を前記第３スイッチ回路に送信し、前記第８遅延回路により遅延された前記制御信号の前記反転信号を前記第４スイッチ回路に送信する第７バッファ（３ｂ）と、
前記第８遅延回路に接続され、前記第８遅延回路により遅延された前記制御信号を更に遅延させる第９遅延回路（９）と、
前記第９遅延回路に接続され、前記第８遅延回路及び前記第９遅延回路により遅延された前記制御信号を前記第５スイッチ回路に送信し、前記第８遅延回路及び前記第９遅延回路により遅延された前記制御信号の前記反転信号を前記第６スイッチ回路に送信する第８バッファ（３ｃ）と
を更に備える、
付記６に記載の高周波半導体集積回路。
【0234】
（付記１１）
前記高周波信号を出力する第１３出力端子（ＲＦ３）と、
前記第１入力端子と前記第１３出力端子との電気的接続を制御する第７スイッチ回路（ＳＷ３ａ）と、
前記第１入力端子と前記第１３出力端子との電気的接続を制御し、前記第７スイッチ回路と並列に接続された第８スイッチ回路（ＳＷ３ｂ）と、
前記第１スイッチ回路及び前記第３スイッチ回路を制御する第１信号（ＣＳ１）、前記第２スイッチ回路及び前記第４スイッチ回路を制御する第２信号（ＣＳ２）、前記第７スイッチ回路及び前記第８スイッチ回路を制御する第３信号（ＣＳ１）を出力するデコーダ（１０１）と、
前記第１信号を遅延させる第１０遅延回路（１１１）と、
前記第２信号を遅延させる第１１遅延回路（１１２）と、
前記第３信号を遅延させる第１２遅延回路（１１３）と、
前記デコーダから受信した前記第１信号を前記第１スイッチ回路に送信する第９バッファ（１２１ａ）と、
前記デコーダから受信した前記第２信号を前記第２スイッチ回路に送信する第１０バッファ（１２２ａ）と、
前記デコーダから受信した前記第２信号を前記第７スイッチ回路に送信する第１１バッファ（１２３ａ）と、
前記第１０遅延回路から受信した遅延された前記第１信号を前記第３スイッチ回路に送信する第１２バッファ（１２１ｂ）と、
前記第１１遅延回路から受信した遅延された前記第２信号を前記第４スイッチ回路に送信する第１３バッファ（１２２ｂ）と、
前記第１２遅延回路から受信した遅延された前記第３信号を前記第８スイッチ回路に送信する第１４バッファ（１２３ｂ）と、
を更に備える、
付記６に記載の高周波半導体集積回路。
前記高周波信号を出力する第１３出力端子（ＲＦ３）と、
前記第１入力端子と前記第１３出力端子との電気的接続を制御する第７スイッチ回路（ＳＷ３ａ）と、
前記第１入力端子と前記第１３出力端子との電気的接続を制御し、前記第７スイッチ回路と並列に接続された第８スイッチ回路（ＳＷ３ｂ）と、
前記第１スイッチ回路及び前記第３スイッチ回路を制御する第１信号（ＣＳ１）、前記第２スイッチ回路及び前記第４スイッチ回路を制御する第２信号（ＣＳ２）、前記第７スイッチ回路及び前記第８スイッチ回路を制御する第３信号（ＣＳ１）を出力するデコーダ（１０１）と、
前記第１信号を遅延させる第１０遅延回路（１１１）と、
前記第２信号を遅延させる第１１遅延回路（１１２）と、
前記第３信号を遅延させる第１２遅延回路（１１３）と、
前記デコーダから受信した前記第１信号を前記第１スイッチ回路に送信する第９バッファ（１２１ａ）と、
前記デコーダから受信した前記第２信号を前記第２スイッチ回路に送信する第１０バッファ（１２２ａ）と、
前記デコーダから受信した前記第２信号を前記第７スイッチ回路に送信する第１１バッファ（１２３ａ）と、
前記第１０遅延回路から受信した遅延された前記第１信号を前記第３スイッチ回路に送信する第１２バッファ（１２１ｂ）と、
前記第１１遅延回路から受信した遅延された前記第２信号を前記第４スイッチ回路に送信する第１３バッファ（１２２ｂ）と、
前記第１２遅延回路から受信した遅延された前記第３信号を前記第８スイッチ回路に送信する第１４バッファ（１２３ｂ）と、
を更に備える、
付記６に記載の高周波半導体集積回路。
【符号の説明】
【0235】
１…高周波半導体集積回路、２、２ａ、２ｂ、２ｃ…スイッチングユニット、３、３ａ、３ｂ、３ｃ、１２１ａ、１２１ｂ、１２２ａ、１２２ｂ、１２３ａ、１２３ｂ…バッファ、４＿１、４＿２、１２、１２ａ、１２ｂ、１２ｃ、１３ａ、１３ｂ、１３ｃ、２２、２２ａ、２２ｂ、２２ｃ、２３ａ、２３ｂ、２３ｃ、５３…抵抗素子、５、５＿１、５＿２、６～９、１１１～１１３…遅延回路、１１ａ、１１ｂ、１１ｃ、２１ａ、２１ｂ、２１ｃ…トランジスタ、５１、５２…インバータ、５４…容量素子、１０１…デコーダ、ＳＷ１、ＳＷ１ａ、ＳＷ１ｂ、ＳＷ１ｃ、ＳＷ２ａ、ＳＷ２ｂ、ＳＷ２ｃ…スイッチ回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
