(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024135254
(43)【公開日】2024-10-04
(54)【発明の名称】記憶装置
(51)【国際特許分類】
G11C 5/14 20060101AFI20240927BHJP
G11C 16/04 20060101ALI20240927BHJP
G11C 16/30 20060101ALI20240927BHJP
【ＦＩ】
G11C5/14 370
G11C16/04 170
G11C16/30 120
【審査請求】未請求
【請求項の数】16
【出願形態】ＯＬ
(21)【出願番号】P 2023045850
(22)【出願日】2023-03-22
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】櫻井 克彰
(72)【発明者】
【氏名】有薗 大介
(72)【発明者】
【氏名】阿部 光弘
(72)【発明者】
【氏名】平嶋 康伯
【テーマコード（参考）】
5B225
【Ｆターム（参考）】
5B225CA05
5B225DE20
5B225FA02
(57)【要約】
【課題】 低消費電力の記憶装置を提供する。
【解決手段】 一実施形態による記憶装置は、メモリセルと、メモリセルへのデータの書込み及びメモリセルからのデータの読出しにおいて使用される第１回路と、第１回路をイネーブルにする第１レベルの第１信号を出力する論理回路と、を備え、データ信号を受け取る。論理回路は、記憶している第１情報に基づくレベルの第２信号を出力するラッチ回路を備え、記憶装置の外部から第３信号、第４信号、及び第５信号を受け取り、第２レベルの第２信号、第３レベルの第４信号、及び第４レベルの第５信号の論理和と第５レベルの第３信号との否定論理積を第１信号として出力する。
【選択図】 図７
【解決手段】 一実施形態による記憶装置は、メモリセルと、メモリセルへのデータの書込み及びメモリセルからのデータの読出しにおいて使用される第１回路と、第１回路をイネーブルにする第１レベルの第１信号を出力する論理回路と、を備え、データ信号を受け取る。論理回路は、記憶している第１情報に基づくレベルの第２信号を出力するラッチ回路を備え、記憶装置の外部から第３信号、第４信号、及び第５信号を受け取り、第２レベルの第２信号、第３レベルの第４信号、及び第４レベルの第５信号の論理和と第５レベルの第３信号との否定論理積を第１信号として出力する。
【選択図】 図７
【特許請求の範囲】
【請求項1】
メモリセルと、
前記メモリセルへのデータの書込み及び前記メモリセルからのデータの読出しにおいて使用される第１回路と、
前記第１回路をイネーブルにする第１レベルの第１信号を出力する論理回路と、
を備え、データ信号を受け取る記憶装置であって、
前記論理回路は、
記憶している第１情報に基づくレベルの第２信号を出力するラッチ回路を備え、
前記記憶装置の外部から第３信号、第４信号、及び第５信号を受け取り、
第２レベルの前記第２信号、第３レベルの前記第４信号、及び第４レベルの前記第５信号の論理和と第５レベルの前記第３信号との否定論理積を前記第１信号として出力する、
記憶装置。
前記メモリセルへのデータの書込み及び前記メモリセルからのデータの読出しにおいて使用される第１回路と、
前記第１回路をイネーブルにする第１レベルの第１信号を出力する論理回路と、
を備え、データ信号を受け取る記憶装置であって、
前記論理回路は、
記憶している第１情報に基づくレベルの第２信号を出力するラッチ回路を備え、
前記記憶装置の外部から第３信号、第４信号、及び第５信号を受け取り、
第２レベルの前記第２信号、第３レベルの前記第４信号、及び第４レベルの前記第５信号の論理和と第５レベルの前記第３信号との否定論理積を前記第１信号として出力する、
記憶装置。
【請求項2】
前記第１情報は、前記記憶装置の外部から受け取られるコマンドに基づく、
請求項１に記載の記憶装置。
請求項１に記載の記憶装置。
【請求項3】
前記第１情報は、前記記憶装置が選択されている場合、前記第２レベルを有する、
請求項２に記載の記憶装置。
請求項２に記載の記憶装置。
【請求項4】
前記第３信号は、前記記憶装置のイネーブル及びディセーブルを指示し、
前記記憶装置は、
前記第３レベルの前記第４信号と並行して受け取られる前記データ信号をコマンドとして用い、
前記第４レベルの前記第５信号と並行して受け取られる前記データ信号をアドレス情報として用いる、
請求項３に記載の記憶装置。
前記記憶装置は、
前記第３レベルの前記第４信号と並行して受け取られる前記データ信号をコマンドとして用い、
前記第４レベルの前記第５信号と並行して受け取られる前記データ信号をアドレス情報として用いる、
請求項３に記載の記憶装置。
【請求項5】
前記第５レベルの前記第３信号は、前記記憶装置のイネーブルを指示する、
請求項４に記載の記憶装置。
請求項４に記載の記憶装置。
【請求項6】
前記第３レベルは、ハイレベルであり、
前記第４レベルは、ハイレベルであり、
前記第５レベルは、ローレベルである、
請求項５に記載の記憶装置。
前記第４レベルは、ハイレベルであり、
前記第５レベルは、ローレベルである、
請求項５に記載の記憶装置。
【請求項7】
前記第３信号は、前記記憶装置のイネーブル及びディセーブルを指示し、
前記記憶装置は、
前記第３レベルの前記第４信号と並行して受け取られる前記データ信号をコマンドとして用い、
前記第４レベルの前記第５信号と並行して受け取られる前記データ信号をアドレス情報として用いる、
請求項３に記載の記憶装置。
前記記憶装置は、
前記第３レベルの前記第４信号と並行して受け取られる前記データ信号をコマンドとして用い、
前記第４レベルの前記第５信号と並行して受け取られる前記データ信号をアドレス情報として用いる、
請求項３に記載の記憶装置。
【請求項8】
前記第５レベルの前記第３信号は、前記記憶装置のイネーブルを指示する、
請求項７に記載の記憶装置。
請求項７に記載の記憶装置。
【請求項9】
前記第３レベルは、ハイレベルであり、
前記第４レベルは、ハイレベルであり、
前記第５レベルは、ローレベルである、
請求項８に記載の記憶装置。
前記第４レベルは、ハイレベルであり、
前記第５レベルは、ローレベルである、
請求項８に記載の記憶装置。
【請求項10】
前記第１回路は、
前記データ信号を受け取る入出力回路と、
受け取られた電圧から別の電圧を生成する電圧生成回路と、
を備える、
請求項１に記載の記憶装置。
前記データ信号を受け取る入出力回路と、
受け取られた電圧から別の電圧を生成する電圧生成回路と、
を備える、
請求項１に記載の記憶装置。
【請求項11】
前記論理回路は、第６レベルの前記第３信号が前記第５レベルになったときから第１時間に亘って、前記第２信号のレベル、前記第４信号のレベル、及び前記第５信号のレベルによらずに前記第１レベルの前記第１信号を出力する、
請求項１に記載の記憶装置。
請求項１に記載の記憶装置。
【請求項12】
前記論理回路は、前記第６レベルの前記第３信号が前記第５レベルになったときから前記第１時間が経過すると、前記第２レベルの前記第２信号、前記第３レベルの前記第４信号、及び前記第４レベルの前記第５信号の論理和と前記第５レベルの前記第３信号との否定論理積を前記第１信号として出力する、
請求項１１に記載の記憶装置。
請求項１１に記載の記憶装置。
【請求項13】
前記第３信号は、前記記憶装置のイネーブル及びディセーブルを指示し、
前記記憶装置は、
前記第３レベルの前記第４信号と並行して受け取られる前記データ信号をコマンドとして用い、
前記第４レベルの前記第５信号と並行して受け取られる前記データ信号をアドレス情報として用いる、
請求項３に記載の記憶装置。
前記記憶装置は、
前記第３レベルの前記第４信号と並行して受け取られる前記データ信号をコマンドとして用い、
前記第４レベルの前記第５信号と並行して受け取られる前記データ信号をアドレス情報として用いる、
請求項３に記載の記憶装置。
【請求項14】
前記第５レベルの前記第３信号は、前記記憶装置のイネーブルを指示する、
請求項４に記載の記憶装置。
請求項４に記載の記憶装置。
【請求項15】
前記第３レベルは、ハイレベルであり、
前記第４レベルは、ハイレベルであり、
前記第５レベルは、ローレベルである、
請求項５に記載の記憶装置。
前記第４レベルは、ハイレベルであり、
前記第５レベルは、ローレベルである、
請求項５に記載の記憶装置。
【請求項16】
前記第１回路は、
前記データ信号を受け取る入出力回路と、
受け取られた電圧から別の電圧を生成する電圧生成回路と、
を備える、
請求項１１に記載の記憶装置。
前記データ信号を受け取る入出力回路と、
受け取られた電圧から別の電圧を生成する電圧生成回路と、
を備える、
請求項１１に記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、概して記憶装置に関する。
【背景技術】
【0002】
半導体を使用した記憶装置が知られている。記憶装置は、より少ない電流しか消費しないことを求められる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第１０８６０２５０号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
低消費電力の記憶装置を提供しようとするものである。
【課題を解決するための手段】
【0005】
一実施形態による記憶装置は、メモリセルと、上記メモリセルへのデータの書込み及び上記メモリセルからのデータの読出しにおいて使用される第１回路と、上記第１回路をイネーブルにする第１レベルの第１信号を出力する論理回路と、を備え、データ信号を受け取る。上記論理回路は、記憶している第１情報に基づくレベルの第２信号を出力するラッチ回路を備え、上記記憶装置の外部から第３信号、第４信号、及び第５信号を受け取り、第２レベルの上記第２信号、第３レベルの上記第４信号、及び第４レベルの上記第５信号の論理和と第５レベルの上記第３信号との否定論理積を上記第１信号として出力する。
【図面の簡単な説明】
【0006】
【発明を実施するための形態】
【0007】
以下に実施形態が図面を参照して記述される。或る実施形態又は相違する実施形態での略同一の機能及び構成を有する複数の構成要素は、互いに区別されるために、参照符号の末尾にさらなる数字又は文字が付加される場合がある。或る記述済みの実施形態に後続する実施形態では、記述済みの実施形態と異なる点が主に記述される。或る実施形態についての記述は全て、明示的に又は自明的に排除されない限り、別の実施形態の記述としても当てはまる。
【0008】
各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれか又は両者を組み合せたものとして実現されることが可能である。一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。
【0009】
本明細書及び特許請求の範囲において、或る第１要素が別の第２要素に「接続されている」とは、第１要素が直接的又は常時或いは選択的に導電性となる要素を介して第２要素に接続されていることを含む。
【0010】
１．第１実施形態
１．１．構成（構造）
図１は、第１実施形態の記憶装置を含んだメモリシステムの例を示す。メモリシステムは、ホスト装置によって制御され、ホスト装置の制御に基づいてデータを記憶する。図１に示されるように、メモリシステムは、複数の記憶装置１を含む。図１は、４つの記憶装置１（１＿１、１＿２、１＿３、及び１＿４）の例を示す。記憶装置１は、メモリコントローラ２と接続されている。複数の記憶装置１は、メモリコントローラ２と、共通の配線によって接続されている。
１．１．構成（構造）
図１は、第１実施形態の記憶装置を含んだメモリシステムの例を示す。メモリシステムは、ホスト装置によって制御され、ホスト装置の制御に基づいてデータを記憶する。図１に示されるように、メモリシステムは、複数の記憶装置１を含む。図１は、４つの記憶装置１（１＿１、１＿２、１＿３、及び１＿４）の例を示す。記憶装置１は、メモリコントローラ２と接続されている。複数の記憶装置１は、メモリコントローラ２と、共通の配線によって接続されている。
【0011】
図２は、第１実施形態の記憶装置１と接続されるメモリコントローラ２の構成要素及び接続の例を示す。
【0012】
メモリコントローラ２は、ホストインターフェース２１、ＲＯＭ（read only memory）２２、ＲＡＭ（random access memory）２３、ＣＰＵ（central processing unit）２４、及びメモリインターフェース２５を含む。
【0013】
ホストインターフェース２１は、メモリコントローラ２がホスト装置と通信するためのインターフェースである。ホストインターフェース２１は、ハードウェア、又はハードウェアとソフトウェアの組合せからなることが可能である。
【0014】
ＲＯＭ２２は、不揮発性のメモリである。ＲＯＭ２２は、ファームウェアを含むプログラムを記憶する。
【0015】
ＲＡＭ２３は、揮発性のメモリである。ＲＡＭ２３は、データを一時的に記憶し、メモリコントローラ２が電源の供給を受けている間、ＲＯＭ２２に記憶されているプログラムを記憶する。
【0016】
ＣＰＵ２４は、メモリコントローラ２の全体の動作を制御する回路である。ＲＯＭ２２に記憶されているとともにＲＡＭ２３上にロードされたプログラムがＣＰＵ２４によって実行されることによって、メモリコントローラ２は種々の動作を実行する。
【0017】
メモリインターフェース２５は、メモリコントローラ２が記憶装置１と通信するためのインターフェースである。メモリインターフェース２５は、ハードウェア、又はハードウェアとソフトウェアの組合せからなることが可能である。メモリインターフェース２５は、記憶装置１のタイプに基づく方式の通信を可能にするための配線によって記憶装置１と接続されている。メモリインターフェース２５に基づく配線の組は、複数の制御信号及び入出力信号ＤＱを伝送する。制御信号は、信号￣ＣＥ、ＣＬＥ、ＡＬＥ、￣ＷＥ、ＲＥ、￣ＲＥ、￣ＷＰ、ＤＱＳ、￣ＤＱＳ、及びレディー・ビジー信号ＲＹ／￣ＢＹを含む。符号「￣」は、符号「￣」無しの名称の信号の論理の反転の論理を示す。
【0018】
入出力信号ＤＱは、一例において、８ビットの幅を有し、コマンド（ＣＭＤ）、書込みデータ又はリードデータ（ＤＡＴ）、アドレス情報（ＡＤＤ）、及びステータス（ＳＴＡ）を含む。入出力信号ＤＱ＜７：０＞との表記は、入出力信号ＤＱが８ビットの幅を有することを示す。
【0019】
信号ＤＱＳ及び￣ＤＱＳは、入出力信号ＤＱを取り込むタイミングを指定する。デジタルの信号￣ＣＥは記憶装置１をイネーブル又はディセーブルにする。記憶装置１は、或るレベルの信号￣ＣＥを受け取っている間、イネーブルとされており、動作できる状態にある。以下、記憶装置１をイネーブルにする信号￣ＣＥのレベルは、アクティブレベルと称される場合がある。アクティブレベルの信号￣ＣＥは、一例において、ローレベルを有する。すなわち、信号￣ＣＥは、一例において、アクティブローである。一例において、ローレベルは、接地電圧ＶＳＳの大きさに等しい電位ＶＳＳを有する。
【0020】
信号ＣＬＥは、入出力信号ＤＱによるコマンドの送信を記憶装置１に通知する。記憶装置１は、或るレベルの信号ＣＬＥを受け取っている間に受け取られる入出力信号ＤＱをコマンドＣＭＤとして扱う。すなわち、記憶装置１は、或るレベルの信号ＣＬＥを受け取っている間、コマンドＣＭＤの取り込みをイネーブルとする。以下、コマンドＣＭＤの取り込みをイネーブルとする信号ＣＬＥのレベルは、アクティブレベルと称される場合がある。アクティブレベルの信号ＣＬＥは、一例において、ハイレベルを有する。すなわち、信号ＣＬＥは、一例において、アクティブハイである。一例において、ハイレベルは、内部電源電圧ＶＤＤの大きさに等しい電位を有する。
【0021】
信号ＡＬＥは、入出力信号ＤＱによるアドレス情報の送信を記憶装置１に通知する。記憶装置１は、或るレベルの信号ＡＬＥを受け取っている間に受け取られる入出力信号ＤＱをアドレス情報ＡＤＤとして扱う。すなわち、記憶装置１は、或るレベルの信号ＡＬＥを受け取っている間、アドレス情報ＡＤＤの取り込みをイネーブルとする。以下、アドレス情報ＡＤＤの取り込みをイネーブルとする信号ＡＬＥのレベルは、アクティブレベルと称される場合がある。アクティブレベルの信号ＡＬＥは、一例において、ハイレベルを有する。すなわち、信号ＡＬＥは、一例において、アクティブハイである。
【0022】
信号￣ＷＥは、入出力信号ＤＱの取り込みを記憶装置１に指示する。信号ＲＥ及び￣ＲＥは、入出力信号ＤＱの出力を記憶装置１に指示する。信号￣ＷＰは、データの書込み及び消去の禁止を記憶装置１に指示する。レディー・ビジー信号ＲＹ／￣ＢＹは、記憶装置１がレディー状態であるか、ビジー状態であるかを示し、一例において、ローレベルによってビジー状態を示す。記憶装置１は、レディー状態にあると、コマンドを受け付け、ビジー状態にあると、コマンドを受け付けない。
【0023】
図３は、第１実施形態の記憶装置の構成要素及び接続の例を示す。記憶装置１は、メモリセルアレイ１０、入出力回路１１、ロジック制御回路１２、レジスタ１３、シーケンサ１４、電圧生成回路１５、ドライバ１６、ロウデコーダ１７、センスアンプ１８、及びデータレジスタ（データキャッシュ）１９等の構成要素を含む。
【0024】
メモリセルアレイ１０は、配列されたメモリセルの集合である。メモリセルアレイ１０は、複数のメモリブロック（ブロック）ＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を含む。各ブロックＢＬＫは、複数のメモリセルトランジスタＭＴ（図示せず）を含む。メモリセルアレイ１０には、ワード線（図示せず）及びビット線（図示せず）等の配線も位置している。
【0025】
入出力回路１１は、記憶装置１への信号の入力及び記憶装置１からの信号の出力を行う回路である。入出力回路１１は、配線によってメモリコントローラ２と接続されている。入出力回路１１は、入出力信号ＤＱを受け取り、入出力信号ＤＱを出力する。入出力信号ＤＱは、コマンドＣＭＤ、データＤＡＴ、及びアドレス情報ＡＤＤを伝送する。コマンドＣＭＤは、データリード、データ書込み、及びデータ消去を含む種々の動作を指示する。アドレス情報ＡＤＤは、一例において、ブロックアドレス、ページアドレス、及びカラムアドレスを含む。ブロックアドレス、ページアドレス、及びカラムアドレスは、それぞれブロックＢＬＫ、ワード線ＷＬ、及びビット線ＢＬを指定する。入出力回路１１は、信号ＤＱＳ、￣ＤＱＳ、￣ＣＥ、ＣＬＥ、ＡＬＥ、￣ＷＥ、ＲＥ、￣ＲＥ、及び￣ＷＰを受け取り、信号ＤＱＳ、￣ＤＱＳ、及びレディー・ビジー信号ＲＹ／￣ＢＹを出力する。
【0026】
ロジック制御回路１２は、記憶装置１によって受け取られた信号に基づいて、記憶装置１中の構成要素を制御するための信号を生成する回路である。ロジック制御回路１２は、入出力回路１１からコマンドＣＭＤ及びアドレス情報ＡＤＤを受け取る。ロジック制御回路１２は、コマンドＣＭＤ及びアドレス情報ＡＤＤをレジスタ１３に送信する。ロジック制御回路１２は、コマンドＣＭＤ及びアドレス情報ＡＤＤに基づいて制御信号を生成し、制御信号をシーケンサ１４に供給する。制御信号は、シーケンサ１４が、コマンドＣＭＤ及びアドレス情報ＡＤＤに基づく制御を記憶装置１の構成要素に対して行うために使用される信号である。
【0027】
レジスタ１３は、記憶装置１によって受け取られたコマンドＣＭＤ及びアドレス情報ＡＤＤを保持する回路である。
【0028】
シーケンサ１４は、記憶装置１全体の動作を制御する回路である。シーケンサ１４は、ロジック制御回路１２から受け取られた制御信号に基づいて、電圧生成回路１５、ロウデコーダ１７、及びセンスアンプ１８を制御して、データ読出し、データ書込み、データ消去を含む種々の動作を実行する。
【0029】
電圧生成回路１５は、複数の相違する大きさの電圧を生成する回路である。電圧生成回路１５は、記憶装置１の外部から電源電圧を受け取り、電源電圧から複数の電圧を生成する。生成された電圧は、メモリセルアレイ１０及びドライバ１６等の構成要素に供給される。電圧生成回路１５は、レジスタに保持されているコマンドＣＭＤ及びアドレス情報ＡＤＤに基づいて動作する。
【0030】
ドライバ１６は、記憶装置１の動作に必要な種々の電圧を幾つかの構成要素に印加する回路である。ドライバ１６は、電圧生成回路１５から、複数の電圧を受け取り、複数の電圧のうちの選択されたものをロウデコーダ１７に供給する。
【0031】
ロウデコーダ１７は、ブロックＢＬＫを選択するための回路である。ロウデコーダ１７は、レジスタ１３から受け取られたブロックアドレスに基づいて選択された１つのブロックＢＬＫにドライバ１６から供給される電圧を転送する。
【0032】
センスアンプ１８は、メモリセルアレイ１０に記憶されているデータを判断する回路である。センスアンプ１８は、メモリセルトランジスタＭＴの状態をセンスし、センスされた状態に基づいて読出しデータを生成し、又は、書込みデータをメモリセルトランジスタＭＴに転送する。
【0033】
データレジスタ１９は、記憶装置１によるデータの入力及び出力のためのデータを保持する回路である。データレジスタ１９は、記憶装置１によって受け取られたデータＤＡＴを受け取り、受け取られたデータＤＡＴに基づくデータをセンスアンプ１８に供給する。データレジスタ１９は、センスアンプ１８からデータを受け取り、受け取られたデータに基づくデータＤＡＴを入出力回路１１に供給する。
【0034】
入出力信号ＤＱ、信号ＤＱＳ及び￣ＤＱＳ、信号￣ＣＥ、ＣＬＥ、ＡＬＥ、￣ＷＥ、ＲＥ、￣ＲＥ、及び￣ＷＰ、並びにレディー・ビジー信号ＲＹ／￣ＢＹを伝送する配線の組は、複数の記憶装置１（１＿１、１＿２、１＿３、及び１＿４）と接続されている。図３は、記憶装置１＿１及び１＿２のみを示す。
【0035】
図４は、第１実施形態の記憶装置の幾つかの構成要素及び送受信される信号の例を示す。図４に示されるように、ロジック制御回路１２は、デジタルの信号ＡＣＴＩＶＥＶＤＤを出力する。信号ＡＣＴＩＶＥＶＤＤは、入出力回路１１及び電圧生成回路１５によって受け取られる。入出力回路１１は、或るレベルの信号ＡＣＴＩＶＥＶＤＤを受け取っている間、自身の内部の１又は複数のサブ回路１１１をイネーブルとする。電圧生成回路１５は、或るレベルの信号ＡＣＴＩＶＥＶＤＤを受け取っている間、自身の内部の１又は複数のサブ回路１５１をイネーブルとする。一例において、サブ回路１１１及び１５１をイネーブルとする信号ＡＣＴＩＶＥＶＤＤは、ローレベルを有する。すなわち、信号ＡＣＴＩＶＥＶＤＤは、アクティブローである。
【0036】
サブ回路１１１は、記憶装置１による動作、例えば、データ読出し及びデータ書込みのために必要な回路である。サブ回路１１１は、イネーブルである間、入出力信号ＤＱ＜７：０＞を受け取れる状態にあり、具体的には、一例において、サブ回路１１１の論理回路に内部電源電圧ＶＤＤが供給されている。サブ回路１１１の例は、入力レシーバ回路を含む。
【0037】
サブ回路１５１は、記憶装置１による動作、例えば、データ読出し及びデータ書込みのために必要な回路である。サブ回路１５１は、イネーブルである間、記憶装置１の外部から受け取られた電圧から１又は複数の電圧を生成及び出力する状態にある。サブ回路１５１の例は、内部電源電圧ＶＤＤ及びＶＤＤＳＡを生成する回路を含む。一例において、内部電源電圧ＶＤＤＳＡは、センスアンプ１８に供給される。一例において、内部電源電圧ＶＤＤは、入出力回路１１等の記憶装置１中のセンスアンプ１８以外の構成要素に供給される。
【0038】
図５は、第１実施形態の記憶装置のロジック制御回路の構成要素及びロジック制御回路によって行われる論理演算の例を示す。図５に示されるように、ロジック制御回路１２は、ラッチ回路ＬＡ、及び論理回路ＬＣを含む。ラッチ回路ＬＡは、デジタルの信号ＣＨＰＳＥＬを保持し、保持されているレベルの信号ＣＨＰＳＥＬを出力し続ける。ラッチ回路ＬＡ中の値、すなわち、信号ＣＨＰＳＥＬのレベルは、記憶装置１によって受け取られるコマンドによって設定される。複数の記憶装置１のそれぞれの信号ＣＨＰＳＥＬは、互いに独立した値を有する。一例において、記憶装置１＿１、１＿２、１＿３、及び１＿４は、それぞれ、信号ＣＨＰＳＥＬ１、ＣＨＰＳＥＬ２、ＣＨＰＳＥＬ３、及びＣＨＰＳＥＬ４をラッチ回路ＬＡにおいて保持する。或るレベルの信号ＣＨＰＳＥＬ１、ＣＨＰＳＥＬ２、ＣＨＰＳＥＬ３、及びＣＨＰＳＥＬ４は、それぞれ、記憶装置１＿１、１＿２、１＿３、及び１＿４を選択されている状態にする。以下、記憶装置１を選択状態にする信号ＣＨＰＳＥＬのレベルは、アクティブレベルと称される場合がある。一例において、アクティブレベルの信号ＣＨＰＳＥＬは、ハイレベルを有する。すなわち、信号ＣＨＰＳＥＬは、アクティブハイである。
【0039】
論理回路ＬＣは、￣（アクティブレベルの信号￣ＣＥ＆（アクティブレベルの信号ＣＬＥ｜アクティブレベルの信号ＡＬＥ｜アクティブレベルの信号ＣＨＰＳＥＬ））によって表される論理演算を行い、論理演算の結果を信号ＡＣＴＩＶＥＶＤＤとして出力する。図５では、「アクティブレベル」は、「ＡＣレベル」と記載されている。論理演算中の演算子「￣」は、演算子「￣」に後続する要素の否定論理を表す。演算子「＆」は、演算子の両側のオペランドの論理積を表す。演算子「｜」は、演算子の両側のオペランドの論理和を表す。ロジック制御回路１２は、上記の論理演算を行える限り、どのような回路を有していてもよい。
【0040】
アクティブレベルの信号￣ＣＥがローレベルであるとともにアクティブレベルの信号ＣＬＥ、ＡＬＥ、及びＣＨＰＳＥＬがハイレベルである例に基づくと、ロジック制御回路１２は、￣（￣ＣＥ＆（ＣＬＥ｜ＡＬＥ｜ＣＨＰＳＥＬ））によって表される論理演算の結果を信号ＡＣＴＩＶＥＶＤＤとして出力する。
【0041】
図６は、第１実施形態の記憶装置のロジック制御回路の構成要素及び構成要素の接続の例を示す。図６に示されるように、一例において、ロジック制御回路１２は、図５を参照して上記されているようにラッチ回路ＬＡを含むことに加えて、インバータ回路ＩＶ１、ＯＲゲートＯＲ１及びＯＲ２、並びにＮＡＮＤゲートＮＤ１を含む。
【0042】
インバータ回路ＩＶ１は、信号￣ＣＥを受け取る。ＯＲゲートＯＲ１は、信号ＣＬＥ及びＡＬＥを受け取り、信号ＣＬＥ及びＡＬＥの論理和を出力する。ＯＲゲートＯＲ２は、ＯＲゲートＯＲ１の出力、及びラッチ回路ＬＡの出力、すなわち、信号ＣＨＰＳＥＬを受け取り、ＯＲゲートＯＲ１の出力及びラッチ回路ＬＡの出力の論理和を出力する。ＮＡＮＤゲートＮＤ１は、インバータ回路ＩＶ１の出力及びＯＲゲートＯＲ２の出力を受け取り、インバータ回路ＩＶ１の出力及びＯＲゲートＯＲ２の否定論理積を出力する。ＮＡＮＤゲートＮＤ１の出力は、信号ＡＣＴＩＶＥＶＤＤとして機能する。
【0043】
１．２．動作
図７は、第１実施形態の記憶装置の或る動作の間の幾つかの信号を時間に沿って示す。以下の記述では、各信号のレベルは、この信号が別のレベルに遷移することが記述される時刻まで維持されている。図７は、図７に示される期間において選択されている状態になる記憶装置（選択記憶装置）１と、図７に示される期間に亘って選択されない（非選択の）記憶装置（非選択記憶装置）１について示す。
図７は、第１実施形態の記憶装置の或る動作の間の幾つかの信号を時間に沿って示す。以下の記述では、各信号のレベルは、この信号が別のレベルに遷移することが記述される時刻まで維持されている。図７は、図７に示される期間において選択されている状態になる記憶装置（選択記憶装置）１と、図７に示される期間に亘って選択されない（非選択の）記憶装置（非選択記憶装置）１について示す。
【0044】
図７に示される期間の開始の時点で、各信号は、以下のレベルを有する。信号￣ＣＥは、アクティブレベルでないレベル、すなわち非アクティブレベルを有し、一例において、ハイレベルを有する。信号ＣＬＥは、非アクティブレベルを有し、一例において、ローレベルを有する。信号ＡＬＥは、非アクティブレベルを有し、一例において、ローレベルを有する。選択記憶装置１及び非選択記憶装置１の両方における信号ＣＨＰＳＥＬは、非アクティブレベルを有し、例えば、ローレベルを有する。
【0045】
時刻ｔ１において、信号￣ＣＥは、アクティブレベル、すなわち、例えば、ローレベルとなる。時刻ｔ１において、信号ＣＬＥ及びＡＬＥは非アクティブレベルを有し、また、選択記憶装置１及び非選択記憶装置１のいずれにおいても、信号ＣＨＰＳＥＬは非アクティブレベルを有する。このため、時刻ｔ１において信号￣ＣＥがアクティブレベルになっても、選択記憶装置１及び非選択記憶装置１の両方において信号ＡＣＴＩＶＥＶＤＤは非アクティブレベルを維持する。
【0046】
時刻ｔ２において、信号ＣＬＥはアクティブレベルとなる。これにより、選択記憶装置１の信号ＡＣＴＩＶＥＶＤＤは、アクティブレベルとなり、一例において、ローレベルとなる。これにより、選択記憶装置１において、サブ回路１１１及び１５１は、イネーブルとなる。このため、選択記憶装置１は、内部電源電圧ＶＤＤ及びＶＤＤＳＡを生成するとともに入出力信号ＤＱを受け取れる状態になる。
【0047】
時刻ｔ２において信号ＣＬＥがアクティブレベルになることに基づいて、非選択記憶装置１の信号ＡＣＴＩＶＥＶＤＤもアクティブレベルとなる。これにより、非選択記憶装置１において、サブ回路１１１及び１５１は、イネーブルとなる。このため、非選択記憶装置１は、内部電源電圧ＶＤＤ及びＶＤＤＳＡを生成するとともに入出力信号ＤＱを受け取れる状態になる。
【0048】
また、時刻ｔ２から、入出力信号ＤＱとして、コマンドＸＸｈが送信される。コマンドＸＸｈは、１つの記憶装置１を選択するコマンドである。選択記憶装置１及び非選択記憶装置１は、時刻ｔ２において、内部電源電圧ＶＤＤを生成するとともに入出力信号ＤＱを受け取れる状態にある。このため、選択記憶装置１及び非選択記憶装置１は、時刻ｔ２から、アクティブレベルの信号ＣＬＥによって、コマンドＸＸｈを受け取る。
【0049】
時刻ｔ３において、コマンドＸＸｈの受信によって、１つの記憶装置１が選択される。選択された記憶装置１においては、選択された旨を示す情報がラッチ回路ＬＡに供給され、選択された旨を示す値、すなわち、アクティブレベルの信号ＣＨＰＳＥＬの値がラッチ回路ＬＡに保持される。これにより、時刻ｔ３から、選択記憶装置１の信号ＣＨＰＳＥＬは、アクティブレベル、一例において、ハイレベルとなる。このため、時刻ｔ３において、選択記憶装置１の信号ＡＣＴＩＶＥＶＤＤは、アクティブレベルを維持する。時刻ｔ３以降、選択記憶装置１の信号ＣＨＰＳＥＬは、アクティブレベルを維持する。よって、時刻ｔ３以降、選択記憶装置１の信号ＡＣＴＩＶＥＶＤＤは、アクティブレベルを維持する。
【0050】
時刻ｔ３において、信号ＣＬＥは、非アクティブレベルとなる。このため、時刻ｔ３において、非選択記憶装置１の信号ＡＣＴＩＶＥＶＤＤは、非アクティブレベルとなる。
【0051】
時刻ｔ４において、信号ＡＬＥがアクティブレベルとなる。また、時刻ｔ４から、入出力信号ＤＱとして、アドレス情報ＡＤＤが送信される。選択記憶装置１では、時刻ｔ４において、信号ＡＣＴＩＶＥＶＤＤはアクティブレベルを有する。よって、選択記憶装置１は、時刻ｔ４から、アドレス情報ＡＤＤを取り込む。
【0052】
時刻ｔ４において信号ＡＬＥがアクティブレベルとなることに基づいて、時刻ｔ４において、非選択記憶装置１の信号ＡＣＴＩＶＥＶＤＤはアクティブレベルとなる。よって、非選択記憶装置１は、時刻ｔ４から、アドレス情報ＡＤＤを取り込む。
【0053】
時刻ｔ５において、信号ＡＬＥは、非アクティブレベルとなる。このため、時刻ｔ５において、非選択記憶装置１では、信号ＡＣＴＩＶＥＶＤＤは非アクティブレベルとなる。
【0054】
１．３．利点（効果）
第１実施形態によれば、以下に記述されるように、消費電流の少ない記憶装置１が提供される。
第１実施形態によれば、以下に記述されるように、消費電流の少ない記憶装置１が提供される。
【0055】
信号ＡＣＴＩＶＥＶＤＤが信号￣ＣＥのレベルと同じレベルを有するようにすることが考えられる。この場合、選択記憶装置及び非選択記憶装置のいずれにおいても、信号￣ＣＥがアクティブである間、入出力回路及び電圧生成回路の信号ＡＣＴＩＶＥＶＤＤを受け取るサブ回路は、イネーブルを維持する。よって、選択記憶装置及び非選択記憶装置のいずれにおいても、信号￣ＣＥがアクティブレベルになってから、それらの入出力回路のサブ回路及び電圧生成回路のサブ回路は、イネーブルを維持する。
【0056】
選択記憶装置では、信号￣ＣＥがアクティブレベルになってから、動作のために、電圧生成回路による電圧の生成が必要である。このため、信号ＡＣＴＩＶＥＶＤＤがアクティブレベルであり続けることは、選択記憶装置の動作のために必要なことである。一方、非選択記憶装置では、コマンドＣＭＤ及びアドレス情報ＡＤＤの受信の間以外、入出力回路及び電圧生成回路が動作できる状態にあることは必要でない。このため、信号￣ＣＥがアクティブレベルであってもコマンドＣＭＤ及びアドレス情報ＡＤＤの受信の間以外に、入出力回路及び電圧生成回路が動作できる状態にあることは、不要な電流の消費につながる。
【0057】
第１実施形態によれば、記憶装置１は、信号￣ＣＥがアクティブレベルである間、選択されている場合は信号ＡＣＴＩＶＥＶＤＤをアクティブレベルに維持し、選択されていない場合は信号ＣＬＥ又はＡＬＥがアクティブレベルである間に亘って信号ＡＣＴＩＶＥＶＤＤをアクティブレベルに維持する。記憶装置１は、選択されていない場合は、信号￣ＣＥがアクティブレベルであっても、信号ＣＬＥ又はＡＬＥが非アクティブレベルである間は、信号ＡＣＴＩＶＥＶＤＤを非アクティブレベルに維持する。
【0058】
このような信号のレベルによって、記憶装置１は、選択されていないと、信号￣ＣＥがアクティブレベルであっても、信号ＣＬＥ及びＡＬＥがアクティブレベルの間に亘って、入出力回路１１のサブ回路１１１及び電圧生成回路１５のサブ回路１５１をイネーブルに維持する。このため、記憶装置１は、選択されていなくても、コマンドＣＭＤ及びアドレス情報ＡＤＤを受け取れる。そして、記憶装置１は、選択されていないと、信号￣ＣＥがアクティブレベルであっても、信号ＣＬＥ及びＡＬＥが非アクティブレベルの間に亘って、入出力回路１１のサブ回路１１１及び電圧生成回路１５のサブ回路１５１をディセーブルに維持する。よって、記憶装置１が選択されていない間の消費電流が抑制される。
【0059】
一方、記憶装置１は、選択されていると、信号￣ＣＥがアクティブである間、入出力回路１１のサブ回路１１１及び電圧生成回路１５のサブ回路１５１をイネーブルに維持する。よって、非選択記憶装置１による電流消費抑制のための構成が設けられていても、記憶装置１は、選択されている場合に、非選択記憶装置１による電流消費抑制のための構成が設けられていない場合と同様に動作することができる。
【0060】
２．第２実施形態
図８は、第２実施形態の記憶装置のロジック制御回路の構成要素及びロジック制御回路によって行われる論理演算の例を示す。図８に示されるように、第２実施形態の記憶装置１ｂのロジック制御回路１２ｂは、第１実施形態での論理回路ＬＣに代えて、論理回路ＬＣｂを含む。
図８は、第２実施形態の記憶装置のロジック制御回路の構成要素及びロジック制御回路によって行われる論理演算の例を示す。図８に示されるように、第２実施形態の記憶装置１ｂのロジック制御回路１２ｂは、第１実施形態での論理回路ＬＣに代えて、論理回路ＬＣｂを含む。
【0061】
論理回路ＬＣｂは、￣（アクティブレベルの信号ＣＥ＆（アクティブレベルの信号ＣＬＥ｜アクティブレベルの信号ＡＬＥ｜アクティブレベルの信号ＣＨＰＳＥＬ｜アクティブレベルの信号ＤＣＥ））によって表される論理演算を行い、論理演算の結果を信号ＡＣＴＩＶＥＶＤＤとして出力する。信号ＤＣＥは、信号￣ＣＥの遅延信号であり、すなわち、信号￣ＣＥの論理レベルの変化から、或る遅延時間ＤＴの経過後に、信号￣ＣＥの論理レベルの変化に追従する論理レベルを有する。
【0062】
アクティブレベルの信号￣ＣＥがローレベルであるとともにアクティブレベルの信号ＣＬＥ、ＡＬＥ、及びＣＨＰＳＥＬがハイレベルである例に基づくと、ロジック制御回路１２は、￣（￣ＣＥ＆（ＣＬＥ｜ＡＬＥ｜ＣＨＰＳＥＬ｜ＤＣＥ））によって表される論理演算の結果を信号ＡＣＴＩＶＥＶＤＤとして出力する。
【0063】
図９は、第２実施形態の記憶装置のロジック制御回路の構成要素及び構成要素の接続の例を示す。図９に示されるように、第２実施形態のロジック制御回路１２ｂは、第１実施形態のロジック制御回路１２に含まれるＯＲゲートＯＲ２に代えて、ＯＲゲートＯＲ３を含み、さらに、遅延回路ＤＣを含む。
【0064】
遅延回路ＤＣは、信号￣ＣＥを受け取り、信号ＤＣＥを出力する。信号ＤＣＥは、信号￣ＣＥが一定の遅延時間ＤＴだけ遅延されることにより得られる信号である。
【0065】
ＯＲゲートＯＲ３は、３入力のＯＲゲートである。ＯＲゲートＯＲ３は、信号ＤＣＥ、ＯＲゲートＯＲ１の出力、及び信号ＣＨＰＳＥＬを受け取る。
【0066】
ＮＡＮＤゲートＮＤ１は、信号ＣＥ、及びＯＲゲートＯＲ３の出力を受け取る。
【0067】
図１０は、第２実施形態の記憶装置の遅延回路の構成要素及び構成要素の接続の例を示す。図１０に示されるように、遅延回路ＤＣは、ｐ型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）Ｔ１、ｎ型のＭＯＳＦＥＴ Ｔ２、キャパシタＣ１、インバータ回路ＩＶ３及びＩＶ４、並びにＮＯＲゲートＮＲを含む。以下、トランジスタのソース及びドレインの一方は一端と称されるとともに、他方は他端と称される場合がある。
【0068】
トランジスタＴ１の一端は、内部電源電圧ＶＤＤのノードと接続されている。トランジスタＴ１の他端は、抵抗Ｒ１の一端と接続されている。トランジスタＴ１のゲートは、遅延回路ＤＣの入力信号ＩＮを受け取る。
【0069】
抵抗Ｒ１の他端は、トランジスタＴ２の一端と接続されている。抵抗Ｒ１の他端とトランジスタＴ２とが接続されているノードは、信号Ｎ１を伝送する。
【0070】
トランジスタＴ２の他端は、接地電圧のノードと接続されている。トランジスタＴ２のゲートは、入力信号ＩＮを受け取る。
【0071】
キャパシタＣ１の一端は、抵抗Ｒ１の他端と接続されている。キャパシタＣ１の他端は、接地電圧のノードと接続されている。
【0072】
インバータ回路ＩＶ３は、信号Ｎ１を受け取り、信号Ｎ２を出力する。インバータ回路ＩＶ４は、信号Ｎ２を受け取り、信号Ｎ３を出力する。
【0073】
ＮＯＲゲートＮＲは、信号Ｎ３及び入力信号ＩＮを受け取り、信号Ｎ３及び入力信号ＩＮの否定論理和を出力する。ＮＯＲゲートＮＲの出力は、遅延回路ＤＣの出力信号ＯＵＴとして機能する。
【0074】
図１１は、第２実施形態の記憶装置の遅延回路の幾つかの信号を時間に沿って示す。図１１に示される期間の開始の時点で、入力信号ＩＮ、信号Ｎ２、信号Ｎ３、及び出力信号ＯＵＴは、それぞれ、ハイレベル、ハイレベル、ローレベル、及びローレベルを有する。信号Ｎ１は、接地電圧ＶＳＳに等しい大きさの電位ＶＳＳを有する。
【0075】
時刻ｔ１１において、入力信号ＩＮは、ローレベルとなる。これによって、出力信号ＯＵＴは、ハイレベルとなる。また、入力信号ＩＮのローレベルへの遷移によって、時刻ｔ１１から、信号Ｎ１の電位が上昇し始める。信号Ｎ１の上昇の速度は、抵抗Ｒ１の大きさ及びキャパシタＣ１の容量に基づく。
【0076】
信号Ｎ１の電位は、上昇し続け、時刻ｔ１２において、図１０に示されているインバータ回路ＩＶ３の閾値電圧に達する。これにより、時刻ｔ１２において、信号Ｎ２はローレベルとなり、信号Ｎ３はハイレベルとなる。信号Ｎ３がハイレベルとなることに基づいて、時刻ｔ１２において、出力信号ＯＵＴはローレベルとなる。すなわち、出力信号ＯＵＴは、入力信号ＩＮがローレベルに遷移する時刻ｔ１１から時刻ｔ１２までハイレベルを維持する。このように、遅延回路ＤＣは、時刻ｔ１１から時刻ｔ１２に亘るワンショットパルスを生成する。時刻ｔ１１と時刻ｔ１２の間隔は、遅延時間ＤＴに等しい。遅延時間ＤＴは、信号Ｎ１の電圧が上昇し始めてからインバータ回路ＩＶ３の閾値電圧に達するまでの時間に等しく、信号Ｎ１の電圧の上昇の速度は、抵抗Ｒ１の大きさ及びキャパシタＣ１の容量に基づく。よって、遅延時間ＤＴは、抵抗Ｒ１の大きさ及びキャパシタＣ１の容量の選択によって、望まれる長さとされることが可能である。
【0077】
時刻ｔ１３において、入力信号ＩＮは、ハイレベルとなる。これにより、信号Ｎ１はローレベルとなり、信号Ｎ２はハイレベルとなり、信号Ｎ３はローレベルとなる。一方、入力信号ＩＮのハイレベルへの遷移によっても、出力信号ＯＵＴのレベルは変化しない。
【0078】
図１２は、第２実施形態の記憶装置の或る動作の間の幾つかの信号を時間に沿って示す。図１２は、図７と同じく、図１２に示される期間において選択されている状態になる記憶装置（選択記憶装置）１ｂと、図１２に示される期間に亘って選択されない（非選択の）記憶装置（非選択記憶装置）１ｂについて示す。
【0079】
【0080】
時刻ｔ２１において、信号￣ＣＥがアクティブレベル、一例において、ローレベルとなる。これにより、信号ＤＣＥは、アクティブレベル、一例において、ハイレベルとなる。このため、時刻ｔ２１において、選択記憶装置１及び非選択記憶装置１のいずれにおいても、信号ＣＨＰＳＥＬ、ＣＬＥ、及びＡＬＥのレベルによらず、信号ＡＣＴＩＶＥＶＤＤはハイレベルとなる。
【0081】
時刻ｔ２２、ｔ２３、ｔ２４、及びｔ２５での信号ＡＣＴＩＶＥＶＤＤを除く信号のレベルの遷移は、第１実施形態の図７での時刻ｔ２、ｔ３、ｔ４、及びｔ５での遷移とそれぞれ同じである。よって、選択記憶装置１及び非選択記憶装置１は、時刻ｔ２２から、アクティブレベルの信号ＣＬＥに基づいて、コマンドＸＸｈを受け取る。時刻ｔ２３において、コマンドＸＸｈの受信によって、１つの記憶装置１が選択される。これにより、時刻ｔ２３以降、選択記憶装置１の信号ＣＨＰＳＥＬは、アクティブレベルを維持する。よって、時刻ｔ２３以降、信号ＡＣＴＩＶＥＶＤＤは、信号ＤＣＥ、ＣＬＥ、及びＡＬＥのレベルによらず、アクティブレベルを維持する。
【0082】
時刻ｔ２６において、信号ＤＣＥは、非アクティブレベルとなる。時刻ｔ２１と時刻ｔ２６の間隔は、遅延時間ＤＴに等しい。信号ＤＣＥが非アクティブレベルとなることに基づいて、時刻ｔ２６から、信号ＡＣＴＩＶＥＶＤＤは、信号ＣＨＰＳＥＬ、信号ＣＬＥ、及び信号ＡＬＥのいずれかがアクティブレベルの間、アクティブレベルを維持するようになる。選択記憶装置１ｂでは、信号ＣＨＰＳＥＬは、時刻ｔ２３からアクティブレベルを維持しているので、信号ＤＣＥが非アクティブレベルであっても、信号ＡＣＴＩＶＥＶＤＤはアクティブレベルを維持する。一方、非選択記憶装置１ｂでは、信号ＣＨＰＳＥＬは、時刻ｔ２１から非アクティブレベルを維持している。よって、時刻ｔ２６以降、非選択記憶装置１ｂの信号ＡＣＴＩＶＥＶＤＤは、信号ＣＬＥ及びＡＬＥがアクティブレベルの間のみ、アクティブレベルを維持するようになる。すなわち、信号￣ＣＥのアクティブレベルへの遷移から遅延時間ＤＴが経過した後は、記憶装置１ｂは、第１実施形態の記憶装置１と同じ動作を行う。
【0083】
時刻ｔ２７、ｔ２８、ｔ２９、及びｔ３０での信号￣ＣＥ、ＣＬＥ、ＡＬＥ、ＣＨＰＳＥＬ、及びＡＣＴＩＶＥＶＤＤのレベルの遷移及び入出力信号ＤＱの詳細は、第１実施形態の図７での時刻ｔ２、ｔ３、ｔ４、及びｔ５での遷移とそれぞれ同じである。
【0084】
第２実施形態によれば、記憶装置１ｂは、信号￣ＣＥがアクティブレベルになると、記憶装置１ｂが選択されているか否かに関わらず、アクティブレベルへの遷移から遅延時間ＤＴに亘って信号ＡＣＴＩＶＥＶＤＤをアクティブレベルに維持する。このため、記憶装置１ｂは、信号￣ＣＥのアクティブレベルへの遷移とともに、選択されているか否かに関わらず、すぐに、入出力回路１１のサブ回路１１１及び電圧生成回路１５のサブ回路１５１をイネーブルにする。よって、信号￣ＣＥのアクティブレベルへの遷移からすぐに、動作でき、よって、コマンドＣＭＤ及びアドレス情報ＡＤＤを受け取ることができる。
【0085】
一方、記憶装置１ｂは、遅延時間ＤＴの経過後、第１実施形態と同じく、選択されている場合は信号ＡＣＴＩＶＥＶＤＤをアクティブレベルに維持し、非選択の場合は信号ＣＬＥ又はＡＬＥがアクティブレベルである間に亘って信号ＡＣＴＩＶＥＶＤＤをアクティブレベルに維持する。よって、遅延時間ＤＴの経過後は、第１実施形態と同じ利点を得られる。
【0086】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0087】
１…記憶装置、２…メモリコントローラ、２１…ホストインターフェース、２２…ＲＯＭ、２３…ＲＡＭ、２４…ＣＰＵ、２５…メモリインターフェース、１０…メモリセルアレイ、１１…入出力回路、１２…ロジック制御回路、１３…レジスタ、１４…シーケンサ、１５…電圧生成回路、１６…ドライバ、１７…ロウデコーダ、１８…センスアンプ、１９…データレジスタ、ＬＣ…論理回路、１１１…サブ回路、１５１…サブ回路、ＩＶ１…インバータ回路、ＯＲ１…ＯＲゲート、ＯＲ２…ＯＲゲート、ＮＤ１…ＮＡＮＤゲート、ＬＡ…ラッチ回路、ＤＣ…遅延回路、Ｔ１…トランジスタ、Ｔ２…トランジスタ、Ｒ１…抵抗、Ｃ１…キャパシタ、ＩＶ２…インバータ回路、ＩＶ３…インバータ回路、ＮＲ…ＮＯＲゲート、ＯＲ３…ＯＲゲート、ＩＮ…入力信号、Ｎ１…信号、Ｎ２…信号、Ｎ３…信号、ＯＵＴ…出力信号、ＤＣＥ…信号、ＡＣＴＩＶＥＶＤＤ…信号、ＣＬＥ…信号、ＡＬＥ…信号、ＤＱ…入出力信号、ＣＨＰＳＥＬ…信号、ＯＵＴ…出力信号、ＤＴ…遅延時間、￣ＣＥ…信号
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
