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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024135256
(43)【公開日】2024-10-04
(54)【発明の名称】メモリデバイス
(51)【国際特許分類】
G11C 11/16 20060101AFI20240927BHJP
G11C 13/00 20060101ALI20240927BHJP
H10B 61/00 20230101ALI20240927BHJP
H01L 29/82 20060101ALI20240927BHJP
H10N 50/10 20230101ALI20240927BHJP
【ＦＩ】
G11C11/16 240
G11C13/00 480D
G11C13/00 480K
G11C13/00 480B
H10B61/00
H01L29/82 Z
H10N50/10 Z
【審査請求】未請求
【請求項の数】18
【出願形態】ＯＬ
(21)【出願番号】P 2023045853
(22)【出願日】2023-03-22
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】小池 正浩
(72)【発明者】
【氏名】吉川 将寿
(72)【発明者】
【氏名】村上 俊也
(72)【発明者】
【氏名】李 恬
(72)【発明者】
【氏名】梅津 信之
【テーマコード（参考）】
4M119
5F092
【Ｆターム（参考）】
4M119AA06
4M119BB01
4M119CC05
4M119CC10
4M119DD09
4M119DD17
4M119DD24
4M119DD37
4M119DD47
4M119EE03
4M119EE24
4M119EE27
4M119FF05
4M119FF15
4M119FF19
4M119GG02
5F092AA20
5F092AB07
5F092AC12
5F092AC26
5F092AC30
5F092AD23
5F092BB16
5F092BB23
5F092BB36
5F092BB42
5F092BB43
5F092BC03
5F092BC07
5F092BC08
5F092EA05
(57)【要約】
【課題】メモリデバイスの信頼性を向上する。
【解決手段】実施形態のメモリデバイスは、導電層と、第１のスイッチング素子と、前記第１のスイッチング素子と前記導電層との間に接続された磁気抵抗効果素子と、前記導電層の一端に接続された第２のスイッチング素子と、を含むメモリセルと、前記第１のスイッチング素子を介して前記磁気抵抗効果素子に接続された第１の配線と、前記第２のスイッチング素子を介して前記導電層に接続された第２の配線と、前記導電層の他端に接続された第３の配線と、前記第２の配線又は前記第３の配線を介して書き込み電流ＩＷＲを前記導電層に流す書き込み回路と、を備える。書き込み電流ＩＷＲは、第１の電流値を有する第１の電流ピークＰｋ１と、第２の電流値を有する第２の電流ピークＰｋ２と、を含む。
【選択図】 図８
【解決手段】実施形態のメモリデバイスは、導電層と、第１のスイッチング素子と、前記第１のスイッチング素子と前記導電層との間に接続された磁気抵抗効果素子と、前記導電層の一端に接続された第２のスイッチング素子と、を含むメモリセルと、前記第１のスイッチング素子を介して前記磁気抵抗効果素子に接続された第１の配線と、前記第２のスイッチング素子を介して前記導電層に接続された第２の配線と、前記導電層の他端に接続された第３の配線と、前記第２の配線又は前記第３の配線を介して書き込み電流ＩＷＲを前記導電層に流す書き込み回路と、を備える。書き込み電流ＩＷＲは、第１の電流値を有する第１の電流ピークＰｋ１と、第２の電流値を有する第２の電流ピークＰｋ２と、を含む。
【選択図】 図８
【特許請求の範囲】
【請求項1】
第１の部分及び第２の部分及び前記第１の部分と前記第２の部分との間の第３の部分を含む導電層と、第１のスイッチング素子と、前記第１のスイッチング素子と前記第３の部分との間に接続された磁気抵抗効果素子と、前記第１の部分に接続された第２のスイッチング素子と、を含むメモリセルと、
前記第１のスイッチング素子を介して前記磁気抵抗効果素子に接続された第１の配線と、
前記第２のスイッチング素子を介して前記第１の部分に接続された第２の配線と、
前記第２の部分に接続された第３の配線と、
前記第２の配線又は前記第３の配線を介して書き込み電流を前記導電層に流す書き込み回路と、
を具備し、
前記書き込み電流は、
第１の電流値を有する第１の電流ピークと、
第２の電流値を有する第２の電流ピークと、
を含む、
メモリデバイス。
前記第１のスイッチング素子を介して前記磁気抵抗効果素子に接続された第１の配線と、
前記第２のスイッチング素子を介して前記第１の部分に接続された第２の配線と、
前記第２の部分に接続された第３の配線と、
前記第２の配線又は前記第３の配線を介して書き込み電流を前記導電層に流す書き込み回路と、
を具備し、
前記書き込み電流は、
第１の電流値を有する第１の電流ピークと、
第２の電流値を有する第２の電流ピークと、
を含む、
メモリデバイス。
【請求項2】
前記第１及び第２の電流値は、正の値を有する、
請求項１に記載のメモリデバイス。
請求項１に記載のメモリデバイス。
【請求項3】
前記第１の電流値は、正の値を有し、
前記第２の電流値は、負の値を有する、
請求項１に記載のメモリデバイス。
前記第２の電流値は、負の値を有する、
請求項１に記載のメモリデバイス。
【請求項4】
前記第１の電流ピークにおいて、前記書き込み電流は、前記第１の部分から前記第２の部分へ流れ、
前記第２の電流ピークにおいて、前記書き込み電流は、前記第２の部分から前記第１の部分へ流れる、
請求項３に記載のメモリデバイス。
前記第２の電流ピークにおいて、前記書き込み電流は、前記第２の部分から前記第１の部分へ流れる、
請求項３に記載のメモリデバイス。
【請求項5】
前記第１の電流値の絶対値及び前記第２の電流値の絶対値は、前記磁気抵抗効果素子の磁化反転閾値電流の絶対値以上である、
請求項１に記載のメモリデバイス。
請求項１に記載のメモリデバイス。
【請求項6】
前記第１の電流ピークの立ち上り速度は、前記第２の電流ピークの立ち上り速度と異なる、
請求項１に記載のメモリデバイス。
請求項１に記載のメモリデバイス。
【請求項7】
前記第１の電流ピークの立ち上り速度は、前記第２の電流ピークの立ち上り速度より遅い、
請求項１に記載のメモリデバイス。
請求項１に記載のメモリデバイス。
【請求項8】
前記第１の電流ピークの立ち下り速度は、前記第２の電流ピークの立ち下り速度と異なる、
請求項１に記載のメモリデバイス。
請求項１に記載のメモリデバイス。
【請求項9】
前記第１の電流ピークの立ち下り速度は、前記第２の電流ピークの立ち下り速度より遅い、
請求項１に記載のメモリデバイス。
請求項１に記載のメモリデバイス。
【請求項10】
前記第１の電流値は、前記第２の電流値と同じである、
請求項１に記載のメモリデバイス。
請求項１に記載のメモリデバイス。
【請求項11】
前記第１の電流値は、前記第２の電流値と異なる、
請求項１に記載のメモリデバイス。
請求項１に記載のメモリデバイス。
【請求項12】
前記第１の電流値の供給期間は、前記第２の電流値の供給期間と等しい、
請求項１に記載のメモリデバイス。
請求項１に記載のメモリデバイス。
【請求項13】
前記第１の電流値の供給期間は、前記第２の電流値の供給期間と異なる、
請求項１に記載のメモリデバイス。
請求項１に記載のメモリデバイス。
【請求項14】
前記導電層は、白金（Ｐｔ）、パラジウム（Ｐｄ）、金（Ａｕ）、銀（Ａｇ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、及びタングステン（Ｗ）から選択される少なくとも１つの元素を含む、
請求項１に記載のメモリデバイス。
請求項１に記載のメモリデバイス。
【請求項15】
前記磁気抵抗効果素子は、
前記第３の部分と前記第１のスイッチング素子との間の第１の磁性層と、
前記第３の部分と前記第１の磁性層との間の第２の磁性層と、
前記第１の磁性層と前記第２の磁性層との間のトンネルバリア層と、
を含む、
請求項１に記載のメモリデバイス。
前記第３の部分と前記第１のスイッチング素子との間の第１の磁性層と、
前記第３の部分と前記第１の磁性層との間の第２の磁性層と、
前記第１の磁性層と前記第２の磁性層との間のトンネルバリア層と、
を含む、
請求項１に記載のメモリデバイス。
【請求項16】
前記導電層は、
反強磁性層と、
前記磁気抵抗効果素子と前記反強磁性層との間の非磁性層と、
前記反強磁性層と前記非磁性層との間の強磁性層と、
を含む、
請求項１に記載のメモリデバイス。
反強磁性層と、
前記磁気抵抗効果素子と前記反強磁性層との間の非磁性層と、
前記反強磁性層と前記非磁性層との間の強磁性層と、
を含む、
請求項１に記載のメモリデバイス。
【請求項17】
前記導電層が延伸する第１の方向と交差する第２の方向に延伸する第４の配線を、
さらに具備し、
前記書き込み回路は、前記書き込み電流を前記導電層に流す時に、第１の電流を前記第４の配線に流す、
請求項１に記載のメモリデバイス。
さらに具備し、
前記書き込み回路は、前記書き込み電流を前記導電層に流す時に、第１の電流を前記第４の配線に流す、
請求項１に記載のメモリデバイス。
【請求項18】
前記第２のスイッチング素子は、スナップバックを伴う電流－電圧特性を有する、
請求項１に記載のメモリデバイス。
請求項１に記載のメモリデバイス。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、メモリデバイスに関する。
【背景技術】
【0002】
磁気抵抗効果素子をメモリ素子として用いた磁気メモリデバイスが知られている。磁気抵抗効果素子へデータを書き込む方式として、種々の手法が提案されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開第２０２１／０１１９１１４号明細書
【特許文献2】米国特許１１，２２７，６４６号明細書
【特許文献3】米国特許１１，３６７，４７４号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
メモリデバイスの信頼性を向上する。
【課題を解決するための手段】
【0005】
実施形態のメモリデバイスは、第１の部分及び第２の部分及び前記第１の部分と前記第２の部分との間の第３の部分を含む導電層と、第１のスイッチング素子と、前記第１のスイッチング素子と前記第３の部分との間に接続された磁気抵抗効果素子と、前記第１の部分に接続された第２のスイッチング素子と、を含むメモリセルと、前記第１のスイッチング素子を介して前記磁気抵抗効果素子に接続された第１の配線と、前記第２のスイッチング素子を介して前記第１の部分に接続された第２の配線と、前記第２の部分に接続された第３の配線と、前記第２の配線又は前記第３の配線を介して書き込み電流を前記導電層に流す書き込み回路と、を備え、前記書き込み電流は、第１の電流値を有する第１の電流ピークと、第２の電流値を有する第２の電流ピークと、を含む。
【図面の簡単な説明】
【0006】
【図1】第１の実施形態のメモリデバイスの構成の一例を示すブロック図。
【図2】第１の実施形態のメモリデバイスのメモリセルアレイの構成例を示す回路図。
【図3】第１の実施形態のメモリデバイスのメモリセルアレイの平面レイアウトの一例を示す平面図。
【図4】第１の実施形態のメモリデバイスのメモリセルアレイの断面構造の一例を示す断面図。
【図5】第１の実施形態のメモリデバイスの磁気抵抗効果素子及び周辺の配線の断面構造の一例を示す断面図。
【図6】第１の実施形態のメモリデバイスのスイッチング素子の特性の一例を示す図。
【図7】第１の実施形態のメモリデバイスのスイッチング素子の特性の一例を示す図。
【図8】第１の実施形態のメモリデバイスに用いられる書き込み電流のパルス波形を示す波形図。
【図9】第１の実施形態のメモリデバイスの書き込みシーケンスを説明するための回路図。
【図10】第１の実施形態のメモリデバイスの書き込みシーケンスを説明するための断面図。
【図11】第１の実施形態のメモリデバイスの書き込みシーケンスを説明するための断面図。
【図12】第１の実施形態のメモリデバイスに用いられる書き込み電流のパルス波形を示す波形図。
【図13】第１の実施形態のメモリデバイスの読み出しシーケンスを説明するための回路図。
【図14】第１の実施形態のメモリデバイスの読み出しシーケンスを説明するための断面図。
【図15】第１の実施形態のメモリデバイスの検証を説明するための図。
【図16】第１の実施形態のメモリデバイスの検証を説明するための図。
【図17】第１の実施形態のメモリデバイスの検証を説明するための図。
【図18】第１の実施形態のメモリデバイスの検証を説明するための図。
【図19】第２の実施形態のメモリデバイスの磁気抵抗効果素子及び周辺の配線の断面構造の一例を示す断面図。
【図20】第２の実施形態のメモリデバイスの書き込みシーケンスを説明するための断面図。
【図21】第２の実施形態のメモリデバイスの書き込みシーケンスを説明するための断面図。
【図22】第３の実施形態のメモリデバイスに用いられる書き込み電流のパルス波形を示す波形図。
【図23】実施形態のメモリデバイスの変形例を説明するための図。
【図24】実施形態のメモリデバイスの変形例を説明するための図。
【図25】実施形態のメモリデバイスの変形例を説明するための図。
【図26】実施形態のメモリデバイスの変形例を説明するための図。
【図27】実施形態のメモリデバイスの変形例を説明するための図。
【発明を実施するための形態】
【0007】
図１乃至図２７を参照しながら、本実施形態のメモリデバイスについて説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。また、以下の各実施形態において、末尾に区別化のための数字／英字を伴った参照符号を付された構成要素（例えば、回路、配線、各種の電圧及び信号など）が、相互に区別されなくとも良い場合、末尾の数字／英字が省略された記載（参照符号）が用いられる。
【0008】
【0009】
【0010】
（ａ－１）メモリデバイスの構成例
図１は、本実施形態のメモリデバイスの構成の一例を示すブロック図である。
図１は、本実施形態のメモリデバイスの構成の一例を示すブロック図である。
【0011】
図１に示されるように、メモリデバイス１は、メモリセルアレイ１０、ロウ選択回路１１、カラム選択回路１２、デコード回路１３、書き込み回路１４、読み出し回路１５、電圧生成回路１６、入出力回路１７、及び制御回路１８を含む。
【0012】
メモリセルアレイ１０は、メモリデバイス１におけるデータの記憶部である。メモリセルアレイ１０は、複数のメモリセルＭＣを含む。複数のメモリセルＭＣの各々は、ロウ及びカラムに関連付けられる。同一のロウに属するメモリセルＭＣは、同一のワード線ＷＬに接続される。同一のカラムに属するメモリセルＭＣは、同一の読み出し用の配線（以下では、読み出しビット線とよばれる）ＲＢＬ及び書き込み用の配線（以下では、書き込みビット線とよばれる）ＷＢＬの組に接続される。
【0013】
ロウ選択回路１１は、メモリセルアレイ１０のロウを選択する回路である。ロウ選択回路１１は、ワード線ＷＬを介してメモリセルアレイ１０に接続される。ロウ選択回路１１は、デコード回路１３からのアドレスＡＤＤのデコード結果（ロウアドレス）を受ける。ロウ選択回路１１は、アドレスＡＤＤのデコード結果に基づいたロウに対応するワード線ＷＬを、選択する。以下において、選択されたワード線ＷＬは、選択ワード線ＷＬとよばれる。選択ワード線ＷＬ以外のワード線ＷＬは、非選択ワード線ＷＬとよばれる。
【0014】
カラム選択回路１２は、メモリセルアレイ１０のカラムを選択する回路である。カラム選択回路１２は、読み出しビット線ＲＢＬ及び書き込みビット線ＷＢＬを介してメモリセルアレイ１０に接続される。カラム選択回路１２は、デコード回路１３からのアドレスＡＤＤのデコード結果（カラムアドレス）を受ける。カラム選択回路１２は、アドレスＡＤＤのデコード結果に基づいたカラムに対応する読み出しビット線ＲＢＬ及び書き込みビット線ＷＢＬを選択する。以下において、読み出しビット線ＲＢＬ及び書き込みビット線ＷＢＬの対は、ビット線対とよばれる。以下において、選択された読み出しビット線ＲＢＬ及び書き込みビット線ＷＢＬのそれぞれは、選択読み出しビット線ＲＢＬ及び選択書き込みビット線ＷＢＬとよばれる。選択読み出しビット線ＲＢＬ以外の読み出しビット線ＲＢＬ、及び、選択書き込みビット線ＷＢＬ以外の書き込みビット線ＷＢＬは、非選択読み出しビット線ＲＢＬ及び非選択書き込みビット線ＷＢＬとそれぞれよばれる。
【0015】
デコード回路１３は、入出力回路１７からのアドレスＡＤＤをデコードする回路である。デコード回路１３は、アドレスＡＤＤのデコード結果を、ロウ選択回路１１、及びカラム選択回路１２に供給する。アドレスＡＤＤは、カラムアドレス及びロウアドレスを含む。
【0016】
書き込み回路１４は、例えば、書き込みドライバ（図示せず）を含む。書き込み回路１４は、メモリセルＭＣに対するデータの書き込みを行う。書き込み回路１４は、データの書き込みのための電流（又は電圧）を、カラム選択回路１２を介してメモリセルアレイ１０に供給する。
【0017】
読み出し回路１５は、例えば、センスアンプ（図示せず）を含む。読み出し回路１５は、メモリセルＭＣからのデータの読出しを行う。読み出し回路１５は、データの読み出しのための電流（又は電圧）を、カラム選択回路１２を介してメモリセルアレイ１０に供給する。
【0018】
電圧生成回路１６は、メモリデバイス１の外部（図示せず）から提供された電源電圧を用いて、メモリセルアレイ１０の各種の動作のための電圧を生成する。例えば、電圧生成回路１６は、書き込みシーケンスに用いられる各種の電圧を生成する。例えば、電圧生成回路１６は、読み出しシーケンスに用いられる各種の電圧を生成する。電圧生成回路１６は、生成された種々の電圧を、書き込み回路１４又は読出し回路１５に出力する。
【0019】
入出力回路（インターフェイス回路ともよばれる）１７は、メモリデバイス１とメモリデバイス１の外部のデバイス（以下では、外部デバイスとよばれる）との間の通信を司る。入出力回路１７は、外部デバイス（例えば、メモリコントローラ又はホストデバイス）からのアドレスＡＤＤを、デコード回路１３に転送する。入出力回路１７は、外部デバイスからのコマンドＣＭＤを、制御回路１８に転送する。入出力回路１７は、種々の制御信号ＣＮＴを、外部デバイスと制御回路１８との間で送受信する。入出力回路１７は、外部デバイスからのデータ（以下では、書き込みデータとよばれる）ＤＡＴを書き込み回路１４に転送する。入出力回路１７は、読み出し回路１５からのデータ（以下では、読み出しデータとよばれる）ＤＡＴをメモリデバイス１の外部に出力する。
【0020】
制御回路（シーケンサ又はステートマシーンともよばれる）１８は、例えば、ＣＰＵ（Central Processing Unit）のようなプロセッサ、ＲＯＭ（Read Only Memory）、及びレジスタなどを含む。制御回路１８は、制御信号ＣＮＴ及びコマンドＣＭＤに基づいて、メモリデバイス１内のロウ選択回路１１、カラム選択回路１２、デコード回路１３、書き込み回路１４、読み出し回路１５、電圧生成回路１６、及び入出力回路１７の動作を制御する。
【0021】
例えば、本実施形態のメモリデバイス１は、磁気抵抗効果素子をメモリ素子に用いた磁気メモリである。
【0022】
【0023】
（回路構成）
図２は、本実施形態のメモリデバイスにおける、メモリセルアレイの回路構成の一例を示す回路図である。
図２は、本実施形態のメモリデバイスにおける、メモリセルアレイの回路構成の一例を示す回路図である。
【0024】
図２に示されるように、メモリセルアレイ１０は、複数のメモリセルＭＣ、複数のワード線ＷＬ、複数の読み出しビット線ＲＢＬ、及び複数の書き込みビット線ＷＢＬを含む。図２の例において、複数のメモリセルＭＣは、（Ｍ＋１）×（Ｎ＋１）個のメモリセルＭＣ＜０，０＞，ＭＣ＜０，１＞，・・・，ＭＣ＜０，Ｎ＞，ＭＣ＜１，０＞，・・・，ＭＣ＜Ｍ，Ｎ＞を含む。Ｍ及びＮは、１以上の整数である。なお、図２の例において、Ｍ及びＮが１以上の整数である場合について示したが、これに限られない。Ｍ及びＮは、０であってもよい。
【0025】
複数のワード線ＷＬは、（Ｍ＋１）本のワード線ＷＬ＜０＞，ＷＬ＜１＞，・・・，ＷＬ＜Ｍ＞を含む。複数の読み出しビット線ＲＢＬは、（Ｎ＋１）本の読み出しビット線ＲＢＬ＜０＞，ＲＢＬ＜１＞，・・・，ＲＢＬ＜Ｎ＞を含む。複数の書き込みビット線ＷＢＬは、（Ｎ＋１）本の書き込みビット線ＷＢＬ＜０＞，ＷＢＬ＜１＞，・・・，ＷＢＬ＜Ｎ＞を含む。
【0026】
複数の読み出しビット線ＲＢＬのうち対応する１つと複数の書き込みビット線ＷＢＬのうち対応する１つは、対を形成する。以下において、対を成す１つの読み出しビット線ＲＢＬと１つの書き込みビット線ＷＢＬの組は、ビット線対とよばれる。
【0027】
複数のメモリセルＭＣは、メモリセルアレイ１０内において、マトリクス状に配置される。メモリセルＭＣは、複数のワード線ＷＬのうちの１つのワード線ＷＬ及び複数のビット線対のうちの１つのビット線対に対応付けられる。メモリセルＭＣ＜ｉ，ｊ＞（０≦ｉ≦Ｍ、０≦ｊ≦Ｎ）は、ワード線ＷＬ＜ｉ＞、読み出しビット線ＲＢＬ＜ｊ＞、及び書き込みビット線ＷＢＬ＜ｊ＞に接続される。
【0028】
メモリセルＭＣ＜ｉ，ｊ＞は、第１のノード（第１の端子）、第２のノード（第２の端子）、及び第３のノード（第３の端子）を有する３端子型メモリセルである。メモリセルＭＣ＜ｉ，ｊ＞の第１のノードは、ワード線ＷＬ＜ｉ＞に接続される。メモリセルＭＣ＜ｉ，ｊ＞の第２のノードは、書き込みビット線ＷＢＬ＜ｊ＞に接続される。メモリセルＭＣ＜ｉ，ｊ＞の第３のノードは、読み出しビット線ＲＢＬ＜ｊ＞に接続される。
【0029】
メモリセルＭＣ＜ｉ，ｊ＞は、スイッチング素子ＳＥ１＜ｉ，ｊ＞，ＳＥ２＜ｉ，ｊ＞、磁気抵抗効果素子ＭＥ＜ｉ，ｊ＞、及び配線ＳＯＴＬ＜ｉ，ｊ＞を含む。
【0030】
配線ＳＯＴＬ＜ｉ，ｊ＞は、第１の部分と、第２の部分と、第１の部分及び第２の部分の間の第３の部分と、を含む。配線ＳＯＴＬ＜ｉ，ｊ＞の第１の部分は、ワード線ＷＬ＜ｉ＞に接続される。配線ＳＯＴＬ＜ｉ，ｊ＞の第２の部分は、書き込みビット線ＷＢＬ＜ｊ＞に接続される。配線ＳＯＴＬ＜ｉ，ｊ＞の第３の部分は、読み出しビット線ＲＢＬ＜ｊ＞に接続される。スイッチング素子ＳＥ１＜ｉ，ｊ＞は、配線ＳＯＴＬ＜ｉ，ｊ＞の第２の部分と書き込みビット線ＷＢＬ＜ｊ＞との間に接続される。磁気抵抗効果素子ＭＥ＜ｉ，ｊ＞は、配線ＳＯＴＬ＜ｉ，ｊ＞の第３の部分と読み出しビット線ＲＢＬ＜ｊ＞との間に接続される。スイッチング素子ＳＥ２＜ｉ，ｊ＞は、磁気抵抗効果素子ＭＥ＜ｉ，ｊ＞と読み出しビット線ＲＢＬ＜ｊ＞との間に接続される。
【0031】
各スイッチング素子ＳＥ（ＳＥ１，ＳＥ２）のそれぞれは、２端子型のスイッチング素子である。２端子型スイッチング素子は、３個目の端子（ノード）を含まない点において、トランジスタ等の３端子型のスイッチング素子と異なる。
【0032】
スイッチング素子ＳＥ１は、閾値電圧Ｖｔｈ１を有する。スイッチング素子ＳＥ２は、閾値電圧Ｖｔｈ２を有する。スイッチング素子ＳＥ（ＳＥ１，ＳＥ２）は、スイッチング素子ＳＥの２端子間に印加される電圧が閾値電圧Ｖｔｈ（Ｖｔｈ１，Ｖｔｈ２）未満であるか否かに応じて、電気的に非導通状態又は導通状態となり得る。以下において、スイッチング素子ＳＥの電気的に非導通状態は、高抵抗状態又はオフ状態とよばれる。スイッチング素子ＳＥの電気的に導通状態は、低抵抗状態又はオン状態とよばれる。
【0033】
例えば、対応するメモリセルＭＣに印加される電圧がスイッチング素子ＳＥ１の閾値電圧Ｖｔｈ１未満かつスイッチング素子ＳＥ２の閾値電圧Ｖｔｈ２未満である場合、スイッチング素子ＳＥ１及びＳＥ２のそれぞれは、大きい抵抗値を有する絶縁体として、電流を遮断する（オフ状態となる）。対応するメモリセルＭＣに印加される電圧が閾値電圧Ｖｔｈ１以上かつＶｔｈ２以上である場合、スイッチング素子ＳＥ１及びＳＥ２のそれぞれは、小さい抵抗値を有する導電体として、メモリセルＭＣ内に電流を流す（オン状態となる）。
【0034】
スイッチング素子ＳＥの２端子間に印加される電圧の極性が、正の極性又は負の極性のどちらの極性であっても（スイッチング素子ＳＥ内を流れる電流の方向に依存せずに）、スイッチング素子ＳＥ１，ＳＥ２は、対応するメモリセルＭＣに印加される電圧の大きさに応じて、電流を流すか遮断するかを切替えることができる。
【0035】
配線ＳＯＴＬは、メモリセルＭＣにおける電流経路である。例えば、スイッチング素子ＳＥ１がオン状態かつスイッチング素子ＳＥ２がオフ状態である場合、配線ＳＯＴＬは、ワード線ＷＬと書き込みビット線ＷＢＬとの間の電流経路として機能する。例えば、スイッチング素子ＳＥ１がオフ状態かつスイッチング素子ＳＥ２がオン状態である場合、配線ＳＯＴＬの一部は、ワード線ＷＬと読み出しビット線ＲＢＬとの間の電流経路として機能する。
【0036】
磁気抵抗効果素子ＭＥは、抵抗変化素子である。磁気抵抗効果素子ＭＥは、スイッチング素子ＳＥによって経路を制御された電流に基づいて、磁気抵抗効果素子ＭＥの抵抗状態（抵抗値）を低抵抗状態と高抵抗状態とに切替わることができる。磁気抵抗効果素子ＭＥは、磁気抵抗効果素子ＭＥの抵抗状態の変化によって、データを不揮発に記憶するメモリ素子として機能する。
【0037】
（平面レイアウト）
図３を参照して、本実施形態のメモリデバイス１のメモリセルアレイ１０の平面レイアウトについて説明する。以下では、基板の表面に平行な面は、ＸＹ平面とする。ＸＹ平面内において、ＸＹ平面に平行な方向は、Ｘ方向とする。ＸＹ平面内において、ＸＹ平面に平行でＸ方向に交差する方向は、Ｙ方向とする。ＸＹ平面に垂直な方向は、Ｚ方向（又は上方向）とする。
図３を参照して、本実施形態のメモリデバイス１のメモリセルアレイ１０の平面レイアウトについて説明する。以下では、基板の表面に平行な面は、ＸＹ平面とする。ＸＹ平面内において、ＸＹ平面に平行な方向は、Ｘ方向とする。ＸＹ平面内において、ＸＹ平面に平行でＸ方向に交差する方向は、Ｙ方向とする。ＸＹ平面に垂直な方向は、Ｚ方向（又は上方向）とする。
【0038】
【0039】
図３に示されるように、メモリセルアレイ１０は、複数の縦型構造９０１、複数の縦型構造９０２、及び複数の縦型構造９０３を含む。複数の縦型構造９０１の各々は、スイッチング素子ＳＥ１を含む。複数の縦型構造９０２の各々は、磁気抵抗効果素子ＭＥ及びスイッチング素子ＳＥ２を含む。
【0040】
複数の書き込みビット線ＷＢＬは、Ｘ方向に並ぶ。複数の書き込みビット線ＷＢＬの各々は、Ｙ方向に延びる。
【0041】
複数の書き込みビット線ＷＢＬの上方に、複数のワード線ＷＬが設けられる。複数のワード線ＷＬは、Ｙ方向に並ぶ。複数のワード線ＷＬの各々は、Ｘ方向に延びる。
【0042】
複数のワード線ＷＬの上方に、複数の配線ＳＯＴＬが設けられる。Ｚ方向から見た平面視において、複数の配線ＳＯＴＬの各々は、Ｘ方向に対してＹ方向に長い四角形状を有する。複数の配線ＳＯＴＬの各々は、Ｙ方向に延びる。Ｚ方向から見た平面視において、複数の配線ＳＯＴＬの各々は、１本のワード線ＷＬ、及び１本の書き込みビット線ＷＢＬと重なる位置に対応して、マトリクス状に設けられる。
【0043】
複数の配線ＳＯＴＬの上方に、複数の読み出しビット線ＲＢＬが設けられる。複数の読み出しビット線ＲＢＬは、Ｘ方向に並ぶ。複数の読み出しビット線ＲＢＬの各々は、Ｙ方向に延びる。Ｚ方向から見た平面視において、各読み出しビット線ＲＢＬは、複数の書き込みビット線ＷＢＬにＺ方向において重なる位置に設けられる。
【0044】
複数の縦型構造９０１は、Ｚ方向に延びる。Ｚ方向から見た平面視において、複数の縦型構造９０１は、円形状を有する。複数の縦型構造９０１の各々は、対応する１本の書き込みビット線ＷＢＬと１本の配線ＳＯＴＬとの間に接続される。
【0045】
複数の縦型構造９０２は、Ｚ方向に延びる。Ｚ方向から見た平面視において、複数の縦型構造９０２は、円形状を有する。複数の縦型構造９０２の各々は、対応する１本の読み出しビット線ＲＢＬと１本の配線ＳＯＴＬとの間に接続される。
【0046】
複数の縦型構造９０３は、Ｚ方向に延びる。Ｚ方向から見た平面視において、複数の縦型構造９０３は、円形状を有する。複数の縦型構造９０３の各々は、対応する１本のワード線ＷＬと１本の配線ＳＯＴＬとの間に接続される。
【0047】
以上のような構成のうち、１本の配線ＳＯＴＬ及び１本の配線ＳＯＴＬに接続された３つの縦型構造９０１，９０２，９０３の集合が、１つのメモリセルＭＣとして機能する。
【0048】
（断面構造）
図４を参照して、本実施形態のメモリデバイス１における、メモリセルアレイ１０の断面構造について説明する。
図４を参照して、本実施形態のメモリデバイス１における、メモリセルアレイ１０の断面構造について説明する。
【0049】
【0050】
メモリセルアレイ１０は、半導体基板２０、階層構造Ｌ１、及び階層構造Ｌ２を含む。階層構造Ｌ１は、導電層２１－１，２３－１，２４－１，２５－１，２６－１，２９－１、及び、素子層２２－１，２７－１，２８－１を含む。階層構造Ｌ２は、導電層２１－２，２３－２，２４－２，２５－２，２６－２，２９－２、及び、素子層２２－２，２７－２，２８－２を含む。
【0051】
図４に示されるように、階層構造Ｌ１，Ｌ２は、半導体基板２０の上方に設けられている。階層構造Ｌ２が、Ｚ方向において、絶縁層（図示せず）を介して、階層構造Ｌ１の上方に積層される。階層構造Ｌ１，Ｌ２の各々は、図３に示された平面レイアウトを有する。
【0052】
半導体基板２０と階層構造Ｌ１との間に、ロウ選択回路１１及びカラム選択回路１２等の周辺回路（ＣＭＯＳ回路）が設けられていてもよい。半導体基板２０と階層構造Ｌ１との間に、回路が形成されていなくてもよい。半導体基板２０と階層構造Ｌ１との間に回路が形成されない場合、半導体基板２０のうち階層構造Ｌ１の下方に位置する部分に、ＳＴＩ（Shallow Trench Isolation）構造を有する絶縁体が、半導体基板２０内に設けられてもよい。
【0053】
階層構造Ｌ１について説明する。
【0054】
導電層２１－１が、半導体基板２０の上方に、設けられる。導電層２１－１は、書き込みビット線ＷＢＬとして使用される。導電層２１－１は、Ｙ方向に延びる。
【0055】
素子層２２－１が、導電層２１－１の上面上に、設けられる。素子層２２－１は、スイッチング素子ＳＥ１として使用される。
【0056】
導電層２３－１が、素子層２２－１の上面上に設けられる。導電層２３－１は、コンタクトとして使用される。素子層２２－１及び導電層２３－１は、縦型構造９０１を構成する。
【0057】
導電層２４－１が、導電層２３－１の上面上に、設けられる。導電層２３－１及び素子層２２－１は、導電層２４－１のＹ方向における一端側に設けられている。導電層２４－１は、配線ＳＯＴＬとして使用される。導電層２４－１は、Ｙ方向に延びる。
【0058】
導電層２５－１が、導電層２４－１の下面上のうち導電層２３－１が設けられる部分とは異なる部分に、設けられる。導電層２５－１は、導電層２４－１のＹ方向における他端側に設けられている。導電層２５－１は、コンタクトとして使用される。導電層２５－１は、縦型構造９０３を構成する。
【0059】
導電層２６－１が、導電層２５－１の下面上に設けられる。導電層２６－１は、ワード線ＷＬとして使用される。導電層２６－１は、Ｘ方向に延びる。
【0060】
素子層２７－１が、導電層２４－１の上面上のうち導電層２３－１が設けられる部分と導電層２５－１が設けられる部分との間の部分に、設けられる。例えば、素子層２７－１は、導電層２４－１の中央部に設けられている。素子層２７－１は、磁気抵抗効果素子ＭＥとして使用される。
【0061】
素子層２８－１が、素子層２７－１の上面上に設けられる。素子層２８－１は、スイッチング素子ＳＥ２として使用される。素子層２７－１及び素子層２８－１は、縦型構造９０２を構成する。
【0062】
導電層２９－１が、素子層２８－１の上面上に設けられる。導電層２９－１は、読み出しビット線ＲＢＬとして使用される。導電層２９－１は、Ｙ方向に延びる。
【0063】
以上のような構成によって、階層構造Ｌ１内の１組の導電層２４－１及び縦型構造９０１，９０２，９０３は、導電層２１－１，２６－１，２９－１に接続された３端子構造を有する１つのメモリセルＭＣとして機能する。
【0064】
階層構造Ｌ２は、階層構造Ｌ１と実質的に同じ構成を有する。すなわち、導電層２１－２，２３－２，２４－２，２５－２，２６－２，２９－２及び素子層２２－２，２７－２，２８－２はそれぞれ、導電層２１－１，２３－１，２４－１，２５－１，２６－１，２９－１及び素子層２２－１，２７－１，２８－１と実質的に同じ構造及び機能を有する。これによって、階層構造Ｌ２内の１組の導電層２４－２及び縦型構造９０１，９０２，９０３は、導電層２１－２，２６－２，２９－２にそれぞれ接続された３端子構造の１つのメモリセルＭＣとして機能する。
【0065】
（ａ－３） 磁気抵抗効果素子及び周辺の配線
図５を参照して、本実施形態のメモリデバイス１の磁気抵抗効果素子ＭＥ及び周辺の配線の構成について説明する。
図５を参照して、本実施形態のメモリデバイス１の磁気抵抗効果素子ＭＥ及び周辺の配線の構成について説明する。
【0066】
【0067】
導電層２４は、反強磁性層２４ａ、強磁性層２４ｂ、及び非磁性層２４ｃを含む。素子層２７は、強磁性層２７ａ、非磁性層２７ｂ、強磁性層２７ｃ、非磁性層２７ｄ、及び強磁性層２７ｅを含む。
【0068】
導電層２４の構造の詳細について、説明する。
【0069】
反強磁性層２４ａは、反強磁性を有する導電膜である。反強磁性層２４ａは、強磁性層２４ｂと交換結合することにより、強磁性層２４ｂの磁化方向を安定化させる。反強磁性層２４ａは、例えば、白金マンガン（ＰｔＭｎ）を含む。
【0070】
強磁性層２４ｂが、反強磁性層２４ａの上面上に、設けられる。強磁性層２４ｂは、強磁性を有する導電膜である。強磁性層２４ｂは、強磁性層２４ｂの延びる方向（Ｙ方向）に磁化容易軸方向を有する。強磁性層２４ｂの磁化方向は、形状異方性に加えて、反強磁性層２４ａとの交換結合によって、Ｙ方向に沿って安定する。強磁性層２４ｂの磁化方向は、強磁性層２４ｂ内を流れる電流の方向に応じて反転する。強磁性層２４ｂは、例えば、コバルト鉄（ＣｏＦｅ）を含む。
【0071】
非磁性層２４ｃが、強磁性層２４ｂの上面上に設けられる。非磁性層２４ｃは、非磁性を有する重金属の導電膜である。非磁性層２４ｃは、非磁性層２４ｃ内を流れる電流により、スピン軌道トルク（ＳＯＴ：Spin Orbit Torque）を発生させる。スピン軌道トルクは、強磁性層２７ａに注入される。非磁性層２４ｃは、強磁性層２４ｂ及び強磁性層２７ａを層間交換結合（Interlayer Exchange Coupling）させる。非磁性層２４ｃは、例えば、タングステン（Ｗ）、タンタル（Ｔａ）、白金（Ｐｔ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、金（Ａｕ）、及び銀（Ａｇ）の中から選択される少なくとも１つの元素を含む。
【0072】
素子層２７の構造の詳細について説明する。
【0073】
強磁性層２７ａが、非磁性層２４ｃの上面上に設けられる。強磁性層２７ａは、強磁性を有する導電膜である。強磁性層２７ａは、記憶層（ＳＬ）として使用される。強磁性層２７ａは、層面に垂直な方向（Ｚ方向）に磁化容易軸方向を有する。非磁性層２４ｃとの界面において、Ｙ方向のバイアス磁界が、非磁性層２４ｃを介した強磁性層２７ａと強磁性層２４ｂとの層間交換結合によって、強磁性層２７ａに印加される。強磁性層２７ａに、非磁性層２４ｃにおいて発生したスピン軌道トルクが注入される。強磁性層２７ａの磁化方向は、Ｙ方向のバイアス磁界及びスピン軌道トルクに基づき、反転するように構成される。
【0074】
強磁性層２７ａは、鉄（Ｆｅ）を含む。強磁性層２７ａは、更にコバルト（Ｃｏ）、及びニッケル（Ｎｉ）のうちの少なくとも１つの元素を含み得る。強磁性層２７ａは、ボロン（Ｂ）を更に含み得る。より具体的な例に関して、強磁性層２７ａは、コバルト鉄ボロン（ＣｏＦｅＢ）又は鉄ボロン（ＦｅＢ）を含む。
【0075】
非磁性層２７ｂが、強磁性層２７ａの上面上に、設けられる。非磁性層２７ｂは、非磁性を有する絶縁膜である。非磁性層２７ｂは、トンネルバリア層（ＴＢ）として使用される。非磁性層２７ｂは、強磁性層２７ａと強磁性層２７ｃとの間に設けられている。非磁性層２７ｂは、強磁性層２７ａの結晶化処理において、非磁性層２７ｂと強磁性層２７ａとの間の界面から結晶質の膜を成長させるための核となるシード材として機能する。非磁性層２７ｂは、層面（膜面）が（００１）面に配向したＮａＣｌ結晶構造を有する。非磁性層２７ｂは、例えば、酸化マグネシウム（ＭｇＯ）を含む。
【0076】
強磁性層２７ｃが、非磁性層２７ｂの上面上に設けられる。強磁性層２７ｃは、強磁性を有する導電膜である。強磁性層２７ｃは、参照層（ＲＬ）として使用される。強磁性層２７ｃは、層面に垂直な方向（Ｚ方向）に磁化容易軸方向を有する。強磁性層２７ｃの磁化方向は、固定されている。図５の例において、強磁性層２７ｃの磁化方向は、強磁性層２７ａの方向を向いている。なお、「磁化方向が固定されている」とは、強磁性層２７ａの磁化方向を反転させ得る大きさのトルクによって、強磁性層２７ｃの磁化方向が変化しないことを意味する。強磁性層２７ｃは、例えば、コバルト白金（ＣｏＰｔ）、コバルトニッケル（ＣｏＮｉ）、及びコバルトパラジウム（ＣｏＰｄ）から選択される少なくとも１つの化合物を含む。
【0077】
非磁性層２７ｄが、強磁性層２７ｃの上面上に、設けられる。非磁性層２７ｄは、非磁性を有する導電膜である。非磁性層２７ｄは、スペーサ層として使用される。非磁性層２７ｄは、例えば、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）、ロジウム（Ｒｈ）、イリジウム（Ｉｒ）、バナジウム（Ｖ）、及びクロム（Ｃｒ）から選択される少なくとも１つの元素を含む。
【0078】
強磁性層２７ｅが、非磁性層２７ｄの上面上に、設けられる。強磁性層２７ｅは、強磁性を有する導電膜である。強磁性層２７ｅは、シフトキャンセル層（ＳＣＬ）として使用される。強磁性層２７ｅは、層面に垂直な方向（Ｚ方向）に磁化容易軸方向を有する。強磁性層２７ｅは、例えば、コバルト白金（ＣｏＰｔ）、コバルトニッケル（ＣｏＮｉ）、及びコバルトパラジウム（ＣｏＰｄ）から選択される少なくとも１つの化合物を含む。
【0079】
強磁性層２７ｃ及び強磁性層２７ｅは、非磁性層２７ｄによって反強磁性的に結合される。すなわち、強磁性層２７ｃ及び強磁性層２７ｅは、互いに反平行な磁化方向を有するように結合される。このような強磁性層２７ｃ、非磁性層２７ｄ、及び強磁性層２７ｅの結合構造を、ＳＡＦ（Synthetic Anti-Ferromagnetic）構造という。ＳＡＦ構造により、強磁性層２７ｅは、強磁性層２７ｃの漏れ磁場が強磁性層２７ａの磁化方向に与える影響を相殺することができる。なお、強磁性層２７ｃ，２７ｅ及び非磁性層２７ｄの集合（ＳＡＦ構造）が、参照層とよばれる場合もある。
【0080】
非磁性層２７ｂ及び２つの強磁性層２７ａ、２７ｃは、磁気トンネル接合を形成する。磁気トンネル接合を含む磁気抵抗効果素子は、ＭＴＪ素子ともよばれる。
【0081】
例えば、磁気抵抗効果素子ＭＥは、円柱状の構造を有する。磁気抵抗効果素子ＭＥのＺ方向から見た平面形状は、円形である。例えば、Ｚ方向から見た記憶層（強磁性層）２７ａの直径は、３ｎｍから５０ｎｍである。
【0082】
磁気抵抗効果素子ＭＥは、記憶層ＳＬ（２７ａ）及び参照層ＲＬ（２７ｃ）の磁化方向の相対関係が平行か反平行かによって、低抵抗状態及び高抵抗状態のいずれかを取ることができる。本実施形態のメモリデバイス１は、磁気抵抗効果素子ＭＥ内に書き込み電流を流すことなく、参照層ＲＬの磁化方向に対する記憶層ＳＬの磁化方向を制御する。具体的には、配線ＳＯＴＬに電流を流すことによって発生させたスピン軌道トルクを利用した書き込み方式が、磁気抵抗効果素子ＭＥに対するデータの書き込みに、採用される。
【0083】
配線ＳＯＴＬに、Ｙ方向に或る大きさの書き込み電流ＩＷＲ－０を流すと、記憶層ＳＬ及び参照層ＲＬの磁化方向の相対関係は、平行になる。記憶層ＳＬ及び参照層ＲＬの磁化方向の相対関係が、平行状態である場合、磁気抵抗効果素子ＭＥの抵抗値は最も低くなり、磁気抵抗効果素子ＭＥの抵抗状態は低抵抗状態に設定される。磁気抵抗効果素子ＭＥのこの低抵抗状態は、「Ｐ（Parallel）状態」とよばれる。Ｐ状態は、例えばデータ“０”の保持状態と規定される。
【0084】
配線ＳＯＴＬに、書き込み電流ＩＷＲ－０が流れる向きと反対方向に流れる書き込み電流ＩＷＲ－１を流すと、記憶層ＳＬ及び参照層ＲＬの磁化方向の相対関係は、反平行になる。記憶層ＳＬ及び参照層ＲＬの磁化方向の相対関係が、反平行状態である場合、磁気抵抗効果素子ＭＥの抵抗値は最も高くなり、磁気抵抗効果素子ＭＥの抵抗状態は高抵抗状態に設定される。磁気抵抗効果素子ＭＥのこの高抵抗状態は、「ＡＰ（Anti-Parallel）状態」とよばれる。ＡＰ状態は、例えばデータ“１”の保持状態と規定される。
【0085】
書き込み電流ＩＷＲ（ＩＷＲ－０，ＩＷＲ－１）は、磁気抵抗効果素子ＭＥの記憶層ＳＬの磁化反転閾値電流ｉｔｈより大きい電流値を有する。磁化反転閾値電流は、記憶層の磁化の向きを反転させることができる閾値の電流値である。
【0086】
なお、以下の説明では、上述したデータの規定方法に従って説明するが、データ“１”及びデータ“０”の規定の仕方は、上述した例に限られない。例えば、Ｐ状態をデータ“１”と規定し、ＡＰ状態をデータ“０”と規定してもよい。
【0087】
【0088】
スイッチング素子ＳＥ１は、主に書き込み動作時にオフ状態からオン状態に切り替わる。これに対して、スイッチング素子ＳＥ２は、主に読み出し動作時にオフ状態からオン状態に切り替わる。このように、スイッチング素子ＳＥ１及びスイッチング素子ＳＥ２は、オフ状態からオン状態に切り替わるタイミングが異なる。このため、スイッチング素子ＳＥ１，ＳＥ２の好適な電流－電圧特性は、互いに異なる。例えば、スイッチング素子ＳＥ１は、スナップバックを伴う電流－電圧特性を有することが好ましい。スイッチング素子ＳＥ２は、スナップバックを伴わない電流－電圧特性を有することが好ましい。
【0089】
図６及び図７は、本実施形態のメモリデバイス１における、スイッチング素子ＳＥの特性の一例を示すダイアグラムである。図６は、スナップバックを伴う電流－電圧特性を有するスイッチング素子ＳＥ１の電流－電圧特性の一例を示す。図７は、スナップバックを伴わない電流－電圧特性を有するスイッチング素子ＳＥ２の電流－電圧特性の一例を示す。
【0090】
図６を参照して、スイッチング素子ＳＥ１におけるスナップバックを伴う電流－電圧特性について説明する。図６において、グラフの横軸は電圧（Ｖ１）に対応し、グラフの縦軸（Ｌｏｇスケール）は電流（Ｉ１）に対応する。
【0091】
スイッチング素子ＳＥ１の両端に印加される電圧（印加電圧Ｖ１）が０Ｖから閾値電圧Ｖｔｈ１になると、スイッチング素子ＳＥ１に流れる電流（電流Ｉ１）は、閾値電流Ｉｔｈ１となる。閾値電流Ｉｔｈ１は、１μＡ程度であり、無視できる程度に小さい。このため、印加電圧Ｖ１が０Ｖから閾値電圧Ｖｔｈ１までの範囲において、スイッチング素子ＳＥ１は、オフ状態となる。
【0092】
電流Ｉ１が閾値電流Ｉｔｈ１を超えると、スイッチング素子ＳＥ１は、オン状態となると共に、スナップバックが発生する。スナップバックとは、スイッチング素子の電圧降下量（印加電圧の大きさ）が閾値電圧Ｖｔｈ１から減少しつつ、閾値電流Ｉｔｈ１より大きな電流が流れる現象である。電流Ｉ１がホールド電流Ｉｈｏｌｄ１（＞Ｉｔｈ１）に達すると、スイッチング素子ＳＥ１による電圧降下量は、ホールド電圧Ｖｈｏｌｄ１（＜Ｖｔｈ１）となる。
【0093】
電圧Ｖ１がスナップバックによってホールド電圧Ｖｈｏｌｄ１に達すると、スイッチング素子ＳＥ１の電圧降下量は、電流Ｉ１の増加によってほとんど変化しない状態となる。
【0094】
このように、スイッチング素子ＳＥ１は、オン状態となる際のスイッチング素子ＳＥ１の抵抗が閾値電圧Ｖｔｈ１より低いホールド電圧Ｖｈｏｌｄ１に応じた値を有し得る。このため、スイッチング素子ＳＥ１は、オン状態となる際に、より大きな電流を流しやすい。
【0095】
図７を参照して、スイッチング素子ＳＥ２におけるスナップバックを伴わない電流－電圧特性について説明する。図７において、グラフの横軸は電圧（Ｖ２）に対応し、グラフの縦軸（Ｌｏｇスケール）は電流（Ｉ２）に対応する。
【0096】
スイッチング素子ＳＥ２の両端に印加される電圧（印加電圧Ｖ２）が０Ｖから閾値電圧Ｖｔｈ２になると、スイッチング素子ＳＥ２に流れる電流（電流Ｉ２）は、閾値電流Ｉｔｈ２となる。閾値電流Ｉｔｈ２は、１μＡ程度であり、無視できる程度に小さい。このため、印加電圧Ｖ２が０Ｖから閾値電圧Ｖｔｈ２までの範囲において、スイッチング素子ＳＥ２は、オフ状態となる。
【0097】
電流Ｉ２が閾値電流Ｉｔｈ２を超えると、スイッチング素子ＳＥ２は、スナップバックを発生させることなくオン状態となる。これにより、スイッチング素子ＳＥ２の電圧降下量は、電流Ｉ２の増加によってほとんど変化しない状態となる。
【0098】
このように、スイッチング素子ＳＥ２は、オン状態となる際に、電圧降下量が瞬間的に変化しない。このため、スイッチング素子ＳＥ２がオン状態となる場合、瞬間的に高い電圧が、スイッチング素子ＳＥ２に直列接続される素子（例えば、磁気抵抗効果素子ＭＥ）に印加されることを抑制できる。
【0099】
（ａ－５） 書き込み電流
図８は、本実施形態のメモリデバイス１における、書き込み電流のパルス形状を、模式的に示す波形図である。図８において、グラフの横軸は時間に対応し、グラフの縦軸は電流値に対応する。
図８は、本実施形態のメモリデバイス１における、書き込み電流のパルス形状を、模式的に示す波形図である。図８において、グラフの横軸は時間に対応し、グラフの縦軸は電流値に対応する。
【0100】
図８に示されるように、本実施形態において、書き込み電流ＩＷＲは、電流値に関して、２つの電流ピークＰｋ１，Ｐｋ２を含む。
【0101】
書き込み電流ＩＷＲにおいて、２つの電流ピークＰｋ１，Ｐｋ２のそれぞれは、電流値ｉ１を有する。電流値ｉ１は、磁気抵抗効果素子ＭＥの磁化反転閾値電流ｉｔｈ以上である。例えば、電流値ｉ１は、３０μＡから５００μＡ程度である。
【0102】
書き込み電流ＩＷＲの電流ピークＰｋ１は、期間Ｔ１において、電流値ｉ１を維持する。例えば、書き込み電流ＩＷＲの電流ピークＰｋ２は、期間Ｔ１において、電流値ｉ１を維持する。電流ピークＰｋ２において電流値ｉ１が維持される期間の長さは、電流ピークＰｋ１において電流値ｉ１が維持される期間Ｔ１の長さと異なってもよい。
【0103】
書き込み電流ＩＷＲは、２つの電流ピークＰｋ１，Ｐｋ２間において、電流値ｉ０を有する。電流値ｉ０は、電流値ｉ１より低く、磁化反転閾値電流ｉｔｈ以上である。なお、電流値ｉ０は、磁化反転閾値電流ｉｔｈより低くともよい。例えば、２つの電流ピークＰｋ１，Ｐｋ２間の期間において、書き込み電流ＩＷＲの電流値は、電流値ｉ０に維持される。
【0104】
本実施形態のように、書き込み電流ＩＷＲが２つの電流ピークＰｋ１，Ｐｋ２を有することによって、ＳＯＴ－ＭＲＡＭのデータ書き込みの信頼性が、向上する。
【0105】
【0106】
【0107】
図９は、本実施形態のメモリデバイス１の書き込みシーケンスにおける、メモリセルアレイ１０内の状態を説明するための模式図である。図９の例において、複数のメモリセルＭＣのうち、メモリセルＭＣ＜ｍ，ｎ＞にデータが書き込まれる場合が示される。なお、ｍは、０以上、Ｍ以下であり、ｎは、０以上、Ｎ以下である。
【0108】
メモリセルＭＣ＜ｍ，ｎ＞にデータが書き込まれる場合、電圧ＶＤＤ又は電圧ＶＳＳが、選択されたワード線（選択ワード線）ＷＬ＜ｍ＞及び選択された書き込みビット線（選択書き込みビット線）ＷＢＬ＜ｎ＞の各々に、印加される。電圧ＶＤＤがワード線ＷＬ＜ｍ＞に印加される場合、電圧ＶＳＳが書き込みビット線ＷＢＬ＜ｎ＞に印加される。電圧ＶＳＳがワード線ＷＬ＜ｍ＞に印加される場合、電圧ＶＤＤが書き込みビット線ＷＢＬ＜ｎ＞に印加される。
【0109】
選択ワード線ＷＬ＜ｍ＞以外のワード線（非選択ワード線）ＷＬ、選択書き込みビット線ＷＢＬ＜ｎ＞以外の書き込みビット線（非選択書き込みビット線）ＷＢＬ、及び、全ての読み出しビット線ＲＢＬに、電圧（非選択電圧）ＶＤＤ／２が印加される。
【0110】
電圧ＶＳＳは、メモリデバイス１に用いられる基準電位である。電圧ＶＳＳは、例えば、０Ｖである。電圧ＶＳＳに対する電圧ＶＤＤ（電位差ＶＤＤ）は、スイッチング素子ＳＥ１，ＳＥ２をオン状態にする電圧である。電位差ＶＤＤ／２は、スイッチング素子ＳＥ１，ＳＥ２をオフ状態にする電圧である。
【0111】
これにより、選択ワード線ＷＬ＜ｍ＞と選択書き込みビット線ＷＢＬ＜ｎ＞との間に、電位差ＶＤＤが発生する。選択ワード線ＷＬ＜ｍ＞と非選択書き込みビット線ＷＢＬとの間に、電位差ＶＤＤ／２が発生する。選択ワード線ＷＬ＜ｍ＞と読み出しビット線ＲＢＬとの間に、電位差ＶＤＤ／２が発生する。
【0112】
非選択ワード線ＷＬと選択書き込みビット線ＷＢＬ＜ｎ＞との間に、電位差ＶＤＤ／２が発生する。非選択ワード線ＷＬと非選択書き込みビット線ＷＢＬとの間に、電位差が発生しない。非選択ワード線ＷＬと読み出しビット線ＲＢＬとの間に、電位差が発生しない。
【0113】
選択書き込みビット線ＷＢＬ＜ｎ＞と読み出しビット線ＲＢＬ＜ｎ＞との間に、電位差ＶＤＤ／２が発生する。非選択書き込みビット線ＷＢＬと対応する読み出しビット線ＲＢＬとの間に、電位差が発生しない。
【0114】
このため、スイッチング素子ＳＥ１＜ｍ，ｎ＞は、オン状態となる。スイッチング素子ＳＥ１＜ｍ，ｎ＞を除くスイッチング素子ＳＥ１は、オフ状態となる。全てのスイッチング素子ＳＥ２＜ｍ，ｎ＞は、オフ状態となる。
【0115】
これによって、配線ＳＯＴＬ＜ｍ，ｎ＞を除く全ての配線ＳＯＴＬに電流を流すことなく、書き込み電流ＩＷＲを、選択されたメモリセルＭＣ＜ｍ，ｎ＞の配線ＳＯＴＬ＜ｍ，ｎ＞のみに、選択的に流すことができる。
【0116】
書き込み動作において、データの書き込み対象のメモリセルＭＣ＜ｍ，ｎ＞の状態は、選択状態ともよばれる。メモリセルＭＣ＜０，ｎ＞～ＭＣ＜ｍ－１，ｎ＞、ＭＣ＜ｍ＋１，ｎ＞～ＭＣ＜Ｍ，ｎ＞、ＭＣ＜ｍ，０＞～ＭＣ＜ｍ，ｎ－１＞、及びＭＣ＜ｍ，ｎ＋１＞～ＭＣ＜ｍ，Ｎ＞の状態は、半選択状態ともよばれる。選択状態及び半選択状態でない全てのメモリセルＭＣの状態は、非選択状態ともよばれる。
【0117】
図１０及び図１１は、本実施形態のメモリデバイス１における書き込み動作の一例を示す断面図である。図１０及び図１１において、選択状態のメモリセルＭＣに流れる電流、及び磁気抵抗効果素子ＭＥの磁化方向が模式的に示される。図１０は、データ“１”を書き込む場合の書き込み動作に対応する。図１１は、データ“０”を書き込む場合の書き込み動作に対応する。
【0118】
図１０を参照して、データ“１”の書込み動作について説明する。図１０の例では、書き込み回路１４０が、ワード線ＷＬ（紙面右側）から書き込みビット線ＷＢＬ（紙面左側）に向けて書き込み電流ＩＷＲ－１を流す場合が示される。
【0119】
上述の通り、導電層２４の両端において、スイッチング素子ＳＥ１をオン状態にする電位差ＶＤＤが発生する。書き込み回路１４０は、書き込み電流ＩＷＲ－１を流す。電位差ＶＤＤの大きさを制御することによって、書込み電流ＩＷＲ－１が、導電層２４（配線ＳＯＴＬ）内に流れる。書き込み電流ＩＷＲ－１が導電層２４内の特に非磁性層２４ｃ内を流れることによって、強磁性層２７ａの磁化方向を強磁性層２７ｃの磁化方向に対して反平行にしようとするスピン軌道トルクが発生する。スピン軌道トルクは、非磁性層２４ｃに近接する強磁性層２７ａに注入される。
【0120】
加えて、強磁性層２４ｂの磁化方向は、書込み電流ＩＷＲ－１の流れる方向に揃う。このため、強磁性層２７ａに、非磁性層２４ｃを介した強磁性層２７ａと強磁性層２４ｂとの層間交換結合によって発生するＹ方向のバイアス磁界Ｍｂが印加される。
【0121】
これによって、強磁性層２７ａの磁化方向は、スピン軌道トルクと、交換結合によって生じるＹ方向のバイアス磁界Ｍｂによるアシストと、によって、強磁性層２７ｃの磁化方向に対して反平行な方向に反転する。
【0122】
図１１を参照してデータ“０”の書き込み動作について説明する。図１１の例では、書き込み回路１４０が、書き込みビット線ＷＢＬ（紙面左側）からワード線ＷＬ（紙面右側）に向けて書込み電流ＩＷＲ－０を流す場合が示される。
【0123】
上述の通り、導電層２４の両端に、スイッチング素子ＳＥ１をオン状態にする電位差ＶＤＤが発生する。書き込み回路１４０は、書き込み電流ＩＷＲ－１を流す。電位差ＶＤＤの大きさを制御することにより、導電層２４内に、書き込み電流ＩＷＲ－０が流れる。書き込み電流ＩＷＲ－０が導電層２４内の特に非磁性層２４ｃ内を流れる。これによって、強磁性層２７ａの磁化方向を強磁性層２７ｃの磁化方向に対して平行にしようとするスピン軌道トルクが発生する。スピン軌道トルクは、非磁性層２４ｃに近接する強磁性層２７ａに注入される。
【0124】
加えて、強磁性層２４ｂの磁化方向は、書込み電流ＩＷＲ－０の流れる方向に揃う。このため、強磁性層２７ａに、非磁性層２４ｃを介した強磁性層２７ａと強磁性層２４ｂとの間の層間交換結合によって発生するＹ方向のバイアス磁界Ｍｂが印加される。
【0125】
これによって、強磁性層２７ａの磁化方向は、スピン軌道トルクと、交換結合によって生じるＹ方向のバイアス磁界Ｍｂによるアシストと、によって、強磁性層２７ｃの磁化方向に対して平行な方向に反転する。
【0126】
本実施形態のメモリデバイス１は、上記のように書き込みデータに応じて、データの書き込み対象のメモリセルＭＣ＜ｍ，ｎ＞を選択状態に設定した状態で、２つの電流ピークＰｋ１，Ｐｋ２を有する書き込み電流ＩＷＲを、選択状態のメモリセルＭＣ＜ｍ，ｎ＞に供給する。書き込み電流ＩＷＲは、書き込まれるデータに応じた方向に、導電層２４（配線ＳＯＴＬ）内を流れる。
【0127】
書き込み電流ＩＷＲの供給時、２つの電流ピークＰｋ１，Ｐｋ２を有する書き込み電流ＩＷＲのパルス形状（書き込み電流ＩＷＲの電流値）を制御するために、書き込みビットＷＢＬ線及びワード線ＷＬのうち高電位側の配線に印加される電圧ＶＤＤの電圧値が、制御され得る。
【0128】
なお、書き込み電流ＩＷＲの電流値の変化に応じて、メモリセルＭＣの非選択状態を維持するために、非選択の各種の配線に印加される電圧の電圧値も、変動され得る。
【0129】
【0130】
図１２に示されるように、書き込みデータに応じた方向に流れる書き込み電流ＩＷＲの供給時において、時刻ｔ１１において、書き込み電流ＩＷＲの立ち上りが、開始する。或る立ち上り期間（立ち上り速度）において、書き込み電流ＩＷＲの電流値は、ゼロから上昇する。書き込み電流ＩＷＲの立ち上り速度は、２つの時刻間の期間における電流値の上昇量から得られる値である。
【0131】
時刻ｔ１２において、書き込み電流ＩＷＲの電流値は、書き込み電流ＩＷＲの最大値である電流値ｉ１に達する。電流値ｉ１は、磁気抵抗効果素子ＭＥの磁化反転閾値電流ｉｔｈ以上の大きさを有する。
【0132】
時刻ｔ１２から時刻ｔ１３までの期間Ｔ１において、書き込み電流ＩＷＲの電流値は、電流値ｉ１に維持される。これによって、書き込み電流ＩＷＲの第１の電流ピークＰｋ１が、発生する。
【0133】
電流ピークＰｋ１において、電流値ｉ１の供給によって、記憶層（ＳＬ）２７ａの磁化方向は、ある磁化反転確率に基づいて、スピン軌道トルク（及びバイアス磁界）によって、反転する。但し、磁化反転確率に応じて、記憶層（ＳＬ）２７ａの磁化方向は、反転しない場合もある。
【0134】
時刻ｔ１３において、第１の電流ピークＰｋ１における書き込み電流ＩＷＲの立ち下りが、開始する。或る立ち下り期間（立ち下り速度）において、書き込み電流ＩＷＲの電流値は、下降する。書き込み電流ＩＷＲの立ち下り速度は、２つの時刻間の期間における電流値の下降量から得られる値である。
【0135】
例えば、電流ピークＰｋ１の立ち下り期間に応じて、磁気抵抗効果素子ＭＥの記憶層２７ａの磁気緩和時間の長さが制御され得る。
【0136】
時刻ｔ１４において、書き込み電流ＩＷＲの電流値は、電流値ｉ１より低い電流値ｉｘに達する。例えば、電流値ｉｘは、磁化反転閾値電流ｉｔｈより高い。但し、電流値ｉｘは、磁化反転閾値電流ｉｔｈと同じ又は低くともよい。
【0137】
書き込み電流ＩＷＲの電流値が電流値ｉ１から電流値ｉｘに下降した後、書き込み電流ＩＷＲの電流値は、電流値ｉｘから上昇する。なお、書き込み電流ＩＷＲの電流値は、或る期間において、電流値ｉｘに維持されてもよい。
【0138】
時刻ｔ１４において、第２の電流ピークＰｋ２における書き込み電流ＩＷＲの立ち上りが、開始する。或る立ち上り期間（立ち上り速度）に応じて、書き込み電流ＩＷＲの電流値は、第２の電流ピークＰｋ２の最大値に向かって、上昇する。
【0139】
時刻ｔ１５において、書き込み電流ＩＷＲの電流値は、第２の電流ピークＰｋ２における電流値ｉ１に達する。
【0140】
時刻ｔ１５から時刻ｔ１６までの期間Ｔ１において、書き込み電流ＩＷＲの電流値は、電流値ｉ１に維持される。これによって、書き込み電流ＩＷＲの第２の電流ピークＰｋ２が、発生する。
【0141】
電流ピークＰｋ１の期間において記憶層２７ａの磁化方向が反転していない場合、記憶層２７ａの磁化方向は、電流ピークＰｋ２における電流値ｉ１の供給によって、ある磁化反転確率に基づいて、反転する。但し、磁化反転確率に応じて、記憶層２７ａの磁化方向は、反転しない場合もある。
【0142】
時刻ｔ１３から第２の電流ピークＰｋ２中の時刻ｔｘまでの期間Ｔｄは、記憶層２７ａの緩和時間を含む。電流ピークＰｋ２に起因するスピン軌道トルクは、記憶層２７ａの磁化が平衡状態となる前の緩和時間中に、記憶層２７ａに作用する。第１の電流ピークＰｋ１において、記憶層２７ａの磁化方向が初期状態から変化していない場合、記憶層２７ａの磁化は、第２の電流ピークＰｋ２に起因するスピン軌道トルク（及びバイアス磁界）によって、或る磁化反転確率に基づいて、反転する。
【0143】
時刻ｔ１６において、書き込み電流ＩＷＲの第２の電流ピークＰｋ２からの立ち下りが、開始する。或る立ち下り期間において、書き込み電流ＩＷＲの電流値は、下降する。
【0144】
時刻ｔ１７において、書き込み電流ＩＷＲの電流値は、ゼロに達する。これによって、書き込み電流ＩＷＲの供給は、停止する。
【0145】
この後、各種の配線に印加される電圧は、電圧ＶＳＳに設定される。
【0146】
以上の動作によって、本実施形態のメモリデバイスの書き込みシーケンスは、終了する。
【0147】
なお、データ“０”の書き込み電流ＩＷＲ－０及びデータ“１”の書き込み電流ＩＷＲ－１は、電流の流れる方向が互いに異なるのみで、電流のパルス波形は実質的に同じである。
【0148】
【0149】
【0150】
メモリセルＭＣ＜ｍ，ｎ＞からデータが読み出される場合、選択読み出しビット線ＲＢＬ＜ｎ＞及び選択ワード線ＷＬ＜ｍ＞のそれぞれに、電圧ＶＤＤ及びＶＳＳが印加される。選択ワード線ＷＬ＜ｍ＞以外の非選択ワード線ＷＬ、選択読み出しビット線ＲＢＬ＜ｎ＞以外の非選択読み出しビット線ＲＢＬ、及び全ての書き込みビット線ＷＢＬに、電圧ＶＤＤ／２が印加される。
【0151】
これによって、選択ワード線ＷＬ＜ｍ＞と選択読み出しビット線ＲＢＬ＜ｎ＞との間に、電位差ＶＤＤが発生する。選択ワード線ＷＬ＜ｍ＞と非選択読み出しビット線ＲＢＬとの間に、電位差ＶＤＤ／２が発生する。選択ワード線ＷＬ＜ｍ＞と非選択書き込みビット線ＷＢＬとの間に、電位差ＶＤＤ／２が発生する。
【0152】
非選択ワード線ＷＬと選択読み出しビット線ＲＢＬ＜ｎ＞との間に、電位差ＶＤＤ／２が発生する。非選択ワード線ＷＬと非選択読み出しビット線ＲＢＬとの間に、電位差は、発生しない。非選択ワード線ＷＬと非選択書き込みビット線ＷＢＬとの間に、電位差は、発生しない。
【0153】
書き込みビット線ＷＢＬ＜ｎ＞と選択読み出しビット線ＲＢＬ＜ｎ＞との間に、電位差ＶＤＤ／２が発生する。非選択書き込みビット線ＷＢＬと対応する非選択読み出しビット線ＲＢＬとの間に、電位差は発生しない。
【0154】
このため、スイッチング素子ＳＥ２＜ｍ，ｎ＞は、オン状態となる。スイッチング素子ＳＥ２＜ｍ，ｎ＞を除く全てのスイッチング素子ＳＥ２は、オフ状態となる。全てのスイッチング素子ＳＥ１は、オフ状態となる。
【0155】
したがって、選択状態のメモリセルＭＣ＜ｍ，ｎ＞の磁気抵抗効果素子ＭＥ＜ｍ，ｎ＞を除く磁気抵抗効果素子ＭＥに電流を流すことなく、磁気抵抗効果素子ＭＥ＜ｍ，ｎ＞に電流を選択的に流すことができる。
【0156】
図１４は、本実施形態のメモリデバイス１の読み出しシーケンスを説明するための模式図である。図１４において、選択状態のメモリセルＭＣに流れる電流、及び磁気抵抗効果素子ＭＥの磁化方向が、模式的に示される。図１４の例において、磁気抵抗効果素子ＭＥ（紙面上側）からワード線ＷＬ（紙面右側）に向けて読み出し電流ＩＲＤが流れる場合が示される。
【0157】
図１４に示されるように、上述の通り、素子層２７の上端と導電層２４の右端との間に、スイッチング素子ＳＥ２をオン状態にする電位差ＶＤＤが発生する。電位差ＶＤＤを制御することにより、素子層２７の上端から導電層２４の右端に向けて、読み出し電流ＩＲＤが流れる。読み出し回路１５は、読み出し電流ＩＲＤをセンスする。
【0158】
読み出し電流ＩＲＤが素子層２７内を流れることにより、読み出し電流ＩＲＤの電流値は、素子層２７の抵抗状態に応じて変化する。読み出し回路１５は、読み出し電流ＩＲＤの大きさに基づき、素子層２７が高抵抗状態であるか低抵抗状態であるかを判定できる。読み出し回路１５は、素子層２７の抵抗状態の判定結果に基づいて、データを判別する。
【0159】
なお、読み出し電流ＩＲＤの電流値は、磁気抵抗効果素子ＭＥの磁化反転閾値電流ｉｔｈより小さくなるように制御される。これにより、読み出し電流ＩＲＤによる記憶層２７ａの磁化方向の反転及び非磁性層２７ｂの絶縁破壊を抑制することができる。
【0160】
【0161】
図１５は、本実施形態のメモリデバイスの書き込みシーケンスにおける、磁気抵抗効果素子の記憶層の磁化反転のモデルを示す模式図である。
【0162】
図１５において、グラフの横軸は時間に対応し、グラフの縦軸は磁性層の平均磁化に対応する。磁気抵抗効果素子の磁性層（記憶層）の磁化の初期状態は、“＋１”の値で示されている。磁性層の磁化の反転状態は、“－１”の値で示されている。
【0163】
図１５において、破線の特性線Ａ０は、２つの電流ピークＰｋ１，Ｐｋ２を含む書き込み電流ＩＷＲにおいて、１つ目の電流ピークＰｋ１で磁性層の磁化が反転した場合の平均磁化の変化を示している。図１５において、実線の特性線Ａ１は、２つの電流ピークＰｋ１，Ｐｋ２を含む書き込み電流ＩＷＲにおいて、１つ目の電流ピークＰｋ１で磁性層の磁化が反転せずに、２つ目の電流ピークＰｋ２で磁性層の磁化が反転した場合の平均磁化の変化を示している。
【0164】
図１５に示されるように、時刻ｔ０において、配線ＳＯＴＬに対する書き込み電流ＩＷＲの供給が、開始される。書き込み電流ＩＷＲの１つ目の電流ピークＰｋ１が、印加されると、スピン軌道トルクが発生する。
【0165】
電流ピークＰｋ１の供給期間において、発生したスピン軌道トルクが、記憶層に注入される。注入されたスピン軌道トルクが、記憶層の磁化に作用する。スピン軌道トルクによって、記憶層の磁化は、傾く。このような磁化の傾きによって、平均磁化の値は、＋１から０へ変化する。
【0166】
なお、配線ＳＯＴＬが強磁性層２４ｂ及び非磁性層２４ｃを含む場合、層間交換結合に起因するバイアス磁界も、スピン軌道トルクと共に、記憶層の磁化の変化に作用する。
【0167】
１つ目の電流ピークＰｋ１によって、記憶層の磁化は、或る確率（ｐ）で反転する。記憶層の磁化が反転した場合、平均磁化の値は、０から－１に変化する。これに対して、記憶層の磁化は、記憶層に生じた熱擾乱の影響などによって、或る確率（１－ｐ）で反転しない場合もある。記憶層の磁化が反転しない場合、平均磁化の値は、＋１に戻る。
【0168】
この後、時刻ｔ１において、書き込み電流ＩＷＲの２つ目の電流ピークＰｋ２が、印加される。２つ目の電流ピークＰｋ２に起因するスピン軌道トルクが、発生する。２つ目の電流ピークＰｋ２の供給期間において、発生したスピン軌道トルクが、磁性層に注入される。
【0169】
１つ目の電流ピークＰｋ１によって記憶層の磁化方向が反転した場合、２つ目の電流ピークＰｋ２に起因するスピン軌道トルクは、記憶層の磁化の反転に作用しにくくなる。したがって、１つ目の電流ピークＰｋ１によって反転された記憶層の磁化は、再び反転することはほとんど無い。
【0170】
１つ目の電流ピークＰｋ１によって記憶層の磁化方向が反転しなかった場合、２つ目の電流ピークＰｋ２に起因するスピン軌道トルクは、記憶層の磁化に作用する。例えば、バイアス磁界も、再び、記憶層の磁化に作用する。
【0171】
２つ目の電流ピークＰｋ２に起因するスピン軌道トルク（及びバイアス磁界）によって、記憶層の平均磁化は、＋１から０に傾く。記憶層の磁化は、或る確率（ｐ）に基づいて、反転する。記憶層の磁化の反転が生じた場合、平均磁化の値は、０から－１に変化する。なお、２つ目の電流ピークＰｋ２においても、記憶層の磁化は、或る確率（１－ｐ）で反転しない場合もある。
【0172】
以上のようなモデルによって、複数の電流ピークＰｋ１，Ｐｋ２を含む書き込み電流ＩＷＲによるデータの書き込みが、実現され得る。
【0173】
なお、１つの電流ピークの書き込み電流により、磁性層（記憶層）の磁化方向の反転確率が“ｐ”で示され、反転した磁化が元の方向に戻る確率が“ｑ”で示される場合、２つの電流ピークを含む書き込み電流による記憶層の磁化方向の反転確率（書き込み確率）Ｐは、以下の式（１）で示される。
【0174】
Ｐ ＝ ｐ（１―ｑ）＋（１－ｐ）ｐ ・・・（式１）
２回の電流ピークの供給の書き込み確率Ｐが１回の電流ピークの供給の書き込み確率ｐより大きくなる（Ｐ＞ｐ）には、式１に基づいてｑ＜１－ｐの関係が満たされる。また、書き込み時に外部磁場が与えられているので、ｑ＜ｐとなる。ｐとｑがこの２つの範囲を満たすとき、２回の電流ピークの供給を含む書き込みシーケンスによって書き込みエラー率は、下がる。
書き込み電流ＩＷＲに含まれる電流ピークＰｋの数が“ｓ”で示され、かつ反転した磁化が元の向きに戻る確率が小さい（ｑ＝０）場合、複数の電流ピークを含む書き込み電流による記憶層の磁化方向の反転確率（書き込み確率）Ｐは、以下の式（２）で示される。
２回の電流ピークの供給の書き込み確率Ｐが１回の電流ピークの供給の書き込み確率ｐより大きくなる（Ｐ＞ｐ）には、式１に基づいてｑ＜１－ｐの関係が満たされる。また、書き込み時に外部磁場が与えられているので、ｑ＜ｐとなる。ｐとｑがこの２つの範囲を満たすとき、２回の電流ピークの供給を含む書き込みシーケンスによって書き込みエラー率は、下がる。
書き込み電流ＩＷＲに含まれる電流ピークＰｋの数が“ｓ”で示され、かつ反転した磁化が元の向きに戻る確率が小さい（ｑ＝０）場合、複数の電流ピークを含む書き込み電流による記憶層の磁化方向の反転確率（書き込み確率）Ｐは、以下の式（２）で示される。
【0175】
Ｐ ＝ １－（１－ｐ）ｓ ・・・（式２）
式（１）のｑが０であるとき、式１は、Ｐ＝２ｐ－ｐ２となり、ｓ＝２である場合の式（２）に、一致する。
式（１）のｑが０であるとき、式１は、Ｐ＝２ｐ－ｐ２となり、ｓ＝２である場合の式（２）に、一致する。
【0176】
図１６は、本実施形態のメモリデバイス１の検証結果を説明するためのグラフである。
【0177】
図１６において、グラフの横軸は１つの電流ピークを含む書き込み電流を用いた場合の書き込みエラー率に対応し、グラフの縦軸は複数の電流ピークを含む書き込み電流を用いた場合の書き込みエラー率に対応する。
【0178】
図１６において、四角のプロットは、書き込み電流の電流ピークが１つである場合に対応し、丸のプロットは、書き込み電流の電流ピークが２つである場合に対応し、三角のプロットは、書き込み電流の電流ピークが３つである場合に対応する。図１６において、“ｓｐｅｃ”は、メモリデバイスに要求されるスペック値を示す。
【0179】
図１６に示されるように、書き込み電流ＩＷＲに含まれる電流ピークの数が増加するにしたがって、書き込みエラー率は、下がる。尚、図１６の例はｑ＝０の場合を示しているが、ｑ＞０の場合でも複数回の電流ピークの供給における書き込み確率Ｐがｐより大きくできるｐの範囲がある。その範囲内のｐが設定されることによって書き込みエラー率は、低減され得る。
【0180】
図１７は、本実施形態のメモリデバイスの検証結果を説明するためのグラフである。
【0181】
図１７において、グラフの横軸は、磁性層の緩和定数に対応し、グラフの縦軸は、磁化反転確率に対応する。実線によって示されている特性Ｐ１ａ，Ｐ１ｂは、書き込み電流が２つの電流ピークを含む場合における特性を示している。破線によって示されている特性Ｐ２ａ，Ｐ２ｂは、書き込み電流が１つの電流ピークを含む場合における特性を示している。特性Ｐ１ａ，Ｐ２ａは、電流ピークにおける書き込み電流ＩＷＲの電流密度が１．４×１０１２Ａ／ｍ２である場合の特性を示している。特性Ｐ１ｂ，Ｐ２ｂは、電流ピークにおける書き込み電流の電流密度が１．３×１０１２Ａ／ｍ２である場合の特性を示している。
【0182】
図１７に示されるように、記憶層の磁化反転確率は、２つの電流ピークを含む書き込み電流によって、向上する。
【0183】
図１８は、本実施形態のメモリデバイスの検証結果を説明するためのグラフである。
【0184】
図１８において、グラフの横軸は、磁性層の緩和定数に対応し、グラフの縦軸は、磁化反転確率に対応する。書き込み電流ＩＷＲは、２つの電流ピークを含む。
【0185】
実線によって示されている特性Ｐ３ａ，Ｐ３ｂは、書き込み時間及び緩和時間のそれぞれが、１ｎｓに設定されている場合における特性を示している。破線によって示されている特性Ｐ４ａ，Ｐ４ｂは、書き込み時間及び緩和時間のそれぞれが、５ｎｓに設定されている場合における特性を示している。特性Ｐ３ａ，Ｐ４ａは、電流ピークにおける書き込み電流ＩＷＲの電流密度が１．４×１０１２Ａ／ｍ２である場合の特性を示している。特性Ｐ３ｂ，Ｐ４ｂは、電流ピークにおける書き込み電流ＩＷＲの電流密度が１．３×１０１２Ａ／ｍ２である場合の特性を示している。
【0186】
図１８に示されるように、書き込み電流ＩＷＲが２つの電流ピークＰｋ１，Ｐｋ２を含んでいる場合、書き込み時間及び緩和時間が短縮されていても、高い磁化反転確率が、維持され得る。
【0187】
以上のように、本実施形態のメモリデバイス１は、書き込み電流ＩＷＲが複数の電流ピークＰｋを含むことによって、書き込みエラーを抑制できる。
【0188】
（ｄ）まとめ
本実施形態のメモリデバイス１は、書き込み電流ＩＷＲによって発生するスピン軌道トルクを用いて、メモリ素子としての磁気抵抗効果素子ＭＥにデータを書き込む。
本実施形態のメモリデバイス１は、書き込み電流ＩＷＲによって発生するスピン軌道トルクを用いて、メモリ素子としての磁気抵抗効果素子ＭＥにデータを書き込む。
【0189】
【0190】
本実施形態のように、書き込み電流ＩＷＲが複数の電流ピークＰｋ１，Ｐｋ２を含む場合、磁気抵抗効果素子ＭＥの記憶層２７ａの磁化方向が、先行の電流ピークＰｋ１の供給時に意図せずに反転しなかったとしても、後続の電流ピークＰｋ２の供給によって、記憶層２７ａの磁化方向が、反転し得る。
【0191】
この結果として、本実施形態のメモリデバイス１は、書き込みシーケンスにおいて、記憶層２７ａの磁化方向が反転しないエラーの発生を、低減できる。
【0192】
以上のように、実施形態のメモリデバイス１は、メモリデバイスの信頼性を向上できる。
【0193】
【0194】
（ａ）構成例
図１９は、第２の実施形態のメモリデバイスにおける、磁気抵抗効果素子及び周辺の配線の断面構造の一例を示す断面図である。
図１９は、第２の実施形態のメモリデバイスにおける、磁気抵抗効果素子及び周辺の配線の断面構造の一例を示す断面図である。
【0195】
図１９に示されるように、本実施形態において、メモリセルアレイ１０は、導電層３０をさらに含む。
【0196】
導電層（配線）３０が、非磁性層２４ｃの下方に設けられる。例えば、反強磁性層２４ａ及び強磁性層２４ｂは、配線ＳＯＴＬ内に設けられない。
【0197】
導電層３０は、磁気抵抗効果素子ＭＥに印加する磁場を発生させるための導電膜である。導電層３０は、導電層２４の長辺方向（Ｙ方向）に対して直交する方向（Ｘ方向）に延びる。導電層３０は、例えば、メモリセルＭＣ内のその他の全ての構成（導電層２１，２３，２４，２５，２６，２９、及び素子層２２，２７，２８）から電気的に絶縁される。導電層３０は、Ｘ方向に沿った一端から他端に向けて電流を双方向に流すことができるように構成される。
【0198】
図１９の例において、導電層３０が非磁性層２４ｃの下方に設けられる場合が示されたが、これに限定されない。例えば、導電層３０は、非磁性層２４ｃの上方（例えば、導電層２９の上方）に設けられてもよい。
【0199】
書き込み回路１４は、書き込みシーケンスにおいて、電流を導電層３０に流す。導電層３０に電流が流れた場合、導電層３０は、磁場を発する。磁場の大きさは、例えば、１０Ｏｅから５００Ｏｅである。
【0200】
（ｂ）動作例
本実施形態のメモリデバイス１の書き込みシーケンスについて説明する。
本実施形態のメモリデバイス１の書き込みシーケンスについて説明する。
【0201】
本実施形態のメモリデバイス１の書き込みシーケンスにおいて、メモリセルアレイ１０内及びメモリセルＭＣ内の各種の配線に印加される電圧は、図９の例と同じとする。
【0202】
【0203】
図２０を参照して、データ“１”の書き込みシーケンスについて説明する。図２０の例において、書き込み電流ＩＷＲ－１は非磁性層２４ｃ内をワード線ＷＬ（紙面右側）から書き込みビット線ＷＢＬ（紙面左側）に向かう方向（－Ｙ方向）に流れ、電流Ｉａは導電層３０内を紙面奥側から紙面手前側に向かう方向（＋Ｘ方向）に流れる。
【0204】
上述の通り、導電層２４の両端に、電位差ＶＤＤが発生する。これによって、スイッチング素子ＳＥ１は、オンする。電位差ＶＤＤを制御することにより、導電層２４内に、複数の電流ピークＰｋ１，Ｐｋ２を有する書き込み電流ＩＷＲ－１が流れる。
【0205】
図２０に示されるように、書き込み電流ＩＷＲ－１が、非磁性層２４ｃ内を流れる。これによって、スピン軌道トルクが発生する。スピン軌道トルクは、非磁性層２４ｃに近接する強磁性層２７ａに注入される。
【0206】
書き込み電流ＩＷＲ－１に起因するスピン軌道トルクは、強磁性層２７ａの磁化方向を強磁性層２７ｃの磁化方向に対して反平行にするように、作用する。
【0207】
加えて、電流Ｉａが、導電層３０内を流れる。電流ＩａはＸ方向に流れる電流であるため、ＹＺ平面内において電流Ｉａを中心とする円状の磁場Ｍｅｘ１が、導電層３０から発生する。この円状の磁場Ｍｅｘ１の向きは、強磁性層２７ａと交差する部分において、－Ｙ方向（紙面左側）を向く。
【0208】
これによって、強磁性層２７ａの磁化方向は、スピン軌道トルクに加えて、電流Ｉａによって発生する磁場Ｍｅｘ１によるアシストによって、強磁性層２７ｃの磁化方向に対して反平行な方向に反転する。
【0209】
この結果として、データ“１”が、データの書き込み対象のメモリセルＭＣ＜ｍ、ｎ＞に書き込まれる。
【0210】
図２１を参照して、データ“０”の書き込みシーケンスについて、説明する。図２１の例において、書き込み電流ＩＷＲ－０は非磁性層２４ｃ内を書き込みビット線ＷＢＬ（紙面左側）からワード線ＷＬ（紙面右側）に向かう方向（＋Ｙ方向）に流れ、かつ、電流Ｉａが導電層３０内を紙面手前側から紙面奥側に向かう方向（－Ｘ方向）に流れる。
【0211】
上述のように、導電層２４の両端に、電位差ＶＤＤが発生する。これによって、スイッチング素子ＳＥ１は、オンする。電位差ＶＤＤの大きさの制御によって、書き込み電流ＩＷＲ－０が、導電層２４内に流れる。
【0212】
図２１に示されるように、書き込み電流ＩＷＲ－０が、非磁性層２４ｃ内を流れることによって、スピン軌道トルクが、発生する。スピン軌道トルクは、非磁性層２４ｃに近接する強磁性層２７ａに注入される。
【0213】
書き込み電流ＩＷＲ－０に起因するスピン軌道トルクは、強磁性層２７ａの磁化方向を強磁性層２７ｃの磁化方向に対して平行にするように、作用する。
【0214】
加えて、電流Ｉａが、導電層３０内を流れる。電流Ｉａは、－Ｘ方向に流れる電流であるため、ＹＺ平面内において電流Ｉａを中心とする円状の磁場Ｍｅｘ２が発生する。発生した円状の磁場Ｍｅｘ２の向きは、強磁性層２７ａと交差する部分では、＋Ｙ方向を向く。
【0215】
これにより、強磁性層２７ａの磁化方向は、スピン軌道トルクに加えて、電流Ｉａによって発生する磁場Ｍｅｘ２によるアシストによって、強磁性層２７ｃの磁化方向に対して平行な方向に反転する。
【0216】
この結果として、データ“０”が、データの書き込み対象のメモリセルＭＣ＜ｍ，ｎ＞に書き込まれる。
【0217】
（ｃ）まとめ
本実施形態において、導電層３０は、配線ＳＯＴＬに対して直交する方向に延びる。メモリデバイス１は、書き込みシーケンスにおいて、導電層３０に電流Ｉａを流すように構成される。
本実施形態において、導電層３０は、配線ＳＯＴＬに対して直交する方向に延びる。メモリデバイス１は、書き込みシーケンスにおいて、導電層３０に電流Ｉａを流すように構成される。
【0218】
これによって、導電層３０は、強磁性層２７ａに対して、書き込み電流ＩＷＲに平行な磁場を印加できる。これによって、磁気抵抗効果素子の記憶層の磁化反転確率を向上できる。
【0219】
したがって、本実施形態のメモリデバイス１は、メモリデバイスの信頼性を向上できる。
【0220】
（３）第３の実施形態
図２２を参照して、第３の実施形態のメモリデバイスについて説明する。
図２２を参照して、第３の実施形態のメモリデバイスについて説明する。
【0221】
図２２は、本実施形態のメモリデバイス１の書き込み電流を説明するための模式図である。
【0222】
図２２に示されるように、書き込み電流ＩＷＲｚに含まれる複数の電流ピークＰｋ１，Ｐｋｚは、互いに異なる極性を有していてもよい。
【0223】
書き込み電流ＩＷＲｚは、正の極性の電流ピークＰｋ１と負の極性の電流ピークＰｋｚとを含む。
【0224】
書き込み電流ＩＷＲｚにおける電流ピークＰｋ１は、正の電流値ｉ１を有する。電流値ｉ１の絶対値は、磁気抵抗効果素子ＭＥの磁化反転閾値電流“＋ｉｔｈ”の絶対値より大きい。書き込み電流ＩＷＲｚにおける電流ピークＰｋｚは、負の電流値ｉｚを有する。電流値－ｉｚは、負の値を有する磁化反転閾値電流“－ｉｔｈ”以下である。電流値－ｉｚの絶対値は、磁化反転閾値電流の絶対値（｜ｉｔｈ｜）以上である。
【0225】
電流ピークＰｋｚにおける書き込み電流ＩＷＲｚの流れる方向は、電流ピークＰｋ１における書き込み電流ＩＷＲｚの流れる方向に対して反対となる。
【0226】
時刻ｔ２１において、１つ目の電流ピークＰｋ１における電流の立ち上りが開始する。時刻ｔ２２において、電流ピークＰｋ１における最大の電流値ｉ１に達する。時刻ｔ２２から時刻ｔ２３までの期間Ｔ１において、書き込み電流ＩＷＲｚの電流値は、電流値ｉ１に維持される。時刻ｔ２３において、電流ピークＰｋ１における電流の立ち下りが、開始する。例えば、時刻ｔ２４において、書き込み電流ＩＷＲｚの電流値は、磁化反転閾値電流（＋ｉｔｈ）程度になる。時刻ｔ２５において、書き込み電流ＩＷＲｚの電流値は、ゼロになる。
【0227】
このように、時刻ｔ２１から時刻ｔ２５までの期間において、書き込み電流ＩＷＲｚの正の極性の電流ピークＰｋ１が、配線ＳＯＴＬ内に供給される。
【0228】
時刻ｔ２５において、２つ目の電流ピークＰｋｚにおける電流の立ち下りが開始する。時刻ｔ２６において、電流ピークＰｋｚにおける最小の電流値－ｉｚに達する。時刻ｔ２６から時刻ｔ２７までの期間Ｔ１において、書き込み電流ＩＷＲｚの電流値は、電流値－ｉｚに維持される。時刻ｔ２７において、電流ピークＰｋｚにおける電流の立ち上りが、開始する。時刻ｔ２８において、書き込み電流ＩＷＲｚの電流値は、ゼロになる。
【0229】
このように、時刻ｔ２５から時刻ｔ２８までの期間において、書き込み電流ＩＷＲｚの負の極性の電流ピークＰｋ２が、配線ＳＯＴＬ内に供給される。
【0230】
例えば、書き込み電流ＩＷＲｚの供給時において、図１９の導電層３０からの磁場が、印加される。電流ピークＰｋｚの供給期間中に印加される磁場の向きは、電流ピークＰｋ１の供給期間中に印加される磁場の向きと異なる。
【0231】
書き込み電流ＩＷＲｚの供給時、正の電流値ｉ１を有する電流ピークＰｋ１が導電層２４（配線ＳＯＴＬ）に供給されている期間において、例えば、図２１の例と同様に、＋Ｙ方向を向く磁場が、磁気抵抗効果素子ＭＥの記憶層２７ａに印加される。書き込み電流ＩＷＲｚの供給時、負の電流値ｉｚを有する電流ピークＰｋｚが導電層２４に供給されている期間において、例えば、図２０の例と同様に、－Ｙ方向を向く磁場が、磁気抵抗効果素子ＭＥの記憶層２７ａに印加される。
【0232】
上述のように、書き込み回路１４は、メモリセルＭＣに書き込まれるデータ（データ“０”又はデータ“１”）に応じて、書き込み電流ＩＷＲｚを、選択ワード線ＷＬ（紙面右側）から書き込みビット線ＷＢＬ（紙面左側）に向けて、又は、書き込みビット線ＷＢＬから選択ワード線ＷＬに向けて、配線ＳＴＯＬ内に流す。
【0233】
メモリデバイス１において、或る方向に流れる書き込み電流のスピン軌道トルクに起因する磁気抵抗効果素子ＭＥの磁化反転確率が、或る方向に対して反対の方向に流れる書き込み電流のスピン軌道トルクに起因する磁化反転確率と大きく異なる場合に、本実施形態のように、異なる極性の電流ピークＰｋ１，Ｐｋｚを含む書き込み電流ＩＷＲｚは、データの書き込みの信頼性の向上に寄与する。
【0234】
以上のように、本実施形態のメモリデバイスは、メモリデバイスの信頼性を向上できる。
【0235】
【0236】
【0237】
図２３に示されるように、書き込み電流ＩＷＲに含まれる複数の電流ピークＰｋ１，Ｐｋ３の電流値が、互いに異なっていてもよい。
【0238】
電流ピークＰｋ１は、電流値ｉ１を有する。電流ピークＰｋ３は、電流値ｉ１より低い電流値ｉ３を有する。電流値ｉ３は、磁化反転閾値電流ｉｔｈ以上である。
【0239】
なお、電流ピークＰｋ３の電流値が、電流ピークＰｋ１の電流値より高くともよい。
【0240】
【0241】
図２４に示されるように、電流ピークＰｋ４の供給期間Ｔ２の長さが、電流ピークＰｋ１の供給期間Ｔ１の長さと異なってもよい。
【0242】
例えば、電流ピークＰｋ１において、電流値ｉ１は、時刻ｔ１２から時刻ｔ１３までの期間Ｔ１内に供給される。例えば、電流ピークＰｋ４において、電流値ｉ１は、時刻ｔ１５から時刻ｔ１６ａまでの期間Ｔ２内に供給される。期間Ｔ２は、期間Ｔ１より短い。
【0243】
なお、期間Ｔ２が、期間Ｔ１より長くともよい。
【0244】
【0245】
図２５に示されるように、書き込み電流ＩＷＲは、３つ以上の電流ピークＰｋを含んでもよい。例えば、書き込み電流ＩＷＲは、３つ電流ピークＰｋ１，Ｐｋ２，Ｐｋ５を含んでいてもよい。
【0246】
なお、各電流ピークＰｋ１，Ｐｋ２，Ｐｋ５の電流値（最大値）は、異なってもよい。各電流ピークＰｋ１，Ｐｋ２，Ｐｋ５の供給期間Ｔ１の長さは、異なってもよい。
【0247】
【0248】
図２６に示されるように、各電流ピークＰｋ１，Ｐｋ２において、電流ピークＰｋの立ち上り速度は、ピークの立ち下り速度と異なってもよい。
【0249】
例えば、電流ピークＰｋ１の立ち上りにおいて、期間Ｔａにおいて電流値ｉｘから電流値ｉ１に変化する。電流ピークＰｋ１の立ち下りにおいて、期間Ｔｂにおいて電流値ｉ１から電流値ｉｘに変化する。
【0250】
期間Ｔｂは、期間Ｔａより長い。
【0251】
このように、書き込み電流ＩＷＲの電流ピークＰｋ１において、電流の立ち上り速度の絶対値は、電流の立ち下り速度の絶対値より大きい。
【0252】
なお、書き込み電流ＩＷＲの立ち上り速度の絶対値は、書き込み電流ＩＷＲの立ち下り速度の絶対値より小さくともよい。
【0253】
【0254】
図２７に示されるように、書き込み電流ＩＷＲにおいて、１つ目の電流ピークＰｋ１における電流の立ち上り速度は、２つ目の電流ピークＰｋ２ｚにおける電流の立ち上り速度と異なってもよい。例えば、電流ピークＰｋ１において、書き込み電流ＩＷＲの電流値は、期間Ｔａにおいて電流値ｉｘから電流値ｉ１に変化する。電流ピークＰｋ２ｚにおいて、書き込み電流ＩＷＲの電流値は、期間Ｔｃにおいて、電流値ｉｘから電流値ｉ１に変化する。期間Ｔｃは、期間Ｔａより短い。したがって、電流ピークＰｋ２ｚにおける電流の立ち上り速度は、第１の電流ピークＰｋ１における電流の立ち上り速度より速い。
【0255】
例えば、第２の電流ピークＰｋ２ｚは、電流値が一定の値に維持される期間が、設けられなくともよい。
【0256】
電流ピークＰｋ１における電流の立ち下り速度は、電流ピークＰｋ２ｚにおける電流の立ち下り速度と異なってもよい。例えば、電流ピークＰｋ１において、書き込み電流ＩＷＲの電流値は、期間Ｔｂにおいて電流値ｉ１から電流値ｉｘに変化する。電流ピークＰｋ２において、書き込み電流ＩＷＲの電流値は、期間Ｔｂより短い期間Ｔｄにおいて、電流値ｉ１から電流値ｉｘに変化する。このように、第１の電流ピークＰｋ１における電流の立ち下り速度は、第２の電流ピークＰｋ２ｚにおける電流の立ち下り速度より遅い。
【0257】
複数の電流ピークＰｋ１，Ｐｋ２ｚを有する書き込み電流ＩＷＲにおいて、２つ目の電流ピークＰｋ２ｚは、１つ目の電流ピークＰｋ１の供給に応じた磁性層（例えば、記憶層）の磁気緩和時間内に、供給されることが望ましい。電流ピークＰｋ２ｚが磁性層の磁気緩和時間内に供給された場合、電流ピークＰｋ２ｚに起因する磁化反転確率（書き込み確率）が、向上する。
【0258】
この結果として、メモリデバイス１のデータの書き込みの信頼性は、向上する。
【0259】
なお、スピン軌道トルクを用いたデータ書き込み方式の磁気メモリデバイスにおいて、データの書き込みシーケンス時、メモリセルＭＣ（配線ＳＯＴＬ）に印加される電圧（書き込み電圧）が、上述の図８、図１２、及び図２２乃至図２７の何れかのパルス波形のような、複数の電圧ピークを含む電圧パルスであってもよい。
【0260】
以上のように、各変形例のメモリデバイスは、上述の実施形態のメモリデバイスと実質的に同じ効果を得ることができる。
【0261】
したがって、実施形態のメモリデバイスの変形例は、メモリデバイスの信頼性を向上できる。
【0262】
（５） その他
上述の実施形態のメモリデバイスにおいて、磁気抵抗効果素子ＭＥの磁化方向が磁性層の層面に垂直である場合について説明したが、これに限定されない。例えば、磁気抵抗効果素子ＭＥの磁性層の磁化方向が、層面に平行であってもよい。
上述の実施形態のメモリデバイスにおいて、磁気抵抗効果素子ＭＥの磁化方向が磁性層の層面に垂直である場合について説明したが、これに限定されない。例えば、磁気抵抗効果素子ＭＥの磁性層の磁化方向が、層面に平行であってもよい。
【0263】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0264】
１：メモリデバイス、１０：メモリセルアレイ、１１：ロウ選択回路、１２：カラム選択回路、１３：デコード回路、１４：書き込み回路、１５：読み出し回路、１６：電圧生成回路、１７：入出力回路、１８：制御回路、ＭＥ：磁気抵抗効果素子、ＳＥ１，ＳＥ２：スイッチング素子。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
