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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024135287
(43)【公開日】2024-10-04
(54)【発明の名称】半導体装置およびその制御回路
(51)【国際特許分類】
H01L 21/822 20060101AFI20240927BHJP
H01L 29/78 20060101ALI20240927BHJP
H01L 29/06 20060101ALI20240927BHJP
H01L 29/41 20060101ALI20240927BHJP
H01L 21/336 20060101ALI20240927BHJP
H01L 21/8234 20060101ALI20240927BHJP
H03K 17/687 20060101ALI20240927BHJP
【ＦＩ】
H01L27/04 F
H01L29/78 653C
H01L29/78 653A
H01L29/78 652P
H01L29/78 657G
H01L29/44 Y
H01L29/06 301V
H01L29/06 301F
H01L29/78 301D
H01L29/78 657A
H01L27/06 102A
H01L27/088 E
H03K17/687
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2023045905
(22)【出願日】2023-03-22
(71)【出願人】
【識別番号】000003078
【氏名又は名称】株式会社東芝
(71)【出願人】
【識別番号】317011920
【氏名又は名称】東芝デバイス＆ストレージ株式会社
(74)【代理人】
【識別番号】110004026
【氏名又は名称】弁理士法人ｉＸ
(72)【発明者】
【氏名】西脇 達也
【テーマコード（参考）】
4M104
5F038
5F048
5F140
5J055
【Ｆターム（参考）】
4M104CC05
4M104FF03
4M104FF10
4M104FF27
4M104GG08
4M104GG09
4M104GG18
4M104HH18
5F038AC04
5F038AC10
5F038BB09
5F038BG06
5F038CD02
5F038CD03
5F048AA05
5F048AB10
5F048AC01
5F048AC10
5F048BA01
5F048BA16
5F048BC03
5F048BC06
5F048BC12
5F048BD07
5F048BF15
5F048BF16
5F048BG13
5F140AA25
5F140AA30
5F140AB01
5F140AB06
5F140AB09
5F140AB10
5F140AC21
5F140BD18
5F140BH15
5F140BH30
5F140CB04
5F140CD09
5J055AX03
5J055AX07
5J055AX53
5J055BX16
5J055DX12
5J055DX19
5J055EY10
5J055EY13
5J055EY21
(57)【要約】 （修正有）
【課題】オン抵抗及びスイッチング損失を低減できる半導体装置並びにその制御回路を提供する。
【解決手段】スイッチング素子ＳＤと、制御回路ＣＣと、を含む半導体装置１において、制御回路ＣＣは、第１端子ＤＴ、第２端子ＳＴ、制御端子ＧＴ及びスイッチング素子の第３電極５０に電気的に接続され、第２電極３０と第３電極５０との間にフィールドプレート電圧を印可する。第１ダイオードＤ１及びコンデンサＣＢは、第１端子ＤＴと第２端子ＳＴとの間に直列接続される。第１ダイオードＤ１のアノードは、第１端子ＤＴに接続され、第１ダイオードＤ１のカソードは、コンデンサＣＢの一方の端子ＣＢＤに接続される。コンデンサＣＢの他方の端子ＣＢＳは、第２端子ＳＴに接続される。第１トランジスタＴｒ１のドレイン及び第２トランジスタＴｒ２のドレインは、スイッチング素子ＳＤの第３電極５０に電気的に接続される。
【選択図】図１
【解決手段】スイッチング素子ＳＤと、制御回路ＣＣと、を含む半導体装置１において、制御回路ＣＣは、第１端子ＤＴ、第２端子ＳＴ、制御端子ＧＴ及びスイッチング素子の第３電極５０に電気的に接続され、第２電極３０と第３電極５０との間にフィールドプレート電圧を印可する。第１ダイオードＤ１及びコンデンサＣＢは、第１端子ＤＴと第２端子ＳＴとの間に直列接続される。第１ダイオードＤ１のアノードは、第１端子ＤＴに接続され、第１ダイオードＤ１のカソードは、コンデンサＣＢの一方の端子ＣＢＤに接続される。コンデンサＣＢの他方の端子ＣＢＳは、第２端子ＳＴに接続される。第１トランジスタＴｒ１のドレイン及び第２トランジスタＴｒ２のドレインは、スイッチング素子ＳＤの第３電極５０に電気的に接続される。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１バイアス端子と、
前記第１バイアス端子から離間した第２バイアス端子と、
前記第１バイアス端子および前記第２バイアス端子から離間した入力側端子と、
前記第１バイアス端子に接続されたアノードを有するダイオードと、
前記ダイオードのカソードに接続された第１端子と、前記第２バイアス端子に電気的に接続された第２端子と、を有するコンデンサと、
前記コンデンサの前記第１端子に接続された第３端子と、第４端子と、前記第３端子と前記第４端子との間の電気的導通をオンオフ制御する第１制御端子と、を含む第１トランジスタと、
前記第１トランジスタの前記第４端子に接続された第５端子と、前記第２バイアス端子に接続された第６端子と、前記第５端子と前記第６端子との間の電気的導通をオンオフ制御する第２制御端子と、を含む第２トランジスタと、
前記第１バイアス端子、前記第２バイアス端子および前記入力側端子から離間し、前記第１トランジスタの前記第４端子と前記第２トランジスタの前記第５端子に接続された出力側端子と、
を備え、
前記入力側端子に入力される信号に基づいた制御信号を前記第１制御端子および前記第２制御端子に入力し、前記第１トランジスタと前記第２トランジスタとが交互にオンし、交互にオフするように構成された制御回路。
前記第１バイアス端子から離間した第２バイアス端子と、
前記第１バイアス端子および前記第２バイアス端子から離間した入力側端子と、
前記第１バイアス端子に接続されたアノードを有するダイオードと、
前記ダイオードのカソードに接続された第１端子と、前記第２バイアス端子に電気的に接続された第２端子と、を有するコンデンサと、
前記コンデンサの前記第１端子に接続された第３端子と、第４端子と、前記第３端子と前記第４端子との間の電気的導通をオンオフ制御する第１制御端子と、を含む第１トランジスタと、
前記第１トランジスタの前記第４端子に接続された第５端子と、前記第２バイアス端子に接続された第６端子と、前記第５端子と前記第６端子との間の電気的導通をオンオフ制御する第２制御端子と、を含む第２トランジスタと、
前記第１バイアス端子、前記第２バイアス端子および前記入力側端子から離間し、前記第１トランジスタの前記第４端子と前記第２トランジスタの前記第５端子に接続された出力側端子と、
を備え、
前記入力側端子に入力される信号に基づいた制御信号を前記第１制御端子および前記第２制御端子に入力し、前記第１トランジスタと前記第２トランジスタとが交互にオンし、交互にオフするように構成された制御回路。
【請求項2】
前記第１バイアス端子、前記第２バイアス端子、前記入力側端子および前記出力側端子から離間し、前記入力側端子に入力される信号を直接出力する第２の出力側端子をさらに備える、請求項１記載の制御回路。
【請求項3】
前記第４端子は、前記第１トランジスタのドレイン側端子であり、前記第５端子は前記第２トランジスタのドレイン側端子である、請求項１記載の制御回路。
【請求項4】
前記第１バイアス端子に接続されたアノードを有する第２のダイオードと、
前記第２のダイオードのカソードに接続される第７端子と、前記第２バイアス端子に接続される第８端子と、前記第７端子と前記第８端子との間の電気的導通をオンオフ制御する第３制御端子と、を含む第３トランジスタと、
をさらに備え、
前記第１トランジスタの前記第１制御端子、および、前記第２トランジスタの前記第２制御端子は、前記第３トランジスタの前記第７端子に接続され、
前記第３トランジスタの前記第３制御端子は、前記入力側端子に接続される、請求項１記載の制御回路。
前記第２のダイオードのカソードに接続される第７端子と、前記第２バイアス端子に接続される第８端子と、前記第７端子と前記第８端子との間の電気的導通をオンオフ制御する第３制御端子と、を含む第３トランジスタと、
をさらに備え、
前記第１トランジスタの前記第１制御端子、および、前記第２トランジスタの前記第２制御端子は、前記第３トランジスタの前記第７端子に接続され、
前記第３トランジスタの前記第３制御端子は、前記入力側端子に接続される、請求項１記載の制御回路。
【請求項5】
前記第１バイアス端子に抵抗を介して接続された第７端子と、前記第２バイアス端子に接続される第８端子と、前記第７端子と前記第８端子との間の電気的導通をオンオフ制御する第３制御端子と、を含む第３トランジスタと、
をさらに備え、
前記第１トランジスタの前記第１制御端子、および、前記第２トランジスタの前記第２制御端子は、前記第３トランジスタの前記第７端子に接続され、
前記第３トランジスタの前記第３制御端子は、前記入力側端子に接続される、請求項１記載の制御回路。
をさらに備え、
前記第１トランジスタの前記第１制御端子、および、前記第２トランジスタの前記第２制御端子は、前記第３トランジスタの前記第７端子に接続され、
前記第３トランジスタの前記第３制御端子は、前記入力側端子に接続される、請求項１記載の制御回路。
【請求項6】
請求項１乃至５のいずれか１つに記載の制御回路と、
前記制御回路に接続されるスイッチング素子と、
を備え、
前記スイッチング素子は、前記制御回路の前記第１バイアス端子に接続される第１電極と、前記制御回路の前記第２バイアス端子に接続される第２電極と、前記制御回路の前記出力側端子に接続される第３電極と、前記制御回路の前記入力側端子に接続される制御電極と、前記第１電極および前記第２電極に電気的に接続される半導体部と、を含み、
前記制御電極は、前記入力側端子に入力される前記信号により前記第１電極と前記第２電極との間の前記半導体部における電気的導通をオンオフ制御するように構成され、
前記第３電極は、前記第１電極と前記第２電極との間に設けられ、前記半導体部に絶縁膜を介して向き合う、半導体装置。
前記制御回路に接続されるスイッチング素子と、
を備え、
前記スイッチング素子は、前記制御回路の前記第１バイアス端子に接続される第１電極と、前記制御回路の前記第２バイアス端子に接続される第２電極と、前記制御回路の前記出力側端子に接続される第３電極と、前記制御回路の前記入力側端子に接続される制御電極と、前記第１電極および前記第２電極に電気的に接続される半導体部と、を含み、
前記制御電極は、前記入力側端子に入力される前記信号により前記第１電極と前記第２電極との間の前記半導体部における電気的導通をオンオフ制御するように構成され、
前記第３電極は、前記第１電極と前記第２電極との間に設けられ、前記半導体部に絶縁膜を介して向き合う、半導体装置。
【請求項7】
前記制御回路の前記コンデンサは、前記第３電極と前記第１電極との間の寄生容量よりも大きい容量値を有する、請求項６記載の半導体装置。
【請求項8】
前記制御回路の前記コンデンサは、前記半導体部上に集積される、請求項７記載の半導体装置。
【請求項9】
前記制御回路は、前記半導体部上に集積される、請求項７記載の半導体装置。
【請求項10】
前記制御回路は、前記スイッチング素子がオン状態となった後に、前記第３電極の電位を上昇させるように構成される、請求項６記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、半導体装置およびその制御回路に関する。
【背景技術】
【0002】
ＭＯＳトランジスタなどの半導体装置には、オン抵抗（導通損失）およびスイッチング損失の低減が求められる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２１－１４５１２２号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
実施形態は、オン抵抗およびスイッチング損失を低減できる半導体装置およびその制御回路を提供する。
【課題を解決するための手段】
【0005】
実施形態に係る制御回路は、第１バイアス端子と、第２バイアス端子と、入力側端子と、ダイオードと、コンデンサと、第１トランジスタと、第２トランジスタと、出力側端子と、を備える。前記第２バイアス端子は、前記第１バイアス端子から離間し、前記入力側端子は、前記第１バイアス端子および前記第２バイアス端子から離間している。前記ダイオードは、前記第１バイアス端子に接続されたアノードを有し、前記コンデンサは、前記ダイオードのカソードに接続された第１端子と、前記第２バイアス端子に接続された第２端子と、を有する。前記第１トランジスタは、前記コンデンサの前記第１端子に接続された第３端子と、第４端子と、前記第３端子と前記第４端子との間の電気的導通をオンオフ制御する第１制御端子と、を含む。前記第２トランジスタは、前記第１トランジスタの前記第４端子に接続された第５端子と、前記第２バイアス端子に接続された第６端子と、前記第５端子と前記第６端子との間の電気的導通をオンオフ制御する第２制御端子と、を含む。前記出力側端子は、前記第１バイアス端子、前記第２バイアス端子および前記入力側端子から離間し、前記第１トランジスタの前記第４端子と前記第２トランジスタの前記第５端子とに接続される。前記制御回路は、前記入力側端子に入力される信号に基づいて、前記第１制御端子および前記第２制御端子に制御信号を入力し、前記第１トランジスタと前記第２トランジスタとが交互にオンし、交互にオフするように構成される。
【0006】
実施形態に係る半導体装置は、前記制御回路と、前記制御回路に接続されるスイッチング素子と、を備える。前記スイッチング素子は、前記制御回路の前記第１バイアス端子に接続される第１電極と、前記制御回路の前記第２バイアス端子に接続される第２電極と、前記制御回路の前記出力側端子に接続される第３電極と、前記制御回路の前記入力側端子に接続される制御電極と、前記第１電極および前記第２電極に電気的に接続される半導体部と、を含む。前記制御電極は、前記入力側端子に入力される前記信号により前記第１電極と前記第２電極との間の前記半導体部の電気的導通をオンオフ制御するように構成され、前記第３電極は、前記第１電極と前記第２電極との間に設けられ、前記半導体部に絶縁膜を介して向き合う。
【図面の簡単な説明】
【0007】
【図1】第１実施形態に係る半導体装置を示す模式図である。
【図2】第１実施形態に係る半導体装置を示す回路図である。
【図3】第１実施形態に係る半導体装置のオフ状態における動作を示す回路図である。
【図4】第１実施形態に係る半導体装置のオン状態における動作を示す回路図である。
【図5】第１実施形態に係る半導体装置の制御方法を示すタイムチャートである。
【図6】第１実施形態に係る半導体装置の制御波形を示すタイムチャートである。
【図7】第１実施形態に係る制御回路を示す回路図である。
【図8】比較例に係る半導体装置の制御方法を示す模式断面図である。
【図9】第１実施形態および比較例に係る半導体装置のスイッチング特性を示すグラフである。
【図10】第１実施形態および比較例に係る半導体装置の別のスイッチング特性を示すグラフである。
【図11】第１実施形態の変形例に係る半導体装置を示す回路図である。
【図12】第１実施形態の別の変形例に係る制御回路を示す回路図である。
【図13】第１実施形態の別の変形例に係る半導体装置の制御方法を示すタイムチャートである。
【図14】第２実施形態に係る半導体装置を示す模式断面図である。
【図15】第２実施形態に係る半導体装置における電極接続を示す模式断面図である。
【図16】第２実施形態の変形例に係る半導体装置を示す模式断面図である。
【図17】第３実施形態に係る半導体装置を示す模式図である。
【図18】第４実施形態に係る半導体装置を示す模式図である。
【発明を実施するための形態】
【0008】
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
【0009】
さらに、図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
【0010】
（第１実施形態）
図１は、第１実施形態に係る半導体装置１を示す模式図である。半導体装置１は、例えば、スイッチング素子ＳＤと、制御回路ＣＣと、を含む。スイッチング素子ＳＤは、例えば、トレンチゲート構造を有するパワーＭＯＳトランジスタである。
図１は、第１実施形態に係る半導体装置１を示す模式図である。半導体装置１は、例えば、スイッチング素子ＳＤと、制御回路ＣＣと、を含む。スイッチング素子ＳＤは、例えば、トレンチゲート構造を有するパワーＭＯＳトランジスタである。
【0011】
図１に示すように、スイッチング素子ＳＤは、例えば、半導体部１０と、第１電極２０と、第２電極３０と、制御電極４０と、第３電極５０と、を含む。半導体部１０は、第１電極２０と第２電極３０との間に位置する。第２電極３０は、例えば、半導体部１０を挟んで第１電極２０に向き合う。
【0012】
第１電極２０は、例えば、半導体部１０の裏面上に設けられる。第１電極２０は、例えば、ドレイン電極である。第２電極３０は、例えば、半導体部１０の裏面とは反対側の表面上に設けられる。第２電極３０は、例えば、ソース電極である。
【0013】
半導体部１０は、第１導電形の第１半導体層１１と、第２導電形の第２半導体層１３と、第１導電形の第３半導体層１５と、第２導電形の第４半導体層１７と、第１導電形の第５半導体層１９と、を含む。以下、第１導電形をｎ形、第２導電形をｐ形として説明するが、実施形態は、これに限定される訳ではない。
【0014】
第１半導体層１１は、第１電極２０と第２電極３０との間に延在する。第１半導体層１１は、例えば、ｎ形ドリフト層である。第２半導体層１３は、第１半導体層１１と第２電極３０との間に設けられる。第２半導体層１３は、例えば、ｐ形ボディ層である。
【0015】
第３半導体層１５は、第２半導体層１３と第２電極３０との間に設けられる。第３半導体層１５は、例えば、ｎ形ソース層である。第３半導体層１５は、例えば、第２電極３０に接し、且つ、電気的に接続される。
【0016】
第４半導体層１７は、第２半導体層１３と第２電極３０との間に設けられ、少なくとも一部が第２半導体層１３中に位置する。第４半導体層１７は、例えば、ｐ形コンタクト層である。第４半導体層１７は、第２半導体層１３中の第２導電形不純物の濃度よりも高濃度の第２導電形不純物を含む。第２電極３０は、例えば、第４半導体層１７に接し、且つ、電気的に接続されるコンタクト部３０ｃを含む。第２電極３０は、第４半導体層１７を介して、第２半導体層１３に電気的に接続される。
【0017】
第５半導体層１９は、第１半導体層１１と第１電極２０との間に設けられる。第５半導体層１９は、例えば、ｎ形バッファ層である。第５半導体層１９は、第１半導体層１１中のｎ形不純物の濃度よりも高濃度のｎ形不純物を含む。第１電極２０は、例えば、第５半導体層１９に接し、且つ、電気的に接続される。
【0018】
半導体部１０は、その表面側に設けられるトレンチＴＧを有する。制御電極４０および第３電極５０は、トレンチＴＧの内部に設けられる。制御電極４０は、第２電極３０と第３電極５０との間に位置する。第３電極５０は、第１電極２０と制御電極４０との間に位置する。
【0019】
制御電極４０は、例えば、ゲート電極である。制御電極４０は、第１絶縁膜４３を介して、第２半導体層１３に向き合う位置に設けられる。第１絶縁膜４３は、例えば、ゲート絶縁膜である。制御電極４０は、第１絶縁膜４３を介して、第１半導体層１１にも向き合うように設けられる。また、制御電極４０は、第１絶縁膜４３を介して、第３半導体層１５にも向き合う。言い換えれば、第１絶縁膜４３は、半導体部１０から制御電極４０を電気的に絶縁する。
【0020】
さらに、第２電極３０と制御電極４０との間には、第２絶縁膜４５が設けられる。第２絶縁膜４５は、例えば、層間絶縁膜である。第２絶縁膜４５は、制御電極４０を第２電極３０から電気的に絶縁する。
【0021】
第３電極５０は、例えば、フィールドプレートである。第３電極５０は、第１半導体層１１中に位置する。第３電極４０は、第３絶縁膜５３を介して、第１半導体層１１に向き合うように設けられる。第３絶縁膜５３は、例えば、フィールドプレート絶縁膜（ＦＰ絶縁膜）である。第３絶縁膜５３は、第１半導体層１１から第３電極５０を電気的に絶縁する。制御電極４０と第３電極５０との間には、第４絶縁膜５５が設けられる。第４絶縁膜５５は、第３電極５０から制御電極４０を電気的に絶縁する。
【0022】
図１に示すように、半導体装置１は、第１端子ＤＴ、第２端子ＳＴおよび制御端子ＧＴをさらに備える。第１端子ＤＴ、第２端子ＳＴおよび制御端子ＧＴは、スイッチング素子ＳＤおよび制御回路ＣＣに接続される。
【0023】
第１端子ＤＴは、例えば、ドレイン端子である。第１端子ＤＴは、スイッチング素子ＳＤの第１電極２０に接続される。第２端子ＳＴは、例えば、ソース端子である。第２端子ＳＴは、スイッチング素子ＳＤの第２電極３０に接続される。制御端子ＧＴは、例えば、ゲート端子である。制御端子ＧＴは、例えば、スイッチング素子ＳＤの制御電極４０に電気的に接続される。制御端子ＧＴは、例えば、ゲート抵抗Ｒｇを介して、制御電極４０に電気的に接続される。ゲート抵抗Ｒｇは、例えば、制御電極４０の内部抵抗である。
【0024】
制御回路ＣＣは、例えば、第１端子ＤＴ、第２端子ＳＴ、制御端子ＧＴ、および、スイッチング素子ＳＤの第３電極５０に電気的に接続される。制御回路ＣＣは、第２電極３０と第３電極５０との間にフィールドプレート電圧ＶＦＰを印可するように構成される。
【0025】
制御回路ＣＣは、例えば、第１トランジスタＴｒ１と、第２トランジスタＴｒ２と、第３トランジスタＴｒ３と、第１ダイオードＤ１と、第２ダイオードＤ２と、コンデンサＣＢと、を含む。第１トランジスタＴｒ１は、例えば、ＰＭＯＳトランジスタである。第２トランジスタＴｒ２および第３トランジスタＴｒ３は、例えば、ＮＭＯＳトランジスタである。
【0026】
第１ダイオードＤ１およびコンデンサＣＢは、第１端子ＤＴと第２端子ＳＴとの間に直列接続される。第１ダイオードＤ１のアノードは、第１端子ＤＴに接続され、第１ダイオードＤ１のカソードは、コンデンサＣＢの一方の端子ＣＢＤに接続される。コンデンサＣＢの他方の端子ＣＢＳは、第２端子ＳＴに接続される。
【0027】
第１トランジスタＴｒ１および第２トランジスタＴｒ２は直列接続され、第１トランジスタＴｒ１のドレインは、第２トランジスタＴｒ２のドレインに接続される。第１トランジスタＴｒ１のソースは、第１ダイオードＤ１のカソードおよびコンデンサＣＢの端子ＣＢＤに接続される。第２トランジスタＴｒ２のソースは、第２端子ＳＴに接続される。
【0028】
第２ダイオードＤ２および第３トランジスタＴｒ３は、第１端子ＤＴと第２端子ＳＴとの間に直列接続される。第２ダイオードＤ２のアノードは、第１端子ＤＴに接続され、第２ダイオードＤ１のカソードは、第３トランジスタＴｒ３のドレインに接続される。第３トランジスタのソースは、第２端子ＳＴに接続される。第１トランジスタＴｒ１のゲートおよび第２トランジスタＴｒ２のゲートは、第２ダイオードＤ２のカソードおよび第３トランジスタＴｒ３のドレインに接続される。
【0029】
第３トランジスタＴｒ３のゲートは制御端子ＧＴに接続される。また、第１トランジスタＴｒ１のドレインおよび第２トランジスタＴｒ２のドレインは、スイッチング素子ＳＤの第３電極５０に電気的に接続される。
【0030】
図２は、第１実施形態に係る半導体装置１を示す回路図である。図２に示すように、スイッチング素子ＳＤおよび制御回路ＣＣは、第１端子ＤＴおよび第２端子ＳＴに接続され、第１端子ＤＴと第２端子ＳＴとの間に印可される電圧Ｖｄｓ（図５参照）によりバイアスされる。
【0031】
スイッチング素子ＳＤのドレインＤは第１端子ＤＴに接続され、スイッチング素子ＳＤのソースＳは、第２端子ＳＴに接続される。さらに、スイッチング素子ＳＤのゲートＧは、制御端子ＧＴに接続される。
【0032】
スイッチング素子ＳＤは、ゲートＧに入力される制御信号Ｖｇ（図５参照）によりオンオフ制御される。制御信号Ｖｇは、制御端子ＧＴに入力される。制御端子ＧＴは、スイッチング素子ＳＤのゲートＧに電気的に接続される。ゲート信号Ｖｇは、例えば、制御端子ＧＴとスイチング素子ＳＤのソースＳとの間に供給される。
【0033】
制御信号Ｖｇは、制御端子ＧＴを介して第３トランジスタＴｒ３のゲートにも入力される。第３トランジスタＴｒ３は、制御信号Ｖｇによりオンオフ制御される。さらに、第１トランジスタＴｒ１および第２トランジスタＴｒ２は、第３トランジスタＴｒ３のドレイン側の電位によりオンオフ制御される。
【0034】
例えば、第３トランジスタＴｒ３がオフ状態にあり、第３トランジスタＴｒ３のドレイン側が高電位「Ｈｉｇｈ」であるとき、第１トランジスタＴｒ１はオフ状態、第２トランジスタＴｒ２はオン状態にある。第３トランジスタＴｒ３がオン状態になると、第３トランジスタＴｒ３のドレイン側は、低電位「Ｌｏｗ」になり、第１トランジスタＴｒ１は、オフ状態からオン状態に移行し、第２トランジスタＴｒ２は、オン状態からオフ状態に移行する。
【0035】
図３は、第１実施形態に係る半導体装置１のオフ状態における動作を示す回路図である。この時、制御端子ＧＴに入力される制御信号Ｖｇ（図５参照）は、「Ｌｏｗ」である。制御信号Ｖｇは、外付けのゲート抵抗Ｒｇｅを介して、スイッチング素子ＳＤのゲートＧに印加され、スイッチング素子ＳＤはオフ状態になる。第１端子ＤＴと第２端子ＳＴとの間には、負荷抵抗ＲＬを介して、電圧Ｖｄｄが印加される。第１端子ＤＴと第２端子ＳＴとの間には、ドレイン電圧Ｖｄ－ｏｆｆ（図５参照）が印加される。
【0036】
制御信号Ｖｇが「Ｌｏｗ」の時、制御回路ＣＣの第３トランジスタＴｒ３（図２参照）はオフ状態であり、第３トランジスタＴｒ３のドレイン側の電位は「Ｈｉｇｈ」となる。この時、第１トランジスタＴｒ１はオフ状態となり、第２トランジスタＴｒ２はオン状態となる。コンデンサＣＢは、ドレイン電圧Ｖｄ－ｏｆｆにより充電される。スイッチング素子ＳＤのフィールドプレートＦＰ（第３電極５０）は、オン状態の第２トランジスタＴｒ２を介して、第２端子ＳＴと同電位になる。すなわち、スイッチング素子ＳＤのフィールドプレートＦＰとソースＳとの間の電位差ＶＦＰは０Ｖである（図５参照）。
【0037】
図４は、第１実施形態に係る半導体装置のオン状態における動作を示す回路図である。この時、制御端子ＧＴに入力される制御信号Ｖｇ（図５参照）は、「Ｈｉｇｈ」である。スイッチング素子ＳＤのゲートＧは「Ｈｉｇｈ」となり、スイッチング素子ＳＤはオン状態となる。第１端子ＤＴと第２端子ＳＴとの間にはドレイン電流Ｉｄが流れ、第１端子ＤＴと第２端子ＳＴとの間の電圧は、オン電圧Ｖｄ－ｏｎのレベルに低下する（図５参照）。
【0038】
制御信号Ｖｇが「Ｈｉｇｈ」の時、制御回路ＣＣの第３トランジスタＴｒ３（図２参照）はオン状態となり、第３トランジスタＴｒ３のドレイン側の電位は「Ｌｏｗ」となる。この時、第１トランジスタＴｒ１はオン状態となり、第２トランジスタＴｒ２はオフ状態となる。このため、スイッチング素子ＳＤのフィールドプレートＦＰと第２端子ＳＴとの間の電気的接続が切り離され、コンデンサＣＢの端子ＣＢＤとフィールドプレートＦＰとがオン状態の第１トランジスタＴｒ１を介して電気的に接続される。これにより、コンデンサＣＢの電荷が、フィールドプレートＦＰに移動し、フィールドプレートＦＰは、コンデンサＣＢの端子ＣＢＤと同電位になる。すなわち、コンデンサＣＢの両端子間の電圧Ｖｃ－ｏｎが、スイッチング素子ＳＤのフィールドプレートＦＰとソースＳとの間にＶｆｐ－ｏｎとして印可される（図５参照）。
【0039】
図５は、第１実施形態に係る半導体装置１の制御方法を示すタイムチャートである。図５中には、ゲート入力信号Ｖｇ－ｉｎ、ゲート出力信号Ｖｇ－ｏｕｔ、第１トランジスタＴｒ１の制御信号Ｖｇ１、第２トランジスタＴｒ２の制御信号Ｖｇ２、ソース・ドレイン間電圧Ｖｄｓ、コンデンサＣＢの端子間電圧ＶＣＢ、および、フィールドプレート電圧ＶＦＰを示している。
【0040】
図５に示すように、制御端子ＧＴに入力されるゲート入力信号Ｖｇ－ｉｎは、例えば、時間Ｔ１において、ＬｏｗからＨｉｇｈへ上昇する。制御回路ＣＣから出力されるゲート出力信号Ｖｇｏｕｔは、ゲート入力信号Ｖｇ－ｉｎと同じであり、スイッチング素子ＳＤのゲートＧとソースＳとの間に印可される。これにより、スイッチング素子ＳＤは、オフ状態からオン状態へ移行（以下、ターンオン）する。
【0041】
ゲート入力信号Ｖｇ－ｉｎは、第３トランジスタＴｒ３のゲートにも入力され、第３トランジスタＴｒ３は、時間Ｔ１においてターンオンする。このため、第３トランジスタＴｒ３のドレイン側の電位は、ＨｉｇｈからＬｏｗへ変化し、第１トランジスタＴｒ１の制御信号Ｖｇ１および第２トランジスタＴｒ２の制御信号Ｖｇ２もＨｉｇｈからＬｏｗへ変化する。これにより、第１トランジスタＴｒ１はターンオンし、第２トランジスタＴｒ２は、オン状態からオフ状態に移行（以下、ターンオフ）する。
【0042】
ソース・ドレイン間電圧Ｖｄｓは、時間Ｔ１において、オフ電圧Ｖｄ－ｏｆｆからオン電圧Ｖｄ－ｏｎへ低下する。オン電圧Ｖｄ－ｏｎは、スイッチング素子ＳＤがオフ状態にある時のコンデンサＣＢの電圧Ｖｃ－ｏｆｆよりも低いため、時間Ｔ１において、コンデンサＣＢへの充電が停止される。
【0043】
コンデンサＣＢは、オン状態の第１トランジスタＴｒ１を介して、スイッチング素子ＳＤのフィールドプレートＦＰに電気的に接続される。一方、フィールドプレートＦＰとソースＳとの間の電気的接続は、第２トランジスタＴｒ２のターンオフにより切断される。このため、コンデンサＣＢの電荷が第１トランジスタＴｒ１を介してフィールドプレートＦＰへ移動する。これにより、コンデンサＣＢの端子間電圧は、スイッチング素子ＳＤがオン状態にある時の電圧Ｖｃ－ｏｎへ低下する。
【0044】
スイッチング素子ＳＤにおけるフィールドプレートＦＰの寄生容量は、フィールドプレートＦＰとソースＳとの間の電位差がコンデンサＣＢの端子間電圧ＶＣＢと同じになるまで、コンデンサＣＢから移動する電荷により充電される。これにより、フィールドプレート電圧ＶＦＰは、時間Ｔ１において、０ＶからＶｆｐ－ｏｎまで上昇する。Ｖｆｐ－ｏｎは、コンデンサＣＢの電圧Ｖｃ－ｏｎと同じである。
【0045】
さらに、ゲート入力信号Ｖｇ－ｉｎは、時間Ｔ２において、ＨｉｇｈからＬｏｗへ変化する。ゲート出力信号Ｖｇ－ｏｕｔもＨｉｇｈからＬｏｗへ変化し、スイッチング素子ＳＤは、ターンオフされる。また、第３トランジスタＴｒ３もターンオフされる。このため、第３トランジスタＴｒ３のドレイン側の電位は、ＬｏｗからＨｉｇｈへ変化し、第１トランジスタＴｒ１の制御信号Ｖｇ１および第２トランジスタＴｒ２の制御信号Ｖｇ２もＬｏｗからＨｉｇｈへ変化する。これにより、第１トランジスタＴｒ１はターンオフし、第２トランジスタＴｒ２はターンオンする。
【0046】
ソース・ドレイン間電圧Ｖｄｓは、時間Ｔ２において、オン電圧Ｖｄ－ｏｎからオフ電圧Ｖｄ－ｏｆｆへ上昇し、コンデンサＣＢへの充電が開始される。コンデンサＣＢの端子間電圧ＶＣＢは、Ｖｃ－ｏｎからＶｃ－ｏｆｆへ上昇する。コンデンサＣＢとスイッチング素子ＳＤのフィールドプレートＦＰとの間の電気的接続は、ターンオフした第１トランジスタＴｒ１により遮断され、フィールドプレートＦＰとソースＳは、ターンオンした第２トランジスタＴｒ２を介して電気的に接続される。このため、フィールドプレートＦＰとソースＳとの間のフィールドプレート電圧ＶＦＰは０Ｖになる。
【0047】
続いて、ゲート入力信号Ｖｇ－ｉｎは、時間Ｔ３において、ＬｏｗからＨｉｇｈへ変化し、スイッチング素子ＳＤおよび第３トランジスタＴｒ３はターンオンされる。これに伴い、第１トランジスタＴｒ１はターンオンされ、第２トランジスタＴｒ２はターンオフされる。その結果、フィールドプレートＦＰとソースＳとの間のフィールドプレート電圧ＶＦＰは、０ＶからＶｆｐ－ｏｎまで上昇する。
【0048】
図６は、第１実施形態に係る半導体装置１の制御波形を示すタイムチャートである。縦軸は、電圧であり、横軸は、時間である。図６中には、制御信号Ｖｇ、ソース・ドレイン間電圧ＶｄｓおよびコンデンサＣＢの端子間電圧ＶＣＢを示している。
【0049】
図６に示すように、制御信号Ｖｇは、時間Ｔ１において立ち上がり、時間Ｔ２において立ち下がる。制御信号Ｖｇがスイッチング素子ＳＤのゲート閾値電圧を超えると、スイッチング素子ＳＤはターンオンされ、ソース・ドレイン間電圧Ｖｄｓは、オフ電圧Ｖｄ－ｏｆｆから、例えば、０Ｖに近いオン電圧Ｖｄ－ｏｎまで低下する。これに対応して、コンデンサＣＢの端子間電圧ＶＣＢは、Ｖｃ－ｏｎ（＝Ｖｆｐ－ｏｎ）のレベルに低下する。この時、フィールドプレートＦＰとソースＳとの間に印可される電圧Ｖｆｐ－ｏｎは、制御信号Ｖｇの「Ｈｉｇｈ」レベルよりも大きいことが好ましい。フィールドプレートＦＰとソースＳとの間に十分なレベルの電圧Ｖｆｐ－ｏｎを印加するためには、例えば、コンデンサＣＢの容量値は、フィールドプレートＦＰとドレインＤとの間の寄生容量よりも大きいことが好ましい。
【0050】
制御信号Ｖｇがスイッチング素子ＳＤのゲート閾値電圧よりも低いレベルに低下すると、スイッチング素子ＳＤはターンオフされ、ソース・ドレイン間電圧Ｖｄｓは、オン電圧Ｖｄ－ｏｎからオフ電圧Ｖｄ－ｏｆｆへ上昇する。これにより、コンデンサＣＢへの充電が開始され、端子間電圧ＶＣＢは、Ｖｃ－ｏｆｆへ上昇する。
【0051】
図７は、第１実施形態に係る制御回路ＣＣを示す回路図である。制御回路ＣＣは、例えば、バイアス端子ＴＢ１およびＴＢ２と、入力側端子ＴＩと、出力側端子ＴＯ１およびＴＯ２と、を有する。各端子は、相互に離間して設けられる。
【0052】
バイアス端子ＴＢ１は、例えば、第１端子ＤＴに接続され、バイアス端子ＴＢ２は、例えば、第２端子ＳＴに接続される。入力側端子ＴＩは、制御端子ＧＴに該当する。出力側端子ＴＯ１は、第１トランジスタＴｒ１のドレインおよび第２トランジスタのドレインに接続される。出力側端子ＴＯ２は、入力側端子ＴＩに接続され、入力側端子ＴＩに入力される信号は、直接、出力側端子ＴＯ２から出力される。
【0053】
入力側端子ＴＩは、第３トランジスタのゲートにも接続され、第３トランジスタは、入力側端子ＴＩに入力される信号によりオンオフ制御される。
【0054】
駆動対象のスイッチング素子ＳＤがオフ状態の時、制御回路ＣＣの第１トランジスタＴｒ１は、オフ状態であり、第２トランジスタＴｒ２はオン状態である。このため、第１トランジスタＴｒ１のドレイン・ソース間には、スイッチング素子ＳＤのドレイン・ソース間の電圧とほぼ同等の電圧が印加される。したがって、第１トランジスタＴｒ１のドレイン・ソース間の耐圧は、スイッチング素子ＳＤのドレイン・ソース間の耐圧以上であることが好ましい。
【0055】
また、スイッチング素子ＳＤがオフ状態の時、第３トランジスタＴｒ３は、オフ状態である。このため、第３トランジスタのドレイン・ソース間には、スイッチング素子ＳＤのドレイン・ソース間の電圧とほぼ同等の電圧が印加される。したがって、第３トランジスタＴｒ３のドレイン・ソース間の耐圧は、スイッチング素子ＳＤのドレイン・ソース間の耐圧以上であることが好ましい。
【0056】
第１乃至第３トランジスタＴｒ１、Ｔｒ２、Ｔｒ３のそれぞれの入力容量Ｃｉｓｓ、出力容量Ｃｏｓｓ、帰還容量Ｃｒｓｓは、ゲートドライブ損失およびスイッチング損失を小さくするため、スイッチング素子ＳＤの各寄生容量よりも小さいことが好ましい。すなわち、制御回路ＣＣにおけるゲートドライブ損失およびスイッチング損失は、スイッチング素子ＳＤのスイッチング損失との比較において、無視できることが望ましい。
【0057】
【0058】
図８（ａ）に示す例では、第３電極５０は、第２電極３０と同電位となるように、第２電極３０に電気的に接続される。言い換えれば、フィールドプレートＦＰは、ソースＳに接続される。
【0059】
図８（ｂ）に示す例では、第３電極５０は、制御端子ＧＴに接続される。すなわち、フィールドプレートＦＰは、ゲートＧと同電位になる。例えば、制御端子ＧＴから「Ｈｉｇｈ」レベルの制御信号Ｖｇが制御電極４０に印加され、スイッチング素子ＳＤがターンオンした時、第３電極５０（フィールドプレートＦＰ）に向き合う第１半導体層１１中には、ｎ形蓄積層ＡＬが誘起される。これにより、隣り合うトレンチＴＧ間における第１半導体層１１の電気抵抗が低減され、スイッチング素子ＳＤのオン抵抗を小さくすることができる。
【0060】
図９（ａ）～（ｃ）は、第１実施形態および比較例に係る半導体装置１のスイッチング特性を示すグラフである。図９（ａ）～（ｃ）は、半導体装置１のターンオン時における電圧波形および電流波形を表している。横軸は、時間である。
【0061】
図９（ａ）は、フィールドプレートＦＰをソースＳに接続した場合のターンオン特性を表している。時間Ｔ１において、制御信号Ｖｇが立ち上がり、スイッチング素子ＳＤのゲート閾値電圧を超えると、ドレイン電流Ｉｄが流れ始め、オン電流Ｉｄ－ｏｎのレベルまで上昇する。一方、ソース・ドレイン間電圧Ｖｄｓは、オフ電圧Ｖｄ－ｏｆｆからオン電圧Ｖｄ－ｏｎまで低下する。この間、フィールドプレートＦＰとソースＳの間の電圧ＶＦＰは０Ｖである。
【0062】
図９（ｂ）は、フィールドプレートＦＰをゲートＧに接続した場合のターンオン特性を表している。時間Ｔ１において、制御信号Ｖｇが立ち上がり、スイッチング素子ＳＤのゲート閾値電圧を超えると、ドレイン電流Ｉｄが流れ始める。制御信号Ｖｇは、フィールドプレートＦＰにも供給されるため、フィールドプレートＦＰに向き合う第１半導体層１１内にｎ形蓄積層ＡＬが誘起され、オン抵抗を低減できる。しかしながら、ゲート・ドレイン間の寄生容量が大きくなり、制御信号Ｖｇの立ち上がりが遅れる。結果として、ドレイン電流ＩｄがＩｄ－ｏｎのレベルに達する時間、および、ソース・ドレイン間電圧ＶｄｓがＶｄ－ｏｎまで低下する時間が遅れ、ターンオン時間ΔＴｏｎが長くなる。すなわち、フィールドプレートＦＰをゲートＧに接続した場合には、オン抵抗を低減することが可能であるが、ターンオン時間ΔＴｏｎが長くなる。
【0063】
図９（ｃ）は、実施形態に係る制御方法におけるターンオン特性を表している。時間Ｔ１において、制御信号Ｖｇが立ち上がり、スイッチング素子ＳＤのゲート閾値電圧を超えると、ドレイン電流Ｉｄが流れ始める。一方、ソース・ドレイン間電圧Ｖｄｓは、オフ電圧Ｖｄ－ｏｆｆからオン電圧Ｖｄ－ｏｎまで低下する。この間、フィールドプレートＦＰとソースＳの間の電圧ＶＦＰは０ＶからＶｆｐ－ｏｎまで上昇する。Ｖｆｐ－ｏｎは、制御信号Ｖｇよりも高く、フィールドプレートＦＰは、制御信号Ｖｇよりも高い電位にバイアスされる。これにより、第１半導体層１１中には、より高密度のｎ形蓄積層が誘起され、オン抵抗をさらに下げることができる。
【0064】
この場合、フィールドプレートＦＰには、コンデンサＣＢの端子間電圧ＶＣＢが印加され、フィールドプレートＦＰとドレインとの間の容量がゲート・ドレイン間容量と切り離される。このため、ゲート・ドレイン間の寄生容量が大きくなることを回避できる。これにより、フィールドプレートＦＰをゲートＧに接続した場合に比べて、ターンオン時間ΔＴｏｎを短縮することができる。実施形態に係る制御方法におけるターンオン時間ΔＴｏｎは、フィールドプレートＦＰをソースＳに接続した場合のターンオン時間ΔＴｏｎと同等である。
【0065】
図１０（ａ）～（ｃ）は、第１実施形態および比較例に係る半導体装置１の別のスイッチング特性を示すグラフである。図１０（ａ）～（ｃ）は、半導体装置１のターンオフ時の電圧波形および電流波形を表している。横軸は、時間である。
【0066】
図１０（ａ）は、フィールドプレートＦＰをソースＳに接続した場合のターンオフ特性を表している。時間Ｔ２において、制御信号Ｖｇが立ち下がり、スイッチング素子ＳＤのゲート閾値電圧に近づくと、ドレイン電流Ｉｄは減少し始め、０レベルまで低下する。一方、ソース・ドレイン間電圧Ｖｄｓは、オン電圧Ｖｄ－ｏｎからオフ電圧Ｖｄ－ｏｆｆまで上昇する。この間、フィールドプレートＦＰとソースＳの間の電圧ＶＦＰは０Ｖである。
【0067】
図１０（ｂ）は、フィールドプレートＦＰをゲートＧに接続した場合のターンオフ特性を表している。時間Ｔ２において、制御信号Ｖｇが立ち下がり、スイッチング素子ＳＤのゲート閾値電圧に近づくと、ドレイン電流Ｉｄは減少し始め、０レベルまで低下する。第１半導体層１１内に誘起されるｎ形蓄積層ＡＬは、制御信号Ｖｇの低下と共に消失される。この場合も、ゲート・ドレイン間の寄生容量が大きいため、制御信号Ｖｇの立ち下がりが遅れる。結果として、ドレイン電流ＩｄがＩｄ－ｏｎから０レベルに達する時間、および、ソース・ドレイン間電圧ＶｄｓがＶｄ－ｏｎからＶｄ－ｏｆｆまで上昇する時間が遅れ、ターンオフ時間ΔＴｏｆｆが長くなる。
【0068】
図１０（ｃ）は、実施形態に係る制御方法におけるターンオン特性を表している。時間Ｔ２において、制御信号Ｖｇが立ち下がり、スイッチング素子ＳＤのゲート閾値電圧に近づくと、ドレイン電流Ｉｄが減少し始める。ソース・ドレイン間電圧Ｖｄｓも、オン電圧Ｖｄ－ｏｎからオフ電圧Ｖｄ－ｏｆｆまで上昇する。この間、電圧ＶＦＰはＶｆｐ－ｏｎから０Ｖまで低下する。このため、第１半導体層１１内に誘起されたｎ形蓄積層は消失される。
【0069】
実施形態に係る制御方法では、スイッチング素子ＳＤのターンオフ時に、フィールドプレートＦＰとコンデンサＣＢとの電気的接続が遮断され、フィールドプレートＦＰはソースＳに接続される。このため、フィールドプレートＦＰからソースＳに電荷が放電され、フィールドプレート電圧ＶＦＰはＶｆｐ－ｏｎから０Ｖまで低下する。したがって、フィールドプレートＦＰからの電荷の放電は、スイッチング素子ＳＤのターンオフには影響せず、ターンオフ時間ΔＴｏｆｆを短縮することができる。
【0070】
このように、半導体装置１では、コンデンサＣＢを含む、所謂ブートストラップ回路を制御回路ＣＣに設け、フィールドプレートＦＰとソースＳとの間の電圧ＶＦＰを制御する。コンデンサＣＢは、スイッチング素子ＳＤのターンオフ時にドレイン側から充電され、ターンオン時に、フィールドプレートＦＰに電荷を充電する。すなわち、フィールドプレートＦＰの電位は、ゲート電極から独立して制御されるため、ターンオン時間およびターンオフ時間を短縮することが可能であり、さらに、ゲートドライバの損失を回避できる。また、フィールドプレートＦＰをゲート電極の電位よりも高い電位にバイアスすることにより、ｎ形蓄積層ＡＬの密度を高くしてオン抵抗をより低減することが可能となる。
【0071】
図１１は、第１実施形態の変形例に係る半導体装置２を示す回路図である。半導体装置２は、スイッチング素子ＳＤと、制御回路ＣＣ２と、を含む。
【0072】
この例では、制御回路ＣＣ２において、第１端子ＤＴと第３トランジスタＴｒ３との間の第２ダイオードＤ２（図２参照）を抵抗Ｒ１に置き換えた構成を有する。すなわち、制御回路ＣＣ２における第１乃至第３トランジスタＴｒ１、Ｔｒ２およびＴｒ３のスイッチング速度が、スイッチング素子ＳＤのスイッチング速度に比べて十分に速い場合、第２ダイオードＤ２に代えて、抵抗Ｒ１を用いることにより、回路の簡素化、低コスト化を図ってもよい。
【0073】
図１２は、第１実施形態の別の変形例に係る制御回路ＣＣ３を示す回路図である。この例では、第１トランジスタＴｒ１のゲートと第３トランジスタＴｒのドレインとの間、および、第２トランジスタＴｒ２のゲートと第３トランジスタＴｒのドレインとの間にそれぞれ、遅延回路ＤＥが設けられる。
【0074】
図１３は、第１実施形態の別の変形例に係る半導体装置１の制御方法を示すタイムチャートである。図１３中には、制御信号Ｖｇ、ソース・ドレイン間電圧Ｖｄｓ、ドレイン電流Ｉｄ、および、フィールドプレートＦＰとソースＳとの間の電圧ＶＦＰを示している。
【0075】
図１３に示すように、制御端子ＧＴに入力される制御信号Ｖｇは、例えば、時間Ｔ１において、ＬｏｗからＨｉｇｈへ上昇する。制御信号Ｖｇは、スイッチング素子ＳＤのゲートＧとソースＳとの間に印可される（図２参照）。これにより、スイッチング素子ＳＤはターンオンし、ドレイン電流Ｉｄは、０レベルからオン電流Ｉｄ－ｏｎへ増加する。これに伴い、ソース・ドレイン間電圧Ｖｄｓは、オフ電圧Ｖｄ－ｏｆｆからオン電圧Ｖｄ－ｏｎへ低下する。
【0076】
さらに、時間Ｔ１よりも後の時間Ｔ２において、制御信号Ｖｇは、ＨｉｇｈからＬｏｗへ低下される。これにより、スイッチング素子ＳＤはターンオフし、ドレイン電流Ｉｄは、オン電流Ｉｄ－ｏｎから０レベルへ減少する。これに伴い、ソース・ドレイン間電圧Ｖｄｓは、オン電圧Ｖｄ－ｏｎからオフ電圧Ｖｄ－ｏｆｆへ上昇する。
【0077】
一方、フィールドプレートＦＰとソースＳとの間の電圧ＶＦＰは、時間Ｔ１よりも後であり、時間Ｔ２よりも前の時間Ｔ３において、０レベルからＶｆｐ－ｏｎへ上昇するように制御される。このような、立ち上がり制御は、制御回路ＣＣ３において実施される。すなわち、時間Ｔ１と時間Ｔ３との間の遅延は、遅延回路ＤＥにより制御される。
【0078】
例えば、ドレイン・ソース間電圧がオフ電圧Ｖｄ－ｏｆｆのまま、制御信号Ｖｇの雑音などにより、第１トランジスタＴｒ１がターンオンすると、フィールドプレートＦＰにＶｆｐ－ｏｎが印可されてしまう。このため、フィールドプレートＦＰとゲートＧとの間において絶縁破壊が生じる恐れがある。そこで、スイッチング素子ＳＤをターンオンさせるタイミングよりも後に、フィールドプレート電圧ＶＦＰをＶｆｐ－ｏｎに上昇させることが好ましい。フィールドプレート電圧ＶＦＰの立ち上がりを遅らせる遅延回路ＤＥには、例えば、シュミットトリガ回路を用いることができる。
【0079】
（第２実施形態）
図１４は、第２実施形態に係る半導体装置３を示す模式断面図である。半導体装置３は、スイッチング素子ＳＤとコンデンサＣＢとをモノリシック集積した構造を有する。スイッチング素子ＳＤは、図１に示すＭＯＳトランジスタと同じ構造を有する。
図１４は、第２実施形態に係る半導体装置３を示す模式断面図である。半導体装置３は、スイッチング素子ＳＤとコンデンサＣＢとをモノリシック集積した構造を有する。スイッチング素子ＳＤは、図１に示すＭＯＳトランジスタと同じ構造を有する。
【0080】
図１４に示すように、半導体部１０は、第１電極２０と第２電極３０との間において、スイッチング領域ＳＤＲと、コンデンサ領域ＣＢＲと、を含む。スイッチング領域ＳＤＲおよびコンデンサ領域ＣＢＲは、半導体部１０の裏面に沿った方向に並ぶ。第２電極３０は、コンデンサ領域ＣＢＲにおいて、例えば、層間絶縁膜４５を介して、半導体部１０の表面上に設けられる。
【0081】
スイッチング領域ＳＤＲには、第１トレンチＴＧ１が設けられ、コンデンサ領域ＣＢＲには、第２トレンチＴＧ２が設けられる。第１トレンチＴＧ１は、制御電極４０および第３電極５０を含む。第２トレンチＴＧ２は、第４電極６０を含む。第４電極６０は、誘電体膜６３を介して、半導体部１０に向き合う。また、第４電極６０は、半導体部１０から誘電体膜６３により電気的に絶縁される。誘電体膜６３は、所定の誘電率を有する絶縁膜である。
【0082】
コンデンサ領域ＣＢＲにおいて、半導体部１０は、例えば、第１半導体層１１と、第５半導体層１９と、第２導電形の第６半導体層２１と、を含む。第１半導体層１１は、第１電極２０と第２電極３０との間に延在する。第５半導体層１９は、第１電極２０と第１半導体層１１との間に設けられる。第６半導体層２１は、第１半導体層１１中に設けられる。第１半導体層１１は、第６半導体層２１と第２電極３０との間に延在する。また、第５半導体層１９と第６半導体層２１との間には、第１半導体層１１の一部が介在する。
【0083】
第２トレンチＴＧ２は、半導体部１０の第２電極３０側の表面から第２半導体層１１中に延在する。第２トレンチＴＧ２の底部は、第６半導体層２１中に位置する。第４電極６０は、第１電極２０と第２電極３０との間に設けられ、誘電体膜６３を介して、第６半導体層２１に向き合う。また、第４電極６０は、第２トレンチＴＧ２の開口側において、第２電極３０に接続される。第２電極３０は、層間絶縁膜４５に設けられるコンタクトホールを通って第４電極に電気的に接続される。
【0084】
第６半導体層２１は、例えば、第１電極２０に電気的に接続される。言い換えれば、第６半導体層２１は、ＰＮ接合を介在させないで、第１電極２０に電気的に接続される。
【0085】
この例では、コンデンサＣＢは、例えば、第１半導体層１１と第４電極６０との間に設けられる。誘電体膜６３は、コンデンサＣＢが所定の容量値を有するように設けられる。さらに、第１半導体層１１および第６半導体層２１は、第１ダイオードＤ１（図２参照）を構成する。第６半導体層２１は、第１ダイオードＤ１のアノードであり、第１電極２０に電気的に接続される。第１半導体層１１は、第１ダイオードＤ１のカソードと、コンデンサＣＢの端子ＣＢＤと、を兼ねる（図２参照）。
【0086】
第１電極２０は、スイッチング素子ＳＤのドレイン電極であり、第１ダイオードＤ１のアノードに接続される（図２参照）。第２電極３０は、スイッチング素子ＳＤのソース電極であり、コンデンサＣＢの端子ＣＢＳを兼ねる（図２参照）。
【0087】
半導体装置３は、ダイオード端子ＴＤ１をさらに含む。ダイオード端子ＴＤ１は、第１ダイオードＤ１のカソード端子であり、第１半導体層１１に電気的に接続される。ダイオード端子ＴＤ１は、例えば、第１トランジスタＴｒ１のソースに接続される（図２参照）。
【0088】
図１５（ａ）および（ｂ）は、第２実施形態に係る半導体装置３における電極接続を示す模式断面図である。図１５（ａ）は、第１電極２０と第６半導体層２１との接続構造を例示している。図１５（ｂ）は、ダイオード端子ＴＤ１と第１半導体層１１の接続構造を例示している。
【0089】
図１５（ａ）に示すように、第１電極２０は、半導体部１０の裏面側に設けられるコンタクトトレンチＢＴの内部に延びるコンタクト部２０ｐを有する。コンタクトトレンチＴＢは、第５半導体層１９および第１半導体層１１を貫いて第６半導体層２１に至る深さを有するように設けられる。第２電極３０は、コンタクトトレンチＢＴの内部に延びるコンタクト部２０ｐにおいて第６半導体層２１に接続される。
【0090】
図１５（ｂ）に示すように、ダイオード端子ＴＤ１は、第２絶縁膜４５を介して、第１半導体層１１上に設けられる。ダイオード端子ＴＤ１は、第２絶縁膜４５上において、第２電極３０から離間して設けられる。ダイオード端子ＴＤ１は、第２絶縁膜４５に設けられるコンタクトホール４５ｃｈ中に延びる部分を有する。すなわち、ダイオード端子ＴＤ１は、コンタクトホール４５ｃｈを通して、第１半導体層１１に接続される。
【0091】
図１６は、第２実施形態の変形例に係る半導体装置４を示す模式断面図である。この例でも、半導体装置４は、スイッチング素子ＳＤとコンデンサＣＢとをモノリシック集積した構造を有する。スイッチング素子ＳＤは、図１に示すＭＯＳトランジスタと同じ構造を有する。
【0092】
半導体装置４は、第１電極２０と、第２電極３０と、制御電極４０と、第３電極５０と、第４電極６０と、第５電極７０と、を含む。半導体部１０は、第１電極２０と第２電極３０との間、および、第１電極２０と第５電極７０との間に位置し、スイッチング領域ＳＤＲと、コンデンサ領域ＣＢＲと、を含む。第５電極７０は、コンデンサ領域ＣＢＲの表面側において、層間絶縁膜４５上に設けられる。第２電極３０および第５電極７０は、層間絶縁膜４５上において、相互に離間して設けられる。
【0093】
制御電極４０および第３電極５０は、スイッチング領域ＳＤＲにおいて、第１トレンチＴＧ１の内部に設けられる。第４電極６０は、コンデンサ領域ＣＢＲにおいて、第２トレンチＴＧ２の内部に設けられる。第４電極６０は、例えば、層間絶縁膜４５に設けられるコンタクトホールを通って、第２電極３０に接続される。
【0094】
半導体部１０は、コンデンサ領域ＣＢＲにおいて、第１半導体層１１と、第５半導体層１９と、第６半導体層２１と、第２導電形の第７半導体層２２と、第１導電形の第８半導体層２３を含む。第５半導体層１９は、第１半導体層１１と第１電極２０との間に設けられる。
【0095】
第６半導体層２１は、第１電極２０と第２電極３０との間、および、第１電極２０と第５電極７０との間において、第１半導体層１１中に設けられる。第１半導体層１１は、第６半導体層２１と第２電極３０との間に延在する。また、第１半導体層１１の一部は、第５半導体層１９と第６半導体層２１との間に介在する。
【0096】
第６半導体層２１は、第１電極２０と第５電極７０との間において、半導体部１０の表面側に引き出される。半導体部１０の表面側において、第６半導体層２１は、第７半導体層２２を介して、第５電極７０に電気的に接続される。第７半導体層２２は、第６半導体層２１と第５電極７０との間に設けられ、第６半導体層２１の第２導電形不純物の濃度よりも高濃度の第２導電形不純物を含む。第５電極７０は、層間絶縁膜４５に設けられるコンタクトホールを通って、第７半導体層２２に接続される。
【0097】
第８半導体層２３は、第１半導体層１１と第５電極７０との間に設けられる。第８半導体層２３は、例えば、半導体部１０の表面側において、第１半導体層１１中に設けられる。第８半導体層２３は、第１半導体層１１中の第１導電形不純物の濃度よりも高濃度の第１導電形不純物を含む。第５電極７０は、層間絶縁膜４５に設けられる別のコンタクトホールを通って、第８半導体層２３に接続される。第５電極７０は、第８半導体層２３を介して、第１半導体層１１に電気的に接続される。
【0098】
この例でも、第１電極２０は、スイッチング素子ＳＤのドレイン電極である。第２電極３０は、スイッチング素子ＳＤのソース電極であり、コンデンサＣＢのソース側端子ＣＢＳを兼ねる。
【0099】
第１半導体層１１および第６半導体層２１は、第１ダイオードＤ１（図２参照）を構成する。第５電極７０は、第１ダイオードＤ１のアノード電極であり、第８半導体層２３、第１半導体層１１および第５半導体層１９を介して、第１電極２０に電気的に接続される。
【0100】
コンデンサＣＢは、第１半導体層１１と第４電極６０との間に設けられる。第１半導体層１１は、第１ダイオードＤ１のカソードと、コンデンサＣＢの端子ＣＢＤ（図２参照）と、を兼ねる。ダイオード端子ＴＤ１は、第１半導体層１１に電気的に接続される。ダイオード端子ＴＤ１は、第１ダイオードＤ１のカソード端子であり、例えば、第１トランジスタＴｒ１のソースに接続される。
【0101】
（第３実施形態）
図１７は、第３実施形態に係る半導体装置５を示す模式図である。半導体装置５は、スイッチング素子ＳＤ２と、制御回路ＣＣと、を含む。スイッチング素子ＳＤ２は、例えば、プレナーゲート構造を有するパワーＭＯＳトランジスタである。半導体装置５は、例えば、スイッチング素子ＳＤ２と、制御回路ＣＣを含む制御チップと、を備えるハイブリッドデバイスである。
図１７は、第３実施形態に係る半導体装置５を示す模式図である。半導体装置５は、スイッチング素子ＳＤ２と、制御回路ＣＣと、を含む。スイッチング素子ＳＤ２は、例えば、プレナーゲート構造を有するパワーＭＯＳトランジスタである。半導体装置５は、例えば、スイッチング素子ＳＤ２と、制御回路ＣＣを含む制御チップと、を備えるハイブリッドデバイスである。
【0102】
スイッチング素子ＳＤ２は、例えば、半導体部１０と、第３電極（以下、ゲート電極４０）と、第４電極（以下、フィールドプレート５０）と、を含む。なお、以下の説明では、ソース電極をソースＳ、ドレイン電極をドレインＤ、ゲート端子をゲートＧ、フィールドプレート端子をＦＰ端子として説明する。
【0103】
図１７に示すように、半導体部１０は、ｎ形ドリフト層１１と、ｐ形ボディ層１３と、ｎ形ソース層１５と、ｐ形コンタクト層１７と、ｎ形バッファ層１９と、ｐ形ウェル２５と、ｎ形コンタクト層２６と、を含む。
【0104】
ｐ形ウェル２５は、ｐ形ボディ層１３のｐ形不純物の濃度よりも低濃度のｐ形不純物を含む。ｎ形ドリフト層１１およびｐ形ボディ層１３は、ｐ形ウェル２５上に並ぶ。ｎ形ドリフト層１１およびｐ形ボディ層１３は、半導体部１０の表面に沿った方向、例えば、Ｘ方向に並ぶ。ｎ形バッファ層１９は、ｎ形ドリフト層１１上に部分的に設けられる。ｎ形コンタクト層２６は、ｎ形バッファ層１９上に設けられる。ｎ形コンタクト層２６は、ｎ形バッファ層１９におけるｎ形不純物の濃度よりも高濃度のｎ形不純物を含む。
【0105】
ｎ形ソース層１５およびｐ形コンタクト層１７は、ｐ形ボディ層１３上において、例えば、Ｘ方向に並ぶ。ｎ形ソース層１５は、例えば、ｎ形ドリフト層１１とｐ形コンタクト層１７との間に位置する。また、ｐ形ボディ層１３は、ｎ形ドリフト層１１とｎ形ソース層１５との間に延在する。
【0106】
ｎ形ドリフト層１１のＺ方向の厚さは、例えば、ｐ形ボディ層１３のＺ方向の厚さよりも厚い。半導体部１０の表面側において、ｎ形ドリフト層１１上には、ＳＴＩ（Shallow Trench Isolation）が部分的に設けられる。ＳＴＩは、ｎ形ドリフト層１１のｐ形ボディ層１３に向き合う部分とｎ形コンタクト層２６との間に設けられる。
【0107】
ゲート電極４０は、ゲート絶縁膜４３を介して、半導体部１０の表面上に設けられる。ゲート電極４０は、ｎ形ドリフト層１１とｎ形ソース層１５との間のｐ形ボディ層１３に、ゲート絶縁膜４３を介して向き合う。フィールドプレート５０は、ＦＰ絶縁膜５３を介して、半導体部１０の表面上に設けられる。フィールドプレート５０は、ＦＰ絶縁膜５３を介してｎ形ドリフト層１１に向き合う。ゲート電極４０およびフィールドプレート５０は、隣接して設けられ、相互に離間する。また、フィールドプレート５０は、ＳＴＩ上に延びる。
【0108】
スイッチング素子ＳＤ２は、層間絶縁膜４５をさらに含む。層間絶縁膜４５は、半導体部１０の表面側に設けられ、ゲート電極４０およびフィールドプレート５０を覆う。ソースＳ、ドレインＤ、ゲートＧおよびＦＰ端子は、層間絶縁膜４５上に設けられる。
【0109】
ドレインＤは、層間絶縁膜４５に設けられるコンタクトホールを通って、ｎ形コンタクト層２６に接続される。ソースＳは、層間絶縁膜４５に設けられる別のコンタクトホールを通って、ｎ形ソース層１５およびｐ形コンタクト層１７に接続される。ゲートＧおよびＦＰ端子は、層間絶縁膜４５に設けられる他のコンタクトホールを通って、ゲート電極４０およびフィールドプレート５０にそれぞれ接続される。
【0110】
ドレインＤは、第１端子ＤＴに接続される。ソースＳは、第２端子ＳＴに接続される。また、ゲートＧは、制御端子ＧＴに接続される。
【0111】
制御回路ＣＣは、コンデンサＣＢ、第１トランジスタＴｒ１、第２トランジスタＴｒ２および第３トランジスタＴｒ３を含み、図２に示す制御回路ＣＣと同じ構成を有する。スイッチング素子ＳＤ２のＦＰ端子は、第１トランジスタＴｒ１のドレインおよび第２トランジスタＴｒ２のドレインに接続される。また、制御端子ＧＴは、第３トランジスタＴｒ３のゲートにも接続される。
【0112】
（第４実施形態）
図１８は、第４実施形態に係る半導体装置６を示す模式図である。半導体装置６は、モノリシック集積される、スイッチング素子ＳＤ２（図１７参照）と、第１トランジスタＴｒ１と、第２トランジスタＴｒ２と、第３トランジスタＴｒ３と、第１ダイオードＤ１と、第２ダイオードＤ２と、コンデンサＣＢと、を備える。各素子は、例えば、半導体基板ＳＳ上に絶縁層６５を介して設けられるＳＯＩ（silicon on insulator）構造を有する。第１乃至第３トランジスタＴｒ１～Ｔｒ３は、例えば、プレナーゲート構造を有するＭＯＳトランジスタである。
図１８は、第４実施形態に係る半導体装置６を示す模式図である。半導体装置６は、モノリシック集積される、スイッチング素子ＳＤ２（図１７参照）と、第１トランジスタＴｒ１と、第２トランジスタＴｒ２と、第３トランジスタＴｒ３と、第１ダイオードＤ１と、第２ダイオードＤ２と、コンデンサＣＢと、を備える。各素子は、例えば、半導体基板ＳＳ上に絶縁層６５を介して設けられるＳＯＩ（silicon on insulator）構造を有する。第１乃至第３トランジスタＴｒ１～Ｔｒ３は、例えば、プレナーゲート構造を有するＭＯＳトランジスタである。
【0113】
スイッチング素子ＳＤ２のドレインＤは、第１端子ＤＴに接続される。また、第１ダイオードＤ１のアノードＡおよび第２ダイオードＤ２のアノードも第１端子ＤＴに接続される。
【0114】
スイッチング素子ＳＤ２、第２トランジスタＴｒ２および第３トランジスタＴｒ３のそれぞれのソースＳは、第２端子ＳＴに接続される。また、コンデンサＣＢの一方の端子ＣＢＳ（図２参照）も第２端子ＳＴに接続される。
【0115】
第１トランジスタＴｒ１のソースＳは、第１ダイオードＤ１のカソードおよびコンデンサＣＢの他方の端子ＣＢＤ（図２参照）に接続される。また、第１トランジスタＴｒ１のドレインＤは、第２トランジスタＴｒ２のドレインＤおよびスイッチング素子ＳＤ２のＦＰ端子に接続される。
【0116】
スイッチング素子ＳＤ２のゲートＧは、制御端子ＧＴに接続される。第１トランジスタＴｒ１のゲートＧおよび第２トランジスタＴｒ２のゲートＧは、第３トランジスタＴｒ３のドレインＤおよび第２ダイオードＤ２のカソードＫに接続される。第３トランジスタＴｒ３のゲートＧは、制御端子ＧＴに接続される。
【0117】
実施形態に係る半導体装置５および６においても、スイッチング素子ＳＤ２は、図２に示す制御方法により動作され、オン抵抗およびスイッチング損失を低減することが可能である。
【0118】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【0119】
（付記１）
第１バイアス端子と、
前記第１バイアス端子から離間した第２バイアス端子と、
前記第１バイアス端子および前記第２バイアス端子から離間した入力側端子と、
前記第１バイアス端子に接続されたアノードを有するダイオードと、
前記ダイオードのカソードに接続された第１端子と、前記第２バイアス端子に電気的に接続された第２端子と、を有するコンデンサと、
前記コンデンサの前記第１端子に接続された第３端子と、第４端子と、前記第３端子と前記第４端子との間の電気的導通をオンオフ制御する第１制御端子と、を含む第１トランジスタと、
前記第１トランジスタの前記第４端子に接続された第５端子と、前記第２バイアス端子に接続された第６端子と、前記第５端子と前記第６端子との間の電気的導通をオンオフ制御する第２制御端子と、を含む第２トランジスタと、
前記第１バイアス端子、前記第２バイアス端子および前記入力側端子から離間し、前記第１トランジスタの前記第４端子と前記第２トランジスタの前記第５端子に接続された出力側端子と、
を備え、
前記入力側端子に入力される信号に基づいた制御信号を前記第１制御端子および前記第２制御端子に入力し、前記第１トランジスタと前記第２トランジスタとが交互にオンし、交互にオフするように構成された制御回路。
（付記２）
前記第１バイアス端子、前記第２バイアス端子、前記入力側端子および前記出力側端子から離間し、前記入力側端子に入力される信号を直接出力する第２の出力側端子をさらに備える、付記１記載の制御回路。
（付記３）
前記第４端子は、前記第１トランジスタのドレイン側端子であり、前記第５端子は前記第２トランジスタのドレイン側端子である、付記１または２に記載の制御回路。
（付記４）
前記第１バイアス端子に接続されたアノードを有する第２のダイオードと、
前記第２のダイオードのカソードに接続される第７端子と、前記第２バイアス端子に接続される第８端子と、前記第７端子と前記第８端子との間の電気的導通をオンオフ制御する第３制御端子と、を含む第３トランジスタと、
をさらに備え、
前記第１トランジスタの前記第１制御端子、および、前記第２トランジスタの前記第２制御端子は、前記第３トランジスタの前記第７端子に接続され、
前記第３トランジスタの前記第３制御端子は、前記入力側端子に接続される、付記１乃至３のいずれか１つに記載の制御回路。
（付記５）
前記第１バイアス端子に抵抗を介して接続された第７端子と、前記第２バイアス端子に接続される第８端子と、前記第７端子と前記第８端子との間の電気的導通をオンオフ制御する第３制御端子と、を含む第３トランジスタと、
をさらに備え、
前記第１トランジスタの前記第１制御端子、および、前記第２トランジスタの前記第２制御端子は、前記第３トランジスタの前記第７端子に接続され、
前記第３トランジスタの前記第３制御端子は、前記入力側端子に接続される、付記１乃至３のいずれか１つに記載の制御回路。
（付記６）
付記１乃至５のいずれか１つに記載の制御回路と、
前記制御回路に接続されるスイッチング素子と、
を備え、
前記スイッチング素子は、前記制御回路の前記第１バイアス端子に接続される第１電極と、前記制御回路の前記第２バイアス端子に接続される第２電極と、前記制御回路の前記出力側端子に接続される第３電極と、前記制御回路の前記入力側端子に接続される制御電極と、前記第１電極および前記第２電極に電気的に接続される半導体部と、を含み、
前記制御電極は、前記入力側端子に入力される前記信号により前記第１電極と前記第２電極との間の前記半導体部における電気的導通をオンオフ制御するように構成され、
前記第３電極は、前記第１電極と前記第２電極との間に設けられ、前記半導体部に絶縁膜を介して向き合う、半導体装置。
（付記７）
前記制御回路の前記コンデンサは、前記第３電極と前記第１電極との間の寄生容量よりも大きい容量値を有する、付記６記載の半導体装置。
（付記８）
前記制御回路の前記コンデンサは、前記半導体部上に集積される、付記７記載の半導体装置。
（付記９）
前記制御回路は、前記半導体部上に集積される、付記６乃至８のいずれか１つに記載の半導体装置。
（付記１０）
前記制御回路は、前記スイッチング素子がオン状態となった後に、前記第３電極の電位を上昇させるように構成される、付記６乃至８のいずれか１つ記載の半導体装置。
第１バイアス端子と、
前記第１バイアス端子から離間した第２バイアス端子と、
前記第１バイアス端子および前記第２バイアス端子から離間した入力側端子と、
前記第１バイアス端子に接続されたアノードを有するダイオードと、
前記ダイオードのカソードに接続された第１端子と、前記第２バイアス端子に電気的に接続された第２端子と、を有するコンデンサと、
前記コンデンサの前記第１端子に接続された第３端子と、第４端子と、前記第３端子と前記第４端子との間の電気的導通をオンオフ制御する第１制御端子と、を含む第１トランジスタと、
前記第１トランジスタの前記第４端子に接続された第５端子と、前記第２バイアス端子に接続された第６端子と、前記第５端子と前記第６端子との間の電気的導通をオンオフ制御する第２制御端子と、を含む第２トランジスタと、
前記第１バイアス端子、前記第２バイアス端子および前記入力側端子から離間し、前記第１トランジスタの前記第４端子と前記第２トランジスタの前記第５端子に接続された出力側端子と、
を備え、
前記入力側端子に入力される信号に基づいた制御信号を前記第１制御端子および前記第２制御端子に入力し、前記第１トランジスタと前記第２トランジスタとが交互にオンし、交互にオフするように構成された制御回路。
（付記２）
前記第１バイアス端子、前記第２バイアス端子、前記入力側端子および前記出力側端子から離間し、前記入力側端子に入力される信号を直接出力する第２の出力側端子をさらに備える、付記１記載の制御回路。
（付記３）
前記第４端子は、前記第１トランジスタのドレイン側端子であり、前記第５端子は前記第２トランジスタのドレイン側端子である、付記１または２に記載の制御回路。
（付記４）
前記第１バイアス端子に接続されたアノードを有する第２のダイオードと、
前記第２のダイオードのカソードに接続される第７端子と、前記第２バイアス端子に接続される第８端子と、前記第７端子と前記第８端子との間の電気的導通をオンオフ制御する第３制御端子と、を含む第３トランジスタと、
をさらに備え、
前記第１トランジスタの前記第１制御端子、および、前記第２トランジスタの前記第２制御端子は、前記第３トランジスタの前記第７端子に接続され、
前記第３トランジスタの前記第３制御端子は、前記入力側端子に接続される、付記１乃至３のいずれか１つに記載の制御回路。
（付記５）
前記第１バイアス端子に抵抗を介して接続された第７端子と、前記第２バイアス端子に接続される第８端子と、前記第７端子と前記第８端子との間の電気的導通をオンオフ制御する第３制御端子と、を含む第３トランジスタと、
をさらに備え、
前記第１トランジスタの前記第１制御端子、および、前記第２トランジスタの前記第２制御端子は、前記第３トランジスタの前記第７端子に接続され、
前記第３トランジスタの前記第３制御端子は、前記入力側端子に接続される、付記１乃至３のいずれか１つに記載の制御回路。
（付記６）
付記１乃至５のいずれか１つに記載の制御回路と、
前記制御回路に接続されるスイッチング素子と、
を備え、
前記スイッチング素子は、前記制御回路の前記第１バイアス端子に接続される第１電極と、前記制御回路の前記第２バイアス端子に接続される第２電極と、前記制御回路の前記出力側端子に接続される第３電極と、前記制御回路の前記入力側端子に接続される制御電極と、前記第１電極および前記第２電極に電気的に接続される半導体部と、を含み、
前記制御電極は、前記入力側端子に入力される前記信号により前記第１電極と前記第２電極との間の前記半導体部における電気的導通をオンオフ制御するように構成され、
前記第３電極は、前記第１電極と前記第２電極との間に設けられ、前記半導体部に絶縁膜を介して向き合う、半導体装置。
（付記７）
前記制御回路の前記コンデンサは、前記第３電極と前記第１電極との間の寄生容量よりも大きい容量値を有する、付記６記載の半導体装置。
（付記８）
前記制御回路の前記コンデンサは、前記半導体部上に集積される、付記７記載の半導体装置。
（付記９）
前記制御回路は、前記半導体部上に集積される、付記６乃至８のいずれか１つに記載の半導体装置。
（付記１０）
前記制御回路は、前記スイッチング素子がオン状態となった後に、前記第３電極の電位を上昇させるように構成される、付記６乃至８のいずれか１つ記載の半導体装置。
【符号の説明】
【0120】
１～６…半導体装置、１０…半導体部、１１…第１半導体層（ｎ形ドリフト層）、１３…第２半導体層（ｐ形ボディ層）、１５…第３半導体層（ｎ形ソース層）、１７…第４半導体層（ｐ形コンタクト層）、１９…第５半導体層（ｎ形バッファ層）、２１…第６半導体層、２２…第７半導体層、２３…第８半導体層、２５…ｐ形ウェル、２６…ｎ形コンタクト層、２０…第１電極、３０…第２電極、３０ｃ…コンタクト部、４０…制御電極（ゲート電極）、４３…第１絶縁膜（ゲート絶縁膜）、４５…第２絶縁膜（層間絶縁膜）、５０…第３電極（フィールドプレート）、５３…第３絶縁膜（ＦＰ絶縁膜）、６３…誘電体膜、６５…絶縁層、Ａ…アノード、Ｋ…カソード、Ｓ…ソース、Ｄ…ドレイン、Ｇ…ゲート、ＡＬ…ｎ形蓄積層、ＣＢ…コンデンサ、ＣＢＤ、ＣＢＳ…端子、ＣＢＲ…コンデンサ領域、ＣＣ、ＣＣ２、ＣＣ３…制御回路、ＤＥ…遅延回路、ＦＰ…フィールドプレート、ＧＴ…制御端子、Ｉｄ…ドレイン電流、Ｒ１…抵抗、ＲＬ…負荷抵抗、Ｒｇ、Ｒｇｅ…ゲート抵抗、ＳＤ、ＳＤ２…スイッチング素子、ＳＤＲ…スイッチング領域、ＳＳ…半導体基板、ＴＢ１、ＴＢ２…バイアス端子、ＴＤ１…ダイオード端子、ＴＧ、ＴＧ１、ＴＧ２…トレンチ、ＴＩ…入力側端子、ＴＯ１、ＴＯ２…出力側端子、ＶＣＢ…端子間電圧、ＶＦＰ…フィールドプレート電圧、Ｖｄｓ…ソース・ドレイン間電圧、Ｖｇ、Ｖｇ１、Ｖｇ２…制御信号、Ｖｇ－ｉｎ…ゲート入力信号、Ｖｇ－ｏｕｔ…ゲート出力信号、ΔＴｏｆｆ…ターンオフ時間、ΔＴｏｎ…ターンオン時間
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】