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特開2024-135299ブリッジ回路のドライバ回路、それを用いたモータ駆動装置、電子機器
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024135299
(43)【公開日】2024-10-04
(54)【発明の名称】ブリッジ回路のドライバ回路、それを用いたモータ駆動装置、電子機器
(51)【国際特許分類】
H03K 17/16 20060101AFI20240927BHJP
H03K 17/687 20060101ALI20240927BHJP
H02M 1/08 20060101ALI20240927BHJP
H02M 7/48 20070101ALI20240927BHJP
【ＦＩ】
H03K17/16 L
H03K17/16 H
H03K17/687 F
H02M1/08 A
H02M7/48 M
【審査請求】未請求
【請求項の数】11
【出願形態】ＯＬ
(21)【出願番号】P 2023045920
(22)【出願日】2023-03-22
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100105924
【弁理士】
【氏名又は名称】森下 賢樹
(74)【代理人】
【識別番号】100133215
【弁理士】
【氏名又は名称】真家 大樹
(72)【発明者】
【氏名】杉江 尚
【テーマコード（参考）】
5H740
5H770
5J055
【Ｆターム（参考）】
5H740BA11
5H740BA12
5H740BB05
5H740BB08
5H740BC01
5H740BC02
5H740HH05
5H740JA01
5H740JB01
5H740KK01
5H740MM01
5H770BA01
5H770BA02
5H770DA03
5H770DA41
5H770GA13
5H770GA14
5H770LB02
5J055AX23
5J055AX27
5J055AX54
5J055AX63
5J055BX16
5J055CX20
5J055DX13
5J055DX59
5J055EX07
5J055EX25
5J055EZ32
5J055FX05
5J055FX18
5J055FX21
5J055FX31
(57)【要約】
【課題】プリドライバにおける貫通電流を防止し、かつ誤動作を防止する。
【解決手段】第１オフセンサ４１２は、第１トランジスタＭ１のゲートソース間電圧Ｖｇｓ１が所定のしきい値レベルＶｔｈ１より小さいときに第１オフ検出信号Ｓｏｆｆ１をアサートする。第２オフセンサ４１４は、第２トランジスタＭ２のゲートソース間電圧が所定のしきい値レベルＶｔｈ２より小さいときに第２オフ検出信号Ｓｏｆｆ２をアサートする。第１ラッチ４１６、第２ラッチ４１８は、第１オフ検出信号Ｓｏｆｆ１、第２オフ検出信号Ｓｏｆｆ２のアサートをラッチする。第１制御回路４２０は、ハイサイドトランジスタＭＨのオン、オフを指示するハイサイド制御信号ＨＣＴＲＬ、第１ラッチ４１６の出力Ｓｌａｔｃｈ１、第２ラッチ４１８の出力Ｓｌａｔｃｈ２を受け、第１トランジスタＭ１のゲート信号ＶＧ１および第２トランジスタＭ２のゲート信号ＶＧ２を生成する。
【選択図】図２
【解決手段】第１オフセンサ４１２は、第１トランジスタＭ１のゲートソース間電圧Ｖｇｓ１が所定のしきい値レベルＶｔｈ１より小さいときに第１オフ検出信号Ｓｏｆｆ１をアサートする。第２オフセンサ４１４は、第２トランジスタＭ２のゲートソース間電圧が所定のしきい値レベルＶｔｈ２より小さいときに第２オフ検出信号Ｓｏｆｆ２をアサートする。第１ラッチ４１６、第２ラッチ４１８は、第１オフ検出信号Ｓｏｆｆ１、第２オフ検出信号Ｓｏｆｆ２のアサートをラッチする。第１制御回路４２０は、ハイサイドトランジスタＭＨのオン、オフを指示するハイサイド制御信号ＨＣＴＲＬ、第１ラッチ４１６の出力Ｓｌａｔｃｈ１、第２ラッチ４１８の出力Ｓｌａｔｃｈ２を受け、第１トランジスタＭ１のゲート信号ＶＧ１および第２トランジスタＭ２のゲート信号ＶＧ２を生成する。
【選択図】図２
【特許請求の範囲】
【請求項1】
Ｎチャンネルのハイサイドトランジスタを駆動するドライバ回路であって、
前記ハイサイドトランジスタのオン、オフを指示するハイサイド制御信号に応じて、前記ハイサイドトランジスタを駆動するハイサイドプリドライバを備え、
前記ハイサイドプリドライバは、
ドレインが前記ハイサイドトランジスタのゲートと接続されたＰチャンネルの第１トランジスタと、
ドレインが前記ハイサイドトランジスタのゲートと接続されたＮチャンネルの第２トランジスタと、
前記第１トランジスタのゲートソース間電圧が所定のしきい値レベルより小さいときにアサートされる第１オフ検出信号を生成する第１オフセンサと、
前記第２トランジスタのゲートソース間電圧が所定のしきい値レベルより小さいときにアサートされる第２オフ検出信号を生成する第２オフセンサと、
前記第１オフ検出信号のアサートをラッチする第１ラッチと、
前記第２オフ検出信号のアサートをラッチする第２ラッチと、
前記ハイサイド制御信号、前記第１ラッチの出力、前記第２ラッチの出力を受け、前記第１トランジスタのゲート信号および前記第２トランジスタのゲート信号を生成する第１制御回路と、
を含む、ドライバ回路。
前記ハイサイドトランジスタのオン、オフを指示するハイサイド制御信号に応じて、前記ハイサイドトランジスタを駆動するハイサイドプリドライバを備え、
前記ハイサイドプリドライバは、
ドレインが前記ハイサイドトランジスタのゲートと接続されたＰチャンネルの第１トランジスタと、
ドレインが前記ハイサイドトランジスタのゲートと接続されたＮチャンネルの第２トランジスタと、
前記第１トランジスタのゲートソース間電圧が所定のしきい値レベルより小さいときにアサートされる第１オフ検出信号を生成する第１オフセンサと、
前記第２トランジスタのゲートソース間電圧が所定のしきい値レベルより小さいときにアサートされる第２オフ検出信号を生成する第２オフセンサと、
前記第１オフ検出信号のアサートをラッチする第１ラッチと、
前記第２オフ検出信号のアサートをラッチする第２ラッチと、
前記ハイサイド制御信号、前記第１ラッチの出力、前記第２ラッチの出力を受け、前記第１トランジスタのゲート信号および前記第２トランジスタのゲート信号を生成する第１制御回路と、
を含む、ドライバ回路。
【請求項2】
前記第１ラッチは、前記ハイサイド制御信号に応じてリセットされ、
前記第２ラッチは、前記ハイサイド制御信号の反転信号に応じてリセットされる、請求項１に記載のドライバ回路。
前記第２ラッチは、前記ハイサイド制御信号の反転信号に応じてリセットされる、請求項１に記載のドライバ回路。
【請求項3】
前記第１ラッチおよび前記第２ラッチはＳＲラッチである、請求項１または２に記載のドライバ回路。
【請求項4】
前記ＳＲラッチは、
セット入力ノード、リセット入力ノードおよび出力ノードと、
第１入力が前記出力ノードと接続され、第２入力が前記セット入力ノードと接続されたＯＲゲートと、
第１入力が前記ＯＲゲートの出力と接続され、第２入力が前記リセット入力ノードと接続されたＡＮＤゲートと、
を含む、請求項３に記載のドライバ回路。
セット入力ノード、リセット入力ノードおよび出力ノードと、
第１入力が前記出力ノードと接続され、第２入力が前記セット入力ノードと接続されたＯＲゲートと、
第１入力が前記ＯＲゲートの出力と接続され、第２入力が前記リセット入力ノードと接続されたＡＮＤゲートと、
を含む、請求項３に記載のドライバ回路。
【請求項5】
前記ドライバ回路は、前記ハイサイドトランジスタとともにブリッジ回路を形成するＮチャンネルのローサイドトランジスタをさらに駆動するように構成され、
前記ローサイドトランジスタのオン、オフを指示するローサイド制御信号に応じて、前記ローサイドトランジスタを駆動するローサイドプリドライバをさらに備え、
前記ローサイドプリドライバは、
ドレインが前記ローサイドトランジスタのゲートと接続されたＰチャンネルの第３トランジスタと、
ドレインが前記ローサイドトランジスタのゲートと接続されたＮチャンネルの第４トランジスタと、
前記第３トランジスタのゲートソース間電圧が所定のしきい値レベルより小さいときにアサートされる第３オフ検出信号を生成する第３オフセンサと、
前記第４トランジスタのゲートソース間電圧が所定のしきい値レベルより小さいときにアサートされる第４オフ検出信号を生成する第４オフセンサと、
前記第３オフ検出信号のアサートをラッチする第３ラッチと、
前記第４オフ検出信号のアサートをラッチする第４ラッチと、
前記ローサイド制御信号、前記第３ラッチの出力、前記第４ラッチの出力を受け、前記第３トランジスタのゲート信号および前記第４トランジスタのゲート信号を生成する第２制御回路と、
を含む、請求項１または２に記載のドライバ回路。
前記ローサイドトランジスタのオン、オフを指示するローサイド制御信号に応じて、前記ローサイドトランジスタを駆動するローサイドプリドライバをさらに備え、
前記ローサイドプリドライバは、
ドレインが前記ローサイドトランジスタのゲートと接続されたＰチャンネルの第３トランジスタと、
ドレインが前記ローサイドトランジスタのゲートと接続されたＮチャンネルの第４トランジスタと、
前記第３トランジスタのゲートソース間電圧が所定のしきい値レベルより小さいときにアサートされる第３オフ検出信号を生成する第３オフセンサと、
前記第４トランジスタのゲートソース間電圧が所定のしきい値レベルより小さいときにアサートされる第４オフ検出信号を生成する第４オフセンサと、
前記第３オフ検出信号のアサートをラッチする第３ラッチと、
前記第４オフ検出信号のアサートをラッチする第４ラッチと、
前記ローサイド制御信号、前記第３ラッチの出力、前記第４ラッチの出力を受け、前記第３トランジスタのゲート信号および前記第４トランジスタのゲート信号を生成する第２制御回路と、
を含む、請求項１または２に記載のドライバ回路。
【請求項6】
Ｎチャンネルのローサイドトランジスタを駆動するドライバ回路であって、
前記ローサイドトランジスタのオン、オフを指示するローサイド制御信号に応じて、前記ローサイドトランジスタを駆動するローサイドプリドライバを備え、
前記ローサイドプリドライバは、
ドレインが前記ローサイドトランジスタのゲートと接続されたＰチャンネルの第３トランジスタと、
ドレインが前記ローサイドトランジスタのゲートと接続されたＮチャンネルの第４トランジスタと、
前記第３トランジスタのゲートソース間電圧が所定のしきい値レベルより小さいときにアサートされる第３オフ検出信号を生成する第３オフセンサと、
前記第４トランジスタのゲートソース間電圧が所定のしきい値レベルより小さいときにアサートされる第４オフ検出信号を生成する第４オフセンサと、
前記第３オフ検出信号のアサートをラッチする第３ラッチと、
前記第４オフ検出信号のアサートをラッチする第４ラッチと、
前記ローサイド制御信号、前記第３ラッチの出力、前記第４ラッチの出力を受け、前記第３トランジスタのゲート信号および前記第４トランジスタのゲート信号を生成する第２制御回路と、
を含む、ドライバ回路。
前記ローサイドトランジスタのオン、オフを指示するローサイド制御信号に応じて、前記ローサイドトランジスタを駆動するローサイドプリドライバを備え、
前記ローサイドプリドライバは、
ドレインが前記ローサイドトランジスタのゲートと接続されたＰチャンネルの第３トランジスタと、
ドレインが前記ローサイドトランジスタのゲートと接続されたＮチャンネルの第４トランジスタと、
前記第３トランジスタのゲートソース間電圧が所定のしきい値レベルより小さいときにアサートされる第３オフ検出信号を生成する第３オフセンサと、
前記第４トランジスタのゲートソース間電圧が所定のしきい値レベルより小さいときにアサートされる第４オフ検出信号を生成する第４オフセンサと、
前記第３オフ検出信号のアサートをラッチする第３ラッチと、
前記第４オフ検出信号のアサートをラッチする第４ラッチと、
前記ローサイド制御信号、前記第３ラッチの出力、前記第４ラッチの出力を受け、前記第３トランジスタのゲート信号および前記第４トランジスタのゲート信号を生成する第２制御回路と、
を含む、ドライバ回路。
【請求項7】
前記第３ラッチは、前記ローサイド制御信号に応じてリセットされ、
前記第４ラッチは、前記ローサイド制御信号の反転信号に応じてリセットされる、請求項６に記載のドライバ回路。
前記第４ラッチは、前記ローサイド制御信号の反転信号に応じてリセットされる、請求項６に記載のドライバ回路。
【請求項8】
前記第３ラッチおよび前記第４ラッチはＳＲラッチである、請求項６または７に記載のドライバ回路。
【請求項9】
前記ＳＲラッチは、
セット入力ノード、リセット入力ノードおよび出力ノードと、
第１入力が前記出力ノードと接続され、第２入力が前記セット入力ノードと接続されたＯＲゲートと、
第１入力が前記ＯＲゲートの出力と接続され、第２入力が前記リセット入力ノードと接続されたＡＮＤゲートと、
を含む、請求項８に記載のドライバ回路。
セット入力ノード、リセット入力ノードおよび出力ノードと、
第１入力が前記出力ノードと接続され、第２入力が前記セット入力ノードと接続されたＯＲゲートと、
第１入力が前記ＯＲゲートの出力と接続され、第２入力が前記リセット入力ノードと接続されたＡＮＤゲートと、
を含む、請求項８に記載のドライバ回路。
【請求項10】
ハイサイドトランジスタおよびローサイドトランジスタを含むブリッジ回路と、
前記ブリッジ回路の前記ハイサイドトランジスタおよび前記ローサイドトランジスタの少なくとも一方を駆動する請求項１，２，６のいずれかに記載のドライバ回路と、
を備える、モータ駆動装置。
前記ブリッジ回路の前記ハイサイドトランジスタおよび前記ローサイドトランジスタの少なくとも一方を駆動する請求項１，２，６のいずれかに記載のドライバ回路と、
を備える、モータ駆動装置。
【請求項11】
モータと、
前記モータを駆動する請求項１０に記載のモータ駆動装置と、
を備える、電子機器。
前記モータを駆動する請求項１０に記載のモータ駆動装置と、
を備える、電子機器。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、ブリッジ回路のドライバ回路に関する。
【背景技術】
【0002】
モータドライバ回路やＤＣ／ＤＣコンバータ、電力変換装置などにおいて、パワートランジスタを用いたハーフブリッジ回路、Ｈブリッジ回路、三相ブリッジ回路（以下、ブリッジ回路と総称する）が多用されている。
【0003】
ブリッジ回路は、電源端子と接地端子の間に直列に設けられた上アームおよび下アームを備える。上アームは、並列に接続されるハイサイドトランジスタおよびフライホイルダイオードを含む。下アームは、並列に接続されるローサイドトランジスタおよびフライホイルダイオードを含む。
【0004】
ブリッジ回路は、ドライバ回路によって制御され、ハイサイドトランジスタがオン、ローサイドトランジスタがオフであるハイ出力状態、ハイサイドトランジスタがオフ、ローサイドトランジスタがオンであるロー出力状態が切替可能である。ハイ出力状態とロー出力状態の間で遷移する際に、ハイサイドトランジスタとローサイドトランジスタが同時にオンすると、好ましくない貫通電流が流れる。これを防止するために、ブリッジ回路は、ハイ出力状態とロー出力状態の間の遷移に際して、ハイサイドトランジスタとローサイドトランジスタが両方オフとなるハイインピーダンス状態を経由させる。このブリッジ回路がハイインピーダンス状態となる期間をデッドタイムと称する。
【発明の概要】
【発明が解決しようとする課題】
【0005】
ドライバ回路は、ハイサイドトランジスタを駆動するプリドライバと、ローサイドトランジスタを駆動するプリドライバと、を備える。プリドライバは、駆動対象のパワートランジスタ（ハイサイドトランジスタまたはローサイドトランジスタ）に接続されるＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを備える。このような構成において、ＰＭＯＳトランジスタとＮＭＯＳトランジスタが同時にオンすると、貫通電流が流れる。
【0006】
本開示は係る課題に鑑みてなされたものあり、そのある態様の例示的な目的のひとつは、プリドライバにおける貫通電流を防止し、かつ誤動作を防止可能なドライバ回路の提供にある。
【課題を解決するための手段】
【0007】
本開示のある態様は、Ｎチャンネルのハイサイドトランジスタを駆動するドライバ回路に関する。ドライバ回路は、ハイサイドトランジスタのオン、オフを指示するハイサイド制御信号に応じて、ハイサイドトランジスタを駆動するハイサイドプリドライバを備える。ハイサイドプリドライバは、ドレインがハイサイドトランジスタのゲートと接続されたＰチャンネルの第１トランジスタと、ドレインがハイサイドトランジスタのゲートと接続されたＮチャンネルの第２トランジスタと、第１トランジスタのゲートソース間電圧が所定のしきい値レベルより小さいときにアサートされる第１オフ検出信号を生成する第１オフセンサと、第２トランジスタのゲートソース間電圧が所定のしきい値レベルより小さいときにアサートされる第２オフ検出信号を生成する第２オフセンサと、第１オフ検出信号のアサートをラッチする第１ラッチと、第２オフ検出信号のアサートをラッチする第２ラッチと、ハイサイド制御信号、第１ラッチの出力、第２ラッチの出力を受け、第１トランジスタのゲート信号および第２トランジスタのゲート信号を生成する第１制御回路と、を含む。
【0008】
本開示の別の態様は、Ｎチャンネルのローサイドトランジスタを駆動するドライバ回路に関する。ドライバ回路は、ローサイドトランジスタのオン、オフを指示するローサイド制御信号に応じて、ローサイドトランジスタを駆動するローサイドプリドライバを備える。ローサイドプリドライバは、ドレインがローサイドトランジスタのゲートと接続されたＰチャンネルの第３トランジスタと、ドレインがローサイドトランジスタのゲートと接続されたＮチャンネルの第４トランジスタと、第３トランジスタのゲートソース間電圧が所定のしきい値レベルより小さいときにアサートされる第３オフ検出信号を生成する第３オフセンサと、第４トランジスタのゲートソース間電圧が所定のしきい値レベルより小さいときにアサートされる第４オフ検出信号を生成する第４オフセンサと、第３オフ検出信号のアサートをラッチする第３ラッチと、第４オフ検出信号のアサートをラッチする第４ラッチと、ローサイド制御信号、第３ラッチの出力、第４ラッチの出力を受け、第３トランジスタのゲート信号および第４トランジスタのゲート信号を生成する第２制御回路と、を含む。
【0009】
なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【0010】
本開示のある態様によれば、誤動作を抑制しつつ、プリドライバにおける貫通電流を防止できる。
【図面の簡単な説明】
【0011】
【発明を実施するための形態】
【0012】
（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
【0013】
この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。その唯一の目的は、後で提示するより詳細な説明の前置きとして、１つまたは複数の実施形態のいくつかの概念を簡略化した形で提示することである。
【0014】
本開示のある態様は、Ｎチャンネルのハイサイドトランジスタを駆動するドライバ回路に関する。ドライバ回路は、ハイサイドトランジスタのオン、オフを指示するハイサイド制御信号に応じて、ハイサイドトランジスタを駆動するハイサイドプリドライバを備える。ハイサイドプリドライバは、ドレインがハイサイドトランジスタのゲートと接続されたＰチャンネルの第１トランジスタと、ドレインがハイサイドトランジスタのゲートと接続されたＮチャンネルの第２トランジスタと、第１トランジスタのゲートソース間電圧が所定のしきい値レベルより小さいときにアサートされる第１オフ検出信号を生成する第１オフセンサと、第２トランジスタのゲートソース間電圧が所定のしきい値レベルより小さいときにアサートされる第２オフ検出信号を生成する第２オフセンサと、第１オフ検出信号のアサートをラッチする第１ラッチと、第２オフ検出信号のアサートをラッチする第２ラッチと、ハイサイドトランジスタのオン、オフを指示するハイサイド制御信号、第１ラッチの出力、第２ラッチの出力を受け、第１トランジスタのゲート信号および第２トランジスタのゲート信号を生成する第１制御回路と、を含む。
【0015】
この構成によれば、ハイサイドトランジスタをターンオンする際には、第２オフ検出信号がアサートされた後、すなわち第２トランジスタのターンオフが検出された後に、第１トランジスタをターンオンすることにより、貫通電流を防止できる。またハイサイドトランジスタがターンオンした後に、ノイズ等の影響で第２オフ検出信号がネゲートされた場合に、第２ラッチの出力は変化しないため、ハイサイドトランジスタのオン状態を維持でき、誤動作を防止できる。
【0016】
同様に、ハイサイドトランジスタをターンオフする際には、第１オフ検出信号がアサートされた後、すなわち第１トランジスタのターンオフが検出された後に、第２トランジスタをターンオンすることにより、貫通電流を防止できる。またハイサイドトランジスタがターンオフした後に、ノイズ等の影響で第１オフ検出信号がネゲートされた場合に、第１ラッチの出力は変化しないため、ハイサイドトランジスタのオフ状態を維持でき、誤動作を防止できる。
【0017】
一実施形態において、第１ラッチは、ハイサイド制御信号に応じてリセットされ、第２ラッチは、ハイサイド制御信号の反転信号に応じてリセットされてもよい。
【0018】
一実施形態において、第１ラッチおよび第２ラッチはＳＲラッチであってもよい。
【0019】
一実施形態において、ＳＲラッチは、セット入力ノード、リセット入力ノードおよび出力ノードと、第１入力が出力ノードと接続され、第２入力がセット入力ノードと接続されたＯＲゲートと、第１入力がＯＲゲートの出力と接続され、第２入力がリセット入力ノードと接続されたＡＮＤゲートと、を含んでもよい。
【0020】
一実施形態において、ドライバ回路は、ハイサイドトランジスタとともにブリッジ回路を形成するＮチャンネルのローサイドトランジスタをさらに駆動するように構成されてもよい。ドライバ回路は、ローサイドトランジスタのオン、オフを指示するローサイド制御信号に応じて、ローサイドトランジスタを駆動するローサイドプリドライバをさらに備えてもよい。ローサイドプリドライバは、ドレインがローサイドトランジスタのゲートと接続されたＰチャンネルの第３トランジスタと、ドレインがローサイドトランジスタのゲートと接続されたＮチャンネルの第４トランジスタと、第３トランジスタのゲートソース間電圧が所定のしきい値レベルより小さいときにアサートされる第３オフ検出信号を生成する第３オフセンサと、第４トランジスタのゲートソース間電圧が所定のしきい値レベルより小さいときにアサートされる第４オフ検出信号を生成する第４オフセンサと、第３オフ検出信号のアサートをラッチする第３ラッチと、第４オフ検出信号のアサートをラッチする第４ラッチと、ローサイド制御信号、第３ラッチの出力、第４ラッチの出力を受け、第３トランジスタのゲート信号および第４トランジスタのゲート信号を生成する第２制御回路と、を含んでもよい。
【0021】
この構成によれば、ローサイドトランジスタをターンオンする際には、第４オフ検出信号がアサートされた後、すなわち第４トランジスタのターンオフが検出された後に、第３トランジスタをターンオンすることにより、貫通電流を防止できる。またハイサイドトランジスタがターンオンした後に、ノイズ等の影響で第４オフ検出信号がネゲートされた場合に、第４ラッチの出力は変化しないため、ローサイドトランジスタのオン状態を維持でき、誤動作を防止できる。
【0022】
同様に、ローサイドトランジスタをターンオフする際には、第３オフ検出信号がアサートされた後、すなわち第３トランジスタのターンオフが検出された後に、第４トランジスタをターンオンすることにより、貫通電流を防止できる。またローサイドトランジスタがターンオフした後に、ノイズ等の影響で第３オフ検出信号がネゲートされた場合に、第３ラッチの出力は変化しないため、ローサイドトランジスタのオフ状態を維持でき、誤動作を防止できる。
【0023】
一実施形態に係るドライバ回路は、Ｎチャンネルのローサイドトランジスタを駆動するドライバ回路に関する。ドライバ回路は、ローサイドトランジスタのオン、オフを指示するローサイド制御信号に応じて、ローサイドトランジスタを駆動するローサイドプリドライバを備える。ローサイドプリドライバは、ドレインがローサイドトランジスタのゲートと接続されたＰチャンネルの第３トランジスタと、ドレインがローサイドトランジスタのゲートと接続されたＮチャンネルの第４トランジスタと、第３トランジスタのゲートソース間電圧が所定のしきい値レベルより小さいときにアサートされる第３オフ検出信号を生成する第３オフセンサと、第４トランジスタのゲートソース間電圧が所定のしきい値レベルより小さいときにアサートされる第４オフ検出信号を生成する第４オフセンサと、第３オフ検出信号のアサートをラッチする第３ラッチと、第４オフ検出信号のアサートをラッチする第４ラッチと、ローサイド制御信号、第３ラッチの出力、第４ラッチの出力を受け、第３トランジスタのゲート信号および第４トランジスタのゲート信号を生成する第２制御回路と、を含む。
【0024】
一実施形態において、第３ラッチは、ローサイド制御信号に応じてリセットされ、第４ラッチは、ローサイド制御信号の反転信号に応じてリセットされてもよい。
【0025】
一実施形態において、第３ラッチおよび第４ラッチはＳＲラッチであってもよい。
【0026】
一実施形態において、ＳＲラッチは、セット入力ノード、リセット入力ノードおよび出力ノードと、第１入力が出力ノードと接続され、第２入力がセット入力ノードと接続されたＯＲゲートと、第１入力がＯＲゲートの出力と接続され、第２入力がリセット入力ノードと接続されたＡＮＤゲートと、を含んでもよい。
【0027】
一実施形態に係るモータ駆動装置は、ハイサイドトランジスタおよびローサイドトランジスタを含むブリッジ回路と、ブリッジ回路を駆動する上述のいずれかのドライバ回路と、を備えてもよい。
【0028】
一実施形態に係る電子機器は、モータと、モータを駆動する上述のモータ駆動装置と、を備える。
【0029】
（実施形態）
以下、好適な実施形態について図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
以下、好適な実施形態について図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【0030】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【0031】
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【0032】
なお本明細書において参照する波形図やタイムチャートの縦軸および横軸は、理解を容易とするために適宜拡大、縮小したものであり、また示される各波形も、理解の容易のために簡略化され、あるいは誇張もしくは強調されている。
【0033】
図１は、実施形態に係るスイッチング回路１００の回路図である。スイッチング回路１００は、ブリッジ回路１１０およびドライバ回路４００を備える。ここでは、スイッチング回路１００の一相分の構成のみを示すが、スイッチング回路１００は、三相であってもよいし、Ｈブリッジ回路であってもよい。
【0034】
入力ライン１０２には、直流の入力電圧ＶＩＮが供給される。ブリッジ回路１１０は、入力ライン（電源ライン）１０２と出力端子（出力ライン）１０４の間に設けられる上アーム１１２と、出力ライン１０４と接地ライン１０６の間に設けられる下アーム１１４を備える。上アーム１１２は、並列に接続されるハイサイドトランジスタＭＨとフライホイルダイオード（還流ダイオード）Ｄｉを含む。下アーム１１４は、並列に接続されるローサイドトランジスタＭＬとフライホイルダイオードＤｉを含む。本実施形態において、ハイサイドトランジスタＭＨおよびローサイドトランジスタＭＬは、ＮチャンネルＭＯＳＦＥＴであり、それぞれのボディダイオードが、フライホイルダイオードＤｉを兼ねている。
【0035】
ドライバ回路４００は、ブリッジ回路１１０の上アーム１１２および下アーム１１４を制御する。ドライバ回路４００は、上アーム１１２がオン、下アーム１１４がオフであるハイ出力状態φＨ、上アーム１１２がオフ、下アーム１１４がオンであるロー出力状態φＬの２状態を切りかえる。ブリッジ回路１１０は、上アーム１１２、下アーム１１４が両方オフであるハイインピーダンス状態φＨＺをとる場合もある。
【0036】
ドライバ回路４００は、ハイサイドプリドライバ４１０およびローサイドプリドライバ４３０を備える。ハイサイドプリドライバ４１０の出力は、ＨＧ出力端子を介してハイサイドトランジスタＭＨのゲートと接続される。ローサイドプリドライバ４３０の出力は、ＬＧ出力端子を介してローサイドトランジスタＭＬのゲートと接続される。ドライバ回路４００のスイッチング端子ＳＷは、出力ライン１０４と接続される。
【0037】
ハイサイドプリドライバ４１０は、ハイサイド制御信号ＨＣＴＲＬにもとづいて、ハイサイドトランジスタＭＨを駆動する。具体的にはハイサイドプリドライバ４１０は、ハイサイド制御信号ＨＣＴＲＬがハイ・ローの所定の一方であるオンレベル（ここではハイとする）のときに、ハイサイドトランジスタＭＨがオンするように、ハイサイドトランジスタＭＨのゲートソース間、すなわちＨＧ端子とスイッチング端子ＳＷの間に、パワートランジスタのゲートしきい値電圧Ｖｇｓ（ｔｈ）より大きな駆動電圧ＶＨＧを発生する。
【0038】
またハイサイドプリドライバ４１０は、ハイサイド制御信号ＨＣＴＲＬがハイ・ローの所定の他方であるオフレベル（ここではローとする）のときに、ハイサイドトランジスタＭＨがオフするように、ハイサイドトランジスタＭＨのゲートソース間、すなわちＨＧ端子とスイッチング端子ＳＷの電位差をゼロとする。
【0039】
ローサイドプリドライバ４３０は、ローサイド制御信号ＬＣＴＲＬにもとづいて、ローサイドトランジスタＭＬを駆動する。具体的にはローサイドプリドライバ４３０は、ローサイド制御信号ＬＣＴＲＬがハイ・ローの所定の一方であるオンレベル（ここではハイとする）のときに、ローサイドトランジスタＭＬがオンするように、ローサイドトランジスタＭＬのゲートソース間、すなわちＬＧ端子に、パワートランジスタのゲートしきい値電圧Ｖｇｓ（ｔｈ）より大きな駆動電圧ＶＬＧを発生する。
【0040】
またローサイドプリドライバ４３０は、ローサイド制御信号ＬＣＴＲＬがハイ・ローの所定の他方であるオフレベル（ここではローとする）のときに、ローサイドトランジスタＭＬがオフするように、ローサイドトランジスタＭＬのゲートソース間、すなわちＬＧ端子に、０Ｖを発生する。
【0041】
以上がスイッチング回路１００およびドライバ回路４００の全体構成である。続いてドライバ回路４００の構成を説明する。
【0042】
図２は、実施形態に係るハイサイドプリドライバ４１０のブロック図である。ハイサイドプリドライバ４１０は、第１トランジスタＭ１、第２トランジスタＭ２、第１オフセンサ４１２、第２オフセンサ４１４、第１ラッチ４１６、第２ラッチ４１８、制御回路４２０を備える。
【0043】
第１トランジスタＭ１はＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、ドレインがＨＧ出力端子、すなわちハイサイドトランジスタＭＨのゲートと接続される。第１トランジスタＭ１のソースには、入力電圧ＶＩＮよりも高い電圧ＶＨＨが供給される。第２トランジスタＭ２は、ＮチャンネルＭＯＳＦＥＴであり、ドレインがＨＧ出力端子、すなわちハイサイドトランジスタＭＨのゲートと接続される。第２トランジスタＭ２のソースは、スイッチング端子ＳＷと接続される。
【0044】
第１オフセンサ４１２は、第１トランジスタＭ１のゲートソース間電圧Ｖｇｓ１が所定のしきい値レベルＶｔｈ１より小さいときにアサートされる第１オフ検出信号Ｓｏｆｆ１を生成する。第２オフセンサ４１４は、第２トランジスタＭ２のゲートソース間電圧Ｖｇｓ２が所定のしきい値レベルＶｔｈ２より小さいときにアサートされる第２オフ検出信号Ｓｏｆｆ２を生成する。
【0045】
第１ラッチ４１６は、第１オフ検出信号Ｓｏｆｆ１のアサートをラッチする。第２ラッチ４１８は、第２オフ検出信号Ｓｏｆｆ２のアサートをラッチする。第１ラッチ４１６は、ハイサイドトランジスタＭＨのターンオフ動作に先立ってリセットされる。第２ラッチ４１８は、ハイサイドトランジスタＭＨのターンオン動作に先立ってリセットされる。たとえばこのリセットは、ハイサイド制御信号ＨＣＴＲＬを利用して行ってもよい。
【0046】
第１制御回路４２０は、ハイサイドトランジスタＭＨのオン、オフを指示するハイサイド制御信号ＨＣＴＲＬ、第１ラッチ４１６の出力（第１ラッチ信号という）Ｓｌａｔｃｈ１、第２ラッチ４１８の出力（第２ラッチ信号という）Ｓｌａｔｃｈ２を受け、第１トランジスタＭ１のゲート信号ＶＧ１および第２トランジスタＭ２のゲート信号ＶＧ２を生成する。
【0047】
ゲート信号ＶＧ１は、ハイレベルＶＨ１とローレベルＶＬ１の間で変化する。ハイレベルＶＨ１は第１トランジスタＭ１がオフとなる電圧であり、ローレベルＶＬ１は第１トランジスタＭ１がオンとなる電圧である。ハイレベルＶＨ１は、電圧ＶＨＨと等しい。ローレベルＶＬ１は、スイッチング電圧ＶＳＷと等しくてもよいし、電圧ＶＨＨよりも所定電圧幅（たとえば５Ｖ）低い電圧であってもよい。
【0048】
ゲート信号ＶＧ２は、ハイレベルＶＨ２とローレベルＶＬ２の間で変化する。ハイレベルＶＨ２は第２トランジスタＭ２がオンとなる電圧であり、ローレベルＶＬ２は第２トランジスタＭ２がオフとなる電圧である。ローレベルＶＬ２は、スイッチング電圧ＶＳＷと等しい。ハイレベルＶＨ２は、電圧ＶＨＨと等しくてもよいし、スイッチング電圧ＶＳＷよりも所定電圧幅（たとえば５Ｖ）高い電圧であってもよい。
【0049】
第１制御回路４２０は、ハイサイド制御信号ＨＣＴＲＬがローからハイに遷移すると、第２トランジスタＭ２のゲート電圧ＶＧ２を、ハイレベルＶＨ２からローレベルＶＬ２に切り替える。そして、第２ラッチ４１８の出力Ｓｌａｔｃｈ２がアサートされると、第１トランジスタＭ１のゲート電圧ＶＧ１をローレベルＶＬ１からハイレベルＶＨ１に切り替える。
【0050】
また第１制御回路４２０は、ハイサイド制御信号ＨＣＴＲＬがハイからローに遷移すると、第１トランジスタＭ１のゲート電圧ＶＧ１をハイレベルＶＨ１からローレベルＶＬ１に切り替える。そして、第１ラッチ４１６の出力Ｓｌａｔｃｈ１がアサートされると、第２トランジスタＭ２のゲート電圧ＶＧ２をローレベルＶＬ２からハイレベルＶＨ２に切り替える。
【0051】
図３は、実施形態に係るローサイドプリドライバ４３０のブロック図である。ローサイドプリドライバ４３０は、第３トランジスタＭ３、第４トランジスタＭ４、第３オフセンサ４３２、第４オフセンサ４３４、第３ラッチ４３６、第４ラッチ４３８、制御回路４４０を備える。
【0052】
第３トランジスタＭ３はＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、ドレインがＬＧ出力端子、すなわちローサイドトランジスタＭＬのゲートと接続される。第３トランジスタＭ３のソースには、電源電圧ＶＤＤが供給される。第４トランジスタＭ４はＮチャンネルＭＯＳＦＥＴであり、ドレインがＬＧ出力端子、すなわちローサイドトランジスタＭＬのゲートと接続される。第４トランジスタＭ４のソースは、接地端子ＧＮＤと接続される。
【0053】
第３オフセンサ４３２は、第３トランジスタＭ３のゲートソース間電圧が所定のしきい値レベルより小さいときにアサートされる第３オフ検出信号Ｓｏｆｆ３を生成する。第４オフセンサ４３４は、第４トランジスタＭ４のゲートソース間電圧が所定のしきい値レベルより小さいときにアサートされる第４オフ検出信号Ｓｏｆｆ４を生成する。
【0054】
第３ラッチ４３６は、第３オフ検出信号Ｓｏｆｆ３のアサートをラッチする。第４ラッチ４３８は、第４オフ検出信号Ｓｏｆｆ４のアサートをラッチする。第３ラッチ４３６は、ローサイドトランジスタＭＬのターンオフ動作に先立ってリセットされる。第４ラッチ４３８は、ローサイドトランジスタＭＬのターンオン動作に先立ってリセットされる。たとえばこのリセットは、ローサイド制御信号ＬＣＴＲＬを利用して行ってもよい。
【0055】
第２制御回路４４０は、ローサイドトランジスタＭＬのオン、オフを指示するローサイド制御信号ＬＣＴＲＬ、第３ラッチ４３６の出力（第３ラッチ信号という）Ｓｌａｔｃｈ３、第４ラッチ４３８の出力（第４ラッチ信号という）Ｓｌａｔｃｈ４を受け、第３トランジスタＭ３のゲート信号ＶＧ３および第４トランジスタＭ４のゲート信号ＶＧ４を生成する。
【0056】
ゲート信号ＶＧ３は、ハイレベルＶＨ３とローレベルＶＬ３の間で変化する。ハイレベルＶＨ３は第３トランジスタＭ３がオフとなる電圧であり、ローレベルＶＬ３は第３トランジスタＭ３がオンとなる電圧である。ハイレベルＶＨ３は、電圧ＶＤＤと等しい。ローレベルＶＬ３は、接地電圧０Ｖと等しくてもよいし、電圧ＶＤＤよりも所定電圧幅（たとえば５Ｖ）低い電圧であってもよい。
【0057】
ゲート信号ＶＧ４は、ハイレベルＶＨ４とローレベルＶＬ４の間で変化する。ハイレベルＶＨ４は第４トランジスタＭ４がオンとなる電圧であり、ローレベルＶＬ４は第４トランジスタＭ４がオフとなる電圧である。ローレベルＶＬ４は、接地電圧０Ｖと等しい。ハイレベルＶＨ４は、電圧ＶＤＤと等しくてもよいし、接地電圧０Ｖよりも所定電圧幅（たとえば５Ｖ）高い電圧であってもよい。
【0058】
具体的には、第２制御回路４４０は、ローサイド制御信号ＬＣＴＲＬがローからハイに遷移すると、第４トランジスタＭ４のゲート電圧ＶＧ４をハイレベルＶＨ４からローレベルＶＬ４に切り替える。そして、第４ラッチ４３８の出力Ｓｌａｔｃｈ４がアサートされると、第３トランジスタＭ３のゲート電圧ＶＧ３をローレベルＶＬ３からハイレベルＶＨ４に切り替える。
【0059】
また第２制御回路４４０は、ローサイド制御信号ＬＣＴＲＬがハイからローに遷移すると、第３トランジスタＭ３のゲート電圧ＶＧ３をハイレベルＶＨ３からローレベルＶＬ３に切り替える。そして、第３ラッチ４３６の出力Ｓｌａｔｃｈ３がアサートされると、第４トランジスタＭ４のゲート電圧ＶＧ４をローレベルＶＬ４からハイレベルＶＨ４に切り替える。
【0060】
以上がドライバ回路４００の構成である。続いてその動作を説明する。
【0061】
図４は、実施形態に係るドライバ回路４００の動作波形図である。ここではローサイドプリドライバ４３０が、ローサイドトランジスタＭＬをターンオンするときの動作を説明する。時刻ｔ０に、ローサイド制御信号ＬＣＴＲＬがローからハイに遷移する。このタイミングで第４オフセンサ４３４はリセットされる。
【0062】
ローサイド制御信号ＬＣＴＲＬがハイに遷移すると、第２制御回路４４０は、第４トランジスタＭ４のゲート電圧ＶＧ４を時間とともに低下させる。時刻ｔ１に、ゲート電圧ＶＧ４がしきい値レベルＶｔｈ４を下回ると、第４トランジスタＭ４のターンオフを示す第４オフ検出信号Ｓｏｆｆ４がアサートされる。第４オフ検出信号Ｓｏｆｆ４のアサートに応答して、第４ラッチ信号Ｓｌａｔｃｈ４がアサートされる。第４ラッチ信号Ｓｌａｔｃｈ４のアサートに応答して、第２制御回路４４０は、第３トランジスタＭ３のゲート電圧ＶＧ３を時間とともに低下させる。そして時刻ｔ２に第３トランジスタＭ３がターンオンすると、ローサイドトランジスタＭＬのゲート電圧ＶＬＧが上昇し、ローサイドトランジスタＭＬがターンオンする。
【0063】
時刻ｔ１～ｔ２の区間は、第３トランジスタＭ３と第４トランジスタＭ４が両方オフとなるデッドタイムとなる。このデッドタイムによって、第３トランジスタＭ３と第４トランジスタＭ４が同時にオンとなり貫通電流が流れるのを防止できる。
【0064】
ドライバ回路４００のさらなる利点は比較技術との対比によって明確となる。そこで比較技術について説明する。
【0065】
図５は、比較技術に係るドライバ回路４００Ｒの回路図である。ドライバ回路４００Ｒのローサイドプリドライバ４３０Ｒは、第３ラッチ４３６および第４ラッチ４３８を備えておらず、第３オフ検出信号Ｓｏｆｆ３および第４オフ検出信号Ｓｏｆｆ４が直接、第２制御回路４４０に供給される。ハイサイドプリドライバ４１０Ｒについても同様であり、第１ラッチ４１６および第２ラッチ４１８が省略される。
【0066】
図６は、比較技術に係るドライバ回路４００Ｒの動作波形図である。時刻ｔ０～ｔ２の動作は、実施形態と同様である。
【0067】
時刻ｔ３に、ノイズの影響によって第４トランジスタＭ４のゲート電圧ＶＧ４が上昇し、第４オフ検出信号Ｓｏｆｆ４がネゲート（ロー）となる。第２制御回路４４０Ｒは、第４オフ検出信号Ｓｏｆｆ４がネゲートされると、第４トランジスタＭ４がオン状態であると誤検知し、第３トランジスタＭ３と第４トランジスタＭ４の同時オンを防止するために、第３トランジスタＭ３のゲート電圧ＶＧ３を上昇させ、第３トランジスタＭ３をターンオフする。その結果、ローサイドトランジスタＭＬのゲート電圧ＶＬＧは、時間ともに低下していき、ローサイド制御信号ＬＣＴＲＬがハイであるにもかかわらず、ローサイドトランジスタＭＬがターンオフしてしまう。
【0068】
図４に戻り、実施形態に係るドライバ回路４００の動作を説明する。時刻ｔ３にノイズの影響によって第４トランジスタＭ４のゲート電圧ＶＧ４が上昇し、第４オフ検出信号Ｓｏｆｆ４がネゲート（ロー）となるが、第４ラッチ信号Ｓｌａｔｃｈ４はアサート（ハイ）を維持する。そのため、第２制御回路４４０は、第４トランジスタＭ４がオフ状態であると正しく検知しているため、第３トランジスタＭ３のゲート電圧ＶＧ３はローレベルＶＬ３を維持する。これにより、ローサイド制御信号ＬＣＴＲＬがハイの期間、ローサイドトランジスタＭＬのゲート電圧ＶＬＧをハイレベルＶＤＤに維持することができる。
【0069】
ここではローサイドプリドライバ４３０について、ローサイドトランジスタＭＬをターンオンする動作を説明したが、ローサイドトランジスタＭＬをターンオフする際も、同様に動作する。
【0070】
図７は、実施形態に係るドライバ回路４００の動作波形図である。ここではローサイドプリドライバ４３０が、ローサイドトランジスタＭＬをターンオフするときの動作を説明する。
【0071】
時刻ｔ０に、ローサイド制御信号ＬＣＴＲＬがローからハイに遷移する。このタイミングで第３オフセンサ４３２はリセットされる。
【0072】
ローサイド制御信号ＬＣＴＲＬがローに遷移すると、第２制御回路４４０は、第３トランジスタＭ３のゲート電圧ＶＧ３を時間とともに上昇させる。時刻ｔ１に、ゲート電圧ＶＧ３がしきい値レベルＶｔｈ３を超えると、第３トランジスタＭ３のターンオフを示す第３オフ検出信号Ｓｏｆｆ３がアサートされる。第３オフ検出信号Ｓｏｆｆ３のアサートに応答して、第３ラッチ信号Ｓｌａｔｃｈ３がアサートされる。第３ラッチ信号Ｓｌａｔｃｈ３のアサートに応答して、第２制御回路４４０は、第４トランジスタＭ４のゲート電圧ＶＧ４を時間とともに上昇させる。そして時刻ｔ３に第４トランジスタＭ４がターンオンすると、ローサイドトランジスタＭＬのゲート電圧ＶＬＧが低下し、ローサイドトランジスタＭＬがターンオフする。
【0073】
時刻ｔ１～ｔ２の区間は、第３トランジスタＭ３と第４トランジスタＭ４が両方オフとなるデッドタイムとなる。このデッドタイムによって、第３トランジスタＭ３と第４トランジスタＭ４が同時にオンとなり貫通電流が流れるのを防止できる。
【0074】
また、第３ラッチ４３６を設けたことにより、ノイズによって第３オフセンサ４３２が誤動作した場合に、ローサイドトランジスタＭＬがターンオンするのを防止できる。
【0075】
ここではローサイドプリドライバ４３０の動作について説明したが、ハイサイドプリドライバ４１０も同様に動作し、同様の効果を得ることができる。
【0076】
続いて第１ラッチ４１６、第２ラッチ４１８、第３ラッチ４３６、第４ラッチ４３８の構成例を説明する。
【0077】
図８は、ドライバ回路４００の一部の具体的な構成例を示す回路図である。
【0078】
この構成例において、第１ラッチ４１６、第２ラッチ４１８、第３ラッチ４３６、第４ラッチ４３８は、ＳＲラッチで構成することができる。第１ラッチ４１６は、ハイサイドトランジスタＭＨのターンオフ動作に先だってリセットされる。第１ラッチ４１６のリセット信号として、ハイサイド制御信号ＨＣＴＲＬのネガティブエッジを利用することができる。インバータＩＮＶ１は、ハイサイド制御信号ＨＣＴＲＬを反転し、第１ラッチ４１６のリセット端子に供給する。
【0079】
第２ラッチ４１８は、ハイサイドトランジスタＭＨのターンオン動作に先だってリセットされる。第２ラッチ４１８のリセット信号として、ハイレベル制御信号ＨＣＴＲＬのポジエッジを利用することができる。
【0080】
第３ラッチ４３６は、ローサイドトランジスタＭＬのターンオフ動作に先だってリセットされる。リセット信号として、ローサイド制御信号ＬＣＴＲＬのネガティブエッジを利用することができる。インバータＩＮＶ３は、ローサイド制御信号ＬＣＴＲＬを反転し、第３ラッチ４３６のリセット端子に供給する。
【0081】
第４ラッチ４３８は、ローサイドトランジスタＭＬのターンオン動作に先だってリセットされる。第４ラッチ４３８のリセット信号として、ローサイド制御信号ＬＣＴＲＬのポジエッジを利用することができる。
【0082】
図９は、ＳＲラッチの構成例を示す回路図である。ＳＲラッチは、セット入力ノードＳ、リセット入力ノードＲ、出力ノードＯＵＴ、ＯＲゲートＯＲ１およびＡＮＤゲートＡＮＤ１を含む。ＯＲゲートＯＲ１は、第１入力が出力ノードＯＵＴと接続され、第２入力がセット入力ノードＳと接続される。ＡＮＤゲートＡＮＤ１は、第１入力がＯＲゲートＯＲ１の出力と接続され、第２入力がリセット入力ノードＲと接続される。なおＳＲラッチの構成はこれに限定されず、公知のさまざまな回路を採用することができる。
【0083】
続いて、スイッチング回路１００の用途を説明する。スイッチング回路１００は、モータの駆動回路に好適に用いることができる。
【0084】
図１０は、実施形態に係るスイッチング回路１００を備えるモータ駆動装置３００の回路図である。モータ駆動装置３００は、負荷である三相モータ３０２を駆動し、回転状態を制御する。
【0085】
モータ駆動装置３００は、ブリッジ回路１１０および駆動回路２００を備える。ブリッジ回路１１０は、三相インバータであり、Ｕ相、Ｖ相、Ｗ相のレグを有し、各相のレグは、上アームおよび下アームを有する。
【0086】
駆動回路２００は、制御回路２１０およびハイサイドプリドライバ２２０Ｕ～２２０Ｗ、ローサイドプリドライバ２６０Ｕ～２６０Ｗを備える。制御回路２１０は、負荷である三相モータ３０２の状態にもとづいて、ブリッジ回路１１０を構成する６個のアームの状態を示す制御信号を生成する。
【0087】
ハイサイドプリドライバ２２０Ｕ～２２０Ｗは、上述のハイサイドプリドライバ４１０と同様に構成される。ローサイドプリドライバ２６０Ｕ～２６０Ｗは、上述のローサイドプリドライバ４３０と同様に構成される。
【0088】
ここでは三相モータを例としたが、単相モータであってもよい。この場合、ブリッジ回路１１０はＨブリッジ回路となる。
【0089】
続いてモータ駆動装置３００の用途を説明する。モータ駆動装置３００は、ハードディスクのスピンドルモータの制御、撮像デバイスのレンズ駆動用モータの制御に利用できる。あるいは、プリンタのヘッドの駆動用モータ、あるいは紙送り用モータの駆動に用いることができる。あるいはモータ駆動装置３００は、電気自動車やハイブリッド自動車などのモータの駆動に利用できる。
【0090】
実施形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本開示あるいは本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【0091】
（変形例１）
実施形態では、ブリッジ回路１１０がディスクリート部品で構成されたが、その限りでなく、ブリッジ回路１１０はドライバ回路４００に集積化されていてもよい。
実施形態では、ブリッジ回路１１０がディスクリート部品で構成されたが、その限りでなく、ブリッジ回路１１０はドライバ回路４００に集積化されていてもよい。
【0092】
（変形例２）
上アーム１１２および下アーム１１４は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）で構成してもよい。
上アーム１１２および下アーム１１４は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）で構成してもよい。
【0093】
（変形例３）
スイッチング回路１００の用途はモータ駆動装置３００には限定されない。たとえばスイッチング回路１００は、スイッチングレギュレータ（ＤＣ／ＤＣコンバータ）、各種電力変換装置（インバータやコンバータ）、放電灯の点灯用インバータ、デジタルオーディオアンプなどに好適に利用できる。したがってスイッチング回路１００は、電子機器や家電製品を含む民生機器、自動車や車載部品、産業車両や産業機械に用いることができる。
スイッチング回路１００の用途はモータ駆動装置３００には限定されない。たとえばスイッチング回路１００は、スイッチングレギュレータ（ＤＣ／ＤＣコンバータ）、各種電力変換装置（インバータやコンバータ）、放電灯の点灯用インバータ、デジタルオーディオアンプなどに好適に利用できる。したがってスイッチング回路１００は、電子機器や家電製品を含む民生機器、自動車や車載部品、産業車両や産業機械に用いることができる。
【0094】
実施形態は、本発明の原理、応用を示しているにすぎず、実施形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。
【0095】
（付記）
本明細書には以下の技術が開示される。
本明細書には以下の技術が開示される。
【0096】
（項目１）
Ｎチャンネルのハイサイドトランジスタを駆動するドライバ回路であって、
前記ハイサイドトランジスタのオン、オフを指示するハイサイド制御信号に応じて、前記ハイサイドトランジスタを駆動するハイサイドプリドライバを備え、
前記ハイサイドプリドライバは、
ドレインが前記ハイサイドトランジスタのゲートと接続されたＰチャンネルの第１トランジスタと、
ドレインが前記ハイサイドトランジスタのゲートと接続されたＮチャンネルの第２トランジスタと、
前記第１トランジスタのゲートソース間電圧が所定のしきい値レベルより小さいときにアサートされる第１オフ検出信号を生成する第１オフセンサと、
前記第２トランジスタのゲートソース間電圧が所定のしきい値レベルより小さいときにアサートされる第２オフ検出信号を生成する第２オフセンサと、
前記第１オフ検出信号のアサートをラッチする第１ラッチと、
前記第２オフ検出信号のアサートをラッチする第２ラッチと、
前記ハイサイド制御信号、前記第１ラッチの出力、前記第２ラッチの出力を受け、前記第１トランジスタのゲート信号および前記第２トランジスタのゲート信号を生成する第１制御回路と、
を含む、ドライバ回路。
Ｎチャンネルのハイサイドトランジスタを駆動するドライバ回路であって、
前記ハイサイドトランジスタのオン、オフを指示するハイサイド制御信号に応じて、前記ハイサイドトランジスタを駆動するハイサイドプリドライバを備え、
前記ハイサイドプリドライバは、
ドレインが前記ハイサイドトランジスタのゲートと接続されたＰチャンネルの第１トランジスタと、
ドレインが前記ハイサイドトランジスタのゲートと接続されたＮチャンネルの第２トランジスタと、
前記第１トランジスタのゲートソース間電圧が所定のしきい値レベルより小さいときにアサートされる第１オフ検出信号を生成する第１オフセンサと、
前記第２トランジスタのゲートソース間電圧が所定のしきい値レベルより小さいときにアサートされる第２オフ検出信号を生成する第２オフセンサと、
前記第１オフ検出信号のアサートをラッチする第１ラッチと、
前記第２オフ検出信号のアサートをラッチする第２ラッチと、
前記ハイサイド制御信号、前記第１ラッチの出力、前記第２ラッチの出力を受け、前記第１トランジスタのゲート信号および前記第２トランジスタのゲート信号を生成する第１制御回路と、
を含む、ドライバ回路。
【0097】
（項目２）
前記第１ラッチは、前記ハイサイド制御信号に応じてリセットされ、
前記第２ラッチは、前記ハイサイド制御信号の反転信号に応じてリセットされる、項目１に記載のドライバ回路。
前記第１ラッチは、前記ハイサイド制御信号に応じてリセットされ、
前記第２ラッチは、前記ハイサイド制御信号の反転信号に応じてリセットされる、項目１に記載のドライバ回路。
【0098】
（項目３）
前記第１ラッチおよび前記第２ラッチはＳＲラッチである、項目１または２に記載のドライバ回路。
前記第１ラッチおよび前記第２ラッチはＳＲラッチである、項目１または２に記載のドライバ回路。
【0099】
（項目４）
前記ＳＲラッチは、
セット入力ノード、リセット入力ノードおよび出力ノードと、
第１入力が前記出力ノードと接続され、第２入力が前記セット入力ノードと接続されたＯＲゲートと、
第１入力が前記ＯＲゲートの出力と接続され、第２入力が前記リセット入力ノードと接続されたＡＮＤゲートと、
を含む、項目３に記載のドライバ回路。
前記ＳＲラッチは、
セット入力ノード、リセット入力ノードおよび出力ノードと、
第１入力が前記出力ノードと接続され、第２入力が前記セット入力ノードと接続されたＯＲゲートと、
第１入力が前記ＯＲゲートの出力と接続され、第２入力が前記リセット入力ノードと接続されたＡＮＤゲートと、
を含む、項目３に記載のドライバ回路。
【0100】
（項目５）
前記ドライバ回路は、前記ハイサイドトランジスタとともにブリッジ回路を形成するＮチャンネルのローサイドトランジスタをさらに駆動するように構成され、
前記ローサイドトランジスタのオン、オフを指示するハイサイド制御信号に応じて、前記ローサイドトランジスタを駆動するローサイドプリドライバをさらに備え、
前記ローサイドプリドライバは、
ドレインが前記ローサイドトランジスタのゲートと接続されたＰチャンネルの第３トランジスタと、
ドレインが前記ローサイドトランジスタのゲートと接続されたＮチャンネルの第４トランジスタと、
前記第３トランジスタのゲートソース間電圧が所定のしきい値レベルより小さいときにアサートされる第３オフ検出信号を生成する第３オフセンサと、
前記第４トランジスタのゲートソース間電圧が所定のしきい値レベルより小さいときにアサートされる第４オフ検出信号を生成する第４オフセンサと、
前記第３オフ検出信号のアサートをラッチする第３ラッチと、
前記第４オフ検出信号のアサートをラッチする第４ラッチと、
前記ローサイド制御信号、前記第３ラッチの出力、前記第４ラッチの出力を受け、前記第３トランジスタのゲート信号および前記第４トランジスタのゲート信号を生成する第２制御回路と、
を含む、項目１または２に記載のドライバ回路。
前記ドライバ回路は、前記ハイサイドトランジスタとともにブリッジ回路を形成するＮチャンネルのローサイドトランジスタをさらに駆動するように構成され、
前記ローサイドトランジスタのオン、オフを指示するハイサイド制御信号に応じて、前記ローサイドトランジスタを駆動するローサイドプリドライバをさらに備え、
前記ローサイドプリドライバは、
ドレインが前記ローサイドトランジスタのゲートと接続されたＰチャンネルの第３トランジスタと、
ドレインが前記ローサイドトランジスタのゲートと接続されたＮチャンネルの第４トランジスタと、
前記第３トランジスタのゲートソース間電圧が所定のしきい値レベルより小さいときにアサートされる第３オフ検出信号を生成する第３オフセンサと、
前記第４トランジスタのゲートソース間電圧が所定のしきい値レベルより小さいときにアサートされる第４オフ検出信号を生成する第４オフセンサと、
前記第３オフ検出信号のアサートをラッチする第３ラッチと、
前記第４オフ検出信号のアサートをラッチする第４ラッチと、
前記ローサイド制御信号、前記第３ラッチの出力、前記第４ラッチの出力を受け、前記第３トランジスタのゲート信号および前記第４トランジスタのゲート信号を生成する第２制御回路と、
を含む、項目１または２に記載のドライバ回路。
【0101】
（項目６）
Ｎチャンネルのローサイドトランジスタを駆動するドライバ回路であって、
前記ローサイドトランジスタのオン、オフを指示するローサイド制御信号に応じて、前記ローサイドトランジスタを駆動するローサイドプリドライバを備え、
前記ローサイドプリドライバは、
ドレインが前記ローサイドトランジスタのゲートと接続されたＰチャンネルの第３トランジスタと、
ドレインが前記ローサイドトランジスタのゲートと接続されたＮチャンネルの第４トランジスタと、
前記第３トランジスタのゲートソース間電圧が所定のしきい値レベルより小さいときにアサートされる第３オフ検出信号を生成する第３オフセンサと、
前記第４トランジスタのゲートソース間電圧が所定のしきい値レベルより小さいときにアサートされる第４オフ検出信号を生成する第４オフセンサと、
前記第３オフ検出信号のアサートをラッチする第３ラッチと、
前記第４オフ検出信号のアサートをラッチする第４ラッチと、
前記ローサイド制御信号、前記第３ラッチの出力、前記第４ラッチの出力を受け、前記第３トランジスタのゲート信号および前記第４トランジスタのゲート信号を生成する第２制御回路と、
を含む、ドライバ回路。
Ｎチャンネルのローサイドトランジスタを駆動するドライバ回路であって、
前記ローサイドトランジスタのオン、オフを指示するローサイド制御信号に応じて、前記ローサイドトランジスタを駆動するローサイドプリドライバを備え、
前記ローサイドプリドライバは、
ドレインが前記ローサイドトランジスタのゲートと接続されたＰチャンネルの第３トランジスタと、
ドレインが前記ローサイドトランジスタのゲートと接続されたＮチャンネルの第４トランジスタと、
前記第３トランジスタのゲートソース間電圧が所定のしきい値レベルより小さいときにアサートされる第３オフ検出信号を生成する第３オフセンサと、
前記第４トランジスタのゲートソース間電圧が所定のしきい値レベルより小さいときにアサートされる第４オフ検出信号を生成する第４オフセンサと、
前記第３オフ検出信号のアサートをラッチする第３ラッチと、
前記第４オフ検出信号のアサートをラッチする第４ラッチと、
前記ローサイド制御信号、前記第３ラッチの出力、前記第４ラッチの出力を受け、前記第３トランジスタのゲート信号および前記第４トランジスタのゲート信号を生成する第２制御回路と、
を含む、ドライバ回路。
【0102】
（項目７）
前記第３ラッチは、前記ローサイド制御信号に応じてリセットされ、
前記第４ラッチは、前記ローサイド制御信号の反転信号に応じてリセットされる、項目５または６に記載のドライバ回路。
前記第３ラッチは、前記ローサイド制御信号に応じてリセットされ、
前記第４ラッチは、前記ローサイド制御信号の反転信号に応じてリセットされる、項目５または６に記載のドライバ回路。
【0103】
（項目８）
前記第３ラッチおよび前記第４ラッチはＳＲラッチである、項目５から７のいずれかに記載のドライバ回路。
前記第３ラッチおよび前記第４ラッチはＳＲラッチである、項目５から７のいずれかに記載のドライバ回路。
【0104】
（項目９）
前記ＳＲラッチは、
セット入力ノード、リセット入力ノードおよび出力ノードと、
第１入力が前記出力ノードと接続され、第２入力が前記セット入力ノードと接続されたＯＲゲートと、
第１入力が前記ＯＲゲートの出力と接続され、第２入力が前記リセット入力ノードと接続されたＡＮＤゲートと、
を含む、項目８に記載のドライバ回路。
前記ＳＲラッチは、
セット入力ノード、リセット入力ノードおよび出力ノードと、
第１入力が前記出力ノードと接続され、第２入力が前記セット入力ノードと接続されたＯＲゲートと、
第１入力が前記ＯＲゲートの出力と接続され、第２入力が前記リセット入力ノードと接続されたＡＮＤゲートと、
を含む、項目８に記載のドライバ回路。
【0105】
（項目１０）
ハイサイドトランジスタおよびローサイドトランジスタを含むブリッジ回路と、
前記ブリッジ回路の前記ハイサイドトランジスタおよび前記ローサイドトランジスタの少なくとも一方を駆動する項目１から９のいずれかに記載のドライバ回路と、
を備える、モータ駆動装置。
ハイサイドトランジスタおよびローサイドトランジスタを含むブリッジ回路と、
前記ブリッジ回路の前記ハイサイドトランジスタおよび前記ローサイドトランジスタの少なくとも一方を駆動する項目１から９のいずれかに記載のドライバ回路と、
を備える、モータ駆動装置。
【0106】
（項目１１）
モータと、
前記モータを駆動する項目１０に記載のモータ駆動装置と、
を備える、電子機器。
モータと、
前記モータを駆動する項目１０に記載のモータ駆動装置と、
を備える、電子機器。
【符号の説明】
【0107】
１００ スイッチング回路
１０２ 入力ライン
１０４ 出力ライン
１０６ 接地ライン
１１０ ブリッジ回路
１１２ 上アーム
１１４ 下アーム
ＭＨ ハイサイドトランジスタ
ＭＬ ローサイドトランジスタ
Ｄｉ フライホイルダイオード
４００ ドライバ回路
４１０ ハイサイドプリドライバ
４１２ 第１オフセンサ
４１４ 第２オフセンサ
４１６ 第１ラッチ
４１８ 第２ラッチ
４２０ 第１ロジック回路
４３０ ローサイドプリドライバ
４３２ 第３オフセンサ
４３４ 第４オフセンサ
４３６ 第３ラッチ
４３８ 第４ラッチ
４４０ 第２ロジック回路
ＨＣＴＲＬ ハイサイド制御信号
ＬＣＴＲＬ ローサイド制御信号
Ｍ１ 第１トランジスタ
Ｍ２ 第２トランジスタ
Ｍ３ 第３トランジスタ
Ｍ４ 第４トランジスタ
Ｓｏｆｆ１ 第１オフ検出信号
Ｓｏｆｆ２ 第２オフ検出信号
Ｓｏｆｆ３ 第３オフ検出信号
Ｓｏｆｆ４ 第４,オフ検出信号
３００ モータ駆動装置
３０２ 三相モータ
１０２ 入力ライン
１０４ 出力ライン
１０６ 接地ライン
１１０ ブリッジ回路
１１２ 上アーム
１１４ 下アーム
ＭＨ ハイサイドトランジスタ
ＭＬ ローサイドトランジスタ
Ｄｉ フライホイルダイオード
４００ ドライバ回路
４１０ ハイサイドプリドライバ
４１２ 第１オフセンサ
４１４ 第２オフセンサ
４１６ 第１ラッチ
４１８ 第２ラッチ
４２０ 第１ロジック回路
４３０ ローサイドプリドライバ
４３２ 第３オフセンサ
４３４ 第４オフセンサ
４３６ 第３ラッチ
４３８ 第４ラッチ
４４０ 第２ロジック回路
ＨＣＴＲＬ ハイサイド制御信号
ＬＣＴＲＬ ローサイド制御信号
Ｍ１ 第１トランジスタ
Ｍ２ 第２トランジスタ
Ｍ３ 第３トランジスタ
Ｍ４ 第４トランジスタ
Ｓｏｆｆ１ 第１オフ検出信号
Ｓｏｆｆ２ 第２オフ検出信号
Ｓｏｆｆ３ 第３オフ検出信号
Ｓｏｆｆ４ 第４,オフ検出信号
３００ モータ駆動装置
３０２ 三相モータ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】