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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024135305
(43)【公開日】2024-10-04
(54)【発明の名称】コンデンサ
(51)【国際特許分類】
H01L 21/822 20060101AFI20240927BHJP
H01G 4/33 20060101ALI20240927BHJP
【ＦＩ】
H01L27/04 C
H01G4/33 102
【審査請求】未請求
【請求項の数】8
【出願形態】ＯＬ
(21)【出願番号】P 2023045928
(22)【出願日】2023-03-22
(71)【出願人】
【識別番号】000003078
【氏名又は名称】株式会社東芝
(71)【出願人】
【識別番号】317011920
【氏名又は名称】東芝デバイス＆ストレージ株式会社
(74)【代理人】
【識別番号】110004026
【氏名又は名称】弁理士法人ｉＸ
(72)【発明者】
【氏名】大黒 達也
【テーマコード（参考）】
5E082
5F038
【Ｆターム（参考）】
5E082EE05
5E082FF05
5E082FG03
5F038AC03
5F038AC05
5F038AC10
5F038AC15
5F038EZ20
(57)【要約】
【課題】小型化が可能であり、高周波応答性を向上させたコンデンサを提供する。
【解決手段】コンデンサは、半導体基板と、電極層と、誘電体膜と、第１端子と、第２端子と、を備える。前記電極層は、前記半導体基板の表面から前記半導体基板中に延在し、前記半導体基板中において、金属シリサイドを含む。前記誘電体膜は、前記電極層と前記半導体基板との間に設けられ、前記電極層を前記半導体基板から電気的に絶縁する。前記第１端子は、前記電極層に接続され、前記第２端子は、前記半導体基板に接続される。
【選択図】図１
【解決手段】コンデンサは、半導体基板と、電極層と、誘電体膜と、第１端子と、第２端子と、を備える。前記電極層は、前記半導体基板の表面から前記半導体基板中に延在し、前記半導体基板中において、金属シリサイドを含む。前記誘電体膜は、前記電極層と前記半導体基板との間に設けられ、前記電極層を前記半導体基板から電気的に絶縁する。前記第１端子は、前記電極層に接続され、前記第２端子は、前記半導体基板に接続される。
【選択図】図１
【特許請求の範囲】
【請求項1】
半導体基板と、
前記半導体基板の表面から前記半導体基板中に延在し、前記半導体基板中において、金属シリサイドを含む電極層と、
前記電極層と前記半導体基板との間に設けられ、前記電極層を前記半導体基板から電気的に絶縁する誘電体膜と、
前記電極層に接続される第１端子と、
前記半導体基板に接続される第２端子と、
を備えたコンデンサ。
前記半導体基板の表面から前記半導体基板中に延在し、前記半導体基板中において、金属シリサイドを含む電極層と、
前記電極層と前記半導体基板との間に設けられ、前記電極層を前記半導体基板から電気的に絶縁する誘電体膜と、
前記電極層に接続される第１端子と、
前記半導体基板に接続される第２端子と、
を備えたコンデンサ。
【請求項2】
前記半導体基板の前記表面側において、前記電極層を覆う絶縁膜をさらに備え、
前記電極層は、前記半導体基板の前記表面側に位置する開口部と、前記開口部から前記半導体基板中の端部まで延在する空隙を含み、
前記絶縁膜は、前記電極層の前記開口部を塞ぐように設けられる請求項１記載のコンデンサ。
前記電極層は、前記半導体基板の前記表面側に位置する開口部と、前記開口部から前記半導体基板中の端部まで延在する空隙を含み、
前記絶縁膜は、前記電極層の前記開口部を塞ぐように設けられる請求項１記載のコンデンサ。
【請求項3】
前記第１端子は、前記絶縁膜上に設けられ、前記電極層に接続されるように、前記絶縁膜に設けられる第１コンタクトホール中に延在し、
前記第２端子は、前記絶縁膜上に設けられ、前記半導体基板に接続されるように、前記絶縁膜に設けられる第２コンタクトホール中に延在する請求項２記載のコンデンサ。
前記第２端子は、前記絶縁膜上に設けられ、前記半導体基板に接続されるように、前記絶縁膜に設けられる第２コンタクトホール中に延在する請求項２記載のコンデンサ。
【請求項4】
前記絶縁膜は、前記半導体基板の前記表面側を覆い、
前記誘電体膜は、前記半導体基板と前記絶縁膜との間に延在し、
前記絶縁膜および前記誘電体膜を貫いて、前記半導体基板に連通する第２コンタクトホールが設けられ、
前記第２端子は、前記半導体基板に接続されるように、前記第２コンタクトホール中に延在する請求項３記載のコンデンサ。
前記誘電体膜は、前記半導体基板と前記絶縁膜との間に延在し、
前記絶縁膜および前記誘電体膜を貫いて、前記半導体基板に連通する第２コンタクトホールが設けられ、
前記第２端子は、前記半導体基板に接続されるように、前記第２コンタクトホール中に延在する請求項３記載のコンデンサ。
【請求項5】
前記電極層は、前記誘電体膜と前記金属シリサイドとの間に設けられるポリシリコン層をさらに含む請求項１記載のコンデンサ。
【請求項6】
前記誘電体膜は、シリコン酸化膜、シリコン窒化膜および高誘電率膜の少なくともいずれか１つを含む請求項１記載のコンデンサ。
【請求項7】
前記半導体基板は、前記表面側に設けられるトレンチを有し、
前記誘電体膜は、前記トレンチの底面および側壁を覆い、
前記電極層は、前記トレンチの内面上において、前記誘電体膜を覆う、請求項１記載のコンデンサ。
前記誘電体膜は、前記トレンチの底面および側壁を覆い、
前記電極層は、前記トレンチの内面上において、前記誘電体膜を覆う、請求項１記載のコンデンサ。
【請求項8】
前記電極層は、導電性のポリシリコンをさらに含み、
前記ポリシリコンは、前記トレンチの前記底面上および前記側壁の前記底面側において、前記誘電体膜上に設けられ、
前記金属シリサイドは、前記トレンチの開口側において、前記誘電体膜上に設けられる請求項７記載のコンデンサ。
前記ポリシリコンは、前記トレンチの前記底面上および前記側壁の前記底面側において、前記誘電体膜上に設けられ、
前記金属シリサイドは、前記トレンチの開口側において、前記誘電体膜上に設けられる請求項７記載のコンデンサ。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、コンデンサに関する。
【背景技術】
【0002】
電子回路中に配置されるコンデンサには、小型化および高周波応答性が求められる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】国際公開ＷＯ２０１９／０２１８１７号
【非特許文献】
【0004】
【非特許文献1】東芝レビュー Vol.75, No.5, pｐ48-52 (２０２０年９月)
【発明の概要】
【発明が解決しようとする課題】
【0005】
実施形態は、小型化が可能であり、高周波応答性を向上させたコンデンサを提供する。
【課題を解決するための手段】
【0006】
実施形態に係るコンデンサは、半導体基板と、電極層と、誘電体膜と、第１端子と、第２端子と、を備える。前記電極層は、前記半導体基板の表面から前記半導体基板中に延在し、前記半導体基板中において、金属シリサイドを含む。前記誘電体膜は、前記電極層と前記半導体基板との間に設けられ、前記電極層を前記半導体基板から電気的に絶縁する。前記第１端子は、前記電極層に接続され、前記第２端子は、前記半導体基板に接続される。
【図面の簡単な説明】
【0007】
【図1】実施形態に係るコンデンサを表す模式断面図である。
【図2】実施形態に係るコンデンサを表す模式平面図である。
【図3】実施形態に係るコンデンサの特性を表す模式図である。
【図4】実施形態に係るコンデンサの製造過程を表す模式断面図である。
【図6】実施形態の第１変形例に係るコンデンサを表す模式断面図である。
【図7】実施形態の第２変形例に係るコンデンサを表す模式断面図である。
【図8】実施形態の第３変形例に係るコンデンサを表す模式平面図である。
【図9】実施形態に係るコンデンサの誘電体膜を表す模式断面図である。
【発明を実施するための形態】
【0008】
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
【0009】
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
【0010】
図１は、実施形態に係るコンデンサ１を表す模式断面図である。コンデンサ１は、半導体基板１０、例えば、シリコン基板に設けられる。コンデンサ１は、単体のデバイスであってもよいし、半導体基板１０上の集積回路と共に設けられてもよい。
【0011】
図１に示すように、コンデンサ１は、半導体基板１０と、誘電体膜２０と、電極層３０と、絶縁膜４０と、第１端子５３と、第２端子５５と、を含む。半導体基板１０は、例えば、低抵抗のｎ形シリコン基板である。半導体基板１０のｎ形不純物濃度は、例えば、１×１０１８～１×１０２０ｃｍ－３の範囲にある。
【0012】
半導体基板１０は、その表面１０Ｆ側に設けられる複数のトレンチＴＲを含む。以下、トレンチＴＲは、深さＴＤおよび幅ＴＷを有するものとする。トレンチＴＲは、所定の静電容量が得られるサイズに設けられる。トレンチＴＲのアスペクト比ＴＤ／ＴＷは、例えば、５０以上であり、好ましくは、例えば、１００である。
【0013】
誘電体膜２０は、半導体基板１０の表面１０Ｆ側に設けられ、トレンチＴＲの内面を覆う。誘電体膜２０は、例えば、シリコン酸化膜もしくはシリコン窒化膜の少なくとも一方を含む。また、誘電体膜２０は、酸化アルミニウムもしくは酸化ハフニウムウなどの高誘電率膜、所謂、Ｈｉｇｈ－ｋ膜であってもよい。
【0014】
電極層３０は、誘電体膜２０上に設けられ、トレンチＴＲの内面を覆う。電極層３０は、トレンチＴＲの内部に空隙ＡＧが残るように設けられる。電極層３０は、例えば、半導体基板１０の表面１０Ｆ側に開口部を有する。空隙ＡＧは、電極層３０の開口部からトレンチＴＲの底面側の下端近傍まで延在する。誘電体膜２０および電極層３０は、トレンチＴＲの底面上に積層され、空隙ＡＧの下端には、電極層３０が露出される。
【0015】
電極層３０は、例えば、第１導電層３３と、第２導電層３５と、を含む。第１導電層３３は、例えば、導電性のポリシリコンである。第２導電層３５は、金属シリサイドである。第２導電層３５は、例えば、ニッケルシリサイド（ＮｉＳｉ）である。第２導電層３５は、空隙ＡＧの内面に露出される。
【0016】
電極層３０は、トレンチＴＲ内において、誘電体膜２０を介して、半導体基板１０に向き合う。第１導電層３３は、誘電体膜２０と第２導電層３５との間に設けられる。第１導電層３３は、誘電体膜２０を介して、半導体基板１０に向き合う。
【0017】
絶縁膜４０は、半導体基板１０の表面１０Ｆ側において、電極層３０上に設けられる。絶縁膜４０は、例えば、シリコン窒化膜である。絶縁膜４０は、電極層３０の開口を塞ぎ、トレンチＴＲの内部には、空隙ＡＧが設けられる。
【0018】
第１端子５３は、絶縁膜４０上に設けられる。第１端子５３は、絶縁膜４０を介して、電極層３０上に設けられ、絶縁膜４０に設けられるコンタクトホールＣＨ１を介して、電極層３０に接続される。第１端子５３は、例えば、アルミニウムを含み、電極層３０の第２導電層３５に電気的に接続される。
【0019】
第２端子５５は、例えば、アルミニウムを含み、絶縁膜４０上に設けられる。絶縁膜４０は、半導体基板１０の表面１０Ｆ側において、電極層３０が設けられない部分も覆う。誘電体膜２０は、例えば、半導体基板１０と絶縁膜４０との間に延在する。第２端子５５は、誘電体膜２０および絶縁膜４０に設けられるコンタクトホールＣＨ２を介して、半導体基板１０に接続される。
【0020】
【0021】
図２に示すように、複数のトレンチＴＲは、それぞれ、Ｙ方向に延伸し、Ｘ方向に並ぶ。第１端子５３および第２端子５５は、それぞれ、Ｙ方向に延在する。複数のトレンチＴＲは、平面視において、第１端子５３と第２端子５５との間に設けられる。
【0022】
【0023】
図３（ａ）に示すように、コンデンサ１は、基板抵抗Ｒｓと、複数のトレンチＴＲの内部にそれぞれ設けられる容量Ｃと、電極層３０の抵抗Ｒｅと、を含む。コンデンサ１では、複数のトレンチＴＲの内部にそれぞれ容量Ｃを設けることにより、半導体基板１０の表面１０Ｆ側における占有面積を拡大することなく、静電容量を大きくすることができる。言い換えれば、コンデンサ１は、トレンチＴＲを設けることにより、小型化できる。
【0024】
図３（ｂ）は、第１端子５３と第２端子５５との間におけるカットオフ周波数と電極層３０の抵抗率との関係を示すグラフである。横軸は、抵抗率であり、縦軸は、カットオフ周波数である。図３（ｂ）中には、トレンチＴＲのサイズが異なる２つのサンプルＤＴおよびＳＴの特性を表している。
【0025】
図３（ｂ）では、基板抵抗Ｒｓは一定としている。サンプルＳＴにおけるトレンチＴＲの深さＴＤは５０マイクロメートル（μｍ）であり、トレンチ幅ＴＷは２μｍである。また、サンプルＤＴにおけるトレンチＴＲの深さＴＤは１００マイクロメートル（μｍ）であり、トレンチ幅ＴＷは１μｍである。
【0026】
カットオフ周波数は、電極層３０の抵抗率が大きくなるにつれて低下する。また、トレンチＴＲが深くなると、カットオフ周波数は低下する。電極層３０がポリシリコンの単層である場合、抵抗率は、１０ｍΩｃｍであり、カットオフ周波数は１ＧＨｚ以下である。
【0027】
コンデンサ１のカットオフ周波数を改善するためには、電極層３０の抵抗率を小さくすることが好ましい。また、トレンチＴＲの深さＴＤを深くして静電容量を大きくするためには、電極層３０の抵抗率をより小さくすることが望ましい。電極層３０は、金属シリサイドの第２導電層３５を含むことにより低抵抗化される。これにより、コンデンサ１のカットオフ周波数を高くすることができる。
【0028】
【0029】
図４（ａ）に示すように、半導体基板１０の表面１０Ｆ側に複数のトレンチＴＲを形成する。トレンチＴＲは、例えば、異方性ＲＩＥ（Reactive Ion Etching）を用いて、半導体基板１０を選択的に除去することにより設けられる。
【0030】
さらに、誘電体膜２０を半導体基板１０の表面１０Ｆ側に形成する。誘電体膜２０は、トレンチＴＲの内面を覆う。誘電体膜２０は、例えば、半導体基板１０を熱酸化もしくは熱窒化することにより設けられる。また、誘電体膜２０は、ＣＶＤ（Chemical Vapor Deposition）を用いて形成されてもよい。誘電体膜２０は、トレンチＴＲの内部にスペースＳＰを残すように形成される。
【0031】
図４（ｂ）に示すように、第１導電層３３を誘電体膜２０上に形成する。第１導電層３３は、シリコンを含む半導体層、例えば、ポリシリコンである。第１導電層３３は、例えば、ｎ形不純物もしくはｐ形不純物を含む。第１導電層３３は、例えば、ＣＶＤを用いて形成される。第１導電層３３は、誘電体膜２０を介して、半導体基板１０の表面１０Ｆを覆う。また、第１導電層３３は、誘電体膜２０を介して、トレンチＴＲの内面を覆う。第１導電層３３は、トレンチＴＲの内部にスペースＳＰを残すように形成される。
【0032】
図４（ｃ）に示すように、金属層３７を第１導電層３３上に形成する。金属層３７は、半導体基板１０の表面１０Ｆ側およびトレンチＴＲの内部において、第１導電膜３３を覆う。金属層３７も、トレンチＴＲの内部にスペースＳＰを残すように形成される。
【0033】
金属層３７は、例えば、貴金属触媒を用いるウェットプロセス、所謂、ＭａｃＥｔｃｈ（非特許文献１参照）により第１導電層３３の表面を処理した後、非電界メッキ法を用いて形成される。ＭａｃＥｔｃｈの過程において第１導電層３３の表面に付着する金属原子により、メッキ層を均一に形成することが可能となる。これにより、金属層３７、例えば、ニッケル層を、アスペクト比ＴＤ／ＴＷ（図１参照）が大きいトレンチＴＲの内面上に均一に形成することができる。
【0034】
図５（ａ）に示すように、第２導電層３５を第１導電層３３の上に形成する。第２導電層３５は、例えば、第１導電層３３および金属層３７を部分的に除去した後に形成される。すなわち、半導体基板１０の表面１０Ｆ上において、第１導電層３３および金属層３７のトレンチＴＲの周り（図２参照）に形成された部分を除去する。第２導電層３５は、第１導電層３３と金属層３７とを熱処理により反応させることにより形成される。すなわち、第２導電層３５は、第１導電層３３および金属層３７が反応した金属シリサイドを含む。
【0035】
図５（ｂ）に示すように、半導体基板１０の表面１０Ｆ側に絶縁膜４０を形成する。絶縁膜４０は、第２導電層３５を覆い、トレンチＴＲ内のスペースＳＰの開口を塞ぐように設けられる。これにより、トレンチＴＲの内部に空隙ＡＧが残される。
【0036】
絶縁膜４０は、例えば、ＰＣＶＤ（Plasma enhanced chemical Vapor Deposition）を用いて形成される。絶縁膜４０は、例えば、シリコン窒化膜である。絶縁膜４０は、半導体基板１０の表面１０Ｆ側において、トレンチＴＲの周り（図２参照）の第１導電層３３および金属層３７を除去した領域上にも設けられる。
【0037】
図５（ｃ）に示すように、第１端子５３および第２端子５５を絶縁膜４０上に形成する。第１端子５３は、半導体基板１０の表面１０Ｆ上において、第２導電層３５に連通するコンタクトホールＣＨ１を絶縁膜４０に形成した後に形成される。また、第２端子５５は、半導体基板１０の表面１０Ｆ上において、半導体基板１０に連通するコンタクトホールＣＨ２を誘電体膜２０および絶縁膜４０に形成した後に形成される。
【0038】
第１端子５３および第２端子５５は、絶縁膜４０上に形成された金属層、例えば、アルミニウム層をパターニングすることにより形成される。第１端子５３は、コンタクトホールＣＨ１内に延びて第２導電層３５に接するように設けられ、第２導電層３５に電気的に接続される。第２端子５５は、コンタクトホールＣＨ２内に延びて半導体基板１０に接するように設けられ、半導体基板１０に電気的に接続される。
【0039】
実施形態に係るコンデンサ１の製造方法では、トレンチＴＲの内部にスペースＳＰを残すことにより、誘電体膜２０、第１導電膜３３および第２導電膜３５を形成する過程における応力を緩和し、半導体基板１０の反りを防ぐことができる。これにより、製造歩留りを向上させることができる。
【0040】
図６は、実施形態の第１変形例に係るコンデンサ２を表す模式断面図である。コンデンサ２は、半導体基板１０と、誘電体膜２０と、第２導電層３５と、絶縁膜４０と、第１端子５３と、第２端子５５と、を含む。
【0041】
コンデンサ２では、電極層３０（図１参照）は、単層の第２導電層３５に置き換えられている。すなわち、第１導電層３３が薄い場合には、全体が金属層３７と反応し、電極層３０は、金属シリサイドを含む第２導電層３５になる。金属シリサイドを含む第２導電層３５は、誘電体膜２０を介して、半導体基板１０に向き合う。これにより、電極層の抵抗Ｒｅ（図３参照）をより小さくすることが可能となり、カットオフ周波数を高くすることができる。
【0042】
コンデンサ２は、例えば、金属層３７を厚くすることにより形成される。金属層３７は、例えば、非電界メッキ法と電界メッキ法とを組合わせることにより、所望の厚さに形成することができる。この例でも、空隙ＡＧは、第２導電層３５における半導体基板１０の表面１０Ｆ側の開口部からトレンチＴＲの底面側の下端の近傍まで延在する。
【0043】
図７は、実施形態の第２変形例に係るコンデンサ３を表す模式断面図である。コンデンサ３は、半導体基板１０と、誘電体膜２０と、電極層３０と、絶縁膜４０と、第１端子５３と、第２端子５５と、を含む。
【0044】
図７に示すように、電極層３０は、第１導電層３３と、第２導電層３５と、を含む。第１導電層３３は、例えば、導電性のポリシリコンであり、トレンチＴＲの底部において、底面上および側壁上に設けられる。第２導電層３５は、トレンチＴＲの上部に設けられ、第１導電層３３につながるように設けられる。第２導電層３５は、金属シリサイドを含む。
【0045】
例えば、図４（ｃ）に示す製造過程において、金属層３７がトレンチＴＲの底部まで形成されず、トレンチＴＲの上部を覆うように設けられる場合には、第２導電層３５は、トレンチＴＲの底部には形成されず、第１導電層３３がトレンチＴＲの底部に残る。なお、第１導電層３３が厚い場合には、誘電体膜２０と第２導電層３５との間に、第１導電層３３が残る場合がある（図１参照）
【0046】
このような構造でも、電極層３０の抵抗Ｒｅ（図３参照）は、第２導電層３５により低減される。これにより、コンデンサ３のカットオフ周波数を高くすることができる。空隙ＡＧは、第２導電層３５の開口部から第１導電層３３の下端の近傍まで延在する。これにより、半導体基板１０中の応力を低減することができる。
【0047】
【0048】
図８に示すように、複数のトレンチＴＲは、それぞれ、Ｙ方向に延伸し、Ｘ方向に並ぶ。第１端子５３および第２端子５５は、Ｙ方向に並ぶ。第１端子５３および第２端子５５と、複数のトレンチＴＲは、Ｘ方向に並ぶ。これにより、第１端子５３および第２端子５５に接続されるリードを同じ方向に引き出すことができる。
【0049】
図９（ａ）および（ｂ）は、実施形態に係るコンデンサ１乃至３の誘電体膜２０を表す模式断面図である。誘電体膜２０は、単層膜に限定される訳ではなく、複数の膜を含む積層構造を有しても良い。
【0050】
図９（ａ）に示すように、誘電体膜２０は、第１膜２０ａと、第２膜２０ｂと、第３膜２０ｃと、を含む。半導体基板１０と第１導電膜３３との間において、第３膜２０ｃは、第１膜２０ａと第２膜２０ｂとの間に設けられる。第１膜２０ａは、半導体基板１０と第３膜２０ｃとの間に設けられる。第２膜２０ｂは、第１導電膜３３と第３膜２０ｃとの間に設けられる。
【0051】
第１膜２０ａおよび第２膜２０ｂは、例えば、シリコン酸化膜である。第３膜２０ｃは、例えば、シリコン窒化膜である。また、第３膜２０ｃは、酸化アルミニウムもしくは酸化ハフニウムなどの高誘電率膜であっても良い。
【0052】
図９（ｂ）に示すように、誘電体膜２０は、第１膜２０ａと、第２膜２０ｂと、を含む。第１膜２０ａは、半導体基板１０と第２膜２０ｂとの間に設けられる。第２膜２０ｂは、第１導電膜３３と第１膜２０ａとの間に設けられる。
【0053】
第１膜２０ａは、例えば、シリコン酸化膜である。第２膜２０ｂは、例えば、シリコン窒化膜である。また、第２膜２０ｂは、酸化アルミニウムもしくは酸化ハフニウムなどの高誘電率膜であっても良い。
【0054】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【0055】
（付記１）
半導体基板と、
前記半導体基板の表面から前記半導体基板中に延在し、前記半導体基板中において、金属シリサイドを含む電極層と、
前記電極層と前記半導体基板との間に設けられ、前記電極層を前記半導体基板から電気的に絶縁する誘電体膜と、
前記電極層に接続される第１端子と、
前記半導体基板に接続される第２端子と、
を備えたコンデンサ。
（付記２）
前記半導体基板の前記表面側において、前記電極層を覆う絶縁膜をさらに備え、
前記電極層は、前記半導体基板の前記表面側に位置する開口部と、前記開口部から前記半導体基板中の端部まで延在する空隙を含み、
前記絶縁膜は、前記電極層の前記開口部を塞ぐように設けられる、付記１記載のコンデンサ。
（付記３）
前記第１端子は、前記絶縁膜上に設けられ、前記電極層に接続されるように、前記絶縁膜に設けられる第１コンタクトホール中に延在し、
前記第２端子は、前記絶縁膜上に設けられ、前記半導体基板に接続されるように、前記絶縁膜に設けられる第２コンタクトホール中に延在する、付記２記載のコンデンサ。
（付記４）
前記絶縁膜は、前記半導体基板の前記表面側を覆い、
前記誘電体膜は、前記半導体基板と前記絶縁膜との間に延在し、
前記絶縁膜および前記誘電体膜を貫いて、前記半導体基板に連通する第２コンタクトホールが設けられ、
前記第２端子は、前記半導体基板に接続されるように、前記第２コンタクトホール中に延在する、付記３記載のコンデンサ。
（付記５）
前記電極層は、前記誘電体膜と前記金属シリサイドとの間に設けられるポリシリコン層をさらに含む付記１乃至４のいずれか１つに記載のコンデンサ。
（付記６）
前記誘電体膜は、シリコン酸化膜、シリコン窒化膜および高誘電率膜の少なくともいずれか１つを含む付記１乃至５のいずれか1つに記載のコンデンサ。
（付記７）
前記半導体基板は、前記表面側に設けられるトレンチを有し、
前記誘電体膜は、前記トレンチの底面および側壁を覆い、
前記電極層は、前記トレンチの内面上において、前記誘電体膜を覆う、請求項１乃至6のいずれか１つに記載のコンデンサ。
（付記８）
前記電極層は、導電性のポリシリコンをさらに含み、
前記ポリシリコンは、前記トレンチの前記底面上および前記側壁の前記底面側において、前記誘電体膜上に設けられ、
前記金属シリサイドは、前記トレンチの開口側において、前記誘電体膜上に設けられる付記７記載のコンデンサ。
半導体基板と、
前記半導体基板の表面から前記半導体基板中に延在し、前記半導体基板中において、金属シリサイドを含む電極層と、
前記電極層と前記半導体基板との間に設けられ、前記電極層を前記半導体基板から電気的に絶縁する誘電体膜と、
前記電極層に接続される第１端子と、
前記半導体基板に接続される第２端子と、
を備えたコンデンサ。
（付記２）
前記半導体基板の前記表面側において、前記電極層を覆う絶縁膜をさらに備え、
前記電極層は、前記半導体基板の前記表面側に位置する開口部と、前記開口部から前記半導体基板中の端部まで延在する空隙を含み、
前記絶縁膜は、前記電極層の前記開口部を塞ぐように設けられる、付記１記載のコンデンサ。
（付記３）
前記第１端子は、前記絶縁膜上に設けられ、前記電極層に接続されるように、前記絶縁膜に設けられる第１コンタクトホール中に延在し、
前記第２端子は、前記絶縁膜上に設けられ、前記半導体基板に接続されるように、前記絶縁膜に設けられる第２コンタクトホール中に延在する、付記２記載のコンデンサ。
（付記４）
前記絶縁膜は、前記半導体基板の前記表面側を覆い、
前記誘電体膜は、前記半導体基板と前記絶縁膜との間に延在し、
前記絶縁膜および前記誘電体膜を貫いて、前記半導体基板に連通する第２コンタクトホールが設けられ、
前記第２端子は、前記半導体基板に接続されるように、前記第２コンタクトホール中に延在する、付記３記載のコンデンサ。
（付記５）
前記電極層は、前記誘電体膜と前記金属シリサイドとの間に設けられるポリシリコン層をさらに含む付記１乃至４のいずれか１つに記載のコンデンサ。
（付記６）
前記誘電体膜は、シリコン酸化膜、シリコン窒化膜および高誘電率膜の少なくともいずれか１つを含む付記１乃至５のいずれか1つに記載のコンデンサ。
（付記７）
前記半導体基板は、前記表面側に設けられるトレンチを有し、
前記誘電体膜は、前記トレンチの底面および側壁を覆い、
前記電極層は、前記トレンチの内面上において、前記誘電体膜を覆う、請求項１乃至6のいずれか１つに記載のコンデンサ。
（付記８）
前記電極層は、導電性のポリシリコンをさらに含み、
前記ポリシリコンは、前記トレンチの前記底面上および前記側壁の前記底面側において、前記誘電体膜上に設けられ、
前記金属シリサイドは、前記トレンチの開口側において、前記誘電体膜上に設けられる付記７記載のコンデンサ。
【符号の説明】
【0056】
１、２、３、４…コンデンサ、１０…半導体基板、１０Ｆ…表面、２０…誘電体膜、３０…電極層、３３…第１導電層、３５…第２導電層、３７…金属層、４０…絶縁膜、ＡＧ…空隙、ＣＨ１…第１コンタクトホール、ＣＨ２…第２コンタクトホール、Ｒｅ…電極抵抗、Ｒｓ…基板抵抗、ＳＰ…スペース、ＴＲ…トレンチ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】