特開 2024-135349 半導体装置及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024135349

(43)【公開日】2024-10-04

(54)【発明の名称】半導体装置及びその製造方法

(51)【国際特許分類】

   H01L 21/338 20060101AFI20240927BHJP

   H01L 29/417 20060101ALI20240927BHJP

   H01L 29/41 20060101ALI20240927BHJP

【ＦＩ】

H01L29/80 F

H01L29/80 H

H01L29/50 M

H01L29/44 P

H01L29/44 Y

【審査請求】未請求

【請求項の数】12

【出願形態】ＯＬ

(21)【出願番号】P 2023045980

(22)【出願日】2023-03-22

(71)【出願人】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(71)【出願人】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】110004026

【氏名又は名称】弁理士法人ｉＸ

(72)【発明者】

【氏名】小林 仁

(72)【発明者】

【氏名】小野村 正明

(72)【発明者】

【氏名】杉山 亨

(72)【発明者】

【氏名】吉岡 啓

(72)【発明者】

【氏名】磯部 康裕

(72)【発明者】

【氏名】大野 哲也

(72)【発明者】

【氏名】関口 秀樹

(72)【発明者】

【氏名】洪 洪

(72)【発明者】

【氏名】垣内 頼人

【テーマコード（参考）】

4M104

5F102

【Ｆターム（参考）】

4M104AA04

4M104AA07

4M104BB01

4M104BB02

4M104BB14

4M104BB18

4M104BB30

4M104CC01

4M104CC05

4M104DD08

4M104DD37

4M104DD75

4M104DD80

4M104EE03

4M104EE06

4M104EE17

4M104FF11

4M104GG08

4M104HH20

5F102FA01

5F102GB01

5F102GC01

5F102GD10

5F102GJ03

5F102GQ01

5F102GV06

5F102GV08

5F102HC01

(57)【要約】

【課題】電流コラプス現象を抑制することができる半導体装置及びその製造方法を提供すること。
【解決手段】半導体装置は、窒化物半導体層と、ソース電極と、ドレイン電極と、ゲート電極と、絶縁膜と、ゲート電極とドレイン電極との間に位置し、窒化物半導体層に接し、ドレイン電極と電気的に接続された導体層と、を備える。ドレイン電極は、窒化物半導体層に接する第１部分と、第１部分よりも導体層側に位置する第２部分とを有する。絶縁膜は、導体層とドレイン電極との間に位置する一部を有する。第２部分は、絶縁膜の一部上に設けられている。
【選択図】図２

【特許請求の範囲】

【請求項1】

第１層と、前記第１層上に設けられ、前記第１層よりもバンドギャップが広い第２層とを有する窒化物半導体層と、
前記窒化物半導体層上に設けられ、前記窒化物半導体層に接するソース電極と、
第１方向において前記ソース電極から離れて位置し、前記窒化物半導体層上に設けられ、前記窒化物半導体層に接するドレイン電極と、
前記ソース電極と前記ドレイン電極との間に位置し、前記窒化物半導体層に接しないゲート電極と、
前記ソース電極と前記ドレイン電極との間における前記窒化物半導体層上に設けられた絶縁膜と、
前記ゲート電極と前記ドレイン電極との間に位置し、前記窒化物半導体層に接し、前記ドレイン電極と電気的に接続された導体層と、
を備え、
前記ドレイン電極は、前記窒化物半導体層に接する第１部分と、前記第１方向において前記第１部分よりも前記導体層側に位置する第２部分とを有し、
前記絶縁膜は、前記導体層と前記ドレイン電極との間に位置する一部を有し、
前記第２部分は、前記絶縁膜の前記一部上に設けられている、半導体装置。

【請求項2】

前記第１方向に延びるドレイン配線部をさらに備え、
前記ドレイン電極及び前記導体層は、前記第１方向に交差する第２方向に延び、前記ドレイン配線部と接続されている、請求項１に記載の半導体装置。

【請求項3】

前記ドレイン電極の前記第２部分が前記導体層に接している、請求項１に記載の半導体装置。

【請求項4】

前記第１方向における前記導体層と、前記ドレイン電極の前記第１部分との間の距離は、前記第１方向における前記ゲート電極と前記導体層との間の距離よりも短い、請求項１～３のいずれか１つに記載の半導体装置。

【請求項5】

前記絶縁膜は、前記窒化物半導体層の表面に設けられた第１膜と、前記第１膜上に設けられ、前記第１膜よりも厚い第２膜とを有し、
前記ゲート電極は前記第１膜上に設けられ、
前記第２膜は前記ゲート電極を覆う、請求項１～３のいずれか１つに記載の半導体装置。

【請求項6】

第１層と、前記第１層上に設けられ、前記第１層よりもバンドギャップが広い第２層とを有する窒化物半導体層と、
前記窒化物半導体層上に設けられ、前記窒化物半導体層に接するソース電極と、
第１方向において前記ソース電極から離れて位置し、前記窒化物半導体層上に設けられ、前記窒化物半導体層に接するドレイン電極と、
前記ソース電極と前記ドレイン電極との間に位置し、前記窒化物半導体層に接しないゲート電極と、
前記ソース電極と前記ドレイン電極との間における前記窒化物半導体層上に設けられた絶縁膜と、
前記絶縁膜と前記ドレイン電極との間に位置し、前記ドレイン電極及び前記窒化物半導体層に接する導電部と、
を備え、
前記絶縁膜は、前記導電部と前記ドレイン電極との間に位置せず、
前記ドレイン電極は、前記窒化物半導体層に接する第１部分と、前記導電部上に設けられた第２部分とを有する、半導体装置。

【請求項7】

前記導電部は、前記ドレイン電極とは異なる組成をもつ材料からなる、請求項６に記載の半導体装置。

【請求項8】

第１層と、前記第１層上に設けられ、前記第１層よりもバンドギャップが広い第２層とを有する窒化物半導体層を準備する工程と、
前記窒化物半導体層上に絶縁膜を形成する工程と、
前記絶縁膜に、前記窒化物半導体層を露出させる第１開口を形成する工程と、
前記第１開口に導体層を形成する工程と、
前記導体層との間に前記絶縁膜の一部を残すように、前記絶縁膜に前記窒化物半導体層を露出させる第２開口を形成する工程と、
前記第２開口において前記窒化物半導体層に接する第１部分と、前記第１部分よりも前記導体層側に位置し、前記絶縁膜の前記一部上に位置する第２部分とを有するドレイン電極を形成する工程と、
を備える、半導体装置の製造方法。

【請求項9】

前記ドレイン電極を形成する工程において、前記第２部分を前記導体層に接触させる、請求項８に記載の半導体装置の製造方法。

【請求項10】

第１層と、前記第１層上に設けられ、前記第１層よりもバンドギャップが広い第２層とを有する窒化物半導体層を準備する工程と、
前記窒化物半導体層上に絶縁膜を形成する工程と、
前記絶縁膜上に金属膜を形成する工程と、
前記金属膜に含まれる金属を前記金属膜の下の前記絶縁膜に熱拡散させ、前記絶縁膜に金属拡散領域を形成する工程と、
前記絶縁膜における前記金属拡散領域に隣接する部分に、前記窒化物半導体層を露出させる第１開口を形成する工程と、
前記第１開口において前記窒化物半導体層及び前記金属拡散領域に接する第１部分と、前記金属拡散領域上に位置する第２部分とを有するドレイン電極を形成する工程と、
を備える、半導体装置の製造方法。

【請求項11】

第１層と、前記第１層上に設けられ、前記第１層よりもバンドギャップが広い第２層とを有する窒化物半導体層を準備する工程と、
前記窒化物半導体層上に絶縁膜を形成する工程と、
前記絶縁膜の一部に対するイオン注入により、前記絶縁膜の一部に改質領域を形成する工程と、
前記改質領域の一部を除去して、前記窒化物半導体層を露出させる第１開口を形成する工程と、
前記第１開口において前記窒化物半導体層及び前記改質領域に接する第１部分と、前記改質領域上に位置する第２部分とを有するドレイン電極を形成する工程と、
を備える、半導体装置の製造方法。

【請求項12】

第１層と、前記第１層上に設けられ、前記第１層よりもバンドギャップが広い第２層とを有する窒化物半導体層を準備する工程と、
前記窒化物半導体層上に絶縁膜を形成する工程と、
前記絶縁膜の一部に、前記窒化物半導体層を露出させる第１開口を形成する工程と、
前記第１開口に、前記絶縁膜よりも導電率が高い半絶縁膜を形成する工程と、
前記半絶縁膜の一部を除去して、前記窒化物半導体層を露出させる第２開口を形成する工程と、
前記第２開口において前記窒化物半導体層及び前記半絶縁膜に接する第１部分と、前記半絶縁膜上に位置する第２部分とを有するドレイン電極を形成する工程と、
を備える、半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

実施形態は、半導体装置及びその製造方法に関する。

【背景技術】

【0002】

パワーデバイスとして、窒化ガリウム系材料を用いたＨＥＭＴ（High Electron Mobility Transistor）が知られている。このようなデバイスの問題として、高電圧で動作させるとオン抵抗が増加する電流コラプス現象がある。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０２２－３００７９号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

実施形態は、電流コラプス現象を抑制することができる半導体装置及びその製造方法を提供する。

【課題を解決するための手段】

【0005】

実施形態によれば、半導体装置は、第１層と、前記第１層上に設けられ、前記第１層よりもバンドギャップが広い第２層とを有する窒化物半導体層と、前記窒化物半導体層上に設けられ、前記窒化物半導体層に接するソース電極と、第１方向において前記ソース電極から離れて位置し、前記窒化物半導体層上に設けられ、前記窒化物半導体層に接するドレイン電極と、前記ソース電極と前記ドレイン電極との間に位置し、前記窒化物半導体層に接しないゲート電極と、前記ソース電極と前記ドレイン電極との間における前記窒化物半導体層上に設けられた絶縁膜と、前記ゲート電極と前記ドレイン電極との間に位置し、前記窒化物半導体層に接し、前記ドレイン電極と電気的に接続された導体層と、を備える。前記ドレイン電極は、前記窒化物半導体層に接する第１部分と、前記第１方向において前記第１部分よりも前記導体層側に位置する第２部分とを有する。前記絶縁膜は、前記導体層と前記ドレイン電極との間に位置する一部を有する。前記第２部分は、前記絶縁膜の前記一部上に設けられている。

【図面の簡単な説明】

【0006】

【図1】第１実施形態の半導体装置の模式平面図である。

【図2】図１におけるＡ－Ａ断面図である。

【図3】第２実施形態の半導体装置の模式断面図である。

【図4】第３実施形態の半導体装置の模式断面図である。

【図5】第１実施形態の半導体装置の製造方法を示す模式断面図である。

【図6】第１実施形態の半導体装置の製造方法を示す模式断面図である。

【図7】第１実施形態の半導体装置の製造方法を示す模式断面図である。

【図8】第１実施形態の半導体装置の製造方法を示す模式断面図である。

【図9】第１実施形態の半導体装置の製造方法を示す模式断面図である。

【図10】第１実施形態の半導体装置の製造方法を示す模式断面図である。

【図11】第３実施形態の第１例による半導体装置の製造方法を示す模式断面図である。

【図12】第３実施形態の第１例による半導体装置の製造方法を示す模式断面図である。

【図13】第３実施形態の第１例による半導体装置の製造方法を示す模式断面図である。

【図14】第３実施形態の第１例による半導体装置の製造方法を示す模式断面図である。

【図15】第３実施形態の第２例による半導体装置の製造方法を示す模式断面図である。

【図16】第３実施形態の第２例による半導体装置の製造方法を示す模式断面図である。

【図17】第３実施形態の第３例による半導体装置の製造方法を示す模式断面図である。

【図18】第３実施形態の第３例による半導体装置の製造方法を示す模式断面図である。

【図19】第３実施形態の第３例による半導体装置の製造方法を示す模式断面図である。

【図20】第３実施形態の第３例による半導体装置の製造方法を示す模式断面図である。

【発明を実施するための形態】

【0007】

以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ構成には同じ符号を付している。

【0008】

［第１実施形態］
図１は、第１実施形態の半導体装置１の模式平面図である。図２は、図１におけるＡ－Ａ断面図である。図面において、互いに直交する２方向を第１方向Ｘ及び第２方向Ｙとする。第１方向Ｘ及び第２方向Ｙに直交する方向を、第３方向Ｚとする。本明細書において、厚さ方向は、第３方向Ｚに沿う。

【0009】

図２に示すように、第１実施形態の半導体装置１は、窒化物半導体層１０を備える。窒化物半導体層１０は、第１層１１と第２層１２とを有する。第２層１２は、第３方向Ｚにおいて第１層１１上に設けられている。第２層１２のバンドギャップは、第１層１１のバンドギャップよりも広い。例えば、第１層１１はＧａＮ層であり、第２層１２はＡｌＧａＮ層である。第１層１１における第２層１２との界面近傍に２次元電子ガス１３が分布する。窒化物半導体層１０の厚さは、例えば、５μｍである。第２層１２の厚さは、第１層１１の厚さよりも薄く、例えば、３０ｎｍである。

【0010】

半導体装置１は、窒化物半導体層１０を支持する基板１００をさらに備えることができる。基板１００として、例えば、シリコン基板を用いることができる。

【0011】

半導体装置１は、窒化物半導体層１０上に設けられたソース電極３０と、第１方向Ｘにおいてソース電極３０から離れて位置し、窒化物半導体層１０上に設けられたドレイン電極４０とを備える。ソース電極３０及びドレイン電極４０は、例えば、Ｔｉ、Ａｌ、ＴｉＮの少なくとも１つを含むことができる。

【0012】

ソース電極３０は、窒化物半導体層１０に接する。ソース電極３０は、窒化物半導体層１０にオーミック接触する。図２に示す例では、ソース電極３０は、第２層１２に接する。

【0013】

半導体装置１は、ゲート電極５０をさらに備える。ゲート電極５０は、第１方向Ｘにおいてソース電極３０とドレイン電極４０との間に位置する。ゲート電極５０は、例えば、ＴｉＮを含むことができる。ゲート電極５０の厚さは、例えば、５０ｎｍである。ドレイン電極４０とゲート電極５０との間の第１方向Ｘにおける距離（最短距離）は、ソース電極３０とゲート電極５０との間の第１方向Ｘにおける距離（最短距離）よりも長い。

【0014】

半導体装置１は、ソース電極３０とドレイン電極４０との間における窒化物半導体層１０上に設けられた絶縁膜２０をさらに備える。絶縁膜２０は、窒化物半導体層１０の表面に設けられた第１膜２１と、第１膜２１上に設けられた第２膜２２とを有する。ゲート電極５０と窒化物半導体層１０との間に第１膜２１が設けられ、ゲート電極５０は窒化物半導体層１０に接していない。第２膜２２は、ゲート電極５０を覆っている。第１膜２１及び第２膜２２として、例えば、シリコン窒化膜を用いることができる。第１膜２１の厚さは、第２膜２２の厚さよりも薄く、例えば、２０ｎｍ以上４０ｎｍ以下である。第２膜２２の厚さは、例えば、１００ｎｍ以上２００ｎｍ以下である。

【0015】

半導体装置１は、導体層６０をさらに備える。導体層６０は、第１方向Ｘにおいてゲート電極５０とドレイン電極４０との間に位置する。導体層６０は、窒化物半導体層１０に接している。図２に示す例では、導体層６０は、第２層１２の表面に接している。導体層６０の下面は、第２層１２の厚さ方向の途中に位置してもよい。導体層６０は、２次元電子ガス１３に達しなければよい。導体層６０は、窒化物半導体層１０とオーミック接触していても、オーミック接触していなくてもよい。導体層６０の材料として、例えば、タングステン、または、不純物がドープされた多結晶シリコンなどを用いることができる。

【0016】

図２は、半導体装置１における１つのセルの断面を表す。１つのセルは、上述した構成を有する。半導体装置１において、複数のセルが第１方向Ｘに繰り返されている。なお、図３以降の断面図においても、１つのセルの断面を表す。

【0017】

導体層６０は、ドレイン電極４０と電気的に接続されている。第１実施形態においては、導体層６０は、図１に示すドレイン配線部４５を介して、ドレイン電極４０と電気的に接続されている。

【0018】

図１に示すように、半導体装置１は、第１方向Ｘに延びるドレイン配線部４５を備えることができる。複数のドレイン電極４０及び複数の導体層６０が、ドレイン配線部４５と接続され、ドレイン配線部４５から第２方向Ｙに延びている。それぞれのドレイン電極４０は、第１方向Ｘにおいて２つの導体層６０の間に位置する。

【0019】

また、半導体装置１は、第１方向Ｘに延びるソース配線部３５と、第１方向Ｘに延びるゲート配線部５５とを備えることができる。ソース配線部３５は、第２方向Ｙにおいてドレイン配線部４５から離れて位置する。ゲート配線部５５は、第２方向Ｙにおいてドレイン配線部４５とソース配線部３５との間に位置する。

【0020】

複数のソース電極３０が、ソース配線部３５と接続され、ソース配線部３５からドレイン配線部４５に向かって第２方向Ｙに延びている。複数のゲート電極５０が、ゲート配線部５５と接続され、ゲート配線部５５からドレイン配線部４５に向かって第２方向Ｙに延びている。それぞれのソース電極３０は、第１方向Ｘにおいて２つのゲート電極５０の間に位置する。

【0021】

外部回路から、ドレイン配線部４５を介して複数のドレイン電極４０及び複数の導体層６０にドレイン電位が与えられ、ソース配線部３５を介して複数のソース電極３０にソース電位が与えられ、ゲート配線部５５を介して複数のゲート電極５０にゲート電位が与えられる。半導体装置１の動作時において、ドレイン電位はソース電位より高い電位である。

【0022】

図２に示すように、ドレイン電極４０は、第１部分４１と第２部分４２とを有する。第１部分４１と第２部分４２とは、同材料で一体に設けられている。第１部分４１は、窒化物半導体層１０に接する。この例では、第１部分４１は第２層１２に接する。第２部分４２は、第１方向Ｘにおいて第１部分４１よりも導体層６０側に位置する。

【0023】

絶縁膜２０は、第１方向Ｘにおいて導体層６０とドレイン電極４０との間に位置する一部２０ａを有する。ドレイン電極４０の第２部分４２は、絶縁膜２０の一部２０ａ上に設けられている。ドレイン電極４０の第２部分４２と、窒化物半導体層１０との間に、絶縁膜２０の一部２０ａが設けられている。

【0024】

第１方向Ｘにおける導体層６０と第１部分４１との間の距離（最短距離）は、第１方向Ｘにおけるゲート電極５０と導体層６０との間の距離（最短距離）よりも短い。すなわち、導体層６０は、第１方向Ｘにおいて、ゲート電極５０よりもドレイン電極４０に近い位置に設けられている。

【0025】

一般に、プロセス上、ドレイン電極４０の一部（第２部分４２）が、絶縁膜２０上に乗り上げて形成されやすい。この場合、ドレイン電極４０とソース電極３０との間に高電圧が印加されると、ドレイン電極４０が乗り上げた絶縁膜２０の一部２０ａに電界が集中し、窒化物半導体層１０から電子が絶縁膜２０に移動して、絶縁膜２０中にトラップされやすくなる。絶縁膜２０中にトラップされた電子により、その下の２次元電子ガス１３が空乏化しやすくなり、時間経過に伴ってオン抵抗が増加する電流コラプス現象が生じ得る。

【0026】

本実施形態によれば、ドレイン電極４０との間に絶縁膜２０の一部２０ａを挟むように、ドレイン電極４０と電気的に接続された導体層６０をドレイン電極４０の近くに設けている。これにより、ドレイン電極４０とソース電極３０との間に高電圧が印加されても、絶縁膜２０の一部２０ａに電界が集中しにくくし、絶縁膜２０の一部２０ａにトラップされる電子を低減して、電流コラプス現象を抑制することができる。

【0027】

［第２実施形態］
図３は、第２実施形態の半導体装置２の模式断面図である。

【0028】

第２実施形態の半導体装置２において、ドレイン電極４０の第２部分４２が導体層６０に接することで、導体層６０がドレイン電極４０と電気的に接続されている。第２部分４２は、第１部分４１から、絶縁膜２０の一部２０ａの上面上を導体層６０に向かって延び、導体層６０の上面の少なくとも一部に接している。これにより、ドレイン電極４０とソース電極３０との間に高電圧が印加されても、絶縁膜２０の一部２０ａに電界が集中しにくくし、絶縁膜２０の一部２０ａにトラップされる電子を低減して、電流コラプス現象を抑制することができる。

【0029】

［第３実施形態］
図４は、第３実施形態の半導体装置３の模式断面図である。

【0030】

半導体装置３は、第１方向Ｘにおいて絶縁膜２０とドレイン電極４０との間に位置する導電部７０を備える。導電部７０は、窒化物半導体層１０に接している。図４に示す例では、導電部７０は、第２層１２の表面に接している。導電部７０の下面は、第２層１２の厚さ方向の途中に位置してもよい。導電部７０は、２次元電子ガス１３に達しなければよい。導電部７０は、窒化物半導体層１０とオーミック接触していても、オーミック接触していなくてもよい。また、導電部７０は、ドレイン電極４０に接し、ドレイン電極４０と電気的に接続されている。

【0031】

導電部７０とドレイン電極４０との間に絶縁膜２０が設けられていない。絶縁膜２０上に、ドレイン電極４０が乗り上げて位置しない。ドレイン電極４０の第２部分４２は、絶縁膜２０ではなく、導電部７０の上に乗り上げて設けられている。このため、ドレイン電極４０とソース電極３０との間に高電圧が印加されても、導電部７０中の電子はドレイン電極４０に流れ、導電部７０中に電子が蓄積されにくい。これにより、電流コラプス現象を抑制することができる。

【0032】

導電部７０は、後述するように、ドレイン電極４０を形成する工程とは別の工程により形成することができる。例えば、導電部７０は、ドレイン電極４０とは異なる組成をもつ材料からなる。

【0033】

導電部７０の材料として、例えば、前述した導体層６０と同じ材料を用いることができる。また、絶縁膜２０の一部に金属を拡散させることで、導電部７０とすることができる。また、イオン注入により絶縁膜２０の一部に結晶欠陥を生じさせることで、導電部７０とすることができる。また、導電部７０として、絶縁膜２０よりも導電率が高い半絶縁膜を用いることができる。

【0034】

［半導体装置の製造方法］
次に、図５～図１０を参照して、第１実施形態の半導体装置の製造方法について説明する。

【0035】

第１実施形態の半導体装置の製造方法は、図５に示すように、窒化物半導体層１０を準備する工程を備える。窒化物半導体層１０は、例えば、ＭＯＣＶＤ（metal organic chemical vapor deposition）法により、基板１００上に形成することができる。

【0036】

第１実施形態の半導体装置の製造方法は、窒化物半導体層１０上に絶縁膜２０を形成する工程を備える。絶縁膜２０を形成する工程は、窒化物半導体層１０上に第１膜２１を形成する工程を有する。第１膜２１として、例えば、シリコン窒化膜をＣＶＤ（Chemical Vapor Deposition）法により形成することができる。

【0037】

第１実施形態の半導体装置の製造方法は、第１膜２１上にゲート電極５０を形成する工程を備える。ゲート電極５０として、例えば、ＴｉＮ膜をスパッタ法により形成することができる。

【0038】

絶縁膜２０を形成する工程は、図６に示すように、ゲート電極５０を覆うように、第１膜２１上に第２膜２２を形成する工程を有する。第２膜２２として、例えば、シリコン窒化膜をＣＶＤ法により形成することができる。

【0039】

第１実施形態の半導体装置の製造方法は、図７に示すように、絶縁膜２０に、窒化物半導体層１０を露出させる第１開口２０ｂを形成する工程を備える。第１開口２０ｂは、例えば、ＲＩＥ（Reactive Ion Etching）法により形成することができる。

【0040】

第１実施形態の半導体装置の製造方法は、第１開口２０ｂに導体層６０を形成する工程を備える。導体層６０を形成する工程は、図８に示すように、絶縁膜２０上及び第１開口２０ｂに導電膜６１を形成する工程を有する。導電膜６１として、例えば、タングステン膜、または不純物がドープされた多結晶シリコン膜をＣＶＤ法により形成することができる。

【0041】

導体層６０を形成する工程は、絶縁膜２０上の導電膜６１を、例えば、ＣＭＰ（Chemical Mechanical Polishing）法、またはエッチバック法により除去する工程を有する。これにより、図９に示すように、絶縁膜２０の第１開口２０ｂに導体層６０が形成される。

【0042】

第１実施形態の半導体装置の製造方法は、図１０に示すように、絶縁膜２０に第２開口２０ｃを形成する工程を備える。また、第２開口２０ｃと同時に、絶縁膜２０に第３開口２０ｄを形成することができる。第２開口２０ｃ及び第３開口２０ｄは、例えば、マスク９１を用いたＲＩＥ法により形成することができる。マスク９１として、例えば、レジストマスクを用いることができる。

【0043】

第２開口２０ｃ及び第３開口２０ｄにおいて、窒化物半導体層１０は絶縁膜２０から露出する。第２開口２０ｃは、導体層６０との間に絶縁膜２０の一部２０ａを残すように形成される。第１方向Ｘにおける導体層６０と第２開口２０ｃとの間に、絶縁膜２０の一部２０ａが位置する。

【0044】

第２開口２０ｃ及び第３開口２０ｄを形成した後、マスク９１は除去される。マスク９１を除去した後、第１実施形態の半導体装置の製造方法は、ドレイン電極４０を形成する工程を備える。

【0045】

図２に示すように、ドレイン電極４０は、第２開口２０ｃにおいて窒化物半導体層１０に接する第１部分４１と、第１部分４１よりも導体層６０側に位置し、絶縁膜２０の一部２０ａ上に位置する第２部分４２とを有する。

【0046】

また、ドレイン電極４０と同時に、ソース電極３０を形成することができる。ドレイン電極４０及びソース電極３０は、例えば、スパッタ法により形成することができる。ソース電極３０は、第３開口２０ｄにおいて窒化物半導体層１０に接する。また、ソース電極３０の一部は、絶縁膜２０上に位置する。

【0047】

ドレイン電極４０を形成する工程において、第２部分４２を導体層６０の上面に接触させることで、図３に示す第２実施形態の半導体装置２が得られる。

【0048】

次に、図１１～図１４を参照して、第３実施形態の第１例による半導体装置の製造方法について説明する。なお、図１１以降の製造方法において、窒化物半導体層１０、絶縁膜２０、ゲート電極５０、及びソース電極３０は、上記第１実施形態と同様に形成され、その説明は省略することがある。

【0049】

第３実施形態の第１例による半導体装置の製造方法において、前述した図６に示す絶縁膜２０を形成する工程までは、第１実施形態と同様に進められる。

【0050】

この後、第３実施形態の第１例による半導体装置の製造方法は、図１１に示すように、絶縁膜２０上に金属膜７１を形成する工程を備える。金属膜７１は、例えば、Ｔｉ及びＡｌの少なくともいずれかを含むことができる。金属膜７１は、例えば、スパッタ法で形成することができる。

【0051】

第３実施形態の第１例による半導体装置の製造方法は、金属膜７１に含まれる金属を金属膜７１の下の絶縁膜２０に熱拡散させる工程を備える。金属膜７１に含まれる金属を、例えば、ＲＴＡ（Rapid Thermal Anneal）法により熱拡散させる。このときの加熱温度は、例えば、５００℃以上１２００℃以下とすることができる。

【0052】

金属膜７１に含まれる金属の熱拡散により、図１２に示すように、絶縁膜２０に金属拡散領域７２が形成される。

【0053】

第３実施形態の第１例による半導体装置の製造方法は、図１３に示すように、絶縁膜２０に第１開口２０ｅを形成する工程を備える。第１開口２０ｅは、例えば、マスク９２を用いたＲＩＥ法により形成することができる。マスク９２として、例えば、レジストマスクを用いることができる。第１開口２０ｅは、絶縁膜２０における金属拡散領域７２に隣接する部分に形成される。また、第１開口２０ｅと同時に、絶縁膜２０に第２開口２０ｆを形成することができる。第１開口２０ｅ及び第２開口２０ｆにおいて、窒化物半導体層１０は絶縁膜２０から露出する。

【0054】

第１開口２０ｅ及び第２開口２０ｆを形成した後、マスク９２は除去される。マスク９２を除去した後、第３実施形態の第１例による半導体装置の製造方法は、図１４に示すようにドレイン電極４０を形成する工程を備える。

【0055】

ドレイン電極４０は、第１開口２０ｅにおいて窒化物半導体層１０に接する第１部分４１と、金属拡散領域７２上に位置する第２部分４２とを有する。第１部分４１は、金属拡散領域７２の側面にも接している。金属拡散領域７２上には金属膜７１が残り、第２部分４２は、金属膜７１を介して金属拡散領域７２上に位置する。金属拡散領域７２及び金属膜７１が、図４に示す半導体装置３における導電部７０に対応する。

【0056】

また、ドレイン電極４０と同時に、ソース電極３０を形成することができる。ソース電極３０は、第２開口２０ｆにおいて窒化物半導体層１０に接する。

【0057】

次に、図１５及び図１６を参照して、第３実施形態の第２例による半導体装置の製造方法について説明する。

【0058】

第３実施形態の第２例による半導体装置の製造方法において、前述した図６に示す絶縁膜２０を形成する工程までは、第１実施形態と同様に進められる。

【0059】

この後、第３実施形態の第２例による半導体装置の製造方法は、図１５に示すように、絶縁膜２０の一部に改質領域７３を形成する工程を備える。改質領域７３を形成する工程は、絶縁膜２０にマスク９３を形成する工程と、マスク９３から露出する絶縁膜２０の一部に対するイオン注入工程とを有する。マスク９３として、例えば、レジストマスクを用いることができる。例えば、ＳｉまたはＡｒが絶縁膜２０の一部に打ち込まれ、絶縁膜２０中に結晶欠陥を生じさせる。絶縁膜２０中の結晶欠陥により導電性を持った改質領域７３が形成される。

【0060】

第３実施形態の第２例による半導体装置の製造方法は、図１６に示すように、改質領域７３の一部を除去して、窒化物半導体層１０を露出させる第１開口２０ｇを形成する工程を備える。

【0061】

例えば、マスク９４を用いたＲＩＥ法により、マスク９４から露出する改質領域７３の一部を除去して、第１開口２０ｇを形成することができる。また、第１開口２０ｇと同時に、絶縁膜２０に第２開口２０ｈを形成することができる。

【0062】

第１開口２０ｇ及び第２開口２０ｈを形成した後、マスク９４は除去される。マスク９４を除去した後、第３実施形態の第２例による半導体装置の製造方法は、ドレイン電極４０を形成する工程を備える。また、ドレイン電極４０と同時に、第２開口２０ｈにソース電極３０を形成することができる。

【0063】

ドレイン電極４０は、第１開口２０ｇにおいて窒化物半導体層１０に接する第１部分４１と、改質領域７３上に位置する第２部分４２とを有する。第１部分４１は、改質領域７３の側面にも接する。改質領域７３が、図４に示す半導体装置３における導電部７０に対応する。

【0064】

次に、図１７～図２０を参照して、第３実施形態の第３例による半導体装置の製造方法について説明する。

【0065】

第３実施形態の第３例による半導体装置の製造方法において、前述した図６に示す絶縁膜２０を形成する工程までは、第１実施形態と同様に進められる。

【0066】

この後、第３実施形態の第３例による半導体装置の製造方法は、図１７に示すように、絶縁膜２０の一部に、窒化物半導体層１０を露出させる第１開口２０ｉを形成する工程を備える。例えば、マスク９５を用いたＲＩＥ法により、第１開口２０ｉを形成することができる。マスク９５として、例えば、レジストマスクを用いることができる。

【0067】

第３実施形態の第３例による半導体装置の製造方法は、第１開口２０ｉを形成した後、図１８に示すように、半絶縁膜７４を形成する工程を備える。半絶縁膜７４は、絶縁膜２０上及び第１開口２０ｉに連続して形成される。半絶縁膜７４は、例えば、ＣＶＤ法により形成することができる。

【0068】

半絶縁膜７４の導電率は、絶縁膜２０の導電率よりも高い。半絶縁膜７４として、例えば、シリコン窒化膜を用いることができる。シリコン窒化膜における窒素の組成比は４０％以上５５％以下にすることができる。また、半絶縁膜７４として、ＳＩＰＯＳ（Semi-Insulated POlycrystalline Silicon）膜を用いることもできる。

【0069】

第３実施形態の第３例による半導体装置の製造方法は、第１開口２０ｉに形成された半絶縁膜７４の一部を除去して、第２開口２０ｊを形成する工程を備える。図１９に示すように、第２開口２０ｊにおいて、窒化物半導体層１０が半絶縁膜７４及び絶縁膜２０から露出する。

【0070】

例えば、マスク９６を用いたＲＩＥ法により、第２開口２０ｊを形成することができる。マスク９６として、例えば、レジストマスクを用いることができる。また、第２開口２０ｊと同時に、絶縁膜２０に第３開口２０ｋを形成することができる。

【0071】

第２開口２０ｊ及び第３開口２０ｋを形成した後、マスク９６は除去される。マスク９６を除去した後、絶縁膜２０上の半絶縁膜７４を除去する。図２０に示すように、第２開口２０ｊに隣接する部分に半絶縁膜７４が残される。例えば、ＣＭＰ法またはエッチバック法により、絶縁膜２０上の半絶縁膜７４を除去することができる。

【0072】

第３実施形態の第３例による半導体装置の製造方法は、第２開口２０ｊにドレイン電極４０を形成する工程を備える。また、ドレイン電極４０と同時に、第３開口２０ｋにソース電極３０を形成することができる。

【0073】

ドレイン電極４０は、第２開口２０ｊにおいて窒化物半導体層１０に接する第１部分４１と、半絶縁膜７４上に位置する第２部分４２とを有する。第１部分４１は、半絶縁膜７４の側面にも接する。半絶縁膜７４が、図４に示す半導体装置３における導電部７０に対応する。

【0074】

また、第３実施形態の第３例による半導体装置の製造方法と同じ工程により、タングステン、または、不純物がドープされた多結晶シリコンなどの導電膜を第１開口２０ｉに形成して、図４に示す半導体装置３における導電部７０を形成することができる。

【0075】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0076】

１～３…半導体装置、１０…窒化物半導体層、１１…第１層、１２…第２層、１３…２次元電子ガス、２０…絶縁膜、２０ａ…絶縁膜の一部、２１…第１膜、２２…第２膜、３０…ソース電極、３５…ソース配線部、４０…ドレイン電極、４１…第１部分、４２…第２部分、４５…ドレイン配線部、５０…ゲート電極、５５…ゲート配線部、６０…導体層、７０…導電部、７１…金属膜、７２…金属拡散領域、７３…改質領域、７４…半絶縁膜、１００…基板

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】