特開 2024-135350 半導体記憶装置およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024135350

(43)【公開日】2024-10-04

(54)【発明の名称】半導体記憶装置およびその製造方法

(51)【国際特許分類】

   H10B 43/27 20230101AFI20240927BHJP

   H10B 43/50 20230101ALI20240927BHJP

   H01L 21/336 20060101ALI20240927BHJP

   H01L 21/3205 20060101ALI20240927BHJP

   H01L 21/768 20060101ALI20240927BHJP

【ＦＩ】

H10B43/27

H10B43/50

H01L29/78 371

H01L21/88 P

H01L21/90 B

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2023045982

(22)【出願日】2023-03-22

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100120031

【弁理士】

【氏名又は名称】宮嶋 学

(74)【代理人】

【識別番号】100107582

【弁理士】

【氏名又は名称】関根 毅

(74)【代理人】

【識別番号】100118843

【弁理士】

【氏名又は名称】赤岡 明

(72)【発明者】

【氏名】山田 拓也

(72)【発明者】

【氏名】有隅 修

【テーマコード（参考）】

5F033

5F083

5F101

【Ｆターム（参考）】

5F033HH04

5F033HH08

5F033HH11

5F033HH19

5F033JJ18

5F033JJ19

5F033JJ33

5F033NN06

5F033NN07

5F033PP06

5F033QQ31

5F033QQ48

5F033RR04

5F033VV16

5F033XX08

5F083EP18

5F083EP22

5F083EP32

5F083EP76

5F083ER21

5F083GA10

5F083GA27

5F083JA03

5F083JA04

5F083JA19

5F083JA36

5F083JA37

5F083JA39

5F083MA05

5F083MA06

5F083MA16

5F083MA19

5F083PR05

5F083PR40

5F083ZA01

5F101BA46

5F101BA47

5F101BB02

5F101BD16

5F101BD22

5F101BD30

5F101BD34

5F101BE07

5F101BH13

(57)【要約】

【課題】スリット内の配線に大きなボイドが発生することを抑制し、配線抵抗の上昇を抑制することができる半導体記憶装置およびその製造方法を提供する。
【解決手段】本実施形態による半導体記憶装置は、第１導電層を備える。積層体は、第１導電層の第１方向に、複数の電極膜と複数の第１絶縁膜とを該第１方向に交互に積層して構成されている。柱状体は、積層体を第１方向に貫通して設けられた半導体層を含む。第２絶縁膜は、積層体を第１方向に貫通して設けられたスリットの内壁に設けられている。配線は、スリット内において第２絶縁膜の内側に設けられ、第２絶縁膜によって複数の電極膜に対して電気的に分離され、第１導電層に電気的に接続されている。第３絶縁膜は、第１導電層内に第1方向に対して交差する第１面内に延伸する。第３絶縁膜は、スリットの内壁から配線へ向かって突出している。
【選択図】図５Ａ

【特許請求の範囲】

【請求項1】

第１導電層と、
前記第１導電層の第１方向に、複数の電極膜と複数の第１絶縁膜とを該第１方向に交互に積層して構成された積層体と、
前記積層体を前記第１方向に貫通して設けられた半導体層を含む柱状体と、
前記積層体を前記第１方向に貫通して設けられたスリットの内壁に設けられた第２絶縁膜と、
前記スリット内において前記第２絶縁膜の内側に設けられ、前記第２絶縁膜によって前記複数の電極膜に対して電気的に分離され、前記第１導電層に電気的に接続された配線と、
前記第１導電層内に前記第1方向に対して交差する第１面内に延伸する第３絶縁膜とを備え、
前記第３絶縁膜は、前記スリットの内壁から前記配線へ向かって突出している、半導体記憶装置。

【請求項2】

前記スリットの内壁から突出する前記第３絶縁膜の先端部は、前記第２絶縁膜内にあり、前記配線まで達していない、請求項１に記載の半導体記憶装置。

【請求項3】

前記スリットは、前記第１面内の第２方向へ延伸し、
前記第２方向に対して垂直な断面において、前記スリットの底部は、略矩形または略円形の形状を有する、請求項１に記載の半導体記憶装置。

【請求項4】

前記スリットは、前記第１面内の第２方向へ延伸し、
前記第２方向に対して垂直な断面において、前記スリットの底部の側面は、前記第１面に対して略垂直である、請求項１に記載の半導体記憶装置。

【請求項5】

前記スリットは、前記第１面内の第２方向へ延伸し、
前記第２方向に対して垂直な断面において、前記スリットの底部における前記配線内に、少なくとも２つのボイドが設けられている、請求項１に記載の半導体記憶装置。

【請求項6】

前記第３絶縁膜は、少なくともシリコンおよび酸素を含有する膜である、請求項１から請求項５のいずれか一項に記載の半導体記憶装置。

【請求項7】

前記第３絶縁膜は、少なくともシリコン、酸素およびフッ素を含有する膜である、請求項１から請求項５のいずれか一項に記載の半導体記憶装置。

【請求項8】

前記第１導電層には、ドープドポリシリコンが用いられている、請求項１に記載の半導体記憶装置。

【請求項9】

第１導電材料と第１犠牲膜と第２導電材料とを第１方向に積層して第１積層体を形成し、
前記第１積層体の前記第１方向に、複数の第２犠牲膜と複数の第１絶縁膜とを該第１方向に交互に積層して第２積層体を形成し、
前記第２積層体を前記第１方向に貫通して設けられた半導体層を含む柱状体を形成し、
前記第２積層体を前記第１方向に貫通して設けられたスリットを形成し、
前記スリットを介して前記第１犠牲膜を除去し、
前記スリットの内壁、並びに、前記第１犠牲膜のあった前記第１導電材料と前記第２導電材料との間の空間の内壁に第３導電材料を形成し、
前記スリットの内壁、並びに、前記第１導電材料と前記第２導電材料との間の前記第３導電材料の隙間に第３絶縁膜を形成し、
前記第３導電材料の隙間に形成された前記第３絶縁膜を残置させつつ、前記スリットの内壁に形成された前記第３絶縁膜を除去し、
前記第１導電材料と前記第２導電材料との間の前記空間に前記第３導電材料を残置させつつ、前記スリットの内壁に形成された前記第３導電材料を除去して、前記第３絶縁膜を前記第３導電材料から前記スリットの内側に向かって突出させ、
前記スリットの内壁に第２絶縁膜を形成し、
前記スリット内の前記第２絶縁膜の内側に配線の材料を埋め込むことを具備する半導体記憶装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本実施形態は、半導体記憶装置およびその製造方法に関する。

【背景技術】

【0002】

複数のメモリセルを三次元的に配列した立体型メモリセルアレイを備えるＮＡＮＤ型フラッシュメモリが開発されている。このようなメモリセルアレイは、複数のワード線を積層して構成された積層体と、その積層体を貫通するスリットとを備える。そのスリット内には、メモリセルアレイの下のソース層に接続される配線が設けられている。

【0003】

しかし、スリットがソース層の近傍においてソース層方向へ大きく広がることがある。この場合、配線に大きなボイドが発生し、配線抵抗が上昇するおそれがある。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０２１－１４５０６３号公報

【特許文献2】特開２０２１－０３４７１７号公報

【特許文献3】特開２０１９－１６９５６８号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

スリット内の配線に大きなボイドが発生することを抑制し、配線抵抗の上昇を抑制することができる半導体記憶装置およびその製造方法を提供する。

【課題を解決するための手段】

【0006】

本実施形態による半導体記憶装置は、第１導電層を備える。積層体は、第１導電層の第１方向に、複数の電極膜と複数の第１絶縁膜とを該第１方向に交互に積層して構成されている。柱状体は、積層体を第１方向に貫通して設けられた半導体層を含む。第２絶縁膜は、積層体を第１方向に貫通して設けられたスリットの内壁に設けられている。配線は、スリット内において第２絶縁膜の内側に設けられ、第２絶縁膜によって複数の電極膜に対して電気的に分離され、第１導電層に電気的に接続されている。第３絶縁膜は、第１導電層内に第1方向に対して交差する第１面内に延伸する。第３絶縁膜は、スリットの内壁から配線へ向かって突出している。

【図面の簡単な説明】

【0007】

【図1】第１実施形態に係る半導体記憶装置の構成例を示す断面図。

【図2】積層体を示す模式平面図。

【図3】３次元構造のメモリセルを例示する模式断面図。

【図4】３次元構造のメモリセルを例示する模式断面図。

【図5A】第１実施形態による柱状体、スリットおよびスリット内の配線の構成例を示す断面図。

【図5B】図５Ａの柱状体、スリットおよびスリット内の配線の構成例を示す斜視図。

【図6】第１実施形態による柱状体、スリットおよびスリット内の配線の構成例を示す断面図。

【図7】第１実施形態による半導体記憶装置の製造方法の一例を示す断面図。

【図8】図７に続く、製造方法の一例を示す断面図。

【図9】図８に続く、製造方法の一例を示す断面図。

【図10】図９に続く、製造方法の一例を示す断面図。

【図11】図１０に続く、製造方法の一例を示す断面図。

【図12】図１１に続く、製造方法の一例を示す断面図。

【図13】比較例による柱状体およびスリットの断面図。

【発明を実施するための形態】

【0008】

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものである。明細書と図面において、同一の要素には同一の符号を付す。

【0009】

（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置１の構成例を示す断面図である。以下、積層体２０の積層方向をＺ方向とする。Ｚ方向と交差、例えば、直交する１つの方向をＹ方向とする。Ｚ方向およびＹ方向のそれぞれと交差、例えば、直交する１つの方向をＸ方向とする。

【0010】

半導体記憶装置１は、メモリセルアレイを有するアレイチップ２と、ＣＭＯＳ回路を有するＣＭＯＳチップ３とを備えている。アレイチップ２とＣＭＯＳチップ３とは、貼合面Ｂ１において貼合されており、貼合面において接合された配線を介して互いに電気的に接続されている。図１では、ＣＭＯＳチップ３上にアレイチップ２が搭載された状態を示している。

【0011】

ＣＭＯＳチップ３は、基板３０と、トランジスタ３１と、ビア３２と、配線３３および３４と、層間絶縁膜３５とを備える。

【0012】

基板３０は、例えば、シリコン基板等の半導体基板である。トランジスタ３１は、基板３０の上に設けられたＮＭＯＳ又はＰＭＯＳのトランジスタである。トランジスタ３１は、例えば、アレイチップ２のメモリセルアレイを制御するＣＭＯＳ回路を構成する。トランジスタ３１は、複数の論理回路の例である。基板３０上には、トランジスタ３１以外の抵抗素子、容量素子等の半導体素子が形成されていてもよい。

【0013】

ビア３２は、トランジスタ３１と配線３３との間、あるいは、配線３３と配線３４との間を電気的に接続する。配線３３および３４は、層間絶縁膜３５内において多層配線構造を構成する。配線３４は、層間絶縁膜３５内に埋め込まれ、層間絶縁膜３５の表面にほぼ面一に露出されている。配線３３および３４は、トランジスタ３１等に電気的に接続される。ビア３２、配線３３および３４には、例えば、銅、タングステン等の低抵抗金属が用いられる。層間絶縁膜３５は、トランジスタ３１、ビア３２、配線３３および３４を被覆し保護する。層間絶縁膜３５には、例えば、シリコン酸化膜等の絶縁膜が用いられる。

【0014】

アレイチップ２は、積層体２０と、柱状体ＣＬと、スリットＳＴ（ＬＩ）と、ソース層ＢＳＬと、金属層４０と、コンタクト２９と、ボンディングパッド５０とを備えている。

【0015】

積層体２０は、トランジスタ３１の上方に設けられており、基板３０に対してＺ方向に位置する。積層体２０は、Ｚ方向に沿って複数の電極膜２１および複数の絶縁膜２２を交互に積層して構成されている。積層体２０は、メモリセルアレイを構成する。電極膜２１には、例えば、タングステン等の導電性金属が用いられる。絶縁膜２２には、例えば、シリコン酸化膜等の絶縁膜が用いられる。絶縁膜２２は、電極膜２１同士を絶縁する。すなわち、複数の電極膜２１は、相互に絶縁状態で積層されている。電極膜２１および絶縁膜２２のそれぞれの積層数は、任意である。絶縁膜２２は、例えば、ポーラス絶縁膜またはエアギャップであってもよい。

【0016】

積層体２０のＺ方向の上端および下端の１つまたは複数の電極膜２１は、それぞれソース側選択ゲートＳＧＳおよびドレイン側選択ゲートＳＧＤとして機能する。ソース側選択ゲートＳＧＳとドレイン側選択ゲートＳＧＤとの間の電極膜２１は、ワード線ＷＬとして機能する。ワード線ＷＬは、メモリセルＭＣのゲート電極である。ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタのゲート電極である。ソース側選択ゲートＳＧＳは、積層体２０の上部領域に設けられる。ドレイン側選択ゲートＳＧＤは、積層体２０の下部領域に設けられる。上部領域は、積層体２０の、ＣＭＯＳチップ３に近い側の領域を指し、下部領域は、積層体２０の、ＣＭＯＳチップ３から遠い側（金属層４０に近い側）の領域を指す。

【0017】

半導体記憶装置１は、ソース側選択トランジスタとドレイン側選択トランジスタとの間に直列に接続された複数のメモリセルＭＣを有する。ソース側選択トランジスタ、メモリセルＭＣ、および、ドレイン側選択トランジスタが直列に接続された構造は“メモリストリング”または“ＮＡＮＤストリング”と呼ばれる。メモリストリングは、例えば、ビア２８を介してビット線ＢＬに接続される。ビット線ＢＬは、積層体２０の下方に設けられ、Ｘ方向（図１の紙面方向）に延在している配線２３である。

【0018】

積層体２０内には、複数の柱状体ＣＬが設けられている。柱状体ＣＬは、積層体２０内において積層体の積層方向（Ｚ方向）に該積層体２０を貫通するように延在し、ビット線ＢＬに接続されたビア２８からソース層ＢＳＬまで設けられている。柱状体ＣＬの内部構造は後述する。なお、本実施形態においては、柱状体ＣＬは高アスペクト比であるため、Ｚ方向に２段に分けて形成している。しかし、柱状体ＣＬは１段であっても問題無い。

【0019】

また、積層体２０内には、複数のスリットＳＴ（ＬＩ）が設けられている。スリットＳＴ（ＬＩ）は、Ｘ方向に延在し、かつ、積層体２０の積層方向（Ｚ方向）に該積層体２０を貫通している。スリットＳＴ（ＬＩ）内には、シリコン酸化膜等の絶縁膜が充填されており、絶縁膜は板状に構成される。スリットＳＴ（ＬＩ）は、積層体２０の電極膜２１を電気的に分離している。代替的に、スリットＳＴ（ＬＩ）の内壁にシリコン酸化膜等の絶縁膜を被覆し、さらに絶縁膜の内側に導電材料を埋め込んでもよい。この場合、導電材料は、ソース層ＢＳＬに達するソース配線ＬＩとしても機能する。即ち、スリットＳＴは、メモリセルアレイを構成する積層体２０の電極膜２１から電気的に分離され、かつ、ソース層ＢＳＬに電気的に接続されたソース配線ＬＩであってもよい。スリットは、ＳＴ（ＬＩ）とも呼ぶ。

【0020】

積層体２０の上には、ソース層ＢＳＬが設けられている。ソース層ＢＳＬは、第１半導体層の例である。ソース層ＢＳＬは、積層体２０に対応して設けられる。ソース層ＢＳＬは、第１面Ｆ１と、第１面Ｆ１と反対側の第２面Ｆ２とを有する。ソース層ＢＳＬの第１面Ｆ１側には、積層体２０（メモリセルアレイ）が設けられており、第２面Ｆ２側には金属層４０が設けられている。金属層４０は、ソース線４１と電源線４２とを含む。これらソース線４１と電源線４２とは、後に詳述する。ソース層ＢＳＬは、複数の柱状体ＣＬの一端に共通に接続されており、同一のメモリセルアレイ２ｍにある複数の柱状体ＣＬに共通のソース電位を与える。すなわち、ソース層ＢＳＬは、メモリセルアレイ２ｍの共通ソース電極として機能する。ソース層ＢＳＬには、例えば、ドープドポリシリコン等の導電性材料が用いられる。金属層４０には、例えば、銅、アルミニウム、または、タングステン等の、ソース層ＢＳＬよりも低抵抗の金属材料が用いられる。なお、２ｓは、各電極膜２１にコンタクトを接続するために設けられた電極膜２１の階段部分である。階段部分２ｓについては、図２を参照して後述する。

【0021】

一方、積層体２０の上であって、ソース層ＢＳＬが設けられていない領域には、ボンディングパッド５０が設けられている。ボンディングパッド５０は、第１電極の例である。ボンディングパッド５０は、金属ワイヤなど（図示せず）に接続され、半導体記憶装置１の外部から電源供給を受ける。ボンディングパッド５０は、コンタクト２９、配線２４および配線３４を介して、ＣＭＯＳチップ３のトランジスタ３１に接続される。このため、ボンディングパッド５０から供給された外部電源が、トランジスタ３１に供給される。コンタクト２９は、例えば、銅、タングステン等の低抵抗金属が用いられる。

【0022】

本実施形態では、アレイチップ２とＣＭＯＳチップ３とは、個別に形成され、貼合面Ｂ１で貼合されている。したがって、アレイチップ２内にはトランジスタ３１は設けられていない。また、ＣＭＯＳチップ３内には、積層体２０（メモリセルアレイ）は設けられていない。トランジスタ３１および積層体２０は、ともにソース層ＢＳＬの第１面Ｆ１側にある。トランジスタ３１は、金属層４０がある第２面Ｆ２とは反対側にある。

【0023】

積層体２０の下方には、ビア２８、配線２３、および、配線２４が設けられている。配線２３および２４は、層間絶縁膜２５内に埋め込まれ、層間絶縁膜２５の表面にほぼ面一に露出されている。配線２３および２４は、柱状体ＣＬの半導体ボディ２１０等に電気的に接続される。ビア２８、配線２３および配線２４には、例えば、銅、タングステン等の低抵抗金属が用いられる。層間絶縁膜２５は、積層体２０、ビア２８、配線２３および配線２４を被覆し保護する。層間絶縁膜２５には、例えば、シリコン酸化膜等の絶縁膜が用いられる。

【0024】

層間絶縁膜２５と層間絶縁膜３５は貼合面Ｂ１において貼合しており、配線２４と配線３４も貼合面Ｂ１において略面一で接合している。これにより、アレイチップ２とＣＭＯＳチップ３は、配線２４および配線３４を介して電気的に接続される。

【0025】

図２は、積層体２０を示す模式平面図である。積層体２０は、階段部分２ｓと、メモリセルアレイ２ｍとを含む。階段部分２ｓは、積層体２０の縁部に設けられている。メモリセルアレイ２ｍは、階段部分２ｓによって挟まれ、あるいは、囲まれている。スリットＳＴ（ＬＩ）は、積層体２０の一端の階段部分２ｓから、メモリセルアレイ２ｍを経て、積層体２０の他縁の階段部分２ｓまで設けられている。スリットＳＴ（ＬＩ）は、Ｘ－Ｙ面内において、Ｘ方向に延伸している。スリットＳＨＥは、少なくともメモリセルアレイ２ｍに設けられている。スリットＳＨＥは、スリットＳＴ（ＬＩ）よりも浅く、スリットＳＴ（ＬＩ）と略平行に延伸している。スリットＳＨＥは、ドレイン側選択ゲートＳＧＤごとに電極膜２１を電気的に分離するために設けられている。

【0026】

図２に示す２つのスリットＳＴ（ＬＩ）によって挟まれた積層体２０の部分は、ブロック（ＢＬＯＣＫ）と呼ばれる。ブロックは、例えば、データ消去の最小単位を構成する。スリットＳＨＥは、ブロック内に設けられている。スリットＳＴ（ＬＩ）とスリットＳＨＥとの間の積層体２０は、フィンガと呼ばれる。ドレイン側選択ゲートＳＧＤは、フィンガごとに区切られている。このため、データの書込みおよび読み出し時に、ドレイン側選択ゲートＳＧＤにより、ブロック内の１つのフィンガを選択状態とすることができる。

【0027】

図３および図４のそれぞれは、３次元構造のメモリセルを例示する模式断面図である。複数の柱状体ＣＬのそれぞれは、積層体２０内に設けられたメモリホールＭＨ内に設けられている。メモリホールＭＨは、Ｚ方向に沿って積層体２０の上端から積層体２０を貫通している。これに伴い、各柱状体ＣＬは、Ｚ方向に沿って積層体２０の上端から積層体２０を貫通し、積層体２０内およびソース層ＢＳＬ内にかけて設けられている。複数の柱状体ＣＬは、それぞれ、半導体ボディ２１０、メモリ膜２２０、および、コア層２３０を含む。柱状体ＣＬは、その中心部に設けられたコア層２３０、該コア層２３０の周囲に設けられた半導体ボディ（半導体部材）２１０、および、該半導体ボディ２１０の周囲に設けられたメモリ膜（電荷蓄積部材）２２０を含む。半導体ボディ２１０は、積層体２０内において、積層方向（Ｚ方向）に延在している。半導体ボディ２１０は、ソース層ＢＳＬと電気的に接続されている。メモリ膜２２０は、半導体ボディ２１０と電極膜２１との間に設けられ、電荷捕獲部を有する。各フィンガからそれぞれ１つずつ選択された複数の柱状体ＣＬは、図１のビア２８を介して１本のビット線ＢＬに共通に接続される。柱状体ＣＬのそれぞれは、例えば、メモリセルアレイ２ｍの領域に設けられている。

【0028】

図４に示すように、Ｘ－Ｙ平面におけるメモリホールＭＨの形状は、例えば、円または楕円である。電極膜２１と絶縁膜２２との間には、メモリ膜２２０の一部を構成するブロック絶縁膜２１ａが設けられてもよい。ブロック絶縁膜２１ａは、例えば、シリコン酸化物膜または金属酸化物膜である。金属酸化物の１つの例は、アルミニウム酸化物である。電極膜２１と絶縁膜２２との間、および、電極膜２１とメモリ膜２２０との間には、バリア膜２１ｂが設けられていてもよい。バリア膜２１ｂは、例えば、電極膜２１がタングステンである場合、例えば、窒化チタンとチタンとの積層構造膜が選ばれる。ブロック絶縁膜２１ａは、電極膜２１からメモリ膜２２０側への電荷のバックトンネリングを抑制する。バリア膜２１ｂは、電極膜２１とブロック絶縁膜２１ａとの密着性を向上させる。

【0029】

半導体部材としての半導体ボディ２１０の形状は、例えば、底を有した筒状である。半導体ボディ２１０は、コア層２３０の周囲を囲むように筒状に設けられている。半導体ボディ２１０には、例えば、ポリシリコンが用いられる。半導体ボディ２１０は、例えば、アンドープシリコンである。また、半導体ボディ２１０は、ｐ型シリコンであってもよい。半導体ボディ２１０は、ドレイン側選択トランジスタＳＴＤ、メモリセルＭＣ、および、ソース側選択トランジスタＳＴＳのそれぞれのチャネルとなる。同一メモリセルアレイ２ｍ内の複数の半導体ボディ２１０の一端は、ソース層ＢＳＬに電気的に共通に接続される。

【0030】

メモリ膜２２０は、ブロック絶縁膜２１ａ以外の部分が、メモリホールＭＨの内壁と半導体ボディ２１０との間に設けられている。メモリ膜２２０の形状は、例えば、筒状である。複数のメモリセルＭＣは、半導体ボディ２１０と、ワード線ＷＬとなる電極膜２１との間に記憶領域を有し、Ｚ方向に積層されている。メモリ膜２２０は、例えば、カバー絶縁膜２２１、電荷捕獲膜２２２、および、トンネル絶縁膜２２３を含む。半導体ボディ２１０、電荷捕獲膜２２２、および、トンネル絶縁膜２２３のそれぞれはＺ方向に延伸している。

【0031】

カバー絶縁膜２２１は、絶縁膜２２と電荷捕獲膜２２２との間に設けられている。カバー絶縁膜２２１は、電荷捕獲膜２２２の周囲に設けられている。カバー絶縁膜２２１は、例えば、シリコン酸化物を含む。カバー絶縁膜２２１は、犠牲膜（図示せず）を電極膜２１にリプレースするとき（リプレース工程）、電荷捕獲膜２２２がエッチングされないように保護する。カバー絶縁膜２２１は、リプレース工程において、電極膜２１とメモリ膜２２０との間から除去されてもよい。この場合、図３および図４に示すように、電極膜２１と電荷捕獲膜２２２との間には、例えば、ブロック絶縁膜２１ａが設けられなくなる。また、電極膜２１の形成に、リプレース工程を利用しない場合には、カバー絶縁膜２２１は、なくてもよい。

【0032】

電荷捕獲膜２２２は、ブロック絶縁膜２１ａおよびカバー絶縁膜２２１とトンネル絶縁膜２２３との間に設けられている。電荷捕獲膜２２２は、トンネル絶縁膜２２３の周囲を囲むように筒状に設けられている。電荷捕獲膜２２２は、例えば、シリコン窒化物を含み、膜中に電荷をトラップするトラップサイトを有する。電荷捕獲膜２２２のうち、ワード線ＷＬとなる電極膜２１と半導体ボディ２１０との間に挟まれた部分は、電荷捕獲部としてメモリセルＭＣの記憶領域を構成する。メモリセルＭＣの閾値電圧は、電荷捕獲部中の電荷の有無、または、電荷捕獲部中に捕獲された電荷の量によって変化する。これにより、メモリセルＭＣは、情報を保持する。

【0033】

トンネル絶縁膜２２３は、半導体ボディ２１０と電荷捕獲膜２２２との間に設けられている。トンネル絶縁膜２２３は、半導体ボディ２１０の周囲を囲むように筒状に設けられている。トンネル絶縁膜２２３は、例えば、シリコン酸化物、または、シリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜２２３は、半導体ボディ２１０と電荷捕獲膜２２２との間の電位障壁である。例えば、半導体ボディ２１０から電荷捕獲部へ電子を注入するとき（書き込み動作）、および、半導体ボディ２１０から電荷捕獲部へ正孔を注入するとき（消去動作）、電子および正孔が、それぞれトンネル絶縁膜２２３の電位障壁を通過（トンネリング）する。

【0034】

コア層２３０は、筒状の半導体ボディ２１０の内部スペースを埋め込む。コア層２３０の形状は、例えば、柱状である。コア層２３０は、例えば、シリコン酸化物を含み、絶縁性である。コア層２３０は、図４に示すように、複数の絶縁膜２３１、２３２によって構成されている。

【0035】

図５Ａおよび図６は、第１実施形態による柱状体、スリットおよびスリット内の配線の構成例を示す断面図である。図５Ｂは、図５Ａの柱状体、スリットおよびスリット内の配線の構成例を示す斜視図である。図５Ａ、図５Ｂおよび図６は、柱状体ＣＬおよびスリットＳＴのソース層ＢＳＬ側の下端部を示す。図５Ａおよび図６の断面は、Ｘ－Ｙ平面でスリットＳＴが延伸する方向（Ｘ方向）に対して垂直な断面である。尚、図５Ａ、図５Ｂおよび図６において、Ｚ方向は、図１のＺ方向が上下逆に示されている。以下、－Ｚ方向を上方として説明を進める。

【0036】

本実施形態では、複数の電極膜２１および複数の絶縁膜２２を交互に積層して構成された積層体２０がソース層ＢＳＬの上方（－Ｚ方向）に設けられている。柱状体ＣＬは、積層体２０をＺ方向に貫通してソース層ＢＳＬに達している。

【0037】

ソース層ＢＳＬは、第１～第３導電材料Ｐ１～Ｐ３の積層膜で構成されている。第1～第３導電材料Ｐ１～Ｐ３には、例えば、ドープドポリシリコン等の導電材料が用いられる。第３導電材料Ｐ３は、第１導電材料Ｐ１と第２導電材料Ｐ２との間に挟まれている。第１～第３導電材料Ｐ１～Ｐ３は電気的に一体としてソース層ＢＳＬを構成している。

【0038】

第３導電材料Ｐ３の高さにおいて、柱状体ＣＬのメモリ膜２２０は除去されており、第３導電材料Ｐ３が半導体ボディ２１０に直接接触している。これにより、半導体ボディ２１０は、ソース層ＢＳＬに電気的に接続される。

【0039】

第３導電材料Ｐ３内には、絶縁膜１４０が、Ｚ方向に対して交差する（例えば、直交する）Ｘ－Ｙ面内に延伸するように設けられている。絶縁膜１４０には、少なくともシリコンおよび酸素を含有する膜（例えば、シリコン酸化膜）が用いられる。また、絶縁膜１４０が他のシリコン酸化膜のエッチング残渣を含む場合、絶縁膜１４０は、少なくともシリコン、酸素およびフッ素を含有する膜（例えば、フッ素を含有するシリコン酸化膜）が用いられる。

【0040】

スリットＳＴは、積層体２０をＺ方向に貫通してソース層ＢＳＬに達している。さらに、スリットＳＴは、第２および第３導電材料Ｐ２、Ｐ３を貫通して第１導電材料Ｐ１に達している。スリットＳＴの内壁には、絶縁膜１１０が設けられている。絶縁膜１１０には、例えば、シリコン酸化膜等の絶縁材料が用いられる。Ｚ方向から見た平面視において、スリットＳＴは、図５Ｂに示すように、Ｘ方向に延伸している。

【0041】

配線１２０がスリットＳＴ内において絶縁膜１１０の内側に設けられている。配線１２０は、絶縁膜１１０によって電極膜２１から電気的に分離され、かつ、ソース層ＢＳＬに電気的に接続されている。配線１２０は、第１導電材料Ｐ１に電気的に接続されている。

【0042】

ここで、第３導電材料Ｐ３内に設けられた絶縁膜１４０は、Ｘ－Ｙ面内において、スリットＳＴの内壁から配線１２０へ向かって突出している。絶縁膜１４０の先端部は、スリットＳＴの内壁から突出し、絶縁膜１１０内にある。ただし、絶縁膜１４０は、配線１２０までは達していない。

【0043】

スリットＳＴの底部は、Ｘ方向に対して垂直方向の断面において、略矩形の形状を有する。従って、第３導電材料Ｐ３の高さ近傍におけるスリットＳＴのＹ方向の幅は、他の部分におけるスリットＳＴのＹ方向の幅に比べてＷ１１０×２だけ広くなっており、スリットＳＴの側面は、第３導電材料Ｐ３の高さにおいて幅Ｗ１１０だけ段差になっている。さらに、スリットＳＴの底部の側面は、Ｘ方向に対して垂直な断面において、Ｘ－Ｙ面に対して略垂直方向（Ｚ方向）に延伸している。好ましくは、スリットＳＴの底部の側面は、Ｚ方向から±１０％以内の傾斜を有する。絶縁膜１４０は、スリットＳＴの内側に向かって突出しており、絶縁膜１１０内に食い込んでいる。

【0044】

Ｘ方向に対して垂直方向の断面において、スリットＳＴの底部における配線１２０内には、少なくとも２つのボイド１３０がＺ方向に並んで設けられている。２つのボイド１３０は、第３導電材料Ｐ３の高さにおいて、＋Ｚ方向と－Ｚ方向のそれぞれに１つずつ設けられている。

【0045】

図６では、スリットＳＴの底部は、Ｘ方向に対して垂直方向の断面において、略円形の形状を有する。図５のスリットＳＴと同様に、第３導電材料Ｐ３の高さ近傍におけるスリットＳＴのＹ方向の幅は、他の部分におけるスリットＳＴのＹ方向の幅に比べてＷ１１０×２だけ広くなっている。図６では、スリットＳＴの側面は、円弧形になっており、絶縁膜１４０の部分以外において、段差にはなっていない。絶縁膜１４０は、スリットＳＴの内側に向かって突出しており、絶縁膜１１０内に食い込んでいる。ボイド１３０は、図５に示すボイド１３０と同様に設けられている。

【0046】

図５および図６に示すように、スリットＳＴの底部は、Ｘ方向に対して垂直方向の断面において、略矩形または略円形の形状を有し、第３導電材料Ｐ３の高さにおいて絶縁膜１４０がスリットＳＴの内側に向かって突出している。よって、スリットＳＴの底部のＹ方向の幅は、第３導電材料Ｐ３の高さにおいて広がっておらず、絶縁膜１４０の突出の分だけスリットＳＴの内側に窪んでいる。よって、絶縁膜１１０および配線１２０が、第３導電材料Ｐ３の高さにおいてさほど広がっておらず、ボイド１３０も比較的小さい。よって、本実施形態によれば、配線１２０（即ち、ソース配線ＬＩ）の抵抗の上昇を抑制することができる。

【0047】

なお、スリットＳＴの底部側面の垂直性や、絶縁膜１４０の突出量などに依っては、ボイド１３０が、形成されない場合もある。その場合は、配線１２０の抵抗上昇に対する抑制効果が、更に高まる。

【0048】

次に、本実施形態による半導体記憶装置１の製造方法について説明する。

【0049】

図７～図１２は、第１実施形態による半導体記憶装置１の製造方法の一例を示す断面図である。図７～図１２では、柱状体ＣＬおよびスリットＳＬ（ＬＩ）を１つずつ便宜的に並べて示している。

【0050】

まず、図示しない基板の上方に、第１導電材料Ｐ１と犠牲層１５０と第２導電材料Ｐ２とを積層して第１積層体ＢＳＬａを形成する。第１および第２導電材料Ｐ１、Ｐ２には、例えば、ドープドポリシリコンが用いられる。犠牲層１５０には、例えば、シリコン窒化膜が用いられる。

【0051】

第１積層体ＢＳＬａの－Ｚ方向に、複数の犠牲膜１２１と複数の絶縁膜２２とをＺ方向に交互に積層して第２積層体２０ａを形成する。絶縁膜２２には、例えば、シリコン酸化膜等の絶縁材料が用いられる。犠牲膜１２１には、例えば、シリコン窒化膜等の絶縁材料が用いられる。

【0052】

次に、第２積層体２０ａ内をＺ方向に貫通するメモリホールＭＨを形成する。メモリホールＭＨの内壁にカバー絶縁膜２２１、電荷捕獲膜２２２およびトンネル絶縁膜２２３を、この順番に積層する。これにより、メモリ膜２２０の構造が得られる。カバー絶縁膜２２１には、例えば、シリコン酸化膜等の絶縁材料が用いられる。電荷捕獲膜２２２には、例えば、シリコン窒化膜等の絶縁材料が用いられる。トンネル絶縁膜２２３には、例えば、シリコン酸化膜等の絶縁材料が用いられる。次に、メモリホールＭＨ内のトンネル絶縁膜２２３の内壁に半導体ボディ２１０を形成する。半導体ボディ２１０には、例えば、ドープドポリシリコン等の半導体材料が用いられる。次に、メモリホールＭＨ内において半導体ボディ２１０の内側に、コア層２３０の材料を埋め込む。コア層２３０には、例えば、シリコン酸化膜等の絶縁材料が用いられる。これにより、図７に示す柱状体ＣＬが、第２積層体２０ａをＺ方向に貫通し、第１積層体ＢＳＬａの第1導電材料Ｐ１に達するように形成される。

【0053】

次に、第２積層体２０ａ上に絶縁膜１６０を堆積した後、リソグラフィ技術およびエッチング技術を用いて、第２積層体２０ａをＺ方向に貫通するスリットＳＴを形成する。スリットＳＴは、第２導電材料Ｐ２も貫通して、第１犠牲膜１５０に達する。スリットＳＴは、Ｘ－Ｙ面内において、Ｘ方向に延伸している（図２参照）。絶縁膜１６０には、例えば、シリコン酸化膜等の絶縁膜が用いられる。

【0054】

次に、絶縁膜１６０上およびスリットＳＴの内壁上に絶縁膜１６１を堆積する。絶縁膜１６１には、例えば、シリコン酸化膜等の絶縁膜が用いられる。次に、絶縁膜１６１上にスペーサ膜１６２を堆積する。スペーサ膜１６２には、例えば、ポリシリコンが用いられる。これにより、図７に示す構造が得られる。

【0055】

次に、スリットＳＴを介して、第１犠牲膜１５０を等方的にエッチングし除去する。これにより、第１犠牲膜１５０のあった第１導電材料Ｐ１と第２導電材料Ｐ２との間に空間１５１が設けられる。空間１５１には、柱状体ＣＬの底部の側面が露出される。

【0056】

次に、空間１５１に露出されたメモリ膜２２０を除去し、半導体ボディ２１０を露出させる。これにより、図８に示す構造が得られる。

【0057】

次に、ＡＬＤ（Atomic Layer Deposition）法またはＣＶＤ（Chemical Vapor Deposition）法等を用いて、空間１５１の内壁およびスリットＳＴの内壁に第３導電材料Ｐ３を堆積する。第３導電材料Ｐ３には、例えば、ドープドポリシリコン等の導電材料が用いられる。このとき、図９に示すように、第３導電材料Ｐ３は、空間１５１内に埋め込まれるように堆積されるが、スリットＳＴを中心として、Ｘ－Ｙ面内に延伸する隙間Ｇが残る。第３導電材料Ｐ３は、柱状体ＣＬの半導体ボディ２１０に直接接触する。

【0058】

次に、空間１５１内およびスリットＳＴ内の第３導電材料Ｐ３の表面を酸化して絶縁膜１６３を形成する。絶縁膜１６３は、スリットＳＴの内壁、並びに、第１導電材料Ｐ１と第２導電材料Ｐ２との間の第３導電材料Ｐ３の隙間Ｇに形成される。絶縁膜１６３には、例えば、ドープドポリシリコン等の第３導電材料Ｐ３の表面を酸化して形成されたシリコンと酸素を含む膜（例えば、シリコン酸化膜）等が用いられる。これにより、図１０に示す構造が得られる。

【0059】

次に、ＣＤＥ（Chemical Dry Etching）法等を用いて、スリットＳＴの内壁の絶縁膜１６３をエッチバックする。このとき、隙間Ｇ内には、エッチングガスが届きにくく、隙間Ｇ内の絶縁膜１６３はエッチングされずに残置される。よって、第３導電材料Ｐ３の隙間Ｇに形成された絶縁膜１６３を残置させつつ、スリットＳＴの内壁に形成された絶縁膜１６３を除去する。

【0060】

次に、ＣＤＥ法等を用いて、スリットＳＴの内壁の第３導電材料Ｐ３およびスペーサ膜１６２をエッチバックする。隙間Ｇの内壁の絶縁膜１６３は残置されているので、絶縁膜１６３がマスクとなり、隙間Ｇ内の第３導電材料Ｐ３はエッチングされない。また、隙間ＧはスリットＳＴと比べて狭く、エッチングによる副生成物（エッチング残渣）１６４が残りやすい。従って、隙間Ｇの絶縁膜１６３の内側には、副生成物１６４が充填される場合がある。副生成物１６４は、例えば、シリコンと酸素とフッ素を含む膜（例えば、フッ素を含有するシリコン酸化膜）等である。絶縁膜１６３および副生成物１６４は、絶縁膜１４０として残る。

【0061】

第３導電材料Ｐ３およびスペーサ膜１６２のエッチバックによって、スリットＳＴ内の第３導電材料Ｐ３およびスペーサ膜１６２は除去され、絶縁膜１６１が露出される。絶縁膜１６１は、第３導電材料Ｐ３およびスペーサ膜１６２（例えば、ポリシリコン）のエッチングガスに対して耐性のある絶縁膜（例えば、シリコン酸化膜）である。従って、スリットＳＴの内壁は、絶縁膜１６１によって保護される。

【0062】

一方、スリットＳＴの底部において、第３導電材料Ｐ３は、絶縁膜１６１から露出されており、Ｙ方向に或る程度エッチングされる。これにより、図１１に示すように、スリットＳＴの底部において第３導電材料Ｐ３は、Ｙ方向にリセスされ、絶縁膜１４０が第３導電材料Ｐ３からスリットＳＴの内側に向かって突出する。即ち、第１導電材料Ｐ１と第２導電材料Ｐ２との間の空間１５１に第３導電材料Ｐ３を残置させつつ、スリットＳＴの内壁の第３導電材料Ｐ３を除去する。これにより、絶縁膜１４０が第３導電材料Ｐ３からスリットＳＴの内側に向かって突出する。

【0063】

次に、絶縁膜１６１を除去し、スリットＳＴを介して第２犠牲膜１２１およびカバー絶縁膜２２１を除去する。犠牲膜１２１が除去された後の空間の内壁に、バリア膜２１ｂおよびブロック絶縁膜２１ａを薄く成膜し、さらに、この空間内に電極膜２１の材料（例えば、タングステン）を埋め込む。これにより、積層体２０の犠牲膜１２１が電極膜２１に置換（リプレース）され、図１２に示す構造が得られる。

【0064】

次に、スリットＳＴの内壁に絶縁膜１１０を形成する。さらに、スリット内の絶縁膜１１０の内側にバリアメタル１２２を形成し、さらに、バリアメタル１２２の内側に配線１２０を埋め込む。バリアメタル１２２には、例えば、チタンまたは窒化チタンが用いられる。配線１２０には、例えば、タングステン等の導電性金属が用いられる。これにより、図５または図６に示す構造が得られる。

【0065】

次に、柱状体ＣＬ上に図示しない多層配線層等を形成する。これにより、アレイチップ２が完成する。

【0066】

次に、図１に示すように、別工程で形成されたＣＭＯＳチップ３をアレイチップ２に貼合する。

【0067】

次に、ＣＭＰ法を用いて、ソース層ＢＳＬを露出させる。ソース層ＢＳＬ上に金属層４０およびボンディングパッド５０を形成する。これにより、本実施形態による半導体記憶装置１が完成する。

【0068】

本実施形態によれば、スリットＳＴの内壁の第３導電材料Ｐ３およびスペーサ膜１６２をエッチバックする際に、スリットＳＴの底部にある第３導電材料Ｐ３の隙間Ｇには、絶縁膜１４０が設けられている。よって、エッチングガスが隙間Ｇ内に進入せず、第３導電材料Ｐ３は隙間Ｇからエッチングされない。これにより、スリットＳＴの底部のＹ方向の幅は、第３導電材料Ｐ３の高さにおいて広がっておらず、絶縁膜１４０の突出の分だけスリットＳＴの内側に窪んでいる。これにより、隙間Ｇが第３導電材料Ｐ３において広がらず、絶縁膜１１０は、ほとんど隙間Ｇ内に形成されない。ボイド１３０も比較的小さくなる。よって、本実施形態によれば、配線１２０（即ち、ソース配線ＬＩ）の抵抗の上昇を抑制することができる。

【0069】

一方、図１３は、比較例による柱状体ＣＬおよびスリットＳＬ（ＬＩ）の断面図である。もし、絶縁膜１４０が第３導電材料Ｐ３内の隙間Ｇに設けられていない場合、スリットＳＴ内の第３導電材料Ｐ３およびスペーサ膜１６２のエッチング工程において、エッチングガスが隙間Ｇ内に進入し、第３導電材料Ｐ３は隙間Ｇからエッチングされてしまう。これにより、図１３に示すように、スリットＳＴの底部における絶縁膜１１０のＹ方向の幅Ｗ１１０は、第３導電材料Ｐ３の高さにおいて広がる。隙間Ｇが第３導電材料Ｐ３において広がり、絶縁膜１１０がその隙間Ｇ内に埋め込まれる。ボイド１３０も比較的大きくなる。よって、配線１２０（即ち、ソース配線ＬＩ）の抵抗が上昇してしまう。さらに絶縁膜１１０の幅Ｗ１１０が広がり、柱状体ＣＬに接触すると、半導体ボディ２１０とソース層ＢＳＬとの接触抵抗も上昇し、メモリセルＭＣの特性に悪影響を与える。

【0070】

これに対し、本実施形態によれば、スリットＳＴの底部にある第３導電材料Ｐ３の隙間Ｇには、絶縁膜１４０が設けられている。これにより、隙間Ｇが第３導電材料Ｐ３において広がらず、ボイド１３０も比較的小さくなる。よって、配線１２０の抵抗の上昇を抑制することができる。メモリセルＭＣの特性にもほとんど影響を与えない。

【0071】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

【符号の説明】

【0072】

１ 半導体記憶装置
２ アレイチップ
３ ＣＭＯＳチップ
２０ 積層体
ＣＬ 柱状体
ＳＴ（ＬＩ） スリット
ＢＳＬ ソース層
４０ 金属層
２９ コンタクト
５０ ボンディングパッド
２１ 電極膜
２２ 絶縁膜
Ｐ１～Ｐ３ 第１～第３導電材料
１１０ 絶縁膜
１２０ 配線
１３０ ボイド
１４０ 絶縁膜
１５０ 犠牲層
２１０ 半導体ボディ
２２０ メモリ膜

【図1】

【図2】

【図3】

【図4】

【図5A】

【図5B】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】