特開 2024-135354 半導体デバイス及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024135354

(43)【公開日】2024-10-04

(54)【発明の名称】半導体デバイス及びその製造方法

(51)【国際特許分類】

   H01L 21/3205 20060101AFI20240927BHJP

   H01L 21/52 20060101ALI20240927BHJP

【ＦＩ】

H01L21/88 A

H01L21/52 A

【審査請求】未請求

【請求項の数】18

【出願形態】ＯＬ

(21)【出願番号】P 2023045987

(22)【出願日】2023-03-22

(71)【出願人】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(71)【出願人】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】110004026

【氏名又は名称】弁理士法人ｉＸ

(72)【発明者】

【氏名】下岡 義明

【テーマコード（参考）】

5F033

5F047

【Ｆターム（参考）】

5F033GG01

5F033GG02

5F033KK07

5F033KK08

5F033KK11

5F033KK13

5F033KK14

5F033KK18

5F033MM05

5F033MM21

5F033PP06

5F033PP15

5F033PP27

5F033QQ08

5F033QQ13

5F033QQ19

5F033QQ41

5F033VV07

5F033VV13

5F033XX35

5F047BA14

5F047BA15

5F047BA16

5F047BA19

(57)【要約】

【課題】複数の金属部の高さのバラツキを抑制した半導体デバイス及びその製造方法を提供する。
【解決手段】実施形態によれば、半導体基板と、アレイ部と、を備える。前記アレイ部は、前記半導体基板上に並べて設けられた複数の金属部を有する。前記アレイ部の前記半導体基板上における輪郭形状に外接する最小の面積の仮想的な四角形を設定した際に、前記アレイ部の前記輪郭形状は、前記仮想的な四角形の４つの頂点のそれぞれと重ならない。
【選択図】図１

【特許請求の範囲】

【請求項1】

半導体基板と、
前記半導体基板上に並べて設けられた複数の金属部を有するアレイ部と、
を備え、
前記アレイ部の前記半導体基板上における輪郭形状に外接する最小の面積の仮想的な四角形を設定した際に、前記アレイ部の前記輪郭形状は、前記仮想的な四角形の４つの頂点のそれぞれと重ならない半導体デバイス。

【請求項2】

前記アレイ部の前記輪郭形状は、９０°より大きい内角を有する多角形状である請求項１記載の半導体デバイス。

【請求項3】

前記アレイ部の前記輪郭形状は、角を丸めた多角形状である請求項１記載の半導体デバイス。

【請求項4】

前記アレイ部の前記輪郭形状は、円形状である請求項１記載の半導体デバイス。

【請求項5】

前記アレイ部の前記輪郭形状は、楕円形状である請求項１記載の半導体デバイス。

【請求項6】

前記仮想的な四角形の頂点から前記アレイ部までの最短の距離は、前記仮想的な四角形の対角線の長さの１．５％以上である請求項１記載の半導体デバイス。

【請求項7】

前記仮想的な四角形の頂点から前記アレイ部までの最短の距離は、前記仮想的な四角形の対角線の長さの１７％以下である請求項１記載の半導体デバイス。

【請求項8】

前記仮想的な四角形の頂点から前記アレイ部までの最長の距離は、前記仮想的な四角形の対角線の長さの１７％以下である請求項１記載の半導体デバイス。

【請求項9】

前記複数の金属部の高さは、５μｍ以上４０μｍ以下である請求項１記載の半導体デバイス。

【請求項10】

前記複数の金属部は、第１導電部と、前記半導体基板と前記第１導電部との間に設けられた第２導電部と、を有する請求項１記載の半導体デバイス。

【請求項11】

前記第１導電部の高さ方向の長さは、前記第２導電部の高さ方向の長さよりも長い請求項１０記載の半導体デバイス。

【請求項12】

前記第１導電部は、錫、銀、銅、アルミニウム、ニッケル、及び金の少なくともいずれかを含む請求項１０記載の半導体デバイス。

【請求項13】

前記第２導電部は、錫、銀、銅、アルミニウム、ニッケル、白金、チタニウム、パラジウム、及び金の少なくともいずれかを含む請求項１０記載の半導体デバイス。

【請求項14】

前記半導体基板の上に設けられた絶縁層をさらに備え、
前記複数の金属部は、前記絶縁層の上に設けられる請求項１記載の半導体デバイス。

【請求項15】

前記複数の金属部は、前記半導体基板の表面と平行な第１方向、及び前記半導体基板の表面と平行かつ前記第１方向と直交する第２方向に並べて設けられる請求項１記載の半導体デバイス。

【請求項16】

前記複数の金属部は、形状の異なる複数種類の金属部を含む請求項１記載の半導体デバイス。

【請求項17】

半導体基板と、前記半導体基板上に並べて設けられた複数の金属部を有するアレイ部と、を備え、前記アレイ部の前記半導体基板上における輪郭形状に外接する最小の面積の仮想的な四角形を設定した際に、前記アレイ部の前記輪郭形状は、前記仮想的な四角形の４つの頂点のそれぞれと重ならない半導体デバイスの製造方法であって、
半導体基板の上にレジストを設ける工程と、
前記複数の金属部に応じた形状のパターンを前記レジストに形成する工程と、
パターニングされた前記レジストの開口部内に金属層を形成することにより、前記半導体基板の上に複数の第１導電部を形成する工程と、
前記レジストを除去し、前記複数の第１導電部によって前記複数の金属部を形成する工程と、
を有する半導体デバイスの製造方法。

【請求項18】

前記半導体基板の上に前記レジストを設ける前記工程は、前記半導体基板の上に電極用金属層を形成する工程と、前記電極用金属層の上に前記レジストを設ける工程と、を有し、
前記複数の第１導電部を形成する前記工程は、前記電極用金属層を電極として用いた電気めっき法によって前記複数の第１導電部を形成する工程を有し、
前記複数の金属部を形成する前記工程は、前記レジストを除去した後、前記複数の第１導電部をマスクとして前記電極用金属層をパターニングし、前記複数の第１導電部と前記半導体基板との間に複数の第２導電部を形成することにより、前記複数の第１導電部と前記複数の第２導電部とによって前記複数の金属部を形成する工程を有する請求項１７記載の半導体デバイスの製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体デバイス及びその製造方法に関する。

【背景技術】

【0002】

半導体基板と、半導体基板上に並べて設けられた複数の金属部を有するアレイ部と、を備えた半導体デバイスがある。こうした半導体デバイスにおいて、複数の金属部の高さのバラツキを抑制することが望まれる。

【先行技術文献】

【非特許文献】

【0003】

【非特許文献1】Madhav Datta1, “Manufacturing processes for fabrication of flip-chip micro-bumps used in microelectronic packaging: An overview”, 2020, Journal of Micromanufacturing

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明の実施形態は、複数の金属部の高さのバラツキを抑制した半導体デバイス及びその製造方法を提供する。

【課題を解決するための手段】

【0005】

本発明の実施形態によれば、半導体基板と、アレイ部と、を備える。前記アレイ部は、前記半導体基板上に並べて設けられた複数の金属部を有する。前記アレイ部の前記半導体基板上における輪郭形状に外接する最小の面積の仮想的な四角形を設定した際に、前記アレイ部の前記輪郭形状は、前記仮想的な四角形の４つの頂点のそれぞれと重ならない。

【図面の簡単な説明】

【0006】

【図1】図１（ａ）及び図１（ｂ）は、第１の実施形態に係る半導体デバイスを模式的に表す平面図及び断面図である。

【図2】第１の実施形態に係る半導体デバイスの一部を拡大して模式的に表す平面図である。

【図3】図３（ａ）～図３（ｆ）は、第１の実施形態に係る半導体デバイスの製造工程の一例を模式的に表す断面図である。

【図4】参考の半導体デバイスを模式的に表す平面図である。

【図5】参考の半導体デバイスの一部を拡大して模式的に表す平面図である。

【図6】参考の半導体デバイスの特性の一例を模式的に表すグラフである。

【図7】第１の実施形態に係る半導体デバイスの変形例を模式的に表す平面図である。

【図8】第１の実施形態に係る半導体デバイスの変形例を模式的に表す平面図である。

【図9】第１の実施形態に係る半導体デバイスの変形例を模式的に表す平面図である。

【図10】第１の実施形態に係る半導体デバイスの変形例を模式的に表す平面図である。

【図11】第１の実施形態に係る半導体デバイスの変形例を模式的に表す平面図である。

【図12】第１の実施形態に係る半導体デバイスの変形例を模式的に表す平面図である。

【図13】第２の実施形態に係る半導体デバイスを模式的に表す平面図である。

【図14】第２の実施形態に係る半導体デバイスの一部を拡大して模式的に表す平面図である。

【図15】第２の実施形態に係る半導体デバイスの変形例を模式的に表す平面図である。

【図16】第２の実施形態に係る半導体デバイスの変形例を模式的に表す平面図である。

【発明を実施するための形態】

【0007】

以下に、本発明の各実施の形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

【0008】

（第１の実施形態）
図１（ａ）及び図１（ｂ）は、第１の実施形態に係る半導体デバイスを模式的に表す平面図及び断面図である。
図１（ｂ）は、図１（ａ）のＡ１－Ａ２線断面を模式的に表す。
図２は、第１の実施形態に係る半導体デバイスの一部を拡大して模式的に表す平面図である。
図２は、図１（ａ）の囲み部Ｓａの部分を拡大して図示している。

【0009】

図１（ａ）、図１（ｂ）、及び図２に表したように、半導体デバイス１０は、半導体基板１２と、アレイ部１４と、を備える。半導体基板１２は、例えば、シリコンを含む。半導体基板１２は、換言すれば、シリコン基板である。但し、半導体基板１２は、これに限ることなく、例えば、シリコンカーバイドや窒化ガリウムなどの他の半導体材料を含む基板でもよい。

【0010】

アレイ部１４は、半導体基板１２の上に設けられる。アレイ部１４は、半導体基板１２上に並べて設けられた複数の金属部１６を有する。複数の金属部１６は、半導体基板１２の上に所定のパターンで並べて配置される。複数の金属部１６は、換言すれば、半導体基板１２の上にパターニングされた複数の金属パターンである。アレイ部１４は、換言すれば、金属パターンアレイ部である。

【0011】

なお、図１（ａ）では、複数の金属部１６の図示を便宜的に省略している。また、図１（ｂ）では、図示を容易にするため、複数の金属部１６の縮尺を拡大して模式的に図示している。アレイ部１４は、例えば、図２に表したように、パターニングされた多数の金属部１６を有する。また、図１（ｂ）、及び図２では、便宜的に、一部の金属部１６のみに符号を付している。図１（ｂ）、及び図２において、符号を付した金属部１６と同じ形状のものは、全て金属部１６である。

【0012】

図１（ｂ）に表したように、複数の金属部１６は、第１導電部１６ａと、第２導電部１６ｂと、を有する。第２導電部１６ｂは、半導体基板１２と第１導電部１６ａとの間に設けられる。第１導電部１６ａは、例えば、錫、銀、銅、アルミニウム、ニッケル、及び金の少なくともいずれかを含む。第２導電部１６ｂは、例えば、錫、銀、銅、アルミニウム、ニッケル、白金、チタニウム、パラジウム、及び金の少なくともいずれかを含む。

【0013】

第１導電部１６ａは、例えば、電気めっき法によって形成される。第２導電部１６ｂは、例えば、スパッタリング法やＣＶＤ（Chemical Vapor Deposition）法などによって形成される。第２導電部１６ｂは、例えば、電気めっき法によって第１導電部１６ａを形成する際に、電極として用いられる金属層（シード層）の一部である。

【0014】

但し、第２導電部１６ｂの材料は、第１導電部１６ａの材料と同じでもよい。第１導電部１６ａ及び第２導電部１６ｂは、例えば、ともに金を含んでもよい。この場合、第２導電部１６ｂは、第１導電部１６ａと一体となり、第１導電部１６ａと第２導電部１６ｂとの境界が分からない可能性がある。従って、複数の金属部１６は、必ずしも第２導電部１６ｂを有しなくてもよい。複数の金属部１６は、単一の金属からなる部材でもよい。

【0015】

複数の金属部１６の高さＨＴは、例えば、１０ｎｍ以上４０μｍ以下である。金属部１６の高さＨＴは、換言すれば、金属部１６の半導体基板１２側の端部から金属部１６の半導体基板１２と反対側の端部までの長さである。複数の金属部１６の高さＨＴは、より好適には、例えば、５μｍ以上４０μｍ以下である。また、第１導電部１６ａの高さ方向の長さ（厚さ）は、第２導電部１６ｂの高さ方向の長さ（厚さ）よりも長い。

【0016】

スパッタリング法やＣＶＤ法などによって金属部１６を形成した場合、金属部１６の高さＨＴは、例えば、数十ｎｍ～１μｍ程度である。一方、電気めっき法を用いた場合には、金属部１６の高さＨＴを、例えば、数μｍ～数十μｍ程度とすることができるため、電気めっき法によって、金属部１６の高さＨＴが、５μｍ以上４０μｍ以下となるように、高性能で高品質な金属部１６（第１導電部１６ａ）を形成することができる。換言すれば、金属部１６は、第２導電部１６ｂを有する場合、又は５μｍ以上４０μｍ以下の高さＨＴを有する場合に、電気めっき法で形成されたと考えることができる。

【0017】

図２に表したように、複数の金属部１６は、例えば、半導体基板１２の上にマトリックス状に並べて設けられる。より具体的には、複数の金属部１６は、半導体基板１２の表面と平行な第１方向、及び半導体基板１２の表面と平行かつ第１方向と直交する第２方向に並べて設けられる。第１方向は、例えば、図２の紙面の左右方向である。第２方向は、例えば、図２の紙面の上下方向である。

【0018】

半導体基板１２の表面と直交する方向から見た複数の金属部１６の形状は、例えば、矩形状である。換言すれば、上方から見た複数の金属部１６の形状は、例えば、矩形状である。複数の金属部１６は、例えば、四角柱状である。

【0019】

但し、複数の金属部１６の配列及び複数の金属部１６の形状は、上記に限定されるものではない。複数の金属部１６の配列は、任意の配列でよい。複数の金属部１６の形状は、任意の形状でよい。上方から見た複数の金属部１６の形状は、例えば、他の多角形状、円形状、あるいは楕円形状などでもよい。

【0020】

半導体デバイス１０は、例えば、複数の受光素子を半導体基板１２上に配列したイメージセンサ、複数の回路を半導体基板１２上に配列したメモリ、複数のＬＥＤ（Light-Emitting Diode）を半導体基板１２上に配列したＬＥＤアレイ、複数の信号を別の機器などと送受するＲＦ－ＭＥＭＳ（Radio Frequency - Micro Electro Mechanical System）デバイス、複数の信号を別の機器などと送受する高性能ロジックデバイスなどに適用される。複数の金属部１６は、例えば、別の基板などとの電気的な接続に用いられる金属電極である。複数の金属部１６は、例えば、バンプ（突起電極）などと呼ばれる場合もある。

【0021】

また、半導体デバイス１０は、例えば、電子線の進行方向を変化させる電子レンズや偏向器などの電子線制御装置に適用してもよい。電子線制御装置は、例えば、電子線を用いて表面観察を行う電子顕微鏡、電子線を用いてマスクやウェハに微細パターンを描画する電子線描画装置、あるいは物体の表面を電子線で走査して欠陥を検出する検査装置などに用いられる。複数の金属部１６は、例えば、電子線の進行方向を変化させるための電極として用いてもよい。

【0022】

半導体デバイス１０は、上記に限ることなく、半導体基板１２上に並べて設けられた複数の金属部１６を必要とする任意の機器に適用可能である。複数の金属部１６の配列、形状、及び数は、半導体デバイス１０の用途などに応じて適宜設定すればよい。

【0023】

半導体基板１２は、例えば、ＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）回路などの回路をさらに有する。回路は、例えば、複数の金属部１６による信号の入出力や複数の金属部１６の電位の設定などを行う。半導体基板１２に設けられる回路は、半導体デバイス１０の用途などに応じて適宜設定すればよい。但し、半導体基板１２は、必ずしも回路を有しなくてもよい。半導体基板１２は、例えば、複数の金属部１６との電気的な接続を得るための配線パターンのみを有してもよい。

【0024】

図１（ａ）及び図２に表したように、アレイ部１４の半導体基板１２上における輪郭形状ＥＳは、９０°より大きい内角を有する多角形状である。この例において、輪郭形状ＥＳは、八角形状である。より具体的には、輪郭形状ＥＳは、四角形の四隅の角を取って斜めにした形状である。

【0025】

輪郭形状ＥＳは、換言すれば、半導体基板１２の表面と直交する方向から見たアレイ部１４の輪郭の形状である。さらに換言すれば、輪郭形状ＥＳは、半導体基板１２の表面に投影したアレイ部１４の輪郭の形状である。

【0026】

輪郭形状ＥＳは、例えば、半導体基板１２の表面と直交する方向から見た状態、もしくは、半導体基板１２の表面のレイアウトパターンにおいて、複数の金属部１６のうちの最外周に位置する所定数の金属部１６の外縁を結ぶ線分を直線近似（多角形近似）することによって求めることができる。輪郭形状ＥＳは、換言すれば、最外周に位置する所定数の金属部１６の外縁を結ぶ線分を直線近似した形状である。

【0027】

例えば、図２に表したように、アレイ部１４の実際の輪郭は、階段状に変化する部分や波状に変化する部分などを有してもよい。複数の金属部１６の配列は、例えば、製造誤差などにともなう微細なズレなどを有してもよい。輪郭形状ＥＳは、アレイ部１４の厳密な輪郭に限ることなく、アレイ部１４の概ねの輪郭でよい。最外周に位置する所定数の金属部１６は、例えば、輪郭形状ＥＳよりも外側に突出する部分などを一部に有してもよい。輪郭形状ＥＳは、例えば、アレイ部１４（複数の金属部１６）に外接する最適形状の多角形としてもよい。

【0028】

また、図１（ａ）及び図２に表したように、アレイ部１４の輪郭形状ＥＳに対して仮想的な四角形ＶＳを設定する。仮想的な四角形ＶＳは、アレイ部１４の半導体基板１２上における輪郭形状ＥＳに外接する最小の面積の四角形である。仮想的な四角形ＶＳは、換言すれば、半導体基板１２の表面と直交する方向に見た状態において、アレイ部１４の輪郭形状ＥＳに外接する最小の面積の四角形である。なお、図１（ａ）及び図２では、図示を容易にするため、仮想的な四角形ＶＳをアレイ部１４よりも少し大き目に図示している。

【0029】

このように、アレイ部１４の輪郭形状ＥＳに対して仮想的な四角形ＶＳを設定した際に、アレイ部１４の輪郭形状ＥＳは、仮想的な四角形ＶＳの４つの頂点のそれぞれと重ならない。

【0030】

仮想的な四角形ＶＳの一辺の長さは、例えば、１５ｍｍ以上である。換言すれば、アレイ部１４の幅（半導体基板１２と平行な方向の長さ）は、例えば、１５ｍｍ以上である。また、仮想的な四角形ＶＳの一辺の長さは、例えば、３０ｍｍ以下である。但し、アレイ部１４の大きさは、上記に限ることなく、任意の大きさでよい。

【0031】

仮想的な四角形ＶＳの頂点ＶＳｃからアレイ部１４（複数の金属部１６）までの最短の距離Ｄ１は、例えば、仮想的な四角形ＶＳの対角線の長さの１．５％以上である。最短の距離Ｄ１は、換言すれば、頂点ＶＳｃから最近接の金属部１６までの距離である。仮想的な四角形ＶＳの頂点ＶＳｃからアレイ部１４までの最短の距離Ｄ１は、例えば、０．３５ｍｍ以上である。また、仮想的な四角形ＶＳの頂点ＶＳｃからアレイ部１４までの最短の距離Ｄ１は、例えば、仮想的な四角形ＶＳの対角線の長さの１７％以下である。仮想的な四角形ＶＳの頂点ＶＳｃからアレイ部１４までの最短の距離Ｄ１は、例えば、４ｍｍ以下である。

【0032】

また、仮想的な四角形ＶＳの頂点ＶＳｃからアレイ部１４までの最長の距離Ｄ２は、例えば、仮想的な四角形ＶＳの対角線の長さの１７％以下である。最長の距離Ｄ２は、換言すれば、頂点ＶＳｃから他の金属部１６を横切ることなく頂点ＶＳｃと直線で結ぶことが可能な最も遠い位置にある金属部１６までの距離である。仮想的な四角形ＶＳの頂点ＶＳｃからアレイ部１４までの最長の距離Ｄ２は、例えば、４ｍｍ以下である。但し、仮想的な四角形ＶＳの頂点ＶＳｃからアレイ部１４までの最長の距離Ｄ２は、例えば、仮想的な四角形ＶＳの頂点ＶＳｃからアレイ部１４までの最短の距離Ｄ１以上の任意の距離でよい。

【0033】

図３（ａ）～図３（ｆ）は、第１の実施形態に係る半導体デバイスの製造工程の一例を模式的に表す断面図である。
図３（ａ）に表したように、半導体デバイス１０の製造においては、まず、半導体基板１２の上に、絶縁層２０を形成する。例えば、半導体基板１２がシリコン基板である場合、絶縁層２０は、酸化シリコンや窒化シリコンなどを含む。絶縁層２０は、例えば、ＣＶＤ法などによって形成される。絶縁層２０の厚さは、例えば、数十ｎｍ～数μｍ程度である。この際、半導体基板１２には、図示を省略したＣＭＯＳ回路などが設けられていてもよい。

【0034】

図３（ｂ）に表したように、絶縁層２０の上に、金属層２２を形成する。金属層２２は、電気めっき法による成膜を行う際に電極として用いられ、後に第２導電部１６ｂとなる金属層である。金属層２２は、例えば、スパッタリング法やＣＶＤ法などによって形成される。金属層２２は、第２導電部１６ｂと同様に、例えば、錫、銀、銅、アルミニウム、ニッケル、白金、チタニウム、パラジウム、及び金の少なくともいずれかを含む。

【0035】

図３（ｃ）に表したように、金属層２２の上にレジスト２４を設ける。この際、レジスト２４の厚さは、所望する金属部１６の高さよりも厚くしておく。レジスト２４を設けた後、リソグラフィ法によってレジスト２４をパターニングすることにより、複数の金属部１６に応じた形状のパターンをレジスト２４に形成する。

【0036】

図３（ｄ）に表したように、パターニングされたレジスト２４の開口部内に金属層を形成することにより、金属層２２の上に複数の第１導電部１６ａを形成する。複数の第１導電部１６ａは、例えば、金属層２２を電極として用いた電気めっき法によって形成される。複数の第１導電部１６ａの高さ（電気めっき法による金属層の厚さ）は、例えば、数十ｎｍ～数十μｍ程度である。

【0037】

図３（ｅ）に表したように、複数の第１導電部１６ａを形成した後、アッシング法や、薬液を用いたウェット法などにより、レジスト２４を除去する。

【0038】

図３（ｆ）に表したように、複数の第１導電部１６ａをマスクとして金属層２２をパターニングすることにより、複数の第１導電部１６ａと半導体基板１２との間に複数の第２導電部１６ｂを形成する。金属層２２のパターニングには、例えば、薬液を用いたウェットエッチング法や、ＲＩＥ（Reactive Ion Etching）法などが用いられる。

【0039】

これにより、半導体基板１２上に並べて設けられた複数の金属部１６を有するアレイ部１４が、半導体基板１２の上に設けられ、半導体デバイス１０が製造される。

【0040】

なお、図１（ｂ）では、図示を省略しているが、半導体デバイス１０は、図３（ｆ）に表したように、半導体基板１２の上に設けられた絶縁層２０をさらに有してもよい。この場合、複数の金属部１６（アレイ部１４）は、例えば、絶縁層２０の上に設けられる。絶縁層２０は、例えば、金属層２２と同様にパターニングしてもよい。半導体デバイス１０は、例えば、複数の金属部１６（第２導電部１６ｂ）と半導体基板１２との間に設けられた複数の絶縁部を有してもよい。絶縁層２０は、必要に応じて設けられ、省略可能である。

【0041】

このように、半導体デバイス１０の製造方法は、半導体基板１２の上にレジスト２４を設ける工程と、複数の金属部１６に応じた形状のパターンをレジスト２４に形成する工程と、パターニングされたレジスト２４の開口部内に金属層を形成することにより、半導体基板１２の上に複数の第１導電部１６ａを形成する工程と、レジスト２４を除去し、複数の第１導電部１６ａによって複数の金属部１６を形成する工程と、を有する。

【0042】

また、半導体基板１２の上にレジスト２４を設ける工程は、半導体基板１２の上に金属層２２（電極用金属層）を形成する工程と、金属層２２の上にレジスト２４を設ける工程と、を有する。

【0043】

複数の第１導電部１６ａを形成する工程は、金属層２２を電極として用いた電気めっき法によって複数の第１導電部１６ａを形成する工程を有する。

【0044】

複数の金属部１６を形成する工程は、レジスト２４を除去した後、複数の第１導電部１６ａをマスクとして金属層２２をパターニングし、複数の第１導電部１６ａと半導体基板１２との間に複数の第２導電部１６ｂを形成することにより、複数の第１導電部１６ａと複数の第２導電部１６ｂとによって複数の金属部１６を形成する工程を有する。

【0045】

なお、複数の第１導電部１６ａの形成方法は、電気めっき法に限定されるものではない。複数の第１導電部１６ａは、スパッタ法などの他の形成方法によって形成してもよい。この場合には、電極用の金属層２２を形成する工程を省略することができる。また、この場合には、複数の第２導電部１６ｂを形成する工程も省略することができる。複数の金属部１６は、例えば、レジスト２４の開口部内に設けられた複数の第１導電部１６ａのみで形成してもよい。

【0046】

図４は、参考の半導体デバイスを模式的に表す平面図である。
図５は、参考の半導体デバイスの一部を拡大して模式的に表す平面図である。
図５は、図４の囲み部Ｓｂの部分を拡大して図示している。
図４及び図５に表したように、参考の半導体デバイス３０は、半導体基板３２と、半導体基板３２上に並べて設けられた複数の金属部３６を有するアレイ部３４と、を備える。参考の半導体デバイス３０では、アレイ部３４の半導体基板３２上における輪郭形状ＥＳｒが、四角形状である。半導体デバイス３０では、輪郭形状ＥＳｒの内角が、９０°である。この場合、アレイ部３４の輪郭形状ＥＳｒに対して仮想的な四角形ＶＳを設定した際に、アレイ部３４の輪郭形状ＥＳｒは、仮想的な四角形ＶＳの４つの頂点のそれぞれと重なる。なお、半導体デバイス３０の構成は、アレイ部３４の輪郭形状ＥＳｒを除いて、半導体デバイス１０の構成と同様であるから、詳細な説明は省略する。

【0047】

図６は、参考の半導体デバイスの特性の一例を模式的に表すグラフである。
図６の横軸は、四角形状の輪郭形状ＥＳｒの角部からの距離を表す。図６の縦軸は、金属部３６の高さを表す。図６は、図５に表したように、四角形状の輪郭形状ＥＳｒの角部に位置する金属部３６から対角に位置する金属部３６に向かって、対角線上に位置する各金属部３６の高さを測定した測定結果の一例を模式的に表している。

【0048】

図６において、測定点Ｐ１は、アレイ部３４の角部から０．１２ｍｍの位置にある金属部３６の測定結果である。測定点Ｐ１の金属部３６の高さは、２５．１μｍである。測定点Ｐ２は、アレイ部３４の角部から０．２１ｍｍの位置にある金属部３６の測定結果である。測定点Ｐ２の金属部３６の高さは、２４．９μｍである。測定点Ｐ３は、アレイ部３４の角部から０．３５ｍｍの位置にある金属部３６の測定結果である。測定点Ｐ３の金属部３６の高さは、２２．８μｍである。測定点Ｐ４は、アレイ部３４の角部から１ｍｍの位置にある金属部３６の測定結果である。測定点Ｐ４の金属部３６の高さは、２１．８μｍである。測定点Ｐ５は、アレイ部３４の角部から４ｍｍの位置にある金属部３６の測定結果である。測定点Ｐ５の金属部３６の高さは、２０．７μｍである。

【0049】

このように、アレイ部３４の角部側に位置する金属部３６の高さは、アレイ部３４の中央側に位置する金属部３６の高さよりも高くなっている。例えば、測定点Ｐ１及び測定点Ｐ２の金属部３６の高さは、測定点Ｐ５の金属部３６の高さと比べて、１０％以上高くなっている。

【0050】

図５では、複数の金属部３６の高さの分布を色の濃淡で表している。図５の各金属部３６においては、色が濃いほど金属部３６の高さが高いことを表している。図５及び図６に表したように、各金属部３６の高さは、アレイ部３４の外周側において、アレイ部３４の中央側よりも高くなる傾向にある。そして、各金属部３６の高さは、アレイ部３４の角部において、他の部分（例えば辺の中央側の部分）よりも高くなる傾向にある。

【0051】

この傾向は、上記のように電気めっき法によって各金属部３６を形成する際に、アレイ部３４の角部に電界が集中し易いためであると考えられる。こうした複数の金属部３６の高さのバラツキは、半導体デバイス３０の不良の要因となってしまう可能性がある。また、電気めっき法以外の製造方法においても、アレイ部の中央部と角部で、同一条件での成膜ができず、高さのばらつきが生じる可能性がある。

【0052】

例えば、高さの高い外周側の金属部３６に合わせて製造を行うと、高さの低い中央側の金属部３６において所望の性能が得られなくなってしまう可能性がある。反対に、高さの低い中央側の金属部３６に合わせて製造を行うと、外周側の金属部３６が高くなり過ぎ、変形などを起こし易くなってしまうことが懸念される。また、例えば、レジスト２４の膜厚よりも高く金属部３６が形成され、レジスト２４を乗り越えて、隣接する金属部３６と接触してしまうことなども懸念される。

【0053】

これに対し、本実施形態に係る半導体デバイス１０では、アレイ部１４の半導体基板１２上における輪郭形状ＥＳが、９０°より大きい内角を有する多角形状である。半導体デバイス１０では、アレイ部１４の輪郭形状ＥＳを、四角形状の参考の輪郭形状ＥＳｒの角を取った形状としている。アレイ部１４の輪郭形状ＥＳに対して仮想的な四角形ＶＳを設定した際に、アレイ部１４の輪郭形状ＥＳは、仮想的な四角形ＶＳの４つの頂点のそれぞれと重ならない。

【0054】

これにより、半導体デバイス１０では、電気めっき法によって各金属部１６（第１導電部１６ａ）を形成する際の電界の集中を抑制し、各金属部１６の高さにバラツキが生じることを抑制することができる。半導体デバイス１０では、例えば、各金属部１６の高さのバラツキを１０％以下に抑制することができる。半導体デバイス１０では、複数の金属部１６の高さのバラツキに起因する不良の発生を抑制することができる。

【0055】

図６に表したように、測定点Ｐ３よりもアレイ部３４の角部に近い位置では、金属部３６の高さが高くなる。測定点Ｐ３よりもアレイ部３４の角部に近い位置では、金属部３６の高さが、アレイ部３４の中央側と比べて１０％以上高くなる。参考の半導体デバイス３０の四角形状の輪郭形状ＥＳｒの一辺の長さは、例えば、１７ｍｍである。この場合、輪郭形状ＥＳｒの対角線の長さは、約２３．８ｍｍである。上記のように、測定点Ｐ３は、アレイ部３４の角部から０．３５ｍｍの位置にある金属部３６の測定結果である。アレイ部３４の角部から測定点Ｐ３の金属部３６までの距離は、輪郭形状ＥＳｒの対角線の長さの約１．５％の長さに相当する距離である。従って、アレイ部３４の角部から０．３５ｍｍ以上離れた位置においては、アレイ部３４の角部に対する電界集中の影響が小さいと考えることができる。

【0056】

また、図６に表したように、測定点Ｐ４と測定点Ｐ５との間の金属部３６の高さの変化は、測定点Ｐ３と測定点Ｐ４との間の金属部３６の高さの変化よりも小さい。そして、測定点Ｐ５よりもアレイ部３４の中央側においては、金属部３６の高さの変化が、より小さい。上記のように、測定点Ｐ５は、アレイ部３４の角部から４ｍｍの位置にある金属部３６の測定結果である。アレイ部３４の角部から測定点Ｐ５の金属部３６までの距離は、輪郭形状ＥＳｒの対角線の長さの約１７％の長さに相当する距離である。従って、アレイ部３４の角部から４ｍｍ以上離れた位置においては、アレイ部３４の角部に対する電界集中の影響が十分に抑えられていると考えることができる。

【0057】

本実施形態に係る半導体デバイス１０では、仮想的な四角形ＶＳの頂点ＶＳｃからアレイ部１４までの最短の距離Ｄ１が、仮想的な四角形ＶＳの対角線の長さの１．５％以上である。換言すれば、仮想的な四角形ＶＳの頂点ＶＳｃからアレイ部１４までの最短の距離Ｄ１が、０．３５ｍｍ以上である。これにより、半導体デバイス１０では、電気めっき法によって各金属部１６を形成する際の電解の集中をより適切に抑制し、各金属部１６の高さにバラツキが生じることをより適切に抑制することができる。半導体デバイス１０では、例えば、各金属部１６の高さのバラツキをより１０％以下に抑制し易くすることができる。

【0058】

本実施形態に係る半導体デバイス１０では、仮想的な四角形ＶＳの頂点ＶＳｃからアレイ部１４までの最短の距離Ｄ１が、仮想的な四角形ＶＳの対角線の長さの１７％以下である。換言すれば、仮想的な四角形ＶＳの頂点ＶＳｃからアレイ部１４までの最短の距離Ｄ１が、４ｍｍ以下である。これにより、例えば、アレイ部１４の形状が、角部を過度に取った形状となってしまうことを抑制することができる。例えば、アレイ部１４の面積が過度に減少し、複数の金属部１６の数が減少してしまうことなどを抑制することができる。例えば、半導体デバイス１０をロジックデバイスなどに適用する際に、複数の金属部１６の数が減少し、半導体デバイス１０において入出力可能な信号の数が減少してしまうことを抑制することができる。例えば、半導体基板１２の面積に対するアレイ部１４の面積の比率が減少し、スペース効率が悪くなってしまうことなどを抑制することができる。このように、仮想的な四角形ＶＳの頂点ＶＳｃからアレイ部１４までの最短の距離Ｄ１は、例えば、仮想的な四角形ＶＳの対角線の長さの１．５％以上１７％以下とすることが好適である。

【0059】

さらに、本実施形態に係る半導体デバイス１０では、仮想的な四角形ＶＳの頂点ＶＳｃからアレイ部１４までの最長の距離Ｄ２が、仮想的な四角形ＶＳの対角線の長さの１７％以下である。換言すれば、仮想的な四角形ＶＳの頂点ＶＳｃからアレイ部１４までの最長の距離Ｄ２が、４ｍｍ以下である。これにより、例えば、アレイ部１４の面積が過度に減少し、複数の金属部１６の数が減少してしまうことなどをより抑制することができる。

【0060】

このように、本実施形態では、複数の金属部１６の高さのバラツキを抑制した半導体デバイス１０及びその製造方法を提供することができる。

【0061】

図７は、第１の実施形態に係る半導体デバイスの変形例を模式的に表す平面図である。
なお、上記実施形態と機能・構成上実質的に同じものについては、同符号を付し、詳細な説明は省略する。
図７に表したように、半導体デバイス１０ａでは、アレイ部１４の半導体基板１２上における輪郭形状ＥＳａが、十六角形状である。輪郭形状ＥＳａは、上記実施形態の八角形状の輪郭形状ＥＳの角をさらに取った形状である。輪郭形状ＥＳａは、上記実施形態の八角形状の輪郭形状ＥＳよりもさらに内角を大きくした形状である。

【0062】

これにより、半導体デバイス１０ａでは、例えば、半導体デバイス１０と比べて、電気めっき法によって各金属部１６を形成する際の電解の集中をより抑制し、複数の金属部１６の高さのバラツキをより抑制することができる。但し、アレイ部１４の輪郭形状は、上記に限定されるものではない。アレイ部１４の輪郭形状は、９０°より大きい内角を有する任意の多角形状でよい。

【0063】

図８は、第１の実施形態に係る半導体デバイスの変形例を模式的に表す平面図である。
図８に表したように、この例では、アレイ部１４が、半導体基板１２上に並べて設けられた複数の金属部４０を有するとともに、金属部４２をさらに有する。金属部４２は、複数の金属部４０のそれぞれを囲う格子状である。

【0064】

例えば、半導体デバイス１０が、ＲＦ－ＭＥＭＳデバイスや高性能ロジックデバイスなどに適用される場合に、複数の金属部４０は、信号の送受用の電極として用いられ、金属部４２は、共通電位（例えばグランド電位）の設定用に用いられる。これにより、例えば、複数の金属部４０に流れる信号に対する電磁干渉の影響を抑制することができる。例えば、電磁干渉に対する耐性の高い半導体デバイス１０を提供することができる。また、例えば、半導体デバイス１０が、電子線の進行方向を変化させる電子レンズや偏向器などの電子線制御装置に適用される場合には、複数の金属部４０が、電子線の進行方向を変化させるための電位を設定する電極として用いられ、金属部４２が、共通電位を設定する電極として用いられる。これにより、例えば、各金属部４０に偏向用の電位を設定可能としつつ、複数の金属部に共通電位を設定する場合などと比べて、金属部４２に対する共通電位の設定を容易にすることができる。

【0065】

この例では、例えば、アレイ部１４の半導体基板１２上における輪郭形状ＥＳが、金属部４２の輪郭によって決定される。輪郭形状ＥＳは、例えば、半導体基板１２の表面と直交する方向から見た状態、もしくは、半導体基板１２の表面のレイアウトパターンにおいて、複数の金属部４０及び金属部４２のうちの最外周に位置する１つの金属部４２の外縁を結ぶ線分を直線近似（多角形近似）することによって求められる。このように、アレイ部１４の輪郭形状ＥＳは、複数の金属部１６によって決定される構成に限ることなく、複数の金属部４０、４２のうちの１つの金属部４２によって決定される構成としてもよい。

【0066】

図９は、第１の実施形態に係る半導体デバイスの変形例を模式的に表す平面図である。
図９に表したように、この例では、アレイ部１４が、半導体基板１２上に並べて設けられた複数の金属部４４と、複数の金属部４６と、を有する。

【0067】

複数の金属部４４は、半導体基板１２の表面と平行な第１方向に延び、半導体基板１２の表面と平行かつ第１方向と直交する第２方向に並べて設けられる。第１方向は、例えば、図９の紙面の左右方向であり、第２方向は、例えば、図９の紙面の上下方向である。

【0068】

また、複数の金属部４４は、第１方向に延びる第１部分４４ａと、第１部分４４ａから第２方向に延びるとともに第１方向に並べて設けられた複数の第２部分４４ｂと、を有する。複数の第２部分４４ｂは、隣接する金属部４４の第１部分４４ａから離れて設けられる。複数の金属部４４は、所定の間隔を空けて第２方向に並べて設けられる。

【0069】

複数の金属部４６は、複数の金属部４４のそれぞれの複数の第２部分４４ｂの間に配置されるように、第１方向及び第２方向に並べて設けられる。

【0070】

複数の金属部４４、４６のパターンは、換言すれば、図８に表した金属部４２の一部に隙間を設けたパターンである。このように、アレイ部１４の金属パターンは、金属部４６の全周を囲むことなく、一部に隙間を設けるようにして金属部４６の周囲を囲むパターンとしてもよい。例えば、半導体デバイス１０が、電子線の進行方向を変化させる電子レンズや偏向器などの電子線制御装置に適用される場合には、複数の金属部４６が、電子線の進行方向を変化させるための電位を設定する電極として用いられ、複数の金属部４４が、共通電位を設定する電極として用いられる。これにより、例えば、各金属部４６に偏向用の電位を設定可能としつつ、各金属部４４に対する共通電位の設定を容易にすることができる。

【0071】

図１０は、第１の実施形態に係る半導体デバイスの変形例を模式的に表す平面図である。
図１０に表したように、この例では、アレイ部１４が、半導体基板１２上に並べて設けられた複数の金属部４８と、複数の金属部５０と、を有する。

【0072】

複数の金属部４８は、半導体基板１２の表面と平行な第１方向に一列状に並べて設けられるとともに、半導体基板１２の表面と平行かつ第１方向と直交する第２方向に並べて設けられる。

【0073】

複数の金属部５０は、第１方向に一列状に並べて設けられるとともに、複数の金属部４８のそれぞれの列の間に配置されるように、第２方向に並べて設けられる。

【0074】

複数の金属部４８の形状は、複数の金属部５０の形状と異なる。例えば、複数の金属部４８の第２方向の長さは、複数の金属部５０の第２方向の長さよりも長い。このように、アレイ部１４の金属パターンは、形状の異なる複数種類の金属部４８、５０によって構成されるパターンとしてもよい。換言すれば、複数の金属部は、形状の異なる複数種類の金属部を含んでもよい。例えば、半導体デバイス１０が、電子線の進行方向を変化させる電子レンズや偏向器などの電子線制御装置に適用される場合には、複数の金属部５０が、電子線の進行方向を変化させるための電位を設定する電極として用いられ、複数の金属部４８が、共通電位を設定する電極として用いられる。

【0075】

図１１は、第１の実施形態に係る半導体デバイスの変形例を模式的に表す平面図である。
図１１に表したように、この例では、アレイ部１４が、半導体基板１２上に並べて設けられた複数の金属部５２と、複数の金属部５４と、複数の金属部５６と、を有する。

【0076】

複数の金属部５２は、半導体基板１２の表面と平行な第１方向に延び、半導体基板１２の表面と平行かつ第１方向と直交する第２方向に並べて設けられる。

【0077】

複数の金属部５４は、複数の金属部５２のそれぞれの間に配置されるように、第１方向及び第２方向に並べて設けられる。

【0078】

複数の金属部５６は、複数の金属部５２のそれぞれの間、及び複数の金属部５４のそれぞれの間に配置されるように、第１方向及び第２方向に並べて設けられる。複数の金属部５４及び複数の金属部５６は、例えば、第１方向に交互に並ぶ。複数の金属部５６の形状は、複数の金属部５４の形状と異なる。例えば、複数の金属部５６の第１方向の長さは、複数の金属部５４の第１方向の長さよりも長い。

【0079】

複数の金属部５２、５４、５６のパターンは、換言すれば、図９に表した複数の金属部４４の第１部分４４ａと複数の第２部分４４ｂとのそれぞれの間に隙間を設けたパターンである。このように、アレイ部１４の金属パターンは、形状の異なる３種類以上の金属部５２、５４、５６によって構成されるパターンとしてもよい。換言すれば、複数の金属部は、形状の異なる３種類以上の金属部を含んでもよい。例えば、半導体デバイス１０が、電子線の進行方向を変化させる電子レンズや偏向器などの電子線制御装置に適用される場合には、複数の金属部５６が、電子線の進行方向を変化させるための電位を設定する電極として用いられ、複数の金属部５２及び複数の金属部５４が、共通電位を設定する電極として用いられる。

【0080】

図１２は、第１の実施形態に係る半導体デバイスの変形例を模式的に表す平面図である。
図１２に表したように、この例では、アレイ部１４が、半導体基板１２上に並べて設けられた複数の金属部５８と、複数の金属部６０と、複数の金属部６２と、を有する。

【0081】

複数の金属部５８は、半導体基板１２の表面と平行な第１方向、及び半導体基板１２の表面と平行かつ第１方向と直交する第２方向に並べて設けられる。

【0082】

複数の金属部６０は、複数の金属部５８のそれぞれの間に配置されるように、第１方向及び第２方向に並べて設けられる。

【0083】

複数の金属部６２は、複数の金属部５８のそれぞれの間、及び複数の金属部６０のそれぞれの間に配置されるように、第１方向及び第２方向に並べて設けられる。複数の金属部６０及び複数の金属部６２は、例えば、第１方向に交互に並ぶ。複数の金属部６２の形状は、複数の金属部６０の形状と異なる。例えば、複数の金属部６２の第１方向の長さは、複数の金属部６０の第１方向の長さよりも長い。

【0084】

複数の金属部５８、６０、６２のパターンは、換言すれば、図１１に表した複数の金属部５２に複数の隙間を設けたパターンである。換言すれば、この例におけるアレイ部１４の金属パターンは、金属部６２の周囲を２つの金属部５８及び２つの金属部６０の４つの金属部によって囲むパターンである。例えば、半導体デバイス１０が、電子線の進行方向を変化させる電子レンズや偏向器などの電子線制御装置に適用される場合には、複数の金属部６２が、電子線の進行方向を変化させるための電位を設定する電極として用いられ、複数の金属部５８及び複数の金属部６０が、共通電位を設定する電極として用いられる。

【0085】

アレイ部１４の金属パターンは、上記に限ることなく、複数の金属部を並べて構成される任意のパターンでよい。例えば、図８などのように金属部を別の金属部で囲むパターンとする場合に、２つ以上の金属部を格子状の金属部で囲むようにしても良い。

【0086】

（第２の実施形態）
図１３は、第２の実施形態に係る半導体デバイスを模式的に表す平面図である。
図１４は、第２の実施形態に係る半導体デバイスの一部を拡大して模式的に表す平面図である。
図１４は、図１３の囲み部Ｓｃの部分を拡大して図示している。

【0087】

図１３及び図１４に表したように、半導体デバイス７０は、上記第１の実施形態と同様に、半導体基板１２と、アレイ部１４と、を備える。アレイ部１４は、半導体基板１２上に並べて設けられた複数の金属部１６を有する。

【0088】

半導体デバイス７０では、アレイ部１４の半導体基板１２上における輪郭形状ＥＳｂが、角を丸めた多角形状である。この例において、アレイ部１４の輪郭形状ＥＳｂは、角を丸めた四角形状である。アレイ部１４の輪郭形状ＥＳｂは、換言すれば、四角形状の参考の輪郭形状ＥＳｒの角を曲線状に取った形状である。

【0089】

このように、アレイ部１４の輪郭形状ＥＳｂは、９０°より大きい内角を有する多角形状に限ることなく、角を丸めた多角形状としてもよい。換言すれば、アレイ部１４の輪郭形状ＥＳｂは、四角形状の参考の輪郭形状ＥＳｒの角を直線状に取った形状に限ることなく、四角形状の参考の輪郭形状ＥＳｒの角を曲線状に取った形状でもよい。この場合にも、上記第１の実施形態と同様に、電気めっき法によって各金属部１６（第１導電部１６ａ）を形成する際の電界の集中を抑制し、各金属部１６の高さにバラツキが生じることを抑制することができる。

【0090】

なお、角を丸めた多角形状の輪郭形状ＥＳｂは、四角形状に限ることなく、角を丸めた八角形状や十六角形状などでもよい。輪郭形状ＥＳｂは、角を丸めた任意の多角形状でよい。

【0091】

角を丸めた多角形状の輪郭形状ＥＳｂは、例えば、半導体基板１２の表面と直交する方向から見た状態、もしくは、半導体基板１２の表面のレイアウトパターンにおいて、複数の金属部１６のうちの最外周に位置する所定数の金属部１６の外縁を結ぶ線分を直線近似（多角形近似）及び曲線近似することによって求めることができる。輪郭形状ＥＳｂは、換言すれば、最外周に位置する所定数の金属部１６の外縁を結ぶ線分の直線近似によって辺部分を決定するとともに、最外周に位置する所定数の金属部１６の外縁を結ぶ線分の曲線近似によって隣り合う２つの辺の両端を結ぶ曲線部分を決定した形状である。

【0092】

なお、角を丸めた多角形状の輪郭形状ＥＳｂのアレイ部１４においても、図８～図１２などに関して説明したように、アレイ部１４の金属パターンは、複数の金属部を並べて構成される任意のパターンでよい。

【0093】

図１５及び図１６は、第２の実施形態に係る半導体デバイスの変形例を模式的に表す平面図である。
図１５に表したように、半導体デバイス７２では、アレイ部１４の半導体基板１２上における輪郭形状ＥＳｃが、円形状である。

【0094】

図１６に表したように、半導体デバイス７４では、アレイ部１４の半導体基板１２上における輪郭形状ＥＳｄが、楕円形状である。

【0095】

円形状の輪郭形状ＥＳｃ及び楕円形状の輪郭形状ＥＳｄは、例えば、半導体基板１２の表面と直交する方向から見た状態、もしくは、半導体基板１２の表面のレイアウトパターンにおいて、複数の金属部１６のうちの最外周に位置する所定数の金属部１６の外縁を結ぶ線分を曲線近似することによって求めることができる。輪郭形状ＥＳｃ、ＥＳｄは、換言すれば、最外周に位置する所定数の金属部１６の外縁を結ぶ線分を曲線近似によって決定した形状である。

【0096】

なお、円形状の輪郭形状ＥＳｃ及び楕円形状の輪郭形状ＥＳｄのアレイ部１４においても、図８～図１２などに関して説明したように、アレイ部１４の金属パターンは、複数の金属部を並べて構成される任意のパターンでよい。

【0097】

このように、アレイ部１４の輪郭形状は、円形状や楕円形状などでもよい。このように、アレイ部１４の輪郭形状を角の無い円形状や楕円形状とした場合には、電気めっき法によって各金属部１６（第１導電部１６ａ）を形成する際の電界の集中をより適切に抑制し、各金属部１６の高さにバラツキが生じることをより適切に抑制することができる。

【0098】

一方、アレイ部１４の輪郭形状を円形状や楕円形状とした場合には、前述のように、アレイ部１４の面積が過度に減少し、複数の金属部１６の数が減少してしまうことなどが懸念される。

【0099】

このため、アレイ部１４の輪郭形状は、９０°より大きい内角を有する多角形状、もしくは角を丸めた多角形状とし、仮想的な四角形ＶＳの頂点ＶＳｃからアレイ部１４までの最短の距離Ｄ１を、仮想的な四角形ＶＳの対角線の長さの１．５％以上１７％以下とすることが好適である。そして、仮想的な四角形ＶＳの頂点ＶＳｃからアレイ部１４までの最長の距離Ｄ２を、仮想的な四角形ＶＳの対角線の長さの１７％以下とすることがより好適である。これにより、各金属部１６の高さにバラツキが生じることを抑制しつつ、複数の金属部１６の数が少なくなってしまうことを抑制することができる。

【0100】

なお、アレイ部１４の輪郭形状は、上記に限ることなく、アレイ部１４の輪郭形状に外接する最小の面積の仮想的な四角形ＶＳを設定した際に、仮想的な四角形ＶＳの４つの頂点のそれぞれと重ならない任意の形状でよい。

【0101】

本願明細書において、「電気的に接続」には、直接接触して接続される場合の他に、他の導電性部材などを介して接続される場合も含む。

【0102】

本実施形態は、以下の態様を含む。
（付記１）
半導体基板と、
前記半導体基板上に並べて設けられた複数の金属部を有するアレイ部と、
を備え、
前記アレイ部の前記半導体基板上における輪郭形状に外接する最小の面積の仮想的な四角形を設定した際に、前記アレイ部の前記輪郭形状は、前記仮想的な四角形の４つの頂点のそれぞれと重ならない半導体デバイス。

【0103】

（付記２）
前記アレイ部の前記輪郭形状は、９０°より大きい内角を有する多角形状である付記１記載の半導体デバイス。

【0104】

（付記３）
前記アレイ部の前記輪郭形状は、角を丸めた多角形状である付記１記載の半導体デバイス。

【0105】

（付記４）
前記アレイ部の前記輪郭形状は、円形状である付記１記載の半導体デバイス。

【0106】

（付記５）
前記アレイ部の前記輪郭形状は、楕円形状である付記１記載の半導体デバイス。

【0107】

（付記６）
前記仮想的な四角形の頂点から前記アレイ部までの最短の距離は、前記仮想的な四角形の対角線の長さの１．５％以上である付記１～５のいずれか１つに記載の半導体デバイス。

【0108】

（付記７）
前記仮想的な四角形の頂点から前記アレイ部までの最短の距離は、前記仮想的な四角形の対角線の長さの１７％以下である付記１～６のいずれか１つに記載の半導体デバイス。

【0109】

（付記８）
前記仮想的な四角形の頂点から前記アレイ部までの最長の距離は、前記仮想的な四角形の対角線の長さの１７％以下である付記１～７のいずれか１つに記載の半導体デバイス。

【0110】

（付記９）
前記複数の金属部の高さは、５μｍ以上４０μｍ以下である付記１～８のいずれか１つに記載の半導体デバイス。

【0111】

（付記１０）
前記複数の金属部は、第１導電部と、前記半導体基板と前記第１導電部との間に設けられた第２導電部と、を有する付記１～９のいずれか１つに記載の半導体デバイス。

【0112】

（付記１１）
前記第１導電部の高さ方向の長さは、前記第２導電部の高さ方向の長さよりも長い付記１０記載の半導体デバイス。

【0113】

（付記１２）
前記第１導電部は、錫、銀、銅、アルミニウム、ニッケル、及び金の少なくともいずれかを含む付記１０又は１１に記載の半導体デバイス。

【0114】

（付記１３）
前記第２導電部は、錫、銀、銅、アルミニウム、ニッケル、白金、チタニウム、パラジウム、及び金の少なくともいずれかを含む付記１０～１２のいずれか１つに記載の半導体デバイス。

【0115】

（付記１４）
前記半導体基板の上に設けられた絶縁層をさらに備え、
前記複数の金属部は、前記絶縁層の上に設けられる付記１～１３のいずれか１つに記載の半導体デバイス。

【0116】

（付記１５）
前記複数の金属部は、前記半導体基板の表面と平行な第１方向、及び前記半導体基板の表面と平行かつ前記第１方向と直交する第２方向に並べて設けられる付記１～１４のいずれか１つに記載の半導体デバイス。

【0117】

（付記１６）
前記複数の金属部は、形状の異なる複数種類の金属部を含む付記１～１５のいずれか１つに記載の半導体デバイス。

【0118】

（付記１７）
半導体基板と、前記半導体基板上に並べて設けられた複数の金属部を有するアレイ部と、を備え、前記アレイ部の前記半導体基板上における輪郭形状に外接する最小の面積の仮想的な四角形を設定した際に、前記アレイ部の前記輪郭形状は、前記仮想的な四角形の４つの頂点のそれぞれと重ならない半導体デバイスの製造方法であって、
半導体基板の上にレジストを設ける工程と、
前記複数の金属部に応じた形状のパターンを前記レジストに形成する工程と、
パターニングされた前記レジストの開口部内に金属層を形成することにより、前記半導体基板の上に複数の第１導電部を形成する工程と、
前記レジストを除去し、前記複数の第１導電部によって前記複数の金属部を形成する工程と、
を有する半導体デバイスの製造方法。

【0119】

（付記１８）
前記半導体基板の上に前記レジストを設ける前記工程は、前記半導体基板の上に電極用金属層を形成する工程と、前記電極用金属層の上に前記レジストを設ける工程と、を有し、
前記複数の第１導電部を形成する前記工程は、前記電極用金属層を電極として用いた電気めっき法によって前記複数の第１導電部を形成する工程を有し、
前記複数の金属部を形成する前記工程は、前記レジストを除去した後、前記複数の第１導電部をマスクとして前記電極用金属層をパターニングし、前記複数の第１導電部と前記半導体基板との間に複数の第２導電部を形成することにより、前記複数の第１導電部と前記複数の第２導電部とによって前記複数の金属部を形成する工程を有する付記１７記載の半導体デバイスの製造方法。

【0120】

以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体デバイスに含まれる各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。

【0121】

各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。

【0122】

その他、本発明の実施の形態として上述した半導体デバイスを基にして、当業者が適宜設計変更して実施し得る全ての半導体デバイスも、本発明の要旨を包含する限り、本発明の範囲に属する。

【0123】

その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。

【0124】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0125】

１０、１０ａ…半導体デバイス、 １２…半導体基板、 １４…アレイ部、 １６…金属部、 １６ａ…第１導電部、 １６ｂ…第２導電部、 ２０…絶縁層、 ２２…金属層、 ２４…レジスト、 ３０…半導体デバイス、 ３２…半導体基板、 ３４…アレイ部、 ３６、４０、４２、４４、４６、４８、５０、５２、５４、５６、５８、６０、６２…金属部、 ７０、７２、７４…半導体デバイス、 Ｄ１、Ｄ２…距離、 ＥＳ、ＥＳａ～ＥＳｄ、ＥＳｒ…輪郭形状、 ＨＴ…高さ、 Ｓａ、Ｓｂ、Ｓｃ…囲み部、 ＶＳ…仮想的な四角形、

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】