特開 2024-135369 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024135369

(43)【公開日】2024-10-04

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20240927BHJP

   H01L 29/12 20060101ALI20240927BHJP

   H01L 21/336 20060101ALI20240927BHJP

   H01L 21/265 20060101ALI20240927BHJP

【ＦＩ】

H01L29/78 652J

H01L29/78 653A

H01L29/78 652H

H01L29/78 652T

H01L29/78 658A

H01L29/78 658E

H01L21/265 V

H01L21/265 R

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2023046007

(22)【出願日】2023-03-22

(71)【出願人】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(71)【出願人】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】100120031

【弁理士】

【氏名又は名称】宮嶋 学

(74)【代理人】

【識別番号】100107582

【弁理士】

【氏名又は名称】関根 毅

(74)【代理人】

【識別番号】100118843

【弁理士】

【氏名又は名称】赤岡 明

(74)【代理人】

【識別番号】100217940

【弁理士】

【氏名又は名称】三並 大悟

(72)【発明者】

【氏名】田中 克久

(72)【発明者】

【氏名】河野 洋志

(57)【要約】

【課題】オン抵抗の増加を抑制しつつゲート絶縁膜の信頼性を向上させることが可能な半導体装置を提供する。
【解決手段】一実施形態に係る半導体装置は、第１方向に延びるゲート電極と、ゲート電極を覆うゲート絶縁膜と、ゲート絶縁膜下で、第１方向に直交する第２方向に延びる第１導電形の第１半導体領域と、第１半導体領域を挟んで前記ゲート絶縁膜と対向する第１導電形の第２半導体領域と、を備える。第２半導体領域の第１導電形不純物濃度が、第１半導体領域の第１導電形不純物濃度よりも低い。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１方向に延びるゲート電極と、
前記ゲート電極を覆うゲート絶縁膜と、
前記ゲート絶縁膜下で、前記第１方向に直交する第２方向に延びる第１導電形の第１半導体領域と、
前記第１半導体領域を挟んで前記ゲート絶縁膜と対向する第１導電形の第２半導体領域と、を備え、
前記第２半導体領域の第１導電形不純物濃度が、前記第１半導体領域の第１導電形不純物濃度よりも低い、半導体装置。

【請求項2】

前記ゲート絶縁膜下で、前記第１半導体領域と前記第１方向に交互に設けられた第２導電形の第３半導体領域をさらに備える、請求項１に記載の半導体装置。

【請求項3】

前記第３半導体領域と前記第２方向に交互に設けられた第２導電形の第４半導体領域をさらに備え、
前記第４半導体領域の第２導電形不純物濃度は、前記第３半導体領域の第２導電形不純物濃度よりも高い、請求項２に記載の半導体装置。

【請求項4】

前記第２半導体領域が、前記第３半導体領域下にも設けられている、請求項２に記載の半導体装置。

【請求項5】

前記第２半導体領域が、前記ゲート電極に沿って前記第１方向に延びている、請求項１から４のいずれかに記載の半導体装置。

【請求項6】

前記第１半導体領域下および前記第３半導体領域下に設けられた第２導電形の第５半導体領域をさらに備え、
前記第２半導体領域が、前記第５半導体領域内に設けられている、請求項２に記載の半導体装置。

【請求項7】

前記第１半導体領域下および前記第３半導体領域下に設けられた前記第２導電形の第５半導体領域と、
前記第５半導体領域下に設けられた第２導電形の第６半導体領域と、をさらに備え、
前記第２半導体領域が、前記第５半導体領域から前記第６半導体領域まで延びている、請求項２に記載の半導体装置。

【請求項8】

前記ゲート絶縁膜と前記第１半導体領域との間に設けられた第２導電形の第３半導体領域をさらに備える、請求項１に記載の半導体装置。

【請求項9】

前記第３半導体領域下に設けられた前記第２半導体領域の厚さが、前記第１半導体領域下に設けられた前記第２半導体領域の厚さよりも大きい、請求項８に記載の半導体装置。

【請求項10】

前記第１導電形がｐ形であり、前記第２導電形がｎ形である、請求項２に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置に関する。

【背景技術】

【0002】

ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等のパワー半導体装置では、一方向に延びるトレンチ型のゲート電極の下側に、ｐ^＋形半導体領域が部分的に設けられる構造がある。この構造によれば、ゲート電極を覆うゲート絶縁膜の電界を緩和することができる。

【0003】

このような半導体装置では、ｐ^＋形半導体領域が厚いとオン抵抗の増加を招く。しかし、ｐ^＋形半導体領域が薄いと、寸法ばらつきが大きくなってゲート絶縁膜の信頼性が低下し得る。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特許第６４００５４８号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明が解決しようとする課題は、オン抵抗の増加を抑制しつつゲート絶縁膜の信頼性を向上させることが可能な半導体装置を提供することである。

【課題を解決するための手段】

【0006】

一実施形態に係る半導体装置は、第１方向に延びるゲート電極と、ゲート電極を覆うゲート絶縁膜と、ゲート絶縁膜下で、第１方向に直交する第２方向に延びる第１導電形の第１半導体領域と、第１半導体領域を挟んで前記ゲート絶縁膜と対向する第１導電形の第２半導体領域と、を備える。第２半導体領域の第１導電形不純物濃度が、第１半導体領域の第１導電形不純物濃度よりも低い。

【図面の簡単な説明】

【0007】

【図1】第１実施形態に係る半導体装置を垂直方向に切断した断面図である。

【図2】図２は、第１実施形態に係る半導体装置を、図１とは異なる箇所で垂直方向に切断した断面図である。

【図3】図１に示す切断線Ａ－Ａおよび図２に示す切断線Ｃ－Ｃに沿った断面図である。

【図4】図１に示す切断線Ｂ－Ｂおよび図２に示す切断線Ｄ－Ｄに沿った断面図である。

【図5】p形半導体領域の形成工程を説明するための断面図である。

【図6】第１～第３電流拡散領域の形成工程を説明するための断面図である。

【図7】ｐ^＋形半導体領域の形成工程を説明するための断面図である。

【図8】ｎ^－形半導体領域の形成工程を説明するための断面図である。

【図9】第４電流拡散領域の形成工程を説明するための断面図である。

【図10】図９とは異なる切断箇所において、第４電流拡散領域の形成工程を説明するための断面図である。

【図11】ｐベース領域、ｎ^＋ソース領域、ｐ^＋コンタクト領域、およびトレンチの形成工程を説明するための断面図である。

【図12】図１１とは異なる切断箇所において、ｐベース領域、ｎ^＋ソース領域、ｐ^＋コンタクト領域、およびトレンチの形成工程を説明するための断面図である。

【図13】トレンチの側壁部にｐ^＋形半導体領域を形成する工程を説明するための断面図である。

【図14】ゲート絶縁膜、ゲート電極、および層間絶縁膜を形成する工程を説明するための断面図である。

【図15】図１４とは異なる切断箇所において、ゲート絶縁膜、ゲート電極、および層間絶縁膜を形成する工程を説明するための断面図である。

【図16】第１変形例に係る半導体装置を垂直方向に切断した断面図である。

【図17】第１変形例に係る半導体装置を、図１６とは異なる箇所で垂直方向に切断した断面図である。

【図18】第２実施形態に係る半導体装置を垂直方向に切断した断面図である。

【図19】第２実施形態に係る半導体装置を、図１８とは異なる箇所で垂直方向に切断した断面図である。

【図20】第２変形例に係る半導体装置を垂直方向に切断した断面図である。

【図21】第２変形例に係る半導体装置を、図２０とは異なる箇所で垂直方向に切断した断面図である。

【発明を実施するための形態】

【0008】

以下、図面を参照して本発明の実施形態を説明する。本実施形態は、本発明を限定するものではない。

【0009】

（第１実施形態）
図１は、第１実施形態に係る半導体装置を垂直方向に切断した断面図である。図２は、第１実施形態に係る半導体装置を、図１とは異なる箇所で垂直方向に切断した断面図である。図３は、図１に示す切断線Ａ－Ａおよび図２に示す切断線Ｃ－Ｃに沿った断面図である。図４は、図１に示す切断線Ｂ－Ｂおよび図２に示す切断線Ｄ－Ｄに沿った断面図である。なお、図１は、図３に示す切断線Ｅ－Ｅおよび図４に示す切断線Ｇ－Ｇに沿った断面図に相当する。また、図２は、図３に示す切断線Ｆ－Ｆおよび図４に示す切断線Ｈ－Ｈに沿った断面図に相当する。

【0010】

本実施形態に係る半導体装置１は、トレンチゲート構造を有するＭＯＳＦＥＴである。この半導体装置１は、半導体部１０と、ゲート電極２０と、ドレイン電極３０と、ソース電極４０と、を備える。

【0011】

まず、半導体部１０について説明する。半導体部１０は、図１～図４に示すように、基板１１と、ドリフト領域１２と、p形半導体領域１３と、電流拡散領域１４と、ｐ^＋形半導体領域１５と、ｎ^－形半導体領域１６と、ｐベース領域１７と、ｎ^＋ソース領域１８と、ｐ^＋コンタクト領域１９と、を有する。電流拡散領域１４は、さらに、第１電流拡散領域１４ａ、第２電流拡散領域１４ｂ、第３電流拡散領域１４ｃ、および第４電流拡散領域１４ｄを有する。

【0012】

本実施形態では、ｐ^＋形半導体領域１５が、第１導電形の第１半導体領域に相当する。また、p形半導体領域１３が、第１導電形の第２半導体領域に相当する。また、ｎ^－形半導体領域１６が、第２導電形の第３半導体領域に相当する。また、第３電流拡散領域１４ｃが、第２導電形の第４半導体領域に相当する。また、第１電流拡散領域１４ａおよび第２電流拡散領域１４ｂが、第２導電形の第５半導体領域に相当する。さらに、ドリフト領域１２が、第２導電形の第６半導体領域に相当する。

【0013】

また、以下の説明では、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて半導体装置の各部の配置および構成を説明する場合がある。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向（第２方向）、Ｙ方向（第１方向）、Ｚ方向（第３方向）を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。本実施形態では、Ｘ方向はおよびＹ方向は、基板１１に平行な面内方向を表し、Ｚ方向は、基板１１に直交する面外方向を表す。

【0014】

さらに、ｎ^－、ｎ、ｎ^＋の表記は、ｎ形不純物の濃度が、この順番で高くなることを意味する。さらに、ｐ、ｐ^＋の表記は、ｐ形不純物の濃度が、この順番で高くなることを意味する。

【0015】

半導体部１０において、基板１１は、例えばｎ形のＳｉＣ基板である。基板１１上には、ドリフト領域１２が設けられている。

【0016】

ドリフト領域１２は、ｎ^－形半導体領域である。ドリフト領域１２は、半導体装置１のオフ時に、ドレイン電極３０とソース電極４０との間に印加されるドレイン電圧により空乏化される。そのため、ドリフト領域１２の厚さは、所定の耐圧条件を満たす厚さに設計されている。ドリフト領域１２上には、複数のp形半導体領域１３が設けられている。

【0017】

複数のp形半導体領域１３の各々は、図４に示すように、ゲート電極２０に沿ってＹ方向に延びている。複数のp形半導体領域１３の間には、図１、２に示すように、第１電流拡散領域１４ａおよび第２電流拡散領域１４ｂが設けられている。すなわち、Ｙ方向において隣接するp形半導体領域１３間には、第１電流拡散領域１４ａおよび第２電流拡散領域１４ｂが設けられている。

【0018】

第１電流拡散領域１４ａおよび第２電流拡散領域１４ｂの両方は、ｎ形半導体領域である。第１電流拡散領域１４ａは、ドリフト領域１２上に設けられている。第２電流拡散領域１４ｂは、第１電流拡散領域１４ａ上に設けられている。

【0019】

第２電流拡散領域１４ｂのｎ形不純物濃度は、第１電流拡散領域１４ａのｎ形不純物濃度以上である。ただし、第１電流拡散領域１４ａの濃度が高いと、半導体装置１の耐圧低下が懸念される。また、第２電流拡散領域１４ｂは、p形半導体領域１３に挟まれた場所に設けられているため、可能な限り低抵抗であることが望ましい。そのため、第２電流拡散領域１４ｂのｎ形不純物濃度は、第１電流拡散領域１４ａのｎ形不純物濃度よりも高いことが望ましい。

【0020】

ｐ形半導体領域１３および第２電流拡散領域１４ｂの上には、図１に示すようにｐ^＋形半導体領域１５が設けられている。ｐ^＋形半導体領域１５の一部は、Ｚ方向に突出してゲート絶縁膜２１の側面に接している。この突出部分によって、ソース電極４０と電気的に接続される。また、ｐ^＋形半導体領域１５は、図３に示すようにＸ方向に延びている。

【0021】

また、図２に示すように、p形半導体領域１３の上（Ｚ方向におけるp形半導体領域１３とゲート絶縁膜２１との間）には、ｎ^－形半導体領域１６も設けられている。ｎ^－形半導体領域１６は、図３に示すように、Ｙ方向にｐ^＋形半導体領域１５と交互に設けられている。ｎ^－形半導体領域１６のｎ形不純物濃度は、ドリフト領域１２のｎ形不純物濃度とほぼ同じである。

【0022】

また、図３に示すように、複数のｎ^－形半導体領域１６のＸ方向における間には、第３電流拡散領域１４ｃが設けられている。第３電流拡散領域１４ｃは、上述した第１電流拡散領域１４ａおよび第２電流拡散領域１４ｂと同様に、ｎ形半導体領域である。第３電流拡散領域１４ｃのｎ形不純物濃度は、第１電流拡散領域１４ａのｎ形不純物濃度以上であり、かつ第２電流拡散領域１４ｂのｎ形不純物濃度以下である。

【0023】

ただし、第３電流拡散領域１４ｃは、半導体装置１がオンした時の電流経路であるため、低抵抗であることが望ましい。その一方で、第３電流拡散領域１４ｃはトレンチ底部の近くに配置されているため、ｎ形不純物濃度が高すぎるとゲート絶縁膜２１の電界が高くなってしまう。そのため、第３電流拡散領域１４ｃのｎ形不純物濃度は、第１電流拡散領域１４ａのｎ形不純物濃度よりも高くて、かつ第２電流拡散領域１４ｂの以下であることが望ましい。

【0024】

図１および図２に示すように、ｐ^＋形半導体領域１５上およびｎ^－形半導体領域１６上には、ゲート絶縁膜２１および第４電流拡散領域１４ｄが設けられている。より具体的には、ゲート絶縁膜２１はＸ方向において複数設けられており、それぞれのゲート絶縁膜２１はＹ方向に延在している。また、第４電流拡散領域１４ｄは、Ｘ方向において隣接するゲート絶縁膜２１間に設けられている。ゲート絶縁膜２１は、例えばシリコン酸化膜（ＳｉＯ_２）である。

【0025】

第４電流拡散領域１４ｄは、上述した第１電流拡散領域１４ａ～第３電流拡散領域１４ｃと同様に、ｎ形半導体領域である。第４電流拡散領域１４ｄのｎ形不純物濃度は、第１電流拡散領域１４ａのｎ形不純物濃度以上であり、かつ第３電流拡散領域１４ｃのｎ形不純物濃度以下である。

【0026】

ただし、第４電流拡散領域１４ｄ上には、ｐベース領域１７が接合される。そのため、第４電流拡散領域１４ｄのｎ形不純物濃度が高すぎると、ｐベース領域１７を空乏化させてしまう。そのため、第４電流拡散領域１４ｄのｎ形不純物濃度は、第１電流拡散領域１４ａのｎ形不純物濃度よりも高くて、かつ第３電流拡散領域１４ｃのｎ形不純物濃度よりも低いことが望ましい。

【0027】

第４電流拡散領域１４ｄ上に設けられたｐベース領域１７上には、ｎ^＋ソース領域１８が、設けられている。ｎ^＋ソース領域１８は、ｐ^＋コンタクト領域１９とともにソース電極４０に接する。

【0028】

次に、ゲート電極２０、ドレイン電極３０、およびソース電極４０について説明する。

【0029】

ゲート電極２０は、ゲート絶縁膜２１内部に形成されている。すなわち、ゲート電極２０は、ゲート絶縁膜２１に覆われており、Ｙ方向に延在している。ゲート電極２０は、例えばポリシリコンを用いて形成することができる。ドレイン電極３０は、基板１１の、半導体部１０が設けられた表面とはＺ方向で対向する裏面に設けられている。ソース電極４０は、半導体部１０を挟んでドレイン電極３０とＺ方向で対向配置されている。ソース電極４０は、層間絶縁膜４１によって、ゲート電極２０と電気的に絶縁される。ドレイン電極３０およびソース電極４０は、金属を用いて形成することができる。

【0030】

次に、図５～図１５を参照して、上記のように構成された半導体装置１の製造方法の一例について説明する。

【0031】

まず、図５に示すように、マスクを用いたイオン注入によって、基板１１上に形成されたドリフト領域１２内にp形半導体領域１３を形成する。図５は、図１と同じ箇所の断面図である。なお、この時点では、図２に示す断面も、図５と同じ構造となっている。

【0032】

図５に示すp形半導体領域１３の形成工程で用いられるマスクの材料は、例えば酸化膜またはレジストである。また、アルミニウム（Ａｌ）またはボロン（Ｂ）のイオンが、ｐ形不純物として注入される。このとき、イオンは、基板１１の表面に対して０°のチルト角度をつけて注入される。ここで、チルト角度とは、基板１１の表面に垂直なＺ方向に対する傾斜角度である。つまりチルト角度が０°であるときには、イオンの注入方向はＺ方向となる。なお、基板１１がＳｉＣ基板である場合には、イオンは、ＳｉＣの結晶軸に沿って注入される。

【0033】

次に、図６に示すように、マスクを用いたイオン注入によって、ドリフト領域１２内に、第１電流拡散領域１４ａ、第２電流拡散領域１４ｂ、および第３電流拡散領域１４ｃを順次に形成する。図６も、図１と同じ箇所の断面図である。なお、この時点では、図２に示す断面も、図６と同じ構造となっている。

【0034】

第１電流拡散領域１４ａ～第３電流拡散領域１４ｃの形成工程で用いられるマスクは、ｐ形半導体領域１３の形成工程で用いられたマスクを除去した後、新たに形成される。このマスクは、基板１１の終端領域（不図示）を保護し、図６に示されているセル領域で開口している。そのため、この工程で注入されるイオンは、p形半導体領域１３で打ち返されるため、各電流拡散領域とp形半導体領域１３との位置ずれを回避できる。また、この工程では、窒素（Ｎ）またはリン（Ｐ）のイオンが、ｎ形不純物として注入される。このとき、イオンは、基板１１の表面に対して０°のチルト角度をつけて注入される。なお、基板１１がＳｉＣ基板である場合には、イオンは、ＳｉＣの結晶軸に沿って注入される。また、イオンの注入量や注入時間を調整することによって、ｎ形不純物濃度がそれぞれ異なる第１電流拡散領域１４ａ～第３電流拡散領域１４ｃを形成することができる。

【0035】

次に、図７に示すように、マスクを用いたイオン注入によって、第３電流拡散領域１４ｃの一部にｐ^＋形半導体領域１５を形成する。図７は、図１と同じ箇所の断面図である。この工程では、アルミニウム（Ａｌ）またはボロン（Ｂ）のイオンが、ｐ形不純物として注入される。このとき、イオンの注入量や注入時間を調整することによって、ｐ^＋形半導体領域１５のp形不純物濃度は、p形半導体領域１３のp形不純物濃度よりも高くなる。

【0036】

次に、図８に示すように、マスクを用いたイオン注入によって、第３電流拡散領域１４ｃ内におけるｐ形半導体領域１３上にｎ^－形半導体領域１６を形成する。図８は、図２と同じ箇所の断面図である。

【0037】

ｎ^－形半導体領域１６の形成工程で用いられるマスクは、ｐ^＋形半導体領域１５の形成工程で用いられたマスクを除去した後、新たに形成される。このマスクは、ｎ^－形半導体領域１６の形成領域で開口している。その結果、図３に示すように、ｐ^＋形半導体領域１５とｎ^－形半導体領域１６とは、格子状のパターンを形成する。

【0038】

次に、図９および図１０に示すように、ｐ^＋形半導体領域１５、ｎ^－形半導体領域１６、および第３電流拡散領域１４ｃの各々の上に第４電流拡散領域１４ｄを形成する。図９は図１と同じ箇所の断面図である。また、図１０は、図２と同じ箇所の断面図である。第４電流拡散領域１４ｄは、例えばエピタキシャル成長によって形成することができる。

【0039】

次に、図１１および図１２に示すように、マスクを用いたイオン注入によって、第４電流拡散領域１４ｄの上部に、ｐベース領域１７と、ｎ^＋ソース領域１８と、ｐ^＋コンタクト領域１９と、を形成する。図１１は、図１と同じ箇所の断面図である。また、図１２は、図２と同じ箇所の断面図である。

【0040】

ｐベース領域１７およびｐ^＋コンタクト領域１９は、アルミニウムまたはボロンのイオン注入によって形成することができる。一方、ｎ^＋ソース領域１８は、窒素またはリンのイオン注入によって形成することができる。

【0041】

次に、例えばＲＩＥ（Reactive Ion Etching）によってトレンチ５０を形成する。トレンチ５０は、ｐベース領域１７、ｎ^＋ソース領域１８、および第４電流拡散領域１４ｄをＺ方向で貫通し、ｐ^＋形半導体領域１５およびｎ^－形半導体領域１６で終端している。

【0042】

次に、図１３に示すように、マスクを用いたイオン注入によって、トレンチ５０の側壁部にｐ^＋形半導体領域１５を形成する。図１３は、図１と同じ箇所の断面図である。

【0043】

この工程で用いられるマスクは、トレンチ５０を部分的に露出させるようにパターニングされている。また、このｐ^＋形半導体領域１５は、Ｚ方向に対して斜めの方向にイオン注入することによって形成することができる。

【0044】

次に、図１４および図１５に示すように、トレンチ５０内にゲート絶縁膜２１およびゲート電極２０を順次に形成する。続いて、ゲート絶縁膜２１およびゲート電極２０の上に、層間絶縁膜４１を形成する。図１４は、図１と同じ箇所の断面図である。また、図１５は、図２と同じ箇所の断面図である。

【0045】

最後に、図１および図２に示すように、ソース電極４０およびドレイン電極３０を形成することによって、本実施形態に係る半導体装置１が完成する。

【0046】

上述した製造工程は、第１実施形態に係る半導体装置１の製造方法の一例であり、製造方法を限定するものではない。例えば、p形半導体領域１３は、イオン注入の代わりに溝部を形成し、溝部内にp形半導体を埋め込むことによって形成してもよい。また、p形半導体領域１３は、トレンチ５０からイオン注入することによって形成してもよい。

【0047】

上述した本実施形態によれば、図１に示すように、ｐ形半導体領域１３がｐ^＋形半導体領域１５を挟んでゲート絶縁膜２１と対向している。ｐ形半導体領域１３の導電形は、ｐ^＋形半導体領域１５の導電形と同じである。また、ｐ形半導体領域１３のｐ形不純物濃度は、ｐ^＋形半導体領域１５のｐ形不純物濃度よりも低い。ｐ形半導体領域１３を設けることにより、ｐ^＋形半導体領域１５にかかる電界を抑えることができるため、ｐ^＋形半導体領域１５を厚くせずに済む。一般に、ｐ形半導体領域に囲まれたｎ形半導体領域の抵抗は、ｐ形半導体領域の不純物濃度が低ければ、低抵抗になる。そのため、本実施形態においてもオン抵抗の増加を抑制できる。よって、オン抵抗の増加を抑制しつつゲート絶縁膜の信頼性を向上させることが可能となる。

【0048】

また、本実施形態では、図３に示すように、ｐ^＋形半導体領域１５およびｎ^－形半導体領域１６が、Ｙ方向に交互に配置されている。これにより、ｐ^＋形半導体領域１５が存在しない場合に比べて、ゲート絶縁膜２１およびゲート電極２０に対向する第３電流拡散領域１４ｃの面積を削減することができる。つまり、ゲート電極２０に対向するドレイン電極３０の面積を減らすことに繋がるため、半導体装置１の帰還容量を低減することが可能となる。

【0049】

さらに、ｎ^－形半導体領域１６および第３電流拡散領域１４ｃが、Ｘ方向に交互に配置されている。ｎ^－形半導体領域１６のｎ形不純物濃度は、ドリフト領域１２のｎ形不純物濃度と同程度に低い一方で、第３電流拡散領域１４ｃのｎ形不純物濃度は、ｎ^－形半導体領域１６のｎ形不純物濃度よりも高い。図２に示すように、ｎ^－形半導体領域１６は、ゲート絶縁膜２１の下に設けられ、第３電流拡散領域１４ｃは、ソース電極４０の下方に設けられている。これにより、ゲート絶縁膜２１の電界緩和と、オン抵抗の低減と、を両立することができる。

【0050】

（第１変形例）
図１６は、第１変形例に係る半導体装置を垂直方向に切断した断面図である。図１７は、第１変形例に係る半導体装置を、図１６とは異なる箇所で垂直方向に切断した断面図である。図１６および図１７では、上述した第１実施形態に係る半導体装置１と同様の構成要素には、同じ符号を付し、詳細な説明を省略する。なお、図１６に示す切断面は、図１に示す切断面と対応する。また、図１７に示す切断面は、図２に示す切断面と対応する。

【0051】

上述した第１実施形態に係る半導体装置１では、図１および図２に示すようにp形半導体領域１３が第１電流拡散領域１４ａで終端している。一方、本変形例に係る半導体装置１ａでは、図１６および図１７に示すように、ｐ形半導体領域１３が、ドリフト領域１２まで延びている。すなわち、本変形例に係る半導体装置１ａは、スーパージャンクション（ＳＪ）構造を有する。

【0052】

本変形例によれば、複数のp形半導体領域１３が、ｎ^‐形半導体領域であるドリフト領域１２内に、互いに間隔を置いて設けられている。そのため、ドリフト領域１２内では、p形半導体領域１３とｎ^‐形半導体領域がＸ方向に交互に配置される。これにより、ドレイン電極３０とソース電極４０との間に電圧が印加されたときに、ドリフト領域１２が均一な電界強度なる。そのため、本変形例では、第１実施形態に比べてドリフト領域１２の抵抗を低減できる。その結果、第１実施形態に比べてオン抵抗を低減することが可能となる。

【0053】

（第２実施形態）
図１８は、第２実施形態に係る半導体装置を垂直方向に切断した断面図である。図１９は、第２実施形態に係る半導体装置を、図１８とは異なる箇所で垂直方向に切断した断面図である。図１８に示す切断面は、図１に示す切断面と対応する。また、図１９に示す切断面は、図２に示す切断面と対応する。

【0054】

図１８および図１９では、上述した第１実施形態に係る半導体装置１と同様の構成要素には、同じ符号を付し、詳細な説明を省略する。また、本実施形態に係る半導体装置２の製造工程は、第１実施形態と同様である。そのため、本実施形態に係る半導体装置２の製造方法についても説明を省略する。

【0055】

図１８に示すように、本実施形態に係る半導体装置２でも、p形半導体領域１３が第１実施形態と同様に、ｐ^＋形半導体領域１５を挟んでゲート絶縁膜２１と対向している。その一方で、図１８および図１９に示すように、本実施形態に係る半導体装置２では、ｐ^＋形半導体領域１５とゲート絶縁膜２１との間における半導体層が、ｎ^－形半導体領域１６となっている。そのため、本実施形態に係る電流拡散領域１４には、第３電流拡散領域１４ｃが設けられていない点で第１実施形態と異なる。

【0056】

また、図１９に示す断面では、p形半導体領域１３がｎ^－形半導体領域１６の下層に設けられている。そのため、このp形半導体領域１３の厚さは、ｐ^＋形半導体領域１５の下層に設けられたp形半導体領域１３（図１８参照）の厚さよりも大きくなっている。すなわち、本実施形態では、厚さが異なる２種類のp形半導体領域１３が設けられている点でも第１実施形態と異なる。なお、図１８に示すように、一部のゲート絶縁膜２１の底面および側面には、ｐ^＋形半導体領域１５がソース電極４０の接地用に設けられている。

【0057】

本実施形態では、半導体装置２がオン状態の時に、ｎ^－形半導体領域１６がドレイン電極３０からソース電極４０に至る電流経路の一部となる。また、半導体装置２がオフ状態の時に、ｎ^－形半導体領域１６は空乏化してゲート絶縁膜２１の電界を緩和する。本実施形態では、ｎ^－形半導体領域１６のｎ形不純物濃度は、ドリフト領域１２のｎ形不純物濃度よりも低いことが望ましい。また、ｎ^－形半導体領域１６の厚さは、可能な限り薄いことが望ましい。

【0058】

上述した本実施形態によれば、図１８に示すように、ｐ形半導体領域１３がｐ^＋形半導体領域１５を挟んでゲート絶縁膜２１と対向している。そのため、第１実施形態と同様に、ｐ^＋形半導体領域１５を必要以上に厚くしたり薄くしたりしなくても、オン抵抗の増加を抑制できる。よって、オン抵抗の増加を抑制しつつゲート絶縁膜の信頼性を向上させることが可能となる。

【0059】

また、本実施形態では、図１８および図１９に示すように、ゲート絶縁膜２１の底面に、ｐ^＋形半導体領域１５よりも薄いｎ^－形半導体領域１６が設けられている。また、本実施形態でも、ｐ形半導体領域１３はゲート電極２０に沿ってＹ方向に延びている。加えて、図１８に示すように、ゲート電極２０に直交するｐ^＋形半導体領域１５がソース電極４０と接続されている。このような構造を有することによって、本実施形態に係る半導体装置２は、ゲート絶縁膜２１の信頼性向上と、オン抵抗の低減とを両立することが可能となる。

【0060】

（第２変形例）
図２０は、第２変形例に係る半導体装置を垂直方向に切断した断面図である。図２１は、第２変形例に係る半導体装置を、図２０とは異なる箇所で垂直方向に切断した断面図である。図２０および図２１では、上述した第２実施形態に係る半導体装置２と同様の構成要素には、同じ符号を付し、詳細な説明を省略する。なお、図２０に示す切断面は、図１８に示す切断面と対応する。また、図２１に示す切断面は、図１９に示す切断面と対応する。

【0061】

上述した第２実施形態に係る半導体装置２では、図１８および図１９に示すようにp形半導体領域１３が第１電流拡散領域１４ａで終端している。一方、本変形例に係る半導体装置２ａでは、図２０および図２１に示すように、ｐ形半導体領域１３が、ドリフト領域１２まで延びている。すなわち、本変形例に係る半導体装置２ａは、上述した第１変形例に係る半導体装置１ａと同様にスーパージャンクション（ＳＪ）構造を有する。

【0062】

したがって、本変形例においても、ドレイン電極３０とソース電極４０との間に電圧が印加されたときに、ドリフト領域１２が均一な電界強度なる。そのため、本変形例では、第２実施形態に比べてドリフト領域１２の抵抗を低減できる。その結果、第２実施形態に比べてオン抵抗を低減することが可能となる。

【0063】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

【符号の説明】

【0064】

１、１ａ、２、２ａ：半導体装置
１２：ドリフト領域
１３：ｐ形半導体領域
１５：ｐ^＋形半導体領域
１６：ｎ^－形半導体領域
１４ａ：第１電流拡散領域
１４ｂ：第２電流拡散領域
１４ｃ：第３電流拡散領域

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】