特開 2024-135403 電子部品及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024135403

(43)【公開日】2024-10-04

(54)【発明の名称】電子部品及びその製造方法

(51)【国際特許分類】

   H01L 23/12 20060101AFI20240927BHJP

   H01L 27/146 20060101ALI20240927BHJP

   H05K 1/14 20060101ALI20240927BHJP

【ＦＩ】

H01L23/12 501W

H01L27/146 D

H01L23/12 501B

H05K1/14 G

【審査請求】未請求

【請求項の数】13

【出願形態】ＯＬ

(21)【出願番号】P 2023046063

(22)【出願日】2023-03-22

(71)【出願人】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(71)【出願人】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】100119035

【弁理士】

【氏名又は名称】池上 徹真

(74)【代理人】

【識別番号】100141036

【弁理士】

【氏名又は名称】須藤 章

(74)【代理人】

【識別番号】100178984

【弁理士】

【氏名又は名称】高下 雅弘

(72)【発明者】

【氏名】小野塚 豊

(72)【発明者】

【氏名】齋藤 友博

(72)【発明者】

【氏名】東 和幸

(72)【発明者】

【氏名】津村 一道

【テーマコード（参考）】

4M118

5E344

【Ｆターム（参考）】

4M118AA10

4M118AB01

4M118BA14

4M118CA02

4M118DD04

4M118DD09

4M118FA06

4M118FA38

4M118GA02

4M118GC07

4M118GD04

4M118HA25

4M118HA31

5E344AA01

5E344AA22

5E344BB02

5E344BB06

5E344BB10

5E344CC24

5E344CD09

5E344DD03

5E344EE16

(57)【要約】

【課題】接合時の応力集中が抑制された電子部品を提供する。
【解決手段】第１領域と、第２領域と、を有する第１面と、第１領域に設けられた複数の第１バンプと、第２領域に設けられ、複数の第１バンプよりも個数が少ない、０個又は１個以上の第２バンプと、を有する第１基板と、第１面に対向し、第１領域に対向する第３領域と、第２領域に対向する第４領域と、を有する第２面と、第３領域に設けられ、それぞれ複数の第１バンプに接する複数の第３バンプと、第４領域に設けられ、複数の第３バンプよりも個数が少なく、それぞれ第２バンプに接する、０個又は１個以上の第４バンプと、第３領域の反対側に設けられ、第２面と第１距離を有する第３面と、第４領域の反対側に設けられ、第２面と第１距離より短い第２距離を有する第４面と、を有する第２基板と、を備える電子部品である。
【選択図】図２

【特許請求の範囲】

【請求項1】

第１領域と、第２領域と、を有する第１面と、
前記第１領域に設けられた複数の第１バンプと、
前記第２領域に設けられ、前記複数の第１バンプよりも個数が少ない、０個又は１個以上の第２バンプと、
を有する第１基板と、
前記第１面に対向し、前記第１領域に対向する第３領域と、前記第２領域に対向する第４領域と、を有する第２面と、
前記第３領域に設けられ、それぞれ前記複数の第１バンプに接する複数の第３バンプと、
前記第４領域に設けられ、前記複数の第３バンプよりも個数が少なく、それぞれ前記第２バンプに接する、０個又は１個以上の第４バンプと、
前記第３領域の反対側に設けられ、前記第２面と第１距離を有する第３面と、
前記第４領域の反対側に設けられ、前記第２面と前記第１距離より短い第２距離を有する第４面と、
を有する第２基板と、
を備える電子部品。

【請求項2】

前記第２面に平行な面内における前記第３バンプの第３面積は、前記第１面に平行な面内における前記第１バンプの第１面積より小さい、
請求項１記載の電子部品。

【請求項3】

前記第２面に平行な面内における前記第４バンプの第４面積は、前記第１面に平行な面内における前記第２バンプの第２面積より小さい、
請求項１記載の電子部品。

【請求項4】

前記第２距離は前記第１距離の９０％以上である、
請求項１記載の電子部品。

【請求項5】

前記第２領域は、１個以上の前記第２バンプを有する第５領域と、前記第２バンプを有しない第６領域と、を有し、
前記第４領域は、１個以上の前記第４バンプを有する第７領域と、前記第４バンプを有しない第８領域と、を有する、
請求項１記載の電子部品。

【請求項6】

前記複数の第１バンプは、前記第１領域に、アレイ状に設けられている、
請求項１記載の電子部品。

【請求項7】

第１領域と、第２領域と、を有する第１面と、
前記第１領域に設けられた複数の第１バンプと、
前記第２領域に設けられ、前記複数の第１バンプよりも個数が少ない、０個又は１個以上の第２バンプと、
を有する第１基板と、
前記第１面に対向し、前記第１領域に対向する第３領域と、前記第２領域に対向する第４領域と、を有する第２面と、
前記第３領域に設けられた複数の第３バンプと、
前記第４領域に設けられ、前記複数の第３バンプよりも個数が少ない、０個又は１個以上の第４バンプと、
前記第３領域の反対側に設けられ、前記第２面と第１距離を有する第３面と、
前記第４領域の反対側に設けられ、前記第２面と前記第１距離より短い第２距離を有する第４面と、
を有する第２基板と、
の、
前記複数の第１バンプと前記複数の第３バンプをそれぞれ接合し、
前記第２バンプと前記第４バンプを接合する、
電子部品の製造方法。

【請求項8】

前記第２面に平行な面内における前記第３バンプの第３面積は、前記第１面に平行な面内における前記第１バンプの第１面積より小さい、
請求項７記載の電子部品の製造方法。

【請求項9】

前記第２面に平行な面内における前記第４バンプの第４面積は、前記第１面に平行な面内における前記第２バンプの第２面積より小さい、
請求項７記載の電子部品の製造方法。

【請求項10】

前記第２距離は前記第１距離の９０％以上である、
請求項７記載の電子部品の製造方法。

【請求項11】

前記第２領域は、１個以上の前記第２バンプを有する第５領域と、前記第２バンプを有しない第６領域と、を有し、
前記第４領域は、１個以上の前記第４バンプを有する第７領域と、前記第４バンプを有しない第８領域と、を有する、
請求項７記載の電子部品の製造方法。

【請求項12】

前記第３面及び前記第４面と、前記第６面２ｂと、を加圧することにより、
前記複数の第１バンプと前記複数の第３バンプをそれぞれ接合し、
前記第２バンプと前記第４バンプを接合する、
請求項７記載の電子部品の接合方法。

【請求項13】

前記複数の第１バンプは、前記第１領域に、アレイ状に設けられている、
請求項７記載の電子部品の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施の形態は、電子部品及びその製造方法に関する。

【背景技術】

【0002】

内部に半導体チップを搭載した半導体パッケージを、プリント配線板と電気的に接続した電子部品が知られている。

【0003】

また、半導体基板に作成される画素間をＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）により構成される可変抵抗回路を用いて接続し、各画素間の平滑化処理を高速に行う電子部品が知られている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０２２－１４２５６４号公報

【特許文献2】特開２０１８－０５００５７号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明が解決しようとする課題は、接合時の応力集中が抑制された電子部品を提供する点にある。

【課題を解決するための手段】

【0006】

実施形態の電子部品は、第１領域と、第２領域と、を有する第１面と、第１領域に設けられた複数の第１バンプと、第２領域に設けられ、複数の第１バンプよりも個数が少ない、０個又は１個以上の第２バンプと、を有する第１基板と、第１面に対向し、第１領域に対向する第３領域と、第２領域に対向する第４領域と、を有する第２面と、第３領域に設けられ、それぞれ複数の第１バンプに接する複数の第３バンプと、第４領域に設けられ、複数の第３バンプよりも個数が少なく、それぞれ第２バンプに接する、０個又は１個以上の第４バンプと、第３領域の反対側に設けられ、第２面と第１距離を有する第３面と、第４領域の反対側に設けられ、第２面と第１距離より短い第２距離を有する第４面と、を有する第２基板と、を備える。

【図面の簡単な説明】

【0007】

【図1】第１実施形態の電子部品の模式断面図である。

【図2】第１実施形態の電子部品の要部の模式斜視図である。

【図3】第２実施形態の電子部品の模式図である。

【図4】第２実施形態の電子部品の要部の回路図である。

【図5】第２実施形態の電子部品の要部の回路図である。

【図6】第２実施形態の電子部品の要部の模式断面図である。

【図7】第２実施形態の電子部品の要部の模式斜視図である。

【発明を実施するための形態】

【0008】

以下、図面を用いて実施の形態を説明する。尚、図面中、同一又は類似の箇所には、同一又は類似の符号を付している。

【0009】

本明細書中、同一又は類似する部材については、同一の符号を付し、重複する説明を省略する場合がある。

【0010】

本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。

【0011】

（第１実施形態）
本実施形態の電子部品は、第１領域と、第２領域と、を有する第１面と、第１領域に設けられた複数の第１バンプと、第２領域に設けられ、複数の第１バンプよりも個数が少ない、０個又は１個以上の第２バンプと、を有する第１基板と、第１面に対向し、第１領域に対向する第３領域と、第２領域に対向する第４領域と、を有する第２面と、第３領域に設けられ、それぞれ複数の第１バンプに接する複数の第３バンプと、第４領域に設けられ、複数の第３バンプよりも個数が少なく、それぞれ第２バンプに接する、０個又は１個以上の第４バンプと、第３領域の反対側に設けられ、第２面と第１距離を有する第３面と、第４領域の反対側に設けられ、第２面と第１距離より短い第２距離を有する第４面と、を有する第２基板と、を備える。

【0012】

本実施形態の電子部品の製造方法は、第１領域と、第２領域と、を有する第１面と、第１領域に設けられた複数の第１バンプと、第２領域に設けられ、複数の第１バンプよりも個数が少ない、０個又は１個以上の第２バンプと、を有する第１基板と、第１面に対向し、第１領域に対向する第３領域と、第２領域に対向する第４領域と、を有する第２面と、第３領域に設けられた複数の第３バンプと、第４領域に設けられ、複数の第３バンプよりも個数が少ない０個又は１個以上の第４バンプと、第３領域の反対側に設けられ、第２面と第１距離を有する第３面と、第４領域の反対側に設けられ、第２面と第１距離より短い第２距離を有する第４面と、を有する第２基板と、の、複数の第１バンプと複数の第３バンプをそれぞれ接合し、第２バンプと第４バンプを接合する。

【0013】

図１は、本実施形態の電子部品１００の模式断面図である。図２は、本実施形態の電子部品１００の要部を示す模式斜視図である。なお、図２においては、理解を容易にするため、複数の第１バンプ２１と複数の第３バンプ４１を離間して図示している。また、図２においては、理解を容易にするため、第２バンプ２２と第４バンプ４２を離間して図示している。

【0014】

電子部品１００は、プリント配線板２と、半導体パッケージ３２と、を備える。

【0015】

なお、プリント配線板２は、第１基板の一例である。また、半導体パッケージ３２は、第２基板の一例である。

【0016】

プリント配線板２は、実装基板２３と、配線層２４と、回路保護層２０と、第１バンプ２１と、第２バンプ２２と、を有する。また、プリント配線板２は、プリント配線板２の上面である第１面２ａと、プリント配線板２の下面である第６面２ｂと、を有する。

【0017】

ここで、Ｘ方向と、Ｘ方向に垂直に交差するＹ方向と、Ｘ方向及びＹ方向に垂直に交差するＺ方向を定義する。プリント配線板２の第１面２ａ、プリント配線板２の第６面２ｂ、後述する半導体パッケージの第２面３２ｂ、第３面３２ｃ、及び第４面３２ｄは、例えば、ＸＹ面に平行に配置されているものとする。

【0018】

実装基板２３は、例えば、ガラスエポキシ樹脂等の絶縁材料を含む。

【0019】

配線層２４は、実装基板２３の上に設けられている。配線層２４は、例えば、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、タングステン（Ｗ）などの導電性材料を含む。

【0020】

回路保護層２０は、配線層２４の上に設けられている。回路保護層２０は、例えば、ソルダーレジスト等の絶縁材料を含む。

【0021】

第１面２ａは、第１領域２６と、第２領域２７と、を有する。

【0022】

複数の第１バンプ２１は、第１領域２６に設けられている。複数の第１バンプ２１は、例えば、回路保護層２０を介して配線層２４に電気的に接続されている。複数の第１バンプ２１は、例えば、上記の導電性材料を含む端子である。なお、複数の第１バンプ２１は、第１領域２６に塗布又はプリントされたはんだペーストであってもかまわない。複数の第１バンプ２１は、例えばアレイ状に設けられている。

【0023】

第２バンプ２２は、第２領域２７に設けられている。第２バンプ２２は、例えば、回路保護層２０を介して配線層２４に電気的に接続されている。第２バンプ２２は、例えば、上記の導電性材料を含む端子である。なお、第２バンプ２２は、第２領域２７に塗布又はプリントされたはんだペーストであってもかまわない。第２バンプ２２の個数は、複数の第１バンプ２１の個数よりも少ない。第２バンプ２２の個数は、０個又は１個以上である。

【0024】

図２において図示されている複数の第１バンプ２１の個数は、８個である。また、図２において図示されている第２バンプ２２の個数は、２個である。しかし、第１バンプ２１の個数及び第２バンプ２２の個数は、図２に図示された個数に限定されるものではない。

【0025】

例えば、第２領域２７は、１個以上の第２バンプ２２を有する第５領域２８と、第２バンプ２２を有しない第６領域２９と、を有する。

【0026】

半導体パッケージ３２は、半導体チップ１０と、フィルム状接着剤１１と、配線基板１２と、封止樹脂１３と、ボンディングパッド１４と、導電性部材１５と、第３バンプ４１と、第４バンプ４２と、を有する。

【0027】

配線基板１２は、表面や内部に図示しない多層配線が設けられた、絶縁樹脂配線基板やセラミックス配線基板などである。より具体的には、配線基板１２は、例えば、ガラスエポキシ樹脂を使用したプリント配線基板等である。配線基板１２の表面は、例えば、配線の保護のため、図示しないソルダーレジストで覆われている。配線基板１２は、第１面２ａに対向する第２面３２ｂと、第５面３２ａと、を備える。

【0028】

第２面３２ｂは、第１領域２６に対向する第３領域４６と、第２領域２７に対向する第４領域４７と、を有する。

【0029】

複数の第３バンプ４１は、第３領域４６に設けられている。複数の第３バンプ４１は、例えば、配線基板１２の多層配線に電気的に接続されている。複数の第３バンプ４１は、例えば、上記の導電性材料を含む端子である。なお、複数の第３バンプ４１は、第３領域４６に塗布又はプリントされたはんだペーストであってもかまわない。複数の第３バンプ４１は、それぞれ複数の第１バンプ２１に接している。複数の第３バンプ４１は、それぞれ複数の第１バンプ２１に接続されている。例えば、複数の第３バンプ４１の個数は、複数の第１バンプ２１の個数と等しい。しかし、複数の第３バンプ４１の個数は、複数の第１バンプ２１の個数と等しくなくてもかまわない。

【0030】

第４バンプ４２は、第４領域４７に設けられている。第４バンプ４２は、配線基板１２の多層配線に電気的に接続されている。第４バンプ４２は、例えば、上記の導電性材料を含む端子である。なお、第４バンプ４２は、第４領域４７に塗布又はプリントされたはんだペーストであってもかまわない。第４バンプ４２の個数は、複数の第３バンプ４１の個数よりも少ない。第４バンプ４２は、それぞれ第２バンプ２２と接している。第４バンプ４２は、それぞれ第２バンプ２２と接続されている。例えば、第４バンプ４２の個数は、第２バンプ２２の個数と等しい。しかし、第４バンプ４２の個数は、第２バンプ２２の個数と等しくなくてもかまわない。

【0031】

図２において図示されている複数の第３バンプ４１の個数は、８個である。また、図２において図示されている第４バンプ４２の個数は、２個である。しかし、第３バンプ４１の個数及び第４バンプ４２の個数は、図２に図示された個数に限定されるものではない。

【0032】

例えば、第４領域４７は、１個以上の第４バンプ４２を有する第７領域４８と、第４バンプ４２を有しない第８領域４９と、を有する。

【0033】

ボンディングパッド１４は、配線基板１２の第５面３２ａの上に設けられている。

【0034】

半導体チップ１０は、配線基板１２の第５面３２ａの上に設けられている。半導体チップ１０は、例えばＮＡＮＤフラッシュメモリ、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の記憶素子である。半導体チップ１０は、例えば、マイクロプロセッサなどの演算素子、あるいは信号処理素子である。ただし、半導体チップ１０は、これに限定されるものではない。

【0035】

半導体チップ１０は、例えば、フィルム状接着剤１１を用いて、第５面３２ａに固定されている。フィルム状接着剤１１は、例えば、エポキシ樹脂、ポリイミド系樹脂、アクリル系樹脂等の熱硬化性樹脂を用いた接着剤である。フィルム状接着剤１１としては、例えば、ＤＡＦ（Ｄｉｅ Ａｔｔａｃｈ Ｆｉｌｍ）や、導電性ワイヤの埋込が可能なＦＯＷ（Ｆｉｌｍ Ｏｎ Ｗｉｒｅ）などが用いられる。半導体チップ１０は、フィルム状接着剤１１を介して、配線基板１２と固着されている。

【0036】

パッド１０１は、半導体チップ１０の表面に設けられている。導電性部材１５は、パッド１０１とボンディングパッド１４を電気的に接続する。導電性部材１５は、例えば、導電性ワイヤである。半導体チップ１０の周囲は、配線基板１２の第５面３２ａの上に設けられた封止樹脂１３によって封止されている。

【0037】

半導体パッケージ３２の封止樹脂１３は、第３面３２ｃと、第４面３２ｄと、を有する。言い換えると、第３面３２ｃ及び第４面３２ｄは、半導体パッケージ３２の封止樹脂１３の上面である。第３面３２ｃは、第３領域４６の反対側に設けられている。第４面３２ｄは、第４領域４７の反対側に設けられている。

【0038】

第３面３２ｃと第２面３２ｂの距離は、第１距離ｄ１である。第４面３２ｄと第２面３２ｂの距離は、第１距離ｄ１より短い第２距離ｄ２である。

【0039】

第２距離ｄ２は、第１距離ｄ１の９０％以上であることが好ましい。

【0040】

第２面３２ｂに平行な面内における第３バンプ４１の第３面積は、第１面２ａに平行な面内における複数の第１バンプ２１の第１面積より小さいことが好ましい。

【0041】

第２面３２ｂに平行な面内における第４バンプ４２の第４面積は、第１面２ａに平行な面内における第２バンプ２２の第２面積より小さいことが好ましい。

【0042】

次に、本実施形態の電子部品１００の製造方法を説明する。

【0043】

本実施形態の電子部品の製造方法は、本実施形態の電子部品の製造方法は、第１領域と、第２領域と、を有する第１面と、第１領域に設けられた複数の第１バンプと、第２領域に設けられ、複数の第１バンプよりも個数が少ない、０個又は１個以上の第２バンプと、を有する第１基板と、第１面に対向し、第１領域に対向する第３領域と、第２領域に対向する第４領域と、を有する第２面と、第３領域に設けられた複数の第３バンプと、第４領域に設けられ、複数の第３バンプよりも個数が少ない０個又は１個以上の第４バンプと、第３領域の反対側に設けられ、第２面と第１距離を有する第３面と、第４領域の反対側に設けられ、第２面と第１距離より短い第２距離を有する第４面と、を有する第２基板と、の、複数の第１バンプと複数の第３バンプをそれぞれ接合し、第２バンプと第４バンプを接合する。

【0044】

上記の接合は、例えば、複数の第１バンプ２１と複数の第３バンプ４１を圧着し、さらに、第２バンプ２２と第４バンプ４２を圧着した後に、プリント配線板２と、半導体パッケージ３２を加熱することにより行う。かかる圧着においては、例えば、公知のプレス機等を用いて、第３面３２ｃ及び第４面３２ｄと、第６面２ｂと、を加圧する。

【0045】

次に、本実施形態の電子部品の作用効果について記載する。

【0046】

本実施形態の電子部品のように、製造に圧着を用いる場合、圧力分布が発生すると、バンプの接合不良の問題が生じることがあった。具体的には、例えば、アレイ状に配列された複数の第１バンプ２１と、アレイ状に配列された複数の第３バンプ４１を接合する場合、アレイの端付近では、アレイの中央部分と比較して、互いに接合された第１バンプ２１及び第３バンプのＺ方向の長さが、特に短くなっているという問題があった。言い換えると、例えば、アレイ状に配列された複数の第１バンプ２１と、アレイ状に配列された複数の第３バンプ４１を接合する場合、アレイの端付近では、アレイの中央部分と比較して、互いに接合された第１バンプ２１及び第３バンプのＺ方向の高さが、特に低くなっているという問題があった。

【0047】

上記の問題は、接合時の圧力の集中に起因していると考えられる。すなわち、多くのバンプが周期的に並んでいるアレイの中央部分と比較して、アレイの端付近では、相対的にバンプの密度が少なくなる。そのために、アレイの端付近のバンプには、圧力が集中すると考えられる。さらに、ＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）などが設けられることにより、孤立したバンプが設けられている場合、その孤立したバンプには、圧力が集中すると考えられる。

【0048】

さらに、接合が終了した後、バンプが設けられた基板が、圧力の解放により元の形状に戻ろうとする復元力により、バンプの剥離が発生して接合不良が発生することが考えられる。そのため、できるだけ接合時の圧力の集中を避けることが好ましい。

【0049】

そこで、本実施形態の電子部品１００においては、第１領域と、第２領域と、を有する第１面と、第１領域に設けられた複数の第１バンプと、第２領域に設けられ、複数の第１バンプよりも個数が少ない、０個又は１個以上の第２バンプと、を有する第１基板と、第１面に対向し、第１領域に対向する第３領域と、第２領域に対向する第４領域と、を有する第２面と、第３領域に設けられた、それぞれ複数の第１バンプに接する複数の第３バンプと、第４領域に設けられた、第２バンプに接する、０個又は１個以上の第４バンプと、第３領域の反対側に設けられ、第２面と第１距離を有する第３面と、第４領域の反対側に設けられ、第２面と第１距離より短い第２距離を有する第４面と、を有する第２基板と、を備える。

【0050】

この電子部品１００においては、第２バンプ２２と、第４バンプ４２の接合を、第３面３２ｃよりも第２面３２ｂとの距離が短い第４面３２ｄを介して行う。これにより、アレイの端付近の第１バンプ２１とアレイの端付近の第３バンプ４１に加わる圧力集中を低減できる。また、第２バンプ２２及び第４バンプ４２が設けられている場合にも、第２バンプ２２及び第４バンプ４２に加わる圧力集中を低減できる。よって、接合時の応力集中が抑制され、Ｚ方向の長さ（Ｚ方向の高さ）がより均一な電子部品１００の提供が可能となる。

【0051】

第２面３２ｂに平行な面内における第３バンプ４１の第３面積は、第１面２ａに平行な面内における複数の第１バンプ２１の第１面積より小さいことが好ましい。また、第２面３２ｂに平行な面内における第４バンプ４２の第４面積は、第１面２ａに平行な面内における第２バンプ２２の第２面積より小さいことが好ましい。これは、加圧圧着をおこなうときに第３バンプ４１の位置が第１バンプ２１の位置からずれても、第３バンプ４１が第１バンプ２１の上からはみ出さないようにするためである。また、加圧圧着をおこなうときに第４バンプ４２の位置が第１バンプ２１の位置からずれても、第４バンプ４２が第２バンプ２２の上からはみ出さないようにするためである。

【0052】

第２距離ｄ２は、第１距離ｄ１の９０％以上であることが好ましい。これは、第２距離ｄ２が第１距離ｄ１の９０％未満である場合、第２距離ｄ２が短すぎるために、第２バンプ２２と第４バンプ４２を圧着することが困難となるためである。

【0053】

本実施形態の電子部品によれば、接合時の応力集中が抑制された電子部品の提供が可能となる。

【0054】

（第２実施形態）
本実施形態の電子部品２００は、撮像素子を含む。

【0055】

図３は、本実施形態の電子部品２００の概略構成を示す図である。

【0056】

電子部品２００は、撮像素子としての画素アレイ２１１と、レジスタ２６２と、タイミング発生回路２６３と、ＡＤＣ（Ａｎａｌｏｇ－ｔｏ－Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）２６４と、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）２６５と、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）２６６と、を備える。

【0057】

画素アレイ２１１は、それぞれ受光素子を含む複数の画素（以下、画素セルという）が２次元配列された撮像素子である。図４は、本実施形態にかかる撮像素子の概略構成例を示す回路図である。なお、図４には、１本の第１配線Ｌ２に２つの画素セル２１１Ａおよび２１１Ｂが接続された構成を例示する。しかし、図３における画素アレイ２１１は、複数の配線それぞれに複数の画素セルが接続された構成を有していてよい。

【0058】

画素セル２１１Ａは、受光部２１１ａおよび走査回路２１１ｂを有している。受光部２１１ａは、フォトダイオードＰＤ１と、トランスファーゲートＴＧ１とを含む。走査回路２１１ｂは、リセットトランジスタＱ１と、増幅回路２１１ｃとを含む。増幅回路２１１ｃは、互いのソースが接続された２つのＭＯＳＦＥＴ（以下、ＭＯＳトランジスタという）Ｑ２およびＱ３より構成されたソースフォロア回路である。２つのＭＯＳトランジスタＱ２およびＱ３のうち、ＭＯＳトランジスタＱ２は、受光部２１１ａに蓄積された電荷に応じた電位を所定のゲインで増幅するアンプトランジスタである。また、ＭＯＳトランジスタＱ３は、読出対象の画素セルを選択するためのスイッチングトランジスタである。以下、ＭＯＳトランジスタＱ２をアンプトランジスタＱ２といい、ＭＯＳトランジスタＱ３をスイッチングトランジスタＱ３という。なお、ＭＯＳトランジスタＱ３は、アンプトランジスタであるＭＯＳトランジスタＱ２のソース側に接続されていてもよいし、受光部２１１ａおよび走査回路２１１ｂよりなる画素部から省略されていてもよい。

【0059】

受光部２１１ａにおけるフォトダイオードＰＤ１のカソードは、トランスファーゲートＴＧ１を介して、走査回路２１１ｂの増幅回路２１１ｃにおけるアンプトランジスタＱ２のゲートに接続されている。フォトダイオードＰＤ１は、入射した光を受光して電子に変換する。トランスファーゲートＴＧ１は、フォトダイオードＰＤ１に発生した電子をフローティングディフュージョン（ＦＤ）と呼ばれる電荷蓄積領域に転送する。その結果、電荷蓄積領域に入射光の強度に応じた電荷が蓄積される。

【0060】

アンプトランジスタＱ２のゲートには、リセットトランジスタＱ１を介して電源線Ｖｄｄが接続されている。リセットトランジスタＱ１のゲートには、電荷蓄積領域に蓄積された電荷をリセットするためのリセット信号Ｒｅｓｅｔが印加される。すなわち、リセットトランジスタＱ１は、受光部２１１ａ（画素）から信号を読み出す前に電荷蓄積領域の電位をリセットする役割を有する。

【0061】

また、増幅回路２１１ｃにおけるスイッチングトランジスタＱ３のゲートには、受光部２１１ａからの電荷読出を制御するアドレス信号Ａｄｄｒｅｓｓが入力される。増幅回路２１１ｃにおけるアンプトランジスタＱ２のソースは、可変抵抗素子ＶＲ１を備える第２配線Ｌ１を介して第１配線Ｌ２のノードＮ１に接続される。したがって、トランスファーゲートＴＧ１を介して電荷蓄積領域に蓄積された電荷に応じたゲート電位がアンプトランジスタＱ２のゲートに発生する。増幅回路２１１ｃはソースフォロア回路であるため、アンプトランジスタＱ２のゲートに発生したゲート電位は、アンプトランジスタＱ２のソース電位に変換される。その結果、アンプトランジスタＱ２のソース電位がフォトダイオードＰＤ１で受光した光量に応じた電位となる。このソース電位は、第２配線Ｌ１上の可変抵抗素子ＶＲ１を介してノードＮ１に印加される。

【0062】

以上のような画素セル２１１Ａの構成は、画素セル２１１Ｂおよび図示しないその他の画素セルに対しても同様である。したがって、たとえば画素セル２１１Ｂの場合、トランスファーゲートＴＧ１に選択信号が印加されている最中にアドレス信号ＡｄｄｒｅｓｓがスイッチングトランジスタＱ３のゲートに印加されると、電荷蓄積領域に蓄積された電荷に応じたアンプトランジスタＱ２のゲート電位がソース電位に変換されて、第２配線Ｌ１上の可変抵抗素子ＶＲ１を介してノードＮ２に印加される。

【0063】

また、同一の第１配線Ｌ２に接続された複数の画素セルのうち隣接する画素セル（たとえば画素セル２１１Ａおよび２１１Ｂ）間の第１配線Ｌ２上には、可変抵抗素子ＶＲ２が設けられる。たとえば、隣接する画素セル２１１Ａおよび２１１Ｂが第１配線Ｌ２に接続するノードＮ１およびＮ２間には、可変抵抗素子ＶＲ２が設けられる。したがって、各ノードＮ１およびＮ２から周辺回路へ出力される電圧値（光量値）は、各第２配線Ｌ１上に設けられた可変抵抗素子ＶＲ１の抵抗値Ｒ１と、第１配線Ｌ２上の可変抵抗素子ＶＲ２の抵抗値Ｒ２との比Ｒ１／Ｒ２に応じて平滑化された値となる。なお、平滑化とは、隣接画素間の輝度値の差を和らげて画像中のエッジを滑らかにすることである。

【0064】

比Ｒ１／Ｒ２が大きければ平滑度は大きく、Ｒ１／Ｒ２が小さければ平滑度は小さい。たとえば、抵抗値Ｒ２を抵抗値Ｒ１に対して非常に大きくした場合、各ノードＮ１およびＮ２から出力される電圧値（光量値）がほとんど平滑化されないため、実質的に生の画像データが画素アレイ２１１から読み出される。一方、抵抗値Ｒ２を抵抗値Ｒ１に対して小さくした場合、各ノードＮ１およびＮ２から出力される電圧値（光量値）が比較的強く平滑化されるため、大きく平滑化された画像データが画素アレイ２１１から読み出される。このように、比Ｒ１／Ｒ２を変化させることで、異なる平滑度の画像データを生成することが可能である。これにより、画素のアナログ平滑化および複数の異なる平滑度の画像情報からなるガウシアンピラミッドの作成を、画素アレイ２１１において画素面積の増加を極力抑えつつ行うことが可能となる。また、周辺回路部で異なる平滑度の画像の差分処理や、特徴点抽出ならびに特徴量抽出を行うことで、画像認識処理に必要な基本処理を高速に行うことが可能となる。たとえば、異なる平滑度の画像データとして画素アレイ２１１から読み出した２つの画像データに対して差分処理を実行することで、画像中のエッジを抽出した、いわゆるエッジ画像を高速に生成することが可能である。なお、異なる平滑度の画像の差分処理や、特徴点抽出処理ならびに特徴量抽出処理は、周辺回路に限らず、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などの情報処理装置において実行されたアプリケーションソフトウエアによって実行されてもよい。

【0065】

なお、図４では、１次元方向に隣り合う画素セル間を可変抵抗素子ＶＲ２を介して接続しているが、上下左右に隣り合う画素セル間をそれぞれ可変抵抗素子ＶＲ２を介して接続してもよい。１次元方向に隣り合う画素セル間に可変抵抗素子ＶＲ２を介在させた場合、画素アレイ２１１から１次元平滑化された画像データを取り出すことができる。一方、上下左右に隣り合う画素セル間にそれぞれ可変抵抗素子ＶＲ２を介在させた場合、画素アレイ２１１から２次元平滑化された画像データを取り出すことができる。

【0066】

可変抵抗素子ＶＲ１およびＶＲ２には、たとえばＭＯＳトランジスタを用いることが可能である。ただし、ＭＯＳトランジスタに限られるものではなく、抵抗値を変化させることが可能である抵抗素子であれば好ましく用いることができる。たとえば、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ－Ｃｈａｎｇｅ Ｍｅｍｏｒｙ）、イオンメモリ、アモルファスシリコンメモリ、ポリシリコンメモリなどの２端子可変抵抗素子を可変抵抗素子ＶＲ１およびＶＲ２のうち少なくとも一方に用いることもできる。また、可変抵抗素子ＶＲ１およびＶＲ２それぞれの代わりに、配線層２１１Ｌに複数のトランジスタからなる可変抵抗回路を設けることも可能である。さらに、異なる抵抗値を持つ複数の抵抗素子アレイを切り替えることで抵抗値を変更するように構成することも可能である。

【0067】

図５は、可変抵抗素子にＭＯＳトランジスタが用いられた撮像素子の概略構成例を示す回路図である。図５に示すように、可変抵抗素子ＶＲ１およびＶＲ２として用いられるＭＯＳトランジスタＱＲ１およびＱＲ２は、それぞれ隣接する画素間（たとえば画素セル２１１Ａおよび２１１Ｂ間）を接続する配線層２１１Ｌに設けられている。図６に、図５に示す回路構成を実現するための半導体基板２３０の断面構造例を示す。なお、図６では、説明の都合上、リセットトランジスタＱ１および増幅回路２１１ｃにおけるスイッチングトランジスタＱ３を省略している。また、図６では、裏面照射型の装置が示されているが、これに限られず、表面照射型の装置であってもよい。

【0068】

１つの画素セル２１１Ａは、マトリクス状に配置されたフォトダイオードＰＤ１とトランスファーゲートＴＧ１とアンプトランジスタＱ２とが上面に形成された半導体基板２１３を有する。半導体基板２１３の裏面には、カラーフィルタ２１２が接合されている。また、カラーフィルタ２１２における半導体基板２１３との接合面の反対側の面には、フォトダイオードＰＤ１と位置合わせされたマイクロレンズ２５０が設けられている。なお、マイクロレンズ２５０からフォトダイオードＰＤ１までは、カラーフィルタ２１２に応じた特定波長の光を通過させることができる。たとえば、マイクロレンズ２５０とフォトダイオードＰＤ１との間の半導体基板２１３にスルーホールが形成されていてもよい。また、半導体基板２１３に透明基板が用いられていてもよい。

【0069】

半導体基板２１３の上面上には、コンタクト層２１４が形成される。このコンタクト層２１４には、アンプトランジスタＱ２のソースを電気的に引き出すためのビアが形成されている。このビアの上部には、上層とのアライメントを容易化するためのパッドが形成されていてもよい。また、コンタクト層２１４上には、層間の原子拡散を防止するための拡散防止膜２１５が形成されている。

【0070】

拡散防止膜２１５上には、層間絶縁膜２１６、２１８およびパッシベーション２２０よりなる配線層２１１Ｌが形成される。具体的には、拡散防止膜２１５上には、層間絶縁膜２１６および２１８が形成されている。層間絶縁膜２１６および２１８の間にはゲート絶縁膜２１７が形成されている。また、このゲート絶縁膜１１７を挟んで、ＭＯＳトランジスタＱＲ１（図５参照）が形成されている。また、拡散防止膜２１５、層間絶縁膜２１６、ゲート絶縁膜２１７および層間絶縁膜２１８には、第２配線Ｌ１の一部として、コンタクト層２１４の上部まで電気的に引き出されたビアをＭＯＳトランジスタＱＲ１のドレインに電気的に接続するためのビアおよび配線層が形成されている。

【0071】

ＭＯＳトランジスタＱＲ１のソースは、層間絶縁膜２１８に形成されたビアを介して層間絶縁膜２１８上まで電気的に引き出されている。このビアの上部には、上層とのアライメントを容易化するための図示しないパッドが形成されていてもよい。層間絶縁膜２１８上には、ゲート絶縁膜２１９とパッシベーション２２０とが形成されている。

【0072】

図５における第１配線Ｌ２は、パッシベーション２２０に形成されている。ＭＯＳトランジスタＱＲ２は、ゲート絶縁膜２１９を挟んで形成されている。層間絶縁膜２１８上まで電気的に引き出されたＭＯＳトランジスタＱＲ１のソースは、ゲート絶縁膜２１９およびパッシベーション２２０に、第２配線Ｌ１の一部として形成されたビアを介して第１配線Ｌ２に電気的に接続されている。また、第１配線Ｌ２のノードＮ１は、パッシベーション２２０に形成されたビアを介してパッシベーション２２０表面まで電気的に引き出されている。同様に、ノードＮ２も、パッシベーション２２０に形成されたビアを介してパッシベーション２２０表面まで電気的に引き出されている。ノードＮ１及びノードＮ２は、後述する第１バンプ２１及び第２バンプ２２を介して、回路基板２４０に接続されている。

【0073】

図７は、本実施形態の電子部品２００の要部を示す模式斜視図である。なお、図７においては、理解を容易にするため、複数の第１バンプ２１と複数の第３バンプ４１を離間して図示している。また、図７においては、理解を容易にするため、第２バンプ２２と第４バンプ４２を離間して図示している。

【0074】

回路基板２４０は、半導体基板２３０の上に設けられている。回路基板２４０は、例えば、周辺回路を有する基板である。なお、半導体基板２３０は第１基板の一例である。また、回路基板２４０は第２基板の一例である。

【0075】

半導体基板２３０の第１面２ａの第１領域２６に、複数の第１バンプ２１が設けられている。第１バンプ２１は、ノードＮ２と接続されている。

【0076】

また、半導体基板２３０の第１面２ａの第２領域２７に、第２バンプ２２が設けられている。第２バンプ２２は、ノードＮ１と接続されている。

【0077】

回路基板２４０の第２面３２ｂの第３領域４６に、複数の第３バンプ４１が設けられている。複数の第３バンプ４１は、図示しない回路基板２４０の内部配線と接続されている。

【0078】

回路基板２４０の第２面３２ｂの第４領域４７に、複数の第４バンプ４２が設けられている。複数の第４バンプ４２は、図示しない回路基板２４０の内部配線と接続されている。

【0079】

なお、ＭＯＳトランジスタＱＲ１およびＱＲ２に用いた半導体層は、たとえばＩｎＧａＺｎＯやＺｎＯなどの酸化物半導体であってもよいし、Ｐｏｌｙ－Ｓｉ、アモルファスＳｉ、ＳｉＧｅなどであってもよい。この半導体層は、複数の異なる種の膜より構成される積層膜であってもよい。積層膜としては、たとえばＩｎＧａＺｎＯ／Ａｌ_２Ｏ_３／ＩｎＧａＺｎＯ／Ａｌ_２Ｏ_３などを用いることができる。また、層間絶縁膜２１６、２１８およびパッシベーション２２０に形成されたビアおよび配線層には、金属配線や不純物がドープされた半導体層など、種々の導電層を用いることができる。

【0080】

以上のように、半導体基板２１３上に形成した配線層２１１Ｌに可変抵抗素子ＶＲ１およびＶＲ２としてのＭＯＳトランジスタＱＲ１およびＱＲ２を設けることで、画素面積を増大させることなく画像データの平滑化処理をアナログ処理で高速に行うことが可能となる。

【0081】

なお、図６に示す断面構造は一例に過ぎない。たとえば配線層２１１Ｌに形成されたＭＯＳトランジスタＱＲ１およびＱＲ２の構造はこの限りではない。たとえば、ＭＯＳトランジスタＱＲ１およびＱＲ２は、半導体層の上下にゲート電極を設けたダブルゲート構造であってもよい。また、各配線の断面配置も、図６に示す位置に限られない。たとえば、下層に位置するＭＯＳトランジスタＱＲ１のゲート幅方向と上層に位置するＭＯＳトランジスタＱＲ２のゲート幅方向とが直交するように配置されていてもよい。さらに、半導体基板２１３に形成されている各トランジスタ（フォトダイオードＰＤ１を含む）の並び等も図６に示す配置に限られない。

【0082】

本実施形態の電子部品によっても、接合時の応力集中が抑制された電子部品の提供が可能となる。

【0083】

本発明のいくつかの実施形態及び実施例を説明したが、これらの実施形態及び実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【0084】

なお、上記の実施形態を、以下の技術案にまとめることができる。

【0085】

（技術案１）
第１領域と、第２領域と、を有する第１面と、
前記第１領域に設けられた複数の第１バンプと、
前記第２領域に設けられ、前記複数の第１バンプよりも個数が少ない、０個又は１個以上の第２バンプと、
を有する第１基板と、
前記第１面に対向し、前記第１領域に対向する第３領域と、前記第２領域に対向する第４領域と、を有する第２面と、
前記第３領域に設けられ、それぞれ前記複数の第１バンプに接する複数の第３バンプと、
前記第４領域に設けられ、前記複数の第３バンプよりも個数が少なく、それぞれ前記第２バンプに接する、０個又は１個以上の第４バンプと、
前記第３領域の反対側に設けられ、前記第２面と第１距離を有する第３面と、
前記第４領域の反対側に設けられ、前記第２面と前記第１距離より短い第２距離を有する第４面と、
を有する第２基板と、
を備える電子部品。
（技術案２）
前記第２面に平行な面内における前記第３バンプの第３面積は、前記第１面に平行な面内における前記第１バンプの第１面積より小さい、
技術案１記載の電子部品。
（技術案３）
前記第２面に平行な面内における前記第４バンプの第４面積は、前記第１面に平行な面内における前記第２バンプの第２面積より小さい、
技術案１又は技術案２記載の電子部品。
（技術案４）
前記第２距離は前記第１距離の９０％以上である、
技術案１乃至技術案３いずれか一項記載の電子部品。
（技術案５）
前記第２領域は、１個以上の前記第２バンプを有する第５領域と、前記第２バンプを有しない第６領域と、を有し、
前記第４領域は、１個以上の前記第４バンプを有する第７領域と、前記第４バンプを有しない第８領域と、を有する、
技術案１乃至技術案４いずれか一項記載の電子部品。
（技術案６）
前記複数の第１バンプは、前記第１領域に、アレイ状に設けられている、
技術案１乃至技術案５記載の電子部品。
（技術案７）
第１領域と、第２領域と、を有する第１面と、
前記第１領域に設けられた複数の第１バンプと、
前記第２領域に設けられ、前記複数の第１バンプよりも個数が少ない、０個又は１個以上の第２バンプと、
を有する第１基板と、
前記第１面に対向し、前記第１領域に対向する第３領域と、前記第２領域に対向する第４領域と、を有する第２面と、
前記第３領域に設けられた複数の第３バンプと、
前記第４領域に設けられ、前記複数の第３バンプよりも個数が少ない、０個又は１個以上の第４バンプと、
前記第３領域の反対側に設けられ、前記第２面と第１距離を有する第３面と、
前記第４領域の反対側に設けられ、前記第２面と前記第１距離より短い第２距離を有する第４面と、
を有する第２基板と、
の、
前記複数の第１バンプと前記複数の第３バンプをそれぞれ接合し、
前記第２バンプと前記第４バンプを接合する、
電子部品の製造方法。
（技術案８）
前記第２面に平行な面内における前記第３バンプの第３面積は、前記第１面に平行な面内における前記第１バンプの第１面積より小さい、
技術案７記載の電子部品の製造方法。
（技術案９）
前記第２面に平行な面内における前記第４バンプの第４面積は、前記第１面に平行な面内における前記第２バンプの第２面積より小さい、
技術案７又は技術案８記載の電子部品の製造方法。
（技術案１０）
前記第２距離は前記第１距離の９０％以上である、
技術案７乃至技術案９いずれか一項記載の電子部品の製造方法。
（技術案１１）
前記第２領域は、１個以上の前記第２バンプを有する第５領域と、前記第２バンプを有しない第６領域と、を有し、
前記第４領域は、１個以上の前記第４バンプを有する第７領域と、前記第４バンプを有しない第８領域と、を有する、
技術案７乃至技術案１０いずれか一項記載の電子部品の製造方法。
（技術案１２）
前記第３面及び前記第４面と、前記第６面２ｂと、を加圧することにより、
前記複数の第１バンプと前記複数の第３バンプをそれぞれ接合し、
前記第２バンプと前記第４バンプを接合する、
技術案７乃至技術案１１いずれか一項記載の電子部品の接合方法。
（技術案１３）
前記複数の第１バンプは、前記第１領域に、アレイ状に設けられている、
技術案７乃至技術案１２いずれか一項記載の電子部品の製造方法。

【符号の説明】

【0086】

２ ：プリント配線板（第１基板）
２ａ ：第１面
１０ ：半導体チップ
２１ ：第１バンプ
２２ ：第２バンプ
２６ ：第１領域
２７ ：第２領域
２８ ：第５領域
２９ ：第６領域
３２ ：半導体パッケージ（第２基板）
３２ｂ ：第２面
３２ｃ ：第３面
３２ｄ ：第４面
４１ ：第３バンプ
４２ ：第４バンプ
４６ ：第３領域
４７ ：第４領域
４８ ：第７領域
４９ ：第８領域
１００ ：電子部品
２００ ：電子部品
２３０ ：半導体基板（第１基板）
２４０ ：回路基板（第２基板）
ｄ１ ：第１距離
ｄ２ ：第２距離

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】