(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024135418
(43)【公開日】2024-10-04
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
H10B 12/00 20230101AFI20240927BHJP
H10B 63/10 20230101ALI20240927BHJP
H10B 53/20 20230101ALI20240927BHJP
H10N 70/20 20230101ALI20240927BHJP
【ＦＩ】
H10B12/00 681
H10B12/00 681B
H10B12/00 671Z
H10B63/10
H10B12/00 681A
H10B12/00 621A
H10B53/20
H10N70/20
【審査請求】未請求
【請求項の数】18
【出願形態】ＯＬ
(21)【出願番号】P 2023046086
(22)【出願日】2023-03-22
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001612
【氏名又は名称】弁理士法人きさらぎ国際特許事務所
(72)【発明者】
【氏名】和田 政春
(72)【発明者】
【氏名】岡嶋 睦
【テーマコード（参考）】
5F083
【Ｆターム（参考）】
5F083AD02
5F083AD22
5F083FR02
5F083GA10
5F083GA13
5F083GA27
5F083JA02
5F083JA38
5F083JA39
5F083JA40
5F083JA43
5F083JA44
5F083JA60
5F083KA03
5F083KA06
5F083KA19
5F083LA05
5F083LA10
5F083LA12
5F083LA16
5F083LA19
5F083LA21
5F083MA06
5F083MA20
(57)【要約】 （修正有）
【課題】好適に動作する半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、基板と、積層方向に積層された複数のメモリ層ＭＬと、積層方向に延伸する第１ビア配線１０４、第２ビア配線２０４及び第３ビア配線３０４と、を備える。メモリ層は、メモリ部１３０と、メモリ部と第１ビア配線に電気的に接続された第１半導体層及び第１半導体層に対向する第１ゲート電極を有するトランジスタ構造１１０と、第２ビア配線に電気的に接続された第２半導体層及び第２半導体層に対向する第２ゲート電極を有するトランジスタ構造２１０と、第３ビア配線に電気的に接続された第３ゲート電極及び第３ゲート電極に対向する第３半導体層を有するトランジスタ構造３１０と、第１ゲート電極及び第２半導体層に電気的に接続された第１配線１２０（２２１）と、第２ゲート電極及び第３半導体層に電気的に接続された第２配線２２２と、を備える。
【選択図】図７
【解決手段】半導体記憶装置は、基板と、積層方向に積層された複数のメモリ層ＭＬと、積層方向に延伸する第１ビア配線１０４、第２ビア配線２０４及び第３ビア配線３０４と、を備える。メモリ層は、メモリ部１３０と、メモリ部と第１ビア配線に電気的に接続された第１半導体層及び第１半導体層に対向する第１ゲート電極を有するトランジスタ構造１１０と、第２ビア配線に電気的に接続された第２半導体層及び第２半導体層に対向する第２ゲート電極を有するトランジスタ構造２１０と、第３ビア配線に電気的に接続された第３ゲート電極及び第３ゲート電極に対向する第３半導体層を有するトランジスタ構造３１０と、第１ゲート電極及び第２半導体層に電気的に接続された第１配線１２０（２２１）と、第２ゲート電極及び第３半導体層に電気的に接続された第２配線２２２と、を備える。
【選択図】図７
【特許請求の範囲】
【請求項1】
第１方向に並ぶ第１領域、第２領域及び第３領域を備える基板と、
前記基板の表面と交差する積層方向に積層された複数のメモリ層と、
前記第１領域に設けられ、前記積層方向に延伸する第１ビア配線と、
前記第２領域に設けられ、前記積層方向に延伸する第２ビア配線と、
前記第３領域に設けられ、前記積層方向に延伸する第３ビア配線と
を備え、
前記複数のメモリ層は、それぞれ、
前記第１領域に設けられたメモリ部と、
前記第１領域に設けられ、前記メモリ部及び前記第１ビア配線に電気的に接続された第１半導体層と、
前記第１半導体層に対向する第１ゲート電極と、
前記第２領域に設けられ、前記第２ビア配線に電気的に接続された第２半導体層と、
前記第２半導体層に対向する第２ゲート電極と、
前記第３領域に設けられ、前記第３ビア配線に電気的に接続された第３ゲート電極と、
前記第３ゲート電極に対向する第３半導体層と、
前記第１方向に延伸し、前記第１ゲート電極及び前記第２半導体層に電気的に接続された第１配線と、
前記第１方向に延伸し、前記第２ゲート電極及び前記第３半導体層に電気的に接続された第２配線と
を備える半導体記憶装置。
前記基板の表面と交差する積層方向に積層された複数のメモリ層と、
前記第１領域に設けられ、前記積層方向に延伸する第１ビア配線と、
前記第２領域に設けられ、前記積層方向に延伸する第２ビア配線と、
前記第３領域に設けられ、前記積層方向に延伸する第３ビア配線と
を備え、
前記複数のメモリ層は、それぞれ、
前記第１領域に設けられたメモリ部と、
前記第１領域に設けられ、前記メモリ部及び前記第１ビア配線に電気的に接続された第１半導体層と、
前記第１半導体層に対向する第１ゲート電極と、
前記第２領域に設けられ、前記第２ビア配線に電気的に接続された第２半導体層と、
前記第２半導体層に対向する第２ゲート電極と、
前記第３領域に設けられ、前記第３ビア配線に電気的に接続された第３ゲート電極と、
前記第３ゲート電極に対向する第３半導体層と、
前記第１方向に延伸し、前記第１ゲート電極及び前記第２半導体層に電気的に接続された第１配線と、
前記第１方向に延伸し、前記第２ゲート電極及び前記第３半導体層に電気的に接続された第２配線と
を備える半導体記憶装置。
【請求項2】
前記メモリ部は、キャパシタである
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項3】
前記第１ゲート電極は、前記第１半導体層の、前記積層方向の一方側の面及び他方側の面の一方又は双方に対向し、
前記メモリ部は、前記第１半導体層に対して、前記積層方向及び前記第１方向と交差する第２方向の一方側に設けられ、
前記第１配線は、前記第１半導体層に対して、前記第２方向の他方側に設けられている
請求項１記載の半導体記憶装置。
前記メモリ部は、前記第１半導体層に対して、前記積層方向及び前記第１方向と交差する第２方向の一方側に設けられ、
前記第１配線は、前記第１半導体層に対して、前記第２方向の他方側に設けられている
請求項１記載の半導体記憶装置。
【請求項4】
前記積層方向と垂直であり、前記複数のメモリ層のうちの一つに対応する前記第１半導体層の一部を含む断面において、前記第１半導体層の一部の面は、前記第１ビア配線の中心点を中心とする円に沿った曲面である
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項5】
前記積層方向と垂直であり、前記複数のメモリ層のうちの一つに対応する前記第１半導体層の一部を含む断面において、前記第１半導体層は、前記第１ビア配線を囲む
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項6】
前記第１半導体層は、ガリウム（Ｇａ）及びアルミニウム（Ａｌ）のうち少なくとも一つの元素と、インジウム（Ｉｎ）と、亜鉛（Ｚｎ）と、酸素（Ｏ）と、を含む
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項7】
前記第２ゲート電極は、前記第２半導体層の、前記積層方向の一方側の面及び他方側の面の一方又は双方に対向する
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項8】
前記積層方向と垂直であり、前記複数のメモリ層のうちの一つに対応する前記第２半導体層の一部を含む断面において、前記第２半導体層の一部の面は、前記第２ビア配線の中心点を中心とする円に沿った曲面である
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項9】
前記第２領域に設けられ、前記積層方向に延伸する第４ビア配線を備え、
前記第２半導体層は、前記第４ビア配線に電気的に接続され、
前記断面において、前記第２半導体層の他の一部の面は、前記第４ビア配線の中心点を中心とする円に沿った曲面である
請求項８記載の半導体記憶装置。
前記第２半導体層は、前記第４ビア配線に電気的に接続され、
前記断面において、前記第２半導体層の他の一部の面は、前記第４ビア配線の中心点を中心とする円に沿った曲面である
請求項８記載の半導体記憶装置。
【請求項10】
前記積層方向と垂直であり、前記複数のメモリ層のうちの一つに対応する前記第２半導体層の一部を含む断面において、前記第２半導体層は、前記第２ビア配線を囲む
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項11】
前記第２領域に設けられ、前記積層方向に延伸する第４ビア配線を備え、
前記第２半導体層は、前記第４ビア配線に電気的に接続され、
前記断面において、前記第２半導体層は、前記第４ビア配線を囲む
請求項１０記載の半導体記憶装置。
前記第２半導体層は、前記第４ビア配線に電気的に接続され、
前記断面において、前記第２半導体層は、前記第４ビア配線を囲む
請求項１０記載の半導体記憶装置。
【請求項12】
前記第２半導体層は、ガリウム（Ｇａ）及びアルミニウム（Ａｌ）のうち少なくとも一つの元素と、インジウム（Ｉｎ）と、亜鉛（Ｚｎ）と、酸素（Ｏ）と、を含む
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項13】
前記第３半導体層は、前記第３ゲート電極の、前記積層方向の一方側の面及び他方側の面の一方又は双方に対向する
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項14】
前記積層方向と垂直であり、前記複数のメモリ層のうちの一つに対応する前記第３ゲート電極の一部を含む断面において、前記第３ゲート電極の一部の面は、前記第３ビア配線の中心点を中心とする円に沿った曲面である
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項15】
前記積層方向と垂直であり、前記複数のメモリ層のうちの一つに対応する前記第３ゲート電極の一部を含む断面において、前記第３ゲート電極は、前記第３ビア配線を囲む
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項16】
前記第３半導体層は、ガリウム（Ｇａ）及びアルミニウム（Ａｌ）のうち少なくとも一つの元素と、インジウム（Ｉｎ）と、亜鉛（Ｚｎ）と、酸素（Ｏ）と、を含む
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項17】
前記積層方向と垂直であり、前記複数のメモリ層のうちの一つに対応する前記第２半導体層及び前記第３ゲート電極の一部を含む断面において、前記第２半導体層の面積は、前記第３ゲート電極の面積よりも大きい
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項18】
読出動作に際して、前記第３ビア配線の電圧を立ち上げた後、前記第２ビア配線の電圧を立ち上げる
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
半導体記憶装置の高集積化に伴い、半導体記憶装置の三次元化に関する検討が進められている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第９，５１４，７９２号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
好適に動作する半導体記憶装置を提供する。
【課題を解決するための手段】
【0005】
一の実施形態に係る半導体記憶装置は、第１方向に並ぶ第１領域、第２領域及び第３領域を備える基板と、基板の表面と交差する積層方向に積層された複数のメモリ層と、第１領域に設けられ、積層方向に延伸する第１ビア配線と、第２領域に設けられ、積層方向に延伸する第２ビア配線と、第３領域に設けられ、積層方向に延伸する第３ビア配線と、を備える。複数のメモリ層は、それぞれ、第１領域に設けられたメモリ部と、第１領域に設けられ、メモリ部及び第１ビア配線に電気的に接続された第１半導体層と、第１半導体層に対向する第１ゲート電極と、第２領域に設けられ、第２ビア配線に電気的に接続された第２半導体層と、第２半導体層に対向する第２ゲート電極と、第３領域に設けられ、第３ビア配線に電気的に接続された第３ゲート電極と、第３ゲート電極に対向する第３半導体層と、第１方向に延伸し、第１ゲート電極層及び第２半導体層に電気的に接続された第１配線と、第１方向に延伸し、第２ゲート電極及び第３半導体層に電気的に接続された第２配線と、を備える。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。
【図2】同半導体記憶装置の読出動作について説明するための模式的な回路図である。
【図3】同半導体記憶装置の読出動作について説明するための模式的な回路図である。
【図4】同半導体記憶装置の読出動作について説明するための模式的な回路図である。
【図5】同半導体記憶装置の読出動作について説明するための模式的な回路図である。
【図6】同半導体記憶装置の一部の構成を示す模式的な斜視図である。
【図7】同半導体記憶装置の一部の構成を示す模式的なＸＹ断面図である。
【図8】メモリ層ＭＬの一部の構成を示す模式的なＸＹ断面図である。
【図10】メモリ層ＭＬの一部の構成を示す模式的なＸＹ断面図である。
【図12】メモリ層ＭＬの一部の構成を示す模式的なＸＹ断面図である。
【図14】第１実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。
【図15】同製造方法について説明するための模式的な断面図である。
【図16】同製造方法について説明するための模式的な断面図である。
【図17】同製造方法について説明するための模式的な断面図である。
【図18】同製造方法について説明するための模式的な断面図である。
【図19】同製造方法について説明するための模式的な断面図である。
【図20】同製造方法について説明するための模式的な断面図である。
【図21】同製造方法について説明するための模式的な断面図である。
【図22】同製造方法について説明するための模式的な断面図である。
【図23】同製造方法について説明するための模式的な断面図である。
【図24】同製造方法について説明するための模式的な断面図である。
【図25】同製造方法について説明するための模式的な断面図である。
【図26】同製造方法について説明するための模式的な断面図である。
【図27】同製造方法について説明するための模式的な断面図である。
【図28】同製造方法について説明するための模式的な断面図である。
【図29】同製造方法について説明するための模式的な断面図である。
【図30】同製造方法について説明するための模式的な断面図である。
【図31】同製造方法について説明するための模式的な断面図である。
【図32】同製造方法について説明するための模式的な断面図である。
【図33】同製造方法について説明するための模式的な断面図である。
【図34】同製造方法について説明するための模式的な断面図である。
【図35】同製造方法について説明するための模式的な断面図である。
【図36】同製造方法について説明するための模式的な断面図である。
【図37】同製造方法について説明するための模式的な断面図である。
【図38】同製造方法について説明するための模式的な断面図である。
【図39】同製造方法について説明するための模式的な断面図である。
【図40】同製造方法について説明するための模式的な断面図である。
【図41】同製造方法について説明するための模式的な断面図である。
【図42】同製造方法について説明するための模式的な断面図である。
【図43】同製造方法について説明するための模式的な断面図である。
【図44】同製造方法について説明するための模式的な断面図である。
【図45】同製造方法について説明するための模式的な断面図である。
【図46】同製造方法について説明するための模式的な断面図である。
【図47】同製造方法について説明するための模式的な断面図である。
【図48】同製造方法について説明するための模式的な断面図である。
【図49】同製造方法について説明するための模式的な断面図である。
【図50】同製造方法について説明するための模式的な断面図である。
【図51】同製造方法について説明するための模式的な断面図である。
【図52】同製造方法について説明するための模式的な断面図である。
【図53】同製造方法について説明するための模式的な断面図である。
【図54】同製造方法について説明するための模式的な断面図である。
【図55】同製造方法について説明するための模式的な断面図である。
【図56】同製造方法について説明するための模式的な断面図である。
【図57】同製造方法について説明するための模式的な断面図である。
【図58】同製造方法について説明するための模式的な断面図である。
【図59】同製造方法について説明するための模式的な断面図である。
【図60】同製造方法について説明するための模式的な断面図である。
【図61】同製造方法について説明するための模式的な断面図である。
【図62】同製造方法について説明するための模式的な断面図である。
【図63】同製造方法について説明するための模式的な断面図である。
【図64】同製造方法について説明するための模式的な断面図である。
【図65】同製造方法について説明するための模式的な断面図である。
【図66】同製造方法について説明するための模式的な断面図である。
【図67】同製造方法について説明するための模式的な断面図である。
【図68】同製造方法について説明するための模式的な断面図である。
【図69】同製造方法について説明するための模式的な断面図である。
【図70】同製造方法について説明するための模式的な断面図である。
【図71】同製造方法について説明するための模式的な断面図である。
【図72】同製造方法について説明するための模式的な断面図である。
【図73】同製造方法について説明するための模式的な断面図である。
【図74】同製造方法について説明するための模式的な断面図である。
【図75】同製造方法について説明するための模式的な断面図である。
【図76】同製造方法について説明するための模式的な断面図である。
【図77】同製造方法について説明するための模式的な断面図である。
【図78】同製造方法について説明するための模式的な断面図である。
【図79】同製造方法について説明するための模式的な断面図である。
【図80】同製造方法について説明するための模式的な断面図である。
【図81】同製造方法について説明するための模式的な断面図である。
【図82】同製造方法について説明するための模式的な断面図である。
【図83】同製造方法について説明するための模式的な断面図である。
【図84】同製造方法について説明するための模式的な断面図である。
【図85】同製造方法について説明するための模式的な断面図である。
【図86】同製造方法について説明するための模式的な断面図である。
【図87】同製造方法について説明するための模式的な断面図である。
【図88】同製造方法について説明するための模式的な断面図である。
【図89】同製造方法について説明するための模式的な断面図である。
【図90】同製造方法について説明するための模式的な断面図である。
【図91】同製造方法について説明するための模式的な断面図である。
【図92】同製造方法について説明するための模式的な断面図である。
【図93】同製造方法について説明するための模式的な断面図である。
【図94】同製造方法について説明するための模式的な断面図である。
【図95】同製造方法について説明するための模式的な断面図である。
【図96】同製造方法について説明するための模式的な断面図である。
【図97】同製造方法について説明するための模式的な断面図である。
【発明を実施するための形態】
【0007】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
【0008】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【0009】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【0010】
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に電気的に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に電気的に接続されていることを意味する場合がある。
【0011】
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
【0012】
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
【0013】
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
【0014】
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
【0015】
また、本明細書において、ある構成の「中心位置」と言った場合、例えば、この構成の外接円の中心の位置を意味しても良いし、この構成の画像上の重心を意味しても良い。
【0016】
［第１実施形態］
［回路構成］
図１は、第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。図１に示す様に、本実施形態に係る半導体記憶装置は、メモリセルアレイＭＣＡを備える。メモリセルアレイＭＣＡは、複数のメモリ層ＭＬ０～ＭＬ３と、これら複数のメモリ層ＭＬに接続された複数のビット線ＢＬと、複数のメモリ層ＭＬに接続されたプレート線ＰＬと、を備える。
［回路構成］
図１は、第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。図１に示す様に、本実施形態に係る半導体記憶装置は、メモリセルアレイＭＣＡを備える。メモリセルアレイＭＣＡは、複数のメモリ層ＭＬ０～ＭＬ３と、これら複数のメモリ層ＭＬに接続された複数のビット線ＢＬと、複数のメモリ層ＭＬに接続されたプレート線ＰＬと、を備える。
【0017】
メモリ層ＭＬ０～ＭＬ３は、それぞれ、複数のワード線ＷＬ０～ＷＬ２と、これら複数のワード線ＷＬ０～ＷＬ２に接続された複数のメモリセルＭＣと、を備える。メモリセルＭＣは、それぞれ、トランジスタＴｒＣと、キャパシタＣｐＣと、を備える。トランジスタＴｒＣは、例えば、Ｎチャネル型の電界効果トランジスタである。トランジスタＴｒＣのソース電極は、ビット線ＢＬに接続されている。トランジスタＴｒＣのドレイン電極は、キャパシタＣｐＣに接続されている。トランジスタＴｒＣのゲート電極は、ワード線ＷＬ０～ＷＬ２のいずれかに接続されている。キャパシタＣｐＣの一方の電極は、トランジスタＴｒＣのドレイン電極に接続されている。キャパシタＣｐＣの他方の電極は、プレート線ＰＬに接続されている。
【0018】
尚、各ビット線ＢＬは、複数のメモリ層ＭＬ０～ＭＬ３に対応する複数のメモリセルＭＣに接続されている。
【0019】
また、メモリ層ＭＬ０～ＭＬ３は、それぞれ、複数のワード線ＷＬ０～ＷＬ２に対応して設けられた複数のトランジスタＴｒＬ０ａ，ＴｒＬ０ｂ，ＴｒＬ１ａ，ＴｒＬ１ｂ，ＴｒＬ２ａ，ＴｒＬ２ｂ，ＴｒＬ３ａ，ＴｒＬ３ｂ（以下、「トランジスタＴｒＬ」と呼ぶ場合がある。）を備える。トランジスタＴｒＬは、例えば、Ｎチャネル型の電界効果トランジスタである。トランジスタＴｒＬのドレイン電極は、ワード線ＷＬ０～ＷＬ２のいずれかに接続されている。トランジスタＴｒＬのソース電極は、それぞれ、ロウ選択線Ｒｘ０ａ，Ｒｘ０ｂ，Ｒｘ１ａ，Ｒｘ１ｂ，Ｒｘ２ａ，Ｒｘ２ｂ（以下、「ロウ選択線Ｒｘ」と呼ぶ場合がある。）に接続されている。トランジスタＴｒＬのゲート電極は、それぞれ、後述するトランジスタＴｒＢを介して、メインワード線ＭＷＬ０ａ，ＭＷＬ０ｂ，ＭＷＬ１ａ，ＭＷＬ１ｂ，ＭＷＬ２ａ，ＭＷＬ２ｂ，ＭＷＬ３ａ，ＭＷＬ３ｂ（以下、「メインワード線ＭＷＬ」と呼ぶ場合がある。または、「層選択信号線」と呼ぶ場合もある）に接続されている。
【0020】
尚、ロウ選択線Ｒｘは、複数のメモリ層ＭＬ０～ＭＬ３に対応する複数のトランジスタＴｒＬに接続されている。また、メインワード線ＭＷＬ０ａ，ＭＷＬ１ａ，ＭＷＬ２ａ，ＭＷＬ３ａは、それぞれ、メモリ層ＭＬ０～ＭＬ３に対応する全てのトランジスタＴｒＬ０ａ，ＴｒＬ１ａ，ＴｒＬ２ａ，ＴｒＬ３ａに共通に接続されている。同様に、メインワード線ＭＷＬ０ｂ，ＭＷＬ１ｂ，ＭＷＬ２ｂ，ＭＷＬ３ｂは、それぞれ、メモリ層ＭＬ０～ＭＬ３に対応する全てのトランジスタＴｒＬ０ｂ，ＴｒＬ１ｂ，ＴｒＬ２ｂ，ＴｒＬ３ｂに共通に接続されている。
【0021】
また、メモリ層ＭＬ０～ＭＬ３は、それぞれ、複数のワード線ＷＬ０～ＷＬ２に対応して設けられた複数のトランジスタＴｒＢ０ａ，ＴｒＢ０ｂ，ＴｒＢ１ａ，ＴｒＢ１ｂ，ＴｒＢ２ａ，ＴｒＢ２ｂ，ＴｒＢ３ａ，ＴｒＢ３ｂ（以下、「トランジスタＴｒＢ」と呼ぶ場合がある。）を備える。トランジスタＴｒＢは、例えば、Ｎチャネル型の電界効果トランジスタである。トランジスタＴｒＢのドレイン電極は、トランジスタＴｒＬのゲート電極に接続されている。トランジスタＴｒＢのソース電極は、それぞれ、メインワード線ＭＷＬに接続されている。トランジスタＴｒＢのゲート電極は、配線Ｌ１に接続されている。
【0022】
尚、配線Ｌ１は、複数のメモリ層ＭＬ０～ＭＬ３に対応する複数のトランジスタＴｒＢに接続されている。また、メインワード線ＭＷＬ０ａ，ＭＷＬ１ａ，ＭＷＬ２ａ，ＭＷＬ３ａは、それぞれ、メモリ層ＭＬ０～ＭＬ３に対応する全てのトランジスタＴｒＢ０ａ，ＴｒＢ１ａ，ＴｒＢ２ａ，ＴｒＢ３ａに共通に接続されている。同様に、メインワード線ＭＷＬ０ｂ，ＭＷＬ１ｂ，ＭＷＬ２ｂ，ＭＷＬ３ｂは、それぞれ、メモリ層ＭＬ０～ＭＬ３に対応する全てのトランジスタＴｒＢ０ｂ，ＴｒＢ１ｂ，ＴｒＢ２ｂ，ＴｒＢ３ｂに共通に接続されている。
【0023】
［読出動作］
図２～図５は、第１実施形態に係る半導体記憶装置の読出動作におけるメモリセルアレイＭＣＡの動作について説明するための模式的な回路図である。図２～図５では、図１のワード線ＷＬ２及びこれに対応する構成を省略しているものの、基本的には、図１と同様の構成を図示している。
図２～図５は、第１実施形態に係る半導体記憶装置の読出動作におけるメモリセルアレイＭＣＡの動作について説明するための模式的な回路図である。図２～図５では、図１のワード線ＷＬ２及びこれに対応する構成を省略しているものの、基本的には、図１と同様の構成を図示している。
【0024】
図２には、読出動作の実行前に、メモリセルアレイＭＣＡ中の各配線に供給される電圧を示している。
【0025】
図２の例では、複数の配線Ｌ１に、電圧ＶＯＮを供給している。電圧ＶＯＮは、例えば、トランジスタＴｒＣ，ＴｒＬ，ＴｒＢのしきい値電圧よりも大きい。従って、複数のトランジスタＴｒＢは、ＯＮ状態となっている。
【0026】
また、図２の例では、メインワード線ＭＷＬ０ａ，ＭＷＬ１ａ，ＭＷＬ２ａ，ＭＷＬ３ａに、電圧ＶＯＦＦを供給している。電圧ＶＯＦＦは、例えば、トランジスタＴｒＣ，ＴｒＬ，ＴｒＢのしきい値電圧よりも小さい。従って、複数のトランジスタＴｒＬ０ａ，ＴｒＬ１ａ，ＴｒＬ２ａ，ＴｒＬ３ａは、ＯＦＦ状態となっている。
【0027】
また、図２の例では、メインワード線ＭＷＬ０ｂ，ＭＷＬ１ｂ，ＭＷＬ２ｂ，ＭＷＬ３ｂに、電圧ＶＯＮを供給している。これにより、複数のトランジスタＴｒＬ０ｂ，ＴｒＬ１ｂ，ＴｒＬ２ｂ，ＴｒＬ３ｂは、ＯＮ状態となっている。
【0028】
また、図２の例では、ロウ選択線Ｒｘ０ｂ，Ｒｘ１ｂに、電圧ＶＯＦＦを供給している。これにより、メモリセルアレイＭＣＡ内の複数のワード線ＷＬには、電圧ＶＯＦＦが供給されている。また、複数のトランジスタＴｒＣは、ＯＦＦ状態となっている。
【0029】
尚、図２の例では、ロウ選択線Ｒｘ０ａ，Ｒｘ１ａに、電圧ＶＯＦＦを供給している。しかしながら、ロウ選択線Ｒｘ０ａ，Ｒｘ１ａは、ワード線ＷＬからは電気的に切り離されている。
【0030】
【0031】
メモリ層ＭＬ０～ＭＬ３の選択に際しては、例えば、複数のメインワード線ＭＷＬ０ｂ，ＭＷＬ１ｂ，ＭＷＬ２ｂ，ＭＷＬ３ｂのうち、読出動作の対象となるメモリ層ＭＬ０に対応するメインワード線ＭＷＬ０ｂに電圧ＶＯＦＦを供給する。これにより、トランジスタＴｒＬ０ｂがＯＦＦ状態となる。また、メモリ層ＭＬ０内の複数のワード線ＷＬが、ロウ選択線Ｒｘ０ｂ，Ｒｘ１ｂから、電気的に切り離される。
【0032】
また、メモリ層ＭＬ０～ＭＬ３の選択に際しては、例えば、複数のメインワード線ＭＷＬ０ａ，ＭＷＬ１ａ，ＭＷＬ２ａ，ＭＷＬ３ａのうち、読出動作の対象となるメモリ層ＭＬ０に対応するメインワード線ＭＷＬ０ａに、トランジスタＴｒＬのしきい値電圧よりも大きい電圧を供給する。これにより、トランジスタＴｒＬ０ａがＯＮ状態となる。また、メモリ層ＭＬ０内の複数のワード線ＷＬが、ロウ選択線Ｒｘ０ｂ，Ｒｘ１ｂと、電気的に導通する。
【0033】
ここで、例えば図３に示す状態では、メインワード線ＭＷＬ０ａの電圧が、電圧Ｖ１に達している。電圧Ｖ１は、例えば、トランジスタＴｒＬのしきい値電圧よりも大きい。ここで、電圧ＶＯＮと電圧Ｖ１との電圧差は、トランジスタＴｒＢのしきい値電圧ＶＴＨよりも大きい。従って、この状態では、トランジスタＴｒＢ０ａがＯＮ状態であり、トランジスタＴｒＬ０ａのゲート電極に、電圧Ｖ１が転送される。
【0034】
また、例えば図４に示す状態では、メインワード線ＭＷＬ０ａの電圧が更に増大し、電圧Ｖ２に達している。ここで、電圧ＶＯＮと電圧Ｖ２との電圧差は、トランジスタＴｒＢのしきい値電圧ＶＴＨよりも小さい。この様な状態では、トランジスタＴｒＬ０ａのゲート電極が、電圧ＶＯＮからトランジスタＴｒＢのしきい値電圧ＶＴＨを減じた程度の電圧まで充電される。また、トランジスタＴｒＢ０ａがＯＦＦ状態となり、トランジスタＴｒＬ０ａのゲート電極は、フローティング状態となる。
【0035】
次に、例えば図５に示す様に、複数のワード線ＷＬ０～ＷＬ２のうちの一つを選択する。図示の例では、ワード線ＷＬ０が選択されている。ワード線ＷＬ０～ＷＬ２の選択に際しては、例えば、複数のロウ選択線Ｒｘ０ａ，Ｒｘ１ａ，Ｒｘ２ａのうち、読出動作の対象となるワード線ＷＬ０に対応するロウ選択線Ｒｘ０ａに電圧ＶＯＮを供給する。
【0036】
ここで、ワード線ＷＬ０への電圧の転送が開始されると、これに接続されたトランジスタＴｒＬ０ａのチャネルの電圧が上昇する。また、トランジスタＴｒＬ０ａのゲート電極はフローティング状態であるため、トランジスタＴｒＬ０ａのチャネルの電圧が上昇すると、容量結合によって、トランジスタＴｒＬ０ａのゲート電極の電圧も上昇する。図示の例では、トランジスタＴｒＬ０ａのゲート電極の電圧が、電圧αだけ上昇している。また、ワード線ＷＬ０に、電圧ＶＯＮが供給されている。
【0037】
読出動作の対象であるメモリセルＭＣ（以下、「選択メモリセルＭＣ」と呼ぶ。）に接続されたワード線ＷＬ０（以下、「選択ワード線ＷＬ０」と呼ぶ。）に、トランジスタＴｒＬ０ａを介して、電圧ＶＯＮ程度の電圧が供給されると、選択メモリセルＭＣ中のトランジスタＴｒＣがＯＮ状態となる。これに伴い、ビット線ＢＬの電圧が変動し、又は、ビット線ＢＬに電流が流れる。この電圧の変動又は電流を検出することにより、選択メモリセルＭＣに記憶されたデータを読み出すことが可能である。
【0038】
尚、選択メモリセルＭＣと同じメモリ層ＭＬ０に対応する選択ワード線ＷＬ０以外のワード線ＷＬ１（以下、「非選択ワード線ＷＬ」等と呼ぶ。）には、トランジスタＴｒＬ０ａを介して、電圧ＶＯＦＦが供給される。これにより、メモリセルＭＣ中のトランジスタＴｒＣがＯＦＦ状態となる。
【0039】
また、選択メモリセルＭＣと異なるメモリ層ＭＬ１，ＭＬ２，ＭＬ３に対応する非選択ワード線ＷＬには、トランジスタＴｒＬ１ｂ，ＴｒＬ２ｂ，ＴｒＬ３ｂを介して、電圧ＶＯＦＦが供給される。これにより、メモリセルＭＣ中のトランジスタＴｒＣがＯＦＦ状態となる。
【0040】
ここで、詳しくは後述するものの、本実施形態に係るトランジスタＴｒＣは、チャネル領域として酸化物半導体を利用する場合がある。この様な場合、トランジスタＴｒＣのしきい値電圧は、比較的大きくなる場合がある。従って、読出動作に際しては、トランジスタＴｒＣのゲート電極に、大きい電圧を供給することが望ましい。
【0041】
しかしながら、上述の通り、トランジスタＴｒＬ０ａは、Ｎチャネル型の電界効果トランジスタである。従って、例えば、トランジスタＴｒＬ０ａのゲート電極及びソース電極に、直接、電圧ＶＯＮを供給した場合、トランジスタＴｒＬ０ａのドレイン電極には、電圧ＶＯＮから、トランジスタＴｒＬ０ａのしきい値電圧を減じた大きさの電圧が転送される。従って、ワード線ＷＬ０に電圧ＶＯＮを供給するためには、トランジスタＴｒＬ０ａのゲート電極に、電圧ＶＯＮよりも大きい電圧を供給する必要がある。これにより、回路面積の増大等を招くおそれがある。
【0042】
そこで、本実施形態に係る半導体記憶装置では、ワード線ＷＬへの電圧ＶＯＮの供給に際して、トランジスタＴｒＬ０ａのゲート電極をフローティング状態としている。これにより、トランジスタＴｒＬ０ａのゲート電極の電圧を、チャネル領域との容量結合によって増大させることが可能である。これにより、ワード線ＷＬに、上述した様な電圧（電圧ＶＯＮから、トランジスタＴｒＬ０ａのしきい値電圧を減じた大きさの電圧）よりも大きい電圧を供給することが可能である。図示の例では、ワード線ＷＬ０に、電圧ＶＯＮ程度の大きさの電圧が供給されている。これにより、回路面積の増大等を抑制可能である。
【0043】
【0044】
半導体基板Ｓｕｂは、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むシリコン（Ｓｉ）等の半導体基板である。半導体基板Ｓｕｂの上面には、図示しない絶縁層及び電極層が設けられている。半導体基板Ｓｕｂの上面、図示しない絶縁層及び電極層は、第１実施形態に係る半導体記憶装置を制御するための制御回路を構成する。例えば、メモリセルアレイＭＣＡの直下の領域には、センスアンプ回路が設けられる。センスアンプ回路は、ビット線ＢＬに電気的に接続される。センスアンプ回路は、読出動作において、ビット線ＢＬの電圧の変動又は電流を検出することにより、選択メモリセルＭＣに記憶されたデータを読み出すことが可能である。
【0045】
メモリセルアレイＭＣＡは、Ｚ方向に並ぶ複数のメモリ層ＭＬを備える。また、複数のメモリ層ＭＬの間には、それぞれ、酸化シリコン（ＳｉＯ２）等の絶縁層１０３が設けられている。
【0046】
図７は、メモリ層ＭＬの一部の構成を示す模式的なＸＹ断面図である。図７に示す様に、メモリ層ＭＬには、メモリセル領域ＲＭＣと、トランジスタ領域ＲＴｒＬと、トランジスタ領域ＲＴｒＢと、が設けられている。図示は省略するものの、トランジスタ領域ＲＴｒＬ，ＲＴｒＢは、Ｙ方向において、メモリセル領域ＲＭＣの両側に設けられている。
【0047】
［メモリセル領域ＲＭＣの構造］
次に、図６及び図７に加え、図８及び図９を参照して、メモリセル領域ＲＭＣの構造について説明する。図８は、メモリ層ＭＬの一部の構成を示す模式的なＸＹ断面図であり、図７の一部を拡大して示している。図９は、図８に示す構造をＡ－Ａ´線に沿って切断し、矢印の方向に沿って見た断面を示している。
次に、図６及び図７に加え、図８及び図９を参照して、メモリセル領域ＲＭＣの構造について説明する。図８は、メモリ層ＭＬの一部の構成を示す模式的なＸＹ断面図であり、図７の一部を拡大して示している。図９は、図８に示す構造をＡ－Ａ´線に沿って切断し、矢印の方向に沿って見た断面を示している。
【0048】
図７に示す様に、メモリセル領域ＲＭＣには、Ｘ方向に並ぶ複数の絶縁層１０１と、Ｘ方向に隣り合う２つの絶縁層１０１の間に設けられた導電層１０２と、が設けられている。絶縁層１０１及び導電層１０２は、Ｙ方向及びＺ方向に延伸し、複数のメモリ層ＭＬをＸ方向に分断する（図６参照）。
【0049】
絶縁層１０１は、例えば、酸化シリコン（ＳｉＯ２）等を含む。
【0050】
導電層１０２は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層構造等を含むことができる。また、例えば、導電性酸化物を含むものであってもよい。尚、導電層１０２は、導電性酸化物のかわりに、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）又はその他の金属を含んでいても良い。また、導電層１０２は、導電性酸化物のみを含んでいても良いし、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）又はその他の金属のみを含んでいても良い。導電層１０２は、例えば、プレート線ＰＬ（図１）として機能する。
【0051】
本明細書において、「導電性酸化物」は、例えば、酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）、酸化ルテニウム（ＲｕＯ２）、酸化イリジウム（ＩｒＯ２）、又は、その他の酸素を含む導電性の材料を含むこととする。
【0052】
絶縁層１０１と導電層１０２との間の領域には、複数のビア配線１０４が設けられている。複数のビア配線１０４は、Ｙ方向に並び、例えば図６に示す様に、複数のメモリ層ＭＬを貫通してＺ方向に延伸する。
【0053】
ビア配線１０４は、図９に示す様に、例えば、導電性酸化物を含む導電性酸化膜１０４ａ、窒化チタン（ＴｉＮ）等のバリア導電膜１０４ｂ、及び、タングステン（Ｗ）等の導電部材１０４ｃを含む。尚、ビア配線１０４は、導電性酸化膜１０４ａのかわりに、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）又はその他の金属を含んでいても良い。また、ビア配線１０４は、導電性酸化物のみを含んでいても良いし、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）又はその他の金属のみを含んでいても良い。
【0054】
導電部材１０４ｃは、Ｚ方向に延伸する略円柱状の形状を備える。バリア導電膜１０４ｂは、導電部材１０４ｃの外周面に沿ってＺ方向に延伸する略円筒状の形状を備える。導電性酸化膜１０４ａは、バリア導電膜１０４ｂの外周面に沿ってＺ方向に延伸する略円筒状の形状を備える。
【0055】
【0056】
メモリ層ＭＬは、複数のビア配線１０４に対応して設けられた複数のトランジスタ構造１１０と、複数のトランジスタ構造１１０に対して導電層１０２と反対側に設けられた導電層１２０と、複数のトランジスタ構造１１０及び導電層１０２の間に設けられた複数のキャパシタ構造１３０と、を備える。
【0057】
トランジスタ構造１１０は、例えば図８に示す様に、ビア配線１０４の外周面に接続され、Ｘ方向に延伸する半導体層１１１と、半導体層１１１の上面、下面、Ｙ方向の両側面、及び、Ｘ方向の一方側（導電層１２０側）の側面に設けられた絶縁層１１２と、絶縁層１１２の上面、下面、Ｙ方向の両側面、及び、Ｘ方向の一方側（導電層１２０側）の側面に設けられた導電層１１３と、を備える。
【0058】
図８に例示する様なＸＹ断面において、半導体層１１１のＸ方向の一方側（導電層１０２側）の側面は、ビア配線１０４の中心位置を中心とする円に沿って形成されていても良い。また、半導体層１１１、絶縁層１１２及び導電層１１３のＸ方向の他方側（導電層１２０側）の側面は、導電層１２０の側面に沿って直線状に形成されていても良い。また、半導体層１１１、絶縁層１１２及び導電層１１３のＹ方向における両側面は、絶縁層１１５の側面に沿って直線状に形成されていても良い。
【0059】
半導体層１１１は、例えば、トランジスタＴｒＣ（図１）のチャネル領域として機能する。半導体層１１１は、例えば、ガリウム（Ｇａ）及びアルミニウム（Ａｌ）のうち少なくとも一つの元素と、インジウム（Ｉｎ）と、亜鉛（Ｚｎ）と、酸素（Ｏ）と、を含む半導体であっても良いし、その他の酸化物半導体であっても良い。Ｚ方向に並ぶ複数の半導体層１１１は、Ｚ方向に延伸するビア配線１０４に共通に接続されている。
【0060】
絶縁層１１２は、例えば、トランジスタＴｒＣ（図１）のゲート絶縁膜として機能する。絶縁層１１２は、例えば、酸化シリコン（ＳｉＯ２）等を含む。
【0061】
導電層１１３は、例えば、トランジスタＴｒＣ（図１）のゲート電極として機能する。導電層１１３は、例えば、窒化チタン（ＴｉＮ）、酸化インジウムスズ（ＩＴＯ）等の導電性酸化物を含む。Ｙ方向に並ぶ複数の導電層１１３は、Ｙ方向に延伸する導電層１２０に共通に接続されている（図２参照）。導電層１１３は、絶縁層１１２を介して、半導体層１１１の上面、下面、Ｙ方向の両側面、及び、Ｘ方向の一方側（導電層１２０側）の側面と対向している。
【0062】
Ｙ方向において隣り合う２つの半導体層１１１の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１１５が設けられている。絶縁層１１５は、複数のメモリ層ＭＬを貫通してＺ方向に延伸する。
【0063】
導電層１２０は、例えば、ワード線ＷＬ（図１）として機能する。導電層１２０は、Ｙ方向に延伸し、Ｙ方向に並ぶ複数の導電層１１３に接続されている。導電層１２０は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜１２１と、タングステン（Ｗ）の導電膜１２２と、を備える。
【0064】
キャパシタ構造１３０は、例えば図８及び図９に示す様に、導電層１３１と、導電層１３１の上面、下面、Ｙ方向の両側面、及び、Ｘ方向の一方側（トランジスタ構造１１０側）の側面に設けられた絶縁層１３２と、絶縁層１３２の上面、下面、Ｙ方向の両側面、及び、Ｘ方向の一方側（トランジスタ構造１１０側）の側面に設けられた導電層１３３と、を備える。
【0065】
導電層１３１は、キャパシタＣｐＣ（図１）の一方の電極として機能する。導電層１３１は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層構造等を含むことができる。また、例えば、導電性酸化物を含むものであってもよい。尚、導電層１３１は、導電性酸化物のかわりに、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）又はその他の金属を含んでいても良い。また、導電層１３１は、導電性酸化物のみを含んでいても良いし、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）又はその他の金属のみを含んでいても良い。導電層１３１は、導電層１０２と連続する。
【0066】
絶縁層１３２は、キャパシタＣｐＣ（図１）の絶縁層として機能する。絶縁層１３２は、例えば、ジルコニア（ＺｒＯ２）、アルミナ（Ａｌ２Ｏ３）又はその他の絶縁性の金属酸化物であっても良い。また、絶縁層３３３は、例えば、複数の絶縁性の金属酸化物の積層膜（例えば、ジルコニア及びアルミナの積層膜）であっても良い。
【0067】
導電層１３３は、例えば、キャパシタＣｐＣ（図１）の他方の電極として機能する。導電層１３３は、例えば、酸化インジウムスズ（ＩＴＯ）等の導電性酸化物を含む。導電層１３３は、絶縁層１３２を介して、導電層１３１から絶縁されている。導電層１３３は、半導体層１１１のＸ方向の側面に接続されている。
【0068】
［トランジスタ領域ＲＴｒＬの構造］
次に、図６及び図７に加え、図１０及び図１１を参照して、トランジスタ領域ＲＴｒＬの構造について説明する。図１０は、メモリ層ＭＬの一部の構成を示す模式的なＸＹ断面図であり、図７の一部を拡大して示している。図１１は、図１０に示す構造をＢ－Ｂ´線に沿って切断し、矢印の方向に沿って見た断面を示している。
次に、図６及び図７に加え、図１０及び図１１を参照して、トランジスタ領域ＲＴｒＬの構造について説明する。図１０は、メモリ層ＭＬの一部の構成を示す模式的なＸＹ断面図であり、図７の一部を拡大して示している。図１１は、図１０に示す構造をＢ－Ｂ´線に沿って切断し、矢印の方向に沿って見た断面を示している。
【0069】
図７に示す様に、トランジスタ領域ＲＴｒＬには、複数の絶縁層１０１に対応してＸ方向に並ぶ複数の絶縁層２０１と、Ｘ方向に隣り合う２つの絶縁層２０１の間に設けられた絶縁層２０２と、が設けられている。絶縁層２０１及び絶縁層２０２は、Ｙ方向及びＺ方向に延伸し、複数のメモリ層ＭＬをＸ方向に分断する。絶縁層２０１及び絶縁層２０２は、例えば、酸化シリコン（ＳｉＯ２）等を含む。
【0070】
また、メモリセル領域ＲＭＣとトランジスタ領域ＲＴｒＬとの間には、Ｘ方向に隣り合う２つの導電層１２０の間の範囲においてＸ方向に延伸する絶縁層２１５が設けられている。絶縁層２１５は、Ｘ方向及びＺ方向に延伸し、複数のメモリ層ＭＬをＹ方向に分断する。絶縁層２１５は、例えば、酸化シリコン（ＳｉＯ２）等を含む。
【0071】
また、絶縁層２０１は、絶縁層２０３を介して、Ｙ方向に分断されている。絶縁層２０３は、Ｚ方向に延伸する。絶縁層２０３は、例えば、酸化シリコン（ＳｉＯ２）等を含む。
【0072】
絶縁層２０１と絶縁層２０２との間の領域には、複数のビア配線２０４が設けられている。複数のビア配線２０４は、Ｙ方向に並び、例えば図１１に示す様に、複数のメモリ層ＭＬを貫通してＺ方向に延伸する。
【0073】
ビア配線２０４は、図１１に示す様に、例えば、導電性酸化物を含む導電性酸化膜２０４ａ、窒化チタン（ＴｉＮ）等のバリア導電膜２０４ｂ、及び、タングステン（Ｗ）等の導電部材２０４ｃを含む。尚、ビア配線２０４は、導電性酸化膜２０４ａのかわりに、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）又はその他の金属を含んでいても良い。また、ビア配線２０４は、導電性酸化物のみを含んでいても良いし、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）又はその他の金属のみを含んでいても良い。
【0074】
導電部材２０４ｃは、Ｚ方向に延伸する略円柱状の形状を備える。バリア導電膜２０４ｂは、導電部材２０４ｃの外周面に沿ってＺ方向に延伸する略円筒状の形状を備える。導電性酸化膜２０４ａは、バリア導電膜２０４ｂの外周面に沿ってＺ方向に延伸する略円筒状の形状を備える。
【0075】
Ｙ方向に並ぶ複数のビア配線２０４は、例えば、１つのロウ選択線Ｒｘ（図１）として機能する。ロウ選択線Ｒｘは、例えば図１に示す様に、メモリ層ＭＬに含まれる複数のワード線ＷＬに対応して、複数設けられている。
【0076】
メモリ層ＭＬは、複数の導電層１２０に対応して設けられた複数のトランジスタ構造２１０と、トランジスタ構造２１０と絶縁層２０１との間に設けられた配線２２１と、トランジスタ構造２１０及び絶縁層２０２の間に設けられた配線２２２と、を備える。
【0077】
トランジスタ構造２１０は、例えば図１０に示す様に、複数のビア配線２０４の外周面に接続され、これら複数のビア配線２０４の外周面に沿ってＹ方向に延伸する半導体層２１１と、半導体層２１１の上面、下面、Ｙ方向の両側面、及び、Ｘ方向の一方側（絶縁層２０２側）の側面に設けられた絶縁層２１２と、絶縁層２１２の上面、下面、Ｙ方向の両側面、及び、Ｘ方向の一方側（絶縁層２０２側）の側面に設けられた導電層２１３と、を備える。
【0078】
図１０に例示する様なＸＹ断面において、半導体層２１１のＸ方向の一方側（絶縁層２０１側）の側面は、複数のビア配線２０４の複数の中心位置を中心とする複数の円に沿って形成されていても良い。また、半導体層２１１、絶縁層２１２及び導電層２１３のＸ方向の他方側（絶縁層２０２側）の側面は、配線２２２の側面に沿って直線状に形成されていても良い。また、半導体層２１１、絶縁層２１２及び導電層２１３のＹ方向における両側面は、図７を参照して説明した絶縁層２１５、及び、後述する絶縁層３１５に沿って、直線状に形成されていても良い。
【0079】
半導体層２１１は、例えば、トランジスタＴｒＬ（図１）のチャネル領域として機能する。半導体層２１１は、例えば、ガリウム（Ｇａ）及びアルミニウム（Ａｌ）のうち少なくとも一つの元素と、インジウム（Ｉｎ）と、亜鉛（Ｚｎ）と、酸素（Ｏ）と、を含む半導体であっても良いし、その他の酸化物半導体であっても良い。Ｚ方向に並ぶ複数の半導体層２１１は、Ｚ方向に延伸するビア配線２０４に共通に接続されている。
【0080】
絶縁層２１２は、例えば、トランジスタＴｒＬ（図１）のゲート絶縁膜として機能する。絶縁層２１２は、例えば、酸化シリコン（ＳｉＯ２）等を含む。
【0081】
導電層２１３は、例えば、トランジスタＴｒＬ（図１）のゲート電極として機能する。導電層２１３は、例えば、窒化チタン（ＴｉＮ）、酸化インジウムスズ（ＩＴＯ）等の導電性酸化物を含む。導電層２１３のＸ方向の一方側（絶縁層２０２側）の側面は、配線２２２に接続されている。導電層２１３は、絶縁層２１２を介して、半導体層２１１の上面、下面、Ｙ方向の両側面、及び、Ｘ方向の一方側（絶縁層２０２側）の側面と対向している。
【0082】
配線２２１は、導電層１２０及び半導体層２１１に接続されており、ワード線ＷＬ（図１）とトランジスタＴｒＬ（図１）のドレイン電極とを接続する機能を有する。配線２２１は、例えば、導電性酸化物を含む。尚、配線２２１は、導電性酸化物のかわりに、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）又はその他の金属を含んでいても良い。また、配線２２１は、導電性酸化物のみを含んでいても良いし、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）又はその他の金属のみを含んでいても良い。
【0083】
配線２２１は、例えば、絶縁層２１２の一部を介して絶縁層１０３の下面に形成された部分と、絶縁層２１２の一部を介して絶縁層１０３の上面に形成された部分と、導電層１２０のＸ方向の側面に形成された部分と、半導体層２１１のＸ方向の側面に形成された部分と、を備えている。また、配線２２１によって囲まれた領域には、シリコン（Ｓｉ）等の半導体層２２３が設けられていても良い。
【0084】
配線２２２は、上述の通り、導電層２１３に接続されており、トランジスタＴｒＬ（図１）のゲート電極とトランジスタＴｒＢのドレイン電極とを接続する機能を有する。配線２２２は、例えば、導電性酸化物を含む。尚、配線２２２は、導電性酸化物のかわりに、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）又はその他の金属を含んでいても良い。また、配線２２２は、導電性酸化物のみを含んでいても良いし、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）又はその他の金属のみを含んでいても良い。
【0085】
配線２２２は、例えば、絶縁層１０３の下面に形成された部分と、絶縁層１０３の上面に形成された部分と、導電層２１３のＸ方向の側面に形成された部分と、を備えている。また、配線２２２によって囲まれた領域には、酸化シリコン（ＳｉＯ２）等の絶縁層２２４が設けられていても良い。
【0086】
［トランジスタ領域ＲＴｒＢの構造］
次に、図６及び図７に加え、図１２及び図１３を参照して、トランジスタ領域ＲＴｒＢの構造について説明する。図１２は、メモリ層ＭＬの一部の構成を示す模式的なＸＹ断面図であり、図７の一部を拡大して示している。図１３は、図１２に示す構造をＣ－Ｃ´線に沿って切断し、矢印の方向に沿って見た断面を示している。
次に、図６及び図７に加え、図１２及び図１３を参照して、トランジスタ領域ＲＴｒＢの構造について説明する。図１２は、メモリ層ＭＬの一部の構成を示す模式的なＸＹ断面図であり、図７の一部を拡大して示している。図１３は、図１２に示す構造をＣ－Ｃ´線に沿って切断し、矢印の方向に沿って見た断面を示している。
【0087】
図７に示す様に、トランジスタ領域ＲＴｒＢには、Ｙ方向に並ぶ２つの絶縁層３１５が設けられている。絶縁層３１５は、Ｘ方向及びＺ方向に延伸し、複数のメモリ層ＭＬをＹ方向に分断する。絶縁層２１５は、例えば、酸化シリコン（ＳｉＯ２）等を含む。
【0088】
Ｙ方向に並ぶ２つの絶縁層３１５の間の領域には、ビア配線３０４が設けられている。ビア配線３０４は、例えば図１３に示す様に、複数のメモリ層ＭＬを貫通してＺ方向に延伸する。
【0089】
ビア配線３０４は、図１３に示す様に、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜３０４ａ、及び、タングステン（Ｗ）等の導電部材３０４ｂを含む。尚、ビア配線３０４は、その他の材料を含んでいても良い。
【0090】
導電部材３０４ｂは、Ｚ方向に延伸する略円柱状の形状を備える。バリア導電膜３０４ａは、導電部材３０４ｂの外周面に沿ってＺ方向に延伸する略円筒状の形状を備える。
【0091】
【0092】
メモリ層ＭＬは、複数の導電層１２０に対応して設けられた複数のトランジスタ構造３１０と、トランジスタ構造３１０と絶縁層２０２との間に設けられた上記配線２２２の一部と、トランジスタ構造３１０に対して配線２２２と反対側に設けられた配線３２０と、を備える。
【0093】
トランジスタ構造３１０は、例えば図１２に示す様に、ビア配線３０４の外周面に接続され、Ｘ方向に延伸する導電層３１１と、導電層３１１の上面、下面、Ｙ方向の両側面、及び、Ｘ方向の両側面に設けられた絶縁層３１２と、絶縁層３１２の上面、下面、Ｙ方向の両側面、及び、Ｘ方向の両側面に設けられた半導体層３１３と、を備える。
【0094】
図１２に例示する様なＸＹ断面において、導電層３１１、絶縁層３１２及び半導体層３１３のＸ方向の一方側（配線３２０側）の側面は、ビア配線３０４の中心位置を中心とする円に沿って形成されていても良い。また、導電層３１１、絶縁層３１２及び半導体層３１３のＸ方向の他方側（絶縁層２０２側）の側面は、配線２２２の側面に沿って直線状に形成されていても良い。また、導電層３１１、絶縁層３１２及び半導体層３１３のＹ方向における両側面は、絶縁層３１５に沿って直線状に形成されていても良い。
【0095】
導電層３１１は、例えば、トランジスタＴｒＢ（図１）のゲート電極として機能する。導電層３１１は、例えば、窒化チタン（ＴｉＮ）、酸化インジウムスズ（ＩＴＯ）等の導電性酸化物を含む。Ｚ方向に並ぶ複数の導電層３１１は、Ｚ方向に延伸するビア配線３０４に共通に接続されている。
【0096】
絶縁層３１２は、例えば、トランジスタＴｒＢ（図１）のゲート絶縁膜として機能する。絶縁層３１２は、例えば、酸化シリコン（ＳｉＯ２）等を含む。
【0097】
半導体層３１３は、例えば、トランジスタＴｒＢ（図１）のチャネル領域として機能する。半導体層３１３は、例えば、ガリウム（Ｇａ）及びアルミニウム（Ａｌ）のうち少なくとも一つの元素と、インジウム（Ｉｎ）と、亜鉛（Ｚｎ）と、酸素（Ｏ）と、を含む半導体であっても良いし、その他の酸化物半導体であっても良い。半導体層３１３のＸ方向の一方側（絶縁層２０２側）の側面は、配線２２２に接続されている。半導体層３１３のＸ方向の他方側（配線３２０側）の側面は、配線３２０に接続されている。半導体層３１３は、絶縁層３１２を介して、導電層３１１の上面、下面、Ｙ方向の両側面、及び、Ｘ方向の両側面と対向している。
【0098】
配線３２０は、上述の通り、半導体層３１３に接続されており、メインワード線ＭＷＬ（図１）の一部として機能する。配線３２０は、例えば、導電性酸化物を含む。尚、配線３２０は、導電性酸化物のかわりに、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）又はその他の金属を含んでいても良い。また、配線３２０は、導電性酸化物のみを含んでいても良いし、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）又はその他の金属のみを含んでいても良い。
【0099】
配線３２０は、例えば、絶縁層１０３の下面に形成された部分と、絶縁層１０３の上面に形成された部分と、半導体層３１３のＸ方向の側面に形成された部分と、を備えている。また、配線３２０によって囲まれた領域には、酸化シリコン（ＳｉＯ２）等の部材３２１が設けられていても良い。
【0100】
［構造上の利点］
本実施形態に係る半導体記憶装置は、Ｚ方向に並ぶ複数のメモリ層ＭＬと、Ｚ方向に延伸するビア配線１０４と、を備える。また、複数のメモリ層ＭＬは、それぞれ、トランジスタ構造１１０と、トランジスタ構造１１０に対してＸ方向の一方側に設けられたキャパシタ構造１３０と、トランジスタ構造１１０に対してＸ方向の他方側に設けられた導電層１２０と、を備える。
本実施形態に係る半導体記憶装置は、Ｚ方向に並ぶ複数のメモリ層ＭＬと、Ｚ方向に延伸するビア配線１０４と、を備える。また、複数のメモリ層ＭＬは、それぞれ、トランジスタ構造１１０と、トランジスタ構造１１０に対してＸ方向の一方側に設けられたキャパシタ構造１３０と、トランジスタ構造１１０に対してＸ方向の他方側に設けられた導電層１２０と、を備える。
【0101】
この様な構成は、メモリセルアレイＭＣＡに含まれるメモリ層ＭＬの数が増大した場合であっても、積層工程（図１４を参照して後述する工程）以外には工程数を増やすことなく製造可能である。従って、比較的容易に高集積化を実現可能である。
【0102】
また、本実施形態に係るトランジスタ構造１１０においては、導電層１１３が、半導体層１１１の上面及び下面に対向している。
【0103】
この様な構成では、Ｚ方向に並ぶ複数の半導体層１１１の間で、電界の干渉が生じることを抑制可能である。従って、メモリセルアレイＭＣＡのＺ方向における高集積化を図った場合であっても、半導体層１１１を好適にＯＮ状態又はＯＦＦ状態に制御可能であり、好適に動作する半導体記憶装置を提供可能である。
【0104】
また、トランジスタＴｒＣをＯＮ状態とする際に、半導体層１１１の上面、下面、及び、Ｙ方向の両側面にチャネルが形成される。従って、トランジスタＴｒＣのＯＮ電流を比較的大きくすることが可能である。これにより、動作の高速化・安定化を図ることが可能である。
【0105】
ここで、例えば、ワード線ＷＬとして機能する配線（Ｙ方向に延伸する配線）を、ビア配線１０４と、キャパシタ構造１３０との間に設け、且つ、このワード線ＷＬとして機能する配線の一部を、トランジスタＴｒＣのゲート電極として利用することも考えられる。しかしながら、この様な構造は、トランジスタＴｒＣのチャネル領域として機能する半導体層と、ワード線ＷＬとして機能する配線とが、Ｚ方向から見て交差する構造となる。従って、例えば、半導体層をＸ方向に分断することなく、Ｙ方向に延伸する配線を加工する必要が生じてしまい、製造の難易度が高い。また、メモリ層のＺ方向における幅が大きくなってしまう。
【0106】
この点、本実施形態においては、ワード線ＷＬとして機能する導電層１２０が、トランジスタ構造１１０に対して、プレート線ＰＬの反対側に設けられており、Ｚ方向から見てトランジスタ構造１１０と重ならない位置に設けられている。従って、導電層１２０とトランジスタ構造１１０とを独立して形成することが可能であり、比較的容易に製造可能である。また、メモリ層ＭＬのＺ方向の幅を抑えつつ、導電層１２０の配線抵抗を比較的小さい値とすることが可能である。
【0107】
また、図５を参照して説明した様に、本実施形態に係る半導体記憶装置においては、読出動作に際して、トランジスタＴｒＬのチャネルとゲート電極との間の容量結合によって、トランジスタＴｒＬのゲート電極の電圧を上昇させる。従って、トランジスタＴｒＬのチャネルとゲート電極との間の静電容量は、大きいことが望ましい。
【0108】
一方、トランジスタＴｒＬのゲート電極の、その他の構成との間の容量結合が大きいと、トランジスタＴｒＬのゲート電極の、図５を参照して説明した工程における電圧の上昇分（電圧α）が小さくなってしまう。従って、トランジスタＴｒＬのゲート電極の、その他の構成との間の静電容量は、小さいことが望ましい。
【0109】
そこで、第１実施形態では、トランジスタＴｒＬとして機能するトランジスタ構造２１０の、半導体層２１１、絶縁層２１２及び導電層２１３のＸＹ断面における面積を、トランジスタＴｒＢとして機能するトランジスタ構造３１０の、導電層３１１、絶縁層３１２及び半導体層３１３のＸＹ断面における面積よりも、大きくしている（図７参照）。
【0110】
この様な構成によれば、導電層２１３、半導体層３１３及び配線２２２から構成される同電圧の領域の、半導体層２１１との間の静電容量を、導電層３１１との間の静電容量よりも大きくすることが可能である。これにより、読出動作に際して、トランジスタＴｒＬのゲート電極の電圧を、好適に上昇させることが可能である。
【0111】
【0112】
図１４、図１７、図２０、図２３、図２７、図３０、図３３、図３６、図３９、図４２、図４５、図４９、図５１、図５４、図５５、図５７、図５９、図６１、図６３、図６５、図６７、図６９、図７１、図７２、図７３、図８３、図８５、図８７、図９２、図９４及び図９６は、図９に対応する断面を示している。
【0113】
【0114】
図１８、図２１、図２４、図２８、図３１、図３４、図３７、図４０、図４３、図４６、図５０、図５２、図５６、図５８、図６０、図６２、図６４、図６６、図６８、図７０、図７５、図７７、図７９、図８１、図８４、図８６、図８８、図９３、図９５及び図９７は、図１１に対応する断面を示している。
【0115】
【0116】
同製造方法においては、例えば図１４に示す様に、複数の絶縁層１０３と、複数の犠牲層ＭＬＡと、を交互に形成する。犠牲層ＭＬＡは、例えば、窒化シリコン（Ｓｉ３Ｎ４）等を含む。この工程は、例えば、ＣＶＤ（Chemical Vapor Deposition）等によって行う。
【0117】
次に、例えば図１５に示す様に、絶縁層１１５，２１５，２０１，３１５を形成する。この工程では、例えば、絶縁層１１５，２１５，２０１，３１５に対応する位置に、開口を形成する。この開口は、Ｚ方向に延伸し、Ｚ方向に並ぶ複数の絶縁層１０３及び複数の犠牲層ＭＬＡを貫通する。この工程は、例えば、ＲＩＥ等によって行う。開口の形成後、絶縁層１１５，２１５，２０１，３１５を形成する。この工程は、例えば、ＣＶＤ等によって行う。
【0118】
次に、例えば図１６～図１９に示す様に、ビア配線１０４，２０４，３０４に対応する位置に、開口１０４Ａ，２０４Ａ，３０４Ａを形成する。開口１０４Ａ，２０４Ａ，３０４Ａは、図１７～図１９に示す様にＺ方向に延伸し、Ｚ方向に並ぶ複数の絶縁層１０３及び複数の犠牲層ＭＬＡを貫通する。この工程は、例えば、ＲＩＥ等によって行う。
【0119】
【0120】
【0121】
次に、例えば図２６～図２９に示す様に、絶縁層１０１，２０２に対応する位置に、開口１０１Ａ，２０２Ａを形成する。開口１０１Ａ，２０２Ａは、Ｙ方向及びＺ方向に延伸し、Ｚ方向に並ぶ複数の絶縁層１０３及び複数の犠牲層ＭＬＡを貫通して、これらの構成をＸ方向に分断する。この工程は、例えば、ＲＩＥ等によって行う。
【0122】
次に、例えば図３０～図３２に示す様に、導電層１２０及び配線２２２に対応する位置に、開口１２０Ａ，２２２Ａを形成する。開口１２０Ａ，２２２Ａの内部には、絶縁層１０３の上面の一部及び下面の一部、並びに、犠牲層ＭＬＡのＸ方向の側面の一部が露出する。この工程では、例えば、開口１０１Ａ，２０２Ａを介して、犠牲層ＭＬＡの一部を選択的に除去する。この工程は、例えば、ウェットエッチング等によって行う。尚、開口１２０Ａ，２２２Ａは、開口１０４Ａ，２０４Ｂ，３０４Ｂとは連通しない。
【0123】
次に、例えば図３３～図３５に示す様に、開口１０１Ａ，１２０Ａに、シリコン（Ｓｉ）等の犠牲層１２０Ｂを埋め込む。また、開口２０２Ａ，２２２Ａに、シリコン（Ｓｉ）等の犠牲層２２２Ｂを埋め込む。この工程は、例えば、ＣＶＤ等によって行う。
【0124】
【0125】
【0126】
次に、例えば図４２～図４４に示す様に、半導体層１１１，２１１及び導電層３１１に対応する位置に、開口１１１Ａ，２１１Ａ，３１１Ａを形成する。開口１１１Ａ，２１１Ａ，３１１Ａの内部には、絶縁層１０３の上面の一部及び下面の一部、犠牲層ＭＬＡのＸ方向の側面の一部、絶縁層１１５，２１５，３１５のＹ方向の側面の一部（図２６参照）、並びに、犠牲層１２０Ｂ，２２２ＢのＸ方向の側面の一部が露出する。この工程では、例えば、開口１０４Ａ，２０４Ａ，３０４Ａを介して、犠牲層ＭＬＡの一部を選択的に除去する。この工程は、例えば、ウェットエッチング等によって行う。
【0127】
【0128】
次に、例えば図４８に示す様に、開口３０４Ａに、シリコン（Ｓｉ）等の犠牲層３０４Ｂを埋め込む。この工程は、例えば、ＣＶＤ等によって行う。
【0129】
次に、例えば図４９及び図５０に示す様に、開口１１１Ａ，２１１Ａの内部に、導電層１１３Ａ，２１３Ａを形成する。この工程では、例えば、開口１０４Ａ，１１１Ａの内部、及び、開口２０４Ａ，２１１Ａの内部に、窒化チタン（ＴｉＮ）等の導電膜及びシリコン（Ｓｉ）等の犠牲層を形成する。この工程は、開口１１１Ａ，２１１Ａが犠牲層によって埋め込まれ、開口１０４Ａ，２０４Ａが犠牲層によって埋め込まれない様に行う。次に、開口１０４Ａ，２０４Ａの内部において、犠牲層の一部を除去し、導電膜の一部（絶縁層１０３の側面に形成された部分）を露出させる。次に、導電膜の一部を除去し、導電膜をＺ方向に分断して、導電層１１３Ａ，２１３Ａを形成する。その後、犠牲層を除去する。
【0130】
【0131】
次に、例えば図５３及び図５４に示す様に、導電層１０２に対応する位置に、開口１０２Ａを形成する。開口１０２Ａは、Ｙ方向及びＺ方向に延伸し、Ｚ方向に並ぶ複数の絶縁層１０３及び複数の犠牲層ＭＬＡ、並びに、絶縁層１１５を貫通して、これらの構成をＸ方向に分断する。また、絶縁層２０３に対応する位置に、開口２０３Ａを形成する。開口２０３Ａは、Ｚ方向に延伸し、Ｚ方向に並ぶ複数の絶縁層１０３及び複数の犠牲層ＭＬＡ、並びに、絶縁層２０１を貫通する。この工程は、例えば、ＲＩＥ等によって行う。
【0132】
次に、例えば図５５に示す様に、キャパシタ構造１３０に対応する位置に、開口１３１Ａを形成する。また、図５６に示す様に、配線２２１に対応する位置に、開口２２１Ａを形成する。この工程では、開口１０２Ａ，２０３Ａを介して、犠牲層ＭＬＡを除去する。この工程は、例えば、ウェットエッチング等によって行う。
【0133】
【0134】
次に、例えば図５９及び図６０に示す様に、導電層１１３，２１３を形成する。この工程では、開口１３１Ａを介して、導電層１１３Ａの一部を除去する。また、この工程では、開口２２１Ａを介して、導電層２１３Ａの一部を除去する。この工程は、例えば、ウェットエッチング等によって行う。
【0135】
【0136】
次に、例えば図６３に示す様に、開口１１１Ａ，１０４Ａ，１３１Ａ，１０２Ａの内部に、絶縁層１１２を形成する。また、例えば図６４に示す様に、開口２２１Ａ，２１１Ａ，２０４Ａの内部に、絶縁層２１２を形成する。絶縁層１１２，２１２は、導電層１１３，２１３の上面及び下面、絶縁層１０３の上面の一部、下面の一部及び開口１０４Ａ，２０４Ａへの露出面、犠牲層１２０ＢのＸ方向の側面の一部、並びに、絶縁層１１５，２１５，３１５のＹ方向の側面の一部に形成される。
【0137】
次に、例えば図６５に示す様に、開口１１１Ａ，１０４Ａ，１３１Ａ，１０２Ａの内部に、窒化シリコン（Ｓｉ３Ｎ４）等の犠牲層１１１Ｂを形成する。また、例えば図６６に示す様に、開口２２１Ａ，２１１Ａ，２０４Ａの内部に、窒化シリコン（Ｓｉ３Ｎ４）等の犠牲層２１１Ｂを形成する。開口１１１Ａ，２１１Ａは犠牲層１１１Ｂ，２１１Ｂによって埋め込まれ、開口１０２Ａ，１０４Ａ，１３１Ａ，２０４Ａ，２２１Ａは犠牲層１１１Ｂによって埋め込まれない。この工程は、例えば、ＣＶＤ等によって行う。尚、図示は省略するものの、犠牲層１１１Ｂ，２１１Ｂの形成後、開口１０４Ａ，２０４Ａの上部を、絶縁層等によって閉塞させる。
【0138】
【0139】
次に、例えば図６９に示す様に、開口１０２Ａ及び開口１３１Ａを介して、犠牲層１１１ＢのＸ方向の一方側の側面（開口１０２Ａ側の側面）、並びに、絶縁層１１２の上下面及びＸ方向の一方側の側面（開口１０２Ａ側の側面）、Ｙ方向の側面に、導電層１３３Ａを形成する。また、例えば図７０に示す様に、２０３Ａ（図５３）及び開口２２１Ａを介して、犠牲層２１１ＢのＸ方向の一方側の側面（開口２２１Ａ側の側面）、並びに、絶縁層２１２の上下面及びＸ方向の一方側の側面（開口２２１Ａ側の側面）、Ｙ方向の側面に、配線２２１を形成する。この工程は、例えば、ＡＬＤ（Atomic Layer Deposition）等によって行う。
【0140】
次に、例えば図７１に示す様に、開口１０２Ａの内部に、シリコン（Ｓｉ）等の犠牲層１３１Ｂを形成する。開口１３１Ａは犠牲層１３１Ｂによって埋め込まれ、開口１０２Ａは犠牲層１３１Ｂによって埋め込まれない。この工程は、例えば、ＣＶＤ等によって行う。
【0141】
また、例えば図７１に示す様に、導電層１３３を形成する。この工程では、例えば、導電層１３３Ａの、絶縁層１１５及び絶縁層１０３のＸ方向の側面に設けられた部分を除去し、導電層１３３Ａを、Ｙ方向及びＺ方向に分断する。この工程は、例えば、ウェットエッチング等によって行う。
【0142】
次に、例えば図７２に示す様に、犠牲層１３１Ｂを除去する。この工程は、例えば、ウェットエッチング等によって行う。
【0143】
次に、例えば図７３に示す様に、開口１３１Ａ及び開口１０２Ａを介して、導電層１３３の上面、下面、Ｘ方向の一方側の側面（開口１０２Ａ側の側面）及びＹ方向の両側面、絶縁層１１５及び絶縁層１０３のＸ方向の側面に、絶縁層１３２及び導電層１３１を形成する。この工程は、例えば、ＣＶＤ等によって行う。
【0144】
次に、例えば図７４に示す様に、犠牲層ＭＬＡを除去して開口３２０Ａを形成する。この工程は、例えば、ウェットエッチング等によって行う。
【0145】
【0146】
【0147】
【0148】
【0149】
【0150】
【0151】
【0152】
【0153】
【0154】
次に、例えば図９１に示す様に、開口３１１Ａ，３０４Ａの内部に、絶縁層３１２及び導電層３１１を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
【0155】
次に、例えば図９２に示す様に、開口１０４Ａの内部において、犠牲層１１１Ｂ（図８７）を除去する。また、例えば図９３に示す様に、開口２０４Ａの内部において、犠牲層２１１Ｂ（図８８）を除去する。この工程は、例えば、ウェットエッチング等によって行う。
【0156】
次に、例えば図９４に示す様に、開口１１１Ａ，１０４Ａの内部に、半導体層１１１を形成する。また、例えば図９５に示す様に、開口２１１Ａ，２０４Ａの内部に、半導体層２１１を形成する。開口１１１Ａ，２１１Ａは、半導体層１１１，２１１によって埋め込まれる。一方、開口１０４Ａ，２０４Ａは、半導体層１１１，２１１によって埋め込まれない。この工程は、例えば、ＡＬＤ等によって行う。
【0157】
次に、例えば図９６に示す様に、開口１０４Ａの内部に、導電性酸化膜１０４ａを形成する。また、例えば図９７に示す様に、開口２０４Ａの内部に、導電性酸化膜２０４ａを形成する。この工程は、例えば、ＡＬＤ等によって行う。
【0158】
その後、例えば図９に示す様に、開口１０４Ａの内部に、バリア導電膜１０４ｂ及び導電部材１０４ｃを形成する。また、例えば図１１に示す様に、開口２０４Ａの内部に、バリア導電膜２０４ｂ及び導電部材２０４ｃを形成する。また、例えば図１３に示す様に、開口３０４Ａの内部に、バリア導電膜３０４ａ及び導電部材３０４ｂを形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。これにより、図６～図１３を参照して説明した構造が形成される。
【0159】
［その他の実施形態］
以上、第１実施形態に係る半導体記憶装置について説明した。しかしながら、これらの実施形態に係る半導体記憶装置はあくまでも例示であり、具体的な構成等は適宜調整可能である。
以上、第１実施形態に係る半導体記憶装置について説明した。しかしながら、これらの実施形態に係る半導体記憶装置はあくまでも例示であり、具体的な構成等は適宜調整可能である。
【0160】
例えば、第１実施形態に係る半導体記憶装置においては、図７を参照して説明した様に、トランジスタ領域ＲＴｒＬ，ＲＴｒＢが、Ｙ方向において、メモリセル領域ＲＭＣの両側に設けられる。しかしながら、トランジスタ領域ＲＴｒＢについては、Ｙ方向の一方側において省略することも可能である。
【0161】
また、第１実施形態に係る半導体記憶装置においては、ビット線として機能するビア配線１０４が、酸化インジウムスズ（ＩＴＯ）等の導電性酸化物を含む。しかしながら、この様な導電性酸化物は、Ｚ方向に延伸するビア配線１０４ではなく、トランジスタ構造１１０に含まれていても良い。また、ビア配線１０４及びトランジスタ構造１１０は、その他の材料等を含んでいても良い。
【0162】
また、第１実施形態に係る半導体記憶装置において、トランジスタＴｒＣのゲート電極として機能する導電層１１３は、トランジスタＴｒＣのチャネル領域として機能する半導体層１１１の、上面及び下面の一方のみに対向していても良い。
【0163】
また、以上の説明では、トランジスタ構造１１０に接続されるメモリ部として、キャパシタＣｐＣが採用される例について説明した。しかしながら、メモリ部は、キャパシタＣｐＣでなくても良い。例えば、メモリ部は、強誘電体、強磁性体、ＧｅＳｂＴｅ等のカルコゲン材料又はその他の材料を含み、これら材料の特性を利用してデータを記録するものであっても良い。例えば、以上において説明したいずれかの構造において、キャパシタＣｐＣを形成する電極間の絶縁層に、これら材料のいずれかを含ませても良い。
【0164】
また、第１実施形態に係る半導体記憶装置の製造方法も、適宜調整可能である。例えば、上述した工程のいずれか２つの順番を入れ替えたり、上述した工程のいずれか２つを同時に実行したりしても良い。
【0165】
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0166】
Ｓｕｂ…半導体基板、ＭＬ…メモリ層、ＢＬ…ビット線、ＷＬ…ワード線、ＰＬ…プレート線、ＴｒＣ，ＴｒＬ，ＴｒＢ…トランジスタ、Ｒｘ…ロウ選択線、Ｌ１…配線、ＣｐＣ…キャパシタ、１０２…導電層、１０４…ビア配線、１１０，２１０，３１０…トランジスタ構造、１１１，２１１，３１１…半導体層、１１２，２１２，３１２…絶縁層、１１３，２１３，３１３…導電層、１２０…導電層、１３０…キャパシタ構造、２２１，２２２…配線。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
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【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
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【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図52】
【図53】
【図54】
【図55】
【図56】
【図57】
【図58】
【図59】
【図60】
【図61】
【図62】
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【図64】
【図65】
【図66】
【図67】
【図68】
【図69】
【図70】
【図71】
【図72】
【図73】
【図74】
【図75】
【図76】
【図77】
【図78】
【図79】
【図80】
【図81】
【図82】
【図83】
【図84】
【図85】
【図86】
【図87】
【図88】
【図89】
【図90】
【図91】
【図92】
【図93】
【図94】
【図95】
【図96】
【図97】