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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024135454
(43)【公開日】2024-10-04
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
H10B 43/27 20230101AFI20240927BHJP
H01L 21/336 20060101ALI20240927BHJP
H01L 25/07 20060101ALI20240927BHJP
【ＦＩ】
H10B43/27
H01L29/78 371
H01L25/08 C
【審査請求】未請求
【請求項の数】13
【出願形態】ＯＬ
(21)【出願番号】P 2023046145
(22)【出願日】2023-03-23
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】山崎 博之
(72)【発明者】
【氏名】田上 政由
(72)【発明者】
【氏名】磯部 克明
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP18
5F083EP22
5F083EP33
5F083EP34
5F083EP42
5F083EP47
5F083EP48
5F083EP76
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083ER22
5F083GA10
5F083GA30
5F083JA03
5F083JA04
5F083JA19
5F083JA32
5F083KA01
5F083KA05
5F083KA11
5F083LA12
5F083LA16
5F083LA20
5F083MA06
5F083MA16
5F083PR40
5F101BA46
5F101BB04
5F101BC02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE07
(57)【要約】
【課題】チップ内の構成要素を適切に配置する。
【解決手段】一つの実施形態によれば、半導体記憶装置の第１のチップにおいて、第１の積層体では、複数の第１の導電層が第１の絶縁層を介して積層される。第１の半導体膜は、第１の積層体内を第３の方向に延びる。第２の積層体は、第１の積層体に対して第２の方向に隣接する。第２の積層体は、複数の第２の導電層が第２の絶縁層を介して積層される。第２の半導体膜は、第２の積層体内を第３の方向に延びる。コンタクトプラグは、第１の積層体と第２の積層体との間を第３の方向に延びる。第１の平面配線は、第１の積層体、コンタクトプラグ及び第２の積層体に対して第２のチップと反対側に配される。第１の平面配線は、第１の方向及び第２の方向に延びる。第１の平面配線は、第１の積層体、コンタクトプラグ及び第２の積層体を覆う。第１の平面配線は、コンタクトプラグに接続される。
【選択図】図６
【解決手段】一つの実施形態によれば、半導体記憶装置の第１のチップにおいて、第１の積層体では、複数の第１の導電層が第１の絶縁層を介して積層される。第１の半導体膜は、第１の積層体内を第３の方向に延びる。第２の積層体は、第１の積層体に対して第２の方向に隣接する。第２の積層体は、複数の第２の導電層が第２の絶縁層を介して積層される。第２の半導体膜は、第２の積層体内を第３の方向に延びる。コンタクトプラグは、第１の積層体と第２の積層体との間を第３の方向に延びる。第１の平面配線は、第１の積層体、コンタクトプラグ及び第２の積層体に対して第２のチップと反対側に配される。第１の平面配線は、第１の方向及び第２の方向に延びる。第１の平面配線は、第１の積層体、コンタクトプラグ及び第２の積層体を覆う。第１の平面配線は、コンタクトプラグに接続される。
【選択図】図６
【特許請求の範囲】
【請求項1】
第１の方向と前記第１の方向に交差する第２の方向とに延びる第１のチップと、
前記第１の方向及び前記第２の方向に延び、前記第１のチップに対して前記第１の方向及び前記第２の方向に交差する第３の方向に接合される第２のチップと、
を備え、
前記第１のチップは、
複数の第１の導電層が第１の絶縁層を介して積層された第１の積層体と、
前記第１の積層体内を前記第３の方向に延びる第１の半導体膜と、
前記第１の積層体に対して前記第２の方向に隣接し、複数の第２の導電層が第２の絶縁層を介して積層された第２の積層体と、
前記第２の積層体内を前記第３の方向に延びる第２の半導体膜と、
前記第１の積層体と前記第２の積層体との間を前記第３の方向に延びるコンタクトプラグと、
前記第１の積層体、前記コンタクトプラグ及び前記第２の積層体に対して前記第２のチップと反対側に配され、前記第１の方向及び前記第２の方向に延び、少なくとも前記コンタクトプラグを覆い、前記コンタクトプラグに接続される第１の平面配線と、
を有する
半導体記憶装置。
前記第１の方向及び前記第２の方向に延び、前記第１のチップに対して前記第１の方向及び前記第２の方向に交差する第３の方向に接合される第２のチップと、
を備え、
前記第１のチップは、
複数の第１の導電層が第１の絶縁層を介して積層された第１の積層体と、
前記第１の積層体内を前記第３の方向に延びる第１の半導体膜と、
前記第１の積層体に対して前記第２の方向に隣接し、複数の第２の導電層が第２の絶縁層を介して積層された第２の積層体と、
前記第２の積層体内を前記第３の方向に延びる第２の半導体膜と、
前記第１の積層体と前記第２の積層体との間を前記第３の方向に延びるコンタクトプラグと、
前記第１の積層体、前記コンタクトプラグ及び前記第２の積層体に対して前記第２のチップと反対側に配され、前記第１の方向及び前記第２の方向に延び、少なくとも前記コンタクトプラグを覆い、前記コンタクトプラグに接続される第１の平面配線と、
を有する
半導体記憶装置。
【請求項2】
前記第１のチップは、
前記第１の積層体及び前記第２の積層体を前記第２のチップと反対側から覆い、前記第１の積層体及び前記第２の積層体の間に分断パターンを有する第３の導電層をさらに有し、
前記分断パターンは、前記第３の方向から透視した場合に、前記第１の平面配線に交差し、前記第１の平面配線に重なる位置で前記コンタクトプラグを内側に含み、
前記分断パターンは、前記第１の平面配線に重ならない部分の前記第２の方向における最大幅が前記コンタクトプラグに対応する部分の前記第２の方向における最大幅より狭い
請求項１に記載の半導体記憶装置。
前記第１の積層体及び前記第２の積層体を前記第２のチップと反対側から覆い、前記第１の積層体及び前記第２の積層体の間に分断パターンを有する第３の導電層をさらに有し、
前記分断パターンは、前記第３の方向から透視した場合に、前記第１の平面配線に交差し、前記第１の平面配線に重なる位置で前記コンタクトプラグを内側に含み、
前記分断パターンは、前記第１の平面配線に重ならない部分の前記第２の方向における最大幅が前記コンタクトプラグに対応する部分の前記第２の方向における最大幅より狭い
請求項１に記載の半導体記憶装置。
【請求項3】
前記第１のチップは、
前記第１の積層体及び前記第２の積層体に対して前記第２のチップと反対側に配され、前記第１の平面配線に対して前記第１の方向に離間し、前記第１の方向及び前記第２の方向に延び、前記第１の積層体及び前記第２の積層体を覆う第２の平面配線をさらに有し、
前記分断パターンは、前記第１の平面配線及び前記第２の平面配線の間に位置する部分の前記第２の方向における最大幅が前記第１の平面配線で覆われる部分の前記第２の方向における最大幅より狭い
請求項２に記載の半導体記憶装置。
前記第１の積層体及び前記第２の積層体に対して前記第２のチップと反対側に配され、前記第１の平面配線に対して前記第１の方向に離間し、前記第１の方向及び前記第２の方向に延び、前記第１の積層体及び前記第２の積層体を覆う第２の平面配線をさらに有し、
前記分断パターンは、前記第１の平面配線及び前記第２の平面配線の間に位置する部分の前記第２の方向における最大幅が前記第１の平面配線で覆われる部分の前記第２の方向における最大幅より狭い
請求項２に記載の半導体記憶装置。
【請求項4】
前記第１の積層体、前記第２の積層体及び前記第３の導電層を前記第２のチップと反対側から覆い、前記第３の方向から透視した場合に前記分断パターンの内側に含まれ且つ前記コンタクトプラグを内側に含む開口パターンを有する絶縁膜をさらに備え、
前記分断パターンは、前記第１の平面配線に重ならない部分の前記第２の方向における最大幅が前記開口パターンの前記第２の方向における最大幅より狭い
請求項２に記載の半導体記憶装置。
前記分断パターンは、前記第１の平面配線に重ならない部分の前記第２の方向における最大幅が前記開口パターンの前記第２の方向における最大幅より狭い
請求項２に記載の半導体記憶装置。
【請求項5】
前記第１の積層体、前記第２の積層体及び前記第３の導電層を前記第２のチップと反対側から覆い、前記第３の方向から透視した場合に前記分断パターンの内側に含まれ且つ前記コンタクトプラグを内側に含む開口パターンを有する絶縁膜をさらに備え、
前記分断パターンは、前記第３の方向から透視した場合に前記第１の平面配線に重ならない部分に前記絶縁膜の開口パターンを含まない
請求項２に記載の半導体記憶装置。
前記分断パターンは、前記第３の方向から透視した場合に前記第１の平面配線に重ならない部分に前記絶縁膜の開口パターンを含まない
請求項２に記載の半導体記憶装置。
【請求項6】
前記分断パターンは、
前記第３の方向から透視した場合に前記コンタクトプラグを内側に含み、前記第２の方向に第１の最大幅を有する第１の開口パターンと、
前記第３の方向から透視した場合に前記コンタクトプラグを含まず、前記第１の開口パターンに前記第１の方向で隣接し、前記第２の方向に前記第１の最大幅より狭い第２の最大幅を有する第１の溝パターンと、
を含む
請求項２に記載の半導体記憶装置。
前記第３の方向から透視した場合に前記コンタクトプラグを内側に含み、前記第２の方向に第１の最大幅を有する第１の開口パターンと、
前記第３の方向から透視した場合に前記コンタクトプラグを含まず、前記第１の開口パターンに前記第１の方向で隣接し、前記第２の方向に前記第１の最大幅より狭い第２の最大幅を有する第１の溝パターンと、
を含む
請求項２に記載の半導体記憶装置。
【請求項7】
前記分断パターンは、
前記コンタクトプラグを含まず、前記第１の開口パターンに前記第１の方向における前記第１の溝パターンの反対側で隣接し、前記第２の方向に前記第１の最大幅より狭い第３の最大幅を有する第２の溝パターンをさらに含む
請求項６に記載の半導体記憶装置。
前記コンタクトプラグを含まず、前記第１の開口パターンに前記第１の方向における前記第１の溝パターンの反対側で隣接し、前記第２の方向に前記第１の最大幅より狭い第３の最大幅を有する第２の溝パターンをさらに含む
請求項６に記載の半導体記憶装置。
【請求項8】
前記第１の積層体、前記第２の積層体及び前記第３の導電層を前記第２のチップと反対側から覆い、前記第３の方向から透視した場合に前記第１の開口パターンに重なり且つ前記コンタクトプラグを内側に含む第２の開口パターンを有する絶縁膜をさらに備え、
前記第２の方向における前記第１の溝パターンの前記第２の方向における最大幅は、前記第２の方向における前記第２の開口パターンの前記第２の方向における最大幅より狭い
請求項６に記載の半導体記憶装置。
前記第２の方向における前記第１の溝パターンの前記第２の方向における最大幅は、前記第２の方向における前記第２の開口パターンの前記第２の方向における最大幅より狭い
請求項６に記載の半導体記憶装置。
【請求項9】
前記第１の平面配線における前記第２のチップと反対側の主面は、前記第３の導電層の膜厚より大きい段差を有する
請求項２に記載の半導体記憶装置。
請求項２に記載の半導体記憶装置。
【請求項10】
前記絶縁膜における前記第２のチップと反対側の主面は、前記第３の方向から透視した場合に前記第１の平面配線に重ならない位置において、平坦であるか前記第３の導電層の膜厚より小さい段差を有する
請求項４に記載の半導体記憶装置。
請求項４に記載の半導体記憶装置。
【請求項11】
前記絶縁膜における前記第２のチップと反対側の主面は、前記第３の方向から透視した場合に前記第１の平面配線に重ならない位置において、平坦であるか前記第３の導電層の膜厚より小さい段差を有する
請求項５に記載の半導体記憶装置。
請求項５に記載の半導体記憶装置。
【請求項12】
前記コンタクトプラグは、前記第１の平面配線内まで達する
請求項１に記載の半導体記憶装置。
請求項１に記載の半導体記憶装置。
【請求項13】
前記第１の平面配線の前記第１の方向の幅は、前記コンタクトプラグの前記第１の方向の幅より広い
請求項１に記載の半導体記憶装置。
請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
半導体記憶装置は、複数のチップが接合されて構成されることがある。半導体記憶装置では、最も上部に位置するチップ内のレイアウトを適切に構成することが望まれる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特許第６５７１２０８号公報
【特許文献2】米国特許第１１３３５６９６号明細書
【特許文献3】米国特許第１０７２７２１５号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
一つの実施形態は、最も上部に位置するチップ内のレイアウトを適切に構成できる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【0005】
一つの実施形態によれば、第１のチップと第２のチップとを有する半導体記憶装置が提供される。第１のチップは、第１の方向と第２の方向とに延びる。第２の方向は、第１の方向に交差する。第２のチップは、第１の方向及び第２の方向に延びる。第２のチップは、第１のチップに対して第３の方向に接合される。第３の方向は、第１の方向及び第２の方向に交差する。第１のチップは、第１の積層体と第１の半導体膜と第２の積層体と第２の半導体膜とコンタクトプラグと第１の平面配線とを有する。第１の積層体では、複数の第１の導電層が第１の絶縁層を介して積層される。第１の半導体膜は、第１の積層体内を第３の方向に延びる。第２の積層体は、第１の積層体に対して第２の方向に隣接する。第２の積層体は、複数の第２の導電層が第２の絶縁層を介して積層される。第２の半導体膜は、第２の積層体内を第３の方向に延びる。コンタクトプラグは、第１の積層体と第２の積層体との間を第３の方向に延びる。第１の平面配線は、第１の積層体、コンタクトプラグ及び第２の積層体に対して第２のチップと反対側に配される。第１の平面配線は、第１の方向及び第２の方向に延びる。第１の平面配線は、第１の積層体、コンタクトプラグ及び第２の積層体を覆う。第１の平面配線は、コンタクトプラグに接続される。
【図面の簡単な説明】
【0006】
【図1】第１の実施形態にかかる半導体記憶装置の構成を示すブロック図。
【図2】第１の実施形態におけるブロックの構成を示す回路図。
【図3】第１の実施形態にかかる半導体記憶装置の概略構成を示す平面図。
【図4】第１の実施形態にかかる半導体記憶装置の構成を示す断面図。
【図5】第１の実施形態におけるメモリセルの構成を示す断面図。
【図6】第１の実施形態にかかる半導体記憶装置の構成を示す平面図。
【図7】第１の実施形態における分断パターンの構成を示す断面図。
【図8】第１の実施形態における分断パターンの構成を示す断面図。
【図9】第１の実施形態における分断パターンの構成を示す断面図。
【図10】第１の実施形態における平面配線のセルソース部への接続部の構成を示す断面図。
【図11】第２の実施形態にかかる半導体記憶装置の構成を示す平面図。
【図12】第３の実施形態にかかる半導体記憶装置の構成を示す平面図。
【図13】第４の実施形態にかかる半導体記憶装置の構成を示す平面図。
【発明を実施するための形態】
【0007】
以下に添付図面を参照して、実施形態にかかる半導体記憶装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【0008】
（第１の実施形態）
第１の実施形態にかかる半導体記憶装置は、複数のチップが接合されて構成されるが、最も上部に位置するチップ内のレイアウトを適切に構成するための工夫が施される。
第１の実施形態にかかる半導体記憶装置は、複数のチップが接合されて構成されるが、最も上部に位置するチップ内のレイアウトを適切に構成するための工夫が施される。
【0009】
【0010】
半導体記憶装置１は、複数のチップ１０，２０を有する。チップ２０は、メモリセルアレイ２１を含み、アレイチップとも呼ばれる。チップ１０は、メモリセルアレイ２１を制御するための周辺回路を含み、回路チップとも呼ばれる。
【0011】
なお、図１では、半導体記憶装置１が２個のチップ（アレイチップ）２０を含む構成が例示されるが、半導体記憶装置１は、２個以上のアレイチップを含んでもよく、２個以上のアレイチップが積層されてもよい。
【0012】
半導体記憶装置１は、データを不揮発に記憶する不揮発性メモリであってもよく、メモリカード、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）等のメモリシステム１００３に適用され得る。メモリシステム１００３は、半導体記憶装置１及びメモリコントローラ１００２を有する。
【0013】
半導体記憶装置１は、メモリコントローラ１００２から電源Ｖｓｓ、電源Ｖｃｃ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディビジー信号ＲＢｎ、および入出力信号Ｉ／Ｏ等を受ける。これらの信号等を介して、半導体記憶装置１は、メモリコントローラ１００２により制御される。
【0014】
入出力信号Ｉ／Ｏは、コマンドＣＭＤ、アドレス情報ＡＤＤ、データ信号ＤＡＴを含み得る。電源Ｖｓｓは、基準電位（例えば、グランド電位）を有する。電源Ｖｃｃは、所定電位（例えば、電源電位）を有する。コマンドラッチイネーブル信号ＣＬＥは、入出力信号Ｉ／ＯがコマンドＣＭＤであることを示す。アドレスラッチイネーブル信号ＡＬＥは、出力信号Ｉ／Ｏがアドレス情報ＡＤＤであることを示す。ライトイネーブル信号ＷＥｎは、ライト動作をイネーブルする際に用いられ得る。リードイネーブル信号ＲＥｎは、リード動作をイネーブルする際に用いられ得る。レディビジー信号ＲＢｎは、半導体記憶装置１がレディー状態・ビジー状態にあることを示す。
【0015】
チップ２０は、電源線２２，２３を有する。電源Ｖｓｓは、電源線２２経由でチップ１０へ伝達される。電源Ｖｃｃは、電源線２３経由でチップ１０へ伝達される。
【0016】
チップ１０は、メモリセルアレイ２１をさらに含む。メモリセルアレイ２１では、メモリセルが３次元的に複数配列される。各メモリセルアレイ２１は、複数のブロックＢＫを含む。
【0017】
【0018】
ブロックＢＫは、例えば４つのストリングユニットＳＵ０～ＳＵ３を含む。各ストリングユニットＳＵは、複数のメモリストリングＭＳを含む。複数のメモリストリングＭＳは、複数のビット線ＢＬ０～ＢＬ（ｍ－１）に対応する（ｍは、任意の２以上の整数）。各メモリストリングＭＳは、対応するビット線ＢＬに接続される。各メモリストリングＭＳは、メモリセルトランジスタ（以下、メモリセルとする）ＭＴ０～ＭＴ３及び選択トランジスタＳＴ１，ＳＴ２を含む。
【0019】
各メモリストリングＭＳにおいて、選択トランジスタＳＴ１のドレインは、ビット線ＢＬに接続される。選択トランジスタＳＴ１のソースと、選択トランジスタＳＴ２のドレインとの間に、メモリセルトランジスタＭＴ０～ＭＴ３が直列接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
【0020】
ストリングユニットＳＵに含まれる各メモリストリングＭＳの選択トランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤに共通して接続される。ブロックＢＫに含まれる各メモリストリングＭＳの選択トランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳに共通して接続される。ブロックＢＫに含まれる各メモリストリングＭＳのメモリセルトランジスタＭＴのゲートは、ワード線ＷＬに共通して接続される。
【0021】
１つのストリングユニットＳＵ内で、１つのワード線ＷＬに接続される複数のメモリセルＭＣの集合は、セルユニットＣＵと称される。例えば、メモリセルＭＣがｐビットデータ（ｐは１以上の整数）を記憶する場合、セルユニットＣＵの記憶容量はｐページデータとして定義される。
【0022】
各ビット線ＢＬは、ブロックＢＫの各ストリングユニットＳＵの対応するメモリストリングＭＳの選択トランジスタＳＴ１のドレインに接続される。ソース線ＳＬは、ブロックＢＫに含まれる各メモリストリングＭＳの選択トランジスタＳＴ２のソースに共通して接続され、ブロックＢＫのストリングユニットＳＵ間で共有される。ソース線ＳＬは、ブロックＢＫ間で共有されてもよい。
【0023】
図１に示すチップ１０（回路チップ）は、ロウデコーダ１０１２、センスアンプ１０１３、シーケンサ１０１４、電圧発生回路１０１５及び電源回路１０１６を有する。
【0024】
電源回路１０１６は、電源線２２，２３を介して受ける電源Ｖｓｓ，Ｖｃｃを各部へ供給する。例えば、電源回路１０１６は、電源Ｖｓｓ，Ｖｃｃを電圧発生回路１０１５へ供給する。
【0025】
シーケンサ１０１４は、コマンドＣＭＤに応じて、各部を統括的に制御する。例えば、シーケンサ１０１４は、ライトコマンドＣＭＤに応じて、ライト動作を制御する。シーケンサ１０１４は、ライト動作の制御において、メモリセルアレイ２１におけるアドレス指定されたメモリセルＭＣにデータＤＡＴをライトし、ライト完了通知をメモリコントローラ１００２へ返す。シーケンサ１０１４は、リードコマンドＣＭＤに応じて、リード動作を制御する。シーケンサ１０１４は、リード動作の制御において、メモリセルアレイ２１におけるアドレス指定されたメモリセルＭＣからデータＤＡＴをリードし、リードデータＤＡＴをメモリコントローラ１００２へ返す。
【0026】
電圧発生回路１０１５は、電源Ｖｓｓ，Ｖｃｃを用いて、シーケンサ１０１４の制御に応じた電圧を発生させロウデコーダ１０１２及びセンスアンプ１０１３へ供給する。
【0027】
ロウデコーダ１０１２は、アドレス情報ＡＤＤをデコードし、デコード結果に応じてメモリセルアレイ２１におけるライト・リードすべき選択メモリセルに対応するワード線ＷＬを選択し、選択ワード線ＷＬに電圧を供給する。ロウデコーダ１０１２は、デコード結果に応じて選択メモリセルに対応する選択ゲート線ＳＧＳ，ＳＧＤを選択し、選択された選択ゲート線ＳＧＳ，ＳＧＤに電圧を供給する。
【0028】
ロウデコーダ１０１２は、ソースドライバ１０１２ａを有する。ロウデコーダ１０１２は、デコード結果に応じて選択メモリセルに対応するソース線ＳＬを選択し、ソースドライバ１０１２ａを制御し、ソースドライバ１０１２ａからソース線ＳＬに電圧を供給させる。
【0029】
センスアンプ１０１３は、アドレス情報ＡＤＤをデコードし、デコード結果に応じてメモリセルアレイ２１におけるライト・リードすべきメモリセルに対応するビット線ＢＬを選択する。センスアンプ１０１３は、ライト処理において、選択ビット線ＢＬに電圧を供給する。センスアンプ１０１３は、リード処理において、選択ビット線ＢＬの電圧を供給し、選択ビット線ＢＬの電位をセンスする。
【0030】
図１に示す電源線２２，２３、ソース線ＳＬは、例えば図３及び図４に示すような平面配線ＭＡにより実現され得る。以下では、基板２の表面に垂直な方向をＺ方向とし、Ｚ方向に垂直な面内で互いに直交する２方向をＸ方向及びＹ方向とする。図３は、半導体記憶装置１の構成を示すＸＹ平面図である。図４は、半導体記憶装置１の構成を示すＸＺ断面図である。図４は、図３をＡ－Ａ線で切った場合の断面を例示する。
【0031】
半導体記憶装置１は、ＸＹ平面視で略矩形状を有し、例えばＸ方向を長手方向とする。半導体記憶装置１は、複数のチップ１０，２０の積層で構成され得る。
【0032】
図３では、各チップ１０，２０の概略的なレイアウト構成が例示される。チップ２０において、複数の積層体ＳＳＴ１～ＳＳＴ４が配される。複数の積層体ＳＳＴ１～ＳＳＴ４は、ＸＹ方向に２次元的に配列されてもよい。各積層体ＳＳＴは、ＸＹ平面視で略矩形状を有し、例えばＸ方向を長手方向とする。各積層体ＳＳＴは、メモリセルアレイ２１の一部として機能する。
【0033】
複数の積層体ＳＳＴ１～ＳＳＴ４のうちＹ方向に並ぶ積層体ＳＳＴ１及び積層体ＳＳＴ２の間（又は積層体ＳＳＴ３及び積層体ＳＳＴ４の間）には、コンタクトプラグＣＣが配される。コンタクトプラグＣＣは、積層体ＳＳＴ１及び積層体ＳＳＴ２の間（又は積層体ＳＳＴ３及び積層体ＳＳＴ４の間）をＺ方向に延び平面配線ＭＡに達する。コンタクトプラグＣＣは、チップ２０の電極ＰＤ２、チップ１０の電極ＰＤ１を介して、チップ１０の回路素子に電気的に接続される。
【0034】
チップ１０，２０に共有される構造として、エッジシールＥＳが設けられる。エッジシールＥＳは、Ｚ方向から透視した場合、複数の積層体ＳＳＴ１，ＳＳＴ２をＸＹ方向外側から囲む。これにより、エッジシールＥＳは、メモリセルアレイ２１及びそれらを制御するための回路（ロウデコーダ１０１２、センスアンプ１０１３、シーケンサ１０１４、電圧発生回路１０１５及び電源回路１０１６など）を外来静電ノイズ等から保護する。
【0035】
なお、簡略化のため、チップ１０におけるエッジシールＥＳの内側の構成の図示は省略される。
【0036】
図４に示すように、チップ１０の＋Ｚ側に、チップ２０が配される。すなわち、チップ１０の＋Ｚ側に、チップ２０が積層される。チップ２０は、メモリセルアレイ用のチップであり、チップ１０は、周辺回路用のチップである。
【0037】
チップ１０の＋Ｚ側の主面に、チップ２０が接合される。チップ２０は、直接接合でチップ１０に接合されてもよい。チップ１０は、＋Ｚ側に絶縁膜（例えば、酸化膜）ＤＬ１と電極ＰＤ１とを有する。チップ２０は、－Ｚ側に絶縁膜（例えば、酸化膜）ＤＬ２と電極ＰＤ２とを有する。チップ１０，２０の接合面ＢＦ１では、チップ１０の絶縁膜ＤＬ１とチップ２０の絶縁膜ＤＬ２とが接合され、チップ１０の電極ＰＤ１とチップ２０の電極ＰＤ２とが接合される。
【0038】
なお、周辺回路用のチップ１０の＋Ｚ側にメモリセルアレイ用のチップ２０が接合される構造は、ＣＢＡ（ＣＭＯＳ ｄｉｒｅｃｔｌｙ Ｂｏｎｄｅｄ ｔｏ Ａｒｒａｙ）構造とも呼ばれる。ＣＢＡ構造において、周辺回路用のチップ１０の＋Ｚ側に接合されるメモリセルアレイ用のチップ２０の個数は、１個に限定されず、２個以上であってもよい。
【0039】
チップ１０は、基板２、トランジスタＴｒ、電極ＰＤ１、配線構造ＷＳ、絶縁膜ＤＬ１を有する。基板２は、チップ１０における－Ｚ側に配され、ＸＹ方向に板状に延びる。基板２は、半導体基板であってもよく、半導体（例えば、シリコン）を主成分とする材料で形成され得る。基板２は、＋Ｚ側の表面２ａを有する。トランジスタＴｒは、メモリセルアレイ２１を制御するための回路（ロウデコーダ１０１２、センスアンプ１０１３、シーケンサ１０１４、電圧発生回路１０１５及び電源回路１０１６など）の回路素子として機能する。トランジスタＴｒは、基板２の表面２ａに導電膜として配されるゲート電極、基板２内の表面２ａ近傍に半導体領域として配されるソース電極・ドレイン電極などを含む。電極ＰＤ１は、前述のように、チップ１０，２０の接合面ＢＦ１にその表面が露出するように配される。配線構造ＷＳは、主としてＺ方向に延びて、トランジスタＴｒのゲート電極、ソース電極・ドレイン電極などを電極ＰＤ１へ接続する。
【0040】
チップ２０は、積層体ＳＳＴ１、導電層５、複数の柱状体ＣＬ、複数のプラグＣＰ１、複数のプラグＣＰ２、複数の導電膜ＢＬ、複数の平面配線ＭＡ、電極ＰＤ２、電極ＰＤ３、絶縁膜ＤＬ２を有する。積層体ＳＳＴ１では、複数の導電層３が絶縁層４を介してＺ方向に積層される。複数の導電層３は、－Ｚ側から＋Ｚ側へ順に、選択ゲート線ＳＧＤ、ワード線ＷＬ３、ワード線ＷＬ２、ワード線ＷＬ１、ワード線ＷＬ０、選択ゲート線ＳＧＳとして機能する。導電層５は、セルソース部ＢＳＬとして機能する。セルソース部ＢＳＬは、ソース線ＳＬの一部であり、ソース線ＳＬにおける積層体ＳＳＴ１に接触する電極部分として機能する。
【0041】
各導電層３は、ＸＹ方向に板状に延びる。各柱状体ＣＬは、複数の導電層３を通ってＺ方向に延びる。各柱状体ＣＬは、積層体ＳＳＴ１をＺ方向に貫通してもよい。各柱状体ＣＬは、Ｚ方向に柱状に延びる。各柱状体ＣＬは、チャネル領域として機能する半導体膜ＣＨ（図５参照）を含む。半導体膜ＣＨは、Ｚ方向に沿った軸を有する柱状に（例えば、柱形状又は筒形状で）延びる。複数の導電層３と複数の柱状体ＣＬとが交差する複数の交差位置、すなわち複数の導電層３と複数の半導体膜ＣＨとが交差する複数の交差位置に、複数のメモリセルＭＣが形成される。
【0042】
各柱状体ＣＬは、図５（ａ）、図５（ｂ）に示すように、絶縁膜ＣＲ、半導体膜ＣＨ、絶縁膜ＴＮＬ、電荷蓄積膜ＣＴ、絶縁膜ＢＬＫ１を含む。図５（ａ）は、メモリセルＭＴの構成を示すＸＺ断面図であり、図４のＣ部分の拡大断面図である。図５（ｂ）は、メモリセルＭＴの構成を示すＸＹ断面図であり、図５（ａ）をＣ－Ｃ線に沿って切った場合の断面を示す。絶縁膜ＣＲは、Ｚ方向に延び、Ｚ方向に沿った軸を有する柱形状を構成する。絶縁膜ＣＲは、シリコン酸化物等の絶縁物で形成され得る。半導体膜ＣＨは、絶縁膜ＣＲをＸＹ方向外側から覆うようにＺ方向に延び、Ｚ方向に沿った軸を有する筒形状を構成する。半導体膜ＣＨは、ポリシリコン等の半導体で形成され得る。絶縁膜ＴＮＬは、半導体膜ＣＨをＸＹ方向外側から覆うようにＺ方向に延び、Ｚ方向に沿った軸を有する筒形状を構成する。絶縁膜ＴＮＬは、シリコン酸化物等の絶縁物で形成され得る。電荷蓄積膜ＣＴは、絶縁膜ＴＮＬをＸＹ方向外側から覆うようにＺ方向に延び、Ｚ方向に沿った軸を有する筒形状を構成する。電荷蓄積膜ＣＴは、シリコン窒化物等の絶縁物で形成され得る。絶縁膜ＢＬＫ１は、電荷蓄積膜ＣＴをＸＹ方向外側から覆うようにＺ方向に延び、Ｚ方向に沿った軸を有する筒形状を構成する。絶縁膜ＢＬＫ１は、シリコン酸化物等の絶縁物で形成され得る。絶縁膜ＢＬＫ２は、絶縁膜ＢＬＫ１をＸＹ方向外側から覆うとともに導電層３における＋Ｚ側の主面、柱状体ＣＬ側の主面、－Ｚ側の主面を覆うように延び、Ｚ方向に沿った軸を有する略中空円盤形状を構成する。絶縁膜ＢＬＫ２は、アルミニウム酸化物等の絶縁物で形成され得る。図５（ａ）、図５（ｂ）に点線で囲って示す部分がメモリセルＭＴとして機能する。
【0043】
柱状体ＣＬにおける半導体膜ＣＨは、図４に示すように、先端が導電層５に達する。半導体膜ＣＨは、＋Ｚ側端で導電層５に接続され、－Ｚ側端でプラグを介して導電膜ＢＬに接続される。導電膜ＢＬは、ビット線ＢＬ（図２参照）として機能する。導電層５は、導電性を付与された半導体（例えば、ポリシリコン）で形成され得る。導電層５は、ソース線ＳＬ（図２参照）におけるセルソース部ＢＳＬとして機能する。半導体膜ＣＨは、メモリストリングＭＳ（図２参照）におけるチャネル領域として機能する。
【0044】
また、各導電層３は、Ｙ方向幅が互いに均等であってもよい。複数の導電層３は、－Ｚ側から＋Ｚ側にかけて、Ｘ方向幅が段階的に大きくなっている。複数の導電層３は、－Ｚ側から＋Ｚ側にかけて、Ｘ方向端が徐々に外側に位置するように構成される。これにより、メモリセルアレイ１１＿１におけるプラグ接続部に、－Ｚ側から＋Ｚ側へ順に、選択ゲート線ＳＧＤ、複数のワード線ＷＬ、選択ゲート線ＳＧＳが階段状に引き出された階段構造が構成される。
【0045】
複数のプラグＣＰ１は、複数の導電層３に対応する。各プラグＣＰ１は、Ｚ方向における電極ＰＤ２及び対応する導電層３の間に配され、－Ｚ側端が電極ＰＤ２に電気的に接続され、Ｚ方向に延び、＋Ｚ側端が対応する導電層３に電気的に接続される。これにより、プラグＣＰ１は、電極ＰＤ２及び対応する導電層３を電気的に接続する。
【0046】
複数のプラグＣＰ２は、複数の電極ＰＤ２に対応し、複数の電極ＰＤ３に対応する。各プラグＣＰ２は、Ｚ方向における対応する電極ＰＤ２及び対応する電極ＰＤ３の間に配され、－Ｚ側端が電極ＰＤ２に電気的に接続され、Ｚ方向に延び、＋Ｚ側端が対応する電極ＰＤ３に電気的に接続される。これにより、プラグＣＰ２は、対応する電極ＰＤ２及び対応する電極ＰＤ３を電気的に接続する。
【0047】
複数の導電膜ＢＬは、積層体ＳＳＴ１の－Ｚ側に配される。複数の導電膜ＢＬは、互いにＸ方向に配列される。各導電膜ＢＬは、Ｙ方向に延びる。複数の導電膜ＢＬは、複数の柱状体ＣＬに対応する。各導電膜ＢＬは、対応する柱状体ＣＬの－Ｚ側端に電気的に接続され、ビット線ＢＬとして機能する。導電膜ＢＬは、電極ＰＤ２に電気的に接続される。これにより、ビット線ＢＬが電極ＰＤ２、電極ＰＤ１、配線構造ＷＳ経由でチップ１０のトランジスタＴｒに接続され得る。
【0048】
電極ＰＤ２は、その表面がチップ１０，２０の接合面ＢＦ１に露出するように配される。電極ＰＤ３は、その表面がチップ２０の接合面ＢＦ２に露出するように配される。
【0049】
図３及び図４に示すように、複数の平面配線ＭＡは、Ｘ方向に配列される。各平面配線ＭＡは、Ｘ方向及びＹ方向に延び、ＸＹ平面視においてＹ方向を長手方向とする略矩形状である。複数の平面配線ＭＡは、規則的に配列され得る。配列の単位となる２以上の平面配線ＭＡの集まりを配線群ＭＧと呼ぶことにする。
【0050】
複数の配線群ＭＧ１～ＭＧｎは、Ｘ方向に配列される。ｎは、任意の２以上の整数である。各配線群ＭＧは、Ｚ方向から透視した場合、Ｙ方向に並ぶ複数の積層体ＳＳＴ１，ＳＳＴ２（又はＳＳＴ３，ＳＳＴ４）に重なる。
【0051】
各配線群ＭＧは、複数の平面配線ＭＡ１～ＭＡ４を含む。各平面配線ＭＡは、Ｘ方向に配列される。各平面配線ＭＡは、Ｚ方向から透視した場合、Ｙ方向に並ぶ複数の積層体ＳＳＴ１，ＳＳＴ２（又はＳＳＴ３，ＳＳＴ４）に重なる。図４に示すように、配線群ＭＧに含まれる各平面配線ＭＡ１～ＭＡ４は、積層体ＳＳＴ１、コンタクトプラグＣＣ及び積層体ＳＳＴ２に対して＋Ｚ側に配される。
【0052】
図４に示すように、各平面配線ＭＡは、層間絶縁膜ＤＬ３及び導電層５を介して積層体ＳＳＴ１，ＳＳＴ２（又は積層体ＳＳＴ３，ＳＳＴ４）を覆う。導電層５は、積層体ＳＳＴ１，ＳＳＴ２を＋Ｚ側から覆う。層間絶縁膜ＤＬ３は、導電層５を＋Ｚ側から覆う。配線群ＭＧに含まれる各平面配線ＭＡ１～ＭＡ４は、層間絶縁膜ＤＬ３の＋Ｚ側の主面に配される。
【0053】
次に、配線群ＭＧに含まれる各平面配線ＭＡ１～ＭＡ４に関するレイアウト構成について、図６を用いてより詳細に説明する。図６は、半導体記憶装置１の構成を示す平面図である。図６は、平面配線ＭＡ１～ＭＡ４に関するレイアウト構成を例示する。図６は、図３のＢ部分の拡大平面図である。図６では、図３に対して、Ｘ方向の拡大率がＹ方向の拡大率より大きくなっている。
【0054】
図６では、複数のチップ１０，２０が積層された構造における最も上部に位置するチップ２０内のレイアウト構成が例示される。チップ２０における配線群ＭＧに含まれる各平面配線ＭＡ１～ＭＡ４が太い実線で示され、導電層５が点線で示され、層間絶縁膜ＤＬ３が一点鎖線で示される。
【0055】
導電層５は、セルソース部ＢＳＬ１、セルソース部ＢＳＬ２及び分断パターンＢＡを有する。層間絶縁膜ＤＬ３は、開口パターンＶＡ１～ＶＡ３を有する。
【0056】
セルソース部ＢＳＬ１は、積層体ＳＳＴ１に対するソース線ＳＬの一部として機能する。セルソース部ＢＳＬ１は、Ｘ方向及びＹ方向に伸び、ＸＹ平面視においてＸ方向を長手方向とする略矩形状である。
【0057】
セルソース部ＢＳＬ２は、積層体ＳＳＴ２に対するソース線ＳＬの一部として機能する。セルソース部ＢＳＬ２は、セルソース部ＢＳＬ１に対して＋Ｙ側に配される。セルソース部ＢＳＬ２は、Ｘ方向及びＹ方向に伸び、ＸＹ平面視においてＸ方向を長手方向とする略矩形状である。
【0058】
分断パターンＢＡは、セルソース部ＢＳＬ１及びセルソース部ＢＳＬ２の間をＸ方向に延びる。Ｚ方向から透視した場合に、配線群ＭＧに含まれる各平面配線ＭＡ１～ＭＡ４に順に交差する。分断パターンＢＡは、セルソース部ＢＳＬ１及びセルソース部ＢＳＬ２を分断し電気的に絶縁する。これにより、分断パターンＢＡは、積層体ＳＳＴ１のソース線ＳＬと積層体ＳＳＴ２のソース線ＳＬとを電気的に絶縁させる。
【0059】
各平面配線ＭＡは、Ｘ方向及びＹ方向に伸び、ＸＹ平面視においてＹ方向を長手方向とする略矩形状である。
【0060】
分断パターンＢＡは、複数の平面配線ＭＡの配列方向（すなわち、Ｘ方向）に延び、Ｚ方向から透視した場合に、複数の平面配線ＭＡにそれぞれ交差する。分断パターンＢＡは、Ｚ方向から透視した場合に、平面配線ＭＡに重なるＸＹ位置で開口パターンＶＡを内側に含み、開口パターンＶＡの内側となる位置でコンタクトプラグＣＣを内側に含む。
【0061】
分断パターンＢＡは、平面配線ＭＡ１～ＭＡ４に重ならない部分のＹ方向における最大幅が平面配線ＭＡ１，３，４に重なりコンタクトプラグＣＣ１～ＣＣ３に対応する部分のＹ方向における最大幅より狭い。
【0062】
分断パターンＢＡは、－Ｘ側から＋Ｘ側に順に、溝パターンＢＡ１１、開口パターンＢＡ１、溝パターンＢＡ１２、開口パターンＢＡ２、溝パターンＢＡ１３、開口パターンＢＡ３、溝パターンＢＡ１４を含む。
【0063】
溝パターンＢＡ１１は、ＸＹ平面視においてＸ方向にライン状に延び、＋Ｘ側端部が開口パターンＢＡ１に接続される。溝パターンＢＡ１１のＹ位置は、開口パターンＢＡ１のＹ方向中央近傍に対応する。溝パターンＢＡ１１は、Ｚ方向から透視した場合に、その主要部が平面配線ＭＡ１に重ならないが、＋Ｘ側端部が平面配線ＭＡ１に重なる。
【0064】
開口パターンＢＡ１は、ＸＹ平面視において略矩形状である。開口パターンＢＡ１は、Ｘ方向を長手方向とする略矩形状であってもよい。開口パターンＢＡ１は、Ｚ方向から透視した場合に、平面配線ＭＡ１に重なる。開口パターンＢＡ１は、Ｚ方向から透視した場合に、開口パターンＶＡ１を内側に含み、複数のコンタクトプラグＣＣ１－１～ＣＣ１－３をさらに内側に含む。
【0065】
開口パターンＶＡ１は、ＸＹ平面視において略矩形状である。開口パターンＶＡ１は、Ｘ方向を長手方向とする略矩形状であってもよい。開口パターンＶＡ１は、Ｚ方向から透視した場合に、平面配線ＭＡ１に重なる。開口パターンＶＡ１は、Ｚ方向から透視した場合に、複数のコンタクトプラグＣＣ１－１～ＣＣ１－３を内側に含む。溝パターンＢＡ１１のＹ位置は、開口パターンＶＡ１のＹ方向中央近傍に対応し、コンタクトプラグＣＣ１のＹ位置に対応する。
【0066】
複数のコンタクトプラグＣＣ１－１～ＣＣ１－３は、ＸＹ平面視において略円状又は略矩形状である。複数のコンタクトプラグＣＣ１－１～ＣＣ１－３は、Ｘ方向に配列される。図６では、各コンタクトプラグＣＣ１がＸＹ平面視において略円状であり、Ｚ方向から透視した場合に開口パターンＢＡ１及び開口パターンＶＡ１の内側に含まれるコンタクトプラグＣＣ１が３個である構成が例示される、コンタクトプラグＣＣ１の個数は２個以下でもよいし、４個以上でもよい。
【0067】
溝パターンＢＡ１１における少なくとも主要部のＹ方向最大幅Ｗ１は、開口パターンＢＡ１のＹ方向最大幅Ｗ２より狭い。さらに、開口パターンＶＡ１は、Ｚ方向から透視した場合に、開口パターンＢＡ１に重なるＸＹ位置に配され、溝パターンＢＡ１１に重なるＸＹ位置に配されない。
【0068】
ここで、複数のチップ１０，２０が積層された構造における最も上部に位置するチップ２０では、層間絶縁膜ＤＬ３、平面配線ＭＡが形成される際に、工程簡略化のため平坦化が行われない。そのため、層間絶縁膜ＤＬ３の＋Ｚ側の主面における複数の平面配線ＭＡ間に対応するＸＹ位置に大きな段差があると、平面配線ＭＡ形成時に複数の平面配線ＭＡ間で導電膜がエッチングしきれずに残りパターン不良が発生する可能性がある。
【0069】
それに対して、図６に示すレイアウト構成により、図７～図９に示すように、平面配線ＭＡ１及び平面配線ＭＡ２間のＸＹ位置における層間絶縁膜ＤＬ３の＋Ｚ側の主面の段差を抑制でき、平面配線ＭＡ形成時における平面配線ＭＡ１及び平面配線ＭＡ２間の導電膜残りなどのパターン不良の発生を抑制できる。
【0070】
図７～図９は、それぞれ、分断パターンＢＡ（開口パターンＢＡ１、溝パターンＢＡ１２）の構成を示すＹＺ断面図である。図７は、図６をＤ－Ｄ線で切った場合の断面を示し、開口パターンＢＡ１、平面配線ＭＡ１に重なるＸＹ位置における開口パターンＶＡ１のＹＺ断面を示す。図８は、図６をＥ－Ｅ線で切った場合の断面を示し、平面配線ＭＡ１に重なるＸＹ位置における溝パターンＢＡ１２のＹＺ断面を示す。図９は、図６をＦ－Ｆ線で切った場合のＹＺ断面を示し、平面配線ＭＡ１に重ならないＸＹ位置における溝パターンＢＡ１２のＹＺ断面を示す。
【0071】
例えば、開口パターンＢＡ１のＸＹ位置おける層間絶縁膜ＤＬ３の＋Ｚ側の主面は、図７に示す比較的大きな段差ＳＴ０を有するが、開口パターンＢＡ１の＋Ｘ側のＸＹ位置における層間絶縁膜ＤＬ３の＋Ｚ側の主面は、図８に示すように、ほとんど段差を有しないか、セルソース部ＢＳＬ２の膜厚ＴＨ０未満の段差を有する。段差ＳＴ０は、層間絶縁膜ＤＬ３の開口パターンＶＡ１のＺ深さに対応する。段差ＳＴ０の大きさは、セルソース部ＢＳＬ２の膜厚ＴＨ０より大きい。さらに＋Ｘ側のＸＹ位置における層間絶縁膜ＤＬ３の＋Ｚ側の主面は、図９に示すように、ほとんど段差を有しないか、セルソース部ＢＳＬ２の膜厚ＴＨ０未満の段差を有する。
【0072】
これに応じて、開口パターンＢＡ１のＸＹ位置における平面配線ＭＡ１の＋Ｚ側の主面は、図７に示す比較的大きな段差ＳＴ１を有するが、開口パターンＢＡ１の＋Ｘ側のＸＹ位置における平面配線ＭＡ１の＋Ｚ側の主面は、図８に示すように、ほとんど段差を有さないか、膜厚ＴＨ０未満の段差を有する。段差ＳＴ１は、段差ＳＴ０に対応する。段差ＳＴ１は、セルソース部ＢＳＬ２の膜厚ＴＨ０より大きい。さらに＋Ｘ側のＸＹ位置には、図９に示すように、平面配線ＭＡ１に対応する導電膜が配されておらず、導電膜の残骸も存在しない。
【0073】
すなわち、図６に示すレイアウト構成により、平面配線ＭＡ１形成時に導電膜が平面配線ＭＡ１及び平面配線ＭＡ２間のＸＹ位置に残らないようにすることが容易であり、平面配線ＭＡ１及び平面配線ＭＡ２間のショートが回避可能である。
【0074】
なお、溝パターンＢＡ１１における＋Ｘ側端部のＹ方向最大幅Ｗ１は、開口パターンＶＡ１のＹ方向最大幅Ｗ４より狭くてもよい。コンタクトプラグＣＣ１のＹ方向最大幅Ｗ３は、開口パターンＢＡ１のＹ方向最大幅Ｗ２より狭くてもよい。コンタクトプラグＣＣ１のＹ方向最大幅Ｗ３は、開口パターンＶＡ１のＹ方向最大幅Ｗ４より狭くてもよい。平面配線ＭＡ１のＸ方向最大幅Ｄ２は、コンタクトプラグＣＣ１のＸ方向最大幅Ｄ３より広くてもよい。
【0075】
溝パターンＢＡ１２は、ＸＹ平面視においてＸ方向にライン状に延び、－Ｘ側の端部が開口パターンＢＡ１に接続され、＋Ｘ側の端部が開口パターンＢＡ２に接続される。溝パターンＢＡ１２のＹ位置は、開口パターンＢＡ１のＹ方向中央近傍に対応し、開口パターンＢＡ２のＹ方向中央近傍に対応する。溝パターンＢＡ１２は、Ｚ方向から透視した場合に、その主要部が平面配線ＭＡ２に重なり、－Ｘ側端部が平面配線ＭＡ１に重なり、＋Ｘ側端部が平面配線ＭＡ３に重なるが、－Ｘ側端部及び主要部間の部分が平面配線ＭＡに重ならず、主要部及び＋Ｘ側端部間の部分が平面配線ＭＡに重ならない。
【0076】
開口パターンＢＡ２は、ＸＹ平面視において略矩形状である。開口パターンＢＡ２は、Ｘ方向を長手方向とする略矩形状であってもよい。開口パターンＢＡ２は、Ｚ方向から透視した場合に、平面配線ＭＡ３に重なる。開口パターンＢＡ２は、Ｚ方向から透視した場合に、開口パターンＶＡ２を内側に含み、複数のコンタクトプラグＣＣ２－１～ＣＣ２－３をさらに内側に含む。
【0077】
開口パターンＶＡ２は、ＸＹ平面視において略矩形状である。開口パターンＶＡ２は、Ｘ方向を長手方向とする略矩形状であってもよい。開口パターンＶＡ２は、Ｚ方向から透視した場合に、平面配線ＭＡ３に重なる。開口パターンＶＡ２は、Ｚ方向から透視した場合に、複数のコンタクトプラグＣＣ２－１～ＣＣ２－３を内側に含む。溝パターンＢＡ１２のＹ位置は、開口パターンＶＡ１，ＶＡ２のＹ方向中央近傍に対応し、コンタクトプラグＣＣ１，ＣＣ２のＹ位置に対応する。
【0078】
複数のコンタクトプラグＣＣ２－１～ＣＣ２－３は、ＸＹ平面視において略円状又は略矩形状である。複数のコンタクトプラグＣＣ２－１～ＣＣ２－３は、Ｘ方向に配列される。図６では、Ｚ方向から透視した場合に開口パターンＢＡ２及び開口パターンＶＡ２の内側に含まれるコンタクトプラグＣＣ１が３個である構成が例示される、コンタクトプラグＣＣ２の個数は２個以下でもよいし、４個以上でもよい。
【0079】
溝パターンＢＡ１２における少なくとも－Ｘ側端部及び主要部間の部分のＹ方向最大幅は、開口パターンＢＡ１，ＢＡ２のＹ方向最大幅よりそれぞれ狭い。溝パターンＢＡ１２における少なくとも主要部及び＋Ｘ側端部間の部分のＹ方向最大幅は、開口パターンＢＡ１，ＢＡ２のＹ方向最大幅よりそれぞれ狭い。さらに、開口パターンＶＡ１，ＶＡ２は、それぞれ、Ｚ方向から透視した場合に、開口パターンＢＡ１，ＢＡ２に重なるＸＹ位置に配され、溝パターンＢＡ１２に重なるＸＹ位置に配されない。
【0080】
このレイアウト構成により、平面配線ＭＡ１及び平面配線ＭＡ２間のＸＹ位置における、又は平面配線ＭＡ２及び平面配線ＭＡ３間のＸＹ位置における層間絶縁膜ＤＬ３の＋Ｚ側の主面の段差を抑制でき、平面配線ＭＡ１及び平面配線ＭＡ２間の、又は平面配線ＭＡ２及び平面配線ＭＡ３間の導電膜残りなどのパターン不良の発生を抑制できる（図７～図９参照）。
【0081】
なお、溝パターンＢＡ１２における＋Ｘ側端部のＹ方向最大幅は、開口パターンＶＡ２のＹ方向最大幅より狭くてもよい。コンタクトプラグＣＣ２のＹ方向最大幅は、開口パターンＢＡ１のＹ方向最大幅より狭くてもよい。コンタクトプラグＣＣ１のＹ方向最大幅は、開口パターンＶＡ１のＹ方向最大幅より狭くてもよい。平面配線ＭＡ１のＸ方向最大幅は、コンタクトプラグＣＣ１のＸ方向最大幅より広くてもよい。
【0082】
溝パターンＢＡ１３は、ＸＹ平面視においてＸ方向にライン状に延び、－Ｘ側端部が開口パターンＢＡ２に接続され、＋Ｘ側端部が開口パターンＢＡ３に接続される。溝パターンＢＡ１２のＹ位置は、開口パターンＢＡ２のＹ方向中央近傍に対応し、開口パターンＢＡ３のＹ方向中央近傍に対応する。溝パターンＢＡ１３は、Ｚ方向から透視した場合に、その主要部が平面配線ＭＡ３，ＭＡ４に重ならないが、－Ｘ側端部が平面配線ＭＡ３に重なり、＋Ｘ側端部が平面配線ＭＡ４に重なる。
【0083】
開口パターンＢＡ３は、ＸＹ平面視において略矩形状である。開口パターンＢＡ３は、Ｘ方向を長手方向とする略矩形状であってもよい。開口パターンＢＡ３は、Ｚ方向から透視した場合に、平面配線ＭＡ４に重なる。開口パターンＢＡ３は、Ｚ方向から透視した場合に、開口パターンＶＡ３を内側に含み、複数のコンタクトプラグＣＣ３－１～ＣＣ３－３をさらに内側に含む。
【0084】
開口パターンＶＡ３は、ＸＹ平面視において略矩形状である。開口パターンＶＡ３は、Ｘ方向を長手方向とする略矩形状であってもよい。開口パターンＶＡ３は、Ｚ方向から透視した場合に、平面配線ＭＡ１に重なる。開口パターンＶＡ３は、Ｚ方向から透視した場合に、複数のコンタクトプラグＣＣ３－１～ＣＣ３－３を内側に含む。溝パターンＢＡ１３のＹ位置は、開口パターンＶＡ２，ＶＡ３のＹ方向中央近傍に対応し、コンタクトプラグＣＣ２，ＣＣ３のＹ位置に対応する。
【0085】
複数のコンタクトプラグＣＣ３－１～ＣＣ３－３は、ＸＹ平面視において略円状又は略矩形状である。複数のコンタクトプラグＣＣ３－１～ＣＣ３－３は、Ｘ方向に配列される。図６では、各コンタクトプラグＣＣ３がＸＹ平面視において略円状であり、Ｚ方向から透視した場合に開口パターンＢＡ３及び開口パターンＶＡ３の内側に含まれるコンタクトプラグＣＣ３が３個である構成が例示される、コンタクトプラグＣＣ３の個数は２個以下でもよいし、４個以上でもよい。
【0086】
溝パターンＢＡ１４は、ＸＹ平面視においてＸ方向にライン状に延び、－Ｘ側端部が開口パターンＢＡ３に接続される。溝パターンＢＡ１４のＹ位置は、開口パターンＢＡ３のＹ方向中央近傍に対応し、開口パターンＢＡ１のＹ方向中央近傍に対応する。溝パターンＢＡ１４は、Ｚ方向から透視した場合に、その主要部が平面配線ＭＡ４に重ならないが、－Ｘ側端部が平面配線ＭＡ４に重なる。溝パターンＢＡ１４のＹ位置は、開口パターンＶＡ３のＹ方向中央近傍に対応し、コンタクトプラグＣＣ３のＹ位置に対応する。
【0087】
溝パターンＢＡ１３における少なくとも主要部のＹ方向最大幅は、開口パターンＢＡ２，ＢＡ３のＹ方向最大幅よりそれぞれ狭い。さらに、開口パターンＶＡ２，ＶＡ３は、それぞれ、Ｚ方向から透視した場合に、開口パターンＢＡ２，ＢＡ３に重なるＸＹ位置に配され、溝パターンＢＡ１３に重なるＸＹ位置に配されない。
【0088】
このレイアウト構成により、平面配線ＭＡ３及び平面配線ＭＡ４間のＸＹ位置における層間絶縁膜ＤＬ３の＋Ｚ側の主面の段差を抑制でき、平面配線ＭＡ３及び平面配線ＭＡ４間の導電膜残りなどのパターン不良の発生を抑制できる（図７～図９参照）。
【0089】
なお、溝パターンＢＡ１３における＋Ｘ側端部のＹ方向最大幅は、開口パターンＶＡ２，ＶＡ３のＹ方向最大幅より狭くてもよい。コンタクトプラグＣＣ２，ＣＣ３のＹ方向最大幅は、開口パターンＢＡ２，ＢＡ３のＹ方向最大幅より狭くてもよい。コンタクトプラグＣＣ２，ＣＣ３のＹ方向最大幅は、開口パターンＶＡ２，ＶＡ３のＹ方向最大幅より狭くてもよい。平面配線ＭＡ３，ＭＡ４のＸ方向最大幅は、コンタクトプラグＣＣ２，ＣＣ３のＸ方向最大幅より広くてもよい。
【0090】
溝パターンＢＡ１４における少なくとも主要部のＹ方向最大幅は、開口パターンＢＡ３のＹ方向最大幅より狭い。さらに、溝パターンＢＡ１４における－Ｘ側端部のＹ方向最大幅が開口パターンＢＡ３のＹ方向最大幅より狭くてもよい。
【0091】
このレイアウト構成により、平面配線ＭＡ４及び平面配線ＭＡ１間のＸＹ位置（図３参照）における層間絶縁膜ＤＬ３の＋Ｚ側の主面の段差を抑制でき、平面配線ＭＡ４及び平面配線ＭＡ１間の導電膜残りなどのパターン不良の発生を抑制できる（図７～図９参照）。
【0092】
なお、溝パターンＢＡ１４における主要部のＹ方向最大幅は、開口パターンＶＡ３のＹ方向最大幅より狭くてもよい。
【0093】
また、平面配線ＭＡ１は、図６、図７、図１０に示すように、積層体ＳＳＴ１に対するソース線ＳＬの一部として機能してもよい。図１０は、平面配線ＭＡ１のセルソース部ＢＳＬへの接続部の構成を示すＹＺ断面図である。図１０は、図６をＧ－Ｇ線で切った場合の断面を示す。
【0094】
図７に示すチップ２０の電極ＰＤ１とチップ１０の電極ＰＤ１１とが接合面において直接接合で接合されている。チップ２０内のセルソース部ＢＳＬ１とセルソース部ＢＳＬ２との間にＸＹ位置において、平面配線ＭＡ１はコンタクトプラグＣＣ１に電気的に接続され、コンタクトプラグＣＣ１は電極ＰＤ１に電気的に接続される。電極ＰＤ１は、接合面において電極ＰＤ１１に電気的に接続される。チップ１０において、電極ＰＤ１１はコンタクトプラグＣＣ１１を介してソースドライバ１０１２ａの回路素子ＴＲに電気的に接続される。図１０に示す平面配線ＭＡ１は、導電プラグＢＣ１を介してセルソース部ＢＳＬ１に接続される。
【0095】
これにより、ソースドライバ１０１２ａで発生された電圧がコンタクトプラグＣＣ１１、電極ＰＤ１１、電極ＰＤ１、コンタクトプラグＣＣ１、平面配線ＭＡ１、導電プラグＢＣ１（図６参照）経由でセルソース部ＢＳＬ１へ供給され得る。このとき、コンタクトプラグＣＣ１１、電極ＰＤ１１、電極ＰＤ１、コンタクトプラグＣＣ１、平面配線ＭＡ１、導電プラグＢＣ１、セルソース部ＢＳＬ１がソース線ＳＬ（図１、図２参照）として機能する。平面配線ＭＡ１は、ソース線ＳＬの一部として機能する。
【0096】
同様に、平面配線ＭＡ３は、図６に示すように、積層体ＳＳＴ２に対するソース線ＳＬの一部として機能してもよい。平面配線ＭＡ３は、導電プラグＢＣ２を介してセルソース部ＢＳＬ２に接続されてもよい。
【0097】
以上のように、第１の実施形態では、半導体記憶装置１において、積層体ＳＳＴ１のセルソース部ＢＳＬ１及び積層体ＳＳＴ２のセルソース部ＢＳＬ２を分断する分断パターンＢＡは、複数の平面配線ＭＡの配列方向に延び、Ｚ方向から透視した場合に複数の平面配線ＭＡにそれぞれ交差する。分断パターンＢＡは、平面配線ＭＡ１～ＭＡ４に重ならない部分のＹ方向における最大幅が平面配線ＭＡ１，ＭＡ３，ＭＡ４に重なりコンタクトプラグＣＣに対応する部分のＹ方向における最大幅より狭い。これにより、複数の平面配線ＭＡ間のＸＹ位置における層間絶縁膜ＤＬ３の＋Ｚ側の主面の段差を抑制でき、平面配線ＭＡ形成時における複数の平面配線ＭＡ間の導電膜残りなどのパターン不良の発生を抑制可能なレイアウト構成を実現できる。すなわち、複数のチップ１０，２０が積層された構造における最も上部に位置するチップ２０内のレイアウト構成を適切化できる。
【0098】
（第２の実施形態）
次に、第２の実施形態にかかる半導体記憶装置１０１について説明する。以下では、第１の実施形態と異なる部分を中心に説明する。
次に、第２の実施形態にかかる半導体記憶装置１０１について説明する。以下では、第１の実施形態と異なる部分を中心に説明する。
【0099】
第１の実施形態では、分断パターンＢＡにおける溝パターンＢＡ１１～ＢＡ１４のＹ位置が開口パターンＢＡ１～ＢＡ３のＹ方向中央近傍にあるレイアウト構成が例示されるが、第２の実施形態では、分断パターンＢＡにおける溝パターンＢＡ１１～ＢＡ１４のＹ位置が開口パターンＢＡ１～ＢＡ３のＹ方向中央近傍からシフトしたレイアウト構成が例示される。
【0100】
配線群ＭＧに含まれる各平面配線ＭＡ１～ＭＡ４に関するレイアウトは、図１１に示すように構成されてもよい。図１１は、第２の実施形態にかかる半導体記憶装置１０１の構成を示す平面図である。図１１は、図６に対応する、平面配線ＭＡ１～ＭＡ４に関するレイアウト構成を例示する。
【0101】
図１１では、複数のチップ１０，２０が積層された構造における最も上部に位置するチップ２０内のレイアウト構成が例示される。チップ２０における配線群ＭＧに含まれる各平面配線ＭＡ１～ＭＡ４が太い実線で示され、導電層１０５が点線で示され、層間絶縁膜ＤＬ１０３が一点鎖線で示される。
【0102】
導電層１０５は、分断パターンＢＡ（図６参照）に代えて、分断パターンＢＡ１００を有する。層間絶縁膜ＤＬ１０３は、開口パターンＶＡ１～ＶＡ３（図６参照）に代えて、開口パターンＶＡ１０１～ＶＡ１０３を有する。
【0103】
分断パターンＢＡ１００は、－Ｘ側から＋Ｘ側に順に、溝パターンＢＡ１１１、開口パターンＢＡ１０１、溝パターンＢＡ１１２、開口パターンＢＡ１０２、溝パターンＢＡ１１３、開口パターンＢＡ１０３、溝パターンＢＡ１１４を含む。
【0104】
溝パターンＢＡ１１１のＹ位置は、開口パターンＢＡ１０１のＹ方向中央近傍から＋Ｙ側にシフトしており、開口パターンＶＡ１０１のＹ方向中央近傍から＋Ｙ側にシフトしており、コンタクトプラグＣＣ１０１のＹ位置から＋Ｙ側にシフトしている。
【0105】
溝パターンＢＡ１１２のＹ位置は、開口パターンＢＡ１０１，ＢＡ１０２のＹ方向中央近傍から＋Ｙ側にシフトしており、開口パターンＶＡ１０１，ＶＡ１０２のＹ方向中央近傍から＋Ｙ側にシフトしており、コンタクトプラグＣＣ１０１，ＣＣ１０２のＹ位置から＋Ｙ側にシフトしている。
【0106】
溝パターンＢＡ１１３のＹ位置は、開口パターンＢＡ１０２，ＢＡ１０３のＹ方向中央近傍から＋Ｙ側にシフトしており、開口パターンＶＡ１０２，ＶＡ１０３のＹ方向中央近傍から＋Ｙ側にシフトしており、コンタクトプラグＣＣ１０２，ＣＣ１０３のＹ位置から＋Ｙ側にシフトしている。
【0107】
溝パターンＢＡ１１４のＹ位置は、開口パターンＢＡ１０３のＹ方向中央近傍から＋Ｙ側にシフトしており、開口パターンＶＡ１０３のＹ方向中央近傍から＋Ｙ側にシフトしており、コンタクトプラグＣＣ１０３のＹ位置から＋Ｙ側にシフトしている。
【0108】
分断パターンＢＡ１００は、平面配線ＭＡ１～ＭＡ４に重ならない部分のＹ方向における最大幅が平面配線ＭＡ１，ＭＡ３，ＭＡ４に重なりコンタクトプラグＣＣに対応する部分のＹ方向における最大幅より狭い点は、第１の実施形態と同様である。
【0109】
以上のように、第２の実施形態では、半導体記憶装置１０１において、分断パターンＢＡ１００は、平面配線ＭＡ１～ＭＡ４に重ならない部分のＹ方向における最大幅が平面配線ＭＡ１，ＭＡ３，ＭＡ４に重なりコンタクトプラグＣＣに対応する部分のＹ方向における最大幅より狭い。これにより、複数の平面配線ＭＡ間のＸＹ位置における層間絶縁膜ＤＬ３の＋Ｚ側の主面の段差を抑制でき、平面配線ＭＡ形成時における複数の平面配線ＭＡ間の導電膜残りなどのパターン不良の発生を抑制可能なレイアウト構成を実現できる。すなわち、複数のチップ１０，２０が積層された構造における最も上部に位置するチップ２０内のレイアウト構成を適切化できる。
【0110】
なお、各溝パターンＢＡ１１１～ＢＡ１１４のＹ位置は、開口パターンＢＡ１０１～ＢＡ１０３のＹ方向中央近傍から－Ｙ側にシフトしていてもよい。
【0111】
（第３の実施形態）
次に、第３の実施形態にかかる半導体記憶装置２０１について説明する。以下では、第１の実施形態及び第２の実施形態と異なる部分を中心に説明する。
次に、第３の実施形態にかかる半導体記憶装置２０１について説明する。以下では、第１の実施形態及び第２の実施形態と異なる部分を中心に説明する。
【0112】
第１の実施形態及び第２の実施形態では、溝パターンと開口パターンとがＸ方向に繰り返される分断パターンのレイアウト構成が例示されるが、第３の実施形態では、溝パターンが開口パターンからＹ方向に離間しながらＸ方向に延びる分断パターンのレイアウト構成が例示される。
【0113】
配線群ＭＧに含まれる各平面配線ＭＡ１～ＭＡ４に関するレイアウトは、図１２に示すように構成されてもよい。図１２は、第３の実施形態にかかる半導体記憶装置２０１の構成を示す平面図である。図１２は、図６に対応する、平面配線ＭＡ１～ＭＡ４に関するレイアウト構成を例示する。
【0114】
図１２では、複数のチップ１０，２０が積層された構造における最も上部に位置するチップ２０内のレイアウト構成が例示される。チップ２０における配線群ＭＧに含まれる各平面配線ＭＡ１～ＭＡ４が太い実線で示され、導電層２０５が点線で示され、層間絶縁膜ＤＬ２０３が一点鎖線で示される。
【0115】
導電層２０５は、セルソース部ＢＳＬ１、セルソース部ＢＳＬ２及び分断パターンＢＡ（図６参照）に代えて、セルソース部ＢＳＬ２０１、セルソース部ＢＳＬ２０２及び分断パターンＢＡ２００を有する。層間絶縁膜ＤＬ２０３は、開口パターンＶＡ１～ＶＡ３（図６参照）に代えて、開口パターンＶＡ２０１～ＶＡ２０３を有する。
【0116】
分断パターンＢＡ２００は、その一部がセルソース部ＢＳＬ２０１及びセルソース部ＢＳＬ２０２の間をＸ方向に延びるとともに、他の一部がＺ方向から透視した場合にセルソース部ＢＳＬ２０１又はセルソース部ＢＳＬ２０２の内側となる位置に配される。
【0117】
分断パターンＢＡ２００は、溝パターンＢＡ２１１、開口パターンＢＡ２０１、開口パターンＢＡ２０２、開口パターンＢＡ２０３を含む。
【0118】
溝パターンＢＡ２１１は、セルソース部ＢＳＬ２０１及びセルソース部ＢＳＬ２０２の間をＸ方向に延びる。溝パターンＢＡ２１１は、開口パターンＢＡ２０１、開口パターンＢＡ２０２、開口パターンＢＡ２０３のそれぞれに対して＋Ｙ側に離間して配される。
【0119】
開口パターンＢＡ２０１、開口パターンＢＡ２０２、開口パターンＢＡ２０３は、それぞれ、Ｚ方向から透視した場合にセルソース部ＢＳＬ２０１の内側となる位置に配される。開口パターンＢＡ２０１、開口パターンＢＡ２０２、開口パターンＢＡ２０３は、－Ｘ側から＋Ｘ側に順に並ぶ。開口パターンＢＡ２０１、開口パターンＢＡ２０２、開口パターンＢＡ２０３は、互いにＸ方向に離間する。
【0120】
ここで、溝パターンＢＡ２１１のＹ方向における最大幅は、各開口パターンＢＡ２０１、開口パターンＢＡ２０２、開口パターンＢＡ２０３のＹ方向における最大幅より狭い。溝パターンＢＡ２１１のＹ方向における最大幅は、分断パターンＢＡ２００における平面配線ＭＡ１～ＭＡ４に重ならない部分のＹ方向における最大幅に相当する。各開口パターンＢＡ２０１、開口パターンＢＡ２０２、開口パターンＢＡ２０３のＹ方向における最大幅は、平面配線ＭＡ１，ＭＡ３，ＭＡ４に重なりコンタクトプラグＣＣに対応する部分のＹ方向における最大幅に相当する。すなわち、分断パターンＢＡ２００は、平面配線ＭＡに重ならない部分のＹ方向における最大幅が平面配線ＭＡに重なりコンタクトプラグＣＣに対応する部分のＹ方向における最大幅より狭い。
【0121】
以上のように、第３の実施形態では、半導体記憶装置２０１において、分断パターンＢＡ２００は、平面配線ＭＡ１～ＭＡ４に重ならない部分のＹ方向における最大幅が平面配線ＭＡ１，ＭＡ３，ＭＡ４に重なりコンタクトプラグＣＣに対応する部分のＹ方向における最大幅より狭い。これにより、複数の平面配線ＭＡ間のＸＹ位置における層間絶縁膜ＤＬ２０３の＋Ｚ側の主面の段差を抑制でき、平面配線ＭＡ形成時における複数の平面配線ＭＡ間の導電膜残りなどのパターン不良の発生を抑制可能なレイアウト構成を実現できる。すなわち、複数のチップ１０，２０が積層された構造における最も上部に位置するチップ２０内のレイアウト構成を適切化できる。
【0122】
なお、溝パターンＢＡ２１１は、開口パターンＢＡ２０１、開口パターンＢＡ２０２、開口パターンＢＡ２０３のそれぞれに対して－Ｙ側に離間して配されてもよい。この場合、開口パターンＢＡ２０１、開口パターンＢＡ２０２、開口パターンＢＡ２０３は、それぞれ、Ｚ方向から透視した場合にセルソース部ＢＳＬ２０２の内側となる位置に配されてもよい。
【0123】
（第４の実施形態）
次に、第４の実施形態にかかる半導体記憶装置３０１について説明する。以下では、第１の実施形態から第３の実施形態と異なる部分を中心に説明する。
次に、第４の実施形態にかかる半導体記憶装置３０１について説明する。以下では、第１の実施形態から第３の実施形態と異なる部分を中心に説明する。
【0124】
第３の実施形態では、溝パターンが開口パターンからＹ方向に離間しながらＸ方向に延びる分断パターンのレイアウト構成が例示されるが、第４の実施形態では、２つの溝パターンが開口パターンのＹ方向両側に離間しながらＸ方向に延びる分断パターンのレイアウト構成が例示される。
【0125】
配線群ＭＧに含まれる各平面配線ＭＡ１～ＭＡ４に関するレイアウトは、図１３に示すように構成されてもよい。図１３は、第４の実施形態にかかる半導体記憶装置３０１の構成を示す平面図である。図１３は、図６に対応する、平面配線ＭＡ１～ＭＡ４に関するレイアウト構成を例示する。
【0126】
図１３では、複数のチップ１０，２０が積層された構造における最も上部に位置するチップ２０内のレイアウト構成が例示される。チップ２０における配線群ＭＧに含まれる各平面配線ＭＡ１～ＭＡ４が太い実線で示され、導電層３０５が点線で示され、層間絶縁膜ＤＬ３０３が一点鎖線で示される。
【0127】
導電層３０５は、セルソース部ＢＳＬ２０１、セルソース部ＢＳＬ２０２及び分断パターンＢＡ２００（図１２参照）に代えて、セルソース部ＢＳＬ３０１、セルソース部ＢＳＬ３０２、ダミーセルソース部ＢＳＬ３０３及び分断パターンＢＡ３００を有する。層間絶縁膜ＤＬ３０３は、開口パターンＶＡ２０１～ＶＡ２０３（図１２参照）に代えて、開口パターンＶＡ３０１～ＶＡ３０３を有する。
【0128】
ダミーセルソース部ＢＳＬ３０３は、ダミーのセルソース部であり、ソース線ＳＬの一部として機能しない。ダミーセルソース部ＢＳＬ３０３は、Ｙ方向におけるセルソース部ＢＳＬ３０１及びセルソース部ＢＳＬ３０２の間に配される。ダミーセルソース部ＢＳＬ３０３は、Ｘ方向及びＹ方向に伸び、ＸＹ平面視においてＸ方向を長手方向とする略矩形状である。
【0129】
分断パターンＢＡ３００は、その一部がセルソース部ＢＳＬ３０１及びダミーセルソース部ＢＳＬ３０３の間をＸ方向に延び、他の一部がダミーセルソース部ＢＳＬ３０３及びセルソース部ＢＳＬ３０２の間をＸ方向に延び、さらに他の一部がＺ方向から透視した場合にダミーセルソース部ＢＳＬ３０３の内側となる位置に配される。
【0130】
分断パターンＢＡ３００は、溝パターンＢＡ３１１、溝パターンＢＡ３１２、開口パターンＢＡ３０１、開口パターンＢＡ３０２、開口パターンＢＡ３０３を含む。
【0131】
溝パターンＢＡ３１１は、セルソース部ＢＳＬ３０１及びダミーセルソース部ＢＳＬ３０３の間をＸ方向に延びる。溝パターンＢＡ３１１は、開口パターンＢＡ３０１、開口パターンＢＡ３０２、開口パターンＢＡ３０３のそれぞれに対して－Ｙ側に離間して配される。
【0132】
溝パターンＢＡ３１２は、ダミーセルソース部ＢＳＬ３０３及びセルソース部ＢＳＬ３０２の間をＸ方向に延びる。溝パターンＢＡ３１２は、開口パターンＢＡ３０１、開口パターンＢＡ３０２、開口パターンＢＡ３０３のそれぞれに対して＋Ｙ側に離間して配される。
【0133】
開口パターンＢＡ３０１、開口パターンＢＡ３０２、開口パターンＢＡ３０３は、それぞれ、Ｚ方向から透視した場合にダミーセルソース部ＢＳＬ３０３の内側となる位置に配される。開口パターンＢＡ３０１、開口パターンＢＡ３０２、開口パターンＢＡ３０３は、－Ｘ側から＋Ｘ側に順に並ぶ。開口パターンＢＡ３０１、開口パターンＢＡ３０２、開口パターンＢＡ３０３は、互いにＸ方向に離間する。
【0134】
ここで、溝パターンＢＡ３１１のＹ方向における最大幅は、各開口パターンＢＡ３０１、開口パターンＢＡ３０２、開口パターンＢＡ３０３のＹ方向における最大幅より狭い。溝パターンＢＡ３１１のＹ方向における最大幅は、分断パターンＢＡ３００における平面配線ＭＡ１～ＭＡ４に各開口パターンＢＡ３０１～ＢＡ３０３の－Ｙ側で重ならない部分のＹ方向における最大幅に相当する。各開口パターンＢＡ３０１、開口パターンＢＡ３０２、開口パターンＢＡ３０３のＹ方向における最大幅は、平面配線ＭＡ１，ＭＡ３，ＭＡ４に各開口パターンＢＡ３０１～ＢＡ３０３の＋Ｙ側で重なりコンタクトプラグＣＣに対応する部分のＹ方向における最大幅に相当する。すなわち、分断パターンＢＡ３００は、平面配線ＭＡに各開口パターンＢＡ３０１～ＢＡ３０３の－Ｙ側で重ならない部分のＹ方向における最大幅が平面配線ＭＡに各開口パターンＢＡ３０１～ＢＡ３０３の－Ｙ側で重なりコンタクトプラグＣＣに対応する部分のＹ方向における最大幅より狭い。
【0135】
同様に、溝パターンＢＡ３１２のＹ方向における最大幅は、各開口パターンＢＡ３０１、開口パターンＢＡ３０２、開口パターンＢＡ３０３のＹ方向における最大幅より狭い。溝パターンＢＡ３１２のＹ方向における最大幅は、分断パターンＢＡ３００における平面配線ＭＡ１～ＭＡ４に各開口パターンＢＡ３０１～ＢＡ３０３の＋Ｙ側で重ならない部分のＹ方向における最大幅に相当する。各開口パターンＢＡ３０１、開口パターンＢＡ３０２、開口パターンＢＡ３０３のＹ方向における最大幅は、平面配線ＭＡ１，ＭＡ３，ＭＡ４に各開口パターンＢＡ３０１～ＢＡ３０３の＋Ｙ側で重なりコンタクトプラグＣＣに対応する部分のＹ方向における最大幅に相当する。すなわち、分断パターンＢＡ３００は、平面配線ＭＡに各開口パターンＢＡ３０１～ＢＡ３０３の＋Ｙ側で重ならない部分のＹ方向における最大幅が平面配線ＭＡに各開口パターンＢＡ３０１～ＢＡ３０３の＋Ｙ側で重なりコンタクトプラグＣＣに対応する部分のＹ方向における最大幅より狭い。
【0136】
以上のように、第４の実施形態では、半導体記憶装置３０１において、分断パターンＢＡ３００は、平面配線ＭＡ１～ＭＡ４に重ならない部分のＹ方向における最大幅が平面配線ＭＡ１，ＭＡ３，ＭＡ４に重なりコンタクトプラグＣＣに対応する部分のＹ方向における最大幅より狭い。これにより、複数の平面配線ＭＡ間のＸＹ位置における層間絶縁膜ＤＬ３０３の＋Ｚ側の主面の段差を抑制でき、平面配線ＭＡ形成時における複数の平面配線ＭＡ間の導電膜残りなどのパターン不良の発生を抑制可能なレイアウト構成を実現できる。すなわち、複数のチップ１０，２０が積層された構造における最も上部に位置するチップ２０内のレイアウト構成を適切化できる。
【0137】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0138】
１，１０１，２０１，３０１ 半導体記憶装置、３ 導電層、４ 絶縁層、５，１０５，２０５，３０５ 導電層、１０，２０ チップ、ＢＡ，ＢＡ１００，ＢＡ２００，ＢＡ３００ 分断パターン、ＢＡ１～ＢＡ３，ＢＡ１０１～ＢＡ１０３，ＢＡ２０１～ＢＡ２０３，ＢＡ３０１～ＢＡ３０３ 開口パターン、ＢＡ１１～ＢＡ１３，ＢＡ１１１～ＢＡ１１３，ＢＡ２１１～ＢＡ２１３，ＢＡ３１１～ＢＡ３１３ 溝パターン、ＣＣ，ＣＣ１～ＣＣ３，ＣＣ１０１～ＣＣ１０３，ＣＣ２０１～ＣＣ２０３，ＣＣ３０１～ＣＣ３０３ コンタクトプラグ、ＣＨ 半導体膜、ＭＡ，ＭＡ１～ＭＡ４ 平面配線、ＳＳＴ１～ＳＳＴ４ 積層体、ＶＡ１～ＶＡ３，ＶＡ１０１～ＶＡ１０３，ＶＡ２０１～ＶＡ２０３，ＶＡ３０１～ＶＡ３０３ 開口パターン。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】