特開 2024-135609 ドライバー、電気光学装置及び電子機器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024135609

(43)【公開日】2024-10-04

(54)【発明の名称】ドライバー、電気光学装置及び電子機器

(51)【国際特許分類】

   G09G 3/20 20060101AFI20240927BHJP

   G09G 3/36 20060101ALI20240927BHJP

【ＦＩ】

G09G3/20 623B

G09G3/36

G09G3/20 670N

【審査請求】未請求

【請求項の数】12

【出願形態】ＯＬ

(21)【出願番号】P 2023046389

(22)【出願日】2023-03-23

(71)【出願人】

【識別番号】000002369

【氏名又は名称】セイコーエプソン株式会社

(74)【代理人】

【識別番号】100179475

【弁理士】

【氏名又は名称】仲井 智至

(74)【代理人】

【識別番号】100216253

【弁理士】

【氏名又は名称】松岡 宏紀

(74)【代理人】

【識別番号】100225901

【弁理士】

【氏名又は名称】今村 真之

(72)【発明者】

【氏名】森田 晶

(72)【発明者】

【氏名】新 千弘

【テーマコード（参考）】

5C006

5C080

【Ｆターム（参考）】

5C006AA16

5C006AC27

5C006AC28

5C006AF42

5C006AF43

5C006AF46

5C006AF54

5C006AF83

5C006BB11

5C006BC03

5C006BC11

5C006BF15

5C006BF24

5C006BF25

5C006BF31

5C006BF36

5C006BF37

5C006EC11

5C006FA33

5C006FA46

5C006FA47

5C080AA06

5C080AA10

5C080BB05

5C080DD19

5C080DD26

5C080EE29

5C080JJ02

5C080JJ03

5C080JJ04

5C080JJ05

5C080KK07

5C080KK20

5C080KK23

5C080KK43

5C080KK50

(57)【要約】

【課題】電気光学パネルの信号供給線を駆動する演算増幅器の増幅率と周波数応答特性を両立できるドライバー等を提供すること。
【解決手段】ドライバー１００は、階調データに対応する第１～第ｎキャパシター駆動電圧を出力するキャパシター駆動回路２０と、第１～第ｎキャパシターＣ１～Ｃｎを有するキャパシター回路１０と、駆動回路７０と耐圧保護回路８０とを含む。駆動回路７０は、キャパシター駆動回路２０を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成される演算増幅器７１と、演算増幅器７１の出力ノードＮＡＭＱと信号供給線との間に配置される出力キャパシターＣＱと、演算増幅器７１の反転入力ノードＮＡＮと信号供給線との間に配置されるフィードバックキャパシター回路７４とを含む。耐圧保護回路８０は、演算増幅器７１の出力ノードＮＡＭＱに電気的に接続される。
【選択図】図６

【特許請求の範囲】

【請求項1】

階調データに対応する第１～第ｎキャパシター駆動電圧（ｎは２以上の整数）を第１～第ｎキャパシター駆動用ノードに出力するキャパシター駆動回路と、
電気光学パネルの信号供給線と前記第１～第ｎキャパシター駆動用ノードとの間に配置される第１～第ｎキャパシターを有するキャパシター回路と、
前記キャパシター駆動回路を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成される演算増幅器と、前記演算増幅器の出力ノードと前記信号供給線との間に配置される出力キャパシターと、前記演算増幅器の反転入力ノードと前記信号供給線との間に配置されるフィードバックキャパシター回路と、を含み、前記信号供給線に電気的に接続される駆動回路と、
前記演算増幅器の前記出力ノードに電気的に接続される耐圧保護回路と、
を含むことを特徴とするドライバー。

【請求項2】

請求項１に記載されたドライバーにおいて、
前記耐圧保護回路は、
前記演算増幅器の前記出力ノードと前記演算増幅器の高電位側の第１電源ノードとの間に配置され、前記出力ノードから前記第１電源ノードへの方向を順方向とする第１ダイオードと、
前記演算増幅器の低電位側の第２電源ノードと前記演算増幅器の前記出力ノードとの間に配置され、前記第２電源ノードから前記出力ノードへの方向を順方向とする第２ダイオードと、
を含むことを特徴とするドライバー。

【請求項3】

請求項１に記載されたドライバーにおいて、
制御回路を含み、
前記耐圧保護回路は、
前記演算増幅器の前記出力ノードと前記演算増幅器の高電位側の第１電源ノードとの間に配置される第１スイッチと、
前記演算増幅器の低電位側の第２電源ノードと前記演算増幅器の前記出力ノードとの間に配置される第２スイッチと、
を含み、
前記制御回路は、
前記第１スイッチ及び前記第２スイッチをオン又はオフに制御することを特徴とするドライバー。

【請求項4】

請求項３に記載されたドライバーにおいて、
前記制御回路は、
前回の駆動期間における前記階調データから、今回の駆動期間における前記階調データへの変化方向に応じて、前記第１スイッチをオンする、又は前記第２スイッチをオンすることを特徴とするドライバー。

【請求項5】

請求項３に記載されたドライバーにおいて、
前記制御回路は、
前記キャパシター駆動回路の駆動開始タイミングから所与の期間の間、前記第１スイッチ及び前記第２スイッチの一方のスイッチをオンにし、前記所与の期間の経過後、前記一方のスイッチをオフにすることを特徴とするドライバー。

【請求項6】

請求項３に記載されたドライバーにおいて、
前記耐圧保護回路は、
前記演算増幅器の前記出力ノードと、前記第１電源ノードの電位と前記第２電源ノードの電位との間の電位の第３電源ノードとの間に配置される第３スイッチを含み、
前記制御回路は、
前記第１スイッチ、前記第２スイッチ及び前記第３スイッチをオン又はオフに制御することを特徴とするドライバー。

【請求項7】

請求項１に記載されたドライバーにおいて、
前記耐圧保護回路は、
前記階調データに対応する第１～第ｍ保護用キャパシター駆動電圧（ｍは１以上でｎより小さい整数）を第１～第ｍ保護用キャパシター駆動用ノードに出力する第２キャパシター駆動回路と、
前記演算増幅器の前記出力ノードと前記第１～第ｍ保護用キャパシター駆動用ノードとの間に配置される第１～第ｍ保護用キャパシターを有する第２キャパシター回路と、
を含むことを特徴とするドライバー。

【請求項8】

請求項７に記載されたドライバーにおいて、
前記階調データの上位ビットに基づいて前記第２キャパシター駆動回路を制御する制御回路を含むことを特徴とするドライバー。

【請求項9】

請求項７に記載されたドライバーにおいて、
前回の駆動期間における前記階調データから、今回の駆動期間における前記階調データへの変化方向に応じて、前記第２キャパシター駆動回路を制御する制御回路を含むことを特徴とするドライバー。

【請求項10】

請求項１に記載されたドライバーにおいて、
前記フィードバックキャパシター回路は、
前記演算増幅器の前記反転入力ノードと前記信号供給線との間に配置される第１フィードバックキャパシターと、
一端が前記反転入力ノードに電気的に接続される第２フィードバックキャパシターと、
を含むことを特徴とするドライバー。

【請求項11】

請求項１乃至１０のいずれか一項に記載されたドライバーと、
前記電気光学パネルと、
を含むことを特徴とする電気光学装置。

【請求項12】

請求項１乃至１０のいずれか一項に記載されたドライバーを含むことを特徴とする電子機器。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ドライバー、電気光学装置及び電子機器等に関する。

【背景技術】

【0002】

特許文献１には、容量駆動回路とアンプ回路とを含み、電気光学パネルを駆動するドライバーが開示されている。アンプ回路は、容量駆動回路により電気光学パネルを駆動する容量駆動が開始された後に、階調データに対応するデータ電圧をデータ電圧出力端子に出力する電圧駆動を行う。これにより、電気光学パネルのソース線スイッチがオフからオンになった後のデータ線の電圧低下が、アンプ回路により補われるので、容量駆動におけるデータ電圧の精度低下が抑制される。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１６－８０８０７号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

液晶パネルの形式によっては、その駆動に高い電圧が必要であることから、そのような液晶パネルを駆動する駆動回路には、高耐圧のトランジスターで構成された演算増幅器が用いられている。しかしながら、高耐圧のトランジスターは移動度が低いため、演算増幅器の増幅率と周波数応答特性の両立が難しいという課題がある。例えば、高解像化等に伴って駆動速度を速くするためには演算増幅器の周波数応答特性を高くする必要があるが、演算増幅器の増幅率を保ったまま周波数応答特性を高くすると演算増幅器の消費電力が大きくなってしまう。

【課題を解決するための手段】

【0005】

本開示の一態様は、階調データに対応する第１～第ｎキャパシター駆動電圧（ｎは２以上の整数）を第１～第ｎキャパシター駆動用ノードに出力するキャパシター駆動回路と、電気光学パネルの信号供給線と前記第１～第ｎキャパシター駆動用ノードとの間に配置される第１～第ｎキャパシターを有するキャパシター回路と、前記キャパシター駆動回路を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成される演算増幅器と、前記演算増幅器の出力ノードと前記信号供給線との間に配置される出力キャパシターと、前記演算増幅器の反転入力ノードと前記信号供給線との間に配置されるフィードバックキャパシター回路と、を含み、前記信号供給線に電気的に接続される駆動回路と、前記演算増幅器の前記出力ノードに電気的に接続される耐圧保護回路と、を含むドライバーに関係する。

【0006】

また、本開示の他の態様は、上記のドライバーと、前記電気光学パネルと、を含む電気光学装置に関係する。

【0007】

また、本開示の更に他の態様は、上記のドライバーを含む電子機器に関係する。

【図面の簡単な説明】

【0008】

【図1】電気光学装置の構成例。

【図2】ドライバーの詳細構成例。

【図3】階調データとデータ電圧の関係を説明する図。

【図4】電荷再分配回路の詳細構成例。

【図5】階調データと、低耐圧の駆動回路における電圧との関係を説明する図。

【図6】駆動回路の詳細構成例。

【図7】電荷再分配回路と駆動回路の動作を説明する波形例。

【図8】電気光学パネルの寄生抵抗及び寄生容量を模式的に示す図。

【図9】ドライバーの出力電圧、及び電気光学パネルにおけるデータ線の電圧の過渡的な変化を示す図。

【図10】耐圧保護回路の第１詳細構成例。

【図11】耐圧保護回路の第１詳細構成例における信号波形例。

【図12】耐圧保護回路の第２詳細構成例。

【図13】耐圧保護回路の第２詳細構成例における信号波形例。

【図14】耐圧保護回路の第３詳細構成例。

【図15】制御データの例。

【図16】電子機器の構成例。

【発明を実施するための形態】

【0009】

以下、本開示の好適な実施形態について詳細に説明する。なお、以下に説明する本実施形態は特許請求の範囲に記載された内容を不当に限定するものではなく、本実施形態で説明される構成の全てが必須構成要件であるとは限らない。

【0010】

１．電気光学装置
図１に、電気光学装置の構成例を示す。電気光学装置４００は、ドライバー１００と電気光学パネル２００とを含む。以下では、相展開駆動方式の電気光学装置４００を例に説明するが、これに限定されず、例えば、電気光学装置４００はデマルチプレクス駆動方式であってもよい。

【0011】

ドライバー１００は、電気光学パネル２００の信号供給線にデータ信号を出力することで電気光学パネル２００を駆動する。ドライバー１００は、制御回路４０と、第１～第ｋデータ線駆動回路ＤＤ１～ＤＤｋとを含む。以下ではｋ＝８の場合を例に説明するが、ｋは２以上の整数であればよい。ドライバー１００は、例えば、複数の回路素子が半導体基板に集積された集積回路装置である。図１において、電気光学パネル２００の走査線を駆動する走査線駆動回路の図示を省略している。走査線駆動回路はドライバー１００に含まれてもよいし、ドライバー１００の外部に設けられてもよい。

【0012】

なお、１つの画素に１回に書き込まれる電圧をデータ電圧と呼ぶこととする。そして、複数の画素が時系列的に駆動されるときに、その各画素に対するデータ電圧は時系列的な信号として信号供給線に出力されるが、この信号供給線への信号をデータ信号と呼ぶこととする。

【0013】

制御回路４０は、データ線駆動回路ＤＤ１～ＤＤ８の各データ線駆動回路に対して、対応する階調データを出力する。また制御回路４０は、データ線スイッチを制御する制御信号ＥＮＢＸを、電気光学パネル２００に出力する。

【0014】

データ線駆動回路ＤＤ１～ＤＤ８は、階調データをデータ電圧に変換し、そのデータ電圧を出力電圧ＶＱ１～ＶＱ８として電気光学パネル２００の信号供給線ＳＰＬ１～ＳＰＬ８へ出力する。時系列の階調データに応じて出力電圧ＶＱ１～ＶＱ８が変化していくが、その変化する出力電圧ＶＱ１～ＶＱ８による信号が、上述したデータ信号に相当する。

【0015】

電気光学パネル２００は、第１～第８信号供給線ＳＰＬ１～ＳＰＬ８と、第１～第１２８０データ線スイッチＳＷＥＰ１～ＳＷＥＰ１２８０と、第１～第１２８０データ線ＤＬ１～ＤＬ１２８０と、を含む。データ線はｋ×ｔ本であってよい。ｔは２以上の整数である。ここではＷＸＧＡを例にとり、ｔ＝１６０としている。

【0016】

データ線スイッチＳＷＥＰ１～ＳＷＥＰ１２８０のうちデータ線スイッチＳＷＥＰ（（ｊ－１）×ｋ＋１）～ＳＷＥＰ（ｊ×ｋ）の一端は、信号供給線ＳＰＬ１～ＳＰＬ８に接続される。ｊは１６０以下の整数である。例えば、ｊ＝１の場合にはデータ線スイッチＳＷＥＰ１～ＳＷＥＰ８の一端が信号供給線ＳＰＬ１～ＳＰＬ８に接続される。

【0017】

データ線スイッチＳＷＥＰ１～ＳＷＥＰ１２８０の各々は、例えば、ＴＦＴ等で構成され、制御信号ＥＮＢＸに基づいて制御される。ＴＦＴはThin Film Transistorの略である。例えば、電気光学パネル２００は不図示のスイッチ制御回路を含み、そのスイッチ制御回路が制御信号ＥＮＢＸに基づいてデータ線スイッチＳＷＥＰ１～ＳＷＥＰ１２８０をオン又はオフに制御する。

【0018】

データ線駆動回路ＤＤ１～ＤＤ８が水平走査期間において１６０回の駆動を行い、そのｊ番目の駆動においてデータ線スイッチＳＷＥＰ（（ｊ－１）×ｋ＋１）～ＳＷＥＰ（ｊ×ｋ）がオンであり、それ以外のデータ線スイッチがオフである。これにより、ｊ番目の駆動においてデータ線ＤＬ（（ｊ－１）×ｋ＋１）～ＤＬ（ｊ×ｋ）が駆動される。データ線駆動回路ＤＤ１に着目すると、水平走査期間においてデータ線スイッチＳＷＥＰ１、ＳＷＥＰ２、・・・、ＳＷＥＰ１２７３が順次にオンになり、データ線駆動回路ＤＤ１がデータ線ＤＬ１、ＤＬ２、・・・、ＤＬ１２７３を順次に駆動する。

【0019】

図２は、ドライバーの詳細構成例である。ドライバー１００は、データ線駆動回路１１０と、制御回路４０とを含む。データ線駆動回路１１０は、図１のデータ線駆動回路ＤＤ１～ＤＤ８のうち任意の１つに対応する。

【0020】

データ線駆動回路１１０は、電荷再分配回路６０と、駆動回路７０と、可変容量回路３０と、検出回路５０とを含む。制御回路４０は、処理回路４２と、インターフェース回路４４と、レジスター回路４８とを含む。

【0021】

インターフェース回路４４は、ドライバー１００を制御する表示コントローラー３００とドライバー１００との間のインターフェース処理を行う。インターフェース回路４４は、表示コントローラー３００から受信した階調データＧＤ［９：０］を処理回路４２に出力する。なお、受信される階調データのビット数は任意であってよい。インターフェース回路４４は、例えば、ＬＶＤＳ方式、パラレルＲＧＢ方式又はディスプレイポート方式等の画像インターフェース回路である。ＬＶＤＳは、Low Voltage Differential Signalingの略である。

【0022】

処理回路４２は、ドライバー１００に電源が投入されたときの初期化処理等において、可変容量回路３０の容量値の設定データＣＳＷ［４：０］を決定し、その設定データＣＳＷ［４：０］をレジスター回路４８に記憶させる。処理回路４２は、電気光学パネル２００を駆動する通常動作時において、レジスター回路４８から読み出した設定データＣＳＷ［４：０］により可変容量回路３０の容量値を設定する。また処理回路４２は、階調データＧＤ［９：０］に基づいて、階調データＤＴＨ［１０：０］を電荷再分配回路６０に出力すると共に、階調データＤＴＬ［１０：０］を駆動回路７０に出力する。

【0023】

出力ノードＮＶＱはデータ電圧出力端子ＴＶＱに接続されるノードであり、この出力ノードＮＶＱの電圧を出力電圧ＶＱとする。データ電圧出力端子ＴＶＱの負荷容量を電気光学パネル側容量ＣＰとする。なお、本実施形態における「接続」は電気的な接続である。電気的な接続とは、電気信号が伝達可能に接続されていることであり、電気信号による情報の伝達が可能となる接続である。電気的な接続は能動素子等を介した接続であってもよい。

【0024】

電荷再分配回路６０は、キャパシターを用いた電荷再分配により、階調データＤＴＨ［１０：０］に対応する電荷を出力ノードＮＶＱに供給する。その電荷が可変容量回路３０と電気光学パネル側容量ＣＰに分配されることで、出力電圧ＶＱが、階調データＤＴＨ［１０：０］に対応したデータ電圧となる。電荷再分配回路６０は、電気光学パネル２００を駆動できる高耐圧プロセスの回路素子で構成されている。一例として、電気光学パネル２００が高温ポリシリコン型の液晶パネルである場合、電荷再分配回路６０の電源電圧は１５Ｖ～２０Ｖ程度であり、電荷再分配回路６０は、その電源電圧より高い耐圧の回路素子で構成される。

【0025】

電荷再分配回路６０が出力した電荷に誤差がある、或いは出力ノードＮＶＱの電荷保存がわずかに成り立たない場合、電荷再分配回路６０が出力した電荷による出力電圧ＶＱと、階調データＤＴＨ［１０：０］に対応した目標電圧との間に誤差が生じる。駆動回路７０は、演算増幅器を用いたフィードバック制御により出力電圧ＶＱを目標電圧に補正する。このとき、出力電圧ＶＱと目標電圧の誤差が小さいため、駆動回路７０が出力する電荷が少なくて済む。これを利用して、演算増幅器と出力ノードＮＶＱとの間をキャパシターでＤＣカットしつつ、演算増幅器を低耐圧プロセスの回路素子で構成する。一例として、低耐圧プロセスの耐圧は、高耐圧プロセスの耐圧の１／３～１／１０程度である。駆動回路７０は、低耐圧プロセスの耐圧より低い電源電圧で動作する。

【0026】

可変容量回路３０の容量値決定手法と、可変容量回路３０及び検出回路５０の構成例について説明する。

【0027】

検出回路５０は、所与の検出電圧と出力電圧ＶＱとを比較し、その結果を検出信号ＤＥＴとして出力する。検出回路５０は、例えばコンパレーターである。

【0028】

処理回路４２は、所与のデータ電圧に対応した階調データＤＴＨ［１０：０］をキャパシター駆動回路２０に出力する。このとき、上記所与の検出電圧は、出力電圧ＶＱの期待値である所与のデータ電圧と同じ電圧に設定される。処理回路４２は、設定データＣＳＷ［４：０］の値を順次に変化させることで、可変容量回路３０の容量値を順次に変化させる。処理回路４２は、各容量値における検出信号ＤＥＴに基づいて可変容量回路３０の容量値を決定する。即ち、処理回路４２は、出力電圧ＶＱが所与の検出電圧となる容量値を、検出信号ＤＥＴに基づいて判断し、その容量値の設定データＣＳＷ［４：０］をレジスター回路４８に記憶させる。

【0029】

可変容量回路３０は、第１～第５調整用キャパシターと第１～第５調整用スイッチとを含む。第１調整用スイッチの一端は出力ノードＮＶＱに接続され、他端は第１調整用キャパシターの一端に接続される。第１調整用キャパシターの他端はグランドノードに接続される。第２～第５調整用キャパシターと第２～第５調整用スイッチについても同様である。第１～第５調整用キャパシターの容量値はバイナリに重み付けされている。第１調整用スイッチはＣＳＷ［０］によりオン又はオフに制御される。同様に、第２～第５調整用スイッチはＣＳＷ［１］～ＣＳＷ［４］によりオン又はオフに制御される。

【0030】

以下、電荷再分配回路６０、駆動回路７０、可変容量回路３０及び検出回路５０の詳細を説明する。図３は、階調データとデータ電圧の関係を説明する図である。

【0031】

処理回路４２は、入力された階調データＧＤ［９：０］を階調データＤＴＨ［１０：０］に変換する。具体的には、処理回路４２は、負極性駆動のとき、階調値０～１０２３のＧＤ［９：０］を階調値１０２３～０のＤＴＨ［１０：０］に変換し、正極性駆動のとき、階調値０～１０２３のＧＤ［９：０］を階調値１０２４～２０４７のＤＴＨ［１０：０］に変換する。なお図中のＸＧＤ［９：０］は、ＧＤ［９：０］の各ビットを論理反転したデータである。

【0032】

ＶＳＨ＝０Ｖは、電荷再分配回路６０の低電位側電源電圧である。ＶＤＨ＝１５Ｖは、電荷再分配回路６０の高電位側電源電圧である。電気光学パネル２００の対向電極に供給されるコモン電圧はＶＣ＝７．５Ｖである。画素に供給されるデータ電圧は、負極性駆動において７．５Ｖ～２．５Ｖであり、正極性駆動において７．５Ｖ～１２．５Ｖである。

【0033】

図４は、電荷再分配回路の詳細構成例を示す。なお以下では、キャパシターの容量値を表す符号として、そのキャパシターの符号と同じ符号を用いる。例えばキャパシターＣ１の容量値をＣ１と記載する。

【0034】

キャパシター回路１０は、第１～第ｎキャパシターＣ１～Ｃｎを含む。キャパシター駆動回路２０は、第１～第ｎ駆動回路ＤＲ１～ＤＲｎを含む。以下ではｎ＝１１の例を説明するが、ｎは２以上の整数であればよい。ｎは、階調データＤＴＨ［１０：０］のビット数と同数に設定されればよい。

【0035】

キャパシターＣｉの一端は、出力ノードＮＶＱに接続され、他端は、キャパシター駆動ノードＮＤＲｉに接続される。ｉは１以上でｎ＝１１以下の整数である。キャパシターＣ１～Ｃ１０は、バイナリに重み付けされた容量値を有している。具体的にはキャパシターＣｉの容量値は２^{（ｉ－１）}×Ｃ１である。

【0036】

処理回路４２は、階調データＤＴＨ［１０：０］の第ｉビットＤＴＨ［ｉ－１］を駆動回路ＤＲｉの入力ノードに出力する。駆動回路ＤＲｉは、ビットＤＴＨ［ｉ－１］が第１論理レベルのとき第１電圧レベルのキャパシター駆動電圧をキャパシター駆動ノードＮＤＲｉに出力し、ビットＤＴＨ［ｉ－１］が第２論理レベルのとき第２電圧レベルのキャパシター駆動電圧をキャパシター駆動ノードＮＤＲｉに出力する。例えば、第１論理レベルは“０”であり、第２論理レベルは“１”であり、第１電圧レベルは低電位側電源電圧ＶＳＨであり、第２電圧レベルは高電位側電源電圧ＶＤＨである。駆動回路ＤＲｉは、高耐圧プロセスのトランジスターで構成され、電源電圧ＶＤＨとＶＳＨで動作する。駆動回路ＤＲｉは、例えば、入力された論理レベルを駆動回路ＤＲｉの出力電圧レベルにレベルシフトするレベルシフターと、そのレベルシフターの出力をバッファリングするバッファー回路と、で構成される。

【0037】

駆動回路ＤＲ１～ＤＲ１１がキャパシターＣ１～Ｃ１１を駆動することで、キャパシターＣ１～Ｃ１１と可変容量回路３０と電気光学パネル側容量ＣＰとの間で電荷再分配が生じる。そして、その結果として出力ノードＮＶＱにデータ電圧が出力される。

【0038】

電気光学パネル側容量ＣＰは、データ電圧出力端子ＴＶＱから見える容量の合計である。例えば、電気光学パネル側容量ＣＰは、プリント基板の寄生容量である基板容量ＣＰ１と、電気光学パネル２００内の寄生容量であるパネル容量ＣＰ２と、を加算したものである。プリント基板は、ドライバー１００が実装されると共に電気光学パネル２００に接続される基板である。

【0039】

キャパシターＣ１～Ｃ１１の容量値の合計がＣｔｏｔ＝Ｃ１＋Ｃ２＋・・・＋Ｃ１１であり、可変容量回路３０の容量値がＣＦであるとする。一例としては、Ｃｔｏｔ／（ＣＦ＋ＣＰ）＝２となるようにＣＦが設定される。このとき、ＤＴＨ［１０：０］の最大階調値２０４７において、ＶＱ＝１５Ｖ×｛Ｃｔｏｔ／（Ｃｔｏｔ＋ＣＦ＋ＣＰ）｝＋２．５Ｖ＝１０Ｖ＋２．５Ｖ＝１２．５Ｖとなる。ＤＴＨ［１０：０］の最小階調値０において、ＶＱ＝０Ｖ×｛Ｃｔｏｔ／（Ｃｔｏｔ＋ＣＦ＋ＣＰ）｝＋２．５Ｖ＝０Ｖ＋２．５Ｖ＝２．５Ｖとなる。これにより、図３の例と同じデータ電圧が実現されている。

【0040】

図５は、階調データと、低耐圧の駆動回路における電圧との関係を説明する図である。

【0041】

処理回路４２は、入力された階調データＧＤ［９：０］を階調データＤＴＬ［１０：０］に変換する。ＤＴＬ［１０：０］＝ＤＴＨ［１０：０］である。即ち、処理回路４２は、負極性駆動のとき、階調値０～１０２３のＧＤ［９：０］を階調値１０２３～０のＤＴＬ［１０：０］に変換し、正極性駆動のとき、階調値０～１０２３のＧＤ［９：０］を階調値１０２４～２０４７のＤＴＬ［１０：０］に変換する。

【0042】

ＶＳＬ＝０Ｖは、駆動回路７０の低電位側電源電圧である。ＶＤＬ＝１．８Ｖは、駆動回路７０の高電位側電源電圧である。図３のコモン電圧ＶＣ＝７．５Ｖに対応する電圧は、ＶＣＬ＝０．９Ｖである。負極性駆動において画素に供給されるデータ電圧７．５Ｖ～２．５Ｖに対応する電圧は、０．９Ｖ～０．４Ｖであり、正極性駆動において画素に供給されるデータ電圧７．５Ｖ～１２．５Ｖに対応する電圧は、０．９Ｖ～１．４Ｖである。

【0043】

図６は、駆動回路の詳細構成例である。駆動回路７０は、演算増幅器７１とＤ／Ａ変換回路７２と出力キャパシターＣＱとフィードバックキャパシター回路７４と初期化スイッチＳＷＲとを含む。また、データ線駆動回路１１０は、耐圧保護回路８０を更に含む。

【0044】

Ｄ／Ａ変換回路７２は、階調データＤＴＬ［１０：０］をＤ／Ａ変換電圧ＤＡＱにＤ／Ａ変換し、そのＤ／Ａ変換電圧ＤＡＱを演算増幅器７１の非反転入力ノードＮＡＰに出力する。階調データＤＴＬ［１０：０］とＤ／Ａ変換電圧ＤＡＱの対応は図５で説明した通りである。Ｄ／Ａ変換回路７２は、例えば、電源電圧ＶＤＬとＶＳＬの間を複数の電圧に分圧するラダー抵抗と、その複数の電圧から階調データＤＴＬ［１０：０］に対応した電圧を選択するスイッチ回路と、を含む。

【0045】

演算増幅器７１は、低耐圧プロセスのトランジスターで構成されており、電源電圧ＶＤＬとＶＳＬで動作する。具体的には、電荷再分配回路６０を構成するトランジスターのソースードレイン間距離の長さは、演算増幅器７１を含む駆動回路７０を構成するトランジスターのソースードレイン間距離の長さよりも長い。または、電荷再分配回路６０を構成するトランジスターのゲート絶縁膜の膜厚は、演算増幅器７１を含む駆動回路７０を構成するトランジスターのゲート絶縁膜の膜厚よりも厚い。但し、上記はトランジスターの耐圧を異ならせる構成の一例であって、駆動回路７０を構成するトランジスターの耐圧が、電荷再分配回路６０を構成するトランジスターの耐圧よりも低くなるように、各駆動回路のトランジスターが構成されていればよい。

【0046】

出力キャパシターＣＱの一端は演算増幅器７１の出力ノードＮＡＭＱに接続され、他端はデータ線駆動回路１１０の出力ノードＮＶＱに接続される。フィードバックキャパシター回路７４の一端はデータ線駆動回路１１０の出力ノードＮＶＱに接続され、他端は演算増幅器７１の反転入力ノードＮＡＮに接続される。フィードバックキャパシター回路７４は、出力ノードＮＶＱの電圧ＶＱを反転入力ノードＮＡＮにフィードバックする回路であり、第１フィードバックキャパシターＣｆａと第２フィードバックキャパシターＣｆｂとを含む。

【0047】

第１フィードバックキャパシターＣｆａの一端は演算増幅器７１の反転入力ノードＮＡＮに接続され、他端はデータ線駆動回路１１０の出力ノードＮＶＱに接続される。第２フィードバックキャパシターＣｆｂの一端は演算増幅器７１の反転入力ノードＮＡＮに接続され、他端は低電位側電源電圧ＶＳＬのノードに接続される。第２フィードバックキャパシターＣｆｂの容量は、第１フィードバックキャパシターＣｆａの容量より大きい。なお、第２フィードバックキャパシターＣｆｂの他端は、一定電位が供給される所定電位ノードに接続されていればよい。

【0048】

初期化スイッチＳＷＲの一端は演算増幅器７１の反転入力ノードＮＡＮに接続され、他端は、基準電圧ＶＲＥＦが供給されるノードＮＶＲＥＦに接続される。基準電圧ＶＲＥＦは、ＶＳＬより高くＶＤＬより低い電圧である。ここではＶＲＥＦ＝ＶＣＬ＝０．９Ｖとする。基準電圧ＶＲＥＦは、例えば、ドライバー１００に含まれる不図示の電圧生成回路からノードＮＶＲＥＦに供給される。初期化スイッチＳＷＲは、例えば、Ｎ型トランジスター、Ｐ型トランジスター又はそれらを組み合わせたトランスファーゲートである。

【0049】

図３と図５の例において、出力電圧ＶＱの範囲は１０Ｖであり、Ｄ／Ａ変換電圧ＤＡＱの電圧範囲は１Ｖである。このとき、フィードバックキャパシター回路７４により電圧範囲が１／１０に分圧されればよいので、Ｃｆｂ／Ｃｆａ＝９である。なお、ＣｆｂとＣｆａの比は９に限定されず、電圧範囲の比に応じて適宜に設定されればよい。

【0050】

出力キャパシターＣＱの容量値は、演算増幅器７１の出力電圧ＡＭＱがＶＳＬ～ＶＤＬの範囲内となるように設定されていれば、任意であってよい。例えば、出力キャパシターＣＱの容量値は、キャパシター回路１０と可変容量回路３０と電気光学パネル側容量ＣＰの合計の１～１０倍程度に設定される。一例として、出力キャパシターＣＱの容量値が上記合計の４倍である場合に、出力電圧ＶＱの誤差０．１Ｖを補償するためには、演算増幅器７１の出力電圧ＡＭＱは０．１Ｖ×（５／４）＝０．１２５Ｖだけ変化すればよい。

【0051】

図７は、電荷再分配回路と駆動回路の動作を説明する波形例である。階調データＤＴＨ［１０：０］、ＤＴＬ［１０：０］の階調値が１０２４、１５３５、１０２４と変化したとする。階調値１５３５に対応する目標電圧は１０．０Ｖである。

【0052】

仮に駆動回路７０が無く電荷再分配回路６０のみで駆動した場合において、階調値が１０２４から１５３５になったとき、出力電圧ＶＱが７．５Ｖから９．９Ｖになるとする。目標電圧１０．０Ｖとの差は０．１Ｖである。以下、この場合における駆動回路７０の動作を説明する。

【0053】

Ｄ／Ａ変換回路７２は、階調値が１０２４から１５３５になったとき、Ｄ／Ａ変換電圧ＤＡＱを０．９Ｖから１．１５Ｖにする。出力電圧ＶＱは、電荷再分配回路６０により７．５Ｖから９．９Ｖになるため、演算増幅器７１の反転入力ノードＮＡＮの電圧ＶＦＢは、０．９Ｖから０．９Ｖ＋（９．９Ｖ－７．５Ｖ）／１０＝１．１４Ｖとなる。演算増幅器７１は、ＶＦＢ＝ＤＡＱ＝１．１５Ｖにするために出力電圧ＡＭＱを０．９Ｖから０．９Ｖ＋（１０．０Ｖ－９．９Ｖ）×（５／４）＝１．０２５Ｖにする。これにより、出力電圧ＶＱが目標電圧の１０．０Ｖになり、電圧ＶＦＢが１．１５Ｖになる。

【0054】

図６の耐圧保護回路８０について説明する。図８は、電気光学パネルの寄生抵抗及び寄生容量を模式的に示す図である。ＣＶＬは信号供給線の寄生容量であり、ＲＳＷはデータ線スイッチのオン抵抗である。ＰＸは画素を示し、ＲＧはゲートスイッチのオン抵抗であり、ＣＬＣは液晶セルの寄生容量である。ＣＤＬはデータ線の寄生容量である。ＣＬＣのカップリング先はコモン電圧ＶＣのノードである。ＣＶＬ及びＣＤＬのカップリング先は、周囲に配置される要素に応じて様々であってよい。データ線の電圧をＤＶＬとする。

【0055】

図９は、ドライバーの出力電圧、及び電気光学パネルにおけるデータ線の電圧の過渡的な変化を示す図である。時間ｔ０において電荷再分配回路６０が駆動を開始し、時間ｔ２において駆動期間が終了する。時間ｔ０から時間ｔ１までの期間において、出力電圧ＶＱが前回の電圧から今回の目標電圧ＶＴＧまで変動した後、時間ｔ１から時間ｔ２までの期間において、出力電圧ＶＱが目標電圧ＶＴＧに安定していく。

【0056】

このとき、電荷再分配回路６０はキャパシターを用いた電荷再分配によって出力ノードＮＶＱに急速に電荷を供給することで、出力電圧ＶＱを急速に立ち上げ可能である。一方、出力ノードＮＶＱからデータ線への電荷移動は、上述した寄生抵抗及び寄生容量による時定数の影響を受けるので、電荷再分配回路６０から出力ノードＮＶＱへの電荷供給に比べると緩やかである。このため、データ線の電圧ＤＶＬは、ドライバー１００の出力電圧ＶＱに比べると緩やかに上昇する。この電荷移動の差によって、出力電圧ＶＱは一時的に目標電圧ＶＴＧをオーバーシュートし、その後に目標電圧ＶＴＧに収束していく。オーバーシュートしたときの電圧をＶＯＳとする。

【0057】

図７では上記のオーバーシュートを考慮していないが、オーバーシュートを考慮した場合には、出力キャパシターＣＱのカップリングにより演算増幅器７１の出力ノードＮＡＭＱの電圧が一時的に電源電圧ＶＤＬを超える可能性がある。例えば図７の例では演算増幅器７１の出力電圧ＡＭＱが０．９Ｖ又は１．０２５Ｖであるが、電圧ＶＱのオーバーシュートによって、過渡的に０．９Ｖ又は１．０２５Ｖより高い電圧となる。演算増幅器７１の出力電圧ＡＭＱが電源電圧ＶＤＬ＝１．８Ｖに近いほど、過渡的に電源電圧ＶＤＬ＝１．８Ｖを超える可能性が高くなる。そして、その電圧が演算増幅器７１の出力トランジスター等の耐圧を超えると、演算増幅器７１の出力トランジスター等が破壊されてしまう。また、低耐圧側の電圧範囲に対して、高耐圧側の出力電圧ＶＱの電圧範囲は１０倍程度あることから、大きな電圧変動が出力キャパシターＣＱを介して演算増幅器７１の出力ノードＮＡＭＱに入力されやすい。演算増幅器７１は低耐圧プロセスで形成されることから、耐圧破壊に至る可能性が高くなる。

【0058】

また、出力電圧ＶＱが下がる場合には、出力電圧ＶＱが目標電圧よりもアンダーシュートすることで演算増幅器７１の出力ノードＮＡＭＱの電圧が低電位側電源電圧ＶＳＬよりも下がり、同様に演算増幅器７１の耐圧を超える可能性がある。

【0059】

図６のように演算増幅器７１の出力ノードＮＡＭＱに耐圧保護回路８０を設けたことで、過渡的に出力電圧ＶＱのオーバーシュート又はアンダーシュートが生じた場合であっても、演算増幅器７１の出力ノードＮＡＭＱの電圧を演算増幅器７１の耐圧を超えないように制限できる。

【0060】

本実施形態において、ドライバー１００は、キャパシター駆動回路２０とキャパシター回路１０と駆動回路７０とを含む。キャパシター駆動回路２０は、階調データＤＴＨ［１０：０］に対応する第１～第ｎキャパシター駆動電圧を第１～第ｎキャパシター駆動用ノードＮＤＲ１～ＮＤＲｎに出力する。ｎは２以上の整数である。キャパシター回路１０は、電気光学パネル２００の信号供給線と、第１～第ｎキャパシター駆動用ノードＮＤＲ１～ＮＤＲｎとの間に配置される第１～第ｎキャパシターＣ１～Ｃｎを有する。駆動回路７０は、演算増幅器７１と出力キャパシターＣＱとフィードバックキャパシター回路７４とを含み、信号供給線に電気的に接続される。演算増幅器７１は、キャパシター駆動回路２０を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成される。出力キャパシターＣＱは、演算増幅器７１の出力ノードＮＡＭＱと信号供給線との間に配置される。フィードバックキャパシター回路７４は、演算増幅器７１の反転入力ノードＮＡＮと信号供給線との間に配置される。

【0061】

本実施形態によれば、演算増幅器７１の出力ノードＮＡＭＱと信号供給線が出力キャパシターＣＱによりカップリングされ、演算増幅器７１の反転入力ノードＮＡＮと信号供給線がフィードバックキャパシター回路７４によりカップリングされる。これにより、演算増幅器７１と信号供給線がＤＣ的に非接続になるので、演算増幅器７１を、キャパシター駆動回路２０を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成できる。

【0062】

また、演算増幅器７１を、キャパシター駆動回路２０を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成することで、演算増幅器７１を高い移動度のトランジスターで構成できる。これにより、演算増幅器の増幅率と周波数応答特性を両立できる。例えば、高解像化等に伴って駆動速度を速くするためには演算増幅器の周波数応答特性を高くする必要があるが、演算増幅器の増幅率を保ったまま周波数応答特性を高くでき、演算増幅器の消費電力を抑えることが可能になる。

【0063】

また本実施形態では、ドライバー１００は、演算増幅器７１の出力ノードＮＡＭＱに電気的に接続される耐圧保護回路８０を、含む。

【0064】

本実施形態によれば、信号供給線から出力キャパシターＣＱを介して演算増幅器７１の出力ノードＮＡＭＱに過渡的に加わる電圧によって、演算増幅器７１を構成する回路素子に耐圧を超える電圧が加わらないように、演算増幅器７１の出力ノードＮＡＭＱの電圧を制限できる。例えば、耐圧保護回路８０は、出力ノードＮＡＭＱの電圧が高電位側電源電圧ＶＤＬを超えないように、又は低電位側電源電圧ＶＳＬを下回らないように、制限する。或いは、耐圧保護回路８０は、出力ノードＮＡＭＱの電圧がＶＤＬ＋Δを超えないように、又はＶＳＬ－Δを下回らないように、制限する。Δは、耐圧を考慮して適宜に設定されればよい。

【0065】

また本実施形態では、フィードバックキャパシター回路７４は、第１フィードバックキャパシターＣｆａと第２フィードバックキャパシターＣｆｂとを含む。第１フィードバックキャパシターＣｆａは、演算増幅器７１の反転入力ノードＮＡＮと信号供給線との間に設けられる。第２フィードバックキャパシターＣｆｂの一端が、演算増幅器７１の反転入力ノードＮＡＮに接続される。

【0066】

本実施形態によれば、第１フィードバックキャパシターＣｆａと第２フィードバックキャパシターＣｆｂにより信号供給線の電圧が分圧されて演算増幅器７１の反転入力ノードＮＡＮにフィードバックされる。これにより、信号供給線の電圧よりも低い電圧が演算増幅器７１の反転入力ノードＮＡＮに印加されるので、演算増幅器７１を、キャパシター駆動回路２０を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成できる。

【0067】

２．耐圧保護回路の詳細構成例
図１０は、耐圧保護回路の第１詳細構成例である。耐圧保護回路８０は、第１ダイオードＤＩ１と第２ダイオードＤＩ２とを含む。

【0068】

第１ダイオードＤＩ１のアノードは、演算増幅器７１の出力ノードＮＡＭＱに接続され、カソードは、高電位側電源電圧ＶＤＬのノードに接続される。高電位側電源電圧ＶＤＬのノードを第１電源ノードとも呼ぶ。第１電源ノードは、不図示の電圧生成回路等から演算増幅器７１等に対して高電位側電源電圧ＶＤＬを供給するためのノードである。第２ダイオードＤＩ２のアノードは、低電位側電源電圧ＶＳＬのノードに接続され、カソードは、演算増幅器７１の出力ノードＮＡＭＱに接続される。低電位側電源電圧ＶＳＬを第２電源ノードとも呼ぶ。第２電源ノードは、不図示の電圧生成回路等から演算増幅器７１等に対して低電位側電源電圧ＶＳＬを供給するためのノードである。

【0069】

図１１は、耐圧保護回路の第１詳細構成例における信号波形例である。水平走査期間が開始された後の初期化期間において、フィードバックキャパシター回路７４及びキャパシター回路１０のキャパシターの電荷が初期化される。初期化期間において、制御回路４０は、ＤＴＨ［１０：０］＝ＤＴＬ［１０：０］＝１０２４を出力し、且つ初期化スイッチＳＷＲをオンにする。電圧安定後においては、Ｄ／Ａ変換電圧ＤＡＱは０．９Ｖであり、出力電圧ＶＱは７．５Ｖである。

【0070】

次に、プリチャージ期間においてデータ線駆動回路１１０が信号供給線及びデータ線をプリチャージする。ここではプリチャージ電圧が、最低階調値に対応した２．５Ｖであるとする。プリチャージ期間において、制御回路４０は、ＤＴＨ［１０：０］＝ＤＴＬ［１０：０］＝０を出力する。電圧安定後においては、Ｄ／Ａ変換電圧ＤＡＱは０．４Ｖであり、出力電圧ＶＱは２．５Ｖである。

【0071】

次に、最初の画素の駆動期間において、データ線駆動回路１１０が画素を駆動する。ここでは、出力電圧ＶＱが、正極性駆動の最大階調値２０４７に対応した１２．５Ｖであるとする。駆動期間において、制御回路４０は、ＤＴＨ［１０：０］＝ＤＴＬ［１０：０］＝２０４７を出力する。電圧安定後においては、Ｄ／Ａ変換電圧ＤＡＱは１．４Ｖであり、出力電圧ＶＱは１２．５Ｖである。しかし、Ａ１に示すように、過渡的には出力電圧ＶＱが目標電圧１２．５Ｖよりもオーバーシュートするため、演算増幅器７１の出力ノードＮＡＭＱの電圧ＡＭＱが、演算増幅器７１の高電位側電源電圧ＶＤＬ＝１．８Ｖを超える可能性がある。

【0072】

Ａ２に示すように、本実施形態では第１ダイオードＤＩ１が電圧ＡＭＱを１．８Ｖ＋Δ以下に制限することで、演算増幅器７１を保護できる。ここでのΔは、第１ダイオードＤＩ１の順方向電圧である。

【0073】

図１１には、次の画素の駆動期間において、出力電圧ＶＱが、最小階調値０に対応した２．５Ｖである例を示している。例えば、ドット反転駆動においては、このような階調変化が生じうる。駆動期間において、制御回路４０は、ＤＴＨ［１０：０］＝ＤＴＬ［１０：０］＝０を出力する。電圧安定後においては、Ｄ／Ａ変換電圧ＤＡＱは０．４Ｖであり、出力電圧ＶＱは２．５Ｖである。しかし、過渡的には出力電圧ＶＱが目標電圧２．５Ｖよりもアンダーシュートする。このため、演算増幅器７１の出力ノードＮＡＭＱの電圧ＡＭＱが、演算増幅器７１の低電位側電源電圧ＶＳＬ＝０Ｖを下回る可能性がある。

【0074】

本実施形態では第２ダイオードＤＩ２が電圧ＡＭＱを０Ｖ－Δ以下に制限することで、演算増幅器７１を保護できる。ここでのΔは、第２ダイオードＤＩ２の順方向電圧である。なお、フレーム反転駆動又はライン反転駆動においては、正極性駆動の階調範囲が１０２４～２０４７であるため、階調値２０４７から０への変化は生じない。但し、負極性駆動においてＶＱ＝０．９ＶからＶＱ＝２．５Ｖに変化する場合などに、同様なアンダーシュートが生じる可能性がある。

【0075】

なお、図７で説明したように電荷再分配回路６０による駆動において電荷の誤差がなければアンプの出力ＡＭＱは変化しない。ここでは、電荷再分配回路６０による駆動において電荷の誤差があり、アンプの出力ＡＭＱが変化すると仮定している。変化の大きさは電荷誤差に依存するので、一度の階調変化でアンプの出力ＡＭＱが電源電圧に近づくとは限らない。しかし、例えば正の電荷誤差が数回続くことで、累積的にアンプの出力ＡＭＱが上昇していき、図１１の波形と同様な状況となる。また、負の電荷誤差が数回続く場合には、累積的にアンプの出力ＡＭＱが低下していく。

【0076】

本実施形態において、耐圧保護回路８０は、第１ダイオードＤＩ１と第２ダイオードＤＩ２とを含む。第１ダイオードＤＩ１は、演算増幅器７１の出力ノードＮＡＭＱと演算増幅器７１の高電位側の第１電源ノードとの間に配置され、出力ノードＮＡＭＱから第１電源ノードへの方向を順方向とする。第２ダイオードＤＩ２は、演算増幅器７１の低電位側の第２電源ノードと演算増幅器７１の出力ノードＮＡＭＱとの間に配置され、第２電源ノードから出力ノードＮＡＭＱへの方向を順方向とする。

【0077】

本実施形態によれば、演算増幅器７１の出力ノードＮＡＭＱから演算増幅器７１の高電位側の第１電源ノードへの方向を順方向とする第１ダイオードＤＩ１が設けられたことで、出力ノードＮＡＭＱの電圧がＶＤＬ＋Δ以下に制限される。また、演算増幅器７１の低電位側の第２電源ノードから演算増幅器７１の出力ノードＮＡＭＱへの方向を順方向とする第２ダイオードＤＩ２が設けられたことで、出力ノードＮＡＭＱの電圧がＶＳＬ－Δ以上に制限される。これにより、演算増幅器７１が耐圧保護される。

【0078】

図１２は、耐圧保護回路の第２詳細構成例である。耐圧保護回路８０は、第１スイッチＳＷＶＤと第２スイッチＳＷＶＳと第３スイッチＳＷＶＲとを含む。各スイッチは、例えば、Ｎ型トランジスター、Ｐ型トランジスター又はそれらを組み合わせたトランスファーゲートである。

【0079】

第１スイッチＳＷＶＤの一端は、高電位側電源電圧ＶＤＬのノードである第１電源ノードに接続され、他端は、演算増幅器７１の出力ノードＮＡＭＱに接続される。第２スイッチＳＷＶＳの一端は、低電位側電源電圧ＶＳＬのノードである第２電源ノードに接続され、他端は、演算増幅器７１の出力ノードＮＡＭＱに接続される。第３スイッチＳＷＶＲの一端は、基準電圧ＶＲＥＦのノードに接続され、他端は、演算増幅器７１の出力ノードＮＡＭＱに接続される。基準電圧ＶＲＥＦのノードを第３電源ノードとも呼ぶ。第３電源ノードには、不図示の電圧生成回路等から基準電圧ＶＲＥＦが供給される。

【0080】

制御回路４０は、第１スイッチＳＷＶＤをオン又はオフに制御する制御信号ＣＳＤを、第１スイッチＳＷＶＤへ出力する。制御回路４０は、第２スイッチＳＷＶＳをオン又はオフに制御する制御信号ＣＳＳを、第２スイッチＳＷＶＳへ出力する。制御回路４０は、第３スイッチＳＷＶＲをオン又はオフに制御する制御信号ＣＳＲを、第３スイッチＳＷＶＲへ出力する。

【0081】

図１３は、耐圧保護回路の第２詳細構成例における信号波形例である。初期化、プリチャージ及び画素駆動における、階調データＤＴＨ［１０：０］、Ｄ／Ａ変換電圧ＤＡＱ及び出力電圧ＶＱの波形は、図１１と同様である。

【0082】

制御回路４０は、階調データＤＴＨ［１０：０］を変化させるタイミングから所与の期間において、スイッチＳＷＶＤ、ＳＷＶＲ、ＳＷＶＳをオンさせる。所与の期間の長さは、階調データが変化してから次に変化するまでの期間の長さより、短い。変化前の階調データをＤＴＨ１とし、変化後の階調データをＤＴＨ２とし、変化の閾値をＳＨとし、ＳＨ＞０であるとする。制御回路４０は、ＳＨ＜ＤＴＨ２－ＤＴＨ１であるとき第１スイッチＳＷＶＤをオンさせ、ＤＴＨ２－ＤＴＨ１＜－ＳＨであるとき第２スイッチＳＷＶＳをオンさせ、（ＤＴＨ２－ＤＴＨ１の絶対値）≦ＳＨであるとき第３スイッチＳＷＶＲをオンさせる。閾値ＳＨは、一例としては階調範囲の１／２より大きい。階調範囲が０～２０４７であるとき、閾値ＳＨは１０２４より大きく、例えばＳＨ＝１０２４×０．６である。ＳＨ＝１０２４×０．６は、出力電圧ＶＱの電圧範囲１０Ｖに対して、６Ｖの電圧変化を閾値とすることと同じである。

【0083】

図１３において、制御信号ＣＳＤ、ＣＳＲ、ＣＳＳがハイレベルのとき、対応するスイッチＳＷＶＤ、ＳＷＶＲ、ＳＷＶＳがオンであるとする。初期化開始において、階調データＤＴＨ［１０：０］が０から１０２４に変化するとき、及びプリチャージ開始において階調データＤＴＨ［１０：０］が１０２４から０に変化するとき、制御回路４０は、階調データが変化するタイミングから所与の期間において第３スイッチＳＷＶＲをオンさせる。この期間において演算増幅器７１の出力ノードＮＡＭＱが基準電圧ＶＲＥＦとなる。ここではＶＲＥＦ＝ＶＣＬ＝０．９Ｖの例を示す。

【0084】

画素駆動の開始において、階調データＤＴＨ［１０：０］が０から２０４７に変化するとき、制御回路４０は、階調データが変化するタイミングから所与の期間において第１スイッチＳＷＶＤをオンさせる。図１３のＢ１に示すように、耐圧保護回路８０を設けない場合には演算増幅器７１の出力ノードＮＡＭＱの電圧ＡＭＱが高電位側電源電圧ＶＤＬ＝１．８Ｖを超える可能性がある。Ｂ２に示すように、本実施形態によれば、所与の期間において演算増幅器７１の出力ノードＮＡＭＱが高電位側電源電圧ＶＤＬ＝１．８Ｖに制限される。

【0085】

次の画素駆動の開始において、階調データＤＴＨ［１０：０］が２０４７から０に変化するとき、制御回路４０は、階調データが変化するタイミングから所与の期間において第２スイッチＳＷＶＳをオンさせる。耐圧保護回路８０を設けない場合には演算増幅器７１の出力ノードＮＡＭＱの電圧ＡＭＱが低電位側電源電圧ＶＳＬ＝０Ｖを下回る可能性がある。本実施形態によれば、所与の期間において演算増幅器７１の出力ノードＮＡＭＱが低電位側電源電圧ＶＳＬ＝０Ｖに制限される。

【0086】

なお、スイッチをオンさせる所与の期間の長さは、階調変化の大きさに関わらず一定であってもよいし、階調変化の大きさに応じて変化させてもよい。例えば、（ＤＴＨ２－ＤＴＨ１の絶対値）≦ＳＨであるとき、所与の期間は第１期間であり、（ＤＴＨ２－ＤＴＨ１の絶対値）＞ＳＨであるとき、所与の期間は、第１期間より長い第２期間であってもよい。図１３には、階調変化の大きさに応じて所与の期間の長さが変化する例を示した。

【0087】

図１２と図１３においては耐圧保護回路８０が第３スイッチＳＷＶＲを含む例を示したが、耐圧保護回路８０が第３スイッチＳＷＶＲを含まなくてもよい。その場合も、第１スイッチＳＷＶＤ及び第２スイッチＳＷＶＳに関する制御は上記と同様である。

【0088】

図７で説明したように電荷再分配回路６０による駆動において電荷の誤差がなければアンプの出力ＡＭＱは変化しない。ここでは、電荷再分配回路６０による駆動において電荷の誤差があり、アンプの出力ＡＭＱが変化すると仮定している。変化の大きさは電荷誤差に依存するので、一度の階調変化でアンプの出力ＡＭＱが電源電圧に近づくとは限らない。しかし、例えば正の電荷誤差が数回続くことで、累積的にアンプの出力ＡＭＱが上昇していき、図１３の波形と同様な状況となる。また、負の電荷誤差が数回続く場合には、累積的にアンプの出力ＡＭＱが低下していく。

【0089】

本実施形態において、ドライバー１００は制御回路４０を含む。耐圧保護回路８０は、第１スイッチＳＷＶＤと第２スイッチＳＷＶＳとを含む。第１スイッチＳＷＶＤは、演算増幅器７１の出力ノードＮＡＭＱと演算増幅器７１の高電位側の第１電源ノードとの間に配置される。第２スイッチＳＷＶＳは、演算増幅器７１の低電位側の第２電源ノードと演算増幅器７１の出力ノードＮＡＭＱとの間に配置される。制御回路４０は、第１スイッチＳＷＶＤ及び第２スイッチＳＷＶＳをオン又はオフに制御する。

【0090】

本実施形態によれば、演算増幅器７１の出力ノードＮＡＭＱと演算増幅器７１の高電位側の第１電源ノードとの間に第１スイッチＳＷＶＤを設けたことで、出力ノードＮＡＭＱを高電位側電源電圧ＶＤＬに制限可能になる。また、演算増幅器７１の低電位側の第２電源ノードと演算増幅器７１の出力ノードＮＡＭＱとの間に第２スイッチＳＷＶＳを設けたことで、出力ノードＮＡＭＱを低電位側電源電圧ＶＳＬに制限可能になる。

【0091】

また、本実施形態では、制御回路４０は、前回の駆動期間における階調データＤＴＨ１から、今回の駆動期間における階調データＤＴＨ２への変化方向に応じて、第１スイッチＳＷＶＤをオンする、又は第２スイッチＳＷＶＳをオンする。

【0092】

前回の駆動期間における階調データＤＴＨ１から、今回の駆動期間における階調データＤＴＨ２への変化方向に応じて、出力電圧ＶＱがオーバーシュートするかアンダーシュートするか決まる。本実施形態によれば、上記変化方向に応じて第１スイッチＳＷＶＤをオンすることで、出力電圧ＶＱがオーバーシュートしたときの演算増幅器７１の耐圧保護を行う。即ち、演算増幅器７１の出力ノードＮＡＭＱがＶＤＬ＝１．８Ｖを超えないように制限される。また、上記変化方向に応じて第２スイッチＳＷＶＳをオンすることで、出力電圧ＶＱがアンダーシュートしたときの演算増幅器７１の耐圧保護を行うことができる。即ち、演算増幅器７１の出力ノードＮＡＭＱがＶＳＬ＝０Ｖを下回らないように制限される。

【0093】

また本実施形態では、制御回路４０は、キャパシター駆動回路２０の駆動開始タイミングから所与の期間の間、第１スイッチＳＷＶＤ及び第２スイッチＳＷＶＳの一方のスイッチをオンにし、所与の期間の経過後、一方のスイッチをオフにする。

【0094】

キャパシター駆動回路２０の駆動開始タイミングにおいて出力電圧ＶＱがオーバーシュート又はアンダーシュートする可能性があり、その後に出力電圧ＶＱが目標電圧に収束していく。本実施形態によれば、キャパシター駆動回路２０の駆動開始タイミングから所与の期間の間、第１スイッチＳＷＶＤ及び第２スイッチＳＷＶＳの一方のスイッチがオンされることで、出力電圧ＶＱがオーバーシュート又はアンダーシュートする可能性がある期間において演算増幅器７１の耐圧保護を実施できる。

【0095】

また本実施形態では、耐圧保護回路８０は、第３スイッチＳＷＶＲを含む。第３スイッチＳＷＶＲは、演算増幅器７１の出力ノードＮＡＭＱと、第１電源ノードの電位と第２電源ノードの電位との間の電位の第３電源ノードとの間に配置される。制御回路４０は、第１スイッチＳＷＶＤ、第２スイッチＳＷＶＳ及び第３スイッチＳＷＶＲをオン又はオフに制御する。

【0096】

本実施形態によれば、演算増幅器７１の出力ノードＮＡＭＱと第３電源ノードとの間に第３スイッチＳＷＶＲを設けたことで、出力ノードＮＡＭＱを第３電源ノードの電位に設定可能になる。例えば、制御回路４０は、前回の駆動期間における階調データＤＴＨ１から、今回の駆動期間における階調データＤＴＨ２への変化の大きさが閾値以下であるとき、所与の期間において第３スイッチＳＷＶＲをオンにしてもよい。

【0097】

図１４は、耐圧保護回路の第３詳細構成例である。耐圧保護回路８０は、第２キャパシター回路８１と第２キャパシター駆動回路８２とを含む。また、耐圧保護回路８０は、レベルシフターＬＳＷ１、ＬＳＷ２を含んでもよい。

【0098】

第２キャパシター回路８１は、第１～第ｍ保護用キャパシターＣＷ１～ＣＷｍを含む。第２キャパシター駆動回路８２は、第１～第ｍ保護用駆動回路ＤＲＷ１～ＤＲＷ２を含む。図１４にはｍ＝２の例を示すが、ｍは１以上でｎより小さい整数であればよい。

【0099】

保護用キャパシターＣＷｓの一端は、演算増幅器７１の出力ノードＮＡＭＱに接続され、他端は、保護用キャパシター駆動ノードＮＤＲＷｓに接続される。ｓは１以上でｍ＝２以下の整数である。保護用キャパシターＣＷ１～ＣＷ２は、バイナリに重み付けされた容量値を有している。具体的には保護用キャパシターＣＷｓの容量値は２^{（ｓ－１）}×ＣＷ１である。

【0100】

制御回路４０は、制御データＤＷ［１：０］の第ｓビットＤＷ［ｓ－１］の信号をレベルシフターＬＳＷｓへ出力する。レベルシフターＬＳＷｓは、第ｓビットＤＷ［ｓ－１］の信号を保護用駆動回路ＤＲＷｓの電源レベルにレベルシフトする。保護用駆動回路ＤＲＷｓは、高耐圧プロセスのトランジスターで構成され、電荷再分配回路６０と同じ電源電圧ＶＤＨとＶＳＨで動作する。レベルシフターＬＳＷｓは、ビットＤＷ［ｓ－１］が第１論理レベルのとき、高電位側電源電圧ＶＤＨの保護用キャパシター駆動電圧を保護用キャパシター駆動ノードＮＤＲＷｓへ出力し、ビットＤＷ［ｓ－１］が第２論理レベルのとき、低電位側電源電圧ＶＳＨの保護用キャパシター駆動電圧を保護用キャパシター駆動ノードＮＤＲＷｓへ出力する。例えば、第１論理レベルは“０”であり、第２論理レベルは“１”である。保護用駆動回路ＤＲＷｓは、例えば、レベルシフターＬＳＷｓの出力をバッファリングするバッファー回路である。

【0101】

保護用駆動回路ＤＲＷ１～ＤＲＷ２が保護用キャパシターＣＷ１～ＣＷ２を駆動することで、演算増幅器７１の出力ノードＮＡＭＱに電荷が注入される、又は演算増幅器７１の出力ノードＮＡＭＱから電荷が排出される。

【0102】

図１５に、制御データの例を示す。制御データＤＷ［１：０］の第２ビットＤＷ［１］は、階調データＤＴＨ［１０：０］の最上位ビットである第１１ビットＤＴＨ［１０］の反転信号である。制御データＤＷ［１：０］の第１ビットＤＷ［０］は、階調データＤＴＨ［１０：０］の第１０ビットＤＴＨ［９］の反転信号である。

【0103】

例えば、階調データＤＴＨ［１０：０］が０から２０４７に変化した場合、ＤＴＨ［１０：９］は“００”から“１１”に変化する。このとき、制御回路４０は、同じタイミングで制御データＤＷ［１：０］を“１１”から“００”に変化させる。これにより、演算増幅器７１の出力ノードＮＡＭＱから電荷が排出される。図１１で説明したように、階調データが正方向に変化したとき演算増幅器７１の出力ノードＮＡＭＱの電圧が高電位側電源電圧ＶＤＬを超える可能性があるが、出力ノードＮＡＭＱから電荷が排出されることで出力ノードＮＡＭＱの電圧変化を抑制できる。

【0104】

或いは、階調データＤＴＨ［１０：０］が２０４７から０に変化した場合、ＤＴＨ［１０：９］は“１１”から“００”に変化する。このとき、制御回路４０は、同じタイミングで制御データＤＷ［１：０］を“００”から“１１”に変化させる。これにより、演算増幅器７１の出力ノードＮＡＭＱに電荷が注入される。図１１で説明したように、階調データが負方向に変化したとき演算増幅器７１の出力ノードＮＡＭＱの電圧が低電位側電源電圧ＶＳＬを下回る可能性があるが、出力ノードＮＡＭＱに電荷が注入されることで出力ノードＮＡＭＱの電圧変化を抑制できる。以上のようにして、演算増幅器７１が耐圧保護される。

【0105】

なお、保護用キャパシターＣＷ１～ＣＷ２の容量値は、耐圧保護回路８０により補償したい電圧変化の大きさ、演算増幅器７１の出力ノードＮＡＭＱから出力キャパシターＣＱを介して見える容量の大きさ、及び保護用駆動回路ＤＲＷ１～ＤＲＷ２の電源電圧ＶＤＨ等に応じて、適宜に決定されればよい。出力ノードＮＡＭＱから出力キャパシターＣＱを介して見える容量は、図１４の例では、電荷再分配回路６０のキャパシターＣ１～Ｃ１１、可変容量回路３０、及び電気光学パネル側容量ＣＰである。一例として、耐圧保護回路８０により補償したい電圧変化が±５０ｍＶであり、演算増幅器７１の出力ノードＮＡＭＱから出力キャパシターＣＱを介して見える容量の大きさが３０ｐＦであるとする。このとき、耐圧保護回路８０が補償する電荷は（５０ｍＶ×２）×３０ｐＦ＝３ｐＣである。保護用駆動回路ＤＲＷ１～ＤＲＷ２の電源電圧を１５Ｖとすると、ＣＷ１＋ＣＷ２＝３ｐＣ／１５Ｖ＝０．２ｐＦ程度であればよい。

【0106】

本実施形態において、ドライバー１００は、第２キャパシター駆動回路８２と第２キャパシター回路８１とを含む。第２キャパシター駆動回路８２は、階調データに対応する第１～第ｍ保護用キャパシター駆動電圧を第１～第ｍ保護用キャパシター駆動用ノードＮＤＲＷ１～ＮＤＲＷｍに出力する。第２キャパシター回路８１は、演算増幅器７１の出力ノードＮＡＭＱと第１～第ｍ保護用キャパシター駆動用ノードＮＤＲＷ１～ＮＤＲＷｍとの間に配置される第１～第ｍ保護用キャパシターＣＷ１～ＣＷｍを、含む。

【0107】

本実施形態によれば、第１～第ｍ保護用キャパシター駆動電圧を第１～第ｍ保護用キャパシター駆動用ノードＮＤＲＷ１～ＮＤＲＷｍに出力することで、第１～第ｍ保護用キャパシターＣＷ１～ＣＷｍから演算増幅器７１の出力ノードＮＡＭＱに電荷が注入される、又は、演算増幅器７１の出力ノードＮＡＭＱから第１～第ｍ保護用キャパシターＣＷ１～ＣＷｍに電荷が排出される。これにより、演算増幅器７１の出力ノードＮＡＭＱの電圧変化を抑制可能になり、演算増幅器７１の耐圧保護が可能になる。

【0108】

また本実施形態では、ドライバー１００は制御回路４０を含む。制御回路４０は、階調データＤＴＨ［１０：０］の上位ビットに基づいて第２キャパシター駆動回路８２を制御する。

【0109】

出力電圧ＶＱが大きくオーバーシュート又はアンダーシュートするのは、階調データＤＴＨ［１０：０］の変化が大きい場合である。階調データＤＴＨ［１０：０］の上位ビットに基づいて第２キャパシター駆動回路８２が制御されることで、階調データＤＴＨ［１０：０］の変化が大きい場合に、演算増幅器７１の出力ノードＮＡＭＱに電荷が注入される、又は演算増幅器７１の出力ノードＮＡＭＱから電荷が排出される。

【0110】

また本実施形態では、制御回路４０は、前回の駆動期間における階調データＤＴＨ［１０：０］から、今回の駆動期間における階調データＤＴＨ［１０：０］への変化方向に応じて、第２キャパシター駆動回路８２を制御する。

【0111】

前回の駆動期間における階調データから、今回の駆動期間における階調データへの変化方向に応じて、出力電圧ＶＱがオーバーシュートするかアンダーシュートするか決まる。本実施形態によれば、上記変化方向に応じて第２キャパシター駆動回路８２を制御することで、出力電圧ＶＱがオーバーシュートしたときの演算増幅器７１の耐圧保護と、出力電圧ＶＱがアンダーシュートしたときの演算増幅器７１の耐圧保護を行うことが可能になる。

【0112】

なお、本実施形態の例では、制御データＤＷ［１：０］は、階調データＤＴＨ［１０：０］の上位ビットＤＴＨ［１０：９］の反転論理である。即ち、階調データＤＴＨ［１０：０］が正方向に変化したとき、制御データＤＷ［１：０］は負方向に変化し、階調データＤＴＨ［１０：０］が負方向に変化したとき、制御データＤＷ［１：０］は正方向に変化する。

【0113】

３．電子機器
図１６は、本実施形態のドライバーを含む電子機器の構成例である。本実施形態の電子機器として、表示装置を搭載する種々の電子機器を想定できる。例えば、電子器機は、プロジェクター、テレビション装置、情報処理装置、携帯型情報端末、カーナビゲーションシステム、又は携帯型ゲーム端末等である。

【0114】

電子機器５００は、電気光学装置４００、表示コントローラー３００と、処理装置３１０と、記憶部３２０と、ユーザーインターフェース部３３０と、データインターフェース部３４０とを含む。電気光学装置４００は、ドライバー１００と電気光学パネル２００とを含む。

【0115】

電気光学パネル２００は例えばマトリックス型の液晶表示パネルである。或は、電気光学パネル２００は自発光素子を用いたＥＬ表示パネルであってもよい。ＥＬはElectro-Luminescenceの略である。ユーザーインターフェース部３３０は、ユーザーからの種々の操作を受け付けるインターフェース部である。ユーザーインターフェース部３３０は、例えば、ボタン、マウス、キーボード、又は電気光学パネル２００に装着されたタッチパネル等で構成される。データインターフェース部３４０は、画像データ又は制御データの入出力を行うインターフェース部である。データインターフェース部３４０は、例えば、ＵＳＢ等の有線通信インターフェース、或いは、無線ＬＡＮ等の無線通信インターフェースである。記憶部３２０は、データインターフェース部３４０から入力された画像データを記憶する。或は、記憶部３２０は、処理装置３１０又は表示コントローラー３００のワーキングメモリーとして機能する。処理装置３１０は、電子機器の各部の制御処理や種々のデータ処理を行う。処理装置３１０は、例えば、ＣＰＵ又はマイクロコンピューター等のプロセッサーである。表示コントローラー３００はドライバー１００の制御処理を行う。例えば、表示コントローラー３００は、データインターフェース部３４０又は記憶部３２０から転送された画像データを、ドライバー１００が受け付け可能な形式に変換し、その変換された画像データをドライバー１００へ出力する。ドライバー１００は、表示コントローラー３００から転送された画像データに基づいて電気光学パネル２００を駆動する。

【0116】

なお、上記のように本実施形態について詳細に説明したが、本開示の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本開示の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本開示の範囲に含まれる。また、データ線駆動回路、制御回路、ドライバー、電気光学パネル、電気光学装置及び電子機器等の構成及び動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

【符号の説明】

【0117】

１０…キャパシター回路、２０…キャパシター駆動回路、３０…可変容量回路、４０…制御回路、４２…処理回路、４４…インターフェース回路、４８…レジスター回路、５０…検出回路、６０…電荷再分配回路、７０…駆動回路、７１…演算増幅器、７２…Ｄ／Ａ変換回路、７４…フィードバックキャパシター回路、８０…耐圧保護回路、８１…第２キャパシター回路、８２…第２キャパシター駆動回路、１００…ドライバー、１１０…データ線駆動回路、２００…電気光学パネル、３００…表示コントローラー、３１０…処理装置、３２０…記憶部、３３０…ユーザーインターフェース部、３４０…データインターフェース部、４００…電気光学装置、５００…電子機器、Ｃ１～Ｃ１１…キャパシター、ＣＱ…出力キャパシター、ＣＷ１，ＣＷ２…保護用キャパシター、Ｃｆａ…第１フィードバックキャパシター、Ｃｆｂ…第２フィードバックキャパシター、ＤＩ１…第１ダイオード、ＤＩ２…第２ダイオード、ＤＴＨ［１０：０］，ＤＴＬ［１０：０］…階調データ、ＮＤＲ１～ＮＤＲ１１…キャパシター駆動用ノード、ＮＤＲＷ１，ＮＤＲＷ２…保護用キャパシター駆動用ノード、ＳＰＬ１～ＳＰＬ８…信号供給線、ＳＷＶＤ…第１スイッチ、ＳＷＶＲ…第３スイッチ、ＳＷＶＳ…第２スイッチ、ＶＤＬ…高電位側電源電圧、ＶＳＬ…低電位側電源電圧

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】