(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024135723
(43)【公開日】2024-10-04
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
H10B 43/27 20230101AFI20240927BHJP
H01L 21/336 20060101ALI20240927BHJP
【ＦＩ】
H10B43/27
H01L29/78 371
【審査請求】未請求
【請求項の数】8
【出願形態】ＯＬ
(21)【出願番号】P 2023046553
(22)【出願日】2023-03-23
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】下村 健太
(72)【発明者】
【氏名】高山 華梨
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP18
5F083EP22
5F083EP33
5F083EP34
5F083EP42
5F083EP47
5F083EP48
5F083EP76
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083ER22
5F083GA10
5F083GA30
5F083JA04
5F083JA19
5F083JA32
5F083JA36
5F083JA39
5F083KA01
5F083KA05
5F083KA11
5F083LA12
5F083LA16
5F083LA20
5F083MA06
5F083MA16
5F083PR03
5F083PR05
5F083PR21
5F101BA45
5F101BB04
5F101BC02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE07
5F101BH02
5F101BH14
5F101BH15
(57)【要約】
【課題】一つの実施形態は、動作の信頼性を向上できる半導体記憶装置を提供することを目的とする。
【解決手段】一つの実施形態によれば、第１の導電膜と積層体と半導体膜と絶縁膜と第２の導電膜とを有する半導体記憶装置が提供される。積層体は、第１の導電膜に半導体層を介して積層される。積層体では、複数の導電層が絶縁層を介して積層される。半導体膜は、第１の導電膜内及び積層体内を積層方向に延びる。絶縁膜は、複数の導電層及び半導体膜の間で積層方向に延びる。第２の導電膜は、第１の導電膜に接触する。第２の導電膜は、半導体膜の一端又は側面に接触する。第２の導電膜は、カーボンを含む。
【選択図】図４
【解決手段】一つの実施形態によれば、第１の導電膜と積層体と半導体膜と絶縁膜と第２の導電膜とを有する半導体記憶装置が提供される。積層体は、第１の導電膜に半導体層を介して積層される。積層体では、複数の導電層が絶縁層を介して積層される。半導体膜は、第１の導電膜内及び積層体内を積層方向に延びる。絶縁膜は、複数の導電層及び半導体膜の間で積層方向に延びる。第２の導電膜は、第１の導電膜に接触する。第２の導電膜は、半導体膜の一端又は側面に接触する。第２の導電膜は、カーボンを含む。
【選択図】図４
【特許請求の範囲】
【請求項1】
第１の導電膜と、
前記第１の導電膜に半導体層を介して積層され、複数の導電層が絶縁層を介して積層された積層体と、
前記第１の導電膜内及び前記積層体内を積層方向に延びる半導体膜と、
前記複数の導電層及び前記半導体膜の間で前記積層方向に延びる絶縁膜と、
前記第１の導電膜に接触し、前記半導体膜の一端又は側面に接触し、カーボンを含む第２の導電膜と、
を備えた半導体記憶装置。
前記第１の導電膜に半導体層を介して積層され、複数の導電層が絶縁層を介して積層された積層体と、
前記第１の導電膜内及び前記積層体内を積層方向に延びる半導体膜と、
前記複数の導電層及び前記半導体膜の間で前記積層方向に延びる絶縁膜と、
前記第１の導電膜に接触し、前記半導体膜の一端又は側面に接触し、カーボンを含む第２の導電膜と、
を備えた半導体記憶装置。
【請求項2】
前記第２の導電膜は、前記半導体膜の一端に接触する
請求項１に記載の半導体記憶装置。
請求項１に記載の半導体記憶装置。
【請求項3】
前記第２の導電膜は、前記半導体膜の側面に接触する
請求項１に記載の半導体記憶装置。
請求項１に記載の半導体記憶装置。
【請求項4】
前記第２の導電膜は、
前記半導体膜の一端に接触する第１の主面と、
前記第１の導電膜に前記第１の主面の反対側で接触する第２の主面と、
を有する
請求項２に記載の半導体記憶装置。
前記半導体膜の一端に接触する第１の主面と、
前記第１の導電膜に前記第１の主面の反対側で接触する第２の主面と、
を有する
請求項２に記載の半導体記憶装置。
【請求項5】
前記第２の導電膜は、
前記半導体膜の側面に接触する第１の側面と、
前記第１の導電膜の端部に前記第１の側面の反対側で接触する第２の側面と、
を有する
請求項３に記載の半導体記憶装置。
前記半導体膜の側面に接触する第１の側面と、
前記第１の導電膜の端部に前記第１の側面の反対側で接触する第２の側面と、
を有する
請求項３に記載の半導体記憶装置。
【請求項6】
前記第２の導電膜は、
前記半導体膜の側面に接触する第１の側面と、
前記絶縁膜の一端に接触する第１の主面と、
前記第１の導電膜の端部に前記第１の主面の反対側で接触する第２の主面と、
を有する
請求項３に記載の半導体記憶装置。
前記半導体膜の側面に接触する第１の側面と、
前記絶縁膜の一端に接触する第１の主面と、
前記第１の導電膜の端部に前記第１の主面の反対側で接触する第２の主面と、
を有する
請求項３に記載の半導体記憶装置。
【請求項7】
前記第１の導電膜は、不純物を含む多結晶半導体を含み、
前記第２の導電膜は、不純物及びカーボンを含む多結晶半導体を含み、
前記第２の導電膜における多結晶半導体の平均粒径は、前記第１の導電膜における多結晶半導体の平均粒径より小さい
請求項１に記載の半導体記憶装置。
前記第２の導電膜は、不純物及びカーボンを含む多結晶半導体を含み、
前記第２の導電膜における多結晶半導体の平均粒径は、前記第１の導電膜における多結晶半導体の平均粒径より小さい
請求項１に記載の半導体記憶装置。
【請求項8】
前記第１の導電膜は、不純物を含むポリシリコンを含み、
前記第２の導電膜は、不純物及びカーボンを含むポリシリコンを含み、
前記第２の導電膜における多結晶半導体の平均粒径は、前記第１の導電膜における多結晶半導体の平均粒径より小さい
請求項１に記載の半導体記憶装置。
前記第２の導電膜は、不純物及びカーボンを含むポリシリコンを含み、
前記第２の導電膜における多結晶半導体の平均粒径は、前記第１の導電膜における多結晶半導体の平均粒径より小さい
請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
複数の導電層が絶縁層を介して積層された積層体と積層体内を積層方向に延びる半導体膜とを有する半導体記憶装置では、複数の導電層と半導体膜とが交差する複数の交差位置に複数のメモリセルが設けられる。半導体記憶装置は、動作の信頼性を向上することが望まれる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１８－１４２６５４号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
一つの実施形態は、動作の信頼性を向上できる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【0005】
一つの実施形態によれば、第１の導電膜と積層体と半導体膜と絶縁膜と第２の導電膜とを有する半導体記憶装置が提供される。積層体は、第１の導電膜に半導体層を介して積層される。積層体では、複数の導電層が絶縁層を介して積層される。半導体膜は、第１の導電膜内及び積層体内を積層方向に延びる。絶縁膜は、複数の導電層及び半導体膜の間で積層方向に延びる。第２の導電膜は、第１の導電膜に接触する。第２の導電膜は、半導体膜の一端又は側面に接触する。第２の導電膜は、カーボンを含む。
【図面の簡単な説明】
【0006】
【図1】第１の実施形態にかかる半導体記憶装置の構成を示す断面図。
【図2】第１の実施形態にかかる半導体記憶装置の構成を示すブロック図。
【図3】第１の実施形態におけるメモリセルアレイの構成を示す回路図。
【図4】第１の実施形態におけるメモリセルアレイの構成を示す断面図。
【図5】第１の実施形態におけるメモリセルの構成を示す断面図。
【図6】第１の実施形態における半導体膜の不純物濃度の分布を示す図。
【図7】第１の実施形態にかかる半導体記憶装置の製造方法を示す断面図。
【図8】第１の実施形態にかかる半導体記憶装置の製造方法を示す断面図。
【図9】第１の実施形態にかかる半導体記憶装置の製造方法を示す断面図。
【図10】第１の実施形態にかかる半導体記憶装置の製造方法を示す断面図。
【図11】第１の実施形態にかかる半導体記憶装置の製造方法を示す断面図。
【図12】第１の実施形態にかかる半導体記憶装置の製造方法を示す断面図。
【図13】第１の実施形態にかかる半導体記憶装置の製造方法を示す断面図。
【図14】第１の実施形態にかかる半導体記憶装置の製造方法を示す断面図。
【図15】第１の実施形態にかかる半導体記憶装置の製造方法を示す断面図。
【図16】第１の実施形態にかかる半導体記憶装置の製造方法を示す断面図。
【図17】第２の実施形態におけるメモレイセルアレイの構成を示す断面図。
【図18】第２の実施形態にかかる半導体記憶装置の製造方法を示す断面図。
【図19】第２の実施形態にかかる半導体記憶装置の製造方法を示す断面図。
【図20】第２の実施形態にかかる半導体記憶装置の製造方法を示す断面図。
【図21】第２の実施形態にかかる半導体記憶装置の製造方法を示す断面図。
【図22】第２の実施形態にかかる半導体記憶装置の製造方法を示す断面図。
【図23】第２の実施形態にかかる半導体記憶装置の製造方法を示す断面図。
【図24】第３の実施形態におけるメモレイセルアレイの構成を示す断面図。
【図25】第３の実施形態にかかる半導体記憶装置の製造方法を示す断面図。
【図26】第３の実施形態にかかる半導体記憶装置の製造方法を示す断面図。
【図27】第３の実施形態にかかる半導体記憶装置の製造方法を示す断面図。
【図28】第３の実施形態にかかる半導体記憶装置の製造方法を示す断面図。
【発明を実施するための形態】
【0007】
以下に添付図面を参照して、実施形態にかかる半導体記憶装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【0008】
（第１の実施形態）
第１の実施形態にかかる半導体記憶装置は、複数の導電層が絶縁層を介して積層された積層体と積層体内を積層方向に延びる半導体膜とを有するが、複数の導電層と半導体膜とが交差する複数の交差位置に複数のメモリセルが設けられる。半導体記憶装置は、動作の信頼性を向上するための工夫が施される。
第１の実施形態にかかる半導体記憶装置は、複数の導電層が絶縁層を介して積層された積層体と積層体内を積層方向に延びる半導体膜とを有するが、複数の導電層と半導体膜とが交差する複数の交差位置に複数のメモリセルが設けられる。半導体記憶装置は、動作の信頼性を向上するための工夫が施される。
【0009】
【0010】
以下の説明では、基板ＳＵＢの表面に平行な平面内で互いに直交する方向をＸ方向及びＹ方向とし、より具体的には、Ｘ方向はワード線ＷＬの延びる方向とし、Ｙ方向はビット線ＢＬの延びる方向とする。Ｚ方向は、基板ＳＵＢの表面に直交する方向とする。このため、Ｚ方向は、Ｘ方向及びＹ方向と直交する。
【0011】
図１に示すように、半導体記憶装置１には、選択ゲートＳＧＳ，ＳＧＳＢと、ワード線ＷＬと、選択ゲートＳＧＤＴ，ＳＧＤとが含まれる。選択ゲートＳＧＳは、絶縁層７を介してソース線ＳＬの上に積層される。図１の例では、選択ゲートＳＧＳＢは４層設けられ、選択ゲートＳＧＳは３層設けられる。ワード線ＷＬは、最上層の選択ゲートＳＧＳの上に絶縁層７を介して積層される。図１の例では、ワード線ＷＬはＺ方向に沿って、絶縁層７と交互に複数層設けられる。選択ゲートＳＧＤは、最上層のワード線ＷＬの上に絶縁層７を介して積層される。選択ゲートＳＧＳＢ，ＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤ，ＳＧＤＴは、それぞれＸ方向及びＹ方向に延びる板状である。
【0012】
図１の例では、選択ゲートＳＧＤＴ，ＳＧＤ、ワード線ＷＬ、及び選択ゲートＳＧＳ，ＳＧＳＢは、スリットＳＴによりＹ方向に分断され絶縁される。ソース線は、２層構造であってもよい。２層構造は、ソース線ＢＳＬ及びソース線ＳＬの積層を含む。ソース線ＢＳＬ、ソース線ＳＬは、層間絶縁膜８１を介して基板ＳＵＢの＋Ｚ側に順に積層される。ソース線ＢＳＬは、ソース線ＳＬを低抵抗化するためにソース線ＳＬの－Ｚ側の面に接触している。スリットＳＴは、ソース線ＳＬの＋Ｚ側に設けられ、Ｘ方向及びＺ方向に延在する。
【0013】
選択ゲートＳＧＤは、例えば、分断膜ＳＨＥ（図示せず）によりＹ方向に分断される。分断膜ＳＨＥは、ワード線ＷＬの上方（＋Ｚ側）に設けられ、Ｘ方向及びＺ方向に延在する。
【0014】
基板ＳＵＢは、例えば、シリコン基板である。選択ゲートＳＧＳ、ワード線ＷＬ、選択ゲートＳＧＤは、例えば、タングステン（Ｗ）を含む金属層である。絶縁層７および層間絶縁膜８１は、例えば、酸化シリコンを含む絶縁体である。
【0015】
半導体記憶装置１は、複数の柱状体４０をさらに備える。柱状体４０は、選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤを貫いて、それらの積層方向であるＺ方向に延びる。半導体記憶装置１は、選択ゲートＳＧＤの上方に設けられた複数のビット線ＢＬをさらに備える。
【0016】
柱状体４０は、それぞれコンタクトプラグ３１を介してビット線ＢＬに電気的に接続される。例えば、選択ゲートＳＧＤ０を共有する柱状体４０のうちの１つと、選択ゲートＳＧＤ１を共有する柱状体４０のうちの１つは、１つのビット線ＢＬに電気的に接続される。
【0017】
柱状体４０とビット線ＢＬとの間には、層間絶縁膜８３が設けられる。層間絶縁膜８３と選択ゲートＳＧＤとの間には、層間絶縁膜８２が設けられる。コンタクトプラグ３１は、層間絶縁膜８３を貫通する。コンタクトプラグ３１は、－Ｚ側端が柱状体４０の半導体膜に接続され、＋Ｚ側端がビット線ＢＬに接続される。
【0018】
半導体記憶装置１では、選択ゲートＳＧＤ、ワード線ＷＬ、及び選択ゲートＳＧＳが、それぞれ、導電層で構成される。ソース線ＳＬの＋Ｚ側には、導電層と絶縁層７とが交互に積層された積層体ＳＳＴが構成される。積層体ＳＳＴが柱状体４０で貫通されて３次元的なメモリセルの配列（メモリセルアレイ）が構成される。
【0019】
すなわち、半導体記憶装置１において、ワード線ＷＬと柱状体４０とが交差する部分がメモリセルとして機能するように構成され、複数のメモリセルが３次元的に配列されたメモリセルアレイ２が構成される。また、選択ゲートＳＧＳと柱状体４０とが交差する部分がソース側選択ゲートとして機能し、選択ゲートＳＧＤ０，ＳＧＤ１と柱状体４０とが交差する部分がドレイン側選択ゲートとして機能する。半導体記憶装置１では、積層体ＳＳＴにおけるワード線ＷＬの積層数を増やすことによって、より微細なパターニング技術を利用しなくても、記憶容量を増加することが可能である。
【0020】
図２は、半導体記憶装置１の概略構成を示すブロック図である。
【0021】
図２に示すように、半導体記憶装置１は、メモリセルアレイ２、周辺回路１００、及びインタフェース２００を有している。周辺回路１００は、ＷＬ駆動回路１１０、ＳＧＳ駆動回路１２０、ＳＧＤ駆動回路１３０、ＳＬ駆動回路１４０、及びセンスアンプ回路１５０を含む。
【0022】
ＷＬ駆動回路１１０は、ワード線ＷＬへの印加電圧を制御する回路であり、ＳＧＳ駆動回路１２０は、選択ゲートＳＧＳに印加する電圧を制御する回路である。ＳＧＤ駆動回路１３０は、選択ゲートＳＧＤに印加する電圧を制御する回路であり、ＳＬ駆動回路１４０は、ソース線ＳＬに印加する電圧を制御する回路である。センスアンプ回路１５０は、ビット線ＢＬに印加する電圧を制御する回路であるとともに、選択されたメモリセルからの信号に応じて読み出したデータを判定する回路である。
【0023】
周辺回路１００は、インタフェース２００経由で外部（例えば、半導体記憶装置１が適用されるメモリシステムのメモリコントローラ）から入力された指示に基づいて、半導体記憶装置１の動作を制御する。
【0024】
【0025】
メモリセルアレイ２は、それぞれが複数のメモリセルトランジスタＭＴの集合である複数のブロックＢＬＫを有する。以下では、メモリセルトランジスタＭＴを単にメモリセルＭＴと呼ぶことにする。
【0026】
各ブロックＢＬＫは、ワード線ＷＬおよびビット線ＢＬに関連付けられたメモリセルＭＴの集合である複数のストリングユニットＳＵ０，ＳＵ１，ＳＵ２，ＳＵ３を有する。各ストリングユニットＳＵ０～ＳＵ３は、メモリセルＭＴが直列接続された複数のメモリストリングＭＳＴを有する。なお、ストリングユニットＳＵ０～ＳＵ３内のメモリストリングＭＳＴの数は任意である。
【0027】
複数のストリングユニットＳＵ０，ＳＵ１，ＳＵ２，ＳＵ３は、複数の選択ゲートＳＧＤ０，ＳＧＤ１，ＳＧＤ２，ＳＧＤ３に対応しているとともに選択ゲートＳＧＳを共有しており、ブロックＢＬＫにおける複数の駆動単位として機能する。各ストリングユニットＳＵは、その対応する選択ゲートＳＧＤと選択ゲートＳＧＳとで駆動され得る。また、各ストリングユニットＳＵは、複数のメモリストリングＭＳＴを含む。
【0028】
各メモリストリングＭＳＴは、例えば１０個のメモリセルＭＴ（ＭＴ０～ＭＴ９）および選択トランジスタＤＧＴ，ＳＧＴを含んでいる。メモリセルＭＴは、コントロールゲートと電荷蓄積膜とを有し、データを不揮発に保持・記憶する。そして１０個のメモリセルＭＴは、選択トランジスタＤＧＴのソースと選択トランジスタＳＧＴのドレインとの間に直列接続されている。なお、メモリストリングＭＳＴ内のメモリセルＭＴの個数は１０個に限定されない。
【0029】
各ストリングユニットＳＵ０～ＳＵ３における選択トランジスタＤＧＴｂのゲートは、それぞれ選択ゲートＳＧＤ０Ｔ～ＳＧＤ３Ｔに接続される。各ストリングユニットＳＵ０～ＳＵ３における選択トランジスタＤＧＴａのゲートは、それぞれ選択ゲートＳＧＤ０～ＳＧＤ３に接続される。これに対して、各ストリングユニットＳＵにおける選択トランジスタＳＧＴａのゲートは、例えば選択ゲートＳＧＳに共通接続される。各ストリングユニットＳＵにおける選択トランジスタＳＧＴｂのゲートは、例えば選択ゲートＳＧＳＢに共通接続される。
【0030】
各ストリングユニットＳＵ内にある各メモリストリングＭＳＴの選択トランジスタＤＧＴのドレインは、それぞれ異なるビット線ＢＬ０～ＢＬｋ（ｋは任意の２以上の整数）に接続される。また、ビット線ＢＬ０～ＢＬｋは、複数のブロックＢＬＫ間で各ストリングユニットＳＵ内にある１つのメモリストリングＭＳＴを共通に接続する。更に、各選択トランジスタＳＧＴのソースは、ソース線ＳＬに共通に接続されている。
【0031】
つまりストリングユニットＳＵは、異なるビット線ＢＬ０～ＢＬｋに接続され、且つ同一の選択ゲートＳＧＤに接続されたメモリストリングＭＳＴの集合である。また各ブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵ０～ＳＵ３の集合である。そしてメモリセルアレイ２は、ビット線ＢＬ０～ＢＬｋを共通にする複数のブロックＢＬＫの集合である。
【0032】
なお、ワード線ＷＬを共有するメモリセルＭＴの群を「メモリセルグループＭＣＧ」と呼ぶことにすると、メモリセルグループＭＣＧは、ワード線ＷＬを介して一括して所定の電圧（例えば、書き込み電圧、読み出し電圧）を印加可能なメモリセルＭＴの集合の最小単位である。
【0033】
【0034】
半導体記憶装置１において、基板ＳＵＢの＋Ｚ側には、層間絶縁膜８１を介して導電膜４が配される。導電膜４と柱状体４０の半導体膜との間には、導電膜３が配される。導電膜４は、ＸＹ方向に板状に延び、ソース線ＳＬ（図１参照）の一部として機能する。導電膜３は、柱状体４０の中心軸ＣＡ近傍でＸＹ方向に円環状に延び、導電膜４と柱状体４０の半導体膜との間に介在し、ソース線ＳＬの他の一部として機能する。導電膜３の＋Ｚ側には、複数の柱状体４０が配される。複数の柱状体４０は、ＸＹ方向に配列される。各柱状体４０は、Ｚ方向に延び、積層体ＳＳＴ（図１参照）を貫通する。
【0035】
各柱状体４０は、Ｚ方向に沿った中心軸ＣＡを有する柱形状を有し、例えば略円柱形状を有する。図４では、柱状体４０における－Ｚ側端近傍の部分が例示される。各柱状体４０は、＋Ｚ側端の径に比べて－Ｚ側端の径が狭いテーパ形状を有してもよい。各柱状体４０は、＋Ｚ側端の径に比べて－Ｚ側端の径が狭く且つ＋Ｚ側端及び－Ｚ側端の間の所定のＺ位置で径が広がったボーイング形状を有してもよい。柱状体４０の－Ｚ側端の径は、柱状体４０の＋Ｚ側端の径より小さい。
【0036】
柱状体４０は、図５に示すように、中心軸ＣＡ側から順にコア部材４１、半導体膜４２、絶縁膜４３を有する。絶縁膜４３は、中心軸ＣＡ側から順に絶縁膜４３ａ、電荷蓄積膜４３ｂ、絶縁膜４３ｃを含む多層膜である。図５（ａ）は、メモリセルの構成を示すＹＺ断面図であり、図４のＡ部分を拡大した拡大断面図である。図５（ｂ）は、メモリセルの構成を示すＸＹ断面図であり、図５（ａ）をＢ－Ｂ線に沿って切った場合の断面を示す。
【0037】
コア部材４１は、柱状体４０の中心軸ＣＡ近傍に配され柱状体４０の中心軸ＣＡに沿って延びた略円柱形状を有する。コア部材４１は、絶縁物（例えば、シリコン酸化物などの半導体酸化物）を主成分とする材料で形成され得る。
【0038】
半導体膜４２は、コア部材４１を外側から囲むように配され柱状体４０の中心軸ＣＡに沿って延びた略円筒状の形状を有する。半導体膜４２は、さらにコア部材４１の－Ｚ側の端部を覆うとともに、導電膜３に接続される。半導体膜４２は、実質的に不純物を含まない半導体（例えば、ポリシリコン）を主成分とする材料で形成され得る。
【0039】
絶縁膜４３ａは、半導体膜４２を外側から囲むように配され柱状体４０の中心軸ＣＡに沿って延びた略円筒状の形状を有する。絶縁膜４３ａは、酸化物（例えば、シリコン酸化物またはシリコン酸窒化物）を主成分とする材料で形成され得る。
【0040】
電荷蓄積膜４３ｂは、絶縁膜４３ａを外側から囲むように配され柱状体４０の中心軸ＣＡに沿って延びた略円筒状の形状を含む。電荷蓄積膜４３ｂは、窒化物（例えば、シリコン窒化物）を主成分とする材料で形成され得る。
【0041】
絶縁膜４３ｃは、電荷蓄積膜４３ｂを外側から囲むように配され柱状体４０の中心軸ＣＡに沿って延びた略円筒状の形状を有する。絶縁膜４３ｃは、酸化物（例えば、シリコン酸化物、金属酸化物またはそれらの積層）を主成分とする材料で形成され得る。これにより、電荷蓄積膜４３ｂが１対の絶縁膜４３ａ，４３ｃで挟まれたＯＮＯ型の３層構造が構成され得る。
【0042】
絶縁膜８は、絶縁膜４３ｃをＸＹ方向外側から覆うとともに導電層６における＋Ｚ側の面、柱状体４０側の面、導電層６における－Ｚ側の面を覆うように延び、Ｚ方向に沿った軸を有する略中空円盤形状を構成する。絶縁膜８は、アルミニウム酸化物等の絶縁物で形成され得る。以下では、簡略化のため、絶縁膜８の図示及び説明を省略することがある。
【0043】
柱状体４０の半導体膜４２は、－Ｚ側でソース線ＳＬとしての導電膜３に接続され、＋Ｚ側でコンタクトプラグ３１を介してビット線ＢＬとして機能する導電層に接続される。すなわち、柱状体４０の半導体膜４２は、メモリストリングＭＳＴにおけるチャネル領域（アクティブ領域）を含む。
【0044】
図４に示す各積層体ＳＳＴでは、導電層６と絶縁層７とが交互に繰り返し積層される。各導電層６は、ＸＹ方向に板状に延びる。各導電層６は、導電物（例えば、タングステンなどの金属）を主成分とする材料で形成され得る。各導電層６は、＋Ｚ側の面、－Ｚ側の面、及び柱状体４０に対向する面が絶縁膜８で覆われていてもよい。絶縁膜８は、絶縁膜４３ｃと組成が異なっていてもよい。絶縁膜８は、絶縁物（例えば、酸化アルミニウム、酸化ジルコニウム、酸化ハフニウムなどの金属酸化物）を主成分とする材料で形成され得る。各絶縁層７は、ＸＹ方向に板状に延びる。各絶縁層７は、絶縁物（例えば、シリコン酸化物などの半導体酸化物）を主成分とする材料で形成され得る。
【0045】
積層体ＳＳＴにおいて、Ｚ方向に互いに離間して配される複数の導電層６のうち、－Ｚ側の導電層６は、選択ゲートＳＧＳＢ，ＳＧＳ（図１参照）として機能し、＋Ｚ側の導電層６は、選択ゲートＳＧＤＴ，ＳＧＤ（図１参照）として機能し、それらの間の導電層６は、ワード線ＷＬとして機能する。図４では、積層体ＳＳＴにおいて、－Ｚ側から、選択ゲートＳＧＳＢ１の導電層６、選択ゲートＳＧＳＢ２の導電層６、選択ゲートＳＧＳＢ３の導電層６、選択ゲートＳＧＳＢ４の導電層６、選択ゲートＳＧＳ１の導電層６、選択ゲートＳＧＳ２の導電層６、選択ゲートＳＧＳ３の導電層６が積層される構成が例示される。
【0046】
選択ゲートＳＧＳＢ１の導電層６が半導体膜４２と交差する位置には、選択トランジスタＳＧＴｂ１が形成される。選択ゲートＳＧＳＢ２の導電層６が半導体膜４２と交差する位置には、選択トランジスタＳＧＴｂ２が形成される。選択ゲートＳＧＳＢ３の導電層６が半導体膜４２と交差する位置には、選択トランジスタＳＧＴｂ３が形成される。選択ゲートＳＧＳＢ４の導電層６が半導体膜４２と交差する位置には、選択トランジスタＳＧＴｂ４が形成される。
【0047】
選択ゲートＳＧＳ１の導電層６が半導体膜４２及び電荷蓄積膜４３ｂと交差する位置には、選択トランジスタＳＧＴａ１が形成される。選択ゲートＳＧＳ２の導電層６が半導体膜４２と交差する位置には、選択トランジスタＳＧＴａ２が形成される。選択ゲートＳＧＳ３の導電層６が半導体膜４２及び電荷蓄積膜４３ｂと交差する位置には、選択トランジスタＳＧＴａ３が形成される。
【0048】
ワード線ＷＬ０の導電層６が半導体膜４２及び電荷蓄積膜４３ｂと交差する位置には、メモリセルＭＴ０が形成される。ワード線ＷＬ１（図１参照）の導電層６が半導体膜４２及び電荷蓄積膜４３ｂと交差する位置には、メモリセルＭＴ１（図３参照）が形成される。ワード線ＷＬ１０の導電層６が半導体膜４２及び電荷蓄積膜４３ｂと交差する位置には、メモリセルＭＴ１０が形成される。
【0049】
【0050】
【0051】
なお、柱状体４０は、選択ゲートＳＧＤ，ＳＧＤＢの導電層６と交差する位置において、部分的に電荷蓄積膜４３ｂ及び絶縁膜４３ｃが省略されていてもよい。
【0052】
図４に示すように、メモリセルアレイ２は、積層体ＳＳＴの－Ｚ側にＤＳＣ（Ｄｉｒｅｃｔ Ｓｔｒａｐ Ｃｏｎｔａｃｔ）構造を有する。ＤＳＣ構造では、ソース線ＳＬが半導体膜４２に接触する。ＤＳＣ構造では、基板ＳＵＢ（図１参照）と積層体ＳＳＴとの間に、層間絶縁膜８１、半導体膜５、導電膜４、及び半導体膜９が順に積層され、半導体膜４２と導電膜４との間に導電膜３が配される。半導体膜５、導電膜４、導電膜３及び半導体膜９は、ソース線ＳＬとして機能し、半導体膜５は、ソース線ＢＳＬとして機能する。柱状体４０において、絶縁膜１２、絶縁膜４３、半導体膜４２は、コア絶縁膜４１の側面を覆いながら積層体ＳＳＴをＺ方向に貫通するが、導電膜３，４に対応するＺ位置に開口４０ａが配されている。導電膜３，４は、開口４０ａを介して半導体膜４２に電気的に接続されている。
【0053】
半導体膜５は、ＸＹ方向に延びる。半導体膜５には、柱状体４０の－Ｚ側の先端が達している。半導体膜５は、多結晶半導体（例えば、ポリシリコン）を主成分とする材料で形成され、Ｎ型の不純物（例えば、リン又はヒ素）を第１の濃度で含む。半導体膜５は、ソース線ＢＳＬとして機能する。
【0054】
導電膜４は、Ｚ方向における半導体膜５及び半導体膜９の間に配される、導電膜４は、ＸＹ方向に延びる。導電膜４は、柱状体４０によりＺ方向に貫通される。
【0055】
導電膜４は、導電膜４ａ、導電膜４ｂ、導電膜４ｃを含む。導電膜４ｃは、コア絶縁膜４１の側面を覆う。柱状体４０に対応するＸＹ位置において、導電膜４ｃは、＋Ｚ側の主面が導電膜３に接触し、－Ｚ側の主面が導電膜３に接触する。導電膜４ａは、導電膜４ｃの外周面における＋Ｚ側の部分からＸＹ方向に延びる。導電膜４ｂは、導電膜４ｃの外周面における－Ｚ側の部分からＸＹ方向に延びる。コア絶縁膜１０は、Ｚ方向における導電膜４ａ、導電膜４ｂの間に配される。コア絶縁膜１０は、導電膜４ｃの外周面におけるＺ方向における中間の部分からＸＹ方向に延びる。
【0056】
導電膜４ａ、導電膜４ｂ、導電膜４ｃは、それぞれ、多結晶半導体（例えば、ポリシリコン）を主成分とする材料で形成され、Ｎ型の不純物（例えば、リン又はヒ素）を第２の濃度で含む。コア絶縁膜１０は、絶縁物（例えば、シリコン酸化物などの半導体酸化物）を主成分とする材料で形成される。
【0057】
半導体膜９は、多結晶半導体（例えば、ポリシリコン）を主成分とする材料で形成され、Ｎ型の不純物（例えば、リン又はヒ素）を第３の濃度で含む。半導体膜９は、ソース線ＳＬとして機能する。
【0058】
導電膜３は、Ｚ方向における導電膜４と半導体膜４２との間に配される。導電膜３は、半導体膜４２の一端と導電膜４の＋Ｚ側の主面との間に介在する。導電膜３は、導電膜４に接触し、半導体膜４２の一端に接触する。
【0059】
導電膜３は、導電膜３ａ、導電膜３ｂを含む。導電膜３ａは、－Ｚ側の主面が導電膜４に接触し、＋Ｚ側の主面が半導体膜４２の－Ｚ側の一端に接触される。導電膜３ｂは、＋Ｚ側の主面が導電膜４に接触し、－Ｚ側の主面が半導体膜４２の＋Ｚ側の一端に接触される。
【0060】
導電膜３ａ、導電膜３ｂは、それぞれ、多結晶半導体（例えば、ポリシリコン）を主成分とする材料で形成され、Ｎ型の不純物（例えば、リン又はヒ素）を第４の濃度で含む。
【0061】
導電膜３ａ、導電膜３ｂは、さらにカーボンを第５の濃度で含む。これに応じて、導電膜３ａ、導電膜３ｂにおける多結晶半導体の平均粒径は、導電膜４ａ、導電膜４ｂ、導電膜４ｃにおける多結晶半導体の平均粒径より小さい。
【0062】
なお、平均粒径の求め方は、特に限定されないが、例えばフロー式粒子像分析装置、レーザー回析・散乱法を用いた粒度分布測定装置などを用いて測定した平均粒径を用いてもよい。あるいは、ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）画像から、Ｉｎｔｅｒｃｅｐｔ法（Ｈｅｙｎ法とも呼ばれる）、またはＰｌａｎｉｍｅｔｒｉｃ法（Ｊｅｆｆｒｉｅｓ法とも呼ばれる）を用いて、平均粒径を算出してもよい。
【0063】
メモリセルＭＴへの情報の書き込み処理では、選択ワード線ＷＬの導電層６へ書き込み電圧が印加され、非選択ワード線ＷＬの導電層６へ転送電圧が印加され、半導体膜４２へ基準電圧が印加され、選択ストリングの選択ゲート線ＳＧＤ，ＳＧＤＴに選択電圧が印加され、選択ゲート線ＳＧＳ，ＳＧＳＢに基準電圧が印加される。書き込み電圧は、半導体膜４２の電荷（電子）を電荷蓄積膜４３ｂへ注入するための電位（例えば、２０Ｖ）を有する。転送電圧は、書き込み電圧と基準電圧との間の電位（例えば、１０Ｖ）を有する。基準電圧は、基準となる電位（例えば、０Ｖ）を有する。選択電圧は、選択トランジスタＤＧＴａ，ＤＧＴｂがオンするような電位（例えば、２．５Ｖ）を有し、基準電圧は、選択トランジスタＳＧＴａ，ＳＧＴｂがオフするような電位を有する。これにより、選択ワード線ＷＬの導電層６と半導体膜４２とが交差する位置の選択メモリセルＭＴの電荷蓄積膜４３ｂに電荷が蓄積され、選択メモリセルＭＴに情報が書き込まれる。
【0064】
メモリセルＭＴに対する情報の消去処理では、各ワード線ＷＬの導電層６へ基準電圧が印加され、半導体膜４２へ消去電圧が印加され、選択ゲートＳＧＤ，ＳＧＤＴに選択電圧が印加され、選択ゲートＳＧＳ，ＳＧＳＢに両者の中間電圧が印加される。消去電圧は、半導体膜４２の反対電荷（正孔）を電荷蓄積膜４３ｂへ注入するための電位（例えば、２０Ｖ）を有する。基準電圧は、基準となる電位（例えば、０Ｖ）を有する。選択電圧は、選択トランジスタＤＧＴａ，ＤＧＴｂがオフするような電位（例えば、２０Ｖ）を有し、中間電圧は、消去処理と基準電圧との間の電位（例えば、５Ｖ）を有する。このような制御によって、選択トランジスタＳＧＴｂのドレイン近傍でＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）により電子・正孔対を発生させ、反対電荷（正孔）を半導体膜４２から電荷蓄積膜４３ｂに注入する。これにより、電荷蓄積膜４３ｂに蓄積された電荷が消去され、メモリセルＭＴの情報が消去され得る。
【0065】
消去処理において、選択ゲートＳＧＳＢに対応する選択トランジスタＳＧＴｂはＧＩＤＬ生成の機能を担い、選択ゲートＳＧＳに対応する選択トランジスタＳＧＴａは半導体膜４２とソース線ＳＬ（導電膜３，４）との電気的な接続・遮断の機能を担う。
【0066】
半導体記憶装置１の製造時に、半導体膜５，９及び導電膜４に含まれるＮ型の不純物は、導電膜３を介して半導体膜４２へ拡散していく。それに応じて、半導体膜４２におけるＮ型の不純物の濃度は、図６（ａ）に実線で示されるように、導電膜３に接する部分が比較的高いが、選択ゲートＳＧＳＢのチャネル領域のＺ位置に近付くにつれて減少する傾向にある。
【0067】
図６は、半導体膜４２の不純物濃度の分布を示す図である。図６（ａ）は、Ｚ方向における半導体膜４２のＮ型の不純物の濃度の分布を示し、縦軸がＮ型の不純物の濃度を示し、横軸がＺ位置を示す。図６（ｂ）は、図６（ａ）の横軸（Ｚ位置）に対応する半導体膜４２のＹＺ断面を示す。
【0068】
このとき、前述のように、導電膜３ａ、導電膜３ｂがカーボンを第５の濃度で含むことに応じて、導電膜３ａ、導電膜３ｂにおける多結晶半導体の平均粒径は、導電膜４ａ、導電膜４ｂ、導電膜４ｃにおける多結晶半導体の平均粒径より小さい。これにより、半導体膜５，９及び導電膜４から導電膜３ａ、導電膜３ｂを介した半導体膜４２へのＮ型の不純物の拡散量が適正に制御され得る。
【0069】
すなわち、図６（ａ）に実線で示されるように、半導体膜４２において、選択ゲートＳＧＳＢのチャネル領域にはＮ型の不純物が閾値濃度Ｃｔｈ以上に含まれるが、選択ゲートＳＧＳのチャネル領域にはＮ型の不純物が閾値濃度Ｃｔｈ未満に抑制されている。これにより、消去処理時における選択ゲートＳＧＳＢでのＧＩＤＬ生成を効率化できるとともに、選択ゲートＳＧＳを適正にオン・オフできる。
【0070】
なお、不純物濃度の求め方は、特に限定されないが、例えばＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）装置などを用いて測定した濃度を用いてもよい。
【0071】
次に、半導体記憶装置１の製造方法について図７～図１６及び図４を用いて説明する。図７～図１６は、半導体記憶装置１の製造方法を示すＹＺ断面図である。図４は、半導体記憶装置１の構造を示すＹＺ断面図であるが、製造方法を示す断面図として流用する。
【0072】
図７に示す工程では、基板ＳＵＢ（図１参照）にトランジスタを形成し、基板ＳＵＢ上に、コンタクトプラグ、配線膜及びビアプラグ等を形成するとともにそれらの周囲に層間絶縁膜８１を形成する。これにより、周辺回路１００が形成される。層間絶縁膜８１は、基板ＳＵＢの＋Ｚ側に、絶縁物（例えば、シリコン酸化物などの半導体酸化物）を主成分とする材料を堆積させることにより形成され得る。
【0073】
層間絶縁膜８１の＋Ｚ側に半導体層５ｉが堆積される。半導体層５ｉは、Ｎ型の不純物（例えば、リン又はヒ素）を含む半導体（例えば、シリコン）を主成分とする材料で形成され得る。
【0074】
半導体層５ｉの＋Ｚ側に、絶縁層２１ｉが堆積される。絶縁層２１ｉは、酸化物（例えば、シリコン酸化物）を主成分とする材料で形成され得る。
【0075】
絶縁層２１ｉの＋Ｚ側に、犠牲層１１ｉが堆積される。犠牲層１１ｉは、半導体層５ｉとエッチング選択比を確保可能な材料（例えば、シリコン窒化物）を主成分とする材料で形成され得る。
【0076】
犠牲層１１ｉの＋Ｚ側に、絶縁層２２ｉが堆積される。絶縁層２２ｉは、酸化物（例えば、シリコン酸化物）を主成分とする材料で形成され得る。
【0077】
絶縁層２２ｉの＋Ｚ側に、半導体層９ｉが堆積される。半導体層９ｉは、Ｎ型の不純物（例えば、リン又はヒ素）を含む半導体（例えば、シリコン）を主成分とする材料で形成され得る。
【0078】
半導体層９ｉの＋Ｚ側に、絶縁層７ｉと犠牲層１３ｉとを交互に複数回堆積し、積層体ＳＳＴ１ｉを形成する。絶縁層７ｉは、酸化物（例えば、シリコン酸化物）を主成分とする材料で形成され得る。犠牲層１３ｉは、窒化物（例えば、シリコン窒化物）を主成分とする材料で形成され得る。各絶縁層７ｉ及び各犠牲層１３ｉは、概ね同様な膜厚で堆積され得る。
【0079】
図８に示す工程では、メモリホール２６の形成位置が開口されたレジストパターンを積層体の上に形成する。レジストパターンをマスクとしてＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法などの異方性エッチングを行い、積層体ＳＳＴ１ｊ、半導体層９、絶縁層２２、犠牲層１１、絶縁層２２を貫通し半導体層５に到達するメモリホール２６を形成する。
【0080】
図９に示す工程では、メモリホール２６の側面及び底面に、絶縁膜４３ｃｉ、電荷蓄積膜４３ｂｉ、絶縁膜４３ａｉ（図５参照）を順に堆積する。絶縁膜４３ｃｉは、酸化物（例えば、シリコン酸化物、金属酸化物またはそれらの積層）を主成分とする材料で形成され得る。電荷蓄積膜４３ｂｉは、窒化物（例えば、シリコン窒化物）を主成分とする材料で形成され得る。絶縁膜４３ａｉは、酸化物（例えば、シリコン酸化物またはシリコン酸窒化物）を主成分とする材料で形成され得る。図９では、簡略化のため、絶縁膜４３ｃｉ、電荷蓄積膜４３ｂｉ、絶縁膜４３ａｉが積層された多層膜を絶縁膜４３ｉとして示している。メモリホール２６の側面及び底面に半導体膜４２ｉが堆積される。半導体膜４２ｉは、実質的に不純物を含まない半導体（例えば、ポリシリコン）を主成分とする材料で形成され得る。そして、メモリホール２６にコア部材４１が埋め込まれる。コア部材４１は、絶縁物（例えば、シリコン酸化物などの半導体酸化物）を主成分とする材料で形成され得る。これにより、積層体ＳＳＴ１ｉ、半導体層９、犠牲層１１、半導体層５をＺ方向に貫通する柱状体４０が形成される。
【0081】
図１０に示す工程では、ウェットエッチングなどの等方性エッチングによって犠牲層１１が除去され、空隙２７が形成される。空隙２７は、柱状体４０の外側面４０ａの一部を露出する。
【0082】
図１１に示す工程では、ウェットエッチングなどの等方性エッチングによって絶縁層２１，２２を除去するとともに、絶縁膜４３ｉ及び半導体膜４２ｉにおける露出面近傍の部分を除去する。これにより、コア部材４１の外側面４１ａの一部と－Ｚ側の半導体膜４２の＋Ｚ側端４２１と＋Ｚ側の半導体膜４２の－Ｚ側端４２２とを露出するとともに、外側面４１ａに沿った溝２７１，２７２を形成する。溝２７１は、空隙２７からコア部材４１の外側面４１ａに沿って－Ｚ方向に突出する。溝２７１は、略円筒状である。溝２７２は、空隙２７からコア部材４１の外側面４１ａに沿って＋Ｚ方向に突出する。溝２７２は、略円筒状である。溝２７１、溝２７２及び空隙２７は、ＸＹ平面視において、コア部材４１を囲む。
【0083】
図１２に示す工程では、ＣＶＤ法などにより、空隙２７の露出面、及び溝２７１，２７２に導電膜３ｉ、導電膜２５ｉを堆積させる。導電膜３ｉは、Ｎ型の不純物及びカーボンを含む多結晶半導体（例えば、ポリシリコン）で形成され得る。導電膜２５ｉは、Ｎ型の不純物を含む多結晶半導体（例えば、ポリシリコン）で形成され得る。これにより、溝２７１，２７２に導電膜３ｉが埋め込まれる。
【0084】
図１３に示す工程では、ウェットエッチングなどの等方性エッチングによって導電膜３ｉ、導電膜２５ｉのエッチバックが行われる。エッチバックにおけるエッチング量は、エッチング時間などにより制御される。これにより、導電膜３ｉにおける溝２７１，２７２（図１２参照）に埋め込まれた部分が導電膜３として残されながら、導電膜３ｉにおけるそれ以外の部分と導電膜２５ｉとが除去される。導電膜３のうち、空隙２７の－Ｚ側の溝２７１に埋め込まれた部分が導電膜３ａとして残され、空隙２７の＋Ｚ側の溝２７２に埋め込まれた部分が導電膜３ｂとして残される。
【0085】
図１４に示す工程では、ＣＶＤ法などにより、空隙２７の露出面に導電膜４を堆積させる。導電膜４は、Ｎ型の不純物を含む多結晶半導体（例えば、ポリシリコン）で形成され得る。これにより、空隙２７の露出面が導電膜４で覆われる。
【0086】
図１５に示す工程では、ＣＶＤ法などにより、空隙２７に絶縁物を埋め込み、コア絶縁膜１０を形成する。
【0087】
図１６に示す工程では、ウェットエッチングなどの等方性エッチングによって積層体ＳＳＴ１ｊにおける犠牲層１３が除去され、空隙２８が形成される。そして、空隙２８の露出面を覆う絶縁膜８（図５参照）が形成される。絶縁膜８は、アルミニウム酸化物等の絶縁物で形成され得る。
【0088】
図４に示す工程では、空隙２８に導電物質が埋め込まれ導電層６が形成される。導電層６は、タングステンなどの金属を主成分とする材料で形成される。これにより、絶縁層７と導電膜６とが交互に複数積層された積層体ＳＳＴが形成される。すなわち、積層体ＳＳＴを含む半導体記憶装置１が形成される。
【0089】
以上のように、第１の実施形態では、半導体記憶装置１において、ソース線ＳＬが半導体膜４２に接触するＤＳＣ構造が設けられる。ＤＳＣ構造において、ソース線ＳＬとして機能する導電膜３，４のうち、導電膜３ｂは、－Ｚ側で導電膜４に接触し、＋Ｚ側で半導体膜４２の一端に接触する。導電膜４は、不純物を含む多結晶半導体を含む。導電膜３ｂは、不純物及びカーボンを含む多結晶半導体を含む。これに応じて、導電膜３ｂにおける多結晶半導体の平均粒径は、導電膜４における多結晶半導体の平均粒径より小さい。これにより、半導体膜５，９及び導電膜４から導電膜３ｂを介した半導体膜４２への不純物の拡散量が適正に制御され得る。この結果、消去処理時における選択ゲートＳＧＳＢでのＧＩＤＬ生成を効率化できるとともに、選択ゲートＳＧＳを適正にオン・オフできるので、半導体記憶装置１の動作の信頼性を向上できる。
【0090】
例えば、導電膜４が半導体膜４２の側面に直接接触する場合、図６（ａ）に一点鎖線で示されるように、導電膜４に接する部分が比較的高いが、選択ゲートＳＧＳＢのチャネル領域のＺ位置に近付くにつれて減少する傾向にある。
【0091】
このとき、導電膜４（導電膜４ａ、導電膜４ｂ、導電膜４ｃ）における多結晶半導体の平均粒径が比較的大きい。これにより、半導体膜５，９及び導電膜４から半導体膜４２へのＮ型の不純物の拡散量が過剰になり得る。
【0092】
すなわち、図６（ａ）に一点鎖線で示されるように、半導体膜４２において、選択ゲートＳＧＳのチャネル領域にはＮ型の不純物が閾値濃度Ｃｔｈ以上に含まれる。これにより、選択ゲートＳＧＳが非選択時にオンしてしまうなど、選択ゲートＳＧＳを適正にオン・オフすることが困難になり、半導体記憶装置１の動作の信頼性が劣化し得る。
【0093】
一方、第１の実施形態では、導電膜３ｂにおける多結晶半導体の平均粒径は、導電膜４における多結晶半導体の平均粒径より小さい。これにより、半導体膜５，９及び導電膜４から導電膜３ｂを介した半導体膜４２への不純物の拡散量が適正に制御され得る。例えば、図６（ａ）に実線で示されるように、半導体膜４２において、選択ゲートＳＧＳＢのチャネル領域にはＮ型の不純物が閾値濃度Ｃｔｈ以上に含まれるが、選択ゲートＳＧＳのチャネル領域にはＮ型の不純物が閾値濃度Ｃｔｈ未満に抑制される。この結果、消去処理時における選択ゲートＳＧＳＢでのＧＩＤＬ生成を効率化できるとともに、選択ゲートＳＧＳを適正にオン・オフできるので、半導体記憶装置１の動作の信頼性を向上できる。
【0094】
（第２の実施形態）
次に、第２の実施形態にかかる半導体記憶装置１０１について説明する。以下では、第１の実施形態と異なる部分を中心に説明する。
次に、第２の実施形態にかかる半導体記憶装置１０１について説明する。以下では、第１の実施形態と異なる部分を中心に説明する。
【0095】
ＤＳＣ構造として、第１の実施形態では、半導体膜４２の一端と導電膜４の＋Ｚ側の主面との間にカーボンを含む導電膜３が介在する構造が例示されるが、第２の実施形態では、半導体膜４２の側面と導電膜４の端部との間にカーボンを含む導電膜１０３が介在する構造が例示される。
【0096】
【0097】
導電膜１０３は、ＸＹ方向における導電膜４と半導体膜４２との間に配される。導電膜１０３は、半導体膜４２の側面と導電膜４の端部との間に介在する。導電膜１０３は、コア絶縁膜４１側の側面（内側面）が半導体膜４２の側面に接触し、その反対側の側面（外側面）が導電膜４の端部に接触する。
【0098】
導電膜１０３は、導電膜１０３ａ、導電膜１０３ｂ、導電膜１０３ｃを含む。導電膜１０３ａは、＋Ｚ側の主面が導電膜４の端部に接触するとともに導電膜１０３ｃに接続され、コア絶縁膜４１側の側面（内側面）が半導体膜４２の側面に接触される。導電膜１０３ｂは、－Ｚ側の主面が導電膜４の端部に接触するとともに導電膜１０３ｃに接続され、コア絶縁膜４１側の側面（内側面）が半導体膜４２の側面に接触される。導電膜１０３ｃは、コア絶縁膜４１側の側面が半導体膜４２の側面に接触し、その反対側の側面が導電膜４の端面に接触し、－Ｚ側の端部が導電膜１０３ａに接続され、＋Ｚ側の端部が導電膜１０３ｂに接続される。
【0099】
導電膜１０３ａ、導電膜１０３ｂ、導電膜１０３ｃは、それぞれ、多結晶半導体（例えば、ポリシリコン）を主成分とする材料で形成され、Ｎ型の不純物（例えば、リン又はヒ素）を第４の濃度で含む点は、第１の実施形態の導電膜３ａ、導電膜３ｂと同様である。
【0100】
導電膜１０３ａ、導電膜１０３ｂ、導電膜１０３ｃは、それぞれ、さらにカーボンを第５の濃度で含む点も、第１の実施形態の導電膜３ａ、導電膜３ｂと同様である。これに応じて、導電膜１０３ａ、導電膜１０３ｂ、導電膜１０３ｃにおける多結晶半導体の平均粒径は、導電膜４ａ、導電膜４ｂ、導電膜４ｃにおける多結晶半導体の平均粒径より小さい。
【0101】
また、半導体記憶装置１の製造方法が、図１８～図２３及び図１７に示すように、次の点で第１の実施形態と異なる。図１８～図２３は、半導体記憶装置１の製造方法を示すＹＺ断面図である。図１７は、半導体記憶装置１の構造を示すＹＺ断面図であるが、製造方法を示す断面図として流用する。
【0102】
【0103】
図１８に示す工程では、ウェットエッチングなどの等方性エッチングによって絶縁層２１，２２（図１０参照）を除去するとともに、絶縁膜４３ｉにおける露出面近傍の部分を除去し、半導体膜４２の外側面４２ａの一部を露出するとともに、外側面４２ａに沿った溝２７１ａ，２７２ａを形成する。溝２７１ａは、空隙２７から半導体膜４２の外側面４２ａに沿って－Ｚ方向に突出する。溝２７１ａは、略円筒状である。溝２７２ａは、空隙２７から半導体膜４２の外側面４２ａに沿って＋Ｚ方向に突出する。溝２７２ａは、略円筒状である。溝２７１ａ、溝２７２ａ及び空隙２７は、ＸＹ平面視において、半導体膜４２を囲む。
【0104】
図１９に示す工程では、ＣＶＤ法などにより、空隙２７の露出面、及び溝２７１ａ，２７２ａ（図１８参照）に導電膜１０３ｉ、導電膜２５ｉを堆積させる。導電膜１０３ｉは、Ｎ型の不純物及びカーボンを含む多結晶半導体（例えば、ポリシリコン）で形成され得る。導電膜２５ｉは、Ｎ型の不純物を含む多結晶半導体（例えば、ポリシリコン）で形成され得る。これにより、溝２７１ａ，２７２ａに導電膜１０３ｉが埋め込まれる。
【0105】
図２０に示す工程では、ウェットエッチングなどの等方性エッチングによって導電膜１０３ｉ、導電膜２５ｉのエッチバックが行われる。エッチバックにおけるエッチング量は、エッチング時間などにより制御される。これにより、導電膜１０３ｉにおける溝２７１ａ，２７２ａ（図１８参照）に埋め込まれた部分及び溝２７１ａ，２７２ａ間の部分が導電膜１０３として残されながら、導電膜１０３ｉにおけるそれ以外の部分と導電膜２５ｉとが除去される。導電膜１０３のうち、空隙２７の－Ｚ側の溝２７１ａに埋め込まれた部分が導電膜１０３ａとして残され、空隙２７の＋Ｚ側の溝２７２ａに埋め込まれた部分が導電膜１０３ｂとして残され、溝２７１ａ，２７２ａ間の部分が導電膜１０３ｃとして残される。
【0106】
図２１に示す工程では、ＣＶＤ法などにより、空隙２７の露出面に導電膜４を堆積させる。導電膜４は、Ｎ型の不純物を含む多結晶半導体（例えば、ポリシリコン）で形成され得る。これにより、導電膜１０３ｃの外側面が導電膜４で覆われるとともに、空隙２７の露出面が導電膜４で覆われる。
【0107】
図２２に示す工程では、ＣＶＤ法などにより、空隙２７に絶縁物を埋め込み、コア絶縁膜１０を形成する。
【0108】
図２３に示す工程では、ウェットエッチングなどの等方性エッチングによって積層体ＳＳＴ１ｊにおける犠牲層１３が除去され、空隙２８が形成される。そして、空隙２８の露出面を覆う絶縁膜８（図５参照）が形成される。絶縁膜８は、アルミニウム酸化物等の絶縁物で形成され得る。
【0109】
図１７に示す工程では、空隙２８に導電物質が埋め込まれ導電層６が形成される。導電層６は、タングステンなどの金属を主成分とする材料で形成される。これにより、絶縁層７と導電膜６とが交互に複数積層された積層体ＳＳＴが形成される。すなわち、積層体ＳＳＴを含む半導体記憶装置１０１が形成される。
【0110】
以上のように、第２の実施形態では、半導体記憶装置１０１において、ソース線ＳＬが半導体膜４２に接触するＤＳＣ構造が設けられる。ＤＳＣ構造において、ソース線ＳＬとして機能する導電膜１０３，４のうち、導電膜１０３ｃは、コア絶縁膜４１側の側面（内側面）が半導体膜４２の側面に接触し、その反対側の側面（外側面）が導電膜４の端部に接触する。導電膜４は、不純物を含む多結晶半導体を含む。導電膜１０３ｃは、不純物及びカーボンを含む多結晶半導体を含む。これに応じて、導電膜１０３ｃにおける多結晶半導体の平均粒径は、導電膜４における多結晶半導体の平均粒径より小さい。これにより、半導体膜５，９及び導電膜４から導電膜１０３ｃを介した半導体膜４２への不純物の拡散量が適正に制御され得る。この結果、消去処理時における選択ゲートＳＧＳＢでのＧＩＤＬ生成を効率化できるとともに、選択ゲートＳＧＳを適正にオン・オフできるので、半導体記憶装置１０１の動作の信頼性を向上できる。
【0111】
（第３の実施形態）
次に、第３の実施形態にかかる半導体記憶装置２０１について説明する。以下では、第１の実施形態及び第２の実施形態と異なる部分を中心に説明する。
次に、第３の実施形態にかかる半導体記憶装置２０１について説明する。以下では、第１の実施形態及び第２の実施形態と異なる部分を中心に説明する。
【0112】
ＤＳＣ構造として、第２の実施形態では、導電膜４が導電膜１０３を介して半導体膜４２に接触する構造が例示されるが、第３の実施形態では、導電膜２０４が半導体膜４２の一端に直接接触しながら導電膜２０３を介して半導体膜４２の側面に接触する構造が例示される。
【0113】
半導体記憶装置２０１において、メモリセルアレイ２０２は、図２４に示すように、導電膜３、導電膜４（図４参照）に代えて導電膜２０３、導電膜２０４を有する。図２４は、メモレイセルアレイ２０２の構成を示すＹＺ断面図である。
【0114】
導電膜２０４は、柱状体４０がＺ方向に貫通する。導電膜２０４は、半導体膜４２の一端に直接接触しながら導電膜２０３を介して半導体膜４２の側面に接触する。導電膜２０４は、コア絶縁膜４１に近接する部分がＺ方向両側で半導体膜４２の一端に接触し、コア絶縁膜４１からより遠い部分がＺ方向両側で導電膜２０３の主面に接触する。
【0115】
導電膜２０４は、導電膜４ｃ（図１８参照）に代えて導電膜２０４ｃを含む。導電膜２０４ｃは、コア絶縁膜４１の外側面４１ａを覆う。柱状体４０に対応するＸＹ位置において、導電膜２０４ｃは、＋Ｚ側の主面が半導体膜４２及び導電膜２０３に接触し、－Ｚ側の主面が半導体膜４２及び導電膜２０３に接触する。
【0116】
導電膜４ａ、導電膜４ｂ、導電膜２０４ｃは、それぞれ、多結晶半導体（例えば、ポリシリコン）を主成分とする材料で形成され、Ｎ型の不純物（例えば、リン又はヒ素）を第２の濃度で含む点は、第１の実施形態の導電膜４ａ、導電膜４ｂ、導電膜４ｃと同様である。
【0117】
導電膜２０３は、導電膜２０４と半導体膜４２との間に配される。導電膜２０３は、半導体膜４２の側面と導電膜２０４の端部とにそれぞれ接触する。
【0118】
導電膜２０３は、導電膜２０３ａ、導電膜２０３ｂを含む。導電膜２０３ａは、コア絶縁膜４１側の側面（内側面）が半導体膜４２の側面に接触し、＋Ｚ側の主面が導電膜４の端部に接触する。導電膜２０３ｂは、コア絶縁膜４１側の側面（内側面）が半導体膜４２の側面に接触し、－Ｚ側の主面が導電膜４の端部に接触する。
【0119】
導電膜２０３ａ、導電膜２０３ｂは、それぞれ、多結晶半導体（例えば、ポリシリコン）を主成分とする材料で形成され、Ｎ型の不純物（例えば、リン又はヒ素）を第４の濃度で含む点は、第１の実施形態の導電膜３ａ、導電膜３ｂと同様である。
【0120】
導電膜２０３ａ、導電膜２０３ｂは、それぞれ、さらにカーボンを第５の濃度で含む点も、第１の実施形態の導電膜３ａ、導電膜３ｂと同様である。これに応じて、導電膜２０３ａ、導電膜２０３ｂにおける多結晶半導体の平均粒径は、導電膜４ａ、導電膜４ｂ、導電膜２０４ｃにおける多結晶半導体の平均粒径より小さい。
【0121】
また、半導体記憶装置１の製造方法が、図２５～図２８及び図２４に示すように、次の点で第１の実施形態及び第２の実施形態と異なる。図２５～図２８は、半導体記憶装置１の製造方法を示す断面図である。図２４は、半導体記憶装置１の構造を示す断面図であるが、製造方法を示す断面図として流用する。
【0122】
【0123】
図２５に示す工程では、ウェットエッチングなどの等方性エッチングによって導電膜１０３ｉ、導電膜２５ｉ（図１９参照）のエッチバックが行われる。エッチバックにおけるエッチング量は、エッチング時間などにより制御される。これにより、導電膜１０３ｉにおける溝２７１ａ，２７２ａ（図１８参照）に埋め込まれた部分が導電膜２０３として残されながら、導電膜１０３ｉにおけるそれ以外の部分と導電膜２５ｉとが除去される。導電膜１０３ｉにおける溝２７１ａ，２７２ａ間の部分も除去され、コア絶縁膜４１の外側面４１ａ、－Ｚ側の半導体膜４２の＋Ｚ側端４２１、＋Ｚ側の半導体膜４２の－Ｚ側端４２２が露出される。導電膜２０３のうち、空隙２７の－Ｚ側の溝２７１ａに埋め込まれた部分が導電膜２０３ａとして残され、空隙２７の＋Ｚ側の溝２７２ａに埋め込まれた部分が導電膜２０３ｂとして残される。
【0124】
図２６に示す工程では、ＣＶＤ法などにより、空隙２７の露出面に導電膜２０４を堆積させる。導電膜２０４は、Ｎ型の不純物を含む多結晶半導体（例えば、ポリシリコン）で形成され得る。
【0125】
図２７に示す工程では、ＣＶＤ法などにより、空隙２７に絶縁物を埋め込み、コア絶縁膜１０を形成する。
【0126】
図２８に示す工程では、ウェットエッチングなどの等方性エッチングによって積層体ＳＳＴ１ｊにおける犠牲層１３が除去され、空隙２８が形成される。そして、空隙２８の露出面を覆う絶縁膜８（図５参照）が形成される。絶縁膜８は、アルミニウム酸化物等の絶縁物で形成され得る。
【0127】
図２４に示す工程では、空隙２８に導電物質が埋め込まれ導電層６が形成される。導電層６は、タングステンなどの金属を主成分とする材料で形成される。これにより、絶縁層７と導電膜６とが交互に複数積層された積層体ＳＳＴが形成される。すなわち、積層体ＳＳＴを含む半導体記憶装置２０１が形成される。
【0128】
以上のように、第３の実施形態では、半導体記憶装置２０１において、ソース線ＳＬが半導体膜４２に接触するＤＳＣ構造が設けられる。ＤＳＣ構造において、ソース線ＳＬとして機能する導電膜２０３，２０４のうち、導電膜２０３ｂは、半導体膜４２の側面と導電膜２０４の端部とにそれぞれ接触する。導電膜２０４は、半導体膜４２の一端に直接接触しながら導電膜２０３ｂを介して半導体膜４２の側面に接触する。導電膜２０４は、不純物を含む多結晶半導体を含む。導電膜２０３ｂは、不純物及びカーボンを含む多結晶半導体を含む。これに応じて、導電膜２０３ｂにおける多結晶半導体の平均粒径は、導電膜２０４における多結晶半導体の平均粒径より小さい。これにより、半導体膜５，９及び導電膜２０４から導電膜２０３ｂを介した半導体膜４２への不純物の拡散量が適正に制御され得る。この結果、消去処理時における選択ゲートＳＧＳＢでのＧＩＤＬ生成を効率化できるとともに、選択ゲートＳＧＳを適正にオン・オフできるので、半導体記憶装置２０１の動作の信頼性を向上できる。
【0129】
なお、ソース線ＳＬが半導体膜４２に接触するＤＳＣ構造について、図４に示す構造と図１７に示す構造と図２４に示す構造とでは、ソース線ＳＬから半導体膜４２への不純物の拡散しやすさが互いに異なる。不純物の拡散しやすさは、拡散係数で表され得る。拡散係数は、単位時間当たりに単位面積を通過する物質の量として定義され得る。
【0130】
図４に示す構造では、導電膜４が導電膜３ｂを介して半導体膜４２の一端に間接的に接触している。導電膜４は、不純物を含む多結晶半導体を含む。導電膜３ｂは、不純物及びカーボンを含む多結晶半導体を含む。導電膜３ｂにおける多結晶半導体の平均粒径は、導電膜４における多結晶半導体の平均粒径より小さい。導電膜３ｂは、導電膜４から半導体膜４２へ拡散される不純物の拡散量を制御するための膜として機能する。
【0131】
図４に示す構造では、導電膜４の導電膜３ｂを介した半導体膜４２への間接的な接触面積が半導体膜４２の一端の面積であり比較的に小さい。このため、図４に示す構造における導電膜４から半導体膜４２への不純物の拡散係数Ｄ４は比較的小さい。
【0132】
図１７に示す構造では、導電膜４が導電膜１０３ｃを介して半導体膜４２の側面に間接的に接触している。導電膜４は、不純物を含む多結晶半導体を含む。導電膜１０３ｃは、不純物及びカーボンを含む多結晶半導体を含む。導電膜１０３ｃにおける多結晶半導体の平均粒径は、導電膜４における多結晶半導体の平均粒径より小さい。導電膜１０３ｃは、導電膜４から半導体膜４２へ拡散される不純物の拡散量を制御するための膜として機能する。
【0133】
図１７に示す構造では、導電膜４の導電膜１０３ｃを介した半導体膜４２への間接的な接触面積が半導体膜４２の側面の面積であり図４に示す構造に比べて大きい。このため、図１７に示す構造における導電膜４から半導体膜４２への不純物の拡散係数Ｄ１７は、図４に示す構造の拡散係数Ｄ４より大きい。
【0134】
図２４に示す構造では、導電膜２０４が半導体膜４２の一端に直接接触するとともに導電膜２０３ｂを介して半導体膜４２の側面に間接的に接触している。導電膜２０４は、不純物を含む多結晶半導体を含む。導電膜２０３ｂは、不純物及びカーボンを含む多結晶半導体を含む。導電膜２０３ｂにおける多結晶半導体の平均粒径は、導電膜２０４における多結晶半導体の平均粒径より小さい。導電膜２０３ｂは、導電膜２０４から半導体膜４２へ拡散される不純物の拡散量を制御するための膜として機能する。
【0135】
図２４に示す構造では、導電膜２０４の導電膜２０３ｂを介した半導体膜４２への直接的な接触面積が存在する。このため、図２４に示す構造における導電膜２０４から半導体膜４２への不純物の拡散係数Ｄ２４は、図１７に示す構造の拡散係数Ｄ１７より大きい。
【0136】
すなわち、図４に示す構造の拡散係数Ｄ４と図１７に示す構造の拡散係数Ｄ１７と図２４に示す構造の拡散係数Ｄ２４とは、
Ｄ４＜Ｄ１７＜Ｄ２４
の関係にある。これにより、ＤＳＣ構造におけるソース線ＳＬから半導体膜４２への不純物の要求される拡散係数に応じて、図４に示す構造と図１７に示す構造と図２４に示す構造とのいずれかを選択して採用することにより、半導体記憶装置が構成されてもよい。
Ｄ４＜Ｄ１７＜Ｄ２４
の関係にある。これにより、ＤＳＣ構造におけるソース線ＳＬから半導体膜４２への不純物の要求される拡散係数に応じて、図４に示す構造と図１７に示す構造と図２４に示す構造とのいずれかを選択して採用することにより、半導体記憶装置が構成されてもよい。
【0137】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0138】
１、１０１，２０１ 半導体記憶装置、３，１０３，２０３ 導電膜、４，２０４ 導電膜、４２ 半導体膜、４３ 絶縁膜。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】