特開 2024-135752 出力アンプ、ソースドライバ及び表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024135752

(43)【公開日】2024-10-04

(54)【発明の名称】出力アンプ、ソースドライバ及び表示装置

(51)【国際特許分類】

   G09G 3/3275 20160101AFI20240927BHJP

   G09G 3/20 20060101ALI20240927BHJP

   H03F 1/02 20060101ALI20240927BHJP

   H03K 17/687 20060101ALI20240927BHJP

【ＦＩ】

G09G3/3275

G09G3/20 623C

G09G3/20 611J

G09G3/20 680G

H03F1/02 144

H03K17/687 A

G09G3/20 623B

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2023046603

(22)【出願日】2023-03-23

(71)【出願人】

【識別番号】320012037

【氏名又は名称】ラピステクノロジー株式会社

(74)【代理人】

【識別番号】110001025

【氏名又は名称】弁理士法人レクスト国際特許事務所

(72)【発明者】

【氏名】樋口 鋼児

【テーマコード（参考）】

5C080

5C380

5J055

5J500

【Ｆターム（参考）】

5C080AA06

5C080BB05

5C080DD12

5C080JJ02

5C080JJ03

5C080JJ04

5C380AA01

5C380AB06

5C380BA20

5C380CA04

5C380CA12

5C380CA17

5C380CA57

5C380CF28

5C380CF29

5C380CF52

5J055AX12

5J055AX25

5J055AX55

5J055AX64

5J055AX65

5J055BX16

5J055CX29

5J055DX12

5J055EY10

5J055EY21

5J055EZ56

5J055FX01

5J055FX05

5J055FX13

5J055GX01

5J500AA01

5J500AA51

5J500AC36

5J500AC41

5J500AC65

5J500AF18

5J500AH10

5J500AH29

5J500AM11

5J500RG05

(57)【要約】

【課題】
高スルーレートを維持しつつリンギングを抑制することができる出力アンプ、ソースドライバ及び表示装置を提供する。
【解決手段】
入力電圧と出力電圧との差分に対応した正駆動電圧及び負駆動電圧を生成する駆動電圧生成部と、正側電源端と負側電源端との間にコンプリメンタリー出力を形成した電流流れ出し用の第１のトランジスタと電流流れ込み用の第２のトランジスタとを有し、正駆動電圧に応じて第１のトランジスタが正側電源端から出力端子に電流を流し出し、負駆動電圧に応じて第２のトランジスタが出力端子から負側電源端に電流を流し込む出力部と、入力電圧に応じた正側クランプ電圧を正側電源端に印加し、入力電圧に応じた負側クランプ電圧を負側電源端に印加するクランプ電圧生成回路と、を備える。
【選択図】 図１

【特許請求の範囲】

【請求項1】

入力電圧を増幅して出力電圧を生成して当該出力電圧を出力端子から出力する出力アンプであって、
前記入力電圧と前記出力電圧との差分に対応した正駆動電圧及び負駆動電圧を生成する駆動電圧生成部と、
第１の正側電源端と第１の負側電源端との間にコンプリメンタリー出力を形成した電流流れ出し用の第１のトランジスタと電流流れ込み用の第２のトランジスタとを有し、前記正駆動電圧に応じて前記第１のトランジスタが前記第１の正側電源端から前記出力端子に電流を流し出し、前記負駆動電圧に応じて前記第２のトランジスタが前記出力端子から前記第１の負側電源端に電流を流し込む出力部と、
前記入力電圧に応じた正側クランプ電圧を前記第１の正側電源端に印加する正側クランプ電圧生成回路と、
前記入力電圧に応じた負側クランプ電圧を前記第１の負側電源端に印加する負側クランプ電圧生成回路と、を有することを特徴とする出力アンプ。

【請求項2】

前記正側クランプ電圧生成回路は前記入力電圧の立ち上がり時に前記入力電圧の目標電圧より所定電圧だけ高い電圧を前記正側クランプ電圧として生成し、前記負側クランプ電圧生成回路は前記入力電圧の立ち下がり時に前記入力電圧の目標電圧より前記所定電圧だけ低い電圧を前記負側クランプ電圧として生成することを特徴とする請求項１記載の出力アンプ。

【請求項3】

前記正側クランプ電圧生成回路は、互いに異なる電圧レベルの複数の正側電圧のうちから前記入力電圧に応じて１つの正側電圧を選択し、前記１つの正側電圧を前記正側クランプ電圧として生成し、
前記負側クランプ電圧生成回路は、互いに異なる電圧レベルの複数の負側電圧のうちから前記入力電圧に応じて１つの負側電圧を選択し、前記１つの負側電圧を前記負側クランプ電圧として生成することを特徴とする請求項１記載の出力アンプ。

【請求項4】

前記正側クランプ電圧生成回路は、前記入力電圧をゲートに受け入れるＰチャネルのトランジスタを有する正側ソースフォロア回路と、前記正側ソースフォロア回路の出力電圧をゲートに受けて電源電圧に基づいて前記正側クランプ電圧を生成するＮチャネルのトランジスタと、を含み、
前記負側クランプ電圧生成回路は、前記入力電圧をゲートに受け入れるＮチャネルのトランジスタを有する負側ソースフォロア回路と、前記負側ソースフォロア回路の出力電圧をゲートに受けてグランド電位に基づいて前記負側クランプ電圧を生成するＰチャネルのトランジスタと、を含むことを特徴とする請求項１記載の出力アンプ。

【請求項5】

前記出力部は、コンプリメンタリー出力を形成した電流流れ出し用の第３のトランジスタと電流流れ込み用の第４のトランジスタとを有し、前記入力電圧の立ち上がり開始から所定期間内において前記正駆動電圧に応じて前記第３のトランジスタが前記出力端子に電流を流し出し、前記入力電圧の立ち下がり開始から前記所定期間内において前記負駆動電圧に応じて前記第４のトランジスタが前記出力端子から電流を流し込む補助出力部を有することを特徴とする請求項１記載の出力アンプ。

【請求項6】

前記第３のトランジスタ及び前記第４のトランジスタは、電源電圧が印加される第２の正側電源端とグランド電位が印加される第２の負側電源端との間にコンプリメンタリー出力を形成していることを特徴とする請求項５記載の出力アンプ。

【請求項7】

映像信号に対応する表示パネルの複数のデータ線分の階調電圧信号を生成する階調電圧信号生成部と、前記階調電圧信号を増幅して駆動信号を各々得て当該駆動信号を前記表示パネルの複数のデータ線に出力する複数の出力アンプと、を備えたソースドライバであって、
前記複数の出力アンプの各々は、
対応する前記階調電圧信号の電圧と前記駆動信号の電圧との差分に対応した正駆動電圧及び負駆動電圧を生成する駆動電圧生成部と、
正側電源端と負側電源端との間にコンプリメンタリー出力を形成した電流流れ出し用の第１のトランジスタと電流流れ込み用の第２のトランジスタとを有し、前記正駆動電圧に応じて前記第１のトランジスタが前記正側電源端から前記複数のデータ線の対応するデータ線に電流を流し出し、前記負駆動電圧に応じて前記第２のトランジスタが前記対応するデータ線から前記負側電源端に電流を流し込む出力部と、
前記対応する前記階調電圧信号の電圧に応じた正側クランプ電圧を前記正側電源端に印加する正側クランプ電圧生成回路と、
前記対応する前記階調電圧信号の電圧に応じた負側クランプ電圧を前記負側電源端に印加する負側クランプ電圧生成回路と、を有することを特徴とするソースドライバ。

【請求項8】

複数のデータ線及び複数のゲート線と、前記複数のデータ線及び複数のゲート線の交差部の各々にマトリクス状に設けられた表示セルと、を有する表示パネルと、
前記複数のゲート線に接続され、前記複数のゲート線を所定の順番で選択し、当該選択したゲート線にゲート信号を供給するゲートドライバと、
映像信号に対応する前記複数のデータ線分の階調電圧信号を生成する階調電圧信号生成部と、前記階調電圧信号を増幅して駆動信号を各々得て当該駆動信号を前記表示パネルの複数のデータ線に出力する複数の出力アンプと、を有するソースドライバと、
前記映像信号に基づいて前記ゲートドライバ及び前記ソースドライバの各々の動作を制御する表示コントローラと、を備える表示装置であって、
前記複数の出力アンプの各々は、
対応する前記階調電圧信号の電圧と前記駆動信号の電圧との差分に対応した正駆動電圧及び負駆動電圧を生成する駆動電圧生成部と、
正側電源端と負側電源端との間にコンプリメンタリー出力を形成した電流流れ出し用の第１のトランジスタと電流流れ込み用の第２のトランジスタとを有し、前記正駆動電圧に応じて前記第１のトランジスタが前記正側電源端から前記複数のデータ線の対応するデータ線に電流を流し出し、前記負駆動電圧に応じて前記第２のトランジスタが前記対応するデータ線から前記負側電源端に電流を流し込む出力部と、
前記対応する前記階調電圧信号の電圧に応じた正側クランプ電圧を前記正側電源端に印加する正側クランプ電圧生成回路と、
前記対応する前記階調電圧信号の電圧に応じた負側クランプ電圧を前記負側電源端に印加する負側クランプ電圧生成回路と、を有することを特徴とする表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、出力アンプ、出力アンプを有するソースドライバ、及びソースドライバを有する表示装置に関する。

【背景技術】

【0002】

近時の表示装置では、表示パネルの高細化、高速化に伴って画素当たりの駆動時間が短くなってきている。そのため出力アンプのスルーレートは徐々に大きくなってきている。例えば、特許文献１には、消費電力の増大を抑制しつつ、高スルーレート化を図った液晶表示装置のソースドライバが開示されている。

【0003】

特許文献１のソースドライバは、入力信号に応答して表示パネルの複数のデータ線を駆動する複数の出力アンプと、出力アンプの電気的特性と整合性を有するダミーアンプを有するバイアス制御回路とを備え、バイアス制御回路は、出力アンプに入力されるγ抵抗回路の電圧を入力されたときのダミーアンプの出力遷移期間に基づいて、複数の出力アンプの高バイアス期間を制御するものである。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１２－２７１２７号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

ところで、液晶表示装置では液晶の反応スピードが遅い一方、有機ＥＬ表示装置のＯＥＬＤ（有機エレクトロルミネッセンスディスプレイ）パネルでは応答スピードが早いため、ＯＥＬＤパネルの駆動波形の瞬間的なオーバーシュート、アンダーシュートに反応し階調がずれることが起きる。それに対応するために、有機ＥＬ表示装置のＯＥＬＤパネルを駆動するソースドライバでは、リンギングを生じない出力アンプが求められている。

【0006】

そこで、本発明の目的は、高スルーレートを維持しつつリンギングを抑制することができる出力アンプ、ソースドライバ及び表示装置を提供することである。

【課題を解決するための手段】

【0007】

本発明の出力アンプは、入力電圧を増幅して出力電圧を生成して当該出力電圧を出力端子から出力する出力アンプであって、前記入力電圧と前記出力電圧との差分に対応した正駆動電圧及び負駆動電圧を生成する駆動電圧生成部と、第１の正側電源端と第１の負側電源端との間にコンプリメンタリー出力を形成した電流流れ出し用の第１のトランジスタと電流流れ込み用の第２のトランジスタとを有し、前記正駆動電圧に応じて前記第１のトランジスタが前記第１の正側電源端から前記出力端子に電流を流し出し、前記負駆動電圧に応じて前記第２のトランジスタが前記出力端子から前記第１の負側電源端に電流を流し込む出力部と、前記入力電圧に応じた正側クランプ電圧を前記第１の正側電源端に印加する正側クランプ電圧生成回路と、前記入力電圧に応じた負側クランプ電圧を前記第１の負側電源端に印加する負側クランプ電圧生成回路と、を有することを特徴としている。

【0008】

本発明のソースドライバは、映像信号に対応する表示パネルの複数のデータ線分の階調電圧信号を生成する階調電圧信号生成部と、前記階調電圧信号を増幅して駆動信号を各々得て当該駆動信号を前記表示パネルの複数のデータ線に出力する複数の出力アンプと、を備えたソースドライバであって、前記複数の出力アンプの各々は、対応する前記階調電圧信号の電圧と前記駆動信号の電圧との差分に対応した正駆動電圧及び負駆動電圧を生成する駆動電圧生成部と、正側電源端と負側電源端との間にコンプリメンタリー出力を形成した電流流れ出し用の第１のトランジスタと電流流れ込み用の第２のトランジスタとを有し、前記正駆動電圧に応じて前記第１のトランジスタが前記正側電源端から前記複数のデータ線の対応するデータ線に電流を流し出し、前記負駆動電圧に応じて前記第２のトランジスタが前記対応するデータ線から前記負側電源端に電流を流し込む出力部と、前記対応する前記階調電圧信号の電圧に応じた正側クランプ電圧を前記正側電源端に印加する正側クランプ電圧生成回路と、前記対応する前記階調電圧信号の電圧に応じた負側クランプ電圧を前記負側電源端に印加する負側クランプ電圧生成回路と、を有することを特徴としている。

【0009】

本発明の表示装置は、複数のデータ線及び複数のゲート線と、前記複数のデータ線及び複数のゲート線の交差部の各々にマトリクス状に設けられた表示セルと、を有する表示パネルと、前記複数のゲート線に接続され、前記複数のゲート線を所定の順番で選択し、当該選択したゲート線にゲート信号を供給するゲートドライバと、映像信号に対応する前記複数のデータ線分の階調電圧信号を生成する階調電圧信号生成部と、前記階調電圧信号を増幅して駆動信号を各々得て当該駆動信号を前記表示パネルの複数のデータ線に出力する複数の出力アンプと、を有するソースドライバと、前記映像信号に基づいて前記ゲートドライバ及び前記ソースドライバの各々の動作を制御する表示コントローラと、を備える表示装置であって、前記複数の出力アンプの各々は、対応する前記階調電圧信号の電圧と前記駆動信号の電圧との差分に対応した正駆動電圧及び負駆動電圧を生成する駆動電圧生成部と、正側電源端と負側電源端との間にコンプリメンタリー出力を形成した電流流れ出し用の第１のトランジスタと電流流れ込み用の第２のトランジスタとを有し、前記正駆動電圧に応じて前記第１のトランジスタが前記正側電源端から前記複数のデータ線の対応するデータ線に電流を流し出し、前記負駆動電圧に応じて前記第２のトランジスタが前記対応するデータ線から前記負側電源端に電流を流し込む出力部と、前記対応する前記階調電圧信号の電圧に応じた正側クランプ電圧を前記正側電源端に印加する正側クランプ電圧生成回路と、前記対応する前記階調電圧信号の電圧に応じた負側クランプ電圧を前記負側電源端に印加する負側クランプ電圧生成回路と、を有することを特徴としている。

【発明の効果】

【0010】

本発明の出力アンプ、ソースドライバ及び表示装置によれば、出力アンプの入力電圧に応じた正側クランプ電圧及び負側クランプ電圧が第１及び第２のトランジスタには印加され、これにより出力アンプの出力電圧がオーバーシュート及びアンダーシュートする余地がなくなるので、高スルーレートを維持しつつリンギングを抑制することができる。

【図面の簡単な説明】

【0011】

【図1】本発明の実施例１の出力アンプの内部構成を示す回路図である。

【図2】図１の出力アンプの動作を示すタイミングチャートである。

【図3】図１の出力アンプと動作を比較するための出力アンプの内部構成を示す回路図である。

【図4】図３の出力アンプの動作を示すタイミングチャートである。

【図5】図１の出力アンプ内のクランプ電圧生成回路の具体例の構成を示す回路図である。

【図6】図５のクランプ電圧生成回路を有する出力アンプの動作を示すタイミングチャートである。

【図7】図１の出力アンプ内のクランプ電圧生成回路の他の具体例構成を示す回路図である。

【図8】図７のクランプ電圧生成回路を有する出力アンプの動作を示すタイミングチャートである。

【図9】本発明の実施例２の出力アンプの内部構成を示す回路図である。

【図10】図９の出力アンプの動作を示すタイミングチャートである。

【図11】図１及び図９の出力アンプ内の駆動電圧生成部の内部構成を示す回路図である。

【図12】図１及び図９の出力アンプが採用されるソースドライバを有する表示装置の概略構成を示すブロック図である。

【図13】図１２のソースドライバの内部構成を示すブロック図である。

【発明を実施するための形態】

【0012】

以下、本発明の実施例を、図面を参照しつつ詳細に説明する。

【0013】

図１は本発明の実施例１の出力アンプの概略構成を示している。図１において、出力アンプは、符号ＡＭＰで示され、駆動電圧生成部１と、出力部２と、クランプ電圧生成回路３、４とを有している。出力アンプＡＭＰは電圧フォロワを形成している。

【0014】

駆動電圧生成部１は、入力端子ＩＮに供給される入力電圧ＶＩＮと、出力部２の出力ラインＬＯの電圧ＶＯＵＴとの差分に対応した正駆動電圧ＰＧを生成し、正駆動電圧ＰＧを正側駆動ラインＬＨを介して出力部２に供給する。また、駆動電圧生成部１は、入力電圧ＶＩＮと、出力ラインＬＯの電圧ＶＯＵＴとの差分に対応した負駆動電圧ＮＧを生成し、負駆動電圧ＮＧを負側駆動ラインＬＬを介して出力部２に供給する。すなわち、正駆動電圧ＰＧ及び負駆動電圧ＮＧは、電圧ＶＯＵＴが入力電圧ＶＩＮに等しくなるように生成される。

【0015】

出力部２は、ＰチャネルＭＯＳ（metal oxide semiconductor）型のトランジスタＴ２１と、ＮチャネルＭＯＳ型のトランジスタＴ２２とを有する。トランジスタＴ２１とトランジスタＴ２２とはコンプリメンタリー出力（トーテムポール出力）を形成している。トランジスタＴ２１は電流流れ出し用であり、トランジスタＴ２２は電流流し込み用である。

【0016】

トランジスタＴ２１のソースは、クランプ電圧生成回路３の出力ラインＣＬ１（第１の正側電源端）に接続されており、そのゲートは正側駆動ラインＬＨに接続されている。トランジスタＴ２１のドレインは出力ラインＬＯ及びトランジスタＴ２２のドレインに接続されている。トランジスタＴ２２のソースには、クランプ電圧生成回路４の出力ラインＣＬ２（第１の負側電源端）に接続されており、そのゲートは負側駆動ラインＬＬに接続されている。出力ラインＬＯは駆動電圧生成部１に接続されると共に出力端子ＯＵＴに接続されている。出力ラインＬＯの電圧ＶＯＵＴが出力駆動電圧である。

【0017】

クランプ電圧生成回路３、４は、入力端子ＩＮに接続され、入力端子ＩＮに供給される入力電圧ＶＩＮのレベルに応じてクランプ電圧ＰＣＬ、ＮＣＬを生成する。クランプ電圧生成回路３が生成する正側クランプ電圧ＰＣＬはＶＩＮ＋α、クランプ電圧生成回路４が生成する負側クランプ電圧ＮＣＬはＶＩＮ－αである。αはリンギング、すなわちオーバーシュートやアンダーシュートが生成されないように設定される所定電圧である。クランプ電圧ＰＣＬ、ＮＣＬと、出力アンプＡＭＰの電源電圧ＶＤＤ及びグランド電位ＶＳＳとの間にはＶＤＤ≧ＰＣＬ、ＶＳＳ≦ＮＣＬの関係がある。

【0018】

クランプ電圧ＰＣＬは出力ラインＣＬ１を介してトランジスタＴ２１のソースに供給される。クランプ電圧ＮＣＬは出力ラインＣＬ２を介してトランジスタＴ２２のソースに供給される。

【0019】

かかる構成を有する本発明による出力アンプＡＭＰにおいて、入力端子ＩＮに供給される入力電圧ＶＩＮが図２に示すように所定周期の矩形波として変化するとする。入力電圧ＶＩＮの立ち上がり時には入力電圧ＶＩＮは直ちに目標電圧ＶＴＡＲに達して正駆動期間となるので、クランプ電圧ＰＣＬは目標電圧ＶＴＡＲ＋αとなる。すなわち、正駆動期間には入力電圧ＶＩＮの目標電圧ＶＴＡＲが小さくなるほどクランプ電圧ＰＣＬは小さくなる。一方、入力電圧ＶＩＮの立ち下がり時には入力電圧ＶＩＮは直ちに目標電圧ＶＴＡＲに達して負駆動期間となるので、クランプ電圧ＮＣＬは目標電圧ＶＴＡＲ－αとなる。すなわち、負駆動期間には入力電圧ＶＩＮの目標電圧ＶＴＡＲが大きくなるほどクランプ電圧ＮＣＬは大きくなる。

【0020】

クランプ電圧ＰＣＬ、ＮＣＬによって目標電圧ＶＴＡＲと実際のトランジスタＴ２１、Ｔ２２のソース電圧との電圧差が小さくなるので、出力であるトランジスタＴ２１、Ｔ２２のドレイン電圧がオーバーシュート及びアンダーシュートする余地がなくなる。よって、出力ラインＬＯの電圧ＶＯＵＴは図２に示すように、目標電圧ＶＴＡＲに達すると、その目標電圧ＶＴＡＲをオーバーシュート及びアンダーシュートすることなく維持する。入力電圧ＶＩＮの目標電圧ＶＴＡＲの大きさが変化してもオーバーシュート及びアンダーシュート等のリンギングの発生を抑制することができる。

【0021】

図３は、図１に示した本発明による出力アンプＡＭＰの動作と比較するために、図１のクランプ電圧生成回路３、４を用いない出力アンプＡＭＰ’の概略構成を示している。図３において、出力部２のトランジスタＴ２１のソースには電源電圧ＶＤＤが印加され、トランジスタＴ２２のソースにはグランド電位ＶＳＳが印加されている。その他の構成は図１の出力アンプＡＭＰと同じである。

【0022】

図３に示した出力アンプＡＭＰ’では、図４に示すように、目標電圧ＶＴＡＲの大きさが小さくなるほど目標電圧ＶＴＡＲと実際のトランジスタＴ２１、Ｔ２２のソース電圧との電圧差が大きくなる。よって、出力ラインＬＯの電圧ＶＯＵＴは図４に示すように、目標電圧ＶＴＡＲに達すると、その目標電圧ＶＴＡＲを越えるオーバーシュートＯＳ又はアンダーシュートＵＳが生じる。入力電圧ＶＩＮの目標電圧ＶＴＡＲの大きさが小さくなるほど、大きなオーバーシュートＯＳ及びアンダーシュートＵＳが発生する。

【0023】

これに対し、本発明の実施例１である図１の出力アンプＡＭＰでは、入力電圧ＶＩＮの目標電圧ＶＴＡＲの大きさが小さくなってもクランプ電圧ＰＣＬ、ＮＣＬがその目標電圧ＶＴＡＲに追従して小さくなるので、出力ラインＬＯの電圧ＶＯＵＴは、図２に示すように、目標電圧ＶＴＡＲに達すると、その目標電圧ＶＴＡＲからのオーバーシュート又はアンダーシュートの発生を抑制して目標電圧ＶＴＡＲを維持することとなる。逆に、入力電圧ＶＩＮの目標電圧ＶＴＡＲの大きさが大きくなるほどクランプ電圧ＰＣＬ、ＮＣＬは目標電圧ＶＴＡＲに追従して大きくなる。
よって、入力電圧ＶＩＮの目標電圧ＶＴＡＲへの立ち上がり又は立ち下がりに応じて電圧ＶＯＵＴはその目標電圧ＶＴＡＲに急速に達して目標電圧ＶＴＡＲを維持することができるので、高スルーレートを維持しつつリンギングを抑制することができる。

【0024】

図５は図１のクランプ電圧生成回路３、４の具体例を示している。クランプ電圧生成回路３は、ＰチャネルＭＯＳ型のトランジスタＴ３１、Ｔ３２、Ｔ３３、Ｔ３４と、選択制御部６とを有している。クランプ電圧生成回路４は、ＮチャネルＭＯＳ型のトランジスタＴ４１、Ｔ４２、Ｔ４３、Ｔ４４と、選択制御部７とを有している。

【0025】

トランジスタＴ３１のソースには１０Ｖが印加され、トランジスタＴ３２のソースには９Ｖが印加され、トランジスタＴ３３のソースには８Ｖが印加され、トランジスタＴ３４のソースには７Ｖが印加される。トランジスタＴ３１、Ｔ３２、Ｔ３３、Ｔ３４のドレインは共にトランジスタＴ２１のソースに接続されている。トランジスタＴ３１、Ｔ３２、Ｔ３３、Ｔ３４のゲートは選択制御部６に接続されている。選択制御部６は入力端子ＩＮに接続され、入力電圧ＶＩＮを受け入れ、入力電圧ＶＩＮのレベルに応じて論理０又は１に相当する選択信号Ｐａ、Ｐｂ、Ｐｃ、Ｐｄを生成する。選択信号ＰａはトランジスタＴ３１のゲートに供給され、選択信号ＰｂはトランジスタＴ３２のゲートに供給され、選択信号ＰｃはトランジスタＴ３３のゲートに供給され、選択信号ＰｄはトランジスタＴ３４のゲートに供給される。

【0026】

同様に、トランジスタＴ４１のソースには０Ｖが印加され、トランジスタＴ４２のソースには１Ｖが印加され、トランジスタＴ４３のソースには２Ｖが印加され、トランジスタＴ４４のソースには３Ｖが印加される。トランジスタＴ４１、Ｔ４２、Ｔ４３、Ｔ４４のドレインは共にトランジスタＴ２２のソースに接続されている。トランジスタＴ４１、Ｔ４２、Ｔ４３、Ｔ４４のゲートは選択制御部７に接続されている。選択制御部７は入力端子ＩＮに接続され、入力電圧ＶＩＮを受け入れ、入力電圧ＶＩＮのレベルに応じて論理１又は論理０に相当する選択信号Ｎａ、Ｎｂ、Ｎｃ、Ｎｄを生成する。選択信号ＮａはトランジスタＴ４１のゲートに供給され、選択信号ＮｂはトランジスタＴ４２のゲートに供給され、選択信号ＮｃはトランジスタＴ４３のゲートに供給され、選択信号ＮｄはトランジスタＴ４４のゲートに供給される。

【0027】

かかる図５の構成のクランプ電圧生成回路３、４を有する本発明による出力アンプＡＭＰにおいて、クランプ電圧生成回路３の選択制御部６は初期状態では論理０を示すレベルで選択信号Ｐａを生成し、論理１を示すレベルで選択信号Ｐｂ、Ｐｃ、Ｐｄを生成する。論理０の選択信号Ｐａに応じてトランジスタＴ３１がオンとなり、論理１の選択信号Ｐｂ～Ｐｄに応じてトランジスタＴ３２、Ｔ３３、Ｔ３４がオフとなる。トランジスタＴ２１のソースに１０Ｖが印加される。一方、クランプ電圧生成回路４の選択制御部７は初期状態では論理１を示すレベルで選択信号Ｎａを生成し、論理０を示すレベルで選択信号Ｎｂ～Ｎｄを生成する。論理１の選択信号Ｎａに応じてトランジスタＴ４１がオンとなり、論理０の選択信号Ｎｂ、Ｎｃ、Ｎｄに応じてトランジスタＴ３２、Ｔ３３、Ｔ３４がオフとなる。トランジスタＴ２２のソースに０Ｖが印加される。

【0028】

入力端子ＩＮに供給される入力電圧ＶＩＮが図６に示すように所定周期の矩形波として変化するとする。選択制御部６は入力電圧ＶＩＮの立ち上がり時の到達電圧に応じて選択信号Ｐａ、Ｐｂ、Ｐｃ、Ｐｄを生成し、選択制御部７は入力電圧ＶＩＮの立ち下がり時の到達電圧に応じて選択信号Ｎａ、Ｎｂ、Ｎｃ、Ｎｄを生成する。
時点ｔ１にて入力電圧ＶＩＮが立ち上がり、その立ち上がり時に入力電圧ＶＩＮが目標電圧ＶＴＡＲの９．５Ｖに到達すると、選択制御部６は論理０を示すレベルで選択信号Ｐａを生成し、論理１を示すレベルで選択信号Ｐｂ、Ｐｃ、Ｐｄを生成する。初期状態と同様に、トランジスタＴ３１がオンとなり、トランジスタＴ３２、Ｔ３３、Ｔ３４がオフとなるので、トランジスタＴ３１を介して供給される１０Ｖがクランプ電圧ＰＣＬとなる。すなわち、クランプ電圧ＰＣＬは入力電圧ＶＩＮの９．５Ｖより０．５Ｖだけ高い電圧１０Ｖとなる。

【0029】

時点ｔ２にて入力電圧ＶＩＮが立ち下がり、その立ち下がり時に入力電圧ＶＩＮが目標電圧ＶＴＡＲの０．５Ｖに到達すると、選択制御部６は論理１を示すレベルで選択信号Ｎａを生成し、論理０を示すレベルで選択信号Ｎｂ、Ｎｃ、Ｎｄを生成する。初期状態と同様に、トランジスタＴ４１がオンとなり、トランジスタＴ４２、Ｔ４３、Ｔ４４がオフとなるので、トランジスタＴ４１を介して供給される０Ｖがクランプ電圧ＮＣＬとなる。すなわち、クランプ電圧ＮＣＬは入力電圧ＶＩＮの０．５Ｖより０．５Ｖだけ低い電圧０Ｖとなる。

【0030】

次に、時点ｔ３にて入力電圧ＶＩＮが立ち上がり、その立ち上がり時に入力電圧ＶＩＮが８．５Ｖに到達すると、選択制御部６は論理０を示すレベルで選択信号Ｐｂを生成し、論理１を示すレベルで選択信号Ｐａ、Ｐｃ、Ｐｄを生成する。トランジスタＴ３２がオンとなり、トランジスタＴ３１、Ｔ３３、Ｔ３４がオフとなるので、トランジスタＴ３２を介して供給される９Ｖがクランプ電圧ＰＣＬとなる。すなわち、クランプ電圧ＰＣＬは入力電圧ＶＩＮの８．５Ｖより０．５Ｖだけ高い電圧９Ｖとなる。

【0031】

時点ｔ４にて入力電圧ＶＩＮが立ち下がり、その立ち下がり時に入力電圧ＶＩＮが１．５Ｖに到達すると、選択制御部６は論理１を示すレベルで選択信号Ｎｂを生成し、論理０を示すレベルで選択信号Ｎａ、Ｎｃ、Ｎｄを生成する。トランジスタＴ４２がオンとなり、トランジスタＴ４１、Ｔ４３、Ｔ４４がオフとなるので、トランジスタＴ４２を介して供給される１Ｖがクランプ電圧ＮＣＬとなる。すなわち、クランプ電圧ＮＣＬは入力電圧ＶＩＮの１．５Ｖより０．５Ｖだけ低い電圧１Ｖとなる。

【0032】

以下、同様に、時点ｔ５にて入力電圧ＶＩＮが目標電圧ＶＴＡＲの７．５Ｖまで立ち上がり、オンとなるトランジスタＴ３３を介して供給される８Ｖがクランプ電圧ＰＣＬとなる。すなわち、クランプ電圧ＰＣＬは入力電圧ＶＩＮの７．５Ｖより０．５Ｖだけ高い電圧８Ｖとなる。時点ｔ６にて入力電圧ＶＩＮが２．５Ｖまで立ち下がり、オンとなるトランジスタＴ４３を介して供給される２Ｖがクランプ電圧ＮＣＬとなる。すなわち、クランプ電圧ＮＣＬは入力電圧ＶＩＮの２．５Ｖより０．５Ｖだけ低い電圧２Ｖとなる。時点ｔ７にて入力電圧ＶＩＮが６．５Ｖまで立ち上がり、オンとなるトランジスタＴ３４を介して供給される７Ｖがクランプ電圧ＰＣＬとなる。すなわち、クランプ電圧ＰＣＬは入力電圧ＶＩＮの６．５Ｖより０．５Ｖだけ高い電圧７Ｖとなる。時点ｔ８にて入力電圧ＶＩＮが３．５Ｖまで立ち下がり、オンとなるトランジスタＴ４４を介して供給される３Ｖがクランプ電圧ＮＣＬとなる。すなわち、クランプ電圧ＮＣＬは入力電圧ＶＩＮの３．５Ｖより０．５Ｖだけ低い電圧３Ｖとなる。

【0033】

図７は図１のクランプ電圧生成回路３、４の他の具体例を示している。クランプ電圧生成回路３は、ＰチャネルＭＯＳ型のトランジスタＴ３６と、ＮチャネルＭＯＳ型のトランジスタＴ３７と、電流源５とを有している。クランプ電圧生成回路４は、ＮチャネルＭＯＳ型のトランジスタＴ４６、ＰチャネルＭＯＳ型のトランジスタＴ４７と、電流源９とを有している。

【0034】

図７のクランプ電圧生成回路３では、トランジスタＴ３６のゲートには入力電圧ＶＩＮが印加されている。トランジスタＴ３６のソースには電源電圧ＶＤＤが電流源５を介して印加され、ドレインはグランド接続されている。これによりＰチャネルのソースフォロア回路が形成されている。トランジスタＴ３６のソースはトランジスタＴ３７のゲートに接続されている。トランジスタＴ３７のドレインには電源電圧ＶＤＤが印加され、ソースはトランジスタＴ２１のソースに接続されている。トランジスタＴ３７のソース電圧がクランプ電圧ＰＣＬとなる。

【0035】

図７のクランプ電圧生成回路４では、トランジスタＴ４６のゲートには入力電圧ＶＩＮが印加される。トランジスタＴ４６のドレインには電源電圧ＶＤＤが印加される。トランジスタＴ４６のソースは、トランジスタＴ４７のゲートに接続されると共に、電流源９を介してグランド接続されている。これによりＮチャネルのソースフォロア回路が形成されている。トランジスタＴ４７のソースはトランジスタＴ２２のソースに接続されている。トランジスタＴ４７のドレインはグランド接続されている。トランジスタＴ４７のソース電圧がクランプ電圧ＮＣＬとなる。

【0036】

かかる図７の構成の本発明による出力アンプＡＭＰにおいて、入力電圧ＶＩＮがクランプ電圧生成回路３のトランジスタＴ３６のゲートに供給され、これによりトランジスタＴ３６のソース・ドレイン間に電流が流れると、トランジスタＴ３６のソース電圧ＰＣＬＧはＶＩＮ＋Ｖｔｐ１となる。Ｖｔｐ１はトランジスタＴ３６のソース・ゲート間電圧である。このソース電圧ＰＣＬＧがトランジスタＴ３７のゲートに印加される。トランジスタＴ３７のソース電圧ＰＣＬはＰＣＬＧ－Ｖｔｎ１となる。Ｖｔｎ１はトランジスタＴ３７のソース・ゲート間電圧である。ここでクランプ電圧ＰＣＬはＶＩＮ＋αであるので、ＰＣＬＧ－Ｖｔｎ１＝ＶＩＮ＋αとなるように電流源５の電流量等の調整が行われる。

【0037】

入力電圧ＶＩＮがクランプ電圧生成回路４のトランジスタＴ４６のゲートに供給され、これによりトランジスタＴ４６のドレイン・ソース間に電流が流れると、トランジスタＴ４６のソース電圧ＮＣＬＧはＶＩＮ－Ｖｔｎ２となる。Ｖｔｎ２はトランジスタＴ４６のソース・ゲート間電圧である。このソース電圧ＮＣＬＧがトランジスタＴ４７のゲートに印加される。トランジスタＴ４７のソース電圧ＮＣＬはＮＣＬＧ＋Ｖｔｐ２となる。Ｖｔｐ２はトランジスタＴ４７のソース・ゲート間電圧である。ここでクランプ電圧ＮＣＬはＶＩＮ－αであるので、ＮＣＬＧ＋Ｖｔｐ２＝ＶＩＮ－αとなるように電流源９の電流量等の調整が行われる。

【0038】

よって、図８に示すように、入力電圧ＶＩＮの立ち上がり時には入力電圧ＶＩＮが目標電圧ＶＴＡＲに達すると、入力電圧ＶＩＮに応じてトランジスタＴ３６のソース電圧ＰＣＬＧが上昇し、それがトランジスタＴ３７のゲートに印加される。トランジスタＴ３７のドレイン・ソース間に電流が流れ、それによりクランプ電圧ＰＣＬ＝ＶＩＮ＋αが生ずる。

【0039】

次に、入力電圧ＶＩＮの目標電圧ＶＴＡＲからの立ち下がりが始まると、入力電圧ＶＩＮに応じてトランジスタＴ３６のソース電圧ＰＣＬＧが低下し、それがトランジスタＴ３７のゲートに印加される。トランジスタＴ３７のドレイン・ソース間に電流が減少し、それによりクランプ電圧ＰＣＬが低下する。

【0040】

入力電圧ＶＩＮの立ち下がりにより入力電圧ＶＩＮが目標電圧ＶＴＡＲに達すると、入力電圧ＶＩＮに応じてトランジスタＴ４６のソース電圧ＮＣＬＧが低下し、それがトランジスタＴ４７のゲートに印加される。トランジスタＴ４７のドレイン・ソース間に電流が流れ、それによりクランプ電圧ＮＣＬ＝ＶＩＮ－αが生ずる。

【0041】

次に、入力電圧ＶＩＮの目標電圧ＶＴＡＲからの立ち上がりが始まると、入力電圧ＶＩＮに応じてトランジスタＴ４６のソース電圧ＮＣＬＧが上昇し、それがトランジスタＴ４７のゲートに印加される。トランジスタＴ４７のドレイン・ソース間に電流が減少し、それによりクランプ電圧ＮＣＬが上昇する。

【0042】

このように変化するクランプ電圧ＰＣＬ、ＮＣＬによって目標電圧ＶＴＡＲと実際のトランジスタＴ２１、Ｔ２２のソース電圧との電圧差が小さくなるので、出力であるトランジスタＴ２１、Ｔ２２のドレイン電圧がオーバーシュート及びアンダーシュートする余地がなくなる。よって、出力ラインＬＯの電圧ＶＯＵＴは図８に示すように、目標電圧ＶＴＡＲに達すると、その目標電圧ＶＴＡＲをリンギングのオーバーシュート及びアンダーシュートすることなく維持する。入力電圧ＶＩＮの目標電圧ＶＴＡＲの大きさが変化してもオーバーシュート及びアンダーシュートの発生を抑制することができる。

【0043】

図９は本発明の実施例２として駆動力切替機能を有する出力アンプＡＭＰの構成を示している。出力アンプＡＭＰには出力部２の他に、補助出力部として出力部８が設けられている。出力部８は、ＰチャネルＭＯＳ型のトランジスタＴ５１と、ＮチャネルＭＯＳ型のトランジスタＴ５２とを有する。また、出力アンプＡＭＰは出力部２、８の動作状態を切り替えるためにスイッチ素子Ｓ１１、Ｓ１２と、ＰチャネルＭＯＳ型のトランジスタＴ５３と、ＮチャネルＭＯＳ型のトランジスタＴ５４とを有する。

【0044】

トランジスタＴ５１のソースは電源電圧ＶＤＤの供給ライン（第２の正側電源端）に接続され、ゲートはスイッチ素子Ｓ１１を介してトランジスタＴ２１のゲートに接続されている。トランジスタＴ５２のソースはグランド電位ＶＳＳの供給ライン（第２の負側電源端）に接続され、ゲートはスイッチ素子Ｓ１２を介してトランジスタＴ２２のゲートに接続されている。トランジスタＴ５１、Ｔ５２のドレインは互いに接続されかつ出力ラインＬＯに接続されている。スイッチ素子Ｓ１１、Ｓ１２はオンオフスイッチである。

【0045】

トランジスタＴ５３のソースは電源電圧ＶＤＤの供給ラインに接続され、ドレインはトランジスタＴ５１のゲートに接続されている。トランジスタＴ５３のゲートとスイッチ素子Ｓ１１には切替信号ＳＬが供給される。切替信号ＳＬが論理１を示すときスイッチ素子１１はオンとなり、トランジスタＴ５３はオフとなる。切替信号ＳＬが論理０を示すときスイッチ素子１１はオフとなり、トランジスタＴ５３はオンとなる。

【0046】

同様に、トランジスタＴ５４のソースはグランド電位ＶＳＳの供給ラインに接続され、ドレインはトランジスタＴ５２のゲートに接続されている。スイッチ素子Ｓ１２には切替信号ＳＬが供給される。切替信号ＳＬが論理１を示すときスイッチ素子１２はオンとなり、切替信号ＳＬが論理０を示すときスイッチ素子１２はオフとなる。トランジスタＴ５４のゲートには切替信号ＸＳＬが供給される。切替信号ＸＳＬは切替信号ＳＬの反転信号である。切替信号ＸＳＬが論理０を示すときトランジスタＴ５４はオフとなる。切替信号ＸＳＬが論理１を示すときトランジスタＴ５４はオンとなる。

【0047】

その他の実施例２の出力アンプＡＭＰの構成は図１に示した実施例１の出力アンプＡＭＰと同一である。なお、切替信号ＳＬ、ＸＳＬは入力電圧ＶＩＮに応じて図示しない制御部によって生成される。

【0048】

かかる構成の実施例２の出力アンプＡＭＰにおいて、入力端子ＩＮに供給される入力電圧ＶＩＮが図１０に示すように所定周期の矩形波として変化するとする。入力電圧ＶＩＮの立ち上がり時には入力電圧ＶＩＮは直ちに目標電圧ＶＴＡＲに達して正駆動期間となるので、クランプ電圧ＰＣＬは目標電圧ＶＴＡＲ＋αとなる。すなわち、正駆動期間には入力電圧ＶＩＮの目標電圧ＶＴＡＲが小さくなるほどクランプ電圧ＰＣＬは小さくなる。一方、入力電圧ＶＩＮの立ち下がり時には入力電圧ＶＩＮは直ちに目標電圧ＶＴＡＲに達して負駆動期間となるので、クランプ電圧ＮＣＬは目標電圧ＶＴＡＲ－αとなる。すなわち、負駆動期間には入力電圧ＶＩＮの目標電圧ＶＴＡＲが大きくなるほどクランプ電圧ＮＣＬは大きくなる。このことは実施例１の出力アンプＡＭＰと同じである。

【0049】

正駆動期間及び負駆動期間各々の前半では、切替信号ＳＬが論理１を示し、切替信号ＸＳＬが論理０を示し、正駆動期間及び負駆動期間各々の後半では、切替信号ＳＬが論理０を示し、切替信号ＸＳＬが論理１を示す。

【0050】

図１０に示すように、正駆動期間及び負駆動期間各々の前半ではスイッチ素子１１、１２がオンとなり、トランジスタＴ５３、Ｔ５４がオフとなる。駆動電圧生成部１が生成する正駆動電圧ＰＧは正側駆動ラインＬＨを介してトランジスタＴ２１のゲートに供給され、更にスイッチ素子１１を介してトランジスタＴ５１のゲートに供給される。これによりトランジスタＴ２１及びトランジスタＴ５１各々のソース・ドレイン間に電流が流れる。また、駆動電圧生成部１が生成する負駆動電圧ＮＧは負側駆動ラインＬＬを介してトランジスタＴ２２のゲートに供給され、更にスイッチ素子１２を介してトランジスタＴ５２のゲートに供給される。これによりトランジスタＴ２２及びトランジスタＴ５２各々のドレイン・ソース間に駆動電流が流れる。よって、正駆動期間及び負駆動期間各々の前半では駆動力が大きくなり、出力電圧ＶＯＵＴを目標電圧ＶＴＡＲに向けて素早く変化させることができる。

【0051】

一方、正駆動期間及び負駆動期間各々の後半ではスイッチ素子１１、１２がオフとなり、トランジスタＴ５３、Ｔ５４がオンとなる。駆動電圧生成部１が生成する正駆動電圧ＰＧは正側駆動ラインＬＨを介してトランジスタＴ２１のゲートにのみ供給され、スイッチ素子１１のオフによりトランジスタＴ５１のゲートには供給されない。トランジスタＴ５１のゲート電圧はトランジスタＴ５３によって電源電圧ＶＤＤに維持される。これによりトランジスタＴ２１のソース・ドレイン間にだけ駆動電流が流れる。また、駆動電圧生成部１が生成する負駆動電圧ＮＧは負側駆動ラインＬＬを介してトランジスタＴ２２のゲートにだけ供給され、スイッチ素子１２のオフによりトランジスタＴ５２のゲートには供給されない。トランジスタＴ５２のゲート電圧はトランジスタＴ５４によってグランド電位ＶＳＳに維持される。これによりトランジスタＴ２２のドレイン・ソース間にだけ駆動電流が流れる。よって、正駆動期間及び負駆動期間各々の後半では駆動力が前半より小さくなり、また、実施例１と同様にクランプ電圧ＰＣＬ、ＮＣＬのトランジスタＴ２１、Ｔ２２への印加により、出力電圧ＶＯＵＴを目標電圧ＶＴＡＲに対してリンギングを生じさせることなく収束させることができる。

【0052】

なお、図１に示した実施例１の出力アンプＡＭＰの構成において、正駆動期間の前半ではクランプ電圧ＰＣＬを電源電圧ＶＤＤに等しくし、正駆動期間の後半でＰＣＬをＶＩＮ＋αに調整し、負駆動期間の前半ではクランプ電圧ＮＣＬをグランド電位ＶＳＳに等しくし、負駆動期間の後半でＰＣＬをＶＩＮ－αに調整することにより、正駆動期間及び負駆動期間各々の後半では駆動力を前半より小さくしても良い。

【0053】

また、上記した実施例２では、駆動力を増大させる期間は正駆動期間及び負駆動期間の前半としているが、正駆動期間及び負駆動期間の各々の開始からの所定期間だけ駆動力を増大させる構成であれば良い。

【0054】

上述した実施例１及び２における出力アンプＡＭＰ内の駆動電圧生成部１は、例えば、図１１に示すように構成することができる。図１１において、駆動電圧生成部１は、差動入力部ＩＮＰ、及びカレントミラー部ＭＲＮを有する。

【0055】

差動入力部ＩＮＰは、ＰチャネルＭＯＳ型のトランジスタＴ１、Ｔ２、ＮチャネルＭＯＳ型のトランジスタＴ３、Ｔ４、電流源ＣＧ１及びＣＧ２を含む。

【0056】

電流源ＣＧ１は、電源ラインＬＶを介して電源電圧ＶＤＤの供給を受ける。電流源ＣＧ１は当該電源電圧ＶＤＤの供給を受けて所定の一定電流Ｉ_０を生成し、当該一定電流Ｉ_０を分割してトランジスタＴ１及びＴ２各々のソース端に供給する。

【0057】

トランジスタＴ１のゲート端には、入力電圧ＶＩＮが供給される。トランジスタＴ１のドレイン端はカレントミラー部ＭＲＮのラインＬ４に接続されている。トランジスタＴ１は、ゲート端に供給された入力電圧ＶＩＮに応じた電流Ｉ_１をラインＬ４に供給する。

【0058】

トランジスタＴ２のゲート端は出力ラインＬＯに接続されており、そのドレイン端はカレントミラー部ＭＲＮのラインＬ２に接続されている。トランジスタＴ２は、出力ラインＬＯの電圧に応じた電流Ｉ_２をラインＬ２に供給する。

【0059】

なお、上記した電流Ｉ_１と電流Ｉ_２とを加算した電流値は、上記した一定電流Ｉ_０と等しくなる。

【0060】

電流源ＣＧ２の一端には接地ラインＬＧが接続されており、その他端はトランジスタＴ３及びＴ４各々のソース端に接続されている。電流源ＣＧ２は、所定の一定電流Ｉｃを生成してこれを接地ラインＬＧに供給する。尚、接地ラインＬＧには接地電圧ＶＳＳが印加されている。

【0061】

トランジスタＴ３のゲート端には入力電圧ＶＩＮが供給されており、そのドレイン端はカレントミラー部ＭＲＮのラインＬ３に接続されている。トランジスタＴ３は、入力電圧ＶＩＮに応じた電流ＩａをラインＬ３から引き抜きこれを電流源ＣＧ２に流す。

【0062】

トランジスタＴ４のゲート端は出力ラインＬＯに接続されており、そのドレイン端はカレントミラー部ＭＲＮのラインＬ１に接続されている。トランジスタＴ４は、出力ラインＬＯの電圧に応じた電流ＩｂをラインＬ１から引き抜きこれを電流源ＣＧ２に流す。

【0063】

なお、上記した電流Ｉａと電流Ｉｂとを加算した電流値は、上記した一定電流Ｉｃと等しくなる。

【0064】

カレントミラー部ＭＲＮは、ＰチャネルＭＯＳ型のトランジスタＴ５～Ｔ８、Ｔ２３、ＮチャネルＭＯＳ型のトランジスタＴ９～Ｔ１２、及びコンデンサＣＮを含む。

【0065】

トランジスタＴ５及びＴ６各々のソース端は電源ラインＬＶに接続されている。また、トランジスタＴ５及びＴ６各々のゲート端同士は互いに接続されている。トランジスタＴ５のゲート端及びドレイン端は第１の基準電流ラインとしてのラインＬ１に接続されている。トランジスタＴ６のドレイン端は第１の出力電流ラインとしてのラインＬ３に接続されている。

【0066】

上記したトランジスタＴ５及びＴ６により、高電圧側のカレントミラー回路が形成されている。よって、トランジスタＴ５のソース及びドレイン間に流れる電流と同一電流量の電流が、トランジスタＴ６のソース及びドレイン間に流れる。

【0067】

トランジスタＴ７及びＴ８各々のゲート端には、図示しないバイアス生成部にて生成されたバイアス電圧ＢＳ４が供給されている。トランジスタＴ７のソース端はラインＬ１に接続されており、そのドレイン端は第２の基準電流ラインとしてのラインＬ２に接続されている。トランジスタＴ８のソース端はラインＬ３に接続されており、そのドレイン端は、正側駆動ラインＬＨに接続されている。正側駆動ラインＬＨを介して正駆動電圧ＰＧが出力される。

【0068】

トランジスタＴ９のドレイン端はラインＬ１に接続されており、ソース端はラインＬ２に接続されている。トランジスタＴ９及びＴ１０各々のゲート端には、上述したバイアス生成部にて生成されたバイアス電圧ＢＳ５が供給されている。トランジスタＴ１０のソース端は第２の出力電流ラインとしてのラインＬ４に接続されており、そのドレイン端は正側駆動ラインＬＨに接続されている。

【0069】

トランジスタＴ１１のドレイン端及びゲート端は共にラインＬ２に接続されており、そのソース端は接地ラインＬＧに接続されている。トランジスタＴ１１及びＴ１２各々のゲート端は互いに接続されている。トランジスタＴ１２のドレイン端はラインＬ４に接続されており、ソース端は接地ラインＬＧに接続されている。

【0070】

上記したトランジスタＴ１１及びＴ１２により、低電圧側のカレントミラー回路が形成されている。よって、トランジスタＴ１１のドレイン及びソース間に流れる電流と同一電流量の電流が、トランジスタＴ１２のドレイン及びソース間に流れる。

【0071】

トランジスタＴ２３のソース端は正側駆動ラインＬＨに接続されており、ドレイン端は負側駆動ラインＬＬに接続されている。負側駆動ラインＬＬを介して負駆動電圧ＮＧが出力される。トランジスタＴ２３のゲート端には、上述したバイアス生成部にて生成されたバイアス電圧ＢＳ６が供給されている。

【0072】

正側駆動ラインＬＨ及びラインＬ３間にはコンデンサＣＮが設けられている。つまり、コンデンサＣＮの一端が正側駆動ラインＬＨに接続されており、コンデンサＣＮの他端がラインＬ３に接続されている。

【0073】

上記した構成により、入力電圧ＶＩＮと、出力ラインＬＯの電圧ＶＯＵＴとの差分に対応した正駆動電圧ＰＧが正側駆動ラインＬＨ上に生成され、当該正駆動電圧ＰＧが正側駆動ラインＬＨを介して出力部２に供給される。また、入力電圧ＶＩＮと、出力ラインＬＯの電圧ＶＯＵＴとの差分に対応した負駆動電圧ＮＧが負側駆動ラインＬＬ上に生成され、当該負駆動電圧ＮＧが負側駆動ラインＬＬを介して出力部２に供給される。

【0074】

次に、図１２は上述した実施例１及び２における出力アンプＡＭＰが採用されるソースドライバを有する表示装置の概略構成を示している。

【0075】

図１２に示すように、表示装置１００は、表示コントローラ１０、ゲートドライバ１１、ソースドライバ１２、基準電圧源１３、及び表示パネル２０と、を有する。

【0076】

表示パネル２０は、例えば液晶表示パネル又はＯＥＬＤパネルからなり、２次元画面の水平方向に伸張するｍ個（ｍは２以上の自然数）のゲート線ＧＬ１～ＧＬｍと、２次元画面の垂直方向に伸張するｎ個（ｎは２以上の偶数）のソース線ＤＬ１～ＤＬｎとを有する。ゲート線ＧＬ１～ＧＬｍ及びソース線ＤＬ１～ＤＬｎによる各交叉部には、赤色、緑色又は青色の表示を行う表示セル（破線にて囲まれた領域）が形成されている。

【0077】

表示コントローラ１０は、映像信号ＶＤを受け、当該映像信号ＶＤに基づき、ゲート線ＧＬ１～ＧＬｍの各々にゲート選択信号を印加するタイミングを示すゲートタイミング信号をゲートドライバ１１に供給する。

【0078】

また、表示コントローラ１０は、映像信号ＶＤに基づき、クロック信号、極性反転信号及び同期信号等を含む各種の制御信号、並びに各画素の輝度レベルをデジタル値で表す表示データＰＤの系列を生成する。表示コントローラ１０は、これら制御信号及び表示データＰＤの系列を含むデジタルの映像信号ＤＶＳをソースドライバ１２に供給する。

【0079】

ゲートドライバ１１は、表示コントローラ１０から供給されたゲートタイミング信号に応じて、ゲート線を選択する少なくとも１つのパルスを含むゲート選択信号を順に生成し、表示パネル２０のゲート線ＧＬ１～ＧＬｍの各々に供給する。

【0080】

ソースドライバ１２は、映像信号ＤＶＳに含まれる表示データＰＤの系列を１水平走査ライン分（ｎ個）ずつ取り込み、各表示データＰＤを、輝度レベルに対応したアナログ電圧値を有する画素駆動信号に変換する。そして、ソースドライバ１２は、生成したｎ個の画素駆動信号を、表示パネル２０のソース線ＤＬ１～ＤＬｎに夫々供給する。

【0081】

なお、ソースドライバ１２は、各々が独立したＳ個（Ｓは２以上の整数）の半導体ＩＣチップに各々含まれているＳ個のソースドライバ１２－１～１２－Ｓから構成されているが、１個のソースドライバによって構成しても良い。

【0082】

ソースドライバ１２－１～１２－Ｓは、表示パネル２０のソース線ＤＬ１～ＤＬｎを互いに隣接するｗ（ｗは２以上の整数）本のソース線からなるソース線群に区分けした各ソース線群に対応して設けられており、互いに同一の内部構成を有する。例えばソースドライバ１２－１はソース線ＤＬ１～ＤＬｎのうちのｗ本のソース線ＤＬ１～ＤＬｗの各々に、各々に対応した画素駆動信号を供給する。また、ソースドライバ１２－Ｓはソース線ＤＬ１～ＤＬｎのうちのｗ本のソース線ＤＬｑ（ｑは２以上の整数）～ＤＬｎの各々に、各々に対応した画素駆動信号を供給する。

【0083】

基準電圧源１３は２つの基準電圧ＶＧＨ、ＶＧＬを生成する。ＶＧＨ、ＶＧＬの電圧レベルの大小関係はＶＧＨ＞ＶＧＬである。基準電圧源１３は、ソースドライバ１２－１～１２－Ｓの各々に接続され、基準電圧ＶＧＨ、ＶＧＬをソースドライバ１２－１～１２－Ｓの各々に供給する。

【0084】

図１３は、ソースドライバ１２－１～１２－Ｓのうちからソースドライバ１２－１を抜粋して、その内部の構成を概略的に表すブロック図である。なお、ソースドライバ１２－２～１２－Ｓの構成はソースドライバ１２－１の構成と同一である。

【0085】

図１３に示すように、ソースドライバ１２－１は、階調電圧生成回路１３０、データ取込部１３１、ＤＡ変換部１３２、及び出力アンプ部１３３を有する。

【0086】

階調電圧生成回路１３０は基準電圧源１３に接続されている。階調電圧生成回路１３０は、基準電圧源１３から出力される基準電圧ＶＧＨ、ＶＧＬに基づいて、映像信号によって表現可能な輝度レベルの範囲を例えば２５６段階で表す、互いに異なる電圧値を示す階調電圧Ｘ０～Ｘ２５５を生成し、ＤＡ変換部１３２に供給する。

【0087】

データ取込部１３１は、１水平走査期間毎に、映像信号ＤＶＳに含まれる表示データＰＤの系列中から、ソース線ＤＬ１～ＤＬｗに対応したｗ個の表示データＰＤを順次取り込み、各々を表示データＰ１～ＰｗとしてＤＡ変換部１３２に供給する。

【0088】

ＤＡ変換部１３２は、階調電圧Ｘ０～Ｘ２５５を用いて、表示データＰ１～Ｐｗをアナログの電圧値を有する階調電圧信号Ｑ１～Ｑｗに変換する。すなわち、ＤＡ変換部１３２は、表示データＰ１～Ｐｗの各々毎に、階調電圧Ｘ０～Ｘ２５５のうちから、その表示データＰにて示される輝度レベルに対応した電圧値を有する階調電圧を選択する。そして、ＤＡ変換部１３２は、表示データＰ１～Ｐｗの各々毎に選択した階調電圧を各々が有する階調電圧信号Ｑ１～Ｑｗを得る。ＤＡ変換部１３２は、階調電圧信号Ｑ１～Ｑｗを出力アンプ部１３３に供給する。

【0089】

出力アンプ部１３３は、階調電圧信号Ｑ１～Ｑｗを各々個別に増幅した信号を画素駆動信号Ｇ１～Ｇｗとして出力する。すなわち、ソースドライバ１２－１の出力アンプ部１３３は、当該画素駆動信号Ｇ１～Ｇｗを出力し、各々を表示パネル２０のソース線ＤＬ１～ＤＬｗに供給する。出力アンプ部１３３の各出力アンプとして上述した実施例１又は２の出力アンプＡＭＰが用いられる。各出力アンプＡＭＰの入力電圧ＶＩＮとして階調電圧信号Ｑ１～Ｑｗが入力され、出力電圧ＶＯＵＴとして画素駆動信号Ｇ１～Ｇｗが生成される。

【0090】

なお、本発明による出力アンプは、表示パネルを駆動するソースドライバの出力アンプとして用いられることに限らず、様々な回路におけるインピーダンス変換器やバッファとして用いることができる。

【符号の説明】

【0091】

１ 駆動電圧生成部
２、８ 出力部
３、４ クランプ電圧生成回路
５、９、ＣＧ１、ＣＧ２ 電流源
６、７ 選択制御部
１０ 表示コントローラ
１１ ゲートドライバ
１２、１２－１～１２－Ｓ ソースドライバ
１３ 基準電圧源
２０ 表示パネル
１００ 表示装置
１３０ 階調電圧生成回路
１３１ データ取込部
１３２ ＤＡ変換部
１３３ 出力アンプ部
ＡＭＰ、ＡＭＰ’ 出力アンプ
ＩＮ 入力端子
ＯＵＴ 出力端子
Ｓ１１、Ｓ１２ スイッチ素子
Ｔ１～Ｔ１２、Ｔ２１、Ｔ２２、Ｔ２３、Ｔ３１～Ｔ３４、Ｔ３６、Ｔ３７、Ｔ４１～Ｔ４４、Ｔ４６、Ｔ４７、Ｔ５１～Ｔ５４ トランジスタ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】