(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024135839
(43)【公開日】2024-10-04
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
G11C 16/26 20060101AFI20240927BHJP
H10B 41/27 20230101ALI20240927BHJP
H10B 43/27 20230101ALI20240927BHJP
H01L 21/336 20060101ALI20240927BHJP
G11C 16/04 20060101ALI20240927BHJP
【ＦＩ】
G11C16/26 110
H10B41/27
H10B43/27
H01L29/78 371
G11C16/04 170
【審査請求】未請求
【請求項の数】7
【出願形態】ＯＬ
(21)【出願番号】P 2023046722
(22)【出願日】2023-03-23
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100140486
【弁理士】
【氏名又は名称】鎌田 徹
(74)【代理人】
【識別番号】100079108
【弁理士】
【氏名又は名称】稲葉 良幸
(74)【代理人】
【識別番号】100121843
【弁理士】
【氏名又は名称】村井 賢郎
(72)【発明者】
【氏名】田畑 浩司
【テーマコード（参考）】
5B225
5F083
5F101
【Ｆターム（参考）】
5B225BA19
5B225CA04
5B225EA05
5B225EE18
5B225EE19
5B225FA02
5F083EP02
5F083EP18
5F083EP22
5F083EP33
5F083EP34
5F083EP42
5F083EP47
5F083EP48
5F083EP76
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083GA05
5F083GA10
5F083JA01
5F083KA01
5F083KA05
5F083KA11
5F083LA12
5F083LA16
5F083LA20
5F083ZA29
5F101BA01
5F101BA45
5F101BB04
5F101BC02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE07
5F101BH04
(57)【要約】
【課題】消費電力を低減することが可能な半導体記憶装置が提供される。
【解決手段】半導体記憶装置は、メモリセルアレイと入出力回路との間に設けられるセンスアンプと、を備える。センスアンプは、データレジスタ部と、マルチプレクサ部と、センスアンプ部と、を有する。データレジスタ部は、第１ノードと、第２ノードと、を有する。第１ノードは、マルチプレクサ部に接続されて、保持すべきデータに応じてマルチプレクサ部から信号線を介して供給される電圧を保持する。第２ノードは、センスアンプ部に接続されて、第１ノードに保持されている電圧レベルを反転させた電圧レベルを保持する。データレジスタ部は、マルチプレクサ部が第１ノードに第２電圧を印加して第１ノードを第２電圧に保持させた後、第１ノードを第２電圧から第１電圧に遷移させる。
【選択図】図８
【解決手段】半導体記憶装置は、メモリセルアレイと入出力回路との間に設けられるセンスアンプと、を備える。センスアンプは、データレジスタ部と、マルチプレクサ部と、センスアンプ部と、を有する。データレジスタ部は、第１ノードと、第２ノードと、を有する。第１ノードは、マルチプレクサ部に接続されて、保持すべきデータに応じてマルチプレクサ部から信号線を介して供給される電圧を保持する。第２ノードは、センスアンプ部に接続されて、第１ノードに保持されている電圧レベルを反転させた電圧レベルを保持する。データレジスタ部は、マルチプレクサ部が第１ノードに第２電圧を印加して第１ノードを第２電圧に保持させた後、第１ノードを第２電圧から第１電圧に遷移させる。
【選択図】図８
【特許請求の範囲】
【請求項1】
複数のメモリセルトランジスタを含むメモリセルアレイと、
前記メモリセルアレイと入出力回路との間に設けられるセンスアンプと、を備え、
前記センスアンプは、
第１電圧が動作電圧として印加されて、前記メモリセルトランジスタに書き込むデータ、及び前記メモリセルトランジスタから読み出されたデータを一時的に保持するデータレジスタ部と、
前記第１電圧よりも低い第２電圧が動作電圧として印加されて、前記入出力回路と前記データレジスタ部との間に設けられるマルチプレクサ部と、
読み込み時に前記メモリセルトランジスタに記憶されているデータをセンスして前記データレジスタ部に保持させる一方、書き込み時に前記データレジスタ部に保持されているデータを前記メモリセルトランジスタに記憶させるセンスアンプ部と、を有し、
前記データレジスタ部は、
前記マルチプレクサ部に接続されて、保持すべきデータに応じて前記マルチプレクサ部から信号線を介して供給される電圧を保持する第１ノードと、
前記センスアンプ部に接続されて、前記第１ノードに保持されている電圧レベルを反転させた電圧レベルを保持する第２ノードと、を有し、
前記マルチプレクサ部が前記第１ノードに前記第２電圧を印加して前記第１ノードを前記第２電圧に保持させた後、前記第１ノードを前記第２電圧から前記第１電圧に遷移させる
半導体記憶装置。
前記メモリセルアレイと入出力回路との間に設けられるセンスアンプと、を備え、
前記センスアンプは、
第１電圧が動作電圧として印加されて、前記メモリセルトランジスタに書き込むデータ、及び前記メモリセルトランジスタから読み出されたデータを一時的に保持するデータレジスタ部と、
前記第１電圧よりも低い第２電圧が動作電圧として印加されて、前記入出力回路と前記データレジスタ部との間に設けられるマルチプレクサ部と、
読み込み時に前記メモリセルトランジスタに記憶されているデータをセンスして前記データレジスタ部に保持させる一方、書き込み時に前記データレジスタ部に保持されているデータを前記メモリセルトランジスタに記憶させるセンスアンプ部と、を有し、
前記データレジスタ部は、
前記マルチプレクサ部に接続されて、保持すべきデータに応じて前記マルチプレクサ部から信号線を介して供給される電圧を保持する第１ノードと、
前記センスアンプ部に接続されて、前記第１ノードに保持されている電圧レベルを反転させた電圧レベルを保持する第２ノードと、を有し、
前記マルチプレクサ部が前記第１ノードに前記第２電圧を印加して前記第１ノードを前記第２電圧に保持させた後、前記第１ノードを前記第２電圧から前記第１電圧に遷移させる
半導体記憶装置。
【請求項2】
前記データレジスタ部は、
前記第１電圧が印加される第１電源電圧ノードと、
前記第１電源電圧ノード及び前記第１ノードに接続される第１トランジスタと、を有し、
前記第１トランジスタを制御する制御部を更に備え、
前記制御部は、
前記マルチプレクサ部から前記第１ノードに印加される前記第２電圧を前記第１ノードに保持する際に前記第１トランジスタをオフ状態にし、
前記第１ノードを前記第２電圧に保持した後、前記第１トランジスタをオン状態にして、前記第１ノードを前記第２電圧から前記第１電圧に遷移させる
請求項１に記載の半導体記憶装置。
前記第１電圧が印加される第１電源電圧ノードと、
前記第１電源電圧ノード及び前記第１ノードに接続される第１トランジスタと、を有し、
前記第１トランジスタを制御する制御部を更に備え、
前記制御部は、
前記マルチプレクサ部から前記第１ノードに印加される前記第２電圧を前記第１ノードに保持する際に前記第１トランジスタをオフ状態にし、
前記第１ノードを前記第２電圧に保持した後、前記第１トランジスタをオン状態にして、前記第１ノードを前記第２電圧から前記第１電圧に遷移させる
請求項１に記載の半導体記憶装置。
【請求項3】
前記データレジスタ部は、
前記第１電圧が印加される第１電源電圧ノードと、
前記第１電源電圧ノード及び前記第１ノードに接続される第１トランジスタと、
前記第１トランジスタを制御する制御部と、を備え、
前記制御部は、
前記マルチプレクサ部から前記第１ノードに印加される前記第２電圧を前記第１ノードに保持する際に、前記第１電圧と接地電圧との中間の電圧である第３電圧を前記第１トランジスタのゲートに印加し、
前記第１ノードを前記第２電圧に保持した後、前記ゲートに前記第３電圧を印加した状態を継続して、前記第１ノードを前記第２電圧から前記第１電圧に遷移させる
請求項１に記載の半導体記憶装置。
前記第１電圧が印加される第１電源電圧ノードと、
前記第１電源電圧ノード及び前記第１ノードに接続される第１トランジスタと、
前記第１トランジスタを制御する制御部と、を備え、
前記制御部は、
前記マルチプレクサ部から前記第１ノードに印加される前記第２電圧を前記第１ノードに保持する際に、前記第１電圧と接地電圧との中間の電圧である第３電圧を前記第１トランジスタのゲートに印加し、
前記第１ノードを前記第２電圧に保持した後、前記ゲートに前記第３電圧を印加した状態を継続して、前記第１ノードを前記第２電圧から前記第１電圧に遷移させる
請求項１に記載の半導体記憶装置。
【請求項4】
前記マルチプレクサ部は、
並列接続されたＰチャネル型トランジスタ及びＮチャネル型トランジスタを有し、前記信号線と前記データレジスタ部との間に配置されるトランスファーゲートと、
当該半導体記憶装置のパワーオン時に前記信号線を接地電圧に設定する接地電圧設定回路と、を有する
請求項１に記載の半導体記憶装置。
並列接続されたＰチャネル型トランジスタ及びＮチャネル型トランジスタを有し、前記信号線と前記データレジスタ部との間に配置されるトランスファーゲートと、
当該半導体記憶装置のパワーオン時に前記信号線を接地電圧に設定する接地電圧設定回路と、を有する
請求項１に記載の半導体記憶装置。
【請求項5】
前記マルチプレクサ部は、
電圧生成回路から前記第２電圧が印加される第２電源電圧ノードと、
前記接地電圧が印加される第３電源電圧ノードと、
前記第２電源電圧ノードと前記信号線との間に設けられ、Ｎチャネル型トランジスタ及びＰチャネル型トランジスタのいずれか一方により構成される第２トランジスタと、
前記第３電源電圧ノードと前記信号線との間に設けられ、Ｎチャネル型トランジスタ及びＰチャネル型トランジスタのいずれか他方により構成される第３トランジスタと、を有し、
前記接地電圧設定回路は、当該半導体記憶装置のパワーオン時に、前記第２トランジスタをオフさせることが可能な信号を前記第２トランジスタのゲートに入力し、且つ前記第３トランジスタをオンさせることが可能な信号を前記第３トランジスタのゲートに入力することにより、前記信号線の電圧を接地電圧に設定する
請求項４に記載の半導体記憶装置。
電圧生成回路から前記第２電圧が印加される第２電源電圧ノードと、
前記接地電圧が印加される第３電源電圧ノードと、
前記第２電源電圧ノードと前記信号線との間に設けられ、Ｎチャネル型トランジスタ及びＰチャネル型トランジスタのいずれか一方により構成される第２トランジスタと、
前記第３電源電圧ノードと前記信号線との間に設けられ、Ｎチャネル型トランジスタ及びＰチャネル型トランジスタのいずれか他方により構成される第３トランジスタと、を有し、
前記接地電圧設定回路は、当該半導体記憶装置のパワーオン時に、前記第２トランジスタをオフさせることが可能な信号を前記第２トランジスタのゲートに入力し、且つ前記第３トランジスタをオンさせることが可能な信号を前記第３トランジスタのゲートに入力することにより、前記信号線の電圧を接地電圧に設定する
請求項４に記載の半導体記憶装置。
【請求項6】
前記マルチプレクサ部は、
電圧生成回路から前記第２電圧が印加される第２電源電圧ノードと、
前記接地電圧が印加される第３電源電圧ノードと、
前記第２電源電圧ノードと前記信号線との間に設けられ、Ｎチャネル型トランジスタ及びＰチャネル型トランジスタのいずれか一方により構成される第２トランジスタと、
前記第３電源電圧ノードと前記信号線との間に設けられ、Ｎチャネル型トランジスタ及びＰチャネル型トランジスタのいずれか他方により構成される第３トランジスタと、を有し、
前記接地電圧設定回路は、
前記第２電源電圧ノードと前記第２トランジスタとの間に設けられる第４トランジスタと、
前記第３電源電圧ノードと前記信号線との間に設けられる第５トランジスタと、を有し、
当該半導体記憶装置のパワーオン時に、前記第４トランジスタがオフ状態になり、且つ前記第５トランジスタがオン状態になることにより、前記信号線を接地電圧に設定する
請求項４に記載の半導体記憶装置。
電圧生成回路から前記第２電圧が印加される第２電源電圧ノードと、
前記接地電圧が印加される第３電源電圧ノードと、
前記第２電源電圧ノードと前記信号線との間に設けられ、Ｎチャネル型トランジスタ及びＰチャネル型トランジスタのいずれか一方により構成される第２トランジスタと、
前記第３電源電圧ノードと前記信号線との間に設けられ、Ｎチャネル型トランジスタ及びＰチャネル型トランジスタのいずれか他方により構成される第３トランジスタと、を有し、
前記接地電圧設定回路は、
前記第２電源電圧ノードと前記第２トランジスタとの間に設けられる第４トランジスタと、
前記第３電源電圧ノードと前記信号線との間に設けられる第５トランジスタと、を有し、
当該半導体記憶装置のパワーオン時に、前記第４トランジスタがオフ状態になり、且つ前記第５トランジスタがオン状態になることにより、前記信号線を接地電圧に設定する
請求項４に記載の半導体記憶装置。
【請求項7】
前記メモリセルアレイと、複数の第１貼合パッドとを有する第１チップと、
前記センスアンプと、複数の第２貼合パッドとを有する第２チップと、を備え、
前記第１チップ及び前記第２チップは、前記第１貼合パッドと前記第２貼合パッドとが接合されて互いに貼合されている
請求項１に記載の半導体記憶装置。
前記センスアンプと、複数の第２貼合パッドとを有する第２チップと、を備え、
前記第１チップ及び前記第２チップは、前記第１貼合パッドと前記第２貼合パッドとが接合されて互いに貼合されている
請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１８－２９３０１号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
開示された実施形態によれば、消費電力を低減することが可能な半導体記憶装置が提供される。
【課題を解決するための手段】
【0005】
実施形態の半導体記憶装置は、複数のメモリセルトランジスタを含むメモリセルアレイと、メモリセルアレイと入出力回路との間に設けられるセンスアンプと、を備える。センスアンプは、データレジスタ部と、マルチプレクサ部と、センスアンプ部と、を有する。データレジスタ部は、第１電圧が動作電圧として印加されて、メモリセルトランジスタに書き込むデータ、及びメモリセルトランジスタから読み出されたデータを一時的に保持する。マルチプレクサ部は、第１電圧よりも低い第２電圧が動作電圧として印加されて、入出力回路とデータレジスタ部との間に設けられる。センスアンプ部は、読み込み時にメモリセルトランジスタに記憶されているデータをセンスしてデータレジスタ部に保持させる一方、書き込み時にデータレジスタ部に保持されているデータをメモリセルトランジスタに記憶させる。データレジスタ部は、第１ノードと、第２ノードと、を有する。第１ノードは、マルチプレクサ部に接続されて、保持すべきデータに応じてマルチプレクサ部から信号線を介して供給される電圧を保持する。第２ノードは、センスアンプ部に接続されて、第１ノードに保持されている電圧レベルを反転させた電圧レベルを保持する。データレジスタ部は、マルチプレクサ部が第１ノードに第２電圧を印加して第１ノードを第２電圧に保持させた後、第１ノードを第２電圧から第１電圧に遷移させる。
【図面の簡単な説明】
【0006】
【図1】第１実施形態のメモリシステムの概略構成を示すブロック図。
【図2】第１実施形態の半導体記憶装置の概略構成を示すブロック図。
【図3】第１実施形態の半導体記憶装置のデータ書き込み時の動作例を示すタイミングチャート。
【図4】第１実施形態の半導体記憶装置の構成を示す回路図。
【図5】第１実施形態の半導体記憶装置の断面構造を示す断面図。
【図6】第１実施形態のセンスアンプの構成を示すブロック図。
【図7】第１実施形態のセンスアンプ部の概略構成を示すブロック図。
【図8】第１実施形態のデータレジスタ部の構成を示す回路図。
【図9】第１実施形態のデータレジスタ部及び入出力回路の構成を示すブロック図。
【図10】第１実施形態のセンスアンプ部の構成を示すブロック図。
【図11】（Ａ）～（Ｋ）は、第１実施形態の半導体記憶装置の動作例を示すタイミングチャート。
【図12】第１実施形態のデータレジスタ部の動作例を示す回路図。
【図13】第１実施形態のデータレジスタ部の動作例を示す回路図。
【図14】（Ａ）～（Ｋ）は、第１実施形態の半導体記憶装置の動作例を示すタイミングチャート。
【図15】（Ａ）～（Ｄ）は、第１実施形態の半導体記憶装置の動作例を示すタイミングチャート。
【図16】第２実施形態の変形例のセンスアンプ部の構成を示すブロック図。
【図17】他の実施形態の半導体記憶装置の断面構造を示す断面図。
【発明を実施するための形態】
【0007】
以下、実施形態について図面を参照しながら説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。
１ 第１実施形態
第１実施形態の半導体記憶装置について説明する。本実施形態に係る半導体記憶装置は、ＮＡＮＤ型フラッシュメモリとして構成された不揮発性の記憶装置である。
１ 第１実施形態
第１実施形態の半導体記憶装置について説明する。本実施形態に係る半導体記憶装置は、ＮＡＮＤ型フラッシュメモリとして構成された不揮発性の記憶装置である。
【0008】
１．１ メモリシステムの構成
図１に示されるように、本実施形態のメモリシステムは、メモリコントローラ１、及び半導体記憶装置２を備えている。半導体記憶装置２は、ＮＡＮＤ型のフラッシュメモリとして構成される不揮発性の記憶装置である。メモリシステムはホストと接続可能である。ホストは例えばパーソナルコンピュータや携帯端末等の電子機器である。なお、図１では半導体記憶装置２が一つのみ図示されているが、実際のメモリシステムには半導体記憶装置２が複数設けられている。
図１に示されるように、本実施形態のメモリシステムは、メモリコントローラ１、及び半導体記憶装置２を備えている。半導体記憶装置２は、ＮＡＮＤ型のフラッシュメモリとして構成される不揮発性の記憶装置である。メモリシステムはホストと接続可能である。ホストは例えばパーソナルコンピュータや携帯端末等の電子機器である。なお、図１では半導体記憶装置２が一つのみ図示されているが、実際のメモリシステムには半導体記憶装置２が複数設けられている。
【0009】
メモリコントローラ１は、ホストからの書き込みリクエストに従って半導体記憶装置２へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って半導体記憶装置２からのデータの読み出しを制御する。
メモリコントローラ１と半導体記憶装置２との間では、チップイネーブル信号／ＣＥ、レディービジー信号／ＲＢ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ，／ＲＥ、ライトプロテクト信号／ＷＰ、データの信号ＤＱ＜７：０＞、及びデータストローブ信号ＤＱＳ，／ＤＱＳの各信号が送受信される。
メモリコントローラ１と半導体記憶装置２との間では、チップイネーブル信号／ＣＥ、レディービジー信号／ＲＢ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ，／ＲＥ、ライトプロテクト信号／ＷＰ、データの信号ＤＱ＜７：０＞、及びデータストローブ信号ＤＱＳ，／ＤＱＳの各信号が送受信される。
【0010】
チップイネーブル信号／ＣＥは、半導体記憶装置２をイネーブルにするための信号である。レディービジー信号／ＲＢは、半導体記憶装置２がレディ状態であるか、あるいはビジー状態であるかを示すための信号である。「レディ状態」とは、外部からの命令を受け付ける状態である。「ビジー状態」とは、外部からの命令を受け付けない状態である。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱ＜７：０＞がコマンドであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱ＜７：０＞がアドレスであることを示す信号である。ライトイネーブル信号／ＷＥは、受信した信号を半導体記憶装置２に取り込むための信号であり、メモリコントローラ１によりコマンド、アドレス、及びデータを受信する都度アサートされる。メモリコントローラ１は、信号／ＷＥが“Ｌ（Ｌｏｗ）”レベルである間に信号ＤＱ＜７：０＞を取り込むように半導体記憶装置２に指示する。
【0011】
リードイネーブル信号ＲＥ，／ＲＥは、メモリコントローラ１が半導体記憶装置２からデータを読み出すための信号である。リードイネーブル信号ＲＥ，／ＲＥは、例えば信号ＤＱ＜７：０＞を出力する際の半導体記憶装置２の動作タイミングを制御するために使用される。ライトプロテクト信号／ＷＰは、データ書き込み及び消去の禁止を半導体記憶装置２に指示するための信号である。信号ＤＱ＜７：０＞は、半導体記憶装置２とメモリコントローラ１との間で送受信されるデータの実体であり、コマンド、アドレス、及びデータを含む。データストローブ信号ＤＱＳ，／ＤＱＳは、信号ＤＱ＜７：０＞の入出力のタイミングを制御するための信号である。
【0012】
メモリコントローラ１は、ＲＡＭ１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ回路１４、及びメモリインターフェイス１５を備えている。これらは内部バス１６により互いに接続されている。
ホストインターフェイス１３は、ホストから受信したリクエスト及びユーザデータ（書き込みデータ）等を内部バス１６に出力する。また、ホストインターフェイス１３は、半導体記憶装置２から読み出されたユーザデータ、及びプロセッサ１２からの応答等をホストへ送信する。
ホストインターフェイス１３は、ホストから受信したリクエスト及びユーザデータ（書き込みデータ）等を内部バス１６に出力する。また、ホストインターフェイス１３は、半導体記憶装置２から読み出されたユーザデータ、及びプロセッサ１２からの応答等をホストへ送信する。
【0013】
メモリインターフェイス１５は、プロセッサ１２の指示に基づいて、ユーザデータ等を半導体記憶装置２へ書き込む処理、及び半導体記憶装置２から読み出す処理を制御する。
プロセッサ１２はメモリコントローラ１を統括的に制御する。プロセッサ１２はＣＰＵやＭＰＵ等である。プロセッサ１２は、ホストからホストインターフェイス１３を介してリクエストを受信した場合に、そのリクエストに従った制御を行う。例えば、プロセッサ１２は、ホストからのリクエストに従って、半導体記憶装置２へのユーザデータ及びパリティの書き込みをメモリインターフェイス１５へ指示する。また、プロセッサ１２は、ホストからのリクエストに従って、半導体記憶装置２からのユーザデータ及びパリティの読み出しをメモリインターフェイス１５へ指示する。
プロセッサ１２はメモリコントローラ１を統括的に制御する。プロセッサ１２はＣＰＵやＭＰＵ等である。プロセッサ１２は、ホストからホストインターフェイス１３を介してリクエストを受信した場合に、そのリクエストに従った制御を行う。例えば、プロセッサ１２は、ホストからのリクエストに従って、半導体記憶装置２へのユーザデータ及びパリティの書き込みをメモリインターフェイス１５へ指示する。また、プロセッサ１２は、ホストからのリクエストに従って、半導体記憶装置２からのユーザデータ及びパリティの読み出しをメモリインターフェイス１５へ指示する。
【0014】
プロセッサ１２は、ＲＡＭ１１に蓄積されるユーザデータに対して、半導体記憶装置２上の格納領域（メモリ領域）を決定する。ユーザデータは、内部バス１６を介してＲＡＭ１１に格納される。プロセッサ１２は、メモリ領域の決定を、書き込み単位であるページ単位のデータ（ページデータ）に対して実施する。半導体記憶装置２の１ページに格納されるユーザデータのことを、以下では「ユニットデータ」とも称する。ユニットデータは、一般的には符号化されて、符号語として半導体記憶装置２に格納される。本実施形態では、符号化は必須ではない。メモリコントローラ１は、符号化せずにユニットデータを半導体記憶装置２に格納してもよいが、図１では一例として符号化を行う構成を示している。メモリコントローラ１が符号化を行わない場合には、ページデータはユニットデータと一致する。また、１つのユニットデータに基づいて１つの符号語が生成されてもよいし、ユニットデータが分割された分割データに基づいて１つの符号語が生成されてもよい。また、複数のユニットデータを用いて１つの符号語が生成されてもよい。
【0015】
プロセッサ１２は、ユニットデータ毎に書き込み先の半導体記憶装置２のメモリ領域を決定する。半導体記憶装置２のメモリ領域には物理アドレスが割当てられている。プロセッサ１２は、ユニットデータの書き込み先のメモリ領域を、物理アドレスを用いて管理する。プロセッサ１２は、決定したメモリ領域（物理アドレス）を指定してユーザデータを半導体記憶装置２へ書き込むようにメモリインターフェイス１５へ指示する。プロセッサ１２は、ユーザデータの論理アドレス（ホストが管理する論理アドレス）と物理アドレスとの対応を管理する。プロセッサ１２は、ホストからの論理アドレスを含む読み出しリクエストを受信した場合に、論理アドレスに対応する物理アドレスを特定するとともに、物理アドレスを指定してユーザデータの読み出しをメモリインターフェイス１５へ指示する。
【0016】
ＥＣＣ回路１４は、ＲＡＭ１１に格納されたユーザデータを符号化して、符号語を生成する。また、ＥＣＣ回路１４は、半導体記憶装置２から読み出された符号語を復号する。
ＲＡＭ１１は、ホストから受信したユーザデータを半導体記憶装置２へ記憶するまでに一時格納したり、半導体記憶装置２から読み出したデータをホストへ送信するまでに一時的に格納したりする。ＲＡＭ１１は、例えばＳＲＡＭやＤＲＡＭ等の汎用メモリである。
ＲＡＭ１１は、ホストから受信したユーザデータを半導体記憶装置２へ記憶するまでに一時格納したり、半導体記憶装置２から読み出したデータをホストへ送信するまでに一時的に格納したりする。ＲＡＭ１１は、例えばＳＲＡＭやＤＲＡＭ等の汎用メモリである。
【0017】
図１では、メモリコントローラ１が、ＥＣＣ回路１４及びメモリインターフェイス１５を備える構成例が示されている。しかしながら、ＥＣＣ回路１４がメモリインターフェイス１５に内蔵されていてもよい。また、ＥＣＣ回路１４が半導体記憶装置２に内蔵されていてもよい。図１に示される各要素の具体的な構成や配置は特に限定されない。
【0018】
ホストから書き込みリクエストを受信した場合、図１のメモリシステムは次のように動作する。プロセッサ１２は、書き込み対象となるデータをＲＡＭ１１に一時的に記憶させる。プロセッサ１２は、ＲＡＭ１１に格納されているデータを読み出してＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力されたデータを符号化して、符号語をメモリインターフェイス１５に入力する。メモリインターフェイス１５は、入力された符号語を半導体記憶装置２に書き込む。
【0019】
ホストから読み出しリクエストを受信した場合、図１のメモリシステムは次のように動作する。メモリインターフェイス１５は、半導体記憶装置２から読み出した符号語をＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力された符号語を復号して、復号されたデータをＲＡＭ１１に格納する。プロセッサ１２は、ＲＡＭ１１に格納されているデータを、ホストインターフェイス１３を介してホストに送信する。
【0020】
１．２ 半導体記憶装置の概略構成
図２に示されるように、半導体記憶装置２は、メモリセルアレイ２１、入出力回路２２、ロジック制御回路２３、レジスタ２４、シーケンサ２５、電圧生成回路２６、ロウデコーダ２７、センスアンプ２８、入出力用パッド群３０、ロジック制御用パッド群３１、及び電源入力用端子群３２を備えている。
図２に示されるように、半導体記憶装置２は、メモリセルアレイ２１、入出力回路２２、ロジック制御回路２３、レジスタ２４、シーケンサ２５、電圧生成回路２６、ロウデコーダ２７、センスアンプ２８、入出力用パッド群３０、ロジック制御用パッド群３１、及び電源入力用端子群３２を備えている。
【0021】
メモリセルアレイ２１は、データを記憶する部分である。メモリセルアレイ２１は、複数のビット線及び複数のワード線に関連付けられた複数のメモリセルトランジスタを有して構成されている。
入出力回路２２は、信号ＤＱ＜７：０＞及びデータストローブ信号ＤＱＳ，／ＤＱＳをメモリコントローラ１との間で送受信する。また、入出力回路２２は、信号ＤＱ＜７：０＞内のコマンド及びアドレスをレジスタ２４に転送する。さらに、入出力回路２２は、書き込みデータ及び読み出しデータをセンスアンプ２８との間で送受信する。
入出力回路２２は、信号ＤＱ＜７：０＞及びデータストローブ信号ＤＱＳ，／ＤＱＳをメモリコントローラ１との間で送受信する。また、入出力回路２２は、信号ＤＱ＜７：０＞内のコマンド及びアドレスをレジスタ２４に転送する。さらに、入出力回路２２は、書き込みデータ及び読み出しデータをセンスアンプ２８との間で送受信する。
【0022】
ロジック制御回路２３は、メモリコントローラ１からチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ，／ＲＥ、及びライトプロテクト信号／ＷＰを受信する。また、ロジック制御回路２３は、レディービジー信号／ＲＢをメモリコントローラ１に転送して、半導体記憶装置２の状態を外部に通知する。
【0023】
レジスタ２４は各種データを一時的に保持する。例えば、レジスタ２４は、書き込み動作、読み出し動作、及び消去動作等を指示するコマンドを保持する。このコマンドは、メモリコントローラ１から入出力回路２２に入力された後、入出力回路２２からレジスタ２４に転送されて保持される。また、レジスタ２４は、上記のコマンドに対応するアドレスも保持する。このアドレスは、メモリコントローラ１から入出力回路２２に入力された後、入出力回路２２からレジスタ２４に転送されて保持される。さらに、レジスタ２４は、半導体記憶装置２の動作状態を示すステータス情報も保持する。ステータス情報は、メモリセルアレイ２１等の動作状態に応じて、シーケンサ２５によって都度更新される。ステータス情報は、メモリコントローラ１からの要求に応じて、状態信号として入出力回路２２からメモリコントローラ１に出力される。
【0024】
シーケンサ２５は、メモリコントローラ１から入出力回路２２及びロジック制御回路２３に入力された制御信号に基づいて、メモリセルアレイ２１を含む各部の動作を制御する。本実施形態では、シーケンサ２５が制御部に相当する。
電圧生成回路２６は、メモリセルアレイ２１におけるデータの書き込み動作、読み出し動作、及び消去動作のそれぞれに必要な電圧を生成する部分である。この電圧には、例えばメモリセルアレイ２１の複数のワード線及び複数のビット線にそれぞれ印加される電圧等が含まれる。電圧生成回路２６の動作はシーケンサ２５により制御される。
電圧生成回路２６は、メモリセルアレイ２１におけるデータの書き込み動作、読み出し動作、及び消去動作のそれぞれに必要な電圧を生成する部分である。この電圧には、例えばメモリセルアレイ２１の複数のワード線及び複数のビット線にそれぞれ印加される電圧等が含まれる。電圧生成回路２６の動作はシーケンサ２５により制御される。
【0025】
ロウデコーダ２７は、メモリセルアレイ２１の複数のワード線に電圧をそれぞれ印加するためのスイッチ群により構成される回路である。ロウデコーダ２７は、レジスタ２４からブロックアドレス及びロウアドレスを受け取り、ブロックアドレスに基づいてブロックを選択するとともに、ロウアドレスに基づいてワード線を選択する。ロウデコーダ２７は、選択されたワード線に対して電圧生成回路２６からの電圧が印加されるようにスイッチ群の開閉状態を切り替える。ロウデコーダ２７の動作はシーケンサ２５により制御される。
【0026】
センスアンプ２８は、メモリセルアレイ２１のビット線に印加される電圧を調整したり、ビット線の電圧を読み出してデータに変換したりするための回路である。センスアンプ２８は、データの読み出し時には、メモリセルアレイ２１のメモリセルトランジスタからビット線に読み出されたデータを取得するとともに、取得した読み出しデータを入出力回路２２に転送する。センスアンプ２８は、データの書き込み時には、ビット線を介して書き込まれるデータをメモリセルトランジスタに転送する。センスアンプ２８の動作はシーケンサ２５により制御される。
【0027】
入出力用パッド群３０は、メモリコントローラ１と入出力回路２２との間で各信号の送受信を行うための複数の端子（パッド）が設けられた部分である。それぞれの端子は、信号ＤＱ＜７：０＞、及びデータストローブ信号ＤＱＳ，／ＤＱＳのそれぞれに対応して個別に設けられている。
【0028】
ロジック制御用パッド群３１は、メモリコントローラ１とロジック制御回路２３との間で各信号の送受信を行うための複数の端子が設けられた部分である。それぞれの端子は、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ，／ＲＥ、ライトプロテクト信号／ＷＰ、及びレディービジー信号／ＲＢのそれぞれに対応して個別に設けられている。
【0029】
電源入力用端子群３２は、半導体記憶装置２の動作に必要な各電圧の印加を受けるための複数の端子が設けられた部分である。それぞれの端子に印加される電圧には、電源電圧Ｖｃｃ，ＶｃｃＱ，Ｖｐｐ、及び接地電圧Ｖｓｓが含まれている。電源電圧Ｖｃｃは、動作電源として外部から与えられる回路電源電圧であり、例えば２．５Ｖ程度の電圧である。電源電圧Ｖｃｃは、例えば、半導体記憶装置２の内部電源電圧である電圧Ｖｄｄを生成するための電圧である。電源電圧Ｖｄｄは例えば１．５Ｖ程度の電圧である。半導体記憶装置２において、内部電源電圧Ｖｄｄが供給される領域を、Ｖｄｄドメイン（第１電源ドメイン）と呼ぶ場合がある。電源電圧ＶｃｃＱは、電源電圧Ｖｃｃよりも低い電源電圧であり、例えば１．２Ｖの電圧である。電源電圧ＶｃｃＱは、メモリコントローラ１と半導体記憶装置２との間で信号を送受信する際に用いられる入出力用電源電圧である。半導体記憶装置２において、入出力用電源電圧ＶｃｃＱが供給される領域を、ＶｃｃＱドメイン（第２電源ドメイン）と呼ぶ場合がある。電源電圧ＶｃｃＱは、少なくとも、入出力回路２２の図示しないドライバ回路及びレシーバ回路に供給される。違う言い方をすると、半導体記憶装置２において、少なくとも入出力回路２２のドライバ回路及びレシーバ回路は、ＶｃｃＱドメイン（第２電源ドメイン）に属する。電源電圧Ｖｐｐは、電源電圧Ｖｃｃよりも高い電源電圧であり、例えば１２Ｖの電圧である。
【0030】
１．３ データの入力例
次に、半導体記憶装置２のデータ書き込み時の動作例について説明する。
図３に示されるように、まず書き込み動作のコマンドセットが入力される。具体的には、メモリコントローラ１は、例えば時刻Ｔ０においてコマンドラッチイネーブル信号ＣＬＥをハイレベルにした後、信号ＤＱ＜７：０＞としてコマンド８０ｈを送信する。より具体的には、信号ＤＱ＜７：０＞に対応した８個の端子に、２進数の“１０００００００”（１６進数の“８０”）に対応した信号が、それぞれ入力される。コマンド８０ｈは、ライトイネーブル信号／ＷＥの立ち上がりエッジに対応して取り込まれる。続いて、メモリコントローラ１は、アドレスラッチイネーブル信号ＡＬＥをハイレベルにした後、信号ＤＱ＜７：０＞としてアドレスを送信する。アドレスは複数サイクル（例えば５サイクル）にわたって送信される。アドレスはライトイネーブル信号／ＷＥの立ち上がりエッジに対応して取り込まれる。アドレス送信が完了した時刻Ｔ１から最初の８ビットデータの受け入れ準備が完了するまでの所定時間ｔＡＤＬが経過すると、すなわち時刻Ｔ２になると、メモリコントローラ１は、データストローブ信号ＤＱＳ，／ＤＱＳをローレベルとハイレベルとの間で交互に遷移させながら、信号ＤＱ＜７：０＞としてデータを送り込む。所定時間ｔＡＤＬは、例えば、アドレス送信が完了してから、半導体記憶装置２において最初の８ビットデータの受け入れ準備が完了するまでに必要となる時間である。その後、メモリコントローラ１はコマンドラッチイネーブル信号ＣＬＥをハイレベルにした後、信号ＤＱ＜７：０＞としてコマンド１０ｈを送信する。コマンド１０ｈがライトイネーブル信号／ＷＥの立ち上がりエッジに対応して取り込まれると、その時点から内部動作時間ｔＰｒｏｇが経過するまでの期間にプログラム電圧の印加やベリファイ等の内部動作が行われる。信号ＤＱ＜７：０＞、及びデータストローブ信号ＤＱＳ，／ＤＱＳの振幅は、電源電圧ＶｃｃＱと実質的に等しい。
次に、半導体記憶装置２のデータ書き込み時の動作例について説明する。
図３に示されるように、まず書き込み動作のコマンドセットが入力される。具体的には、メモリコントローラ１は、例えば時刻Ｔ０においてコマンドラッチイネーブル信号ＣＬＥをハイレベルにした後、信号ＤＱ＜７：０＞としてコマンド８０ｈを送信する。より具体的には、信号ＤＱ＜７：０＞に対応した８個の端子に、２進数の“１０００００００”（１６進数の“８０”）に対応した信号が、それぞれ入力される。コマンド８０ｈは、ライトイネーブル信号／ＷＥの立ち上がりエッジに対応して取り込まれる。続いて、メモリコントローラ１は、アドレスラッチイネーブル信号ＡＬＥをハイレベルにした後、信号ＤＱ＜７：０＞としてアドレスを送信する。アドレスは複数サイクル（例えば５サイクル）にわたって送信される。アドレスはライトイネーブル信号／ＷＥの立ち上がりエッジに対応して取り込まれる。アドレス送信が完了した時刻Ｔ１から最初の８ビットデータの受け入れ準備が完了するまでの所定時間ｔＡＤＬが経過すると、すなわち時刻Ｔ２になると、メモリコントローラ１は、データストローブ信号ＤＱＳ，／ＤＱＳをローレベルとハイレベルとの間で交互に遷移させながら、信号ＤＱ＜７：０＞としてデータを送り込む。所定時間ｔＡＤＬは、例えば、アドレス送信が完了してから、半導体記憶装置２において最初の８ビットデータの受け入れ準備が完了するまでに必要となる時間である。その後、メモリコントローラ１はコマンドラッチイネーブル信号ＣＬＥをハイレベルにした後、信号ＤＱ＜７：０＞としてコマンド１０ｈを送信する。コマンド１０ｈがライトイネーブル信号／ＷＥの立ち上がりエッジに対応して取り込まれると、その時点から内部動作時間ｔＰｒｏｇが経過するまでの期間にプログラム電圧の印加やベリファイ等の内部動作が行われる。信号ＤＱ＜７：０＞、及びデータストローブ信号ＤＱＳ，／ＤＱＳの振幅は、電源電圧ＶｃｃＱと実質的に等しい。
【0031】
１．４ メモリセルアレイの回路構成
次に、メモリセルアレイ２１の回路構成について説明する。
図４に示されるように、メモリセルアレイ２１は複数のブロックＢＬＫにより構成されている。図４では、複数のブロックＢＬＫのうちの一つのみが示されている。メモリセルアレイ２１が有する他のブロックＢＬＫの構成も、図４に示されるものと同様である。
次に、メモリセルアレイ２１の回路構成について説明する。
図４に示されるように、メモリセルアレイ２１は複数のブロックＢＬＫにより構成されている。図４では、複数のブロックＢＬＫのうちの一つのみが示されている。メモリセルアレイ２１が有する他のブロックＢＬＫの構成も、図４に示されるものと同様である。
【0032】
図４に示されるように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ（ＳＵ０～ＳＵ３）を含む。また各々のストリングユニットＳＵは複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳの各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）と、選択トランジスタＳＴ１，ＳＴ２とを含む。
【0033】
なお、メモリセルトランジスタＭＴの個数は８個に限らず、例えば３２個、４８個、６４個、９６個でもよい。例えばカットオフ特性を高めるために、選択トランジスタＳＴ１，ＳＴ２のそれぞれが、単一ではなく複数のトランジスタにより構成されていてもよい。さらに、メモリセルトランジスタＭＴと選択トランジスタＳＴ１，ＳＴ２との間にはダミーセルトランジスタが設けられていてもよい。
【0034】
メモリセルトランジスタＭＴは、選択トランジスタＳＴ１と選択トランジスタＳＴ２との間に直列接続されるように配置されている。一端側のメモリセルトランジスタＭＴ７が選択トランジスタＳＴ１のソースに接続され、他端側のメモリセルトランジスタＭＴ０が選択トランジスタＳＴ２のドレインに接続されている。なお、ＭＯＳトランジスタの「ソース」及び「ドレイン」は相対的なものである。例えば、２つの拡散層とゲートを有するＮチャネル型ＭＯＳトランジスタ（電子がキャリアとなるトランジスタ）においては、２つの拡散層のうち低い電圧を供給される側がキャリアの供給元としてのソースとして機能し、高い電圧を供給される側がキャリアの流出口としてのドレインとして機能する。違う言い方をすると、ＭＯＳトランジスタにおける２つの拡散層は、それぞれ、「ソースまたはドレインの一方」及び「ソースまたはドレインの他方」として機能する。以下の説明では、便宜上、通常状態においてより低い電圧が供給されている側を「ソース」、通常状態においてより高い電圧が供給される側を「ドレイン」と呼ぶ場合がある。この場合、「ソース」、「ドレイン」は、キャリアの供給元、流出口とは一致しない場合がある。
【0035】
ストリングユニットＳＵ０～ＳＵ３のそれぞれの選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０～ＳＧＤ３に共通接続されている。選択トランジスタＳＴ２のゲートは、同一のブロックＢＬＫ内にある複数のストリングユニットＳＵ間で同一のセレクトゲート線ＳＧＳに共通接続されている。同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０～ＭＴ７のゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通接続される。すなわち、ワード線ＷＬ０～ＷＬ７及びセレクトゲート線ＳＧＳは、同一ブロックＢＬＫ内の複数のストリングユニットＳＵ０～ＳＵ３間で共通となっているのに対し、セレクトゲート線ＳＧＤは、同一ブロックＢＬＫ内であってもストリングユニットＳＵ０～ＳＵ３毎に個別に設けられている。
【0036】
メモリセルアレイ２１には、ｎ本のビット線ＢＬ（ＢＬ０、ＢＬ１、・・・、ＢＬ（ｎ－１））が設けられている。「ｎ」は、１つのストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳの本数に対応する整数である。例えば、半導体記憶装置２が１６ｋＢｙｔｅのデータを１単位としてメモリセルアレイ２１への書き込みまたはメモリセルアレイ２１からの読み出しをするように構成されている場合、「ｎ」は１３１０７２（２の１７乗）である。ＮＡＮＤストリングＮＳのそれぞれの選択トランジスタＳＴ１のドレインは、対応するビット線ＢＬに接続されている。ＮＡＮＤストリングＮＳのそれぞれの選択トランジスタＳＴ２のソースはソース線ＳＬに接続されている。ソース線ＳＬは、ブロックＢＬＫが有する複数の選択トランジスタＳＴ２のソースに対して共通である。
【0037】
同一のブロックＢＬＫ内にある複数のメモリセルトランジスタＭＴに記憶されているデータは一括して消去される。一方、データの読み出し及び書き込みは、１つのワード線ＷＬに接続され、且つ１つのストリングユニットＳＵに属する複数のメモリセルトランジスタＭＴに対して一括して行われる。
【0038】
なお、以下の説明では、１つのワード線ＷＬに接続され、且つ１つのストリングユニットＳＵに属する複数のメモリセルトランジスタＭＴが記憶する１ビットデータの集合のことを「ページ」と称する。図４では、上記のような複数のメモリセルトランジスタＭＴからなる集合の一つに、符号「ＭＧ」が付してある。
【0039】
１．５ 半導体記憶装置の断面構造
図５に示されるように、半導体記憶装置２では、半導体基板４０上に周辺回路ＰＥＲ及びメモリセルアレイ２１が順に配置された構造を有している。本実施形態の半導体記憶装置２は、メモリセルアレイ２１の下方に周辺回路ＰＥＲが配置される、いわゆるＣＵＡ（CMOS under array）構造を有している。
図５に示されるように、半導体記憶装置２では、半導体基板４０上に周辺回路ＰＥＲ及びメモリセルアレイ２１が順に配置された構造を有している。本実施形態の半導体記憶装置２は、メモリセルアレイ２１の下方に周辺回路ＰＥＲが配置される、いわゆるＣＵＡ（CMOS under array）構造を有している。
【0040】
メモリセルアレイ２１では、導電体層５２０の上に複数のＮＡＮＤストリングＮＳが形成されている。導電体層５２０は、埋め込みソース線（ＢＳＬ）とも称されるものであり、図３のソース線ＳＬに該当するものである。
導電体層５２０の上方には、セレクトゲート線ＳＧＳとして機能する配線層５３３、ワード線ＷＬとして機能する複数の配線層５３２、及びセレクトゲート線ＳＧＤとして機能する配線層５３１が積層されている。積層された配線層５３３，５３２，５３１のそれぞれの間には、不図示の絶縁層が配置されている。
導電体層５２０の上方には、セレクトゲート線ＳＧＳとして機能する配線層５３３、ワード線ＷＬとして機能する複数の配線層５３２、及びセレクトゲート線ＳＧＤとして機能する配線層５３１が積層されている。積層された配線層５３３，５３２，５３１のそれぞれの間には、不図示の絶縁層が配置されている。
【0041】
メモリセルアレイ２１には複数のメモリホール５３４が形成されている。メモリホール５３４は、配線層５３３，５３２，５３１、及びそれらの間にある不図示の絶縁層を上下方向に貫通しており、且つ導電体層５２０に達する穴である。
メモリホール５３４のうち、積層された配線層５３３，５３２，５３１のそれぞれと交差している各部分はトランジスタとして機能する。これら複数のトランジスタのうち、配線層５３１と交差している部分にあるものは選択トランジスタＳＴ１として機能する。複数のトランジスタのうち、配線層５３２と交差している部分にあるものはメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）として機能する。複数のトランジスタのうち、配線層５３３と交差している部分にあるものは選択トランジスタＳＴ２として機能する。
メモリホール５３４のうち、積層された配線層５３３，５３２，５３１のそれぞれと交差している各部分はトランジスタとして機能する。これら複数のトランジスタのうち、配線層５３１と交差している部分にあるものは選択トランジスタＳＴ１として機能する。複数のトランジスタのうち、配線層５３２と交差している部分にあるものはメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）として機能する。複数のトランジスタのうち、配線層５３３と交差している部分にあるものは選択トランジスタＳＴ２として機能する。
【0042】
メモリホール５３４の上方にはビット線ＢＬとして機能する配線層６１６が形成されている。メモリホール５３４の上端はコンタクトプラグ５３９を介して配線層６１６に接続されている。
図５に示される構造と同様の構造が、図５の紙面の奥行き方向に沿って複数配列されている。図５の紙面の奥行き方向に沿って一列に並ぶ複数のＮＡＮＤストリングＮＳの集合によって、１つのストリングユニットＳＵが形成されている。
図５に示される構造と同様の構造が、図５の紙面の奥行き方向に沿って複数配列されている。図５の紙面の奥行き方向に沿って一列に並ぶ複数のＮＡＮＤストリングＮＳの集合によって、１つのストリングユニットＳＵが形成されている。
【0043】
半導体基板４０と導電体層５２０（ソース線ＳＬ）とは離間して配置されており、両者の間に周辺回路ＰＥＲの一部が配置されている。周辺回路ＰＥＲは、メモリセルアレイ２１におけるデータの書き込み動作や読み出し動作、及び消去動作等を実現するために設けられる回路である。図２に示されるセンスアンプ２８、ロウデコーダ２７、及び電圧生成回路２６等は周辺回路ＰＥＲの一部となっている。
【0044】
周辺回路ＰＥＲは、半導体基板４０の上面に形成されたトランジスタＴＲと、複数の導電体６１１～６１５とを含む。導電体６１１～６１５は、例えば金属のような導体により形成された配線層である。導電体６１１～６１５は、複数の高さ位置に分布するよう形成されており、コンタクト６２０～６２３を介して互いに電気的に接続されている。コンタクト６２０～６２３は、不図示の絶縁層を上下方向に貫くようにコンタクトホールを形成した後、当該コンタクトホールの内側に例えばタングステン等の導電体材料を充填することにより形成されたものである。導電体６１５はコンタクト６２４を介して配線層６１６（ビット線ＢＬ）に電気的に接続されている。
【0045】
１．６ センスアンプの構成
次に、センスアンプ２８の構成について詳しく説明する。
図６に示されるように、センスアンプ２８は、その機能的な構成として、センスアンプ部５０、データレジスタ部ＸＤＬ（キャッシュ用データレジスタ部ＸＤＬ）、及びマルチプレクサ部６０を備えている。
次に、センスアンプ２８の構成について詳しく説明する。
図６に示されるように、センスアンプ２８は、その機能的な構成として、センスアンプ部５０、データレジスタ部ＸＤＬ（キャッシュ用データレジスタ部ＸＤＬ）、及びマルチプレクサ部６０を備えている。
【0046】
１．６．１ センスアンプ部の構成
センスアンプ部５０は、ｎ本のビット線ＢＬのそれぞれに関連付けられてｎ個設けられている。図７は、ｎ個のセンスアンプ部のうちの１つのセンスアンプ部５０の回路構成を示したものである。
センスアンプ部５０は、ｎ本のビット線ＢＬのそれぞれに関連付けられてｎ個設けられている。図７は、ｎ個のセンスアンプ部のうちの１つのセンスアンプ部５０の回路構成を示したものである。
【0047】
図７に示されるように、センスアンプ部５０は、センスアンプ回路ＳＡＣと、複数のデータレジスタ部ＳＤＬ，ＡＤＬ，ＢＤＬ，ＣＤＬとを含む。センスアンプ回路ＳＡＣ、及びデータレジスタ部ＳＤＬ，ＡＤＬ，ＢＤＬ，ＣＤＬは、互いにデータを送受信可能なようにバスＬＢＵＳにより接続されている。より詳細には、データレジスタ部ＳＤＬ，ＡＤＬ，ＢＤＬ，ＣＤＬはバスＬＢＵＳを介して互いに接続されている。
【0048】
センスアンプ回路ＳＡＣは、例えば読み出し動作において、対応するビット線ＢＬに読み出されたデータをセンスして、読み出したデータが“０”であるか“１”であるかを判定する。センスアンプ回路ＳＡＣは、例えばＰチャネル型ＭＯＳトランジスタであるトランジスタＴＲ１と、Ｎチャネル型ＭＯＳトランジスタであるトランジスタＴＲ２～ＴＲ９と、キャパシタＣ１０とを含む。
【0049】
トランジスタＴＲ１の一端は電源線に接続されている。トランジスタＴＲ１の他端はトランジスタＴＲ２に接続されている。トランジスタＴＲ１のゲートはデータレジスタ部ＳＤＬ内のノードＩＮＶ１０に接続されている。トランジスタＴＲ２の一端はトランジスタＴＲ１に接続されている。トランジスタＴＲ２の他端はノードＣＯＭに接続されている。トランジスタＴＲ２のゲートには制御信号ＢＬＸが入力される。トランジスタＴＲ３の一端はノードＣＯＭに接続されている。トランジスタＴＲ３の他端はトランジスタＴＲ４に接続されている。トランジスタＴＲ３のゲートには制御信号ＢＬＣが入力される。トランジスタＴＲ４は高耐圧のＭＯＳトランジスタである。トランジスタＴＲ４の一端はトランジスタＴＲ３に接続されている。トランジスタＴＲ４の他端は、対応するビット線ＢＬに接続されている。トランジスタＴＲ４のゲートには制御信号ＢＬＳが入力される。
【0050】
高耐圧のＮチャネル型ＭＯＳトランジスタは、標準的なＭＯＳトランジスタと比べて、例えば、ゲート酸化膜が厚く、かつ、ゲート長が長くなるように形成される。本実施形態のセンスアンプ回路ＳＡＣにおいては、例えば、トランジスタＴＲ２～ＴＲ３及びＴＲ５～ＴＲ９が標準的なＮチャネル型ＭＯＳトランジスタにより形成され、トランジスタＴＲ４が高耐圧のＮチャネル型ＭＯＳトランジスタにより形成される。この場合、トランジスタＴＲ４は、トランジスタＴＲ２～ＴＲ３及びＴＲ５～ＴＲ９の各々と比べて、ゲート酸化膜が厚く、及び／又は、ゲート長が長くなるように形成される。
【0051】
トランジスタＴＲ５の一端はノードＣＯＭに接続されている。トランジスタＴＲ５の他端はノードＳＲＣに接続されている。トランジスタＴＲ５のゲートはノードＩＮＶ１０に接続されている。トランジスタＴＲ６の一端は、トランジスタＴＲ１とトランジスタＴＲ２との間に接続されている。トランジスタＴＲ６の他端はノードＳＥＮに接続されている。トランジスタＴＲ６のゲートには制御信号ＨＬＬが入力される。トランジスタＴＲ７の一端はノードＳＥＮに接続されている。トランジスタＴＲ７の他端はノードＣＯＭに接続されている。トランジスタＴＲ７のゲートには制御信号ＸＸＬが入力される。
【0052】
トランジスタＴＲ８の一端は接地されている。トランジスタＴＲ８の他端はトランジスタＴＲ９に接続されている。トランジスタＴＲ８のゲートはノードＳＥＮに接続されている。トランジスタＴＲ９の一端はトランジスタＴＲ８に接続されている。トランジスタＴＲ９の他端はバスＬＢＵＳに接続されている。トランジスタＴＲ９のゲートには制御信号ＳＴＢが入力される。キャパシタＣ１０の一端はノードＳＥＮに接続されている。キャパシタＣ１０の他端にはクロックＣＬＫが入力される。
【0053】
制御信号ＢＬＸ，ＢＬＣ，ＢＬＳ，ＨＬＬ，ＸＸＬ，ＳＴＢは例えばシーケンサ２５により生成される。また、トランジスタＴＲ１の一端に接続された電源線には、例えば半導体記憶装置２の内部電源電圧である電圧Ｖｄｄが印加されている。この場合、センスアンプ回路ＳＡＣは、Ｖｄｄドメイン（第１電源ドメイン）に属する。ノードＳＲＣには、例えば半導体記憶装置２の接地電圧である電圧Ｖｓｓが印加されている。
【0054】
データレジスタ部ＳＤＬ，ＡＤＬ，ＢＤＬ，ＣＤＬは、読み出しデータを一時的に保持する。
データレジスタ部ＳＤＬは、例えばインバータＩＶ１１，ＩＶ１２と、Ｎチャネル型ＭＯＳトランジスタであるトランジスタＴＲ１３，ＴＲ１４とを含む。インバータＩＶ１１の入力ノードはノードＬＡＴ１０に接続されている。インバータＩＶ１１の出力ノードはノードＩＮＶ１０に接続されている。インバータＩＶ１２の入力ノードはノードＩＮＶ１０に接続されている。インバータＩＶ１２の出力ノードはノードＬＡＴ１０に接続されている。トランジスタＴＲ１３の一端はノードＩＮＶ１０に接続されており、トランジスタＴＲ１３の他端はバスＬＢＵＳに接続されている。トランジスタＴＲ１３のゲートには制御信号ＳＴＩが入力される。トランジスタＴＲ１３の一端はノードＬＡＴ１０に接続されており、トランジスタＴＲ１４の他端はバスＬＢＵＳに接続されている。トランジスタＴＲ１４のゲートには制御信号ＳＴＬが入力される。
データレジスタ部ＳＤＬは、例えばインバータＩＶ１１，ＩＶ１２と、Ｎチャネル型ＭＯＳトランジスタであるトランジスタＴＲ１３，ＴＲ１４とを含む。インバータＩＶ１１の入力ノードはノードＬＡＴ１０に接続されている。インバータＩＶ１１の出力ノードはノードＩＮＶ１０に接続されている。インバータＩＶ１２の入力ノードはノードＩＮＶ１０に接続されている。インバータＩＶ１２の出力ノードはノードＬＡＴ１０に接続されている。トランジスタＴＲ１３の一端はノードＩＮＶ１０に接続されており、トランジスタＴＲ１３の他端はバスＬＢＵＳに接続されている。トランジスタＴＲ１３のゲートには制御信号ＳＴＩが入力される。トランジスタＴＲ１３の一端はノードＬＡＴ１０に接続されており、トランジスタＴＲ１４の他端はバスＬＢＵＳに接続されている。トランジスタＴＲ１４のゲートには制御信号ＳＴＬが入力される。
【0055】
例えば、ノードＬＡＴ１０において保持されるデータがデータレジスタ部ＳＤＬに保持されるデータに相当する。また、ノードＩＮＶ１０において保持されるデータは、ノードＬＡＴ１０に保持されるデータの反転データに相当する。データレジスタ部ＡＤＬ，ＢＤＬ，ＣＤＬの回路構成は、例えばデータレジスタ部ＳＤＬの回路構成と同様のため、それらの説明は省略する。以下では、データレジスタ部ＡＤＬ，ＢＤＬ，ＣＤＬをまとめて「データレジスタ部ＤＬ」とも称する。
【0056】
１．６．２ データレジスタ部ＸＤＬの構成
図７に示されるように、データレジスタ部ＸＤＬはバスＤＢＵＳに接続されている。バスＤＢＵＳはトランジスタＴＲＸＸを介してバスＬＢＵＳに接続されている。トランジスタＴＲＸＸのゲートには制御信号ＳＷが入力される。データレジスタ部ＸＤＬはバスＸＢＵＳを介してマルチプレクサ部６０に接続されている。データレジスタ部ＸＤＬは、センスアンプ部５０とマルチプレクサ部６０との間のデータの入出力に用いられる。
図７に示されるように、データレジスタ部ＸＤＬはバスＤＢＵＳに接続されている。バスＤＢＵＳはトランジスタＴＲＸＸを介してバスＬＢＵＳに接続されている。トランジスタＴＲＸＸのゲートには制御信号ＳＷが入力される。データレジスタ部ＸＤＬはバスＸＢＵＳを介してマルチプレクサ部６０に接続されている。データレジスタ部ＸＤＬは、センスアンプ部５０とマルチプレクサ部６０との間のデータの入出力に用いられる。
【0057】
図８は、データレジスタ部ＸＤＬの回路構成を示したものである。
図８に示されるように、データレジスタ部ＸＤＬは、Ｐチャネル型ＭＯＳトランジスタであるＴＰ１１～１４，ＴＰ３１と、Ｎチャネル型ＭＯＳトランジスタであるＴＮ１１～１３，ＴＮ２１，ＴＮ３１とを含む。
図８に示されるように、データレジスタ部ＸＤＬは、Ｐチャネル型ＭＯＳトランジスタであるＴＰ１１～１４，ＴＰ３１と、Ｎチャネル型ＭＯＳトランジスタであるＴＮ１１～１３，ＴＮ２１，ＴＮ３１とを含む。
【0058】
トランジスタＴＰ１１，ＴＰ１２，ＴＮ１１，ＴＮ１２は、クロス接続されたインバータ回路ＸＩＶを構成している。すなわち、トランジスタＴＰ１１，ＴＮ１１は第１インバータ回路を構成しており、ノードＬＡＴ２０において直列接続されている。トランジスタＴＰ１１，ＴＮ１１のそれぞれのゲートはノードＩＮＶ２０に接続されている。ノードＬＡＴ２０及びノードＩＮＶ２０は第１インバータ回路の出力及び入力としてそれぞれ機能する。トランジスタＴＰ１２，ＴＮ１２は第２インバータ回路を構成しており、ノードＩＮＶ２０において直列接続されている。トランジスタＴＰ１２，ＴＮ１２のそれぞれのゲートはノードＬＡＴ２０に接続されている。ノードＬＡＴ２０及びノードＩＮＶ２０は第２インバータ回路の入力及び出力としてそれぞれ機能する。本実施形態では、ノードＬＡＴ２０が第１ノードに相当し、ノードＩＮＶ２０が第２ノードに相当する。
【0059】
トランジスタＴＰ１１の電流経路の２つの端部のうち、ノードＬＡＴ２０に接続される端部とは反対側の端部はトランジスタＴＰ１３を介して電源電圧ノードＶＤＤに接続されている。電源電圧ノードＶＤＤには、半導体記憶装置２の内部電源電圧である電圧Ｖｄｄが供給されている。この場合、データレジスタ部ＸＤＬは、Ｖｄｄドメイン（第１電源ドメイン）に属する。トランジスタＴＰ１３のゲートには、シーケンサ２５により生成される制御信号ＸＬＬが入力される。トランジスタＴＰ１３は、制御信号ＸＬＬに基づいてオン／オフするスイッチ回路として機能する。本実施形態では、電源電圧ノードＶＤＤが第１電源電圧ノードに相当し、トランジスタＴＰ１３が第１トランジスタに相当する。
【0060】
トランジスタＴＰ１２の電流経路の２つの端部のうち、ノードＩＮＶ２０に接続される端部とは反対側の端部はトランジスタＴＰ１４を介して電源電圧ノードＶＤＤに接続されている。トランジスタＴＰ１４のゲートには、シーケンサ２５により生成される制御信号ＸＬＩが入力される。トランジスタＴＰ１２は、制御信号ＸＬＩに基づいてオン／オフするスイッチ回路として機能する。
【0061】
トランジスタＴＮ１１の電流経路の２つの端部のうち、ノードＬＡＴ２０に接続される端部とは反対側の端部はトランジスタＴＮ１３を介して接地電圧ノードＶＳＳに接続されている。接地電圧ノードＶＳＳには接地電圧Ｖｓｓが供給されている。トランジスタＴＮ１３のゲートには、シーケンサ２５により生成される制御信号ＸＮＬが入力される。トランジスタＴＮ１３は、制御信号ＸＮＬに基づいてオン／オフするスイッチ回路として機能する。
【0062】
トランジスタＴＮ１２の電流経路の２つの端部のうち、ノードＩＮＶ２０に接続される端部とは反対側の端部は接地電位ノードＶＳＳに接続されている。
トランジスタＴＮ２１は、バスＤＢＵＳとノードＩＮＶ２０との間に並列に接続されている。トランジスタＴＮ２１のゲートには、シーケンサ２５により生成される制御信号ＸＴＩが入力される。トランジスタＴＮ２１は、制御信号ＸＴＩに基づいてオン／オフするスイッチ回路として機能する。
トランジスタＴＮ２１は、バスＤＢＵＳとノードＩＮＶ２０との間に並列に接続されている。トランジスタＴＮ２１のゲートには、シーケンサ２５により生成される制御信号ＸＴＩが入力される。トランジスタＴＮ２１は、制御信号ＸＴＩに基づいてオン／オフするスイッチ回路として機能する。
【0063】
トランジスタＴＰ３１，ＴＮ３１は、バスＸＢＵＳとノードＬＡＴ２０との間に並列に接続されている。トランジスタＴＰ３１のゲートには、シーケンサ２５により生成される制御信号ＸＮＬが入力される。トランジスタＴＮ３１のゲートには、シーケンサ２５により生成される制御信号ＸＴＬが入力される。トランジスタＴＰ３１，ＴＮ３１は、制御信号ＸＮＬ，ＸＴＬに基づいてオン／オフするスイッチ回路として機能する。
【0064】
図９に示されるように、センスアンプ２８はｋ個のカラムユニットＣＵ（ＣＵ０～ＣＵ（ｋ－１））を有している。１つのカラムユニットＣＵは、ｍ個のセンスアンプ回路ＳＡＣ（ＳＡ０～ＳＡ（ｍ－１））、ｍ個のデータレジスタ部ＤＬ（ＤＬ０～ＤＬ（ｍ－１））、及びｍ個のデータレジスタ部ＸＤＬ（ＸＤＬ０～ＸＤＬ（ｍ－１））を含む。「ｍ」及び「ｋ」は整数であり、「ｍ×ｋ＝ｎ」を満たす。「ｍ」は例えば８（２の２乗）であり、「ｋ」は１６３８４（２の１４乗）である。換言すれば、ｎ個（１３１０７２、２の１７乗）のセンスアンプ回路ＳＡＣは、ｋ個（１６３８４、２の１４乗）のカラムユニットＣＵに分割されており、各カラムユニットＣＵはｍ個（８、２の２乗）のセンスアンプ回路ＳＡＣを含んでいる。
【0065】
ｍ個のデータレジスタ部ＸＤＬはｍ本のバスＸＢＵＳ（ＸＢＵＳ０～ＸＢＵＳ（ｍ－１））を介してマルチプレクサ部６０に接続されている。ｍ本のバスＸＢＵＳは例えば６４個の複数のカラムユニットＣＵに対して共通に設けられている。換言すれば、ｍ本のバスＸＢＵＳには例えば６４個の複数のカラムユニットＣＵが接続されている。このように複数のカラムユニットＣＵが接続されるバスＸＢＵＳを一組として、複数組のバスＸＢＵＳがマルチプレクサ部６０に接続されている。
【0066】
１．６．２ マルチプレクサ部の構成
次に、マルチプレクサ部６０の構成について説明する。
図９に示されるように、マルチプレクサ部６０は、ｍ本のバスＸＢＵＳを介してｍ個のデータレジスタ部ＸＤＬと接続されている。また、マルチプレクサ部６０はバスＹＩＯを介して入出力回路２２に接続されている。
次に、マルチプレクサ部６０の構成について説明する。
図９に示されるように、マルチプレクサ部６０は、ｍ本のバスＸＢＵＳを介してｍ個のデータレジスタ部ＸＤＬと接続されている。また、マルチプレクサ部６０はバスＹＩＯを介して入出力回路２２に接続されている。
【0067】
マルチプレクサ部６０は、第１マルチプレクサ部７０と、第２マルチプレクサ部８０とを有している。
第１マルチプレクサ部７０は、図１０に示される信号変換部ＹＬＯＧ（ＹＬＯＧ０～ＹＬＯＧ（ｗ－１））をｗ個有している。ｗ個の信号変換部ＹＬＯＧはｗ本のバスＹＩＯを介して入出力回路２２に接続されている。「ｗ」は例えば６４である。
第１マルチプレクサ部７０は、図１０に示される信号変換部ＹＬＯＧ（ＹＬＯＧ０～ＹＬＯＧ（ｗ－１））をｗ個有している。ｗ個の信号変換部ＹＬＯＧはｗ本のバスＹＩＯを介して入出力回路２２に接続されている。「ｗ」は例えば６４である。
【0068】
信号変換部ＹＬＯＧは、ＮＡＮＤ回路７１と、電圧変換回路７２とを備えている。
電圧変換回路７２は、直列に接続されたトランジスタＴＰ４０とトランジスタＴＮ４０とを有している。トランジスタＴＰ４０はＰチャネル型ＭＯＳトランジスタであり、トランジスタＴＮ４０はＮチャネル型ＭＯＳトランジスタである。本実施形態では、トランジスタＴＰ４０が第２トランジスタに相当し、トランジスタＴＮ４０が第３トランジスタに相当する。トランジスタＴＰ４０の一端は電源電圧ノードＶＣＣＱに接続されている。電源電圧ノードＶＣＣＱには電源電圧ＶｃｃＱが印加されている。本実施形態では、電源電圧ノードＶＣＣＱが第２電源電圧ノードに相当する。この場合、第１マルチプレクサ部７０は、ＶｃｃＱドメイン（第２電源ドメイン）に属する。トランジスタＴＰ４０の他端部はバスＩＯＢＵＳに接続されている。トランジスタＴＮ４０の一端は接地電圧ノードＶＳＳに接続されている。本実施形態では、接地電圧ノードＶＳＳが第３電源電圧ノードに相当する。トランジスタＴＮ４０の他端部はバスＩＯＢＵＳに接続されている。本実施形態では、バスＩＯＢＵＳが信号線に相当する。
電圧変換回路７２は、直列に接続されたトランジスタＴＰ４０とトランジスタＴＮ４０とを有している。トランジスタＴＰ４０はＰチャネル型ＭＯＳトランジスタであり、トランジスタＴＮ４０はＮチャネル型ＭＯＳトランジスタである。本実施形態では、トランジスタＴＰ４０が第２トランジスタに相当し、トランジスタＴＮ４０が第３トランジスタに相当する。トランジスタＴＰ４０の一端は電源電圧ノードＶＣＣＱに接続されている。電源電圧ノードＶＣＣＱには電源電圧ＶｃｃＱが印加されている。本実施形態では、電源電圧ノードＶＣＣＱが第２電源電圧ノードに相当する。この場合、第１マルチプレクサ部７０は、ＶｃｃＱドメイン（第２電源ドメイン）に属する。トランジスタＴＰ４０の他端部はバスＩＯＢＵＳに接続されている。トランジスタＴＮ４０の一端は接地電圧ノードＶＳＳに接続されている。本実施形態では、接地電圧ノードＶＳＳが第３電源電圧ノードに相当する。トランジスタＴＮ４０の他端部はバスＩＯＢＵＳに接続されている。本実施形態では、バスＩＯＢＵＳが信号線に相当する。
【0069】
ＮＡＮＤ回路７１の入力にはバスＹＩＯが接続される。また、ＮＡＮＤ回路７１の入力には、シーケンサ２５により生成される制御信号ＶＤＤＲＥＡＤｎ＿ＱがＮＯＴ回路７３を介して入力される。制御信号ＶＤＤＲＥＡＤｎ＿Ｑは、半導体記憶装置２のパワーオン時にハイレベルに設定されて、それ以外の場合にローレベルに設定される。ＮＡＮＤ回路７１の出力は電圧変換回路７２のトランジスタＴＰ４０，ＴＮ４０のそれぞれのゲートに入力されている。本実施形態では、ＮＡＮＤ回路７１及びＮＯＴ回路７３が、半導体記憶装置２のパワーオン時にバスＩＯＢＵＳの電圧を接地電圧Ｖｓｓに設定する接地電圧設定回路７４として機能する。
【0070】
図１０に示されるように、第２マルチプレクサ部８０は、ｍ本のバスＸＢＵＳにそれぞれ接続されるｍ個のトランスファーゲートＢＹＣＯＭ（ＢＹＣＯＭ０～ＢＹＣＯＭ（ｍ－１））を有している。ｍ個のトランスファーゲートＢＹＣＯＭは共通の一つのバスＩＯＢＵＳを介して第１マルチプレクサ部７０の信号変換部ＹＬＯＧに接続されている。
【0071】
トランスファーゲートＢＹＣＯＭは、並列に接続されたトランジスタＴＰ５０と、トランジスタＴＮ５０とを備えている。トランジスタＴＰ５０はＰチャネル型ＭＯＳトランジスタであり、トランジスタＴＮ５０はＮチャネル型ＭＯＳトランジスタである。トランジスタＴＰ５０，ＴＮ５０のそれぞれの一端にはバスＩＯＢＵＳが接続され、トランジスタＴＰ５０，ＴＮ５０のそれぞれの他端はバスＸＢＵＳに接続されている。トランジスタＴＰ５０のゲートには、シーケンサ２５により生成される制御信号ＤＩＮ＿Ｎが入力されている。トランジスタＴＮ５０のゲートには、シーケンサ２５により生成される制御信号ＤＩＮ＿Ｐが入力されている。
【0072】
図１０に示されるように、本実施形態の半導体記憶装置２では、信号変換部ＹＬＯＧが電源電圧ＶｃｃＱに基づいて動作する。より具体的には、入出力回路２２から信号変換部ＹＬＯＧまでの要素は、ＶｃｃＱドメイン（第２電源ドメイン）に属し、電源電圧ＶｃｃＱを動作電源として動作する。これに対して、図７，８に示されるように、データレジスタ部ＸＤＬからセンスアンプ部５０までの要素は、Ｖｄｄドメイン（第１電源ドメイン）に属し、電源電圧ＶｃｃＱよりも高い電源電圧Ｖｄｄに基づいて動作する。したがって、本実施形態の半導体記憶装置２では信号変換部ＹＬＯＧとデータレジスタ部ＸＤＬとの間で動作電圧が変化する。本実施形態では、電源電圧Ｖｄｄが第１電圧に相当し、電源電圧ＶｃｃＱが第２電圧に相当する。この場合、第２マルチプレクサ部８０は、Ｖｄｄドメイン（第１電源ドメイン）とＶｃｃＱドメイン（第２電源ドメイン）との境界に相当する。
【0073】
１．７ 半導体記憶装置の動作例（データの書き込み）
次に、本実施形態の半導体記憶装置２の動作例、特にメモリコントローラ１からの指示に基づいてデータの書き込みを行う際の半導体記憶装置２の動作例について説明する。
次に、本実施形態の半導体記憶装置２の動作例、特にメモリコントローラ１からの指示に基づいてデータの書き込みを行う際の半導体記憶装置２の動作例について説明する。
【0074】
メモリコントローラ１が、所定のデータを信号ＤＱ＜７：０＞として半導体記憶装置２に送信すると、信号ＤＱ＜７：０＞が、図２に示される入出力用パッド群３０を介して入出力回路２２に入力される。入出力回路２２は、信号ＤＱ＜７：０＞をシリアル信号からパラレル信号に変換して、図９に示されるバスＹＩＯを介して第１マルチプレクサ部７０に送信する。
【0075】
このとき、例えば”１”のデータに対応するハイレベルの信号がバスＹＩＯに伝送されたとすると、図１０に示されるＮＡＮＤ回路７１にバスＹＩＯを介してハイレベルの信号が入力される。また、制御信号ＶＤＤＲＥＡＤｎ＿Ｑはローレベルに設定されているため、それをＮＯＴ回路７３により反転させたハイレベルの信号がＮＡＮＤ回路７１に入力される。ＮＡＮＤ回路７１は、バスＹＩＯを介して入力されるハイレベルの信号と、ＮＯＴ回路７３から入力されるハイレベルの信号との否定論理積を演算することにより、ローレベルの信号を出力する。そのため、電圧変換回路７２ではトランジスタＴＰ４０がオン状態になる一方、トランジスタＴＮ４０がオフ状態になるため、バスＩＯＢＵＳが電源電圧ノードＶＣＣＱに接続される。よって、図１１（Ａ）に示されるように、時刻Ｔ１０でバスＩＯＢＵＳに電圧ＶｃｃＱが伝送される。
【0076】
その後、図１０に示されるバスＩＯＢＵＳにｍ個のデータレジスタ部ＸＤＬのうちの一つを接続する。例えば、図１１（Ｂ），（Ｃ）に示されるように、シーケンサ２５は、時刻Ｔ１１でトランスファーゲートＢＹＣＯＭ０に入力されている制御信号ＤＩＮ＿Ｎをローレベルに設定し、且つ制御信号ＤＩＮ＿Ｐをハイレベルに設定することにより、トランスファーゲートＢＹＣＯＭ０のトランジスタＴＰ５０，ＴＮ５０がオン状態になる。制御信号ＤＩＮ＿Ｎ，ＤＩＮ＿Ｐのハイレベルは電圧Ｖｄｄであり、それらのローレベルは接地電圧Ｖｓｓである。
【0077】
一方、図１１（Ｄ），（Ｅ）に示されるように、シーケンサ２５は、トランスファーゲートＢＹＣＯＭ１～ＢＹＣＯＭ（ｍ－１）にそれぞれ入力されている制御信号ＤＩＮ＿Ｎをハイレベルに維持し、且つ制御信号ＤＩＮ＿Ｐをローレベルに維持することにより、トランスファーゲートＢＹＣＯＭ１～ＢＹＣＯＭ（ｍ－１）のそれぞれのトランジスタＴＰ５０，ＴＮ５０をオフ状態に維持する。これにより、バスＩＯＢＵＳに、トランスファーゲートＢＹＣＯＭ０に対応したデータレジスタ部ＸＤＬ０が接続されて、バスＩＯＢＵＳに伝送されている電圧がバスＸＢＵＳ０を介してデータレジスタ部ＸＤＬ０に入力される。結果的に、図１１（Ｆ）に示されるように、時刻Ｔ１２でバスＸＢＵＳ０が電源電圧ノードＶＣＣＱに設定される。
【0078】
続いて、バスＸＢＵＳ０の電圧をデータレジスタ部ＸＤＬ０に取り込む。具体的には、図１１（Ｇ）～（Ｉ）に示されるように、シーケンサ２５は、時刻Ｔ１３で制御信号ＸＴＬ，ＸＬＬをハイレベルに設定するとともに、時刻Ｔ１４で制御信号ＸＮＬをローレベルに設定する。制御信号ＸＴＬ，ＸＮＬ，ＸＬＬのハイレベルは電圧Ｖｄｄであり、それらのローレベルは接地電圧Ｖｓｓである。これにより、図１２に示されるように、データレジスタ部ＸＤＬにおいてトランジスタＴＰ３１，ＴＮ３１がオン状態になるとともに、トランジスタＴＰ１３，ＴＮ１３がオフ状態になる。なお、図１２では、オン状態になっているトランジスタに丸が付され、オフ状態であるトランジスタにバツが付されている。
【0079】
なお、シーケンサ２５は、時刻Ｔ１３において、図１２に示される制御信号ＸＬＩ，ＸＴＩをローレベルに設定する。したがって、トランジスタＴＰ１４はオン状態になるとともに、トランジスタＴＮ２１はオフ状態になる。なお、制御信号ＸＬＩ，ＸＴＩのハイレベルは電圧Ｖｄｄであり、それらのローレベルは接地電圧Ｖｓｓである。
【0080】
時刻Ｔ１３でトランジスタＴＮ３１がオン状態になると、バスＸＢＵＳ０の電圧ＶｃｃＱがトランジスタＴＮ３１を介してノードＬＡＴ２０に伝送される。これにより、図１１（Ｊ）に示されるように、時刻Ｔ１４でノードＬＡＴ２０が電源電圧ＶｃｃＱに設定される。また、図１２に示されるように、ノードＬＡＴ２０が電源電圧ＶｃｃＱに設定されることによりトランジスタＴＰ１２がオフ状態になる一方、トランジスタＴＮ１２がオン状態になるため、ノードＩＮＶ２０が接地電圧ノードＶＳＳに接続される。よって、図１１（Ｋ）に示されるように、時刻Ｔ１４以降、ノードＩＮＶ２０が接地電圧Ｖｓｓに設定される。
【0081】
なお、図１２に示されるように、ノードＩＮＶ２０が接地電圧Ｖｓｓに設定されることにより、トランジスタＴＮ１１がオフ状態なる一方、トランジスタＴＰ１１がオン状態になる。このとき、トランジスタＴＰ１３がオフ状態であるため、電源電圧ノードＶＤＤの電圧ＶｄｄがノードＬＡＴ２０に供給されることはない。
【0082】
一方、図１１（Ｂ），（Ｃ）に示されるように、シーケンサ２５が時刻Ｔ１４で制御信号ＤＩＮ＿Ｎをハイレベルに設定し、且つ制御信号ＤＩＮ＿Ｐをローレベルに設定すると、図１０に示されるトランジスタＴＰ５０，ＴＮ５０がオフ状態になる。これにより、バスＸＢＵＳ０及びデータレジスタ部ＸＤＬ０がバスＩＯＢＵＳから電気的に遮断される。続いて、図１１（Ｇ），（Ｈ）に示されるように、シーケンサ２５が時刻Ｔ１５で制御信号ＸＴＬをローレベルに設定し、且つ時刻Ｔ１６で制御信号ＸＮＬをハイレベルに設定すると、図１３に示されるように、トランジスタＴＰ３１，ＴＮ３１が共にオフ状態になる。これにより、ノードＬＡＴ２０がバスＸＢＵＳ０から電気的に遮断される。
【0083】
また、図１１（Ｉ）に示されるように、シーケンサ２５が時刻Ｔ１６で制御信号ＸＬＬをローレベルに設定することにより、図１３に示されるようにトランジスタＴＰ３１がオン状態になる。これにより、電源電圧ノードＶＤＤの電源電圧ＶｄｄがトランジスタＴＰ１３，ＴＰ１１を介してノードＬＡＴ２０に供給される。そのため、図１１（Ｊ）に示されるように、時刻Ｔ１６以降、ノードＬＡＴ２０が電圧ＶｃｃＱから電圧Ｖｄｄへと遷移する。
【0084】
以上により、図１１（Ｊ），（Ｋ）に示されるように、ノードＬＡＴ２０に電圧Ｖｄｄが保持され、ノードＩＮＶ２０に接地電圧Ｖｓｓが保持された状態となる。
以降、データレジスタ部ＸＤＬ０からバスＤＢＵＳにデータを出力する際には、シーケンサ２５は、図１３に示される状態において制御信号ＸＴＩをハイレベルに設定して、トランジスタＴＮ２１をオン状態にする。これにより、ノードＩＮＶ２０に保持されている電圧ＶｄｄがバスＤＢＵＳに転送される、すなわちデータレジスタ部ＸＤＬ０に保持されているデータがバスＤＢＵＳに転送される。
以降、データレジスタ部ＸＤＬ０からバスＤＢＵＳにデータを出力する際には、シーケンサ２５は、図１３に示される状態において制御信号ＸＴＩをハイレベルに設定して、トランジスタＴＮ２１をオン状態にする。これにより、ノードＩＮＶ２０に保持されている電圧ＶｄｄがバスＤＢＵＳに転送される、すなわちデータレジスタ部ＸＤＬ０に保持されているデータがバスＤＢＵＳに転送される。
【0085】
なお、上記ではバスＹＩＯに”１”のデータが伝送された場合における半導体記憶装置２の動作について説明したが、バスＹＩＯに”０”のデータが伝送された場合、半導体記憶装置２は例えば図１４（Ａ）～（Ｋ）に示されるように動作する。このときの半導体記憶装置２の動作は、バスＹＩＯに”１”のデータが伝送された場合と類似であるため、その詳細な説明は割愛する。なお、この場合には、図１４（Ｊ），（Ｋ）に示されるように、ノードＬＡＴ２０が接地電圧Ｖｓｓに設定され、ノードＩＮＶ２０が電源電圧Ｖｄｄに設定される。
【0086】
１．８ 半導体記憶装置の動作例（パワーオン時）
このような半導体記憶装置２では、パワーオンが開始された時点では電圧生成回路２６により生成される各電圧が不安定であるため、例えばＶｃｃＱドメイン（第２電源ドメイン）における電源電圧ノードＶＣＣＱの不定電圧がＶｄｄドメイン（第１電源ドメイン）における電源電圧ノードＶＤＤの不定電圧よりも大きくなる可能性がある。
このような半導体記憶装置２では、パワーオンが開始された時点では電圧生成回路２６により生成される各電圧が不安定であるため、例えばＶｃｃＱドメイン（第２電源ドメイン）における電源電圧ノードＶＣＣＱの不定電圧がＶｄｄドメイン（第１電源ドメイン）における電源電圧ノードＶＤＤの不定電圧よりも大きくなる可能性がある。
【0087】
一方、図１０に示されるトランスファーゲートＢＹＣＯＭのＰチャネル型のトランジスタＴＰ５０では、そのバックゲート（Ｎ型領域）に電源電圧Ｖｄｄが印加されている。半導体記憶装置２のパワーオン時のような電圧が不安定な状況では、信号変換部ＹＬＯＧにおいて使用されている電圧、具体的には接地電圧ノードＶＳＳの電圧よりも高く、且つ電源電圧ノードＶＣＣＱの不定電圧よりも低い電圧がバスＩＯＢＵＳに印加される可能性がある。上述の通り、パワーオン時には電源電圧ノードＶＣＣＱの不定電圧が電源電圧ノードＶＤＤの不定電圧よりも大きくなる可能性があるため、電源電圧ノードＶＤＤの不定電圧よりも高い電圧がバスＩＯＢＵＳに印加される可能性がある。このような場合、図１０に示されるトランスファーゲートＢＹＣＯＭのＰチャネル型のトランジスタＴＰ５０において、バックゲートとなるＮ型領域と、バスＩＯＢＵＳ側のソース／ドレイン端となるＰ型領域とにより、フォワードバイアスが発生することにより、意図しない電流が半導体記憶装置２に流れる可能性があるため、好ましくない。
【0088】
そこで、本実施形態の半導体記憶装置２では、パワーオン時にバスＩＯＢＵＳを接地電圧ノードＶＳＳに設定する。具体的には、例えば図１５（Ａ）に示されるように、時刻Ｔ２０で半導体記憶装置２においてパワーオン処理が開始されたとすると、シーケンサ２５は制御信号ＶＤＤＲＥＡＤｎ＿Ｑをハイレベルに設定する。この制御信号ＶＤＤＲＥＡＤｎ＿Ｑは、図１０に示されるＮＯＴ回路７３により反転されてＮＡＮＤ回路７１に入力される。したがって、ＮＡＮＤ回路７１にはＮＯＴ回路７３からローレベルの信号が入力される。そのため、ＮＡＮＤ回路７１は、バスＹＩＯの信号レベルに関わらずハイレベルの信号を出力するため、電圧変換回路７２のトランジスタＴＰ４０がオフ状態になる一方、トランジスタＴＮ４０がオン状態になる。これにより、バスＩＯＢＵＳがトランジスタＴＮ４０を介して接地電圧ノードＶＳＳに接続されて、バスＩＯＢＵＳが接地電圧Ｖｓｓに設定される。図１５（Ｂ），（Ｃ）には、これらのトランジスタＴＰ４０，ＴＮ４０のそれぞれのオン／オフ状態の遷移が示され、図１５（Ｄ）にはバスＩＯＢＵＳの電圧の推移が示されている。
【0089】
その後、半導体記憶装置２においてパワーオン処理が終了すると、すなわち電圧生成回路２６により生成される各電圧が安定すると、シーケンサ２５は時刻Ｔ２１で制御信号ＶＤＤＲＥＡＤｎ＿Ｑをローレベルに設定する。これにより、ＮＡＮＤ回路７１には、制御信号ＶＤＤＲＥＡＤｎ＿ＱをＮＯＴ回路７３により反転させた信号、すなわちハイレベルの信号が入力されるようになる。よって、時刻Ｔ２１以降は、バスＩＯＢＵＳの電圧レベルに応じてＮＡＮＤ回路７１の出力が変化するようになるため、上記の１．７で説明したような半導体記憶装置２の動作が実現されることになる。
【0090】
１．９ 効果
本実施形態の半導体記憶装置２は、複数のメモリセルトランジスタＭＴを含むメモリセルアレイ２１と、メモリセルアレイ２１と入出力回路２２との間に設けられるセンスアンプ２８とを備えている。センスアンプ２８は、データレジスタ部ＸＤＬと、マルチプレクサ部６０と、センスアンプ部５０とを備えている。データレジスタ部ＸＤＬは、電源電圧Ｖｄｄが動作電圧として印加されて、メモリセルトランジスタＭＴに書き込むデータ、及びメモリセルトランジスタＭＴから読み出されたデータを一時的に保持する。マルチプレクサ部６０は、電源電圧Ｖｄｄよりも低い電源電圧ＶｃｃＱが動作電圧として印加されて、入出力回路２２とデータレジスタ部ＸＤＬとの間に設けられる。センスアンプ部５０は、読み込み時にメモリセルトランジスタＭＴに記憶されているデータをセンスしてデータレジスタ部ＸＤＬに保持させる一方、書き込み時にデータレジスタ部ＸＤＬに保持されているデータをメモリセルトランジスタＭＴに記憶させる。データレジスタ部ＸＤＬは、ノードＬＡＴ２０と、ノードＩＮＶ２０とを有する。ノードＬＡＴ２０は、マルチプレクサ部６０に接続されて、保持すべきデータに応じてマルチプレクサ部６０からバスＩＯＢＵＳを介して供給される電圧を保持する。ノードＩＮＶ２０は、センスアンプ部５０に接続されて、ノードＬＡＴ２０に保持されている電圧レベルを反転させた電圧レベルを保持する。データレジスタ部ＸＤＬは、マルチプレクサ部６０がノードＬＡＴ２０に電圧ＶｃｃＱを印加してノードＬＡＴ２０に電圧ＶｃｃＱを保持させた後、ノードＬＡＴ２０の電圧を電圧ＶｃｃＱから電圧Ｖｄｄに遷移させる。
本実施形態の半導体記憶装置２は、複数のメモリセルトランジスタＭＴを含むメモリセルアレイ２１と、メモリセルアレイ２１と入出力回路２２との間に設けられるセンスアンプ２８とを備えている。センスアンプ２８は、データレジスタ部ＸＤＬと、マルチプレクサ部６０と、センスアンプ部５０とを備えている。データレジスタ部ＸＤＬは、電源電圧Ｖｄｄが動作電圧として印加されて、メモリセルトランジスタＭＴに書き込むデータ、及びメモリセルトランジスタＭＴから読み出されたデータを一時的に保持する。マルチプレクサ部６０は、電源電圧Ｖｄｄよりも低い電源電圧ＶｃｃＱが動作電圧として印加されて、入出力回路２２とデータレジスタ部ＸＤＬとの間に設けられる。センスアンプ部５０は、読み込み時にメモリセルトランジスタＭＴに記憶されているデータをセンスしてデータレジスタ部ＸＤＬに保持させる一方、書き込み時にデータレジスタ部ＸＤＬに保持されているデータをメモリセルトランジスタＭＴに記憶させる。データレジスタ部ＸＤＬは、ノードＬＡＴ２０と、ノードＩＮＶ２０とを有する。ノードＬＡＴ２０は、マルチプレクサ部６０に接続されて、保持すべきデータに応じてマルチプレクサ部６０からバスＩＯＢＵＳを介して供給される電圧を保持する。ノードＩＮＶ２０は、センスアンプ部５０に接続されて、ノードＬＡＴ２０に保持されている電圧レベルを反転させた電圧レベルを保持する。データレジスタ部ＸＤＬは、マルチプレクサ部６０がノードＬＡＴ２０に電圧ＶｃｃＱを印加してノードＬＡＴ２０に電圧ＶｃｃＱを保持させた後、ノードＬＡＴ２０の電圧を電圧ＶｃｃＱから電圧Ｖｄｄに遷移させる。
【0091】
この構成によれば、マルチプレクサ部６０を、電圧Ｖｄｄよりも低い電圧ＶｃｃＱで駆動させることができるため、半導体記憶装置２全体の消費電力を低減することができる。また、マルチプレクサ部６０とデータレジスタ部ＸＤＬとの間に、動作電圧を電圧ＶｃｃＱから電圧Ｖｄｄに変換するためのレベルシフタ等を設ける必要がないため、回路構成を簡素化することが可能となる。
【0092】
データレジスタ部ＸＤＬは、電源電圧ノードＶＤＤと、トランジスタＴＰ１３とを有する。電源電圧ノードＶＤＤには電源電圧Ｖｄｄが印加されている。トランジスタＴＰ１３は電源電圧ノードＶＤＤ及びノードＬＡＴ２０に接続されている。シーケンサ２５は、マルチプレクサ部６０からノードＬＡＴ２０に印加される電圧ＶｃｃＱをノードＬＡＴ２０に保持する際にトランジスタＴＰ１３をオフ状態にする。また、シーケンサ２５は、ノードＬＡＴ２０を電圧ＶｃｃＱに保持した後、トランジスタＴＰ１３をオン状態にして、ノードＬＡＴ２０を電圧ＶｃｃＱから電圧Ｖｄｄに遷移させる。
【0093】
この構成によれば、マルチプレクサ部６０において動作電圧として電圧ＶｃｃＱを用いながらも、電圧Ｖｄｄを動作電圧とするデータレジスタ部ＸＤＬを適切に動作させることができる。
マルチプレクサ部６０は、バスＩＯＢＵＳとデータレジスタ部ＸＤＬとの間に配置されるトランスファーゲートＢＹＣＯＭを更に備える。トランスファーゲートＢＹＣＯＭは、並列接続されたＰチャネル型ＭＯＳトランジスタであるトランジスタＴＰ５０と、Ｎチャネル型ＭＯＳトランジスタであるトランジスタＴＮ５０とを有する。マルチプレクサ部６０は、半導体記憶装置２のパワーオン時にバスＩＯＢＵＳの電圧を接地電圧Ｖｓｓに設定する接地電圧設定回路７４を有する。
マルチプレクサ部６０は、バスＩＯＢＵＳとデータレジスタ部ＸＤＬとの間に配置されるトランスファーゲートＢＹＣＯＭを更に備える。トランスファーゲートＢＹＣＯＭは、並列接続されたＰチャネル型ＭＯＳトランジスタであるトランジスタＴＰ５０と、Ｎチャネル型ＭＯＳトランジスタであるトランジスタＴＮ５０とを有する。マルチプレクサ部６０は、半導体記憶装置２のパワーオン時にバスＩＯＢＵＳの電圧を接地電圧Ｖｓｓに設定する接地電圧設定回路７４を有する。
【0094】
この構成によれば、トランスファーゲートＢＹＣＯＭのＰチャネル型のトランジスタＴＰ５０においてフォワードバイアスが発生することを回避できるため、半導体記憶装置２の誤動作を未然に回避することが可能である。
マルチプレクサ部６０は、電圧生成回路２６から電圧ＶｃｃＱが印加される電源電圧ノードＶＣＣＱと、接地電圧Ｖｓｓが印加される接地電圧ノードＶＳＳと、Ｐチャネル型のトランジスタＴＰ４０と、Ｎチャネル型のトランジスタＴＮ４０とを備える。トランジスタＴＰ４０は、電源電圧ノードＶＣＣＱとバスＩＯＢＵＳとの間に設けられる。トランジスタＴＮ４０は、接地電圧ノードＶＳＳとバスＩＯＢＵＳとの間に設けられる。接地電圧設定回路７４は、半導体記憶装置２のパワーオン時に、トランジスタＴＰ４０をオフさせることが可能な信号をトランジスタＴＰ４０のゲートに入力する一方、トランジスタＴＮ４０をオンさせることが可能な信号をトランジスタＴＮ４０のゲートに入力することにより、バスＩＯＢＵＳの電圧を接地電圧Ｖｓｓに設定する。
マルチプレクサ部６０は、電圧生成回路２６から電圧ＶｃｃＱが印加される電源電圧ノードＶＣＣＱと、接地電圧Ｖｓｓが印加される接地電圧ノードＶＳＳと、Ｐチャネル型のトランジスタＴＰ４０と、Ｎチャネル型のトランジスタＴＮ４０とを備える。トランジスタＴＰ４０は、電源電圧ノードＶＣＣＱとバスＩＯＢＵＳとの間に設けられる。トランジスタＴＮ４０は、接地電圧ノードＶＳＳとバスＩＯＢＵＳとの間に設けられる。接地電圧設定回路７４は、半導体記憶装置２のパワーオン時に、トランジスタＴＰ４０をオフさせることが可能な信号をトランジスタＴＰ４０のゲートに入力する一方、トランジスタＴＮ４０をオンさせることが可能な信号をトランジスタＴＮ４０のゲートに入力することにより、バスＩＯＢＵＳの電圧を接地電圧Ｖｓｓに設定する。
【0095】
この構成によれば、半導体記憶装置２のパワーオン時にバスＩＯＢＵＳの電圧を接地電圧Ｖｓｓに容易に設定することができる。
１．１０ 第１実施形態の変形例
次に、第１実施形態の半導体記憶装置２の変形例について説明する。
１．１０ 第１実施形態の変形例
次に、第１実施形態の半導体記憶装置２の変形例について説明する。
【0096】
本変形例の半導体記憶装置２では、図１１（Ｉ）に一点鎖線で示されるように、シーケンサ２５が制御信号ＸＬＬを、ハイレベルの電圧とローレベルの電圧との中間の電圧Ｖｍに設定する。電圧Ｖｄｄが１．５Ｖであるとすると、中間電圧Ｖｍは０．９Ｖから１．０Ｖの範囲の電圧に設定されている。本実施形態では、中間電圧Ｖｍが第３電圧に相当する。これにより、データレジスタ部ＸＤＬのトランジスタＴＰ１３が、完全なオフ状態よりも若干オン状態寄りのスイッチング状態、換言すれば不完全なオフ状態（弱いオン状態）になる。結果的に、時刻Ｔ１３以降にノードＬＡＴ２０が電圧ＶｃｃＱに設定された後、完全なオフ状態でないトランジスタＴＰ１３を介して電源電圧ノードＶＤＤから電源電圧ＶｄｄがノードＬＡＴ２０に供給されることにより、ノードＬＡＴ２０が電圧ＶｃｃＱから電圧Ｖｄｄに遷移する。
【0097】
このように、本変形例のシーケンサ２５は、マルチプレクサ部６０からノードＬＡＴ２０に印加される電圧ＶｃｃＱをノードＬＡＴ２０に保持する際に、電圧Ｖｄｄと接地電圧Ｖｓｓとの中間の電圧ＶｍをトランジスタＴＰ１３のゲートに印加する。また、シーケンサ２５は、ノードＬＡＴ２０を電圧ＶｃｃＱに保持した後、トランジスタＴＰ１３のゲートに中間電圧Ｖｍを印加した状態を継続して、ノードＬＡＴ２０を電圧ＶｃｃＱから電圧Ｖｄｄに遷移させる。
【0098】
このような構成によっても、第１実施形態の半導体記憶装置２と同様に、データレジスタ部ＸＤＬにおいて動作電圧を電圧ＶｃｃＱから電圧Ｖｄｄに容易に遷移させることができる。
２ 第２実施形態
次に、第２実施形態の半導体記憶装置２について説明する。以下、第１実施形態の半導体記憶装置２との相違点を中心に説明する。
２ 第２実施形態
次に、第２実施形態の半導体記憶装置２について説明する。以下、第１実施形態の半導体記憶装置２との相違点を中心に説明する。
【0099】
２．１ マルチプレクサ部の構成
図１６に示されるように、本実施形態の第１マルチプレクサ部７０は、ＮＡＮＤ回路７１に代えてＮＯＴ回路７５を備えている。また、第１マルチプレクサ部７０は、Ｐチャネル型ＭＯＳトランジスタであるトランジスタＴＰ４１、及びＮチャネル型ＭＯＳトランジスタであるトランジスタＴＮ４１を更に備えている。トランジスタＴＰ４１は電源電圧ノードＶＣＣＱとトランジスタＴＰ４０との間に設けられている。トランジスタＴＮ４１はバスＩＯＢＵＳと接地電圧ノードＶＳＳとの間に設けられている。トランジスタＴＰ４１，ＴＮ４１のそれぞれのゲートには制御信号ＶＤＤＲＥＡＤｎ＿Ｑが入力されている。本実施形態では、トランジスタＴＰ４１が第４トランジスタに相当し、トランジスタＴＮ４１が第５トランジスタに相当する。
図１６に示されるように、本実施形態の第１マルチプレクサ部７０は、ＮＡＮＤ回路７１に代えてＮＯＴ回路７５を備えている。また、第１マルチプレクサ部７０は、Ｐチャネル型ＭＯＳトランジスタであるトランジスタＴＰ４１、及びＮチャネル型ＭＯＳトランジスタであるトランジスタＴＮ４１を更に備えている。トランジスタＴＰ４１は電源電圧ノードＶＣＣＱとトランジスタＴＰ４０との間に設けられている。トランジスタＴＮ４１はバスＩＯＢＵＳと接地電圧ノードＶＳＳとの間に設けられている。トランジスタＴＰ４１，ＴＮ４１のそれぞれのゲートには制御信号ＶＤＤＲＥＡＤｎ＿Ｑが入力されている。本実施形態では、トランジスタＴＰ４１が第４トランジスタに相当し、トランジスタＴＮ４１が第５トランジスタに相当する。
【0100】
シーケンサ２５は、半導体記憶装置２のパワーオン時に制御信号ＶＤＤＲＥＡＤｎ＿Ｑをハイレベルの電圧に設定する。これにより、トランジスタＴＰ４１がオフ状態になり、且つトランジスタＴＮ４１がオン状態になるため、バスＩＯＢＵＳがトランジスタＴＮ４１を介して接地電圧ノードＶＳＳに接続される。よって、バスＩＯＢＵＳが接地電圧Ｖｓｓに設定される。
【0101】
２．２ 効果
本実施形態の半導体記憶装置２では、トランジスタＴＰ４１，ＴＮ４１が、半導体記憶装置２のパワーオン時にバスＩＯＢＵＳを接地電圧に設定する接地電圧設定回路７４として機能する。
本実施形態の半導体記憶装置２では、トランジスタＴＰ４１，ＴＮ４１が、半導体記憶装置２のパワーオン時にバスＩＯＢＵＳを接地電圧に設定する接地電圧設定回路７４として機能する。
【0102】
このような構成であっても、トランスファーゲートＢＹＣＯＭのＰチャネル型のトランジスタＴＰ５０においてフォワードバイアスが発生することを回避できるため、半導体記憶装置２の誤動作を未然に回避することが可能である。
３ 他の実施形態
本開示は上記の具体例に限定されるものではない。
３ 他の実施形態
本開示は上記の具体例に限定されるものではない。
【0103】
例えば、半導体記憶装置２は、図５に示されるような構造に限らず、図１７に示されるようなＣＢＡ（CMOS directly Bonded to Array）構造を有するものであってもよい。図１７に示される半導体記憶装置２では、メモリセルアレイ１１０が設けられるメモリ部１８０と、周辺回路ＰＥＲが設けられる制御回路部１９０とが別々に製造される。この半導体記憶装置２は、別々に製造されたメモリ部１８０と制御回路部１９０とを貼合面Ｂ１で貼り合わせて互いに接合させることにより構成される。貼合面Ｂ１に設けられる制御回路部１９０の貼合パッド８００及びメモリ部１８０の貼合パッド８０１は互いに接合されている。メモリセルアレイ１１０と周辺回路ＰＥＲとは貼合パッド８００，８０１及びビア８１０，８１１を介して互いに電気的に接続されている。本実施形態では、メモリ部１８０が第１チップに相当し、制御回路部１９０が第２チップに相当し、貼合パッド８０１が第１貼合パッドに相当し、貼合パッド８００が第２貼合パッドに相当する。
【0104】
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施し得るものであり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれ、かつ特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0105】
ＢＹＣＯＭ：トランスファーゲート、ＩＮＶ２０：ノード（第２ノード）、ＩＯＢＵＳ：バス（信号線）、ＬＡＴ２０：ノード（第１ノード）、ＭＴ：メモリセルトランジスタ、ＴＮ４０：トランジスタ（第３トランジスタ）、ＴＮ４１：トランジスタ（第５トランジスタ）、ＴＮ５０：トランジスタ（Ｎチャネル型トランジスタ）、ＴＰ１３：トランジスタ（第１トランジスタ）、ＴＰ４０：トランジスタ（第２トランジスタ）、ＴＰ４１：トランジスタ（第４トランジスタ）、ＴＰ５０：トランジスタ（Ｐチャネル型トランジスタ）、ＶＣＣＱ：電源電圧ノード（第２電源電圧ノード）、ＶＤＤ：電源電圧ノード（第１電源電圧ノード）、ＶＳＳ：接地電圧ノード（第３電源電圧ノード）、ＸＤＬ：データレジスタ部、２：半導体記憶装置、２１：メモリセルアレイ、２２：入出力回路、２５：シーケンサ（制御部）、２８：センスアンプ、５０：センスアンプ部、６０：マルチプレクサ部、７４：接地電圧設定回路、１８０：メモリ部（第１チップ）、１９０：制御回路部（第２チップ）、８００：貼合パッド（第２貼合パッド）、８０１：貼合パッド（第１貼合パッド）。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】