(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024135844
(43)【公開日】2024-10-04
(54)【発明の名称】記憶装置
(51)【国際特許分類】
G11C 11/16 20060101AFI20240927BHJP
H10B 61/00 20230101ALI20240927BHJP
H01L 29/82 20060101ALI20240927BHJP
H10N 50/10 20230101ALI20240927BHJP
【ＦＩ】
G11C11/16 240
H10B61/00
H01L29/82 Z
H10N50/10 Z
【審査請求】未請求
【請求項の数】12
【出願形態】ＯＬ
(21)【出願番号】P 2023046727
(22)【出願日】2023-03-23
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】古川 裕香
(72)【発明者】
【氏名】松岡 史宜
【テーマコード（参考）】
4M119
5F092
【Ｆターム（参考）】
4M119AA05
4M119BB01
4M119DD17
4M119DD24
4M119DD31
4M119EE22
4M119EE27
4M119HH01
5F092AA03
5F092AB07
5F092AB08
5F092AC11
5F092AD23
5F092BB33
5F092BB36
5F092BB43
5F092BC04
5F092DA03
5F092EA04
(57)【要約】 （修正有）
【課題】短時間でデータを書き込む記憶装置を提供する。
【解決手段】記憶装置は、第１方向に延びるワード線ＷＬと、第１方向と交差する第２方向に延びるビット線ＢＬと、メモリセルＭＣと、グローバルワード線ＧＷＬと電気的に接続された電圧回路ＣＶ４及び電流回路ＣＩ２と、グローバルビット線ＧＢＬと電気的に接続された電圧回路ＣＶ３及び電流回路ＣＩ１と、を含む。メモリセルは、交差する位置において、グローバルワード線及びグローバルビット線との間に接続され、第１可変抵抗素子及び第１可変抵抗素子と接続された第１スイッチング素子を含む。電圧回路ＣＶ４は、グローバルワード線に第１電圧が印加された後にグローバルワード線に第１電圧より高い第２電圧を印加し、電流回路ＣＩ２は、グローバルワード線に電圧回路によって第２電圧が印加されている間にグローバルワード線に電流を供給する。
【選択図】図９
【解決手段】記憶装置は、第１方向に延びるワード線ＷＬと、第１方向と交差する第２方向に延びるビット線ＢＬと、メモリセルＭＣと、グローバルワード線ＧＷＬと電気的に接続された電圧回路ＣＶ４及び電流回路ＣＩ２と、グローバルビット線ＧＢＬと電気的に接続された電圧回路ＣＶ３及び電流回路ＣＩ１と、を含む。メモリセルは、交差する位置において、グローバルワード線及びグローバルビット線との間に接続され、第１可変抵抗素子及び第１可変抵抗素子と接続された第１スイッチング素子を含む。電圧回路ＣＶ４は、グローバルワード線に第１電圧が印加された後にグローバルワード線に第１電圧より高い第２電圧を印加し、電流回路ＣＩ２は、グローバルワード線に電圧回路によって第２電圧が印加されている間にグローバルワード線に電流を供給する。
【選択図】図９
【特許請求の範囲】
【請求項1】
第１方向に延びる第１導電体と、
前記第１方向と交差する第２方向に延びる第２導電体と、
前記交差する位置において、前記第１導電体及び前記第２導電体との間に接続され、第１可変抵抗素子及び前記第１可変抵抗素子と接続された第１スイッチング素子を含む第１メモリセルと、
前記第１導電体と電気的に接続された電圧回路と、
前記第１導電体と電気的に接続された電流回路と、
を備え、
前記電圧回路は、前記第１導電体に第１電圧が印加された後に前記第１導電体に前記第１電圧より高い第２電圧を印加し、
前記電流回路は、前記第１導電体に前記電圧回路によって前記第２電圧が印加されている間に前記第１導電体に電流を供給する、
記憶装置。
前記第１方向と交差する第２方向に延びる第２導電体と、
前記交差する位置において、前記第１導電体及び前記第２導電体との間に接続され、第１可変抵抗素子及び前記第１可変抵抗素子と接続された第１スイッチング素子を含む第１メモリセルと、
前記第１導電体と電気的に接続された電圧回路と、
前記第１導電体と電気的に接続された電流回路と、
を備え、
前記電圧回路は、前記第１導電体に第１電圧が印加された後に前記第１導電体に前記第１電圧より高い第２電圧を印加し、
前記電流回路は、前記第１導電体に前記電圧回路によって前記第２電圧が印加されている間に前記第１導電体に電流を供給する、
記憶装置。
【請求項2】
シンク回路をさらに備え、
前記シンク回路は、前記第２導電体に前記第１電圧が印加された後で前記第１導電体に前記電流回路によって前記電流が供給されている間に、前記第２導電体に前記第１電圧より低い第３電圧を印加する、
請求項１に記載の記憶装置。
前記シンク回路は、前記第２導電体に前記第１電圧が印加された後で前記第１導電体に前記電流回路によって前記電流が供給されている間に、前記第２導電体に前記第１電圧より低い第３電圧を印加する、
請求項１に記載の記憶装置。
【請求項3】
前記第１スイッチング素子は、第４電圧を受けると、オンし、
前記第２電圧と第３電圧の差が、前記第４電圧より低い、
請求項１に記載の記憶装置。
前記第２電圧と第３電圧の差が、前記第４電圧より低い、
請求項１に記載の記憶装置。
【請求項4】
前記第１スイッチング素子は、第４電圧を受けると、オンし、
前記第２電圧と第３電圧の差が、前記第４電圧より高い、
請求項１に記載の記憶装置。
前記第２電圧と第３電圧の差が、前記第４電圧より高い、
請求項１に記載の記憶装置。
【請求項5】
第３導電体と、
第４導電体と、
前記第３導電体及び前記第４導電体と接続され、第２可変抵抗素子及び前記第２可変抵抗素子と接続された第２スイッチング素子を含む第２メモリセルと、
前記第３導電体と電気的に接続された第２電圧回路と、
をさらに備え、
前記第２電圧回路は、前記第３導電体に前記第１電圧が印加された後に前記第３導電体に前記第２電圧より高い第５電圧を印加し、
前記電流回路は、前記第３導電体に前記第２電圧回路によって前記第５電圧が印加されている間に前記第３導電体に電流を供給する、
請求項１に記載の記憶装置。
第４導電体と、
前記第３導電体及び前記第４導電体と接続され、第２可変抵抗素子及び前記第２可変抵抗素子と接続された第２スイッチング素子を含む第２メモリセルと、
前記第３導電体と電気的に接続された第２電圧回路と、
をさらに備え、
前記第２電圧回路は、前記第３導電体に前記第１電圧が印加された後に前記第３導電体に前記第２電圧より高い第５電圧を印加し、
前記電流回路は、前記第３導電体に前記第２電圧回路によって前記第５電圧が印加されている間に前記第３導電体に電流を供給する、
請求項１に記載の記憶装置。
【請求項6】
第１導電体と、
第２導電体と、
前記第１導電体及び前記第２導電体と接続され、第１可変抵抗素子及び前記第１可変抵抗素子と接続された第１スイッチング素子を含む第１メモリセルと、
前記第１導電体と電気的に接続された電流回路と、
前記第２導電体と電気的に接続されたシンク回路と、
を備え、
前記第１導電体及び前記第２導電体に第１電圧が印加され、
前記電流回路は、前記第１電圧が前記第１導電体に印加された後の第１時刻から前記第１導電体に電流を供給し、
前記シンク回路は、前記第１電圧が前記第２導電体に印加された後かつ前記第１時刻より後の第２時刻から前記第２導電体に前記第１電圧より低い第２電圧を印加する、
記憶装置。
第２導電体と、
前記第１導電体及び前記第２導電体と接続され、第１可変抵抗素子及び前記第１可変抵抗素子と接続された第１スイッチング素子を含む第１メモリセルと、
前記第１導電体と電気的に接続された電流回路と、
前記第２導電体と電気的に接続されたシンク回路と、
を備え、
前記第１導電体及び前記第２導電体に第１電圧が印加され、
前記電流回路は、前記第１電圧が前記第１導電体に印加された後の第１時刻から前記第１導電体に電流を供給し、
前記シンク回路は、前記第１電圧が前記第２導電体に印加された後かつ前記第１時刻より後の第２時刻から前記第２導電体に前記第１電圧より低い第２電圧を印加する、
記憶装置。
【請求項7】
第３導電体と、
第４導電体と、
前記第３導電体及び前記第４導電体と接続され、第２可変抵抗素子及び前記第２可変抵抗素子と接続された第２スイッチング素子を含む第２メモリセルと、
をさらに備え、
前記電流回路は、前記第３導電体と電気的に接続されており、
前記シンク回路は、前記第４導電体と電気的に接続されており、
前記第３導電体及び前記第４導電体に前記第１電圧が印加され、
前記電流回路は、前記第１電圧が前記第３導電体に印加された後の第３時刻から前記第３導電体に電流を供給し、
前記シンク回路は、前記第１電圧が前記第４導電体に印加された後かつ前記第３時刻より後の第４時刻から前記第４導電体に前記第１電圧より低い第２電圧を印加し、
前記第３時刻と前記第４時刻の間隔は、前記第１時刻と前記第２時刻の間隔より長い、
請求項６に記載の記憶装置。
第４導電体と、
前記第３導電体及び前記第４導電体と接続され、第２可変抵抗素子及び前記第２可変抵抗素子と接続された第２スイッチング素子を含む第２メモリセルと、
をさらに備え、
前記電流回路は、前記第３導電体と電気的に接続されており、
前記シンク回路は、前記第４導電体と電気的に接続されており、
前記第３導電体及び前記第４導電体に前記第１電圧が印加され、
前記電流回路は、前記第１電圧が前記第３導電体に印加された後の第３時刻から前記第３導電体に電流を供給し、
前記シンク回路は、前記第１電圧が前記第４導電体に印加された後かつ前記第３時刻より後の第４時刻から前記第４導電体に前記第１電圧より低い第２電圧を印加し、
前記第３時刻と前記第４時刻の間隔は、前記第１時刻と前記第２時刻の間隔より長い、
請求項６に記載の記憶装置。
【請求項8】
前記第２導電体と電気的に接続された第１トランジスタと、
前記第４導電体と電気的に接続された第２トランジスタと、
をさらに備え、
前記第１トランジスタから前記第１メモリセルまでの電流経路の距離は、前記第２トランジスタから前記第２メモリセルまでの電流経路の距離より短い、
請求項７に記載の記憶装置。
前記第４導電体と電気的に接続された第２トランジスタと、
をさらに備え、
前記第１トランジスタから前記第１メモリセルまでの電流経路の距離は、前記第２トランジスタから前記第２メモリセルまでの電流経路の距離より短い、
請求項７に記載の記憶装置。
【請求項9】
前記第１導電体及び前記第３導電体は、第１方向に並ぶ、
請求項８に記載の記憶装置。
請求項８に記載の記憶装置。
【請求項10】
前記第１導電体とトランジスタを介して電気的に接続され、かつ前記第３導電体とトランジスタを介して電気的に接続された第５導電体をさらに備え、
書込み回路は、前記第５導電体の第１部分に電気的に接続されている、
請求項７に記載の記憶装置。
書込み回路は、前記第５導電体の第１部分に電気的に接続されている、
請求項７に記載の記憶装置。
【請求項11】
前記第１導電体と電気的に接続された第３トランジスタと、
前記第３導電体と電気的に接続された第４トランジスタと、
をさらに備え、
前記第３トランジスタから前記第１メモリセルまでの電流経路の距離は、前記第４トランジスタから前記第２メモリセルまでの電流経路の距離より短い、
請求項７に記載の記憶装置。
前記第３導電体と電気的に接続された第４トランジスタと、
をさらに備え、
前記第３トランジスタから前記第１メモリセルまでの電流経路の距離は、前記第４トランジスタから前記第２メモリセルまでの電流経路の距離より短い、
請求項７に記載の記憶装置。
【請求項12】
前記第１導電体及び前記第３導電体は、第１方向に並び、
前記第２導電体及び前記第４導電体は、第２方向に並ぶ、
請求項７に記載の記憶装置。
前記第２導電体及び前記第４導電体は、第２方向に並ぶ、
請求項７に記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、概して記憶装置に関する。
【背景技術】
【0002】
動的に可変な抵抗を有する素子を用いてデータを記憶する記憶装置が知られている。記憶装置は、短時間でデータを書き込むことを求められる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第８１２０９４８号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
短時間でデータを書き込む記憶装置を提供しようとするものである。
【課題を解決するための手段】
【0005】
一実施形態による記憶装置は、第１方向に延びる第１導電体と、上記第１方向と交差する第２方向に延びる第２導電体と、第１メモリセルと、上記第１導電体と電気的に接続された電圧回路と、上記第１導電体と電気的に接続された電流回路と、を含む。上記電圧回路は、上記第１導電体に第１電圧が印加された後に上記第１導電体に上記第１電圧より高い第２電圧を印加する。上記電流回路は、上記第１導電体に上記電圧回路によって上記第２電圧が印加されている間に上記第１導電体に電流を供給する。上記第１メモリセルは、前記交差する位置において、上記第１導電体及び上記第２導電体との間に接続され、第１可変抵抗素子及び上記第１可変抵抗素子と接続された第１スイッチング素子を含む。上記電圧回路は、上記第１導電体に第１電圧が印加された後に上記第１導電体に上記第１電圧より高い第２電圧を印加する。上記電流回路は、上記第１導電体に上記電圧回路によって上記第２電圧が印加されている間に上記第１導電体に電流を供給する。
【図面の簡単な説明】
【0006】
【発明を実施するための形態】
【0007】
以下に実施形態が図面を参照して記述される。或る実施形態又は相違する実施形態での略同一の機能及び構成を有する複数の構成要素は、互いに区別されるために、参照符号の末尾にさらなる数字又は文字が付加される場合がある。或る記述済みの実施形態に後続する実施形態では、記述済みの実施形態と異なる点が主に記述される。或る実施形態についての記述は全て、明示的に又は自明的に排除されない限り、別の実施形態の記述としても当てはまる。
【0008】
図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なり得る。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれ得る。
【0009】
本明細書及び特許請求の範囲において、或る第１要素が別の第２要素に「接続されている」又は「電気的に接続されている」とは、第１要素が直接的又は常時或いは選択的に導電性となる要素を介して第２要素に接続されていることを含む。
【0010】
１．第１実施形態
１．１．構成（構造）
１．１．１．全体の構成
図１は、第１実施形態の磁気記憶装置の機能ブロックを示す。記憶装置１は、データを記憶する装置である。記憶装置１は、可変な抵抗を示す磁性体の積層体を用いてデータを記憶する。図１に示されるように、記憶装置１は、メモリセルアレイ１１、入出力回路１２、制御回路１３、ロウ選択回路１４、カラム選択回路１５、書込み回路１６、及び読出し回路１７を含む。
１．１．構成（構造）
１．１．１．全体の構成
図１は、第１実施形態の磁気記憶装置の機能ブロックを示す。記憶装置１は、データを記憶する装置である。記憶装置１は、可変な抵抗を示す磁性体の積層体を用いてデータを記憶する。図１に示されるように、記憶装置１は、メモリセルアレイ１１、入出力回路１２、制御回路１３、ロウ選択回路１４、カラム選択回路１５、書込み回路１６、及び読出し回路１７を含む。
【0011】
メモリセルアレイ１１は、配列された複数のメモリセルＭＣの集合である。メモリセルＭＣは、データを不揮発に記憶することができる。メモリセルアレイ１１中には、複数のワード線ＷＬ及び複数のビット線ＢＬが位置している。各メモリセルＭＣは、１つのワード線ＷＬ及び１つのビット線ＢＬと接続されている。ワード線ＷＬは行（ロウ）と関連付けられている。ビット線ＢＬは列（カラム）と関連付けられている。１つの行の選択及び１つの列の選択により、１つのメモリセルＭＣが特定される。
【0012】
入出力回路１２は、データ及び信号の入出力を行う回路である。入出力回路１２は、記憶装置１の外部から、例えばメモリコントローラから、制御信号ＣＮＴ、コマンドＣＭＤ、アドレス情報ＡＤＤ、及びデータＤＡＴを受け取る。入出力回路１２は、データＤＡＴを出力する。データＤＡＴは、記憶装置１でのデータ書込みの場合は、書込みデータである。データＤＡＴは、記憶装置１からのデータ読出しの場合は、読出しデータである。
【0013】
電圧生成回路１８は、記憶装置１の外部から受ける電圧から、種々の大きさの電圧を生成する回路である。電圧生成回路１８は、データ読出しに使用される一定の大きさの電圧を出力する。電圧生成回路１８は、データ書込みに使用される一定の大きさの電圧を出力する。
【0014】
書込み回路１６は、メモリセルＭＣへのデータの書込みを制御する回路である。入出力回路１２から書込みデータＤＡＴを受け取り、電圧生成回路１８からデータ書込みのための電圧を受ける。書込み回路１６は、制御回路１３の制御及び書込みデータＤＡＴに基づいて、データ書込みに使用される電圧及び電流を出力する。
【0015】
読出し回路１７は、メモリセルＭＣからのデータの読出しを制御する回路である。読出し回路１７は、電圧生成回路１８からデータ読出しのための電圧を受ける。読出し回路１７は、制御回路１３の制御に基づいて、データ読出しに使用される電圧を使用して、メモリセルＭＣに保持されているデータを決定する。決定されたデータは、読出しデータＤＡＴとして、入出力回路１２に供給される。読出し回路１７は、センスアンプを含む。
【0016】
ロウ選択回路１４は、メモリセルＭＣの行を選択する回路である。ロウ選択回路１４は、入出力回路１２からアドレス情報ＡＤＤを受け取る。ロウ選択回路１４は、書込み回路１６からデータ書込みのための電圧を受ける。ロウ選択回路１４は、読出し回路１７からデータ読出しのための電圧を受ける。ロウ選択回路１４は、データ書込みの間、データ書込みのための電圧を使用して、受け取られたアドレス情報ＡＤＤにより特定される行と関連付けられた１つ又は複数のワード線ＷＬを選択された状態にする。ロウ選択回路１４は、データ読出しの間、データ読出しのための電圧を使用して、受け取られたアドレス情報ＡＤＤにより特定される行と関連付けられた１つ又は複数のワード線ＷＬを選択された状態にする。
【0017】
カラム選択回路１５は、メモリセルＭＣの列を選択する回路である。カラム選択回路１５は、入出力回路１２からアドレス情報ＡＤＤを受け取る。カラム選択回路１５は、書込み回路１６からデータ書込みのための電圧を受ける。カラム選択回路１５は、読出し回路１７からデータ読出しのための電圧を受ける。カラム選択回路１５は、データ書込みの間、データ書込みのための電圧を使用して、受け取られたアドレス情報ＡＤＤにより特定される列と関連付けられた１つ又は複数のビット線ＢＬを選択された状態にする。カラム選択回路１５は、データ読出しの間、データ読出しのための電圧を使用して、受け取られたアドレス情報ＡＤＤにより特定される列と関連付けられた１つ又は複数のビット線ＢＬを選択された状態にする。
【0018】
制御回路１３は、記憶装置１の動作を制御する回路である。制御回路１３は、入出力回路１２から制御信号ＣＮＴ及びコマンドＣＭＤを受け取る。制御回路１３は、制御信号ＣＮＴによって指示される制御及びコマンドＣＭＤに基づいて、書込み回路１６及び読出し回路１７を制御する。具体的には、制御回路１３は、書込み回路１６を制御して、メモリセルＭＣへのデータの書込みの間、書込み回路１６が電圧生成回路１８から受けた電圧をロウ選択回路１４及びカラム選択回路１５に供給する。制御回路１３は、読出し回路１７を制御して、メモリセルＭＣからのデータの読出しの間、読出し回路１７が電圧生成回路１８から受けた電圧をロウ選択回路１４及びカラム選択回路１５に供給する。
【0019】
１．１．２．メモリセルアレイの回路構成
図２は、第１実施形態のメモリセルアレイ１１の回路図である。図２に示されるように、メモリセルアレイ１１中には、Ｍ＋１（Ｍは正の整数）本のワード線ＷＬ（ＷＬ＿０、ＷＬ＿１、…、ＷＬ＿Ｍ）、及びＮ＋１（Ｎは正の整数）本のビット線ＢＬ（ＢＬ＿０、ＢＬ＿１、…、ＢＬ＿Ｎ）が位置している。
図２は、第１実施形態のメモリセルアレイ１１の回路図である。図２に示されるように、メモリセルアレイ１１中には、Ｍ＋１（Ｍは正の整数）本のワード線ＷＬ（ＷＬ＿０、ＷＬ＿１、…、ＷＬ＿Ｍ）、及びＮ＋１（Ｎは正の整数）本のビット線ＢＬ（ＢＬ＿０、ＢＬ＿１、…、ＢＬ＿Ｎ）が位置している。
【0020】
各メモリセルＭＣは、１つのワード線ＷＬ及び１つのビット線ＢＬと接続されている。各メモリセルＭＣは、１つのＭＴＪ素子ＭＴＪ及び１つのスイッチング素子ＳＥを含む。各メモリセルＭＣにおいて、ＭＴＪ素子ＭＴＪとスイッチング素子ＳＥは直列に接続されている。各メモリセルＭＣのスイッチング素子ＳＥは、１つのワード線ＷＬと接続されている。各メモリセルＭＣのＭＴＪ素子ＭＴＪは、１つのビット線ＢＬと接続されている。
【0021】
ＭＴＪ素子ＭＴＪは、トンネル磁気抵抗効果を示し、例えば、磁気トンネル接合（Magnetic Tunnel Junction； ＭＴＪ）を含む素子である。ＭＴＪ素子ＭＴＪは、磁気抵抗効果素子ＭＴＪとも称される。ＭＴＪ素子ＭＴＪは、低抵抗の状態と高抵抗の状態との間を切り替ることができる可変抵抗素子である。ＭＴＪ素子ＭＴＪは、２つの抵抗状態の違いを利用して、１ビットのデータを記憶することができる。例えば、ＭＴＪ素子ＭＴＪは、低抵抗状態によって“０”データを記憶し、高抵抗状態によって“１”データを記憶する。
【0022】
スイッチング素子ＳＥは、自身の両端の電気的接続又は切断を行う素子である。スイッチング素子ＳＥは、２つの端子を有する。スイッチング素子ＳＥは、２端子間に印加される電圧が或る第１閾値未満の場合、高抵抗状態、例えば電気的に非導通状態（オフ状態）である。２端子間に印加される電圧が上昇して、第１閾値以上になると、スイッチング素子ＳＥは低抵抗状態、例えば電気的に導通状態（オン状態）になる。低抵抗状態のスイッチング素子ＳＥの２端子間に印加される電圧が低下して、第２閾値以下になると、スイッチング素子ＳＥは高抵抗状態になる。スイッチング素子ＳＥは、このような第１方向に印加される電圧の大きさに基づく高抵抗状態及び低抵抗状態の間の切替わりの機能と同じ機能を、第１方向と反対の第２方向についても有する。すなわち、スイッチング素子ＳＥは、双方向スイッチング素子である。スイッチング素子ＳＥのオン又はオフにより、このスイッチング素子ＳＥと接続されたＭＴＪ素子ＭＴＪへの電流の供給の有無、すなわちＭＴＪ素子ＭＴＪの選択又は非選択が制御されることが可能である。
【0023】
【0024】
導電体２１は、直線の形状を有し、或る方向に延びる。導電体２１が延びる方向は、以下、ｘ方向と称される。導電体２１は、ｘ方向と交わる方向又はｘ方向と直交する方向に並ぶ。導電体２１が並ぶ方向は、以下、ｙ方向と称される。各導電体２１は、１つのワード線ＷＬとして機能する。
【0025】
導電体２２は、導電体２１が位置する層と異なる層に位置する。導電体２１から導電体２２に向かう方向は、以下、ｚ方向と称される。導電体２２は、直線の形状を有し、ｙ方向に延び、ｘ方向に並ぶ。各導電体２２は、１つのビット線ＢＬとして機能する。
【0026】
導電体２１と導電体２２の交点の各々に１つのメモリセルＭＣが設けられている。メモリセルＭＣは、ｘ方向とｙ方向からなるｘｙ面に沿って行列状に配列されている。各メモリセルＭＣは、スイッチング素子ＳＥとして機能する構造と、ＭＴＪ素子ＭＴＪとして機能する構造を含む。スイッチング素子ＳＥとして機能する構造及びＭＴＪ素子ＭＴＪとして機能する構造は、各々、１又は複数の層を含む。例えば、ＭＴＪ素子ＭＴＪとして機能する構造は、スイッチング素子ＳＥとして機能する構造の上面上に位置する。メモリセルＭＣの下面は、１つの導電体２１の上面と接している。メモリセルＭＣの上面は、１つの導電体２２の下面と接している。
【0027】
１．１．５．メモリセル
図４は、第１実施形態のメモリセルＭＣの構造の例の断面を示す。
図４は、第１実施形態のメモリセルＭＣの構造の例の断面を示す。
【0028】
スイッチング素子ＳＥは、可変抵抗材料３２を含む。可変抵抗材料３２は、動的に可変な抵抗を示す材料であり、例えば層の形状を有する。可変抵抗材料３２は、２端子間スイッチング素子であり、２端子のうちの第１端子は可変抵抗材料３２の上面及び下面の一方であり、２端子のうちの第２端子は可変抵抗材料３２の上面及び下面の他方である。２端子間に印加される電圧が或る第１閾値（閾値電圧Ｖｔｈ）未満の場合、可変抵抗材料は“高抵抗”状態、例えば電気的に非導通状態である。２端子間に印加される電圧が上昇し、第１閾値以上になると、可変抵抗材料は“低抵抗”状態、例えば電気的に導通状態になる。低抵抗状態の可変抵抗材料３２の２端子間に印加される電圧が低下し、第２閾値以下になると、可変抵抗材料は高抵抗状態になる。可変抵抗材料３２は、絶縁体と、絶縁体にイオン注入により導入されたドーパントを含む。絶縁体は、例えば、酸化物を含み、ＳｉＯ２或いはＳｉＯ２から実質的になる材料を含む。ドーパントは、例えば、ヒ素（Ａｓ）、ゲルマニウム（Ｇｅ）を含む。なお、本実施形態では、上述の組成からなる可変抵抗材料３２として説明したが、本組成に限定されない。「実質的になる（又は、構成される）」という記載及び同種の記載は、「実質的になる」構成要素が意図せぬ不純物を含有することを許容することを意味する。
【0029】
スイッチング素子ＳＥは、下部電極３１及び上部電極３３をさらに含み得る。図４は、そのような例を示す。可変抵抗材料３２は下部電極３１の上面上に位置し、上部電極３３は可変抵抗材料３２の上面上に位置する。
【0030】
ＭＴＪ素子ＭＴＪは、強磁性層３５、絶縁層３６、及び強磁性層３７を含む。例として、図４に示されるように、絶縁層３６は強磁性層３５の上面上に位置し、強磁性層３７は絶縁層３６の上面上に位置する。
【0031】
強磁性層３５は、強磁性を示す材料の層である。強磁性層３５は、強磁性層３５、絶縁層３６、及び強磁性層３７の界面を貫く方向に沿った磁化容易軸を有し、例えば、界面に対して４５°以上９０°以下の角度の磁化容易軸を有し、例えば、界面と直交する方向に沿う磁化容易軸を有する。強磁性層３５の磁化の向きはメモリセルＭＣでのデータの読出し及び書込みによっても不変であることを意図されている。強磁性層３５は、いわゆる参照層として機能することができる。強磁性層３５は、複数の層を含んでいてもよい。以下、強磁性層３５は、参照層３５と称される場合がある。
【0032】
絶縁層３６は、絶縁体の層である。絶縁層３６は、例えば、酸化マグネシウム（ＭｇＯ）を含むか、ＭｇＯから実質的に構成され、いわゆるトンネルバリアとして機能する。
【0033】
強磁性層３７は、強磁性を示す材料の層である。強磁性層３７は、例えば、コバルト鉄ボロン（ＣｏＦｅＢ）又はホウ化鉄（ＦｅＢ）を含むか、ＣｏＦｅＢ又はＦｅＢから実質的に構成される。強磁性層３７は、強磁性層３５、絶縁層３６、及び強磁性層３７の界面を貫く方向に沿う磁化容易軸を有し、例えば、界面に対して４５°以上９０°以下の角度の磁化容易軸を有し、例えば、界面と直交する方向に沿う磁化容易軸を有する。強磁性層３７の磁化の向きはメモリセルＭＣへのデータ書込みによって可変であり、強磁性層３７は、いわゆる記憶層として機能することができる。以下、強磁性層３７は、記憶層３７と称される場合がある。
【0034】
記憶層３７の磁化の向きが参照層３５の磁化の向きと平行であると、ＭＴＪ素子ＭＴＪは、或る低い抵抗を有する。記憶層３７の磁化の向きが参照層３５の磁化の向きと反平行であると、ＭＴＪ素子ＭＴＪは、記憶層３７の磁化の向きと参照層３５の磁化の向きが反平行である場合の抵抗よりも高い抵抗を有する。以下、或るＭＴＪ素子ＭＴＪの強磁性層３７の磁化の向きが参照層３５の磁化の向きと平行である状態は、ＭＴＪ素子ＭＴＪが「平行状態にある」、又は「Ｐ状態にある」と称される場合がある。或るＭＴＪ素子ＭＴＪの強磁性層３７の磁化の向きが参照層３５の磁化の向きと反平行である状態は、ＭＴＪ素子ＭＴＪが「反平行状態にある」、又は「ＡＰ状態にある」と称される場合がある。
【0035】
記憶層３７から参照層３５に向かって或る大きさの電流Ｉｃｐ以上の大きさの電流ＩＣＥＬＬが流れると、記憶層３７の磁化の向きは参照層３５の磁化の向きと平行になる。スイッチング電流Ｉｃｐは、Ｐスイッチング電流Ｉｃｐと称される場合がある。ＭＴＪ素子ＭＴＪを平行状態にするための動作は、「Ｐ書込み」と称される場合がある。磁化の向きの反転は確率論的現象なので、一例において、マージンを取って、ＭＴＪ素子ＭＴＪを平行状態にするために、ＭＴＪ素子ＭＴＪにはＰスイッチング電流Ｉｃｐよりも大きなＰ書込み電流Ｉｗｐが流される。
【0036】
参照層３５から記憶層３７に向かって或る大きさの電流Ｉｃａｐ以上の大きさの電流ＩＣＥＬＬが流れると、記憶層３７の磁化の向きは参照層３５の磁化の向きと反平行になる。スイッチング電流Ｉｃａｐは、ＡＰスイッチング電流Ｉｃａｐと称される場合がある。ＡＰスイッチング電流Ｉｃａｐは、Ｐスイッチング電流Ｉｃｐより大きい。ＭＴＪ素子ＭＴＪを反平行状態にするための動作は、「ＡＰ書込み」と称される場合がある。Ｐ書込みと同様に、一例において、マージンを取って、ＭＴＪ素子ＭＴＪを反平行状態にするために、ＭＴＪ素子ＭＴＪにはＡＰスイッチング電流Ｉｃａｐよりも大きなＡＰ書込み電流Ｉｗａｐが流される。
【0037】
ＭＴＪ素子ＭＴＪは、さらなる層を含んでいてもよい。
【0038】
１．１．６．ロウ選択回路及びカラム選択回路
図５は、第１実施形態の記憶装置の一部の機能ブロック及び回路を示す。具体的には、図５は、メモリセルアレイ１１と書込み回路１６との接続を示し、ロウ選択回路１４及びカラム選択回路１５の構成要素及び構成要素の接続を示す。以下、トランジスタのソース及びドレインの一方はトランジスタの第１端と称され、他方はトランジスタの第２端と称される場合がある。
図５は、第１実施形態の記憶装置の一部の機能ブロック及び回路を示す。具体的には、図５は、メモリセルアレイ１１と書込み回路１６との接続を示し、ロウ選択回路１４及びカラム選択回路１５の構成要素及び構成要素の接続を示す。以下、トランジスタのソース及びドレインの一方はトランジスタの第１端と称され、他方はトランジスタの第２端と称される場合がある。
【0039】
図５に示されるように、ロウ選択回路１４は、Ｍ＋１個のｎ型のＭＯＳＦＥＴ ＴＲ＿０～ＴＲ＿Ｍを含む。トランジスタＴＲ＿０～ＴＲ＿Ｍのそれぞれの第１端は、それぞれ、ワード線ＷＬ＿０～ＷＬ＿Ｍと接続されている。トランジスタＴＲ＿０～ＴＲ＿Ｍのそれぞれの第２端は、グローバルワード線ＧＷＬと接続されている。グローバルワード線ＧＷＬは、書込み回路１６と接続されている。
【0040】
カラム選択回路１５は、Ｎ＋１個のｎ型のＭＯＳＦＥＴ ＴＣ＿０～ＴＣ＿Ｎを含む。トランジスタＴＣ＿０～ＴＣ＿Ｎのそれぞれの第１端は、それぞれ、ビット線ＢＬ＿０～ＢＬ＿Ｎと接続されている。トランジスタＴＣ＿０～ＴＣ＿Ｎのそれぞれの第２端は、グローバルビット線ＧＢＬと接続されている。グローバルビット線ＧＢＬは、書込み回路１６と接続されている。
【0041】
１．１．７．書込み回路
図６は、第１実施形態の記憶装置の書込み回路の構成要素及び構成要素の接続を示す。図６に示されるように、書込み回路１６は、電流回路ＣＩ１及びＣＩ２、電圧回路ＣＶ１及びＣＶ２、ドライバ回路ＤＶ１及びＤＶ２、シンク回路ＳＮ１及びＳＮ２、並びに書込み制御回路１６１を含む。
図６は、第１実施形態の記憶装置の書込み回路の構成要素及び構成要素の接続を示す。図６に示されるように、書込み回路１６は、電流回路ＣＩ１及びＣＩ２、電圧回路ＣＶ１及びＣＶ２、ドライバ回路ＤＶ１及びＤＶ２、シンク回路ＳＮ１及びＳＮ２、並びに書込み制御回路１６１を含む。
【0042】
電流回路ＣＩ１は、電流を供給する回路である。電流回路ＣＩ１は、定電流を供給することができる。電流回路ＣＩ１は、グローバルビット線ＧＢＬと接続されており、グローバルビット線ＧＢＬに電流を供給する。電流回路ＣＩ１は、信号ＷＥＮＰを受け取り、信号ＷＥＮＰに基づくタイミングで電流をグローバルビット線ＧＢＬに供給する。電流回路ＣＩ１は、例えば、定電流源ＣＳ１とｐ型のＭＯＳＦＥＴ ＴＰ１を含む。定電流源ＣＳ１は、電源電圧ＶＨＨを受けるノードとトランジスタＴＰ１の第１端の間に接続されており、Ｐ書込み電流Ｉｗｐを出力する。トランジスタＴＰ１の第２端は、グローバルビット線ＧＢＬに接続されている。トランジスタＴＰ１は、ゲートにおいて、信号ＷＥＮＰを受け取る。
【0043】
電圧回路ＣＶ１は、電圧を供給する回路である。電圧回路ＣＶ１は、ｎ型のＭＯＳＦＥＴ ＴＮ１１を含み、電圧ＶＣＬＡＭＰ１からトランジスタＴＮ１１の閾値電圧Ｖｔｈｎ分だけ低い電圧を供給する。電圧ＶＣＬＡＭＰ１は、一定の大きさを有し、電圧（ＶＣＬＡＭＰ１－Ｖｔｈｎ）は、スイッチング素子ＳＥの閾値電圧Ｖｔｈより低い。電圧ＶＣＬＡＭＰ１は、例えば、電圧生成回路１８から供給される。電圧回路ＣＶ１は、グローバルビット線ＧＢＬと接続されており、グローバルビット線ＧＢＬに電圧を供給する。電圧回路ＣＶ１は、信号ＶＥＮ１を受け取り、信号ＶＥＮ１に基づくタイミングで電圧（ＶＣＬＡＭＰ１－Ｖｔｈ）をグローバルビット線ＧＢＬに供給する。電圧回路ＣＶ１は、例えば、トランジスタＴＮ１１に加えて、ｐ型のＭＯＳＦＥＴ ＴＰ１１を含む。トランジスタＴＮ１１及びＴＰ１１は、この順で、電源電圧ＶＨＨを受けるノードとグローバルビット線ＧＢＬとの間に直列に接続されている。トランジスタＴＮ１１は、ゲートにおいて、電圧ＶＣＬＡＭＰ１を受ける。トランジスタＴＰ１１は、ゲートにおいて信号ＶＥＮ１を受け取る。
【0044】
ドライバ回路ＤＶ１は、電圧を供給する回路である。ドライバ回路ＤＶ１は、グローバルビット線ＧＢＬと接続されており、グローバルビット線ＧＢＬに一定の大きさの電圧ＶＵＳＥＬを供給する。電圧ＶＵＳＥＬは、例えば、電源電圧ＶＨＨと接地（共通）電圧ＶＳＳとの間の大きさを有し、例えば、電源電圧ＶＨＨの大きさと接地電圧ＶＳＳの大きさの中間の大きさを有する。電圧ＶＵＳＥＬは、記憶装置１の外部からまたは電圧生成回路１８から供給される。ドライバ回路ＤＶ１は、信号ＤＥＮ１を受け取り、信号ＤＥＮ１に基づくタイミングで電圧ＶＵＳＥＬをグローバルビット線ＧＢＬに供給する。ドライバ回路ＤＶ１は、例えば、ｎ型のＭＯＳＦＥＴ ＴＮ１を含む。トランジスタＴＮ１は、電圧ＶＵＳＥＬを受けるノードとグローバルビット線ＧＢＬとの間に接続されている。トランジスタＴＮ１は、ゲートにおいて、信号ＤＥＮ１を受け取る。
【0045】
シンク回路ＳＮ１は、電圧を供給する回路である。シンク回路ＳＮ１は、グローバルビット線ＧＢＬと接続されており、グローバルビット線ＧＢＬに接地電圧ＶＳＳを供給する。シンク回路ＳＮ１は、信号ＳＥＮ１を受け取り、信号ＳＥＮ１に基づくタイミングで接地電圧ＶＳＳをグローバルビット線ＧＢＬに供給する。シンク回路ＳＮ１は、例えば、ｎ型のＭＯＳＦＥＴ ＴＮ２を含む。トランジスタＴＮ２は、グローバルビット線ＧＢＬと接地電圧ＶＳＳを受けるノードとの間に接続されている。トランジスタＴＮ２は、ゲートにおいて、信号ＳＥＮ１を受け取る。
【0046】
電流回路ＣＩ２は、電流を供給する回路である。電流回路ＣＩ２は、定電流を供給することができる。電流回路ＣＩ２は、グローバルワード線ＧＷＬと接続されており、グローバルワード線ＧＷＬに電流を供給する。電流回路ＣＩ２は、信号ＷＥＮＡＰを受け取り、信号ＷＥＮＡＰに基づくタイミングで電流をグローバルワード線ＧＷＬに供給する。電流回路ＣＩ２は、例えば、定電流源ＣＳ２とｐ型のＭＯＳＦＥＴ ＴＰ２を含む。定電流源ＣＳ２は、電源電圧ＶＨＨを受けるノードとトランジスタＴＰ２の第１端の間に接続されており、ＡＰ書込み電流Ｉｗａｐを出力する。トランジスタＴＰ２の第２端は、グローバルワード線ＧＷＬに接続されている。トランジスタＴＰ２は、ゲートにおいて、信号ＷＥＮＡＰを受け取る。
【0047】
電圧回路ＣＶ２は、電圧を供給する回路である。電圧回路ＣＶ２は、ｎ型のＭＯＳＦＥＴ ＴＮ２１を含み、電圧ＶＣＬＡＭＰ１からトランジスタＴＮ２１の閾値電圧Ｖｔｈｎ分だけ低い電圧を供給する。電圧回路ＣＶ２は、グローバルワード線ＧＷＬと接続されており、グローバルワード線ＧＷＬに電圧を供給する。電圧回路ＣＶ２は、信号ＶＥＮ２を受け取り、信号ＶＥＮ２に基づくタイミングで電圧（ＶＣＬＡＭＰ１－Ｖｔｈ）をグローバルワード線ＧＷＬに供給する。電圧回路ＣＶ２は、例えば、トランジスタＴＮ２１に加えて、ｐ型のＭＯＳＦＥＴ ＴＰ２１を含む。トランジスタＴＮ２１及びＴＰ２１は、この順で、電源電圧ＶＨＨを受けるノードとグローバルワード線ＧＷＬとの間に直列に接続されている。トランジスタＴＮ２１は、ゲートにおいて、電圧ＶＣＬＡＭＰ１を受ける。トランジスタＴＰ２１は、ゲートにおいて信号ＶＥＮ２を受け取る。
【0048】
ドライバ回路ＤＶ２は、電圧を供給する回路である。ドライバ回路ＤＶ２は、グローバルワード線ＧＷＬと接続されており、グローバルワード線ＧＷＬに電圧ＶＵＳＥＬを供給する。ドライバ回路ＤＶ２は、信号ＤＥＮ２を受け取り、信号ＤＥＮ２に基づくタイミングで電圧ＶＵＳＥＬをグローバルワード線ＧＷＬに供給する。ドライバ回路ＤＶ２は、例えば、ｎ型のＭＯＳＦＥＴ ＴＮ３を含む。トランジスタＴＮ３は、電圧ＶＵＳＥＬを受けるノードとグローバルワード線ＧＷＬとの間に接続されている。トランジスタＴＮ３は、ゲートにおいて、信号ＤＥＮ２を受け取る。
【0049】
シンク回路ＳＮ２は、電圧を供給する回路である。シンク回路ＳＮ２は、グローバルワード線ＧＷＬと接続されており、グローバルワード線ＧＷＬに接地電圧ＶＳＳを供給する。シンク回路ＳＮ２は、信号ＳＥＮ２を受け取り、信号ＳＥＮ２に基づくタイミングで接地電圧ＶＳＳをグローバルワード線ＧＷＬに供給する。シンク回路ＳＮ２は、例えば、ｎ型のＭＯＳＦＥＴ ＴＮ４を含む。トランジスタＴＮ４は、グローバルワード線ＧＷＬと接地電圧ＶＳＳを受けるノードとの間に接続されている。トランジスタＴＮ４は、ゲートにおいて、信号ＳＥＮ２を受け取る。
【0050】
書込み制御回路１６１は、信号ＶＥＮ１、ＶＥＮ２、ＤＥＮ１、ＤＥＮ２、ＷＥＮＡＰ、ＷＥＮＰ、ＳＥＮ１、及びＳＥＮ２を出力する。
【0051】
１．２．動作
図７は、第１実施形態の記憶装置の幾つかの要素の電位及び電流を時間に沿って示す。以下の記述では、或る信号のレベルは、この信号が別のレベルに遷移することが記述される時刻まで、維持されている。
図７は、第１実施形態の記憶装置の幾つかの要素の電位及び電流を時間に沿って示す。以下の記述では、或る信号のレベルは、この信号が別のレベルに遷移することが記述される時刻まで、維持されている。
【0052】
データ書込みの対象のメモリセルＭＣは、選択メモリセルＭＣｓと称される場合がある。選択メモリセルＭＣｓのスイッチング素子ＳＥは、選択スイッチング素子ＳＥｓと称される場合がある。選択メモリセルＭＣと接続されているビット線ＢＬ及びワード線ＷＬは、それぞれ選択ビット線ＢＬｓ及び選択ワード線ＷＬｓと称される場合がある。選択ビット線ＢＬｓはカラム選択回路１５を介してグローバルビット線ＧＢＬと接続されている。選択ワード線ＷＬｓはロウ選択回路１４を介してグローバルワード線ＧＷＬと接続されている。
【0053】
図７は、Ｐ書込みのケースを示す。Ｐ書込みの間、信号ＷＥＮＡＰはハイレベルに維持され、これにより、電流回路ＣＩ２はディセーブルに維持されている。Ｐ書込みの間、信号ＳＥＮ１はローレベルに維持され、これにより、シンク回路ＳＮ１はディセーブルに維持されている。Ｐ書込みの間、信号ＶＥＮ２はハイレベルに維持され、これにより、電圧回路ＣＶ２はディセーブルに維持されている。
【0054】
図７に示される期間の開始の時点で各信号及び配線の電位並びに電流は、以下の通りである。信号ＶＥＮ１は、ハイレベルを有し、よって、電圧回路ＣＶ１は、ディセーブルとされており、電圧を供給していない。信号ＷＥＮＰは、ハイレベルを有し、よって、電流回路ＣＩ１は、ディセーブルとされており、電流を供給していない。信号ＤＥＮ１及びＤＥＮ２は、ハイレベルを有し、よって、ドライバ回路ＤＶ１及びＤＶ２はイネーブルとされており、電圧を供給している。信号ＳＥＮ２は、ローレベルを有し、よって、シンク回路ＳＮ２は、ディセーブルにされており、電圧を供給していない。
【0055】
ドライバ回路ＤＶ１がイネーブルであるため、ビット線電位ＶＢＬは、電位ＶＵＳＥＬを有する。ビット線電位ＶＢＬは、選択ビット線ＢＬｓの電位である。電位ＶＵＳＥＬは、電圧ＶＵＳＥＬの大きさの電位である。ドライバ回路ＤＶ２がイネーブルであるため、ワード線電位ＶＷＬは、電位ＶＵＳＥＬを有する。ワード線電位ＶＷＬは、選択ワード線ＷＬｓの電位である。
【0056】
ビット線電位ＶＢＬ及びワード線電位ＶＷＬが電位ＶＵＳＥＬを有するため、選択スイッチング素子ＳＥｓはオフしており、選択メモリセルＭＣｓを流れるセル電流ＩＣＥＬＬはゼロである。
【0057】
時刻ｔ０において、信号ＤＥＮ１及びＤＥＮ２がローレベルとされる。これにより、ドライバ回路ＤＶ１及びＤＶ２は、ディセーブルとされ、電圧の印加を停止する。
【0058】
時刻ｔ０において、信号ＶＥＮ１がローレベルとされる。これにより、電圧回路ＣＶ１は、イネーブルとされ、選択ビット線ＢＬｓに電圧（ＶＣＬＡＭＰ１－Ｖｔｈｎ）を印加する。また、時刻ｔ０において、信号ＷＥＮＰがローレベルとされる。これにより、電流回路ＣＩ１は、イネーブルとされ、選択ビット線ＢＬｓに電流を供給する。電圧回路ＣＶ１による電圧の印加及び電流回路ＣＩ１による電流の供給により、時刻ｔ０から、ビット線電位ＶＢＬは上昇する。
【0059】
時刻ｔ０において、信号ＳＥＮ２がハイレベルとされる。これにより、シンク回路ＳＮ２は、イネーブルとされ、選択ワード線ＷＬｓに接地電圧ＶＳＳを印加する。よって、ワード線電位ＶＷＬは下降する。
【0060】
時刻ｔ１において、信号ＶＥＮ１がハイレベルとされる。これにより、電圧回路ＣＶ１は、ディセーブルとされ、選択ビット線ＢＬｓへの電圧の印加を停止する。
【0061】
ビット線電位ＶＢＬは上昇を続け、ワード線電位ＶＷＬは下降を続け、時刻ｔ２において、ビット線電位ＶＢＬとワード線電位ＶＷＬとの差はスイッチング素子ＳＥの閾値電圧Ｖｔｈに達する。以下、選択ビット線ＢＬｓの電位ＶＵＳＥＬからの電位の上昇及び（又は）選択ワード線ＷＬｓの電位ＶＵＳＥＬからの電位の下降が開始する時刻（時刻ｔ０）からビット線電位ＶＢＬとワード線電位ＶＷＬとの差がスイッチング素子ＳＥの閾値電圧Ｖｔｈに達するまでの時刻（時刻ｔ２）は、期間Ｔｏｎと称される場合がある。
【0062】
ビット線電位ＶＢＬとワード線電位ＶＷＬとの差がスイッチング素子ＳＥの閾値電圧Ｖｔｈに達することに基づいて、選択スイッチング素子ＳＥｓはオンする。よって、時刻ｔ２からセル電流ＩＣＥＬＬが上昇する。セル電流ＩＣＥＬＬは、時刻ｔ３において、Ｐ書込み電流Ｉｗｐに達する。Ｐ書込み電流Ｉｗｐによって、時刻ｔ３から選択メモリセルＭＣｓへのＰ書込みが開始する。以下、選択ビット線ＢＬｓの電位ＶＵＳＥＬからの電位の上昇及び（又は）選択ワード線ＷＬｓの電位ＶＵＳＥＬからの電位の下降が開始する時刻（時刻ｔ０）からセル電流ＩＣＥＬＬがＰ書込み電流Ｉｗｐ（及びＡＰ書込み電流Ｉｗａｐ）に達するまでの時刻（時刻ｔ３）は、期間Ｔｗと称される場合がある。
【0063】
時刻ｔ４において、信号ＷＥＮＰがハイレベルとされる。これにより、電流回路ＣＩ１は、電流の供給を停止する。時刻ｔ４において、信号ＳＥＮ２がローレベルとされる。これにより、シンク回路ＳＮ２は電圧の印加を停止する。時刻ｔ４において、信号ＤＥＮ１及びＤＥＮ２がハイレベルとされる。よって、ドライバ回路ＤＶ１及びＤＶ２は、電圧の印加を開始する。これにより、ビット線電位ＶＢＬは下降して電位ＶＵＳＥＬとなり、ワード線電位ＶＷＬは上昇して電位ＶＵＳＥＬとなる。
【0064】
時刻ｔ４からビット線電位ＶＢＬとワード線電位ＶＷＬの差が低下する。このため、選択スイッチング素子ＳＥｓはオフし、これにより、セル電流ＩＣＥＬＬは０になる。
【0065】
ここまで、図７を参照してＰ書込みの例について記述された。しかしながら、ＡＰ書込みについても同様である。ＡＰ書込みの動作のＰ書込みの動作との違いは、以下の通りである。すなわち、ＡＰ書込みの間、信号ＷＥＮＰはハイレベルに維持され、これにより、電流回路ＣＩ１はディセーブルに維持されている。ＡＰ書込みの間、信号ＳＥＮ２はローレベルに維持され、これにより、シンク回路ＳＮ２はディセーブルに維持されている。ＡＰ書込みの間、信号ＶＥＮ１はハイレベルに維持され、これにより、電圧回路ＣＶ１はディセーブルに維持されている。そして、図７を参照して上でなされている記述のうちの信号ＳＥＮ２についての記述が信号ＳＥＮ１に当てはまり、信号ＷＥＮＰについての記述が信号ＷＥＮＡＰに当てはまり、信号ＶＥＮ１についての記述が信号ＶＥＮ２に当てはまる。これにより、Ｐ書込みの間のビット線電位ＶＢＬとワード線電位ＶＷＬの大小関係は、ＡＰ書込みの間のワード線電位ＶＷＬ及びビット線電位ＶＢＬの大小関係と反対の関係と同じとなる。この結果、選択メモリセルＭＣｓにＡＰ書込み電流Ｉｗａｐが流れる。
【0066】
１．３．利点（効果）
第１実施形態の記憶装置は、以下に記述されるように、短い時間でデータを書き込むことができる。
第１実施形態の記憶装置は、以下に記述されるように、短い時間でデータを書き込むことができる。
【0067】
比較のために、図８を参照して、参考用の記憶装置について記述される。参考用の記憶装置における要素のうち、記憶装置１の要素に相当するとともに記憶装置１の要素と異なる要素は、その参照符号の末尾に「Ｒ」を付されている。書込み回路１６Ｒは、記憶装置１の書込み回路１６の構成要素のうち、電圧回路ＣＶ１を含まない。
【0068】
図８に示されるように、信号ＳＥＮ２は、時刻ｔ０においてハイレベルとされ、これにより、ワード線電位ＶＷＬＲは時刻ｔ０から下降する。ビット線電位ＶＢＬＲとワード線電位ＶＷＬＲの差は、時刻ｔ２Ｒにおいて、スイッチング素子ＳＥの閾値電圧Ｖｔｈに達する。これにより、時刻ｔ２Ｒからセル電流ＩＣＥＬＬＲは上昇し、時刻ｔ３ＲにおいてＰ書込み電流Ｉｗｐに達する。定電流の供給のみによって選択ビット線ＢＬｓが充電されるため、充電の速度は遅い。よって、時刻ｔ２Ｒは、時刻ｔ０から長い時間の経過後に到来し、ひいては、時刻ｔ３Ｒも時刻ｔ０から長い時間経過後に到来する。
【0069】
第１実施形態の記憶装置１は、選択ビット線ＢＬｓを、電位ＶＵＳＥＬから、最初、電圧及び電流の両方によって充電し、その後、電流によって充電する。このため、ビット線電位ＶＢＬは、時刻ｔ０から速やかに上昇し、よって、ビット線電位ＶＢＬとワード線電位ＶＷＬの差は、時刻ｔ２でスイッチング素子ＳＥの閾値電圧Ｖｔｈに達する。時刻ｔ２は、時刻ｔ０から時刻ｔ２Ｒより早く到来し、すなわち、記憶装置１での期間Ｔｏｎは、参考用の記憶装置での期間Ｔｏｎより短い。よって、時刻ｔ３は、時刻ｔ０から時刻ｔ３Ｒより早く到来し、すなわち、記憶装置１での期間Ｔｗは、参考用の記憶装置での期間Ｔｗより短い。よって、記憶装置１は、時刻ｔ０から短い時間でデータを書き込むことができる。
【0070】
ここまでの記述は、Ｐ書込みに関する。しかしながら、ＡＰ書込みの場合も、Ｐ書込みでのビット線電位ＶＢＬ及びワード線電位ＶＷＬがそれぞれワード線電位ＶＷＬ及びビット線電位ＶＢＬに対応し、セル電流ＩＣＥＬＬの方向と大きさは異なるが、基本的な電位変化はＰ書込みと同じである。よって、ＡＰ書込みにおいても、Ｐ書込みでの利点と同じ利点が得られる。ＡＰ書込みに関する利点は、後述の第２乃至第６実施形態にも当てはまる。
【0071】
２．第２実施形態
第２実施形態は、グローバルビット線ＧＢＬ及びグローバルワード線ＧＷＬに印加される電圧の大きさの点で第１実施形態と異なる。
第２実施形態は、グローバルビット線ＧＢＬ及びグローバルワード線ＧＷＬに印加される電圧の大きさの点で第１実施形態と異なる。
【0072】
２．１．構成
図９は、第２実施形態の記憶装置１ｂの書込み回路１６ｂの構成要素及び構成要素の接続を示す。書込み回路１６ｂは、第１実施形態の記憶装置１の書込み回路１６の電圧回路ＣＶ１及びＣＶ２にそれぞれ代えて、電圧回路ＣＶ３及びＣＶ４を含む。
図９は、第２実施形態の記憶装置１ｂの書込み回路１６ｂの構成要素及び構成要素の接続を示す。書込み回路１６ｂは、第１実施形態の記憶装置１の書込み回路１６の電圧回路ＣＶ１及びＣＶ２にそれぞれ代えて、電圧回路ＣＶ３及びＣＶ４を含む。
【0073】
電圧回路ＣＶ３は、電圧ＶＣＬＡＭＰ２からトランジスタＴＮ１１の閾値電圧Ｖｔｈｎ分だけ低い電圧を供給する。電圧ＶＣＬＡＭＰ２は、一定の大きさを有し、電圧ＶＣＬＡＭＰ１より高い。電圧ＶＣＬＡＭＰ２は、例えば、電圧生成回路１８から供給される。電圧回路ＣＶ３は、グローバルビット線ＧＢＬと接続されており、グローバルビット線ＧＢＬに電圧（ＶＣＬＡＭＰ２－Ｖｔｈｎ）を供給する。電圧回路ＣＶ３は、信号ＶＥＮ１を受け取り、信号ＶＥＮ１に基づくタイミングで電圧をグローバルビット線ＧＢＬに供給する。電圧回路ＣＶ３は、電圧回路ＣＶ１と同じ構成要素を含み、一方、電圧回路ＣＶ３は、電圧回路ＣＶ１と異なる電圧を受ける。すなわち、トランジスタＴＮ１１は、ゲートにおいて、電圧ＶＣＬＡＭＰ２を受ける。
【0074】
電圧回路ＣＶ４は、電圧ＶＣＬＡＭＰ２からトランジスタＴＮ２１の閾値電圧Ｖｔｈｎ分だけ低い電圧を供給する。電圧回路ＣＶ４は、グローバルワード線ＧＷＬと接続されており、グローバルワード線ＧＷＬに電圧（ＶＣＬＡＭＰ２－Ｖｔｈｎ）を供給する。電圧回路ＣＶ４は、信号ＶＥＮ２を受け取り、信号ＶＥＮ２に基づくタイミングで電圧をグローバルワード線ＧＷＬに供給する。電圧回路ＣＶ４は、電圧回路ＣＶ２と同じ構成要素を含み、一方、電圧回路ＣＶ４は、電圧回路ＣＶ２と異なる電圧を受ける。すなわち、トランジスタＴＮ２１は、ゲートにおいて、電圧ＶＣＬＡＭＰ２を受ける。
【0075】
２．２．動作
図１０は、第２実施形態の記憶装置の幾つかの要素の電位及び電流を時間に沿って示す。図１０は、Ｐ書込みのケースを示す。Ｐ書込みの間、信号ＷＥＮＡＰはハイレベルに維持され、これにより、電流回路ＣＩ２はディセーブルに維持されている。Ｐ書込みの間、信号ＳＥＮ１はローレベルに維持され、これにより、シンク回路ＳＮ１はディセーブルに維持されている。Ｐ書込みの間、信号ＶＥＮ２はハイレベルに維持され、これにより、電圧回路ＣＶ２はディセーブルに維持されている。
図１０は、第２実施形態の記憶装置の幾つかの要素の電位及び電流を時間に沿って示す。図１０は、Ｐ書込みのケースを示す。Ｐ書込みの間、信号ＷＥＮＡＰはハイレベルに維持され、これにより、電流回路ＣＩ２はディセーブルに維持されている。Ｐ書込みの間、信号ＳＥＮ１はローレベルに維持され、これにより、シンク回路ＳＮ１はディセーブルに維持されている。Ｐ書込みの間、信号ＶＥＮ２はハイレベルに維持され、これにより、電圧回路ＣＶ２はディセーブルに維持されている。
【0076】
時刻ｔ０において、信号ＶＥＮ１がローレベルとされる。これにより、電圧回路ＣＶ３は、イネーブルとされ、選択ビット線ＢＬｓに電圧（ＶＣＬＡＭＰ２－Ｖｔｈｎ）を印加する。また、時刻ｔ０において、信号ＷＥＮＰがローレベルとされる。これにより、電流回路ＣＩ１は、イネーブルとされ、選択ビット線ＢＬｓに電流を供給する。電圧回路ＣＶ３による電圧の印加及び電流回路ＣＩ１による電流の供給により、ビット線電位ＶＢＬは上昇する。選択ビット線ＢＬｓは、電圧（ＶＣＬＡＭＰ２－Ｖｔｈｎ）を受けている。電圧ＶＣＬＡＭＰ２は、電圧ＶＣＬＡＭＰ１より高い。よって、ビット線電位ＶＢＬは、第１実施形態でのケースよりも高い傾きで上昇する。
【0077】
時刻ｔ１１において、信号ＶＥＮ１がハイレベルとされる。これにより、選択ビット線ＢＬｓへの電圧の印加は停止する。
【0078】
時刻ｔ１２において、ビット線電位ＶＢＬとワード線電位ＶＷＬとの差はスイッチング素子ＳＥの閾値電圧Ｖｔｈに達する。時刻ｔ０からのビット線電位ＶＢＬの上昇が速いことに基づいて、期間Ｔｏｎ（時刻ｔ０から時刻ｔ１２までの期間）は短い。
【0079】
閾値電圧Ｖｔｈの到達によって選択スイッチング素子ＳＥｓがオンし、時刻ｔ１２からセル電流ＩＣＥＬＬが上昇する。セル電流ＩＣＥＬＬは、時刻ｔ１３において、Ｐ書込み電流Ｉｗｐに達する。期間Ｔｏｎが短いことに基づいて、期間Ｔｗ（時刻ｔ０から時刻ｔ１３までの期間）は短い。
【0080】
ここまで、図１０を参照してＰ書込みの例について記述された。ＡＰ書込みの場合の制御については、第１実施形態でのＡＰ書込みの場合の制御と同じである。
【0081】
２．３．利点
第２実施形態の記憶装置１ｂは、第１実施形態と同じく、選択ビット線ＢＬｓを、電位ＶＵＳＥＬから、最初、電圧及び電流の両方によって充電し、その後、電流によって充電する。よって、第１実施形態と同じ利点を得られる。さらに、第２実施形態では電圧（ＶＣＬＡＭＰ２－Ｖｔｈｎ）によって、選択ビット線ＢＬｓが充電される。電圧ＶＣＬＡＭＰ２は、第１実施形態の電圧ＶＣＬＡＭＰ１より高い。よって、第２実施形態での期間Ｔｏｎ及びＴｗは、第１実施形態での期間Ｔｏｎ及びＴｗより短い。すなわち、記憶装置１ｂは、第１実施形態での記憶装置１より短い時間でデータを書き込むことができる。
第２実施形態の記憶装置１ｂは、第１実施形態と同じく、選択ビット線ＢＬｓを、電位ＶＵＳＥＬから、最初、電圧及び電流の両方によって充電し、その後、電流によって充電する。よって、第１実施形態と同じ利点を得られる。さらに、第２実施形態では電圧（ＶＣＬＡＭＰ２－Ｖｔｈｎ）によって、選択ビット線ＢＬｓが充電される。電圧ＶＣＬＡＭＰ２は、第１実施形態の電圧ＶＣＬＡＭＰ１より高い。よって、第２実施形態での期間Ｔｏｎ及びＴｗは、第１実施形態での期間Ｔｏｎ及びＴｗより短い。すなわち、記憶装置１ｂは、第１実施形態での記憶装置１より短い時間でデータを書き込むことができる。
【0082】
第２実施形態は、例えば、書込み回路１６ｂから電流経路上で遠くに位置する選択メモリセルＭＣｓへのデータ書込みに適用されることができる。選択メモリセルＭＣｓが書込み回路１６ｂから遠くに位置すると、書込み回路１６ｂから選択メモリセルＭＣｓまでの選択ビット線ＢＬｓを含む電流経路の距離及び（又は）書込み回路１６ｂから選択メモリセルＭＣｓまでの選択ワード線ＷＬｓを含む電流経路の距離は長い。よって、選択ビット線ＢＬｓ及び（又は）選択ワード線ＷＬｓの充電に時間を要する。このことに基づいて、第２実施形態が書込み回路１６ｂから遠くに位置する選択メモリセルＭＣｓへのデータ書込みに適用されることにより、書込み回路１６ｂから近くに位置する選択メモリセルＭＣｓへのデータ書込みでの期間Ｔｗと同程度の期間Ｔｗが実現されることが可能である。
【0083】
３．第３実施形態
第３実施形態は、第１実施形態及び第２実施形態に部分的に基づき、選択メモリセルＭＣｓの位置に基づく制御が行われる点で第１実施形態及び第２実施形態と異なる。
第３実施形態は、第１実施形態及び第２実施形態に部分的に基づき、選択メモリセルＭＣｓの位置に基づく制御が行われる点で第１実施形態及び第２実施形態と異なる。
【0084】
３．１．構成
３．１．１．平面レイアウト
図１１は、第３実施形態の記憶装置１ｃの一部の構成要素のｘｙ面に沿うレイアウトを示す。図１１に示されるように、導電体２１＿０～２１＿Ｍは、ｙ軸の座標の大きい方向（＋ｙ方向）の側に、この順に並ぶ。導電体２１＿０～２１＿Ｍは、それぞれ、ワード線ＷＬ＿０～ＷＬ＿Ｍとして機能する。
３．１．１．平面レイアウト
図１１は、第３実施形態の記憶装置１ｃの一部の構成要素のｘｙ面に沿うレイアウトを示す。図１１に示されるように、導電体２１＿０～２１＿Ｍは、ｙ軸の座標の大きい方向（＋ｙ方向）の側に、この順に並ぶ。導電体２１＿０～２１＿Ｍは、それぞれ、ワード線ＷＬ＿０～ＷＬ＿Ｍとして機能する。
【0085】
導電体２２＿０～２２＿Ｎは、ｘ軸の座標の大きい方向（＋ｘ方向）の側に、この順に並ぶ。導電体２２＿０～２２＿Ｎは、それぞれ、ビット線ＢＬ＿０～ＢＬ＿Ｎとして機能する。
【0086】
記憶装置１は、導電体２６、２７、Ｍ＋１個の導電体３１＿０～３１＿Ｍ、Ｎ＋１個の導電体３２＿０～３２＿Ｎ、及び導電体４１並びに４２をさらに含む。
【0087】
導電体２６は、メモリセルアレイ１１から、ｘ軸の座標の小さい方向（－ｘ方向）に離れた位置に位置する。導電体２６は、ｙ軸に沿って延びる。導電体２６は、グローバルワード線ＧＷＬの少なくとも一部として機能する。
【0088】
導電体３１＿０～３１＿Ｍは、導電体２６と接続されている。導電体３１＿０～３１＿Ｍは、それぞれ、導電体２１＿０～２１＿Ｍと、電流経路を介して電気的に接続されている。電流経路は、互いに独立しており、図において、導電体２１＿０～２１＿Ｍと、導電体３１＿０～３１＿Ｍとを結ぶ線のシンボルによって表現されている。電流経路は、１又は複数の配線、１又は複数のコンタクトプラグ、及び（或いは）複数のトランジスタの電流経路（トランジスタがオンしている間のチャネル）を含む。電流経路のトランジスタは、ロウ選択回路１４中のトランジスタＴＲ＿０～ＴＲ＿Ｍを含む。電流経路は、導電体２１＿０～２１＿Ｍの－ｘ方向の側の端において、導電体２１＿０～２１＿Ｍと接続されている。
【0089】
導電体２７は、メモリセルアレイ１１から、ｙ軸の座標の小さい方向（－ｙ方向）に離れた位置に位置する。導電体２７は、ｘ軸に沿って延びる。導電体２７は、グローバルビット線ＧＢＬの少なくとも一部として機能する。
【0090】
導電体３２＿０～３２＿Ｎは、導電体２７と接続されている。導電体３２＿０～３２＿Ｎは、それぞれ、導電体２２＿０～２２＿Ｎと、電流経路を介して電気的に接続されている。電流経路は、互いに独立しており、図において、導電体２２＿０～２２＿Ｎと、導電体３２＿０～３２＿Ｎとを結ぶ線のシンボルによって表現されている。電流経路は、１又は複数の配線、１又は複数のコンタクトプラグ、及び（或いは）複数のトランジスタの電流経路（トランジスタがオンしている間のチャネル）を含む。電流経路のトランジスタは、カラム選択回路１５中のトランジスタＴＣ＿０～ＴＣ＿Ｎを含む。電流経路は、導電体２２＿０～２２＿Ｎの－ｙ方向の側の端において、導電体２２＿０～２２＿Ｍと接続されている。
【0091】
書込み回路領域ＷＣＡは、書込み回路１６が形成される領域である。
【0092】
導電体４１は、部分的に書込み回路領域ＷＣＡ中に位置し、書込み回路領域ＷＣＡ中で、書込み回路１６中の構成要素と電気的に接続されている。導電体４１は、グローバルワード線ＧＷＬの一部として機能する。導電体４１は、導電体２６と電流経路によって接続されている。電流経路は、１又は複数の配線、１又は複数のコンタクトプラグ、及び（或いは）複数のトランジスタの電流経路（トランジスタがオンしている間のチャネル）を含む。
【0093】
導電体４２は、部分的に書込み回路領域ＷＣＡに位置し、書込み回路領域ＷＣＡ中で、書込み回路１６中の構成要素と電気的に接続されている。導電体４２は、グローバルビット線ＧＢＬの一部として機能する。導電体４２は、導電体２７と電流経路によって接続されている。電流経路は、１又は複数の配線、１又は複数のコンタクトプラグ、及び（或いは）複数のトランジスタの電流経路（トランジスタがオンしている間のチャネル）を含む。
【0094】
３．１．２．メモリセルのグループ分け
図１２は、第３実施形態の記憶装置１ｃによる動作において使用されるメモリセルＭＣのグループ分けの例を示す。
図１２は、第３実施形態の記憶装置１ｃによる動作において使用されるメモリセルＭＣのグループ分けの例を示す。
【0095】
ワード線ＷＬ＿０～ＷＬ＿Ｍは、複数のワード線群ＷＬＧのいずれかに属する。各ワード線群ＷＬＧは、１以上のワード線ＷＬを含む。各ワード線群ＷＬＧは、同じ数のワード線ＷＬを含んでいてもよいし、相違する数のワード線ＷＬを含んでいてもよい。図１２は、例として、８つのワード線群ＷＬＧ１～ＷＬＧ８を示す。図１１を参照して上記されているように、同一のビット線ＢＬ（ビット線ＢＬ＿０～ＢＬ＿Ｎとしてそれぞれ機能する導電体２２＿０～２２＿Ｎの各々）上においてワード線ＷＬ＿０～ＷＬ＿Ｍとしてそれぞれ機能する導電体２１＿０～２１＿Ｍに接続するメモリセルＭＣがこの順で、導電体２７（グローバルビット線ＧＢＬ）上の電気的な接続点（導電体３２＿０～３２＿Ｎ）から、ひいては、カラム選択回路１５（すなわち、トランジスタＴＣ＿０～ＴＣ＿Ｎ）からより遠くに位置する。このことに基づいて、ワード線ＷＬ＿０～ＷＬ＿Ｍに接続するメモリセルＭＣは、この順で、ビット線ＢＬ（導電体２２）上の“Ｎｅａｒ”側からより“Ｆａｒ”側に位置すると扱われる。整数ｐ（ｐは１以上７以下の整数）がより小さいワード線群ＷＬＧｐは、より“Ｎｅａｒ”側に位置するメモリセルＭＣが接続するワード線ＷＬで構成され、整数ｐが大きいワード線群ＷＬＧｐは、より“Ｆａｒ”側に位置するメモリセルＭＣが接続するワード線ＷＬで構成される。
【0096】
ビット線ＢＬ＿０～ＢＬ＿Ｎは、複数のビット線群ＢＬＧのいずれかに属する。各ビット線群ＢＬＧは、１以上のビット線ＢＬを含む。各ビット線群ＢＬＧは、同じ数のビット線ＢＬを含んでいてもよいし、相違する数のビット線ＢＬを含んでいてもよい。図１２は、例として、８つのビット線群ＢＬＧ１～ＢＬＧ８を示す。図１１を参照して上記されているように、同一のワード線ＷＬ（ワード線ＷＬ＿０～ＷＬ＿Ｍとしてそれぞれ機能する導電体３１＿０～３１＿Ｍの各々）上においてビット線ＢＬ＿０～ＢＬ＿Ｎとしてそれぞれ機能する導電体２２＿０～２２＿Ｎに接続するメモリセルＭＣがこの順で、導電体２６（グローバルワード線ＧＷＬ）上の電気的な接続点（導電体３１＿０～３１＿Ｍ）から、ひいては、ロウ選択回路１４（すなわち、トランジスタＴＲ＿０～ＴＲ＿Ｍ）からより遠くに位置する。このことに基づいて、ビット線ＢＬ＿０～ＢＬ＿Ｎに接続するメモリセルＭＣは、この順で、ワード線ＷＬ（導電体２１）上の“Ｎｅａｒ”側からより“Ｆａｒ”側に位置すると扱われる。整数ｑ（ｑは１以上７以下の整数）がより小さいビット線群ＢＬＧｑは、より“Ｎｅａｒ”側に位置するメモリセルＭＣが接続するビット線ＢＬで構成され、整数ｐが大きいビット線群ＢＬＧｑは、より“Ｆａｒ”側に位置するメモリセルＭＣが接続するビット線ＢＬで構成される。
【0097】
或るメモリセルＭＣと接続されているワード線ＷＬ及びビット線ＢＬがそれぞれワード線群ＷＬＧｔ及びビット線群ＢＬＧｕに含まれる場合、このメモリセルＭＣに（ｔ＋ｕ）の数値が割り当てられる。数値は、ロウ選択回路１４中のトランジスタＴＲからメモリセルＭＣまでのワード線ＷＬを含む電流経路の距離（ｕ）と、カラム選択回路１５中のトランジスタＴＣからメモリセルＭＣまでのビット線ＢＬを含む電流経路の距離（ｔ）との合計を表す。このような数値の割り当てが、ｔが１から８の整数の各々のケースについて、また、ｕが１から８の整数の各々のケースについて、行われている。図１２は、このように割り当てられた数値を示す。以下、数値は、ロウ／カラム選択回路からの合計距離と称される場合がある。
【0098】
各メモリセルＭＣは、合計距離に基づいて、２以上のグループに分類される。例として、図１２は、３つのグループへの分類を示し、以下の記述は、この例に基づく。例えば、６以下の合計距離に位置するメモリセルＭＣは、“Ｎｅａｒ”グループに分類される。７以上１１以下の合計距離に位置するメモリセルＭＣは、“Ｍｉｄｄｌｅ”グループに分類される。１２以上の合計距離に位置するメモリセルＭＣは、“Ｆａｒ”グループに分類される。２つ又は４つ以上のグループが定義されてもよい。
【0099】
なお、グローバルワード線ＧＷＬ（導電体２６）上にも書込み回路領域ＷＣＡから各ワード線ＷＬ（導電体２１）との電気的な接続点（導電体３１＿０～３１＿Ｍ）までの電流経路の差が生じるが、一般的にグローバルワード線ＧＷＬはワード線ＷＬ（ＷＬ０～ＷＬ＿Ｍ）よりも寄生抵抗及び寄生容量が小さいためにここでは考慮していない。同様に、グローバルビット線ＧＢＬ（導電体２７）上にも書込み回路領域ＷＣＡから各ビット線ＢＬ（導電体２２）との電気的な接続点（導電体３２＿０～３２＿Ｎ）までの電流経路の差が生じるが、一般的にグローバルビット線ＧＢＬはビット線ＢＬ（ＢＬ０～ＢＬ＿Ｍ）よりも寄生抵抗及び寄生容量が小さいためにここでは考慮していない。
【0100】
３．１．３．書込み回路
図１３は、第３実施形態の記憶装置１ｃの書込み回路１６ｃの構成要素及び構成要素の接続を示す。図１３に示されるように、書込み回路１６ｃは、第１実施形態の書込み回路１６の電圧回路ＣＶ１及びＣＶ２に代えて、電圧回路ＣＶ１１、ＣＶ１２、ＣＶ１３、ＣＶ２１、ＣＶ２２、及びＣＶ２３を含む。
図１３は、第３実施形態の記憶装置１ｃの書込み回路１６ｃの構成要素及び構成要素の接続を示す。図１３に示されるように、書込み回路１６ｃは、第１実施形態の書込み回路１６の電圧回路ＣＶ１及びＣＶ２に代えて、電圧回路ＣＶ１１、ＣＶ１２、ＣＶ１３、ＣＶ２１、ＣＶ２２、及びＣＶ２３を含む。
【0101】
電圧回路ＣＶ１１は、電圧を供給する回路である。電圧回路ＣＶ１１は、トランジスタＴＮ１１を含み、電圧ＶＣＬＡＭＰ１１からトランジスタＴＮ１１の閾値電圧Ｖｔｈｎ分だけ低い電圧を供給する。電圧ＶＣＬＡＭＰ１１は、一定の大きさを有し、スイッチング素子ＳＥの閾値電圧Ｖｔｈより低くてもよいし、閾値電圧Ｖｔｈと同じであってもよいし、閾値電圧Ｖｔｈより高くてもよい。電圧ＶＣＬＡＭＰ１１は、例えば、電圧生成回路１８から供給される。電圧回路ＣＶ１１は、グローバルビット線ＧＢＬと接続されており、グローバルビット線ＧＢＬに電圧を供給する。電圧回路ＣＶ１１は、信号ＶＥＮ１１を受け取り、信号ＶＥＮ１１に基づくタイミングで電圧をグローバルビット線ＧＢＬに供給する。電圧回路ＣＶ１１は、電圧回路ＣＶ１と同じ構成要素を含み、一方、電圧回路ＣＶ１１は、電圧回路ＣＶ１と異なる電圧を受ける。すなわち、トランジスタＴＮ１１は、ゲートにおいて、電圧ＶＣＬＡＭＰ１１を受ける。トランジスタＴＰ１１は、ゲートにおいて信号ＶＥＮ１１を受け取る。
【0102】
電圧回路ＣＶ１２は、電圧を供給する回路である。電圧回路ＣＶ１２は、ｎ型のＭＯＳＦＥＴ ＴＮ１２を含み、電圧ＶＣＬＡＭＰ１２からトランジスタＴＮ１２の閾値電圧Ｖｔｈｎ分だけ低い電圧を供給する。電圧ＶＣＬＡＭＰ１２は、一定の大きさを有し、電圧ＶＣＬＡＭＰ１１より高い。電圧ＶＣＬＡＭＰ１２は、スイッチング素子ＳＥの閾値電圧Ｖｔｈより低くてもよいし、閾値電圧Ｖｔｈと同じであってもよいし、閾値電圧Ｖｔｈより高くてもよい。電圧ＶＣＬＡＭＰ１２は、例えば、電圧生成回路１８から供給される。電圧回路ＣＶ１２は、グローバルビット線ＧＢＬと接続されており、グローバルビット線ＧＢＬに電圧を供給する。電圧回路ＣＶ１２は、信号ＶＥＮ１２を受け取り、信号ＶＥＮ１２に基づくタイミングで電圧をグローバルビット線ＧＢＬに供給する。電圧回路ＣＶ１２は、例えば、トランジスタＴＮ１２に加えて、ｐ型のＭＯＳＦＥＴ ＴＰ１２を含む。トランジスタＴＮ１２及びトランジスタＴＰ１２は、この順で、電源電圧ＶＨＨを受けるノードとグローバルビット線ＧＢＬとの間に直列に接続されている。トランジスタＴＮ１２は、ゲートにおいて、電圧ＶＣＬＡＭＰ１２を受ける。トランジスタＴＰ１２は、ゲートにおいて信号ＶＥＮ１２を受け取る。
【0103】
電圧回路ＣＶ１３は、電圧を供給する回路である。電圧回路ＣＶ１３は、ｎ型のＭＯＳＦＥＴ ＴＮ１３を含み、電圧ＶＣＬＡＭＰ１３からトランジスタＴＮ１３の閾値電圧Ｖｔｈｎ分だけ低い電圧を供給する。電圧ＶＣＬＡＭＰ１３は、一定の大きさを有し、電圧ＶＣＬＡＭＰ１２より高い。電圧ＶＣＬＡＭＰ１３は、スイッチング素子ＳＥの閾値電圧Ｖｔｈより低くてもよいし、閾値電圧Ｖｔｈと同じであってもよいし、閾値電圧Ｖｔｈより高くてもよい。電圧ＶＣＬＡＭＰ１３は、例えば、電圧生成回路１８から供給される。電圧回路ＣＶ１３は、グローバルビット線ＧＢＬと接続されており、グローバルビット線ＧＢＬに電圧を供給する。電圧回路ＣＶ１３は、信号ＶＥＮ１３を受け取り、信号ＶＥＮ１３に基づくタイミングで電圧をグローバルビット線ＧＢＬに供給する。電圧回路ＣＶ１３は、例えば、トランジスタＴＮ１３に加えて、ｐ型のＭＯＳＦＥＴ ＴＰ１３を含む。トランジスタＴＮ１３及びトランジスタＴＰ１３は、この順で、電源電圧ＶＨＨを受けるノードとグローバルビット線ＧＢＬとの間に直列に接続されている。トランジスタＴＮ１３は、ゲートにおいて、電圧ＶＣＬＡＭＰ１３を受ける。トランジスタＴＰ１３は、ゲートにおいて信号ＶＥＮ１３を受け取る。
【0104】
電圧回路ＣＶ２１は、電圧を供給する回路である。電圧回路ＣＶ２１は、ｎ型のＭＯＳＦＥＴ ＴＮ２１を含み、電圧ＶＣＬＡＭＰ１１からトランジスタＴＮ２１の閾値電圧Ｖｔｈｎ分だけ低い電圧を供給する。電圧回路ＣＶ２１は、グローバルワード線ＧＷＬと接続されており、グローバルワード線ＧＷＬに電圧を供給する。電圧回路ＣＶ２１は、信号ＶＥＮ２１を受け取り、信号ＶＥＮ２１に基づくタイミングで電圧をグローバルワード線ＧＷＬに供給する。電圧回路ＣＶ２１は、例えば、トランジスタＴＮ２１に加えて、ｐ型のＭＯＳＦＥＴ ＴＰ２１を含む。トランジスタＴＮ２１及びトランジスタＴＰ２１は、この順で、電源電圧ＶＨＨを受けるノードとグローバルワード線ＧＷＬとの間に直列に接続されている。トランジスタＴＮ２１は、ゲートにおいて、電圧ＶＣＬＡＭＰ１１を受ける。トランジスタＴＰ２１は、ゲートにおいて信号ＶＥＮ２１を受け取る。
【0105】
電圧回路ＣＶ２２は、電圧を供給する回路である。電圧回路ＣＶ２２は、ｎ型のＭＯＳＦＥＴ ＴＮ２２を含み、電圧ＶＣＬＡＭＰ１２からトランジスタＴＮ２２の閾値電圧Ｖｔｈｎ分だけ低い電圧を供給する。電圧回路ＣＶ２２は、グローバルワード線ＧＷＬと接続されており、グローバルワード線ＧＷＬに電圧を供給する。電圧回路ＣＶ２２は、信号ＶＥＮ２２を受け取り、信号ＶＥＮ２２に基づくタイミングで電圧をグローバルワード線ＧＷＬに供給する。電圧回路ＣＶ２２は、例えば、トランジスタＴＮ２２に加えて、ｐ型のＭＯＳＦＥＴ ＴＰ２２を含む。トランジスタＴＮ２２及びトランジスタＴＰ２２は、この順で、電源電圧ＶＨＨを受けるノードとグローバルワード線ＧＷＬとの間に直列に接続されている。トランジスタＴＮ２２は、ゲートにおいて、電圧ＶＣＬＡＭＰ１２を受ける。トランジスタＴＰ２２は、ゲートにおいて信号ＶＥＮ２２を受け取る。
【0106】
電圧回路ＣＶ２３は、電圧を供給する回路である。電圧回路ＣＶ２３は、ｎ型のＭＯＳＦＥＴ ＴＮ２３を含み、電圧ＶＣＬＡＭＰ１３からトランジスタＴＮ２３の閾値電圧Ｖｔｈｎ分だけ低い電圧を供給する。電圧回路ＣＶ２３は、グローバルワード線ＧＷＬと接続されており、グローバルワード線ＧＷＬに電圧を供給する。電圧回路ＣＶ２３は、信号ＶＥＮ２３を受け取り、信号ＶＥＮ２３に基づくタイミングで電圧をグローバルワード線ＧＷＬに供給する。電圧回路ＣＶ２３は、例えば、トランジスタＴＮ２３に加えて、ｐ型のＭＯＳＦＥＴ ＴＰ２３を含む。トランジスタＴＮ２３及びトランジスタＴＰ２３は、この順で、電源電圧ＶＨＨを受けるノードとグローバルワード線ＧＷＬとの間に直列に接続されている。トランジスタＴＮ２３は、ゲートにおいて、電圧ＶＣＬＡＭＰ１３を受ける。トランジスタＴＰ２３は、ゲートにおいて信号ＶＥＮ２３を受け取る。
【0107】
書込み制御回路１６１ｃは、信号ＶＥＮ１１、ＶＥＮ１２、ＶＥＮ１３、ＶＥＮ２１、ＶＥＮ２２、ＶＥＮ２３、ＤＥＮ１、ＤＥＮ２、ＷＥＮＡＰ、ＷＥＮＰ、ＳＥＮ１、及びＳＥＮ２を出力する。
【0108】
３．２．動作
図１４は、第３実施形態の記憶装置の幾つかの要素の電位を時間に沿って示す。図１４は、Ｐ書込みのケースを示す。図１４は、“Ｎｅａｒ”ケース、“Ｍｉｄｄｌｅ”ケース、及び“Ｆａｒ”ケースを示す。Ｐ書込みの間、信号ＷＥＮＡＰはハイレベルに維持され、これにより、電流回路ＣＩ２はディセーブルに維持されている。Ｐ書込みの間、信号ＳＥＮ１はローレベルに維持され、これにより、シンク回路ＳＮ１はディセーブルに維持されている。Ｐ書込みの間、信号ＶＥＮ２１、ＶＥＮ２２、及びＶＥＮ２３はハイレベルに維持され、これにより、電圧回路ＣＶ２１、ＣＶ２２、及びＣＶ２３はディセーブルに維持されている。
図１４は、第３実施形態の記憶装置の幾つかの要素の電位を時間に沿って示す。図１４は、Ｐ書込みのケースを示す。図１４は、“Ｎｅａｒ”ケース、“Ｍｉｄｄｌｅ”ケース、及び“Ｆａｒ”ケースを示す。Ｐ書込みの間、信号ＷＥＮＡＰはハイレベルに維持され、これにより、電流回路ＣＩ２はディセーブルに維持されている。Ｐ書込みの間、信号ＳＥＮ１はローレベルに維持され、これにより、シンク回路ＳＮ１はディセーブルに維持されている。Ｐ書込みの間、信号ＶＥＮ２１、ＶＥＮ２２、及びＶＥＮ２３はハイレベルに維持され、これにより、電圧回路ＣＶ２１、ＣＶ２２、及びＣＶ２３はディセーブルに維持されている。
【0109】
信号ＤＥＮ１、ＤＥＮ２、及びＳＥＮ２については、第１実施形態（図７）と同じである。
【0110】
まず、“Ｎｅａｒ”ケースについて記述される。
【0111】
図１４に示される期間の開始の時点で各信号及び配線の電位並びに電流は、以下の通りである。信号ＶＥＮ１１、ＶＥＮ１２、及びＶＥＮ１３は、ハイレベルを有し、よって、電圧回路ＣＶ１１、ＣＶ１２、及びＣＶ１３は、電圧を供給していない。信号ＷＥＮＰは、ハイレベルを有し、よって、電流回路ＣＩ１は、電流を供給していない。
【0112】
図１４に示される期間に亘って、信号ＶＥＮ１２及びＶＥＮ１３は、ハイレベルに維持されている。
【0113】
時刻ｔ０において、信号ＶＥＮ１１がローレベルとされる。これにより、電圧回路ＣＶ１１は、イネーブルとされ、選択ビット線ＢＬｓに電圧（ＶＣＬＡＭＰ１１－Ｖｔｈｎ）を印加する。また、時刻ｔ０において、信号ＷＥＮＰがローレベルとされる。これにより、電流回路ＣＩ１は、イネーブルとされ、選択ビット線ＢＬｓに電流を供給する。
【0114】
時刻ｔ１１において、信号ＶＥＮ１１がハイレベルとされる。これにより、選択ビット線ＢＬｓへの電圧の印加は停止する。
【0115】
次に、“Ｍｉｄｄｌｅ”ケースについて記述される。
【0116】
図１４に示される期間の開始の時点で各信号及び配線の電位並びに電流は、以下の通りである。信号ＶＥＮ１１、ＶＥＮ１２、及びＶＥＮ１３は、ハイレベルを有し、よって、電圧回路ＣＶ１１、ＣＶ１２、及びＣＶ１３は、電圧を供給していない。信号ＷＥＮＰは、ハイレベルを有し、よって、電流回路ＣＩ１は、電流を供給していない。
【0117】
図１４に示される期間に亘って、信号ＶＥＮ１１及びＶＥＮ１３は、ハイレベルに維持されている。
【0118】
時刻ｔ０において、信号ＶＥＮ１２がローレベルとされ、信号ＷＥＮＰがローレベルとされる。これにより、電圧回路ＣＶ１２及び電流回路ＣＩ１は、イネーブルとされる。
【0119】
時刻ｔ１１において、信号ＶＥＮ１２がハイレベルとされる。これにより、選択ビット線ＢＬｓへの電圧の印加は停止する。
【0120】
次に、“Ｆａｒ”ケースについて記述される。
【0121】
図１４に示される期間の開始の時点で各信号及び配線の電位並びに電流は、以下の通りである。信号ＶＥＮ１１、ＶＥＮ１２、及びＶＥＮ１３は、ハイレベルを有し、よって、電圧回路ＣＶ１１、ＣＶ１２、及びＣＶ１３は、電圧を供給していない。信号ＷＥＮＰは、ハイレベルを有し、よって、電流回路ＣＩ１は、電流を供給していない。
【0122】
図１４に示される期間に亘って、信号ＶＥＮ１１及びＶＥＮ１２は、ハイレベルに維持されている。
【0123】
時刻ｔ０において、信号ＶＥＮ１３がローレベルとされ、信号ＷＥＮＰがローレベルとされる。これにより、電圧回路ＣＶ１３及び電流回路ＣＩ１は、イネーブルとされる。
【0124】
時刻ｔ１１において、信号ＶＥＮ１３がハイレベルとされる。これにより、選択ビット線ＢＬｓへの電圧の印加は停止する。
【0125】
【0126】
まず、“Ｎｅａｒ”ケースについて記述される。
【0127】
図１５に示されるように、時刻ｔ０において、信号ＶＥＮ１１がローレベルとされることに基づいて、電圧回路ＣＶ１１は選択ビット線ＢＬｓに電圧（ＶＣＬＡＭＰ１１－Ｖｔｈｎ）を印加する。また、時刻ｔ０において、信号ＷＥＮＰがローレベルとされることに基づいて、電流回路ＣＩ１は、選択ビット線ＢＬｓに電流を供給する。電圧回路ＣＶ１１による電圧の印加及び電流回路ＣＩ１による電流の供給により、ビット線電位ＶＢＬは上昇する。
【0128】
時刻ｔ０において、信号ＳＥＮ２がハイレベルとされることに基づいて、ワード線電位ＶＷＬは下降する。
【0129】
時刻ｔ２３において、ビット線電位ＶＢＬとワード線電位ＶＷＬとの差はスイッチング素子ＳＥの閾値電圧Ｖｔｈに達する。これにより、選択スイッチング素子ＳＥｓがオンし、セル電流ＩＣＥＬＬは、上昇する。
【0130】
時刻ｔ１１において、信号ＶＥＮ１１がハイレベルとされることに基づいて、選択ビット線ＢＬｓへの電圧の印加は停止する。
【0131】
セル電流ＩＣＥＬＬは、時刻ｔ２３から上昇し続け、時刻ｔ２７において、Ｐ書込み電流Ｉｗｐに達する。
【0132】
時刻ｔ４において、信号ＷＥＮＰ及びＳＥＮ２がローレベルとされるとともに信号ＤＥＮ１及びＤＥＮ２がハイレベルとされることに基づいて、ビット線電位ＶＢＬ及びワード線電位ＶＷＬは、電位ＶＵＳＥＬとなる。これにより、セル電流ＩＣＥＬＬは０になる。
【0133】
次に、“Ｍｉｄｄｌｅ”ケースについて記述される。
【0134】
時刻ｔ０において、信号ＶＥＮ１２がローレベルとされることに基づいて、電圧回路ＣＶ１２は選択ビット線ＢＬｓに電圧（ＶＣＬＡＭＰ１２－Ｖｔｈｎ）を印加する。また、時刻ｔ０において、信号ＷＥＮＰがローレベルとされることに基づいて、電流回路ＣＩ１は、選択ビット線ＢＬｓに電流を供給する。電圧回路ＣＶ１２による電圧の印加及び電流回路ＣＩ１による電流の供給により、ビット線電位ＶＢＬは上昇する。“Ｍｉｄｄｌｅ”グループの選択メモリセルＭＣｓのロウ／カラム選択回路からの合計距離は、“Ｎｅａｒ”グループの選択メモリセルＭＣｓのロウ／カラム選択回路からの合計距離より大きい。このため、ロウ／カラム選択回路から“Ｍｉｄｄｌｅ”グループの選択メモリセルＭＣｓまでの電流経路（選択ビット線ＢＬｓ、及び選択ワード線ＷＬｓ等）の寄生抵抗及び寄生容量は、ロウ／カラム選択回路から“Ｎｅａｒ”グループの選択メモリセルＭＣｓまでの電流経路の寄生抵抗及び寄生容量より大きい。しかしながら、電圧ＶＣＬＡＭＰ１２は、電圧ＶＣＬＡＭＰ１１より高く、電圧ＶＣＬＡＭＰ１２が電圧ＶＣＬＡＭＰ１１より十分に高い場合、ビット線電位ＶＢＬは、“Ｎｅａｒ”ケースでの傾きより大きい傾きで上昇する。図１５は、そのような例を示す。
【0135】
時刻ｔ０において、信号ＳＥＮ２がハイレベルとされることに基づいて、ワード線電位ＶＷＬは下降する。
【0136】
時刻ｔ２２において、ビット線電位ＶＢＬとワード線電位ＶＷＬとの差はスイッチング素子ＳＥの閾値電圧Ｖｔｈに達する。時刻ｔ２２は、例えば、時刻ｔ２３より先に到来する。このケースは、例えば、電圧ＶＣＬＡＭＰ１２と電圧ＶＣＬＡＭＰ１１との差が大きい場合に起こり得る。図１５は、そのようなケースを示す。
【0137】
閾値電圧Ｖｔｈの到達によって選択スイッチング素子ＳＥｓがオンし、時刻ｔ２２からセル電流ＩＣＥＬＬが上昇する。
【0138】
時刻ｔ１１において、信号ＶＥＮ１２がハイレベルとされることに基づいて、選択ビット線ＢＬｓへの電圧の印加は停止する。
【0139】
セル電流ＩＣＥＬＬは、時刻ｔ２２から上昇し続け、時刻ｔ２６において、Ｐ書込み電流Ｉｗｐに達する。
【0140】
次に、“Ｆａｒ”ケースについて記述される。
【0141】
時刻ｔ０において、信号ＶＥＮ１３がローレベルとされることに基づいて、電圧回路ＣＶ１３は選択ビット線ＢＬｓに電圧（ＶＣＬＡＭＰ１３－Ｖｔｈｎ）を印加する。また、時刻ｔ０において、信号ＷＥＮＰがローレベルとされることに基づいて、電流回路ＣＩ１は、選択ビット線ＢＬｓに電流を供給する。電圧回路ＣＶ１３による電圧の印加及び電流回路ＣＩ１による電流の供給により、ビット線電位ＶＢＬは上昇する。“Ｆａｒ”グループの選択メモリセルＭＣｓのロウ／カラム選択回路からの合計距離は、“Ｍｉｄｄｌｅ”グループの選択メモリセルＭＣｓのロウ／カラム選択回路からの合計距離より大きい。このため、ロウ／カラム選択回路から“Ｆａｒ”グループの選択メモリセルＭＣｓまでの電流経路の寄生抵抗及び寄生容量は、ロウ／カラム選択回路から“Ｍｉｄｄｌｅ”グループの選択メモリセルＭＣｓまでの電流経路の寄生抵抗及び寄生容量より大きい。しかしながら、電圧ＶＣＬＡＭＰ１３は、電圧ＶＣＬＡＭＰ１２より高く、電圧ＶＣＬＡＭＰ１３が電圧ＶＣＬＡＭＰ１２より十分に高い場合、ビット線電位ＶＢＬは、“Ｍｉｄｄｌｅ”ケースでの傾きより大きい傾きで上昇する。図１５は、そのような例を示す。
【0142】
時刻ｔ０において、信号ＳＥＮ２がハイレベルとされることに基づいて、ワード線電位ＶＷＬは下降する。
【0143】
時刻ｔ２１において、ビット線電位ＶＢＬとワード線電位ＶＷＬとの差はスイッチング素子ＳＥの閾値電圧Ｖｔｈに達する。時刻ｔ２１は、例えば、時刻ｔ２２より先に到来する。このケースは、例えば、電圧ＶＣＬＡＭＰ１３と電圧ＶＣＬＡＭＰ１２との差が大きい場合に起こり得る。図１５は、そのようなケースを示す。
【0144】
閾値電圧Ｖｔｈの到達によって選択スイッチング素子ＳＥｓがオンし、時刻ｔ２１からセル電流ＩＣＥＬＬが上昇する。
【0145】
時刻ｔ１１において、信号ＶＥＮ１３がハイレベルとされることに基づいて、選択ビット線ＢＬｓへの電圧の印加は停止する。
【0146】
セル電流ＩＣＥＬＬは、時刻ｔ２１から上昇し続け、時刻ｔ２５において、Ｐ書込み電流Ｉｗｐに達する。
【0147】
ここまで、図１４及び図１５を参照してＰ書込みの例について記述された。ＡＰ書込みの場合、信号ＷＥＮＰがハイレベルに維持され、信号ＳＥＮ２がローレベルに維持される。そして、信号ＶＥＮ１１、信号ＶＥＮ１２、及び信号ＶＥＮ１３が、ハイレベルに維持されるとともに、信号ＳＥＮ２についての記述が信号ＳＥＮ１に当てはまり、信号ＷＥＮＰについての記述が信号ＷＥＮＡＰに当てはまる。さらに、信号ＶＥＮ１１、信号ＶＥＮ１２、及び信号ＶＥＮ１３についての記述が、それぞれ、信号ＶＥＮ２１、信号ＶＥＮ２２、及び信号ＶＥＮ２３に当てはまる。
【0148】
３．３．利点
第３実施形態の記憶装置１ｃは、第１実施形態と同じく、選択ビット線ＢＬｓを、電位ＶＵＳＥＬから、最初、電圧及び電流の両方によって充電し、その後、電流によって充電する。よって、第１実施形態と同じ利点を得られる。
第３実施形態の記憶装置１ｃは、第１実施形態と同じく、選択ビット線ＢＬｓを、電位ＶＵＳＥＬから、最初、電圧及び電流の両方によって充電し、その後、電流によって充電する。よって、第１実施形態と同じ利点を得られる。
【0149】
また、第３実施形態の記憶装置１ｃは、選択ビット線ＢＬｓを、選択メモリセルＭＣｓのロウ／カラム選択回路からの合計距離に基づく大きさの電圧ＶＣＬＡＭＰ１１、ＶＣＬＡＭＰ１２、又はＶＣＬＡＭＰ１３で充電する。記憶装置１ｃは、選択メモリセルＭＣｓがより大きい合計距離に位置する場合、より大きい電圧ＶＣＬＡＭＰで選択ビット線ＢＬｓを充電する。このため、より大きい合計距離に位置する選択メモリセルＭＣｓへのデータ書込みであっても、ビット線電位ＶＢＬは素早く上昇する。よって、ロウ／カラム選択回路から選択メモリセルＭＣｓまでの合計距離が大きい選択メモリセルＭＣｓへのデータ書込みも短時間で完了することができる。
【0150】
一方、記憶装置１ｃは、選択メモリセルＭＣｓがより小さい合計距離に位置する場合、より小さい電圧ＶＣＬＡＭＰで選択ビット線ＢＬｓを充電する。このため、より小さい合計距離に位置する選択メモリセルＭＣｓへのデータ書込みであるにもかかわらず、選択メモリセルＭＣｓに大きな電圧が印加されることが抑制される。このことは、選択メモリセルＭＣｓへの過剰な電圧の印加によって選択メモリセルＭＣｓが破壊されることを抑制する。
【0151】
４．第４実施形態
第４実施形態は、メモリセルＭＣへの電圧の印加の期間に関する。
第４実施形態は、メモリセルＭＣへの電圧の印加の期間に関する。
【0152】
４．１．構成
図１６は、第４実施形態の記憶装置１ｄの書込み回路１６ｄの構成要素及び構成要素の接続を示す。図１６に示されるように、書込み回路１６ｄは、第１実施形態の書込み回路１６の電圧回路ＣＶ１及びＣＶ２に代えて、電圧回路ＣＶ３１及びＣＶ３２を含む。
図１６は、第４実施形態の記憶装置１ｄの書込み回路１６ｄの構成要素及び構成要素の接続を示す。図１６に示されるように、書込み回路１６ｄは、第１実施形態の書込み回路１６の電圧回路ＣＶ１及びＣＶ２に代えて、電圧回路ＣＶ３１及びＣＶ３２を含む。
【0153】
電圧回路ＣＶ３１は、ｎ型のＭＯＳＦＥＴ ＴＮ１１を含み、電圧ＶＣＬＡＭＰ３１からトランジスタＴＮ１１の閾値電圧Ｖｔｈｎ分だけ低い電圧を供給する。電圧ＶＣＬＡＭＰ３１は、一定の大きさを有し、スイッチング素子ＳＥの閾値電圧Ｖｔｈより低くてもよいし、閾値電圧Ｖｔｈと同じであってもよいし、閾値電圧Ｖｔｈより高くてもよい。電圧ＶＣＬＡＭＰ３１は、例えば、電圧生成回路１８から供給される。電圧回路ＣＶ３１は、グローバルビット線ＧＢＬと接続されており、グローバルビット線ＧＢＬに電圧を供給する。電圧回路ＣＶ３１は、信号ＶＥＮ３１を受け取り、信号ＶＥＮ３１に基づくタイミングで電圧をグローバルビット線ＧＢＬに供給する。電圧回路ＣＶ３１は、電圧回路ＣＶ１と同じ構成要素を含み、一方、電圧回路ＣＶ３１は、電圧回路ＣＶ１と異なる電圧を受ける。すなわち、トランジスタＴＮ１１は、ゲートにおいて、電圧ＶＣＬＡＭＰ３１を受ける。トランジスタＴＰ１１は、ゲートにおいて信号ＶＥＮ３１を受け取る。
【0154】
電圧回路ＣＶ３２は、ｎ型のＭＯＳＦＥＴ ＴＮ２１を含み、電圧ＶＣＬＡＭＰ３１からトランジスタＴＮ２１の閾値電圧Ｖｔｈｎ分だけ低い電圧を供給する。電圧回路ＣＶ３２は、グローバルワード線ＧＷＬと接続されており、グローバルワード線ＧＷＬに電圧を供給する。電圧回路ＣＶ３２は、信号ＶＥＮ３２を受け取り、信号ＶＥＮ３２に基づくタイミングで電圧をグローバルワード線ＧＷＬに供給する。電圧回路ＣＶ３２は、電圧回路ＣＶ２と同じ構成要素を含み、一方、電圧回路ＣＶ３２は、電圧回路ＣＶ２と異なる電圧を受ける。すなわち、トランジスタＴＮ２１は、ゲートにおいて、電圧ＶＣＬＡＭＰ３１を受ける。トランジスタＴＰ２１は、ゲートにおいて信号ＶＥＮ３２を受け取る。
【0155】
書込み制御回路１６１ｄは、信号ＶＥＮ３１、ＶＥＮ３２、ＤＥＮ１、ＤＥＮ２、ＷＥＮＡＰ、ＷＥＮＰ、ＳＥＮ１、及びＳＥＮ２を出力する。
【0156】
４．２．動作
図１７は、第４実施形態の記憶装置の幾つかの信号の電位を時間に沿って示す。図１７は、Ｐ書込みのケースを示す。図１７は、“Ｎｅａｒ”ケース、“Ｍｉｄｄｌｅ”ケース、及び“Ｆａｒ”ケースを示す。Ｐ書込みの間、信号ＷＥＮＡＰはハイレベルに維持され、これにより、電流回路ＣＩ２はディセーブルに維持されている。Ｐ書込みの間、信号ＳＥＮ１はローレベルに維持され、これにより、シンク回路ＳＮ１はディセーブルに維持されている。Ｐ書込みの間、信号ＶＥＮ３２はハイレベルに維持され、これにより、電圧回路ＣＶ３２はディセーブルに維持されている。
図１７は、第４実施形態の記憶装置の幾つかの信号の電位を時間に沿って示す。図１７は、Ｐ書込みのケースを示す。図１７は、“Ｎｅａｒ”ケース、“Ｍｉｄｄｌｅ”ケース、及び“Ｆａｒ”ケースを示す。Ｐ書込みの間、信号ＷＥＮＡＰはハイレベルに維持され、これにより、電流回路ＣＩ２はディセーブルに維持されている。Ｐ書込みの間、信号ＳＥＮ１はローレベルに維持され、これにより、シンク回路ＳＮ１はディセーブルに維持されている。Ｐ書込みの間、信号ＶＥＮ３２はハイレベルに維持され、これにより、電圧回路ＣＶ３２はディセーブルに維持されている。
【0157】
信号ＤＥＮ１、ＤＥＮ２、及びＳＥＮ２については、第１実施形態（図７）と同じである。信号ＤＥＮ１、ＤＥＮ２、及びＳＥＮ２の変化は、“Ｎｅａｒ”ケース、“Ｍｉｄｄｌｅ”ケース、“Ｆａｒ”ケースにおいて共通である。
【0158】
図１７に示される期間の開始の時点で各信号及び配線の電位並びに電流は、以下の大きさを有する。信号ＶＥＮ３１は、“Ｎｅａｒ”ケース、“Ｍｉｄｄｌｅ”ケース、“Ｆａｒ”ケースのいずれにおいても、ハイレベルを有する。よって、電圧回路ＣＶ３１は、ディセーブルとされている。信号ＷＥＮＰは、“Ｎｅａｒ”ケース、“Ｍｉｄｄｌｅ”ケース、“Ｆａｒ”ケースのいずれにおいても、ハイレベルを有する。よって、電流回路ＣＩ１は、ディセーブルとされている。信号ＤＥＮ１及びＤＥＮ２がハイレベルを有することに基づいて、ドライバ回路ＤＶ１及びＤＶ２は、イネーブルとされている。信号ＳＥＮ２がローレベルを有することに基づいて、シンク回路ＳＮ２は、ディセーブルとされている。ドライバ回路ＤＶ１がイネーブルであることに基づいて、ビット線電位ＶＢＬは、電位ＶＵＳＥＬを有する。ドライバ回路ＤＶ２がイネーブルであることに基づいて、ワード線電位ＶＷＬは、電位ＶＵＳＥＬを有する。ビット線電位ＶＢＬ及びワード線電位ＶＷＬが電位ＶＵＳＥＬであることに基づいて、選択スイッチング素子ＳＥｓはオフしており、選択メモリセルＭＣｓを流れるセル電流ＩＣＥＬＬはゼロである。
【0159】
まず、“Ｎｅａｒ”ケースについて記述される。
【0160】
時刻ｔ０において、信号ＶＥＮ３１がローレベルとされることに基づいて、電圧回路ＣＶ３１は選択ビット線ＢＬｓに電圧（ＶＣＬＡＭＰ３１－Ｖｔｈｎ）を印加する。また、時刻ｔ０において、信号ＷＥＮＰがローレベルとされることに基づいて、電流回路ＣＩ１は、選択ビット線ＢＬｓに電流を供給する。電圧回路ＣＶ３１による電圧の印加及び電流回路ＣＩ１による電流の供給により、ビット線電位ＶＢＬは上昇する。
【0161】
時刻ｔ３１において、信号ＶＥＮ３１がハイレベルとされる。これにより、電圧回路ＣＶ３１は、ディセーブルとされる。時刻ｔ３１は、ビット線電位ＶＢＬとワード線電位ＶＷＬとの差がスイッチング素子ＳＥの閾値電圧Ｖｔｈに達し、Ｐ書込み電流Ｉｗｐを流す電圧を超過する前、すなわち、後述の時刻ｔ３７よりも前に到来する。すなわち、電圧回路ＣＶ３１のディセーブル化は、ビット線電位ＶＢＬとワード線電位ＶＷＬとの差が選択スイッチング素子ＳＥｓの閾値電圧Ｖｔｈに到達し、Ｐ書込み電流Ｉｗｐを流す電圧を超過する前に行われる。時刻ｔ３１は、例えば、“Ｎｅａｒ”グループに属するメモリセルＭＣのうちで、ロウ／カラム選択回路から最小の合計距離に位置するメモリセルＭＣへのデータ書込みの間にビット線電位ＶＢＬとワード線電位ＶＷＬとの差がスイッチング素子ＳＥの閾値電圧Ｖｔｈに達するタイミングの前に設定される。
【0162】
ビット線電位ＶＢＬとワード線電位ＶＷＬとの差は、時刻ｔ３２においてスイッチング素子ＳＥの閾値電圧Ｖｔｈに達する。これにより、選択スイッチング素子ＳＥｓがオンし、時刻ｔ３２から、セル電流ＩＣＥＬＬが上昇する。セル電流ＩＣＥＬＬは、時刻ｔ３７において、Ｐ書込み電流Ｉｗｐに達する
時刻ｔ４において、信号ＷＥＮＰ及びＳＥＮ２がローレベルとされるとともに信号ＤＥＮ１及びＤＥＮ２がハイレベルとされることに基づいて、ビット線電位ＶＢＬ及びワード線電位ＶＷＬは、電位ＶＵＳＥＬとなる。これにより、セル電流ＩＣＥＬＬは０になる。
時刻ｔ４において、信号ＷＥＮＰ及びＳＥＮ２がローレベルとされるとともに信号ＤＥＮ１及びＤＥＮ２がハイレベルとされることに基づいて、ビット線電位ＶＢＬ及びワード線電位ＶＷＬは、電位ＶＵＳＥＬとなる。これにより、セル電流ＩＣＥＬＬは０になる。
【0163】
次に、“Ｍｉｄｄｌｅ”ケースについて記述される。
【0164】
時刻ｔ３３において、信号ＶＥＮ３１がハイレベルとされる。これにより、電圧回路ＣＶ３１は、ディセーブルとされる。時刻ｔ３３は、時刻ｔ３１より後に到来する。このため、“Ｍｉｄｄｌｅ”グループの選択メモリセルＭＣｓは、“Ｎｅａｒ”グループの選択メモリセルＭＣｓが電圧回路ＣＶ３１の電圧を受ける時間よりも長い時間に亘って、電圧回路ＣＶ３１の電圧を受ける。例えば、時刻ｔ３３は、ビット線電位ＶＢＬとワード線電位ＶＷＬとの差がスイッチング素子ＳＥの閾値電圧Ｖｔｈに達しＰ書込み電流Ｉｗｐを流す電圧を超過する前、すなわち、後述の時刻ｔ３８よりも前に到来する。時刻ｔ３３は、例えば、“Ｍｉｄｄｌｅ”グループに属するメモリセルＭＣのうちで、ロウ／カラム選択回路から最小の合計距離に位置するメモリセルＭＣへのデータ書込みの間にビット線電位ＶＢＬとワード線電位ＶＷＬとの差がスイッチング素子ＳＥの閾値電圧Ｖｔｈに達するタイミングと同程度又はその直前に設定される。
【0165】
時刻ｔ３３は、時刻ｔ３１の後に到来する。すなわち、“Ｍｉｄｄｌｅ”ケースでは、電圧回路ＣＶ３１のディセーブル化は、“Ｎｅａｒ”ケースで行われる時刻より後で行われる。すなわち、“Ｍｉｄｄｌｅ”ケースでは、電圧回路ＣＶ３１は、“Ｎｅａｒ”ケースでの電圧回路ＣＶ３１による電圧の印加の期間よりも長い期間に亘って電圧を印加、すなわち選択ビット線ＢＬｓを充電する。
【0166】
ビット線電位ＶＢＬとワード線電位ＶＷＬとの差は、時刻ｔ３４においてスイッチング素子ＳＥの閾値電圧Ｖｔｈに達する。これにより、選択スイッチング素子ＳＥｓがオンし、時刻ｔ３４から、セル電流ＩＣＥＬＬが上昇する。セル電流ＩＣＥＬＬは、時刻ｔ３８において、Ｐ書込み電流Ｉｗｐに達する。
【0167】
次に、“Ｆａｒ”ケースについて記述される。
【0168】
時刻ｔ３５において、信号ＶＥＮ３１がハイレベルとされる。これにより、電圧回路ＣＶ３１は、ディセーブルとされる。時刻ｔ３５は、時刻ｔ３３より後に到来する。このため、“Ｆａｒ”グループの選択メモリセルＭＣｓは、“Ｍｉｄｄｌｅ”グループの選択メモリセルＭＣｓが電圧回路ＣＶ３１の電圧を受ける時間よりも長い時間に亘って、電圧回路ＣＶ３１の電圧を受ける。例えば、時刻ｔ３５は、ビット線電位ＶＢＬとワード線電位ＶＷＬとの差がスイッチング素子ＳＥのスイッチング素子の閾値電圧Ｖｔｈに達し、Ｐ書込み電流Iｗｐを流す電圧を超過する前、すなわち、後述の時刻ｔ３９より前に到来する。時刻ｔ３５は、例えば、“Ｆａｒ”グループに属するメモリセルＭＣのうちで、ロウ／カラム選択回路から最小の合計距離に位置するメモリセルＭＣへのデータ書込みの間にビット線電位ＶＢＬとワード線電位ＶＷＬとの差がスイッチング素子ＳＥの閾値電圧Ｖｔｈに達するタイミングの後に設定される。
【0169】
時刻ｔ３５は、時刻ｔ３３の後に到来する。すなわち、“Ｆａｒ”ケースでは、電圧回路ＣＶ３１のディセーブル化は、“Ｍｉｄｄｌｅ”ケースで行われる時刻より後で行われる。“Ｆａｒ”ケースでは、電圧回路ＣＶ３１は、“Ｍｉｄｄｌｅ”ケースでの電圧回路ＣＶ３１による電圧の印加の期間よりも長い期間に亘って電圧を印加、すなわち選択ビット線ＢＬｓを充電する。
【0170】
ビット線電位ＶＢＬとワード線電位ＶＷＬとの差は、時刻ｔ３６においてスイッチング素子ＳＥの閾値電圧Ｖｔｈに達する。これにより、選択スイッチング素子ＳＥｓがオンし、時刻ｔ３６から、セル電流ＩＣＥＬＬが上昇する。セル電流ＩＣＥＬＬは、時刻ｔ３９において、Ｐ書込み電流Ｉｗｐに達する。
【0171】
ここまで、図１７を参照してＰ書込みの例について記述された。ＡＰ書込みの場合、信号ＷＥＮＰがハイレベルに維持され、信号ＳＥＮ２がローレベルに維持される。そして、信号ＶＥＮ３１がハイレベルに維持されるとともに、信号ＳＥＮ２についての記述が信号ＳＥＮ１に当てはまり、信号ＷＥＮＰについての記述が信号ＷＥＮＡＰに当てはまる。さらに、信号ＶＥＮ３１についての記述が、信号ＶＥＮ３２に当てはまる。
【0172】
４．３．利点
第４実施形態の記憶装置１ｄは、第１実施形態と同じく、選択ビット線ＢＬｓを、最初、電圧及び電流の両方によって充電し、その後、電流によって充電する。よって、第１実施形態と同じ利点を得られる。
第４実施形態の記憶装置１ｄは、第１実施形態と同じく、選択ビット線ＢＬｓを、最初、電圧及び電流の両方によって充電し、その後、電流によって充電する。よって、第１実施形態と同じ利点を得られる。
【0173】
また、第４実施形態の記憶装置１ｄは、選択ビット線ＢＬｓを、電位ＶＵＳＥＬから、ロウ／カラム選択回路から選択メモリセルＭＣｓまでの合計距離に基づく期間に亘って充電する。記憶装置１ｄは、選択メモリセルＭＣｓがより大きい合計距離に位置する場合、より長い期間に亘って選択ビット線ＢＬｓを充電する。このため、より大きい合計距離に位置する選択メモリセルＭＣｓへのデータ書込みであっても、ビット線電位ＶＢＬは素早く上昇する。よって、書込み回路１６ｄから選択メモリセルＭＣｓまでの合計距離が大きい選択メモリセルＭＣｓへのデータ書込みも短時間で完了することができる。
【0174】
一方、書込み回路１６ｄは、選択メモリセルＭＣｓがより小さい合計距離に位置する場合、より短い期間に亘って選択ビット線ＢＬｓを充電する。このため、より小さい合計距離に位置する選択メモリセルＭＣｓへのデータ書込みであるにもかかわらず、選択メモリセルＭＣｓに大きな電圧が印加されることが抑制される。このことは、選択メモリセルＭＣｓへの過剰な電圧の印加によって、選択メモリセルＭＣｓが破壊されることを抑制できる。
【0175】
５．第５実施形態
第５実施形態は、データ書込みの間の電圧の供給の点で第１実施形態と異なる。
第５実施形態は、データ書込みの間の電圧の供給の点で第１実施形態と異なる。
【0176】
５．１．構成
図１８は、第５実施形態の記憶装置１ｅの書込み回路１６ｅの構成要素及び構成要素の接続を示す。図１８に示されるように、記憶装置１ｅは、第１実施形態（図６を参照）の書込み回路１６に含まれる構成要素のうち、電圧回路ＣＶ１及びＣＶ２以外の構成要素を含む。書込み制御回路１６１ｅは、第１実施形態の書込み制御回路１６１と異なる動作を行い、後述される動作を行う。
図１８は、第５実施形態の記憶装置１ｅの書込み回路１６ｅの構成要素及び構成要素の接続を示す。図１８に示されるように、記憶装置１ｅは、第１実施形態（図６を参照）の書込み回路１６に含まれる構成要素のうち、電圧回路ＣＶ１及びＣＶ２以外の構成要素を含む。書込み制御回路１６１ｅは、第１実施形態の書込み制御回路１６１と異なる動作を行い、後述される動作を行う。
【0177】
５．２．動作
図１９は、第５実施形態の記憶装置１ｅの幾つかの要素の電位及び電流を時間に沿って示す。図１９は、Ｐ書込みのケースを示す。Ｐ書込みの間、信号ＷＥＮＡＰはハイレベルに維持され、これにより、電流回路ＣＩ２はディセーブルに維持されている。Ｐ書込みの間、信号ＳＥＮ１はローレベルに維持され、これにより、シンク回路ＳＮ１はディセーブルに維持されている。
図１９は、第５実施形態の記憶装置１ｅの幾つかの要素の電位及び電流を時間に沿って示す。図１９は、Ｐ書込みのケースを示す。Ｐ書込みの間、信号ＷＥＮＡＰはハイレベルに維持され、これにより、電流回路ＣＩ２はディセーブルに維持されている。Ｐ書込みの間、信号ＳＥＮ１はローレベルに維持され、これにより、シンク回路ＳＮ１はディセーブルに維持されている。
【0178】
図１９に示される期間の開始の時点で各信号及び配線の電位並びに電流は、以下の通りである。信号ＷＥＮＰは、ハイレベルを有し、よって、電流回路ＣＩ１は、電流を供給していない。信号ＤＥＮ１及びＤＥＮ２は、ハイレベルを有し、よって、ドライバ回路ＤＶ１及びＤＶ２は、電圧を供給している。信号ＳＥＮ２は、ローレベルを有し、よって、シンク回路ＳＮ２は、電圧を供給していない。
【0179】
時刻ｔ４０において、信号ＤＥＮ１及びＤＥＮ２がローレベルとされる。これにより、選択ビット線ＢＬｓ及び選択ワード線ＷＬｓへのドライバ回路ＤＶ１及びＤＶ２による電圧の印加は停止する。時刻ｔ４０において、信号ＷＥＮＰがローレベルとされる。これにより、電流回路ＣＩ１はイネーブルとされ、ビット線電位ＶＢＬは上昇する。一方、時刻ｔ４０において、信号ＳＥＮ２はローレベルを維持している。よって、シンク回路ＳＮ２はディセーブルとされている。このため、ワード線電位ＶＷＬは、電位ＶＵＳＥＬである。
【0180】
時刻ｔ４１において、信号ＳＥＮ２がハイレベルとされる。これにより、シンク回路ＳＮ２はイネーブルとされ、選択ワード線ＷＬｓの電位は下降する。
【0181】
ビット線電位ＶＢＬとワード線電位ＶＷＬとの差は、時刻ｔ４２においてスイッチング素子ＳＥの閾値電圧Ｖｔｈに達する。これにより、選択スイッチング素子ＳＥｓがオンする。このとき、ビット線電位ＶＢＬは、或る大きさの電位Ｖｏｎを有する。
【0182】
選択スイッチング素子ＳＥｓのオンにより、時刻ｔ４２から、セル電流ＩＣＥＬＬが上昇する。セル電流ＩＣＥＬＬは、時刻ｔ４３において、Ｐ書込み電流Ｉｗｐに達する
時刻ｔ４４において、信号ＳＥＮ２がローレベルとされるとともに信号ＷＥＮＰ、ＤＥＮ１、及びＤＥＮ２がハイレベルとされる。これにより、ビット線電位ＶＢＬ及びワード線電位ＶＷＬは、電位ＶＵＳＥＬとなる。このため、セル電流ＩＣＥＬＬは０になる。
時刻ｔ４４において、信号ＳＥＮ２がローレベルとされるとともに信号ＷＥＮＰ、ＤＥＮ１、及びＤＥＮ２がハイレベルとされる。これにより、ビット線電位ＶＢＬ及びワード線電位ＶＷＬは、電位ＶＵＳＥＬとなる。このため、セル電流ＩＣＥＬＬは０になる。
【0183】
ここまで、図１９を参照してＰ書込みの例について記述された。ＡＰ書込みの場合、信号ＷＥＮＰがハイレベルに維持され、信号ＳＥＮ２がローレベルに維持される。そして、信号ＳＥＮ２についての記述が信号ＳＥＮ１に当てはまり、信号ＷＥＮＰについての記述が信号ＷＥＮＡＰに当てはまる。
【0184】
５．３．利点
第５実施形態の記憶装置１ｅは、以下に記述されるように、短い時間でデータを書き込める。
第５実施形態の記憶装置１ｅは、以下に記述されるように、短い時間でデータを書き込める。
【0185】
図２０を参照して、参考用の記憶装置について記述される。参考用の記憶装置における要素のうち、記憶装置１ｅの要素に相当するとともに記憶装置１ｅの要素と異なる要素は、その参照符号の末尾に「Ｒ」を付されている。図２０は、書込み回路から比較的遠い位置の（例えば、“Ｍｉｄｄｌｅ”グループに属する）選択メモリセルについて示す。
【0186】
時刻ｔ４０において、信号ＤＥＮ２Ｒがローレベルとされるとともに、信号ＳＥＮ２Ｒがハイレベルとされる。これにより、時刻ｔ４０から、ワード線電位ＶＷＬＲは低下する。ビット線電位ＶＢＬＲとワード線電位ＶＷＬＲとの差は、時刻ｔ４２Ｒにおいて、スイッチング素子ＳＥの閾値電圧Ｖｔｈに達する。このとき、ビット線電位ＶＢＬＲは、或る大きさの電位ＶｏｎＲを有する。時刻ｔ４２Ｒは、第５実施形態においてビット線電位ＶＢＬＲとワード線電位ＶＷＬとの差がスイッチング素子ＳＥの閾値電圧Ｖｔｈに達する時刻ｔ４２より先に到来する。
【0187】
時刻ｔ４２Ｒにおいて選択メモリセルＭＣｓＲのスイッチング素子ＳＥがオンすることに基づいて、時刻ｔ４２Ｒから、セル電流ＩＣＥＬＬＲが上昇する。しかしながら、時刻ｔ４２Ｒにおいて、選択メモリセルＭＣｓＲに電流を供給する能力の大きな要因である高い方の電位、すなわち、ビット線電位ＶＢＬＲは電位ＶｏｎＲであり、電位ＶｏｎＲは低い。このため、セル電流ＩＣＥＬＬＲの大きさは、最初、急上昇するものの、急上昇の期間は短く、さらに、急上昇後は緩やかにしか上昇しない。そして、セル電流ＩＣＥＬＬＲは、時刻ｔ４３Ｒにおいて、Ｐ書込み電流Ｉｗｐに達する。時刻ｔ４０から時刻ｔ４３Ｒまでの期間Ｔｏｎは長い。選択メモリセルが書込み回路からより遠いと、期間Ｔｏｎはより長い。
【0188】
図２０に示される動作であっても、選択メモリセルが書込み回路に近ければ、時刻ｔ４３Ｒはより早く到来する。しかしながら、一般に、記憶装置では、選択メモリセルの位置によらずにＰ書込み電流Ｉｗｐが供給されることを保証するために、最も遅くＰ書込み電流Ｉｗｐに達するメモリセルに合わせて設計される。具体的には、動作のタイミング（例えば、セル電流ＩＣＥＬＬがＰ書込み電流Ｉｗｐに達してからセル電流ＩＣＥＬＬが０にされるまで（時刻ｔ４４）の期間）が設定される。このため、期間Ｔｏｎは短いことが望まれる。
【0189】
第５実施形態の記憶装置１ｅは、データ書込みの間、ビット線電位ＶＢＬを電位ＶＵＳＥＬから上昇させ始めた後に、ワード線電位ＶＷＬを電位ＶＵＳＥＬから下降させ始める。このため、ビット線電位ＶＢＬとワード線電位ＶＷＬがスイッチング素子ＳＷの閾値電圧Ｖｔｈに達する時刻ｔ４２での選択ビット線ＢＬｓの電位Ｖｏｎは、参考用の記憶装置でビット線電位ＶＢＬＲとワード線電位ＶＷＬＲが閾値電圧Ｖｔｈに達する時刻ｔ４２Ｒでの選択ビット線ＢＬｓＲの電位ＶｏｎＲより高い。このため、図１９に示されるように、セル電流ＩＣＥＬＬは素早くＰ書込み電流Ｉｗｐに達する。記憶装置１ｅでの期間Ｔｏｎ（時刻ｔ４０から時刻ｔ４２）は、参考用の記憶装置での期間Ｔｏｎ（時刻ｔ４０から時刻ｔ４２Ｒ）より長い。しかしながら、記憶装置１ｅでの時刻ｔ４０からセル電流ＩＣＥＬＬがＰ書込み電流Ｉｗｐに達する時刻ｔ４３までの期間Ｔｗは、参考用の記憶装置での期間Ｔｗ（時刻ｔ４０から時刻ｔ４３Ｒ）より短い。よって、記憶装置１ｅは、短い期間でデータ書込みを完了することができる。
【0190】
６．第６実施形態
第６実施形態は、第５実施形態に基づき、選択メモリセルＭＣｓが属するグループに基づく制御が行われる。
第６実施形態は、第５実施形態に基づき、選択メモリセルＭＣｓが属するグループに基づく制御が行われる。
【0191】
６．１．構成
第６実施形態の記憶装置１ｆの書込み回路１６ｆの構成要素及び構成要素の接続は、第５実施形態（図１８）と同じである。ただし、第６実施形態の書込み制御回路１６１ｆは、第５実施形態の書込み制御回路１６１ｅの動作と異なる動作を行う。
第６実施形態の記憶装置１ｆの書込み回路１６ｆの構成要素及び構成要素の接続は、第５実施形態（図１８）と同じである。ただし、第６実施形態の書込み制御回路１６１ｆは、第５実施形態の書込み制御回路１６１ｅの動作と異なる動作を行う。
【0192】
６．２．動作
図２１は、第６実施形態の記憶装置１ｆの幾つかの要素の電位及び電流を時間に沿って示す。図２１は、Ｐ書込みのケースを示す。図２１は、“Ｎｅａｒ”ケース、“Ｍｉｄｄｌｅ”ケース、“Ｆａｒ”ケースを示す。信号ＤＥＮ１については、第５実施形態（図１９）と同じである。Ｐ書込みの間、信号ＷＥＮＡＰはハイレベルに維持され、これにより、電流回路ＣＩ２はディセーブルに維持されている。Ｐ書込みの間、信号ＳＥＮ１はローレベルに維持され、これにより、シンク回路ＳＮ１はディセーブルに維持されている。
図２１は、第６実施形態の記憶装置１ｆの幾つかの要素の電位及び電流を時間に沿って示す。図２１は、Ｐ書込みのケースを示す。図２１は、“Ｎｅａｒ”ケース、“Ｍｉｄｄｌｅ”ケース、“Ｆａｒ”ケースを示す。信号ＤＥＮ１については、第５実施形態（図１９）と同じである。Ｐ書込みの間、信号ＷＥＮＡＰはハイレベルに維持され、これにより、電流回路ＣＩ２はディセーブルに維持されている。Ｐ書込みの間、信号ＳＥＮ１はローレベルに維持され、これにより、シンク回路ＳＮ１はディセーブルに維持されている。
【0193】
図２１に示される期間の開始の時点で各信号及び配線の電位並びに電流は、以下の通りである。信号ＷＥＮＰは、ハイレベルを有し、よって、電流回路ＣＩ１は、電流を供給していない。信号ＤＥＮ１及びＤＥＮ２は、ハイレベルを有し、よって、ドライバ回路ＤＶ１及びＤＶ２は、電圧を供給している。信号ＳＥＮ２は、“Ｎｅａｒ”ケース、“Ｍｉｄｄｌｅ”ケース、“Ｆａｒ”ケースのいずれにおいてもローレベルを有し、よって、シンク回路ＳＮ２は、電圧を供給していない。
【0194】
まず、“Ｎｅａｒ”ケースについて記述される。
【0195】
時刻ｔ４０において、信号ＷＥＮＰがローレベルとされる。これにより、電流回路ＣＩ１は、イネーブルとされ、選択ビット線ＢＬｓに電流を供給する。時刻ｔ４０において、信号ＤＥＮ２がローレベルとされる。これにより、ドライバ回路ＤＶ２は、ディセーブルとされる。また、時刻ｔ４０において、信号ＳＥＮ２がハイレベルとされる。これにより、シンク回路ＳＮ２はイネーブルとされる。
【0196】
時刻ｔ４４において、信号ＷＥＮＰがハイレベルとされる。これにより、電流回路ＣＩ１は、ディセーブルとされる。時刻ｔ４４において、信号ＳＥＮ２がローレベルとされる。これにより、シンク回路ＳＮ２は、ディセーブルとされる。時刻ｔ４４において、信号ＤＥＮ１及びＤＥＮ２がハイレベルとされる。これにより、ドライバ回路ＤＶ１及びＤＶ２は、イネーブルとされる。
【0197】
次に、“Ｍｉｄｄｌｅ”ケースについて記述される。
【0198】
時刻ｔ４０において、信号ＤＥＮ２はハイレベルを維持する。よって、ドライバ回路ＤＶ２は電圧を供給している。時刻ｔ４０において、信号ＳＥＮ２は、ローレベルを維持する。よって、シンク回路ＳＮ２は、電圧を供給していない。
【0199】
時刻ｔ５１において、信号ＤＥＮ２がローレベルとされる。これにより、ドライバ回路ＤＶ２はディセーブルとされる。時刻ｔ５１において、信号ＳＥＮ２がハイレベルとされる。これにより、シンク回路ＳＮ２はイネーブルとされる。このように、ドライバ回路ＤＶ２のディセーブル化及びシンク回路ＳＮ２のイネーブル化は、“Ｍｉｄｄｌｅ”ケースにおいて“Ｎｅａｒ”ケースでのタイミングより遅いタイミングで起こる。
【0200】
時刻ｔ４４において、信号ＳＥＮ２がローレベルとされる。これにより、シンク回路ＳＮ２は、ディセーブルとされる。時刻ｔ４４において、信号ＤＥＮ２がハイレベルとされる。これにより、ドライバ回路ＤＶ２は、イネーブルとされる。
【0201】
次に、“Ｆａｒ”ケースについて記述される。
【0202】
時刻ｔ４０及びｔ５１において、信号ＤＥＮ２はハイレベルを維持する。よって、ドライバ回路ＤＶ２は電圧を供給している。時刻ｔ４０において、信号ＳＥＮ２は、ローレベルを維持する。よって、シンク回路ＳＮ２は、電圧を供給していない。
【0203】
時刻ｔ５２において、信号ＤＥＮ２がローレベルとされる。これにより、ドライバ回路ＤＶ２はディセーブルとされる。時刻ｔ５２において、信号ＳＥＮ２がハイレベルとされる。これにより、シンク回路ＳＮ２はイネーブルとされる。このように、ドライバ回路ＤＶ２のディセーブル化及びシンク回路ＳＮ２のイネーブル化は、“Ｆａｒ”ケースにおいて“Ｍｉｄｄｌｅ”ケースでのタイミングより遅いタイミングで起こる。
【0204】
時刻ｔ４４において、信号ＳＥＮ２がローレベルとされる。これにより、シンク回路ＳＮ２は、ディセーブルとされる。時刻ｔ４４において、信号ＤＥＮ２がハイレベルとされる。これにより、ドライバ回路ＤＶ２は、イネーブルとされる。
【0205】
図２２は、第６実施形態の記憶装置の幾つかの要素の電位及び電流を時間に沿って示す。図２２は、Ｐ書込みのケースを示し、“Ｎｅａｒ”ケース、“Ｍｉｄｄｌｅ”ケース、及び“Ｆａｒ”ケースを示す。Ｐ書込みの間、信号ＷＥＮＡＰはハイレベルに維持され、これにより、電流回路ＣＩ２はディセーブルに維持されている。Ｐ書込みの間、信号ＳＥＮ１はローレベルに維持され、これにより、シンク回路ＳＮ１はディセーブルに維持されている。
【0206】
まず、“Ｎｅａｒ”ケースについて記述される。
【0207】
時刻ｔ４０において、信号ＷＥＮＰがローレベルとされることに基づいて、電流回路ＣＩ１は、選択ビット線ＢＬｓに電流を供給する。これにより、ビット線電位ＶＢＬは上昇する。
【0208】
時刻ｔ４０において、信号ＳＥＮ２がハイレベルとされることに基づいて、シンク回路ＳＮ２は、選択ワード線ＷＬｓに電圧を印加する。これにより、ワード線電位ＶＷＬは下降する。
【0209】
ビット線電位ＶＢＬとワード線電位ＶＷＬとの差は、時刻ｔ６１においてスイッチング素子ＳＥの閾値電圧Ｖｔｈに達する。これにより、選択スイッチング素子ＳＥｓがオンする。このとき、ビット線電位ＶＢＬは、或る大きさの電位Ｖｏｎ＿ｎを有する。選択スイッチング素子ＳＥｓのオンにより、時刻ｔ６１から、セル電流ＩＣＥＬＬが上昇する。セル電流ＩＣＥＬＬは、時刻ｔ６４において、Ｐ書込み電流Ｉｗｐに達する。
【0210】
次に、“Ｍｉｄｄｌｅ”ケースについて記述される。
【0211】
時刻ｔ４０において、信号ＷＥＮＰがローレベルとされることに基づいて、電流回路ＣＩ１は、選択ビット線ＢＬｓに電流を供給する。これにより、ビット線電位ＶＢＬは上昇する。一方、“Ｎｅａｒ”ケースと異なり、時刻ｔ４０において、信号ＤＥＮ２はハイレベルを有し、信号ＳＥＮ２はローレベルを有する。よって、時刻ｔ４０において、ワード線電位ＶＷＬは、電位ＶＵＳＥＬを維持する。
【0212】
時刻ｔ５１において、信号ＳＥＮ２がハイレベルとされることに基づいて、シンク回路ＳＮ２は、選択ワード線ＷＬｓに電圧を印加する。これにより、ワード線電位ＶＷＬは下降する。このように、“Ｍｉｄｄｌｅ”ケースでは、“Ｎｅａｒ”ケースでのワード線電位ＶＷＬの下降が開始される時刻ｔ４０より後の時刻ｔ５１でワード線電位ＶＷＬの下降が開始される。
【0213】
ビット線電位ＶＢＬとワード線電位ＶＷＬとの差は、時刻ｔ６２においてスイッチング素子ＳＥの閾値電圧Ｖｔｈに達する。これにより、選択スイッチング素子ＳＥｓがオンする。このとき、ビット線電位ＶＢＬは、或る大きさの電位Ｖｏｎ＿ｍを有する。選択スイッチング素子ＳＥｓのオンにより、時刻ｔ６２から、セル電流ＩＣＥＬＬが上昇する。セル電流ＩＣＥＬＬは、時刻ｔ６５において、Ｐ書込み電流Ｉｗｐに達する。
【0214】
次に、“Ｆａｒ”ケースについて記述される。
【0215】
時刻ｔ４０において、信号ＷＥＮＰがローレベルとされることに基づいて、電流回路ＣＩ１は、選択ビット線ＢＬｓに電流を供給する。これにより、ビット線電位ＶＢＬは上昇する。一方、“Ｎｅａｒ”ケースと異なり、時刻ｔ４０において、信号ＤＥＮ２はハイレベルを有し、信号ＳＥＮ２はローレベルを有する。よって、時刻ｔ４０において、ワード線電位ＶＷＬは、電位ＶＵＳＥＬを維持する。また、“Ｍｉｄｄｌｅ”ケースと異なり、時刻ｔ５１において、信号ＤＥＮ２はハイレベルを有し、信号ＳＥＮ２はローレベルを有する。よって、時刻ｔ５１において、ワード線電位ＶＷＬは、電位ＶＵＳＥＬを維持する。
【0216】
時刻ｔ５２において、信号ＳＥＮ２がハイレベルとされることに基づいて、シンク回路ＳＮ２は、選択ワード線ＷＬｓに電圧を印加する。これにより、ワード線電位ＶＷＬは下降する。このように、“Ｆａｒ”ケースでは、“Ｍｉｄｄｌｅ”ケースでのワード線電位ＶＷＬの下降が開始される時刻ｔ５１より後の時刻ｔ５２でワード線電位ＶＷＬの下降が開始される。
【0217】
ビット線電位ＶＢＬとワード線電位ＶＷＬとの差は、時刻ｔ６３においてスイッチング素子ＳＥの閾値電圧Ｖｔｈに達する。これにより、選択スイッチング素子ＳＥｓがオンする。このとき、ビット線電位ＶＢＬは、或る大きさの電位Ｖｏｎ＿ｆを有する。選択スイッチング素子ＳＥｓのオンにより、時刻ｔ６３から、セル電流ＩＣＥＬＬが上昇する。セル電流ＩＣＥＬＬは、時刻ｔ６６において、Ｐ書込み電流Ｉｗｐに達する。
【0218】
ここまで、図２１及び図２２を参照してＰ書込みの例について記述された。ＡＰ書込みの場合、信号ＷＥＮＰがハイレベルに維持され、信号ＳＥＮ２がローレベルに維持される。そして、信号ＳＥＮ２についての記述が信号ＳＥＮ１に当てはまり、信号ＷＥＮＰについての記述が信号ＷＥＮＡＰに当てはまる。
【0219】
６．３．利点
第６実施形態の記憶装置１ｆは、第５実施形態と同じく、データ書込みの間、ビット線電位ＶＢＬを電位ＶＵＳＥＬから上昇させ始めた後に、ワード線電位ＶＷＬを電位ＶＵＳＥＬから下降させ始める。このため、第５実施形態と同じ利点を得られる。
第６実施形態の記憶装置１ｆは、第５実施形態と同じく、データ書込みの間、ビット線電位ＶＢＬを電位ＶＵＳＥＬから上昇させ始めた後に、ワード線電位ＶＷＬを電位ＶＵＳＥＬから下降させ始める。このため、第５実施形態と同じ利点を得られる。
【0220】
また、第６実施形態の記憶装置１ｆは、以下に記述されるように、短時間でデータ書込みを行えるとともに、メモリセルＭＣの破壊を抑制できる。
【0221】
ロウ／カラム選択回路から選択メモリセルＭＣｓへの合計距離がより大きいと、ロウ／カラム選択回路から選択メモリセルＭＣｓまでの電流経路の寄生抵抗及び寄生容量は大きい。寄生抵抗及び寄生容量がより大きいと、電流経路の充電に時間を要する。電流経路の充電に要する時間が長いと、選択スイッチング素子ＳＥｓに閾値電圧Ｖｔｈが印加されるときのビット線電位ＶＢＬは低い。このため、ロウ／カラム選択回路から選択メモリセルＭＣｓへの合計距離がより大きいほど、セル電流ＩＣＥＬＬの上昇はより緩やかであり、ひいては、セル電流ＩＣＥＬＬはＰ書込み電流Ｉｗｐに到達するのにより長い時間を要する。
【0222】
また、第６実施形態の記憶装置１ｆは、ビット線電位ＶＢＬの電位の上昇の開始から、ロウ／カラム選択回路から選択メモリセルＭＣｓまでの合計距離に基づく期間の経過後に、ワード線電位ＶＷＬの下降を開始する。このため、ロウ／カラム選択回路からより大きな合計距離に位置する選択メモリセルＭＣｓへのデータ書込みのとき、選択スイッチング素子ＳＥｓがオンする時点でビット線電位ＶＢＬはより高い。このため、より大きい合計距離の位置に位置する電流経路により大きな容量が寄生している選択メモリセルＭＣｓにより高いビット線電位ＶＢＬを印加することができる。よって、大きい合計距離に位置する選択メモリセルＭＣｓであっても、選択スイッチング素子ＳＥｓのオンから短い期間にＰ書込み電流Ｉｗｐを流し始めることができる。よって、大きい合計距離に位置する選択メモリセルＭＣｓにも短時間でデータ書込みを完了できる。
【0223】
図２３に示されるように、第６実施形態によれば、“Ｆａｒ”グループであっても、記憶装置１ｆでの期間Ｔｏｎは、参考用の記憶装置での期間Ｔｏｎより長い。図２３は、上部において、図２２の一部を示し、第６実施形態の“Ｆａｒ”ケースでのビット線電位ＶＢＬ、ワード線電位ＶＷＬ、及びセル電流ＩＣＥＬＬを示す。また、図２３は、下部において、参考用の記憶装置についてのビット線電位ＶＢＬＲ、ワード線電位ＶＷＬＲ、及びセル電流ＩＣＥＬＬＲを示す。参考用の記憶装置における要素のうち、記憶装置１ｆの要素に相当するとともに記憶装置１ｆの要素と異なる要素は、その参照符号の末尾に「Ｒ」を付されている。図２３は、書込み回路から遠い位置の（例えば、“Ｆａｒ”グループに属する）選択メモリセルＭＣｓについて示す。
【0224】
図２３に示されるように、ビット線電位ＶＢＬＲとワード線電位ＶＷＬＲとの差は、時刻ｔ６３Ｒにおいて、スイッチング素子ＳＥの閾値電圧Ｖｔｈに達する。このとき、ビット線電位ＶＢＬＲは、或る大きさの電位ＶｏｎＲを有する。電位ＶｏｎＲは、電位Ｖｏｎ＿ｆより低い。時刻ｔ６３Ｒは、記憶装置１ｆにおいてビット線電位ＶＢＬとワード線電位ＶＷＬとの差がスイッチング素子ＳＥの閾値電圧Ｖｔｈに達する時刻ｔ６３より先に到来する。しかしながら、セル電流ＩＣＥＬＬＲは、時刻ｔ６３Ｒから緩やかに上昇し、時刻ｔ６６Ｒにおいて、Ｐ書込み電流Ｉｗｐに到達する。時刻ｔ６６Ｒは、時刻ｔ６６より後に到来する。よって、記憶装置１ｆでの期間Ｔｗ（時刻ｔ４０から時刻ｔ６６までの期間）は、参考用の記憶装置での期間Ｔｗ（時刻ｔ４０から時刻ｔ６６Ｒまでの期間）より短い。
【0225】
また、第６実施形態の記憶装置１ｆは、ビット線電位ＶＢＬの電位の上昇の開始から、ロウ／カラム選択回路から選択メモリセルＭＣｓまでの合計距離に基づく期間の経過後に、ワード線電位ＶＷＬの下降を開始する。このため、ロウ／カラム選択回路からの合計距離が小さいにも関わらず、ワード線電位ＶＷＬの下降が遅く開始して、選択スイッチング素子ＳＥｓがオンする時点でビット線電位ＶＢＬが過剰な大きさになることが抑制される。このことは、過剰なセル電流ＩＣＥＬＬによって選択メモリセルＭＣｓが破壊されることを抑制する。
【0226】
本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0227】
１…記憶装置、１１…メモリセルアレイ、１２…入出力回路、１３…制御回路、１４…ロウ選択回路、１５…カラム選択回路、１６…書込み回路、１７…読出し回路、１８…電圧生成回路、ＭＣ…メモリセル、ＢＬ…ビット線、ＷＬ…ワード線、ＭＴＪ…ＭＴＪ素子、ＳＥ…スイッチング素子、ＧＷＬ…グローバルワード線、ＧＢＬ…グローバルビット線、
ＳＮ１…シンク回路、ＳＮ２…シンク回路、ＣＶ１…電圧回路
ＳＮ１…シンク回路、ＳＮ２…シンク回路、ＣＶ１…電圧回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
