特開 2024-135874 メモリシステムおよび方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024135874

(43)【公開日】2024-10-04

(54)【発明の名称】メモリシステムおよび方法

(51)【国際特許分類】

   G06F 11/10 20060101AFI20240927BHJP

   G11C 16/04 20060101ALI20240927BHJP

   G11C 16/08 20060101ALI20240927BHJP

   G11C 16/26 20060101ALI20240927BHJP

【ＦＩ】

G06F11/10 672

G11C16/04 170

G11C16/08 120

G11C16/26 100

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2023046769

(22)【出願日】2023-03-23

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】永嶋 宏和

(72)【発明者】

【氏名】小林 弘樹

【テーマコード（参考）】

5B225

【Ｆターム（参考）】

5B225BA02

5B225BA08

5B225BA19

5B225DA10

5B225EA05

5B225FA01

5B225FA02

(57)【要約】

【課題】最適化リード動作を効率よく実行することが可能なメモリシステムおよび方法を提供すること。
【解決手段】メモリシステムのコントローラは、複数の第１記憶領域に対し、順次かつ繰り返し、第１動作を実行する。第１動作は、複数の第１記憶領域のうちの一である第２記憶領域の各メモリセルのしきい値電圧と判定電圧との比較に基づき第１データを取得し、第１データのフェイルビットカウントを計算し、フェイルビットカウントが第１しきい値より大きい場合、第２動作を実行し、フェイルビットカウントが第１しきい値より小さい場合、前記第２動作をスキップする、動作である。第１データは第２記憶領域に格納されている第２データの一部である。第２動作は、第２データを取得し、第２データのフェイルビットカウントを計算し、第２データのフェイルビットカウントに基づいて判定電圧を更新する動作である。
【選択図】図１４

【特許請求の範囲】

【請求項1】

複数の第１記憶領域を備え、前記複数の第１記憶領域のそれぞれがワード線と前記ワード線に接続される複数のメモリセルとを備える、メモリと、
前記複数の第１記憶領域に対し、順次かつ繰り返し、第１動作を実行し、
前記第１動作は、前記複数の第１記憶領域のうちの一である第２記憶領域の各メモリセルのしきい値電圧と判定電圧との比較に基づき第１データを取得し、前記第１データは前記第２記憶領域に格納されている第２データの一部であり、前記第１データのフェイルビットカウントである第１フェイルビットカウントを計算し、前記第１フェイルビットカウントが第１しきい値より大きい場合、第２動作を実行し、前記第１フェイルビットカウントが前記第１しきい値より小さい場合、前記第２動作をスキップする、動作であり、
前記第２動作は、前記第２記憶領域の各メモリセルのしきい値電圧と前記判定電圧との比較に基づき前記第２データを取得し、前記第２データのフェイルビットカウントである第２フェイルビットカウントを計算し、前記第２フェイルビットカウントに基づいて前記判定電圧を更新する動作である、
コントローラと、
を備えるメモリシステム。

【請求項2】

前記複数のメモリセルのそれぞれは、複数ビットのデータを格納可能であり、
前記第１データは、前記複数ビットのうちの第１ビットのデータの群であり、
前記第２データは、前記複数ビットのデータの群である、
請求項１に記載のメモリシステム。

【請求項3】

前記複数の第１記憶領域のそれぞれに特性情報が関連付けられ、
前記コントローラは、前記第１動作において、前記第２記憶領域に関連付けられた前記特性情報に基づき前記第１しきい値を特定する、
請求項１に記載のメモリシステム。

【請求項4】

誤り訂正能力の設定が変更可能であり、前記複数の第１記憶領域にライトされるデータに対し誤り訂正符号化を行う誤り訂正回路を備え、
前記コントローラは、前記第１動作において、前記第２データに対する前記誤り訂正符号化にかかる前記誤り訂正能力の設定に基づき前記第１しきい値を特定する、
請求項１に記載のメモリシステム。

【請求項5】

誤り訂正能力の設定が変更可能であり、前記複数の第１記憶領域にライトされるデータに対し誤り訂正符号化を行う誤り訂正回路を備え、
前記複数の第１記憶領域のそれぞれに特性情報が関連付けられ、
前記コントローラは、前記第１動作において、前記第２記憶領域に関連付けられた前記特性情報と、前記第２データに対する前記誤り訂正符号化にかかる前記誤り訂正能力の設定と、に基づき前記第１しきい値を特定する、
請求項１に記載のメモリシステム。

【請求項6】

前記コントローラは、前記第２動作では、前記第２記憶領域から各メモリセルのしきい値電圧と前記判定電圧との比較に基づき前記複数ビットのうちの前記第１ビットを除く全ビットのデータの群をリードし、前記リードされた群と前記第１データとから前記第２データを取得する、
請求項２に記載のメモリシステム。

【請求項7】

前記コントローラは、前記第１データまたは前記第２データである第３データに対して誤り訂正を実行し、前記誤り訂正の前の前記第３データと、前記誤り訂正の後の前記第３データと、の比較に基づいて前記第３データのフェイルビットカウントを計算する、
請求項１に記載のメモリシステム。

【請求項8】

メモリを制御する方法であって、
前記メモリに具備される複数の第１記憶領域に対し、順次かつ繰り返し、第１動作を実行すること、を備え、
前記複数の第１記憶領域のそれぞれは、ワード線と前記ワード線に接続される複数のメモリセルとを備え、
前記第１動作は、前記複数の第１記憶領域のうちの一である第２記憶領域の各メモリセルのしきい値電圧と判定電圧との比較に基づき第１データを取得し、前記第１データは前記第２記憶領域に格納されている第２データの一部であり、前記第１データのフェイルビットカウントである第１フェイルビットカウントを計算し、前記第１フェイルビットカウントが第１しきい値より大きい場合、第２動作を実行し、前記第１フェイルビットカウントが前記第１しきい値より小さい場合、前記第２動作をスキップする、動作であり、
前記第２動作は、前記第２記憶領域の各メモリセルのしきい値電圧と前記判定電圧との比較に基づき前記第２データを取得し、前記第２データのフェイルビットカウントである第２フェイルビットカウントを計算し、前記第２フェイルビットカウントに基づいて前記判定電圧を更新する動作である、
方法。

【請求項9】

複数の第１記憶領域を備え、前記複数の第１記憶領域のそれぞれがワード線と前記ワード線に接続される複数のメモリセルとを備える、メモリと、
前記複数の第１記憶領域に対し、順次かつ繰り返し、第１動作を実行し、
前記第１動作は、前記複数の第１記憶領域のうちの一である第２記憶領域の各メモリセルのしきい値電圧と判定電圧との比較に基づき第１データを取得し、前記第１データは前記第２記憶領域に格納されている第２データの一部であり、前記第１データのフェイルビットカウントである第１フェイルビットカウントを計算し、前記第１フェイルビットカウントが第１しきい値より大きい場合、第２動作を実行し、前記第１フェイルビットカウントが前記第１しきい値より小さい場合、前記第２動作をスキップする、動作であり、
前記第２動作は、前記第２記憶領域に対するリード動作を実行し、当該リード動作によって得られたデータに基づいて前記判定電圧を更新する動作である、
コントローラと、
を備えるメモリシステム。

【発明の詳細な説明】

【技術分野】

【0001】

本実施形態は、メモリシステムおよび方法に関する。

【背景技術】

【0002】

従来、メモリセルトランジスタを有する半導体メモリを備えたメモリシステムが広く知られている。そのようなメモリシステムにおいては、リード動作においては、メモリセルトランジスタのしきい値電圧と判定電圧との比較に基づいて、そのメモリセルトランジスタに格納されているデータが判定される。

【0003】

メモリセルトランジスタのしきい値電圧は、種々の要因によって変化し得る。メモリセルトランジスタのしきい値電圧の変化によって、そのメモリセルトランジスタに格納されているデータが誤ったデータに変化し得る。メモリシステムは、誤りの少ないデータをリードできるように、最適な判定電圧を得るための特殊なリード動作を、所定の基準で選択された複数の記憶領域に対して順次かつ繰り返し実行する。この特殊なリード動作を、最適化リード動作と表記する。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】米国特許第１０６６５３０５号明細書

【発明の概要】

【発明が解決しようとする課題】

【0005】

一つの実施形態は、最適化リード動作を効率よく実行することが可能なメモリシステムおよび方法を提供することを目的とする。

【課題を解決するための手段】

【0006】

一つの実施形態によれば、メモリシステムは、メモリと、コントローラと、を備える。メモリは、複数の第１記憶領域を備え、複数の第１記憶領域のそれぞれはワード線とワード線に接続される複数のメモリセルとを備える。コントローラは、複数の第１記憶領域に対し、順次かつ繰り返し、第１動作を実行する。第１動作は、複数の第１記憶領域のうちの一である第２記憶領域の各メモリセルのしきい値電圧と判定電圧との比較に基づき第１データを取得し、第１データのフェイルビットカウントである第１フェイルビットカウントを計算し、第１フェイルビットカウントが第１しきい値より大きい場合、第２動作を実行し、第１フェイルビットカウントが第１しきい値より小さい場合、前記第２動作をスキップする、動作である。第１データは第２記憶領域に格納されている第２データの一部である。第２動作は、第２記憶領域の各メモリセルのしきい値電圧と前記判定電圧との比較に基づき第２データを取得し、第２データのフェイルビットカウントである第２フェイルビットカウントを計算し、第２フェイルビットカウントに基づいて判定電圧を更新する動作である。

【図面の簡単な説明】

【0007】

【図1】実施形態のメモリシステムの構成例を示す図。

【図2】実施形態のメモリチップの構成例を示す図。

【図3】実施形態のブロックの回路構成を示す図。

【図4】実施形態のデータコーディングの一例を説明するための図。

【図5】実施形態のメモリセルが取り得るしきい値電圧の別の一例を示す図。

【図6】実施形態のメモリシステムにおいてそれぞれ異なるメモリチップに対して使用される２つのＦＢＣしきい値を説明するためのグラフ。

【図7】疲弊試験の結果からデータリテンション特性を特定する実施形態にかかる方法の一例を説明するための図。

【図8】実施形態の誤り訂正機能による誤り訂正能力の違いによる１ページに格納可能な原データの情報量の違いを説明するための模式的な図。

【図9】実施形態のメモリシステムにおいて使用される管理情報の一例を示す図。

【図10】実施形態の試験結果情報のデータ構造の一例を示す模式的な図。

【図11】実施形態のＦＢＣしきい値情報のデータ構造の一例を示す模式的な図。

【図12】疲弊試験の実施時における実施形態のメモリシステムの動作の一例を示すフローチャート。

【図13】ホスト機器からのリードコマンドに応じた実施形態のメモリシステムの動作の一例を示すフローチャート。

【図14】実施形態の最適化パトロール動作の一例を示すフローチャート。

【図15】実施形態の最適化リード動作の一例を示すタイミングチャート。

【発明を実施するための形態】

【0008】

以下に添付図面を参照して、実施形態にかかるメモリシステムおよび方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

【0009】

（実施形態）
図１は、実施形態のメモリシステムの構成例を示す図である。図１に示されるように、メモリシステム１は、ホスト機器３００と接続可能である。ホスト機器３００は、例えば、サーバ、パーソナルコンピュータ、またはモバイル型の情報処理装置などが該当する。メモリシステム１は、ホスト機器３００の外部記憶装置として機能する。ホスト機器３００は、メモリシステム１に対してコマンドを発行することができる。メモリシステム１に対するコマンドは、リードコマンドおよびライトコマンドを含む。

【0010】

メモリシステム１は、ＮＡＮＤ型フラッシュメモリ１００とコントローラ２００を備える。ＮＡＮＤ型フラッシュメモリ１００は、１以上のメモリチップＣＰを含む。コントローラ２００には１以上のチャネルが接続され、コントローラ２００と１以上のメモリチップＣＰとは１以上のチャネルを介して相互に接続される。

【0011】

ここでは、メモリシステム１は、１以上のメモリチップＣＰとして、メモリチップＣＰ０－０、ＣＰ０－１、ＣＰ０－２、ＣＰ０－３、ＣＰ１－０、ＣＰ１－１、ＣＰ１－２、ＣＰ１－３、を備え、１以上のチャネルとして、チャネルｃｈ０、ｃｈ１を備える。メモリチップＣＰ０－０、ＣＰ０－１、ＣＰ０－２、ＣＰ０－３は、チャネルｃｈ０を介してコントローラ２００に接続される。メモリチップＣＰ１－０、ＣＰ１－１、ＣＰ１－２、ＣＰ１－３は、チャネルｃｈ１を介してコントローラ２００に接続される。なお、メモリシステム１に具備されるメモリチップＣＰの数は、８に限定されない。コントローラ２００に接続されるチャネルの数は２に限定されない。また、コントローラ２００と１以上のメモリチップＣＰとの間の接続関係は上記した関係に限定されない。

【0012】

各メモリチップＣＰは、複数のメモリセルトランジスタを備え、データを不揮発に記憶することができる。

【0013】

なお、ＮＡＮＤ型フラッシュメモリ１００はメモリの一例である。

【0014】

コントローラ２００は、ホストインタフェース回路（HOST I/F）２０１、ＲＡＭ（Random Access Memory）２０２、ＣＰＵ（Central Processing Unit）２０３、バッファメモリ（Buffer Memory）２０４、ＮＡＮＤインタフェース回路（NAND I/F）２０５、およびＥＣＣ（Error-Correcting Code）回路２０６を備える。

【0015】

コントローラ２００は、例えばＳｏＣ（System-On-a-Chip）として構成され得る。コントローラ２００は、複数のチップによって構成されてもよい。コントローラ２００は、ＣＰＵ２０３に代えて、ＦＰＧＡ（field-programmable gate array）またはＡＳＩＣ（application specific integrated circuit）を備えていてもよい。つまり、コントローラ２００は、ソフトウェア、ハードウェア、またはこれらの組み合わせによって構成され得る。ＲＡＭ２０２は、コントローラ２００の外に配置されてもよい。

【0016】

ホストインタフェース回路２０１は、例えばＳＡＴＡ（Serial Advanced Technology Attachment）規格、ＳＡＳ（Serial Attached SCSI）規格、またはＰＣＩ（Peripheral Components Interconnect） Ｅｘｐｒｅｓｓ^（ＴＭ）などに準拠したバスを介してホスト機器３００と接続され、コントローラ２００とホスト機器３００との通信を司る。なお、ホストインタフェース回路２０１とホスト機器３００とを相互に接続するバスが準拠する規格はこれらに限定されない。

【0017】

ＮＡＮＤインタフェース回路２０５は、２つのチャネルを介して８個のメモリチップＣＰと接続され、コントローラ２００と各メモリチップＣＰとの通信を司る。

【0018】

ＣＰＵ２０３は、コントローラ２００の動作を制御する。

【0019】

ＲＡＭ２０２は、ＣＰＵ２０３の作業領域として使用される。バッファメモリ２０４は、メモリチップＣＰに送信されるデータ、およびメモリチップＣＰから受信したデータを一時的に記憶する。ＲＡＭ２０２およびバッファメモリ２０４は、例えばＤＲＡＭ（dynamic random access memory）、ＳＲＡＭ（static random access memory）、またはこれらの組み合わせなどによって構成され得る。なお、ＲＡＭ２０２およびバッファメモリ２０４を構成するメモリの種類は、これらに限定されない。

【0020】

ＥＣＣ回路２０６は、誤り訂正符号を用いて誤りの検出および検出された誤りの訂正を実行する。誤りの検出および検出された誤りの訂正を単に誤り訂正と表記する。ＥＣＣ回路２０６は、ＣＰＵ２０３との協働によって、誤り訂正の強度が異なる複数のモードの誤り訂正が可能である。複数のモードは、一例では、ハードビット訂正とソフトビット訂正とを含む。

【0021】

なお、複数のモードの誤り訂正のうちの一部または全部はＣＰＵ２０３など他の任意の回路によって実現されてもよい。

【0022】

コントローラ２００が実行する通常のリード動作では、ＥＣＣ回路２０６による誤り訂正が実行される。いくつかのケースでは、コントローラ２００は、ＥＣＣ回路２０６による誤り訂正を実行しないリード動作を実行できる。このようなＥＣＣ回路２０６による誤り訂正を実行しないリード動作を、バイパスリードと表記する。バイパスリードによれば、誤りが訂正される前のデータを取得することができる。バイパスリードが実行されるケースについては後述される。

【0023】

なお、ＥＣＣ回路２０６は誤り訂正回路の一例である。

【0024】

図２は、実施形態のメモリチップＣＰの構成例を示す図である。図示するようにメモリチップＣＰは、処理回路１１０およびメモリセルアレイ１１１を備える。

【0025】

メモリセルアレイ１１１は、複数のプレーン（プレーン０、プレーン１）に分割されている。各プレーンは、並列にアクセスされることが可能なサブアレイである。各プレーンは、各々が複数の不揮発性メモリセルトランジスタの集合である複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を備える。ブロックＢＬＫの各々は、それぞれがワード線およびビット線に関連付けられたメモリセルトランジスタの集合である複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、…）を備える。ストリングユニットＳＵの各々は、メモリセルトランジスタが直列接続された複数のＮＡＮＤストリング１１４を備える。なお、ストリングユニットＳＵ内のＮＡＮＤストリング１１４の数は任意である。なお、メモリセルアレイ１１１が備えるプレーンの数は２に限定されない。また、メモリセルアレイ１１１は、必ずしも分割されていなくてもよい。

【0026】

処理回路１１０は、例えば、ロウデコーダ、カラムデコーダ、センスアンプ、ラッチ回路、および電圧発生回路を含む。処理回路１１０は、コントローラ２００からの命令に応じて、各プレーンのメモリセルアレイ１１１に対し、プログラム動作、センス動作、およびイレース動作を実行する。

【0027】

プログラム動作はメモリセルアレイ１１１にデータをライトする動作である。センス動作はメモリセルアレイ１１１からデータをリードする動作である。

【0028】

なお、コントローラ２００がメモリチップＣＰにデータをライトする一連の動作を、ライト動作と表記する。ライト動作は、コントローラ２００がデータをメモリチップＣＰに転送するデータイン動作と、処理回路１１０が、データイン動作によって受信したデータをメモリセルアレイ１１１にライトするプログラム動作と、によって構成される。

【0029】

コントローラ２００がメモリチップＣＰからデータをリードする一連の動作を、リード動作を表記する。リード動作は、処理回路１１０がメモリセルアレイ１１１からデータをリードするセンス動作と、センス動作によってリードされたデータをコントローラ２００がメモリチップＣＰから取得するデータアウト動作と、によって構成される。

【0030】

図３は、実施形態のブロックＢＬＫの回路構成を示す図である。なお、各ブロックＢＬＫは、同一の構成を有している。ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０～ＳＵ３を有する。各ストリングユニットＳＵは、複数のＮＡＮＤストリング１１４を含む。

【0031】

ＮＡＮＤストリング１１４の各々は、例えば６４個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ６３）および選択トランジスタＳＴ１、ＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に記憶する。そして６４個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ６３）は、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。なお、メモリセルトランジスタＭＴは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積層に導電膜を用いたＦＧ型であってもよい。さらに、ＮＡＮＤストリング１１４内のメモリセルトランジスタＭＴの個数は６４個に限定されない。

【0032】

ストリングユニットＳＵ０～ＳＵ３の各々における選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に接続される。これに対してストリングユニットＳＵ０～ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、例えば選択ゲート線ＳＧＳに共通接続される。ストリングユニットＳＵ０～ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、ストリングユニットＳＵ毎に異なる選択ゲート線に接続されてもよい。同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０～ＭＴ６３の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ６３に共通接続される。

【0033】

ストリングユニットＳＵ内にある各ＮＡＮＤストリング１１４の選択トランジスタＳＴ１のドレインは、それぞれ異なるビット線ＢＬ（ＢＬ０～ＢＬ（Ｌ－１）、但しＬは２以上の自然数）に接続される。また、ビット線ＢＬは、複数のブロックＢＬＫ間で各ストリングユニットＳＵ内にある１つのＮＡＮＤストリング１１４を共通に接続する。更に、各選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。

【0034】

つまりストリングユニットＳＵは、異なるビット線ＢＬに接続され、且つ同一の選択ゲート線ＳＧＤに接続されたＮＡＮＤストリング１１４の集合である。またブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵの集合である。そしてメモリセルアレイ１１１は、ビット線ＢＬを共通にする複数のブロックＢＬＫの集合である。

【0035】

処理回路１１０による１つのプレーンに対するプログラム動作およびセンス動作は、１つのストリングユニットＳＵにおける１つのワード線ＷＬに接続されたメモリセルトランジスタＭＴに対して、一括して行われる。以降、１つのプレーンに対するプログラム動作およびセンス動作の際、一括して選択されるメモリセルトランジスタＭＴの群を「メモリセルグループＭＣＧ」と表記する。そして、１つのメモリセルグループＭＣＧにライトされる、あるいはリードされる１ビットのデータの集まりの記憶領域を「ページ」と表記する。

【0036】

処理回路１１０による１つのプレーンに対するイレース動作は、ブロックＢＬＫ単位、またはブロックＢＬＫよりも小さい単位で行うことができる。

【0037】

以降では、メモリセルトランジスタＭＴを、単に、メモリセルと表記する。

【0038】

各メモリセルには、ｎ（ｎ≧１）ビットのデータをライト可能である。各メモリセルにｎビットのデータがライトされる場合、メモリセルグループＭＣＧ当たりの記憶容量はｎページ分のサイズに等しくなる。ｎが１であるモードは、ＳＬＣ（Single Level Cell）モードと称される。ｎが２であるモードは、ＭＬＣ（Multi Level Cell）モードと称される。ｎが３であるモードは、ＴＬＣ（Triple Level Cell）モードと称される。ｎが４であるモードは、ＱＬＣ（Quad Level Cell）モードと称される。

【0039】

各メモリセルのしきい値電圧は、処理回路１１０によって一定の範囲内となるようにコントロールされる。しきい値電圧のコントローラブルな範囲は、２のｎ乗の数の区分に分割され、各区分にそれぞれ異なるｎビットの値がアサインされる。

【0040】

実施形態では、ｎが２以上であるモードが採用される。以降では、ｎが２以上であるモードの一例としてＴＬＣモードでメモリセルが使用される例について説明する。なお、実施形態は、ＴＬＣモードでメモリセルが使用されるシステムに限らず、ｎが２以上の任意のモードでメモリセルが使用されるシステムに適用可能である。

【0041】

図４は、実施形態のデータコーディングの一例を説明するための図である。

【0042】

前述したように、ＴＬＣモードによれば、メモリセル当たりに３ビットのデータが格納される。メモリセルに格納された３ビットのデータを構成する各ビットを、その並び順に応じて、アッパービット、ミドルビット、およびロアービットと表記する。メモリセルグループＭＳＧが備える３ページのうちのアッパービットの群が格納されるページをアッパーページ、ミドルビットの群が格納されるページをミドルページ、ロアービットの群が格納されるページをロアーページ、と表記する。

【0043】

ＴＬＣモードによれば、しきい値電圧が取り得る範囲は、８つの範囲に区分される。この８つの範囲を、しきい値電圧が低いほうから順に、“Ｅｒ”ステート、“Ａ”ステート、“Ｂ”ステート、“Ｃ”ステート、“Ｄ”ステート、“Ｅ”ステート、“Ｆ”ステート、および“Ｇ”ステートと呼ぶことにする。各メモリセルのしきい値電圧は、処理回路１１０によって、“Ｅｒ”ステート、“Ａ”ステート、“Ｂ”ステート、“Ｃ”ステート、“Ｄ”ステート、“Ｅ”ステート、“Ｆ”ステート、および“Ｇ”ステート、の何れかに属するように、制御される。その結果、しきい値電圧に対するメモリセルの数をプロットした場合、メモリセルは、理想的には、図４の中段に示すように、それぞれ異なるステートに属する互いに重ならない８つのローブ状の分布を形成する。以降では、ステートごとの分布を、単に、ローブ、と表記することがある。

【0044】

８つのステートは、３ビットのデータに対応する。図４の上段の表は、ステートと３ビットのデータとの対応関係、即ちデータコーディング、の一例を示す。この例によれば、“Ｅｒ”ステートは“１１１”に対応し、“Ａ”ステートは“１１０”に対応し、“Ｂ”ステートは“１００”に対応し、“Ｃ”ステートは“０００”に対応し、“Ｄ”ステートは“０１０”に対応し、“Ｅ”ステートは“０１１”に対応し、“Ｆ”ステートは“００１”に対応し、“Ｇ”ステートは“１０１”に対応する。なお、３ビットのデータを“ａｂｃ”と記載した場合、“ａ”をアッパービット、“ｂ”をミドルビット、“ｃ”をロアービットとしている。このように、各メモリセルは、そのしきい値電圧が属するステートに応じたデータを記憶することができる。なお、図４に示すステートとデータとの対応関係は、データコーディングの一例である。データコーディングは本図の例に限定されない。

【0045】

しきい値電圧は、イレース動作によって“Ｅｒ”ステートに低下せしめられる。また、しきい値電圧は、プログラム動作によって、“Ｅｒ”ステートに維持されるか、または“Ａ”ステート、“Ｂ”ステート、“Ｃ”ステート、“Ｄ”ステート、“Ｅ”ステート、“Ｆ”ステート、および“Ｇ”ステート、の何れかに至るまで、上昇せしめられる。

【0046】

具体的には、プログラム動作においては、処理回路１１０は、カラムアドレスに対応したビット線ＢＬを選択する。処理回路１１０は、選択されたビット線ＢＬの電位をゼロとする。処理回路１１０は、ロウアドレスに対応したワード線ＷＬを選択し、選択されたワード線ＷＬに、プログラミングパルスを印加する。すると、選択されたビット線ＢＬおよび選択されたワード線ＷＬとの交点に位置するメモリセルの電荷蓄積層に電子が注入され、その結果、メモリセルのしきい値電圧が上昇する。処理回路１１０は、所定のタイミングでデータのリードを行うことで、メモリセルのしきい値電圧がライトデータのデータに対応した目標のステートに到達したか否かを確認する。処理回路１１０は、メモリセルのしきい値電圧が目標のステートに到達するまで、プログラムパルスの印加を継続する。

【0047】

以降、プログラム動作によってあるステートにしきい値電圧が設定されたメモリセルを、そのステートに属するメモリセル、と表記することがある。

【0048】

隣接する２つのステート間には、データを判定するための判定電圧が設定される。例えば、図４に例示されるように、“Ｅｒ”ステートと“Ａ”ステートとの間に判定電圧ＶＡが設定され、“Ａ”ステートと“Ｂ”ステートとの間に判定電圧ＶＢが設定され、“Ｂ”ステートと“Ｃ”ステートとの間に判定電圧ＶＣが設定され、“Ｃ”ステートと“Ｄ”ステートとの間に判定電圧ＶＤが設定され、“Ｄ”ステートと“Ｅ”ステートとの間に判定電圧ＶＥが設定され、“Ｅ”ステートと“Ｆ”ステートとの間に判定電圧ＶＦが設定され、“Ｆ”ステートと“Ｇ”ステートとの間に判定電圧ＶＧが設定される。

【0049】

センス動作においては、処理回路１１０は、複数種類の判定電圧を選択ワード線ＷＬに順次印加して、各判定電圧が印加されているときにメモリセルが導通状態（換言するとオン状態）および非導通状態（換言するとオフ状態）の何れの状態にあるかをメモリセル毎に判定する。そして、処理回路１１０は、印加した判定電圧毎に得られた判定結果を用いた論理演算によって、メモリセルが属するステートに対応付けられたデータを判定する。つまり、各メモリセルのしきい値電圧と判定電圧との比較に基づいてデータが取得される。

【0050】

以降、単一種類の判定電圧ＶＸ（ＸはＡ～Ｇのいずれか）を選択ワード線ＷＬに印加してメモリセルがオン状態およびオフ状態の何れにあるかをメモリセル毎に判定する動作を、Ｘリード、またはＸＲと表記する。また、Ｘリードによる判定結果を、判定結果ＸＲと表記する。

【0051】

図４に示すデータコーディングが採用される場合、メモリセルが“Ｅｒ”ステート、“Ｅ”ステート、“Ｆ”ステート、および“Ｇ”ステート、の何れかに属する場合、そのメモリセルが記憶するデータのロアービットは“１”である。メモリセルが“Ａ”ステート、“Ｂ”ステート、“Ｃ”ステート、および“Ｄ”ステートの何れかに属する場合、そのメモリセルが記憶するデータのロアービットは“０”である。よって、処理回路１１０は、ロアーページに対するセンス動作では、ＶＡおよびＶＥの２種類の判定電圧を使用することによってロアーページのデータを判定する。具体的には、処理回路１１０は、ＡリードとＥリードとを行い、Ａリードによって得られる判定結果ＡＲとＥリードによって得られる判定結果ＥＲとを用いた論理演算によって、ロアーページのデータを取得する。

【0052】

メモリセルが“Ｅｒ”ステート、“Ａ”ステート、“Ｄ”ステート、および“Ｅ”ステートの何れかに属する場合、そのメモリセルが記憶するデータのミドルビットは“１”である。メモリセルが“Ｂ”ステート、“Ｃ”ステート、“Ｆ”ステート、および“Ｇ”ステートの何れかに属する場合、そのメモリセルが記憶するデータのミドルビットは“０”である。よって、処理回路１１０は、ミドルページに対するセンス動作においては、ＶＢ、ＶＤ、およびＶＦの３種類の判定電圧を使用することによって、ミドルページのデータを判定する。具体的には、処理回路１１０は、Ｂリード、Ｄリード、およびＦリードを行う。そして、処理回路１１０は、Ｂリードによって得られる判定結果ＢＲ、Ｄリードによって得られる判定結果ＤＲ、およびＦリードによって得られる判定結果ＤＦを用いた論理演算によって、ミドルページのデータを取得する。

【0053】

メモリセルが“Ｅｒ”ステート、“Ａ”ステート、“Ｂ”ステート、および“Ｇ”ステートの何れかに属する場合、そのメモリセルが記憶するデータのアッパービットは“１”である。メモリセルが“Ｃ”ステート、“Ｄ”ステート、“Ｅ”ステート、および“Ｆ”ステートの何れかに属する場合、そのメモリセルが記憶するデータのアッパービットは“０”である。よって、処理回路１１０は、アッパービットに対するセンス動作では、ＶＣおよびＶＧの２種類の判定電圧を使用することによって、アッパーページのデータを判定する。具体的には、処理回路１１０は、ＣリードとＧリードとを行い、Ｃリードによって得られる判定結果ＣＲとＧリードによって得られる判定結果ＧＲとを用いた論理演算によって、アッパーページのデータを取得する。

【0054】

このように、データの判定に使用される判定電圧の種類は、リード対象のページの種類に応じて異なる。処理回路１１０は、リードが指示された対象のページの種類に応じた複数種類の判定電圧のそれぞれを単独で使用した、メモリセルのしきい値電圧が判定電圧よりも高いか低いかの判定結果を組み合わせることによって、リードが指示されたページのデータを取得する。

【0055】

なお、各ページに対するセンス動作は、上記述べた例に限定されない。

【0056】

図４では、メモリセルが、互いに重ならない８つのローブを形成する場合を説明した。しかしながら、メモリセルのしきい値電圧は、種々の要因で変化し得る。

【0057】

例えば、メモリセルのしきい値電圧は、プログラム動作の完了時からの経過時間に応じて変化する傾向がある。プログラム動作の完了時からの経過時間は、データリテンション時間とも称される。メモリセルのしきい値電圧の変化の速度は、プログラム動作完了の直後が最も早く、データリテンション時間とともに減速する。イレース動作とプログラム動作とのサイクルの実行回数が多いメモリセルほど、しきい値電圧が変化しやすい。そして、イレース動作とプログラム動作とのサイクルがしきい値電圧の変化のしやすさに与える影響は、製造によってばらつく。よって、イレース動作とプログラム動作とのサイクルによってしきい値電圧がどれだけ変化しやすくなるかは、例えばメモリチップＣＰ毎に異なる。

【0058】

以降では、しきい値電圧の変化のしやすさの度合いを、データリテンション特性、と表記する。データリテンション特性が良い（superior）とは、しきい値電圧が変化しにくいことをいう。データリテンション特性が悪い（inferior）とは、しきい値電圧が変化しやすいことをいう。

【0059】

データリテンション特性にばらつきがあるにしろ、メモリセルのしきい値電圧が変化し得るので、現実的には、センス動作時において、隣り合う２つのローブが部分的に互いに重なり合った状態になっている場合がある。

【0060】

図５は、実施形態のメモリセルが取り得るしきい値電圧の別の一例を示す図である。ここでは、説明を簡単にするために、“Ａ”ステートおよび“Ｂ”ステートのいずれかに属するメモリセルの分布を図示している。実線は、“Ａ”ステートおよび“Ｂ”ステートのいずれかに属するメモリセルの分布を示している。破線は、“Ａ”ステートのローブを示し、一点鎖線は、“Ｂ”ステートのローブを示している。本図の例では、“Ａ”ステートのローブの裾野と“Ｂ”ステートのローブの裾野とが重なり合っている。言い換えると、“Ａ”ステートに属するメモリセルのしきい値電圧の最大値が判定電圧ＶＢを超えており、かつ、“Ｂ”ステートに属するメモリセルのしきい値電圧の最小値が判定電圧ＶＢを下回っている。“Ａ”ステートに属し、かつ、しきい値電圧が判定電圧ＶＢよりも大きいメモリセルがリードされた場合、そのメモリセルは“Ｂ”ステートに属するとして認識される。即ち、“１１０”としてプログラムされたデータが“１００”としてリードされる。“Ｂ”ステートに属し、かつ、しきい値電圧が判定電圧ＶＢよりも小さいメモリセルがリードされた場合、そのメモリセルは“Ａ”ステートに属するとして認識される。即ち、“１００”としてプログラムされたデータが“１１０”としてリードされる。

【0061】

このように、センス動作によってリードされたデータは、しきい値電圧の変化によって、プログラム動作の時点での値から変化する場合がある。データおよびしきい値電圧の変化に対しては、コントローラ２００は、誤り訂正と、判定電圧のシフトと、によって対応する。具体的には、コントローラ２００では、ＥＣＣ回路２０６によって、リードデータに対して誤り訂正を実行する。誤り訂正が失敗した場合には、コントローラ２００は、判定電圧を変えてリード動作を再び実行する。なお、誤り訂正が失敗するとは、変化後のデータから変化前のデータを復元できないことをいう。具体的には、誤り訂正が失敗するとは、リードデータに含まれるエラービットが訂正できないことをいう。誤り訂正が成功するとは、リードデータに含まれる全てのエラービットが訂正されたことをいう。

【0062】

なお、判定電圧は、種々の量で表現され得る。一例では、判定電圧の種類（ＶＡ～ＶＧ）毎に固定値が予め設定されており、判定電圧は、固定値からのシフト量（つまり差分）で表現される。また、メモリチップＣＰ内の所定の位置に固定値が判定電圧の種類毎に記憶されている。シフトリードでは、コントローラ２００は、判定電圧の種類毎に固定値からのシフト量をメモリチップＣＰに指示する。

【0063】

なお、判定電圧の表現方法および指示の方法は、これに限定されない。例えば、判定電圧の値は差分ではなく正味の電圧値で表現され、判定電圧は、メモリチップＣＰに対し、正味の電圧値として指示されてもよい。

【0064】

コントローラ２００は、リードデータに発生するエラービットの数を抑制できる判定電圧の値を特殊なリード動作によって取得することができる。リードデータに発生するエラービットの数を抑制できる判定電圧の値を、便宜的に、最適判定電圧と表記する。例えば、しきい値電圧が図５に示すグラフのように分布する場合、“Ａ”ステートおよび“Ｂ”ステートのいずれかに属するメモリセルの分布が極小値をとる電圧値ＶＢ’が、判定電圧ＶＢに関する最適判定電圧ＶＢ＿ｏｐｔであると考えられる。コントローラ２００は、特殊なリード動作を実行することによって、判定電圧ＶＡ～ＶＧのそれぞれについて最適値、つまり最適判定電圧を取得する。最適判定電圧のセットを取得するための特殊なリード動作を最適化リード動作、と表記する。

【0065】

コントローラ２００は、類似した特性を有する複数のメモリセルグループＭＣＧでひとつの判定電圧ＶＡ～ＶＧのセットを共有する。ひとつの判定電圧ＶＡ～ＶＧのセットの設定が共有される複数のメモリセルグループＭＣＧの塊を、単位領域と表記する。つまり、ＮＡＮＤ型フラッシュメモリ１００は、複数の単位領域を備え、単位領域毎に判定電圧ＶＡ～ＶＧのセットが個別に設定される。単位領域は、例えばブロックＢＬＫであってもよいし、ブロックＢＬＫより小さい領域であってもよいし、複数のブロックＢＬＫであってもよい。

【0066】

コントローラ２００は、複数の単位領域（ここでは一例として全ての単位領域）に対して順次かつ繰り返し最適化リード動作を実行する。全ての単位領域に対して順次かつ繰り返し最適化リード動作を実行することを、最適化パトロール動作、と表記する。

【0067】

具体的には、各単位領域について例えば１つのメモリセルグループＭＣＧが代表メモリセルグループＭＣＧとして予め設定されている。最適化パトロール動作では、全単位領域から選択された全ての代表メモリセルグループＭＣＧに対し、１つずつ順に最適化リード動作が実行される。１つの代表メモリセルグループＭＣＧに最適化リード動作が実行されてから所定第１の時間（パトロール周期と表記する）が経過すると、別の代表メモリセルグループＭＣＧに最適化リード動作が実行される。全単位領域から選択された全ての代表メモリセルグループＭＣＧに対して最適化リード動作が完了すると、全単位領域から選択された全ての代表メモリセルグループＭＣＧに対する最適化リード動作が再び実行される。よって、１つの代表メモリセルグループＭＣＧに着目した場合、その１つの代表メモリセルグループＭＣＧには、所定第２の時間（個別パトロール周期と表記する）の間隔で最適化リード動作が実行される。

【0068】

コントローラ２００は、単位領域毎に判定電圧ＶＡ～ＶＧのセットの設定を記憶する。コントローラ２００は、或る単位領域に関して最適化リード動作を実行した場合、その最適化リード動作によって得られた最適判定電圧のセットでその単位領域にかかる判定電圧ＶＡ～ＶＧのセットの設定を更新する。そして、ホスト機器３００からのリードコマンドに応じたリード動作の際には、記憶している判定電圧ＶＡ～ＶＧのセットを使用する。よって、最適化パトロール動作によって、ホスト機器３００からのリードコマンドに応じたリード動作の際に誤り訂正が成功する確率を高くすることができる。

【0069】

なお、各代表メモリセルグループＭＣＧは、第１記憶領域の一例である。

【0070】

ここで、実施形態と比較される技術について説明する。実施形態と比較される技術を、比較例と表記する。比較例によれば、各単位領域に対し、単純に、個別パトロール周期で最適化リード動作が実行される。

【0071】

前述されたように、イレース動作とプログラム動作とのサイクルがしきい値電圧の変化のしやすさに与える影響は、製造によってばらつく。よって、たとえイレース動作とプログラム動作とのサイクルの回数がメモリシステム１内で均一になるように制御されていたとしても、しきい値電圧が変化しやすいメモリチップＣＰ（即ちデータリテンション特性が悪いメモリチップＣＰ）と、しきい値電圧が変化しにくいメモリチップＣＰ（即ちデータリテンション特性が良いメモリチップＣＰ）とが混在し得る。

【0072】

データリテンション特性が悪いメモリチップＣＰでは、誤り訂正が失敗することなくデータのリードが可能な期間が短い。これに対して、データリテンション特性が良いメモリチップＣＰでは、誤り訂正が失敗することなくデータのリードが可能な期間が長い。よって、データリテンション特性が良いメモリチップＣＰでは、プログラム動作が実行されてからしばらくの期間は、最適化リード動作が実行されなくても、誤り訂正が失敗することなくデータのリードが可能である。

【0073】

比較例では、データリテンション特性に関係なく個別パトロール周期で最適化リード動作が実行される。つまり、データリテンション特性が良いメモリチップＣＰに対し、最適化リード動作が実行されなくても誤り訂正が失敗することなくデータのリードが可能な期間、換言すると最適化リード動作の実行が不要な期間、に最適化リード動作が実行される。このように、比較例によれば、誤り訂正が成功する確率の向上に寄与しない最適化リード動作が実行されるため、最適化リード動作の効率が悪い。

【0074】

また、或るメモリセルグループＭＣＧのページに対してリード動作（最適化リード動作を含む）が実行された場合、リード動作が実行されたメモリセルグループＭＣＧの近辺のメモリセルグループＭＣＧがリードディスターブストレスを受けて、当該近辺のメモリセルグループＭＣＧに格納されたデータが変化する虞がある。つまり、比較例によれば、誤り訂正が成功する確率の向上に寄与しない最適化リード動作によって、近辺のメモリセルグループＭＣＧに格納されたデータのリード動作において誤り訂正が失敗する確率が上がる。

【0075】

そこで、実施形態では、コントローラ２００は、或る単位領域に関して最適化リード動作が実行されてから個別パトロール周期が経過した場合でも、所定の条件が成立すればその単位領域に関する最適化リード動作の実行をスキップするように構成される。

【0076】

所定の条件は、代表メモリセルグループＭＣＧのうちの或る特定のページのデータに含まれるエラービットの数が少なくともしきい値より小さいことである。以降では、エラービットの数を、フェイルビットカウント（Fail Bit Count：ＦＢＣ）と表記する。所定の条件において使用される、ＦＢＣと比較されるしきい値を、ＦＢＣしきい値と表記する。

【0077】

ここでは、ＦＢＣがＦＢＣしきい値以上である場合には最適化リード動作が実行され、ＦＢＣがＦＢＣしきい値より小さい場合には最適化リード動作がスキップされることとする。なお、ＦＢＣがＦＢＣしきい値と等しい場合の処理はこれに限定されない。

【0078】

実施形態では、コントローラ２００は、データリテンション特性に応じて異なる値をＦＢＣしきい値として使用する。

【0079】

図６は、実施形態のメモリシステム１においてそれぞれ異なるメモリチップＣＰに対して使用される２つのＦＢＣしきい値を説明するためのグラフである。本グラフにおいて、横軸はデータリテンション時間を示し、縦軸はＦＢＣを示す。実線の曲線は、データリテンション特性が良いメモリチップＣＰにおける或る記憶領域（記憶領域ＭＡａと表記する）にかかるデータリテンション時間とＦＢＣとの関係を示す。点線の曲線は、データリテンション特性が悪いメモリチップＣＰにおける或る記憶領域（記憶領域ＭＡｂと表記する）にかかるデータリテンション時間とＦＢＣとの関係を示す。或る誤り訂正（第１の誤り訂正と表記する）が失敗しないためのＦＢＣの上限値を、ＦＢＣ＿ｌｉｍと表記する。

【0080】

なお、第１の誤り訂正は、一例では、ホスト機器３００からのリードコマンドに応じたリード動作において最初に実行される誤り訂正である。第１の誤り訂正の例の詳細は後述される。

【0081】

記憶領域ＭＡａでは、例えばタイミングｔ４に至った時にＦＢＣがＦＢＣ＿ｌｉｍを超える。これに対し、記憶領域ＭＡｂでは、例えばタイミングｔ４よりも早いタイミングｔ２に至った時にＦＢＣがＦＢＣ＿ｌｉｍを超える。

【0082】

それぞれの記憶領域に対しては、ＦＢＣがＦＢＣ＿ｌｉｍを超えるタイミングまでの個別パトロール周期に対応した期間（期待期間と表記する）において最適化リード動作が実行されれば、たとえ期待期間よりも前に最適化リード動作が一度も実行されなくとも、第１の誤り訂正が失敗することなくデータのリードが可能である。そこで、期待期間の開始のタイミングの到来を検出できるように、ＦＢＣしきい値が設定される。

【0083】

記憶領域ＭＡａの期待期間は、タイミングｔ３からタイミングｔ４までの期間である。よって、タイミングｔ３の到来を検出できるように、値Ｔ０がＦＢＣしきい値として使用される。

【0084】

記憶領域ＭＡｂの期待期間は、タイミングｔ１からタイミングｔ２のまでの期間である。よって、タイミングｔ１の到来を検出できるように、値Ｔ１がＦＢＣしきい値として使用される。

【0085】

このように、データリテンション特性に応じてＦＢＣしきい値が可変とされる。

【0086】

実施形態では、データリテンション特性は、製造工程において実施される疲弊試験の結果によって特定される。疲弊試験では、メモリチップＣＰから選択された一部の記憶領域（試験記憶領域と表記する）に対し、プログラム動作とイレース動作とのサイクルが、所定回数、実行される。その後、試験記憶領域からデータがリードされて、当該データのビットエラーレート（ＢＥＲ）が測定される。

【0087】

図７は、実施形態にかかる方法の一例として、疲弊試験の結果からデータリテンション特性を特定する方法を説明するための図である。本図において、横軸は疲弊試験によって得られたビットエラーレートを示し、縦軸はメモリチップ数を示す。つまり、本図は、メモリチップＣＰ毎のビットエラーレートの分布を表す。

【0088】

図７に示される例では、メモリシステム１に具備される全てのメモリチップＣＰは、ビットエラーレートに応じて複数のグレードに分類される。複数のグレードは、ビットエラーレートが少ないグレードであるグレードＡ、ビットエラーレートが多いグレードであるグレードＣ、ビットエラーレートが中程度のグレードであるグレードＣを含む。

【0089】

疲弊試験によって得られたビットエラーレートが多いことは、データリテンション特性が悪いことを意味する。疲弊試験によって得られたビットエラーレートが少ないことは、データリテンション特性が良いことを意味する。

【0090】

つまり、グレードＡに属するメモリチップＣＰは、データリテンション特性が良いメモリチップＣＰであり、グレードＣに属するメモリチップＣＰは、データリテンション特性が悪いメモリチップＣＰであり、グレードＢに属するメモリチップＣＰは、データリテンション特性が中程度のメモリチップＣＰである。

【0091】

各メモリチップＣＰをグレードＡ～Ｃに分類する方法は種々に変更可能である。

【0092】

一例では、コントローラ２００は、メモリシステム１内でビットエラーレートに応じて各メモリチップＣＰを順位付けする。そして、コントローラ２００は、ビットエラーレートが少ない側の所定第１のパーセントの数のメモリチップＣＰをグレードＡに分類し、ビットエラーレートが多い側の所定第２のパーセントの数のメモリチップＣＰをグレードＣに分類し、他の全てのメモリチップＣＰをグレードＢに分類する。

【0093】

他の例では、設計者は、それぞれグレードの境界に対応した２つのしきい値を実験または計算に基づき設定する。コントローラ２００は、ビットエラーレートと当該２つのしきい値との比較によって各メモリチップＣＰのグレードを決定する。

【0094】

このように、コントローラ２００は、疲弊試験の結果に基づき、データリテンション特性に対応したグレードをメモリチップＣＰ毎に特定する。

【0095】

なお、データリテンション特性、またはデータリテンション特性を示す情報であるグレードは、特性情報の一例である。メモリチップＣＰ毎にグレードが特定されることにより、各単位領域は、それが属するメモリチップＣＰを介してグレード、即ち特性情報が関連付けられる。

【0096】

図７に示された例では、データリテンション特性は、３つのグレードＡ～Ｃによって表された。データリテンション特性は、２または４以上のグレードによって表されてもよい。

【0097】

さらに、実施形態では、ＥＣＣ回路２０６による誤り訂正能力の設定が可変に構成される。具体的には、ＥＣＣ回路２０６が使用する誤り訂正符号化のアルゴリズムは、符号長が可変のアルゴリズムである。符号長が長いほど誤り訂正能力が強くなる半面、符号語のサイズが大きくなる。よって、１ページに格納可能な原データ（例えばユーザデータ）の情報量が減る。

【0098】

図８は、実施形態の誤り訂正機能による誤り訂正能力の違いによる１ページに格納可能な原データの情報量の違いを説明するための模式的な図である。

【0099】

実施形態では、各ページには、ページよりも小さいサイズのクラスタと称される単位でデータが格納される。クラスタは、例えばホスト機器３００が使用するアドレス情報によって位置の管理がなされる最小の単位のサイズのデータである。クラスタは、ＥＣＣ回路２０６による誤り訂正符号化を含む１以上のデータ処理を経たのちに、ＮＡＮＤ型フラッシュメモリ１００に送られる。

【0100】

図８の（Ａ）は、ＥＣＣ回路２０６によって或る設定（第１設定と表記する）で誤り訂正符号化が実行されたクラスタＣＬ０が或るページＰ０に空きがなくなるまで格納された様子を示している。この図に示す例では、ページＰ０に５個のクラスタＣＬ０が格納されている。

【0101】

図８の（Ｂ）は、ＥＣＣ回路２０６によって第１設定よりも誤り訂正能力が強い第２設定で誤り訂正符号化が実行されたクラスタＣＬ１が或るページＰ１に空きがなくなるまで格納された様子を示している。この図に示す例では、ページＰ１に４個のクラスタＣＬ１が格納されている。第２設定によれば、第１設定に比べて誤り訂正符号化によって生成される誤り訂正符号のサイズが大きいため、クラスタＣＬ１のサイズはクラスタＣＬ０のサイズよりも大きい。これによって、１つのページに格納可能なクラスタの数が減少する。

【0102】

本明細書では、ＥＣＣ回路２０６に設定される誤り訂正能力を示す指標として、潰し率（filling rate）を用いる。潰し率は、１つのページに格納可能なクラスタの数である。潰し率が大きいことは、誤り訂正能力が弱い設定を示す。潰し率が小さいことは、誤り訂正能力が強い設定を示す。

【0103】

コントローラ２００は、例えば単位領域毎に潰し率の設定を記憶する。つまり、潰し率は、単位領域毎に個別に設定され得る。なお、潰し率が個別に設定される単位はこれに限定されない。潰し率は、例えばブロックＢＬＫの単位で設定されてもよいし、ブロックＢＬＫよりも小さい単位で設定されてもよいし、ブロックＢＬＫよりも大きい単位で設定されてもよい。

【0104】

なお、潰し率が小さいほど、誤り訂正能力が強くなる。つまり、潰し率が小さいほど、第１の誤り訂正が失敗しないためのＦＢＣの上限値ＦＢＣ＿ｌｉｍが大きくなる。そして、ＦＢＣ＿ｌｉｍが大きいほど、期待期間の開始のタイミングが遅くなる。よって、グレードが共通する場合、潰し率が小さいほどＦＢＣしきい値が大きくなる。

【0105】

よって、実施形態では、グレード（即ちデータリテンション特性）と潰し率とに応じてＦＢＣしきい値が可変とされる。

【0106】

図９は、実施形態のメモリシステム１において使用される管理情報の一例を示す図である。

【0107】

ここでは一例として、管理情報は所定の不揮発性の記憶領域（例えばＮＡＮＤ型フラッシュメモリ１００）に格納されており、起動時にＲＡＭ２０２にロードされる。コントローラ２００は、ＲＡＭ２０２上の管理情報を参照したり更新したりし、更新がなされた部分は適時不揮発性の記憶領域に保存される。なお、管理情報の取り扱い方法はこれに限定されない。管理情報の一部または全部はファームウェアプログラムに埋め込まれてもよい。

【0108】

ＲＡＭ２０２には、管理情報として、試験結果情報４０１およびＦＢＣしきい値情報４０２が格納される。試験結果情報４０１は、疲弊試験の結果である。ＦＢＣしきい値情報４０２は、グレードと潰し率との組み合わせからＦＢＣしきい値を検索できるように構成された情報である。

【0109】

図１０は、実施形態の試験結果情報４０１のデータ構造の一例を示す模式的な図である。本図に示される例では、試験結果情報４０１は、メモリチップＣＰ毎にチャネルとビットエラーレートとが記録されるテーブルの構造を有している。なお、試験結果情報４０１のデータ構造はこれに限定されない。

【0110】

図１１は、実施形態のＦＢＣしきい値情報４０２のデータ構造の一例を示す模式的な図である。本図に示される例では、ＦＢＣしきい値情報４０２は、グレードと、潰し率と、ＦＢＣしきい値と、の関係を示すテーブルの構造を有している。なお、ＦＢＣしきい値情報４０２のデータ構造はこれに限定されない。

【0111】

続いて、実施形態のメモリシステム１の動作の詳細な例を説明する。

【0112】

図１２は、疲弊試験の実施時における実施形態のメモリシステム１の動作の一例を示すフローチャートである。

【0113】

まず、製造工程において、各メモリチップＣＰの疲弊試験が実行される（Ｓ１０１）。疲弊試験では、各メモリチップＣＰから試験記憶領域が選択される。そして、それぞれのメモリチップＣＰについて、試験記憶領域に対してイレース動作とプログラム動作とのサイクルが所定回数、実行され、その後、試験記憶領域からリードされたデータのビットエラーレートが取得される。メモリチップＣＰ毎にビットエラーレートが取得される。メモリチップＣＰ毎に取得されたビットエラーレートは、試験結果情報４０１に記録されてメモリシステム１に格納される（Ｓ１０２）。

【0114】

Ｓ１０１およびＳ１０２のうちの一部または全部は、試験装置によって実行されてもよいし、メモリシステム１のコントローラ２００が特殊なファームウェアプログラムに基づいて実行してもよい。

【0115】

コントローラ２００は、試験結果情報４０１に基づき、自身が備える各メモリチップＣＰのグレードを決定する（Ｓ１０３）。

【0116】

試験結果情報４０１に基づく各メモリチップＣＰのグレードの決定方法は設計者が任意に決定できる。前述されたように、例えば、コントローラ２００は、ビットエラーレートに応じて各メモリチップＣＰを順位付けし、各メモリチップＣＰの順位に応じて各メモリチップＣＰのグレードを決定してもよい。また、コントローラ２００は、外部から与えられた１以上のしきい値とビットエラーレートとの比較に基づいて各メモリチップＣＰのグレードを決定してもよい。

【0117】

Ｓ１０３の処理の後、疲弊試験の実施時における動作が終了する。

【0118】

図１３は、ホスト機器３００からのリードコマンドに応じた実施形態のメモリシステム１の動作の一例を示すフローチャートである。

【0119】

コントローラ２００は、ホスト機器３００からリードコマンドを受信した場合（Ｓ２０１）、リードコマンドによって要求されたデータ（リードデータと表記する）が格納されているメモリチップＣＰからリードデータを取得する（Ｓ２０２）。Ｓ２０２では、コントローラ２００は、リード先のメモリセルグループＭＣＧを含む単位領域に対して設定されている判定電圧ＶＡ～ＶＧのセットを使用する。

【0120】

コントローラ２００は、リードデータに対してハードビット訂正を実行する（Ｓ２０３）。コントローラ２００は、ＥＣＣ回路２０６によってハードビット訂正を実行する。

【0121】

図６などで説明されたＦＢＣ＿ｌｉｍは、リードコマンドに応じて最初に取得されたリードデータに対して実行される誤り訂正に失敗しないためのＦＢＣの上限値である。よって、図１３に示される例では、このＳ２０３で実行されるハードビット訂正が第１の誤り訂正である。

【0122】

コントローラ２００は、ハードビット訂正が失敗したか否かを判定する（Ｓ２０４）。ハードビット訂正が失敗した場合（Ｓ２０４：Ｙｅｓ）、コントローラ２００は、判定電圧ＶＡ～ＶＧのセットの設定を変更して（Ｓ２０５）、変更された判定電圧ＶＡ～ＶＧのセットを用いてメモリチップＣＰから再度、リードデータを取得する（Ｓ２０６）。

【0123】

Ｓ２０５の処理では、コントローラ２００は、予め決められた方法で、判定電圧ＶＡ～ＶＧのセットを変更する。例えば、判定電圧ＶＡ～ＶＧのセットの設定が複数、予め用意されている。コントローラ２００は、予め用意されている判定電圧ＶＡ～ＶＧのセットの設定のうちから、次に使用される判定電圧ＶＡ～ＶＧのセットの設定を選択する。なお、判定電圧ＶＡ～ＶＧのセットの変更の方法はこれに限定されない。

【0124】

コントローラ２００は、Ｓ２０６の処理によって取得されたリードデータに対してハードビット訂正を実行する（Ｓ２０７）。コントローラ２００は、Ｓ２０７で実行されたハードビット訂正が失敗したか否かを判定する（Ｓ２０８）。

【0125】

Ｓ２０７で実行されたハードビット訂正が失敗した場合（Ｓ２０８：Ｙｅｓ）、コントローラ２００は、ソフトビット訂正によって誤りを訂正する（Ｓ２０９）。また、コントローラ２００は、潰し率の設定値をより小さい値に変更する（Ｓ２１０）。

【0126】

コントローラ２００は、ソフトビット訂正によって得られた、誤りを含まないリードデータをホスト機器３００に応答し（Ｓ２１１）、リードコマンドに応じた動作が終了する。

【0127】

Ｓ２０２の処理によって取得されたリードデータに対するハードビット訂正が成功した場合（Ｓ２０４：Ｎｏ）、またはＳ２０６の処理によって取得されたリードデータに対するハードビット訂正が成功した場合（Ｓ２０８：Ｎｏ）、コントローラ２００は、誤りを含まないリードデータをホスト機器３００に応答し（Ｓ２１１）、リードコマンドに応じた動作が終了する。

【0128】

なお、図１３に示された一連の動作はあくまでも一例である。取得されたリードデータに対する誤り訂正の回数、種類、判定電圧のセットの変更を行うタイミング、および判定電圧のセットの変更を行う回数、などは設計者が任意に決めることができる。

【0129】

図１４は、実施形態の最適化パトロール動作の一例を示すフローチャートである。

【0130】

まず、コントローラ２００は、最適化リード動作の実行タイミングが到来したか否かを判定する（Ｓ３０１）。つまり、コントローラ２００は、メモリシステム１の初回の起動のタイミングおよびメモリシステム１において前回に最適化リード動作を実行したタイミングの遅いほうのタイミングからパトロール周期と等しい時間が経過したか否かを判定する。

【0131】

最適化リード動作の実行タイミングが到来していない場合（Ｓ３０１：Ｎｏ）、コントローラ２００は、Ｓ３０１の処理を再び実行する。最適化リード動作の実行タイミングが到来した場合（Ｓ３０１：Ｙｅｓ）、コントローラ２００は、最適化リード動作の対象のメモリセルグループＭＣＧを特定する（Ｓ３０２）。

【0132】

前述されたように、各単位領域について例えば１つのメモリセルグループＭＣＧが代表メモリセルグループＭＣＧとして予め設定されている。Ｓ３０２の処理では、コントローラ２００は、最適化リード動作が実行される予め決められた順に基づき、今回の最適化リード動作の対象となる代表メモリセルグループＭＣＧを特定する。Ｓ３０２の処理において特定された代表メモリセルグループＭＣＧを、対象メモリセルグループＭＣＧ、と表記する。

【0133】

コントローラ２００は、対象メモリセルグループＭＣＧの第１ページに対するバイパスリードを実行し、バイパスリードによって得られたデータの誤り訂正を実行する（Ｓ３０３）。

【0134】

第１ページの決定方法は任意である。１つのメモリセルグループＭＣＧがアッパーページ、ミドルページ、およびロアーページの３ページを有する場合、設計者は、例えばアッパーページを第１ページとして設定することができる。設計者は、ミドルページまたはロアーページを第１ページとして設定してもよい。設計者は、アッパーページ、ミドルページ、およびロアーページのうちの最も早く取得できるページを第１ページとして設定してもよい。設計者は、アッパーページ、ミドルページ、およびロアーページのうちの誤りが多い傾向があるページまたは誤りが少ない傾向があるページを第１ページとして設定してもよい。

【0135】

前述されたように、バイパスリードは、誤り訂正を実行しないリード動作である。バイパスリードによって得られたデータには誤りが含まれ得る。バイパスリードによって得られたデータに誤りが含まれている場合、誤り訂正によってその誤りが訂正され、誤りを含まないデータ（つまりプログラム動作の実行時と同じ状態のデータ）が得られる。つまり、Ｓ３０３の処理では、コントローラ２００は、第１ページから、誤りを含み得るデータと、誤りを含まないデータと、の２種類のデータを取得する。

【0136】

コントローラ２００は、誤りを含み得るデータと、誤りを含まないデータと、の間でビット毎に比較を行うことによって、ＦＢＣを計算する（Ｓ３０４）。

【0137】

コントローラ２００は、対象メモリセルグループＭＣＧを含むメモリチップＣＰのグレードを特定する（Ｓ３０５）。コントローラ２００は、対象メモリセルグループＭＣＧを含む単位領域において設定された誤り訂正符号化の潰し率を特定する（Ｓ３０６）。コントローラ２００は、特定されたグレードおよび潰し率とＦＢＣしきい値情報４０２とに基づき、使用されるＦＢＣしきい値を取得する（Ｓ３０７）。

【0138】

コントローラ２００は、Ｓ３０４の処理によって得られたＦＢＣがＳ３０７の処理によって取得されたＦＢＣしきい値よりも小さいか否かを判定する（Ｓ３０８）。

【0139】

ＦＢＣがＦＢＣしきい値よりも小さい場合（Ｓ３０８：Ｙｅｓ）、コントローラ２００は、対象メモリセルグループＭＣＧに対する最適化リード動作をスキップする（Ｓ３０９）。ＦＢＣがＦＢＣしきい値よりも小さくない場合（Ｓ３０８：Ｎｏ）、コントローラ２００は、対象メモリセルグループＭＣＧに対する最適化リード動作を実行する（Ｓ３１０）。

【0140】

Ｓ３０９の処理またはＳ３１０の処理の後、コントローラ２００は、Ｓ３０１の処理の処理を再び実行する。

【0141】

なお、図１４に示されたＳ３０３～Ｓ３１０の一連の動作は、第１動作の一例である。

【0142】

図１５は、実施形態の最適化リード動作の一例を示すタイミングチャートである。

【0143】

図１５に示される例では、コントローラ２００は、まず、対象メモリセルグループＭＣＧのアッパーページに対するバイパスリードを実行し（Ｓ４０１）、バイパスリードによって得られたアッパーページのデータに対し、誤り訂正を実行する（Ｓ４０２）。つまり、コントローラ２００は、アッパーページから、誤りを含み得るデータと、誤りを含まないデータと、を取得する。

【0144】

Ｓ４０１の処理は、対象メモリセルグループＭＣＧを含むメモリチップＣＰに対する通信を伴うが、Ｓ４０２の処理は、コントローラ２００の内部だけで実行できる。よって、コントローラ２００は、Ｓ４０１の処理が終了すると、次のページ、ここでは対象メモリセルグループＭＣＧのミドルページ、に対するバイパスリードを実行する（Ｓ４０３）。コントローラ２００は、Ｓ４０３の処理の最中にＳ４０２の処理を実行する。

【0145】

コントローラ２００は、バイパスリードによって得られたミドルページのデータに対し、誤り訂正を実行する（Ｓ４０４）。つまり、コントローラ２００は、ミドルページからも、誤りを含み得るデータと、誤りを含まないデータと、を取得する。

【0146】

同様に、コントローラ２００は、対象メモリセルグループＭＣＧのロアーページに対するバイパスリードを実行し（Ｓ４０５）、バイパスリードによって得られたロアーページのデータに対し、誤り訂正を実行する（Ｓ４０６）。つまり、コントローラ２００は、ロアーページからも、誤りを含み得るデータと、誤りを含まないデータと、を取得する。

【0147】

コントローラ２００は、アッパーページ、ミドルページ、およびロアーページからリードされた３ページ分の誤りを含み得るデータから、対象メモリセルグループＭＣＧに格納されていた誤り訂正前の３ビットデータの群（第１のデータ群と表記する）を取得する。また、アッパーページ、ミドルページ、およびロアーページからリードされた３ページ分の誤りを含まないデータから、誤り訂正後の３ビットデータの群（第２のデータ群と表記する）を取得する。そして、コントローラ２００は、第１のデータ群と第２のデータ群とをリード元のメモリセル毎に比較することで、しきい値がステート境界を越えて変化したメモリセルの数をステート境界毎および変化方向毎にカウントする（Ｓ４０７）。そして、コントローラ２００は、カウント結果に基づき各判定電圧の最適値を推定する（Ｓ４０８）。

【0148】

Ｓ４０７の処理では、例えば“Ａ”ステートと“Ｂ”ステートとの境界に関しては、コントローラ２００は、しきい値電圧が“Ａ”ステートから“Ｂ”ステートに変化したメモリセルの数と、しきい値電圧が“Ｂ”ステートから“Ａ”ステートに変化したメモリセルの数と、をそれぞれカウントする。コントローラ２００は、“Ｅｒ”ステートと“Ａ”ステートとの境界、“Ｂ”ステートと“Ｃ”ステートとの境界、“Ｃ”ステートと“Ｄ”ステートとの境界、“Ｄ”ステートと“Ｅ”ステートとの境界、“Ｅ”ステートと“Ｆ”ステートとの境界、および“Ｆ”ステートと“Ｇ”ステートとの境界に関しても同様のカウントを行う。

【0149】

例えば“Ａ”ステートと“Ｂ”ステートとの境界に関し、しきい値電圧が“Ａ”ステートから“Ｂ”ステートに変化したメモリセルの数がしきい値電圧が“Ｂ”ステートから“Ａ”ステートに変化したメモリセルの数よりも多い場合、判定電圧ＶＢが最適判定電圧ＶＢ＿ｏｐｔよりも負側にあると推定できる。そして、判定電圧ＶＢの最適判定電圧ＶＢ＿ｏｐｔからの乖離が大きいほど、しきい値電圧が“Ａ”ステートから“Ｂ”ステートに変化したメモリセルの数としきい値電圧が“Ｂ”ステートから“Ａ”ステートに変化したメモリセルの数との差が大きくなる。

【0150】

また、しきい値電圧が“Ｂ”ステートから“Ａ”ステートに変化したメモリセルの数がしきい値電圧が“Ａ”ステートから“Ｂ”ステートに変化したメモリセルの数よりも多い場合、判定電圧ＶＢが最適判定電圧ＶＢ＿ｏｐｔよりも正側にあると推定できる。そして、判定電圧ＶＢの最適判定電圧ＶＢ＿ｏｐｔからの乖離が大きいほど、しきい値電圧が“Ｂ”ステートから“Ａ”ステートに変化したメモリセルの数としきい値電圧が“Ａ”ステートから“Ｂ”ステートに変化したメモリセルの数との差が大きくなる。

【0151】

よって、Ｓ４０８の処理では、コントローラ２００は、しきい値電圧が“Ａ”ステートから“Ｂ”ステートに変化したメモリセルの数としきい値電圧が“Ｂ”ステートから“Ａ”ステートに変化したメモリセルの数との間の大小関係と差分とに基づき、最適判定電圧ＶＢ＿ｏｐｔからの現在の判定電圧ＶＢの乖離量および乖離方向を推定し、推定された乖離量および乖離方向に基づき、最適判定電圧ＶＢ＿ｏｐｔを推定する。コントローラ２００は、“Ｅｒ”ステートと“Ａ”ステートとの境界、“Ｂ”ステートと“Ｃ”ステートとの境界、“Ｃ”ステートと“Ｄ”ステートとの境界、“Ｄ”ステートと“Ｅ”ステートとの境界、“Ｅ”ステートと“Ｆ”ステートとの境界、および“Ｆ”ステートと“Ｇ”ステートとの境界に関しても同様の推定を行う。

【0152】

Ｓ４０８の処理の後、コントローラ２００は、推定によって得られた最適判定電圧のセットを用いて、対象メモリセルグループＭＣＧのアッパーページ、ミドルページ、およびロアーページに対してベリファイリードを実行する（Ｓ４０９～Ｓ４１１）。ベリファイリードは、誤り訂正が失敗することなくデータのリードができることを確認するリードである。各ページに対するベリファイリードが完了すると、最適化リード動作が終了する。

【0153】

なお、図１５に示された一連の動作、つまり最適化リード動作は、第２動作の一例である。

【0154】

以上述べた例では、１回の最適化リード動作は、１つのメモリセルグループＭＣＧに対して実行された。１回の最適化リード動作が実行される対象は、１つのメモリセルグループＭＣＧ内の一部であってもよいし、複数のメモリセルグループＭＣＧであってもよい。

【0155】

また、最適化リード動作をスキップするか否かの判定のために、対象メモリセルグループＭＣＧの第１ページに対してバイパスリードが実行され、その後に実行される最適化リード動作では対象メモリセルグループＭＣＧの第１ページに対して再びバイパスリードが実行された。しかしながら、最適化リード動作では、第１ページに対するバイパスリードが省略されてもよい。

【0156】

より具体的には、最適化リード動作では、最適化リード動作をスキップするか否かの判定のために第１ページから取得した誤りを含み得るデータと誤りを含まないデータとを使用するように構成されてもよい。

【0157】

つまり、例えば第１ページがアッパーページである場合、図１５に示された最適化リード動作において、コントローラ２００は、Ｓ４０１の処理およびＳ４０２の処理を省略し、Ｓ４０７の処理では、既に第１ページから取得した誤りを含み得るデータと誤りを含まないデータとを使用するように構成されてもよい。

【0158】

また、疲弊試験がメモリチップＣＰ毎に実施され、メモリチップＣＰ毎にデータリテンション特性を示すグレードが算出された。データリテンション特性を示すグレードは、メモリチップＣＰと異なる単位で算出されてもよい。例えば、ブロックＢＬＫ毎にグレードが算出されてもよいし、単位領域毎にグレードが算出されてもよい。コントローラ２００は、グレードが算出される単位に関係なく、各単位領域にライトされたデータに施された誤り訂正符号化にかかる潰し率の設定を特定可能なように、潰し率の設定を単位領域と関連付けて管理する。

【0159】

以上述べたように、実施形態によれば、コントローラ２００は、代表メモリセルグループＭＣＧの群に対して第１動作を順次かつ繰り返し実行する。第１動作は、図１４のＳ３０３～Ｓ３１０に示されたように、対象メモリセルグループＭＣＧに格納されている第１ページのデータのＦＢＣを取得し、ＦＢＣがＦＢＣしきい値よりも大きい場合に第２動作である最適化リード動作を実行し、ＦＢＣがＦＢＣしきい値よりも小さい場合に最適化リード動作をスキップする動作である。第２動作、つまり最適化リード動作は、図１５を用いて説明されたように、対象メモリセルグループＭＣＧに格納されている全ページのデータのＦＢＣを取得し、取得された全ページのデータのＦＢＣに基づいて判定電圧のセットの設定を更新する動作である。

【0160】

誤り訂正が成功する確率の向上に寄与しない最適化リード動作がスキップされるので、最適化リード動作の実行の効率が向上する。また、近辺のメモリセルグループＭＣＧに格納されているデータが、誤り訂正が成功する確率の向上に寄与しない最適化リード動作に起因したリードディスターブストレスによって変化することを抑制できる。

【0161】

また、実施形態によれば、コントローラ２００は、最適化リード動作をスキップするか否かの判断の際には、第１ページのデータを使用し、最適化リード動作では全ページのデータを使用する。

【0162】

対象メモリセルグループＭＣＧから全ページのデータを取得する場合、単一のページのデータを取得するよりも多くの時間がかかる。コントローラ２００は、単一のページのデータに基づいて最適化リード動作をスキップするか否かを判断するので、判断に要する時間を抑制できる。

【0163】

また、実施形態によれば、コントローラ２００は、対象メモリセルグループＭＣＧを含むメモリチップＣＰのグレード、即ちデータリテンション特性、に基づき、ＦＢＣしきい値を特定する。

【0164】

図６を用いて説明されたように、最適化リード動作の実行が不要な期間はデータリテンション特性に応じて異なる。ＦＢＣしきい値がデータリテンション特性に応じて可変とされたことで、最適化リード動作の実行が不要な期間を正確に特定できるようになる。

【0165】

また、実施形態によれば、コントローラ２００は、潰し率の設定、つまり誤り訂正能力の設定に基づき、ＦＢＣしきい値を特定する。

【0166】

前述されたように、誤り訂正能力の設定によって、第１の誤り訂正が失敗しないためのＦＢＣの上限値ＦＢＣ＿ｌｉｍが異なる。よって、最適化リード動作の実行が不要な期間は誤り訂正能力の設定によって異なる。ＦＢＣしきい値が誤り訂正能力の設定によって可変とされたことで、最適化リード動作の実行が不要な期間を正確に特定できるようになる。

【0167】

なお、以上述べた例では、コントローラ２００は、データリテンション特性および誤り訂正能力の設定の両方に基づき、ＦＢＣしきい値を特定した。コントローラ２００は、データリテンション特性および誤り訂正能力の設定の一方のみに基づいてＦＢＣしきい値を特定してもよい。また、コントローラ２００は、データリテンション特性または誤り訂正能力の設定に加えて、任意の指標に基づき、ＦＢＣしきい値を特定してもよい。

【0168】

一例では、パトロール期間および個別パトロール期間がメモリシステム１の温度に応じて可変に構成される。そのような場合、コントローラ２００は、メモリシステム１の温度を検出し、データリテンション特性または誤り訂正能力の設定に加えて、検出した温度の値に基づいて、ＦＢＣしきい値を特定してもよい。

【0169】

なお、以上の説明では、最適化リード動作では、対象メモリセルグループＭＣＧに格納された全ページのデータのＦＢＣに基づき、判定電圧の最適値のセットが推定された。最適化リード動作の例はこれに限定されない。

【0170】

例えば、最適化リード動作では、Ｖｔｈトラッキングと称される手法が採用可能である。Ｖｔｈトラッキングによれば、コントローラ２００は、対象メモリセルグループＭＣＧに対し、判定電圧を所定刻み幅ずつ増加または減少させながら複数回のリード動作を実行する。そして、コントローラ２００は、複数回のリード動作によって得られた複数のデータに基づき、図４の中段に示されるような、対象メモリセルグループＭＣＧに含まれるメモリセルの分布を測定する。そして、コントローラ２００は、メモリセルの分布に出現する７個の極小点を特定し、各極小点における電圧を判定電圧の最適値とする。

【0171】

このように、コントローラ２００は、最適化リード動作では、図１５に示された動作や、Ｖｔｈトラッキングなど、種々方法で判定電圧の最適値のセットを取得できる。つまり、コントローラ２００は、最適化リード動作では、対象メモリセルグループＭＣＧに対してリード動作を実行し、当該リード動作によって得られたデータに基づいて判定電圧のセットの設定を更新する。

【0172】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0173】

１ メモリシステム、１００ ＮＡＮＤ型フラッシュメモリ、１１０ 処理回路、１１１ メモリセルアレイ、１１４ ＮＡＮＤストリング、２００ コントローラ、２０１ ホストインタフェース回路、２０３ ＣＰＵ、２０４ バッファメモリ、２０５ ＮＡＮＤインタフェース回路、２０６ ＥＣＣ回路、３００ ホスト機器、４０１ 試験結果情報、４０２ ＦＢＣしきい値情報。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】