(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024135919
(43)【公開日】2024-10-04
(54)【発明の名称】メモリデバイス
(51)【国際特許分類】
G11C 16/08 20060101AFI20240927BHJP
G11C 16/04 20060101ALI20240927BHJP
H10B 43/27 20230101ALI20240927BHJP
H01L 21/336 20060101ALI20240927BHJP
【ＦＩ】
G11C16/08 110
G11C16/04 170
H10B43/27
H01L29/78 371
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023046824
(22)【出願日】2023-03-23
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】佐藤 学
【テーマコード（参考）】
5B225
5F083
5F101
【Ｆターム（参考）】
5B225CA01
5B225CA04
5B225EA05
5B225FA02
5F083EP18
5F083EP22
5F083EP33
5F083EP34
5F083EP42
5F083EP47
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5F083EP72
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5F083EP77
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083GA10
5F083JA03
5F083JA04
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5F083JA39
5F083KA01
5F083KA05
5F083KA11
5F083LA12
5F083LA16
5F083LA20
5F083MA06
5F083MA16
5F101BA45
5F101BB04
5F101BC02
5F101BD16
5F101BD22
5F101BD30
5F101BD33
5F101BD34
5F101BE07
5F101BH04
(57)【要約】
【課題】メモリデバイスの特性を向上する。
【解決手段】実施形態のメモリデバイスは、第１のセレクトゲート線ＳＧＤに接続された第１のトランジスタと、第２のセレクトゲート線ＳＧＳに接続された第２のトランジスタと、第１及び第２のトランジスタとの間に直列接続され、複数のワード線ＷＬのうち対応する１つにそれぞれ接続された複数のメモリセルと、を含むブロックＢＬＫを含むメモリセルアレイ１１０と、アドレスＡＤＤのデコード結果に基づいてブロックＢＬＫを選択状態又は非選択状態に設定するための制御信号ＲＤＥＣＳＥＬを出力し、ブロックＢＬＫがグッドブロックであるか否かを示す情報ＧＯＯＤを記憶し、制御信号ＲＤＥＣＳＥＬと情報ＧＯＯＤとに基づいて、第１のセレクトゲート線ＳＧＤから独立に第２のセレクトゲート線ＳＧＳの電気的な状態を制御するロウ制御回路１４０と、を含む。
【選択図】 図５
【解決手段】実施形態のメモリデバイスは、第１のセレクトゲート線ＳＧＤに接続された第１のトランジスタと、第２のセレクトゲート線ＳＧＳに接続された第２のトランジスタと、第１及び第２のトランジスタとの間に直列接続され、複数のワード線ＷＬのうち対応する１つにそれぞれ接続された複数のメモリセルと、を含むブロックＢＬＫを含むメモリセルアレイ１１０と、アドレスＡＤＤのデコード結果に基づいてブロックＢＬＫを選択状態又は非選択状態に設定するための制御信号ＲＤＥＣＳＥＬを出力し、ブロックＢＬＫがグッドブロックであるか否かを示す情報ＧＯＯＤを記憶し、制御信号ＲＤＥＣＳＥＬと情報ＧＯＯＤとに基づいて、第１のセレクトゲート線ＳＧＤから独立に第２のセレクトゲート線ＳＧＳの電気的な状態を制御するロウ制御回路１４０と、を含む。
【選択図】 図５
【特許請求の範囲】
【請求項1】
第１のセレクトゲート線に接続された第１のトランジスタと、第２のセレクトゲート線に接続された第２のトランジスタと、前記第１のトランジスタと前記第２のトランジスタとの間に直列接続され、複数のワード線のうち対応する１つにそれぞれ接続された複数のメモリセルと、を含むブロックを含むメモリセルアレイと、
アドレスのデコード結果に基づいて前記ブロックを選択状態又は非選択状態に設定するための第１の制御信号を出力し、前記ブロックがグッドブロックであるかバッドブロックであるかを示す情報を記憶し、前記第１の制御信号と前記情報とに基づいて、前記第１のセレクトゲート線から独立に前記第２のセレクトゲート線の電気的な状態を制御するロウ制御回路と、
を具備するメモリデバイス。
アドレスのデコード結果に基づいて前記ブロックを選択状態又は非選択状態に設定するための第１の制御信号を出力し、前記ブロックがグッドブロックであるかバッドブロックであるかを示す情報を記憶し、前記第１の制御信号と前記情報とに基づいて、前記第１のセレクトゲート線から独立に前記第２のセレクトゲート線の電気的な状態を制御するロウ制御回路と、
を具備するメモリデバイス。
【請求項2】
前記ブロックが前記第１の制御信号によって前記非選択状態に設定され、前記情報が前記ブロックが前記グッドブロックであることを示す場合、前記ロウ制御回路は、前記第２のセレクトゲート線を電気的にフローティングな状態に設定し、
前記ブロックが前記第１の制御信号によって前記非選択状態に設定され、前記情報が前記ブロックが前記バッドブロックであることを示す場合、前記ロウ制御回路は、前記第２のセレクトゲート線を電気的にバイアス状態に設定する、
請求項１に記載のメモリデバイス。
前記ブロックが前記第１の制御信号によって前記非選択状態に設定され、前記情報が前記ブロックが前記バッドブロックであることを示す場合、前記ロウ制御回路は、前記第２のセレクトゲート線を電気的にバイアス状態に設定する、
請求項１に記載のメモリデバイス。
【請求項3】
前記ブロックが前記第１の制御信号によって前記非選択状態に設定され、前記情報が前記ブロックが前記グッドブロックであることを示す場合、前記ロウ制御回路は、前記第１のセレクトゲート線を電気的にバイアス状態に設定する、
請求項２に記載のメモリデバイス。
請求項２に記載のメモリデバイス。
【請求項4】
グランド電圧が、前記バイアス状態に設定された前記第２のセレクトゲート線に印加される、
請求項２に記載のメモリデバイス。
請求項２に記載のメモリデバイス。
【請求項5】
前記ロウ制御回路は、前記第２のセレクトゲート線の電位の状態を制御するための第２の制御信号を受け、
前記第２の制御信号の信号レベルが第１のレベルである時、前記ロウ制御回路は、
前記ブロックが前記第１の制御信号によって前記非選択状態に制御される場合、前記第２のセレクトゲート線を電気的にバイアス状態に設定し、
前記第２の制御信号の信号レベルが第２のレベルである時、前記ロウ制御回路は、
前記ブロックが前記第１の制御信号によって前記非選択状態に設定され、前記情報が前記ブロックが前記グッドブロックであることを示す場合、前記ロウ制御回路は、前記第２のセレクトゲート線を電気的にフローティングな状態に設定し、
前記ブロックが前記第１の制御信号によって前記非選択状態に設定され、前記情報が前記ブロックが前記バッドブロックであることを示す場合、前記ロウ制御回路は、前記第２のセレクトゲート線を電気的にバイアス状態に設定する、
請求項１に記載のメモリデバイス。
前記第２の制御信号の信号レベルが第１のレベルである時、前記ロウ制御回路は、
前記ブロックが前記第１の制御信号によって前記非選択状態に制御される場合、前記第２のセレクトゲート線を電気的にバイアス状態に設定し、
前記第２の制御信号の信号レベルが第２のレベルである時、前記ロウ制御回路は、
前記ブロックが前記第１の制御信号によって前記非選択状態に設定され、前記情報が前記ブロックが前記グッドブロックであることを示す場合、前記ロウ制御回路は、前記第２のセレクトゲート線を電気的にフローティングな状態に設定し、
前記ブロックが前記第１の制御信号によって前記非選択状態に設定され、前記情報が前記ブロックが前記バッドブロックであることを示す場合、前記ロウ制御回路は、前記第２のセレクトゲート線を電気的にバイアス状態に設定する、
請求項１に記載のメモリデバイス。
【請求項6】
前記ブロックが前記第１の制御信号によって前記非選択状態に設定され、前記情報が前記ブロックが前記グッドブロックであることを示す場合、前記ロウ制御回路は、前記第１のセレクトゲート線を電気的にバイアス状態に設定する、
請求項５に記載のメモリデバイス。
請求項５に記載のメモリデバイス。
【請求項7】
グランド電圧が、前記バイアス状態に設定された前記第２のセレクトゲート線に印加される、
請求項５に記載のメモリデバイス。
請求項５に記載のメモリデバイス。
【請求項8】
前記第１のセレクトゲート線、前記第２のセレクトゲート線及び前記複数のワード線に印加される複数の電圧を出力するドライバ回路、
をさらに具備し、
前記ロウ制御回路は、
前記第１の制御信号を生成するデコード回路と、
前記情報を記憶するラッチ回路と、
前記ブロックと前記ドライバ回路とを電気的に接続する又は分離するスイッチ回路と、
前記スイッチ回路を制御するスイッチ制御回路と、
を含み、
前記スイッチ制御回路は、前記第１の制御信号と前記情報とに基づいて、前記スイッチ回路による前記ドライバ回路と前記第２のセレクトゲート線との間の電気的な接続又は分離を制御する、
請求項１に記載のメモリデバイス。
をさらに具備し、
前記ロウ制御回路は、
前記第１の制御信号を生成するデコード回路と、
前記情報を記憶するラッチ回路と、
前記ブロックと前記ドライバ回路とを電気的に接続する又は分離するスイッチ回路と、
前記スイッチ回路を制御するスイッチ制御回路と、
を含み、
前記スイッチ制御回路は、前記第１の制御信号と前記情報とに基づいて、前記スイッチ回路による前記ドライバ回路と前記第２のセレクトゲート線との間の電気的な接続又は分離を制御する、
請求項１に記載のメモリデバイス。
【請求項9】
前記スイッチ制御回路は、
前記第１の制御信号を受ける第１の入力ノードと、前記情報を受ける第２のノードと、前記第１の制御信号と前記情報との否定論理和演算の結果を示す第１の信号を出力する第１の出力ノードと、を含むＮＯＲゲートを、含む、
請求項８に記載のメモリデバイス。
前記第１の制御信号を受ける第１の入力ノードと、前記情報を受ける第２のノードと、前記第１の制御信号と前記情報との否定論理和演算の結果を示す第１の信号を出力する第１の出力ノードと、を含むＮＯＲゲートを、含む、
請求項８に記載のメモリデバイス。
【請求項10】
前記スイッチ回路は、
前記第１のセレクトゲート線に接続された第１の端子と、前記ドライバ回路に接続された第２の端子と、前記第１の制御信号の反転信号を受ける第１のゲートと、を含む第１のスイッチと、
前記第２のセレクトゲート線に接続された第３の端子と、前記ドライバ回路に接続された第４の端子と、前記第１の信号を受ける第２のゲートと、を含む第２のスイッチと、
を含む、
請求項９に記載のメモリデバイス。
前記第１のセレクトゲート線に接続された第１の端子と、前記ドライバ回路に接続された第２の端子と、前記第１の制御信号の反転信号を受ける第１のゲートと、を含む第１のスイッチと、
前記第２のセレクトゲート線に接続された第３の端子と、前記ドライバ回路に接続された第４の端子と、前記第１の信号を受ける第２のゲートと、を含む第２のスイッチと、
を含む、
請求項９に記載のメモリデバイス。
【請求項11】
前記ドライバ回路は、前記非選択状態の前記ブロックの前記第１のセレクトゲート線及び前記第２のセレクトゲート線に、電圧を出力するドライバを、含み、
前記第２及び第４の端子は、配線を介して前記ドライバに接続される、
請求項１０に記載のメモリデバイス。
前記第２及び第４の端子は、配線を介して前記ドライバに接続される、
請求項１０に記載のメモリデバイス。
【請求項12】
前記スイッチ制御回路は、
第１の電源端子に接続される第１の端子と、前記スイッチ回路に信号を送るための第１のノードに接続される第２の端子と、前記第１の制御信号を受ける第１のゲートと、を含む第１のＰ型トランジスタと、
前記第１のノードに接続される第３の端子と、第２の電源端子に接続される第４の端子と、前記第１の制御信号を受ける第２のゲートと、を含む第１のＮ型トランジスタと、
前記第１の電源端子に接続される第５の端子と、前記第１の端子に接続される第６の端子と、前記情報を受ける第３のゲートと、を含む第２のＰ型トランジスタと、
前記第１のノードに接続される第７の端子と、前記第２の電源端子に接続される第８の端子と、前記情報を受ける第４のゲートと、を含む第２のＮ型トランジスタと、
を含む、
請求項８に記載のメモリデバイス。
第１の電源端子に接続される第１の端子と、前記スイッチ回路に信号を送るための第１のノードに接続される第２の端子と、前記第１の制御信号を受ける第１のゲートと、を含む第１のＰ型トランジスタと、
前記第１のノードに接続される第３の端子と、第２の電源端子に接続される第４の端子と、前記第１の制御信号を受ける第２のゲートと、を含む第１のＮ型トランジスタと、
前記第１の電源端子に接続される第５の端子と、前記第１の端子に接続される第６の端子と、前記情報を受ける第３のゲートと、を含む第２のＰ型トランジスタと、
前記第１のノードに接続される第７の端子と、前記第２の電源端子に接続される第８の端子と、前記情報を受ける第４のゲートと、を含む第２のＮ型トランジスタと、
を含む、
請求項８に記載のメモリデバイス。
【請求項13】
前記ロウ制御回路は、前記第２のセレクトゲート線の電位の状態を制御するための第２の制御信号を受け、
前記スイッチ制御回路は、
前記情報を受ける第１の入力ノードと、前記第２の制御信号を受ける第２の入力ノードと、前記情報と前記第２の制御信号との論理積の結果を示す第１の信号を出力する第１の出力ノードと、を含むＡＮＤゲートと、
前記第１の制御信号を受ける第３の入力ノードと、前記第１の信号を受ける第４の入力ノードと、前記第１の制御信号と前記第１の信号との否定論理和の結果を示す第２の信号を出力する第２の出力ノードと、を含むＮＯＲゲートと、
を含む、
請求項８に記載のメモリデバイス。
前記スイッチ制御回路は、
前記情報を受ける第１の入力ノードと、前記第２の制御信号を受ける第２の入力ノードと、前記情報と前記第２の制御信号との論理積の結果を示す第１の信号を出力する第１の出力ノードと、を含むＡＮＤゲートと、
前記第１の制御信号を受ける第３の入力ノードと、前記第１の信号を受ける第４の入力ノードと、前記第１の制御信号と前記第１の信号との否定論理和の結果を示す第２の信号を出力する第２の出力ノードと、を含むＮＯＲゲートと、
を含む、
請求項８に記載のメモリデバイス。
【請求項14】
前記スイッチ回路は、
前記第１のセレクトゲート線に接続された第１の端子と、前記ドライバ回路に接続された第２の端子と、前記第１の制御信号の反転信号を受ける第１のゲートと、を含む第１のスイッチと、
前記第２のセレクトゲート線に接続された第３の端子と、前記ドライバ回路に接続された第４の端子と、前記第２の信号を受ける第２のゲートと、を含む第２のスイッチと、
を含む、
請求項１３に記載のメモリデバイス。
前記第１のセレクトゲート線に接続された第１の端子と、前記ドライバ回路に接続された第２の端子と、前記第１の制御信号の反転信号を受ける第１のゲートと、を含む第１のスイッチと、
前記第２のセレクトゲート線に接続された第３の端子と、前記ドライバ回路に接続された第４の端子と、前記第２の信号を受ける第２のゲートと、を含む第２のスイッチと、
を含む、
請求項１３に記載のメモリデバイス。
【請求項15】
前記ドライバ回路は、前記非選択状態の前記ブロックの前記第１のセレクトゲート線及び前記第２のセレクトゲート線に、電圧を出力するドライバを、含み、
前記第２及び第４の端子は、配線を介して前記ドライバに接続される、
請求項１４に記載のメモリデバイス。
前記第２及び第４の端子は、配線を介して前記ドライバに接続される、
請求項１４に記載のメモリデバイス。
【請求項16】
前記ロウ制御回路は、前記第２のセレクトゲート線の電位の状態を制御するための第２の制御信号を受け、
前記ロウ制御回路は、
第１の電源端子に接続される第１の端子と、第１のノードに接続される第２の端子と、前記第２の制御信号を受ける第１のゲートと、を含む第１のＰ型トランジスタと、
前記第１のノードに接続される第３の端子と、前記スイッチ回路に信号を送るための第２のノードに接続される第４の端子と、前記第１の制御信号を受ける第２のゲートと、を含む第２のＰ型トランジスタと、
前記第２のノードに接続された第５の端子と、第２の電源端子に接続された第６の端子と、前記第１の制御信号を受ける第３のゲートと、を含む第１のＮ型トランジスタと、
前記第１の電源端子に接続される第７の端子と、前記第１のノードに接続される第８の端子と、前記情報を受ける第４のゲートと、を含む第３のＰ型トランジスタと、
前記第２のノードに接続される第９の端子と、第１０の端子と、前記情報を受ける第５のゲートと、を含む第２のＮ型トランジスタと、
前記第１０の端子に接続される第１１の端子と、前記第２の電源端子に接続される第１２の端子と、前記第２の制御信号を受ける第６のゲートと、を含む第３のＮ型トランジスタと、
を含む、
請求項８に記載のメモリデバイス。
前記ロウ制御回路は、
第１の電源端子に接続される第１の端子と、第１のノードに接続される第２の端子と、前記第２の制御信号を受ける第１のゲートと、を含む第１のＰ型トランジスタと、
前記第１のノードに接続される第３の端子と、前記スイッチ回路に信号を送るための第２のノードに接続される第４の端子と、前記第１の制御信号を受ける第２のゲートと、を含む第２のＰ型トランジスタと、
前記第２のノードに接続された第５の端子と、第２の電源端子に接続された第６の端子と、前記第１の制御信号を受ける第３のゲートと、を含む第１のＮ型トランジスタと、
前記第１の電源端子に接続される第７の端子と、前記第１のノードに接続される第８の端子と、前記情報を受ける第４のゲートと、を含む第３のＰ型トランジスタと、
前記第２のノードに接続される第９の端子と、第１０の端子と、前記情報を受ける第５のゲートと、を含む第２のＮ型トランジスタと、
前記第１０の端子に接続される第１１の端子と、前記第２の電源端子に接続される第１２の端子と、前記第２の制御信号を受ける第６のゲートと、を含む第３のＮ型トランジスタと、
を含む、
請求項８に記載のメモリデバイス。
【請求項17】
前記複数のメモリセルのそれぞれは、
基板の表面に対して垂直な第１の方向に延びる半導体層と、
前記基板の表面に対して平行な第２の方向において、前記半導体層に対向する第１の導電層と、
前記第１の導電層と前記半導体層との間の第１の絶縁層と、
前記第１の導電層と前記第１の絶縁層との間の第２の絶縁層と、
前記第１の絶縁層と前記第２の絶縁層との間の電荷蓄積層と、
を含む、
請求項１に記載のメモリデバイス。
基板の表面に対して垂直な第１の方向に延びる半導体層と、
前記基板の表面に対して平行な第２の方向において、前記半導体層に対向する第１の導電層と、
前記第１の導電層と前記半導体層との間の第１の絶縁層と、
前記第１の導電層と前記第１の絶縁層との間の第２の絶縁層と、
前記第１の絶縁層と前記第２の絶縁層との間の電荷蓄積層と、
を含む、
請求項１に記載のメモリデバイス。
【請求項18】
第１のセレクトゲート線に接続された第１のトランジスタと、第２のセレクトゲート線に接続された第２のトランジスタと、前記第１のトランジスタと前記第２のトランジスタとの間に直列接続され、複数のワード線のうち対応する１つにそれぞれ接続された複数のメモリセルと、を含むブロックを含むメモリセルアレイと、
前記ブロックを選択状態又は非選択状態に設定するための第１の制御信号に基づいて、前記第１のセレクトゲート線の電気的な状態を制御する第１の制御回路と、前記第１の制御信号及び前記ブロックがグッドブロックであるかバッドブロックであるかを示す情報に基づいて前記第２のセレクトゲート線の電気的な状態を制御する第２の制御回路と、を含む、ロウ制御回路と、
を具備するメモリデバイス。
前記ブロックを選択状態又は非選択状態に設定するための第１の制御信号に基づいて、前記第１のセレクトゲート線の電気的な状態を制御する第１の制御回路と、前記第１の制御信号及び前記ブロックがグッドブロックであるかバッドブロックであるかを示す情報に基づいて前記第２のセレクトゲート線の電気的な状態を制御する第２の制御回路と、を含む、ロウ制御回路と、
を具備するメモリデバイス。
【請求項19】
前記第１のセレクトゲート線、前記第２のセレクトゲート線及び前記複数のワード線に印加される複数の電圧を出力するドライバ回路、
をさらに具備し、
前記ロウ制御回路は、
前記第１の制御信号を生成するデコード回路と、
前記情報を記憶するラッチ回路と、
前記ブロックと前記ドライバ回路とを電気的に接続する又は分離するスイッチ回路と、
前記スイッチ回路を制御するスイッチ制御回路と、
を含み、
前記スイッチ制御回路は、前記第１の制御信号と前記情報とに基づいて、前記スイッチ回路による前記ドライバ回路と前記第２のセレクトゲート線との間の電気的な接続又は分離を制御する、
請求項１８に記載のメモリデバイス。
をさらに具備し、
前記ロウ制御回路は、
前記第１の制御信号を生成するデコード回路と、
前記情報を記憶するラッチ回路と、
前記ブロックと前記ドライバ回路とを電気的に接続する又は分離するスイッチ回路と、
前記スイッチ回路を制御するスイッチ制御回路と、
を含み、
前記スイッチ制御回路は、前記第１の制御信号と前記情報とに基づいて、前記スイッチ回路による前記ドライバ回路と前記第２のセレクトゲート線との間の電気的な接続又は分離を制御する、
請求項１８に記載のメモリデバイス。
【請求項20】
前記ロウ制御回路は、前記第２のセレクトゲート線の電位の状態を制御するための第２の制御信号を受け、
前記ロウ制御回路は、
第１の電源端子に接続される第１の端子と、第１のノードに接続される第２の端子と、前記第２の制御信号を受ける第１のゲートと、を含む第１のＰ型トランジスタと、
前記第１のノードに接続される第３の端子と、前記スイッチ回路に信号を送るための第２のノードに接続される第４の端子と、前記第１の制御信号を受ける第２のゲートと、を含む第２のＰ型トランジスタと、
前記第２のノードに接続された第５の端子と、第２の電源端子に接続された第６の端子と、前記第１の制御信号を受ける第３のゲートと、を含む第１のＮ型トランジスタと、
前記第１の電源端子に接続される第７の端子と、前記第１のノードに接続される第８の端子と、前記情報を受ける第４のゲートと、を含む第３のＰ型トランジスタと、
前記第２のノードに接続される第９の端子と、第１０の端子と、前記情報を受ける第５のゲートと、を含む第２のＮ型トランジスタと、
前記第１０の端子に接続される第１１の端子と、前記第２の電源端子に接続される第１２の端子と、前記第２の制御信号を受ける第６のゲートと、を含む第３のＮ型トランジスタと、
を含む、
請求項１９に記載のメモリデバイス。
前記ロウ制御回路は、
第１の電源端子に接続される第１の端子と、第１のノードに接続される第２の端子と、前記第２の制御信号を受ける第１のゲートと、を含む第１のＰ型トランジスタと、
前記第１のノードに接続される第３の端子と、前記スイッチ回路に信号を送るための第２のノードに接続される第４の端子と、前記第１の制御信号を受ける第２のゲートと、を含む第２のＰ型トランジスタと、
前記第２のノードに接続された第５の端子と、第２の電源端子に接続された第６の端子と、前記第１の制御信号を受ける第３のゲートと、を含む第１のＮ型トランジスタと、
前記第１の電源端子に接続される第７の端子と、前記第１のノードに接続される第８の端子と、前記情報を受ける第４のゲートと、を含む第３のＰ型トランジスタと、
前記第２のノードに接続される第９の端子と、第１０の端子と、前記情報を受ける第５のゲートと、を含む第２のＮ型トランジスタと、
前記第１０の端子に接続される第１１の端子と、前記第２の電源端子に接続される第１２の端子と、前記第２の制御信号を受ける第６のゲートと、を含む第３のＮ型トランジスタと、
を含む、
請求項１９に記載のメモリデバイス。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、メモリデバイスに関する。
【背景技術】
【0002】
データを不揮発に記憶することが可能なＮＡＮＤフラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開第２０１５－１３１３７８号明細書
【特許文献2】米国特許出願公開第２０１７－３１６８３４号明細書
【特許文献3】米国特許出願公開第２０２０－２５８５５８号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明の一実施形態では、メモリデバイスの歩留まり及び信頼性を確保しながら、特性の向上を図る。
【課題を解決するための手段】
【0005】
実施形態のメモリデバイスは、第１のセレクトゲート線に接続された第１のトランジスタと、第２のセレクトゲート線に接続された第２のトランジスタと、前記第１のトランジスタと前記第２のトランジスタとの間に直列接続され、複数のワード線のうち対応する１つにそれぞれ接続された複数のメモリセルと、を含むブロックを含むメモリセルアレイと、アドレスのデコード結果に基づいて前記ブロックを選択状態又は非選択状態に設定するための第１の制御信号を出力し、前記ブロックがグッドブロックであるかバッドブロックであるかを示す情報を記憶し、前記第１の制御信号と前記情報とに基づいて、前記第１のセレクトゲート線から独立に前記第２のセレクトゲート線の電気的な状態を制御するロウ制御回路と、を含む。
【図面の簡単な説明】
【0006】
【図1】第１の実施形態のメモリデバイスを含むシステムを示すブロック図。
【図2】第１の実施形態のメモリデバイスのメモリセルアレイの構成例を示す回路図。
【図3】第１の実施形態のメモリデバイスのメモリセルアレイの構造例を示す断面図。
【図4】第１の実施形態のメモリデバイスのメモリピラーの構造例を示す断面図。
【図5】第１の実施形態のメモリデバイスのロウ制御回路の構成例を示す回路図。
【図6】第１の実施形態のメモリデバイスのデコード回路の構成例を示す回路図。
【図7】第１の実施形態のメモリデバイスのスイッチ制御回路の構成例を示す回路図。
【図8】第１の実施形態のメモリデバイスのスイッチ制御回路の動作例を示す図。
【図9】第１の実施形態のメモリデバイスのロウ制御回路の動作例を示すタイミングチャート。
【図10】第１の実施形態のメモリデバイスのロウ制御回路の動作例を示すタイミングチャート。
【図11】第１の実施形態のメモリデバイスのロウ制御回路の動作例を示すタイミングチャート。
【図12】第１の実施形態のメモリデバイスの動作例を示すタイミングチャート。
【図13】第２の実施形態のメモリデバイスの構成例を示す回路図。
【図14】第２の実施形態のメモリデバイスのスイッチ制御回路の構成例を示す回路図。
【図15】第２の実施形態のメモリデバイスのスイッチ制御回路の動作例を示す図。
【図16】第２の実施形態のメモリデバイスの動作例を示すタイミングチャート。
【図17】第３の実施形態のメモリデバイスの構成例を示す図。
【発明を実施するための形態】
【0007】
＜実施形態＞
図１乃至図１７を参照しながら、本実施形態のメモリデバイスについて詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。また、以下の各実施形態において、末尾に区別化のための数字／英字を伴った参照符号を付された構成要素（例えば、回路、配線、各種の電圧及び信号など）が、相互に区別されなくとも良い場合、末尾の数字／英字が省略された記載（参照符号）が用いられる。
図１乃至図１７を参照しながら、本実施形態のメモリデバイスについて詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。また、以下の各実施形態において、末尾に区別化のための数字／英字を伴った参照符号を付された構成要素（例えば、回路、配線、各種の電圧及び信号など）が、相互に区別されなくとも良い場合、末尾の数字／英字が省略された記載（参照符号）が用いられる。
【0008】
【0009】
（１ａ）構成例
図１は、本実施形態のメモリデバイス１を含むメモリシステムＳＹＳの構成例を説明するためのブロック図である。
図１は、本実施形態のメモリデバイス１を含むメモリシステムＳＹＳの構成例を説明するためのブロック図である。
【0010】
図１に示されるように、メモリシステムＳＹＳは、ホストバスを介して、ホストデバイス９に接続される。メモリシステムＳＹＳは、データの書き込み、データの読み出し及びデータの消去を、ホストデバイス９から要求され得る。
【0011】
ホストデバイス９は、例えば、パーソナルコンピュータ、組み込み機器、又は、サーバー等である。組み込み機器は、例えば、携帯電話やデジタルカメラである。ホストバスは、例えばＳＤＴＭインターフェイス、ＳＡＳ（Serial attached SCSI(small computer system interface)）、ＳＡＴＡ（Serial ATA(advanced technology attachment)）、ＰＣＩｅ（Peripheral component interconnect express）、又は、ＮＶＭｅ（Non‐volatile memory express）などのインターフェイス規格に基づいたバスである。尚、メモリシステムＳＹＳは、無線通信によって、ホストデバイス９に接続されてもよい。
【0012】
メモリシステムＳＹＳは、本実施形態のメモリデバイス１と、メモリコントローラ５とを含む。
【0013】
メモリコントローラ５は、メモリデバイス１に電気的に結合される。メモリコントローラ５は、コマンドＣＭＤ、アドレスＡＤＤ、データＤＴ及び複数の制御信号を、メモリデバイス１に送る。
【0014】
メモリデバイス１は、不揮発性半導体メモリデバイスである。例えば、本実施形態のメモリデバイス１は、ＮＡＮＤフラッシュメモリである。
【0015】
メモリデバイス１は、コマンドＣＭＤ、アドレスＡＤＤ、データＤＴ及び複数の制御信号を受ける。データＤＴは、メモリデバイス１とメモリコントローラ５との間で、転送される。以下において、書き込みシーケンス時、メモリコントローラ５からメモリデバイス１に転送されるデータＤＴは、書き込みデータとよばれる。書き込みデータＤＴは、メモリデバイス１内に書き込まれる。読み出しシーケンス時、メモリデバイス１からメモリコントローラ５に転送されるデータＤＴは、読み出しデータとよばれる。読み出しデータＤＴは、メモリデバイス１から読み出される。
【0016】
メモリデバイス１は、例えば、メモリセルアレイ１１０、コマンドレジスタ１２０、アドレスレジスタ１３０、ロウ制御回路１４０、センスアンプ回路１５０、ドライバ回路１６０、電圧生成回路１７０、入出力回路１８０及びシーケンサ１９０を含む。
【0017】
メモリセルアレイ１１０は、データを記憶する。メモリセルアレイ１１０内に、複数のビット線及び複数のワード線が設けられる。メモリセルアレイ１１０は、複数のブロックＢＬＫ（ＢＬＫ０，・・・，ＢＬＫｋ－１）を含んでいる。各ブロックＢＬＫは、複数のメモリセルの集合体である。各メモリセルは、１つのビット線と１つのワード線とに関連付けられている。メモリセルアレイ１１０は、メモリセルアレイ１１０内の制御単位を選択するための複数のセレクトゲート線を含む。メモリセルアレイ１１０の内部構成は、後述される。
【0018】
コマンドレジスタ１２０は、メモリコントローラ５からのコマンドＣＭＤを一時的に記憶する。コマンドＣＭＤは、例えば、シーケンサ１９０に、読み出しシーケンス、書き込みシーケンス、及び消去シーケンス等を実行させる命令を含む信号である。
【0019】
アドレスレジスタ１３０は、メモリコントローラ５からのアドレス（選択アドレス）ＡＤＤを一時的に記憶する。アドレスＡＤＤは、例えば、ブロックアドレス、ページアドレス（ワード線アドレス）、及びカラムアドレスなどを含んでいる。ブロックアドレス、ページアドレス、及びカラムアドレスは、ブロックＢＬＫ、ワード線、ビット線（カラム）の選択にそれぞれ使用される。以下において、ブロックアドレスに基づいて選択されたブロックは、選択ブロックとよばれる。ページアドレスに基づいて選択されたワード線は、選択ワード線とよばれる。
【0020】
ロウ制御回路１４０は、メモリセルアレイ１１０のロウに関する動作を制御する。ロウ制御回路１４０は、ブロックアドレスに基づいて、メモリセルアレイ１１０内の１つのブロックＢＬＫを選択する。ロウ制御回路１４０は、例えば、選択ワード線に対応する配線に印加された電圧を、選択ブロックＢＬＫ内の選択ワード線に転送する。ロウ制御回路１４０は、アドレスＡＤＤに基づいて、セレクトゲート線の選択（活性化）及び非選択（非活性化）を制御する。ロウ制御回路１４０は、複数のブロックデコーダＢＤなどを含む。各ブロックデコーダＢＤの内部構成は、後述される。
【0021】
センスアンプ回路１５０は、メモリセルアレイ１１０のカラムに関する動作を制御する。センスアンプ回路１５０は、書き込みシーケンスにおいて、メモリコントローラ５からの書き込みデータＤＴに応じて、メモリセルアレイ１１０内に設けられたビット線のそれぞれに、電圧を印加する。センスアンプ回路１５０は、読み出しシーケンスにおいて、ビット線における電流の発生の有無又はビット線の電位の変動に基づいてメモリセル内に記憶されたデータを判定する。センスアンプ回路１５０は、この判定結果に基づいたデータを、読み出しデータＤＴとしてメモリコントローラ５に転送する。センスアンプ回路１５０は、センスアンプユニット、データラッチ回路、及びキャッシュ回路などを含む。
【0022】
ドライバ回路１６０は、読み出しシーケンス、書き込みシーケンス、及び消去シーケンス等で用いられる複数の電圧を、メモリセルアレイ１１０に出力する。ドライバ回路１６０は、アドレスレジスタ１３０内のアドレスＡＤＤに基づいて、ワード線及びビット線などに対応する配線に所定の電圧を、印加する。例えば、ドライバ回路１６０は、複数の配線を含む配線群１６９を介してロウ制御回路１４０に接続される。
【0023】
電圧生成回路１７０は、メモリデバイス１の各種の動作のための複数の電圧を、生成する。電圧生成回路１７０は、生成された電圧をドライバ回路１６０に出力する。
【0024】
入出力回路１８０は、メモリデバイス１とメモリコントローラ５との間における、メモリデバイス１側のインターフェイス回路として機能する。メモリデバイス１がＮＡＮＤフラッシュメモリである場合、入出力回路１８０は、ＯＮＦＩ
（Open NAND flash interface）などのＮＡＮＤインターフェイス規格に基づいて、メモリコントローラ５と通信する。コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディビジー信号ＲＢｎ、及び入出力信号ＤＱなどが、メモリデバイス１とメモリコントローラ５との間の通信に使用される。
（Open NAND flash interface）などのＮＡＮＤインターフェイス規格に基づいて、メモリコントローラ５と通信する。コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディビジー信号ＲＢｎ、及び入出力信号ＤＱなどが、メモリデバイス１とメモリコントローラ５との間の通信に使用される。
【0025】
コマンドラッチイネーブル信号ＣＬＥは、メモリデバイス１が受けた入出力信号ＤＱがコマンドＣＭＤであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、メモリデバイス１が受けた信号ＤＱがアドレスＡＤＤであることを示す信号である。ライトイネーブル信号ＷＥｎは、入出力信号ＤＱの入力をメモリデバイス１に命令する信号である。リードイネーブル信号ＲＥｎは、入出力信号ＤＱの出力をメモリデバイス１に命令する信号である。
【0026】
レディビジー信号ＲＢｎは、メモリデバイス１がメモリコントローラ５からの命令を受け付けるレディ状態であるか、命令を受け付けないビジー状態であるかを、メモリデバイス１からメモリコントローラ５に通知する信号である。
【0027】
入出力信号ＤＱは、例えば、８ビット幅の信号セットである。入出力信号ＤＱは、コマンドＣＭＤ、アドレスＡＤＤ、データＤＴ等を含み得る。
【0028】
シーケンサ１９０は、メモリデバイス１全体の動作を制御する。シーケンサ１９０は、コマンドレジスタ１２０内のコマンドＣＭＤに基づいて各回路を制御する。例えば、シーケンサ１９０は、メモリデバイス１の動作を制御するためのパラメータＰＲＭを、レジスタ１９１内に保持する。パラメータＰＲＭは、メモリデバイス１（及びメモリシステムＳＹＳ）の電源がオンされた時に、メモリデバイス１内のＲＯＭ（Read only memory）ブロックからシーケンサ１９０内のレジスタ１９１に読み出される。パラメータＰＲＭは、メモリコントローラ５からメモリデバイス１に供給されてもよい。
【0029】
（１ａ－１）メモリセルアレイ
図２は、本実施形態のメモリデバイス１における、メモリセルアレイ１１０内の或る１つのブロックＢＬＫの回路構成を示す回路図である。
図２は、本実施形態のメモリデバイス１における、メモリセルアレイ１１０内の或る１つのブロックＢＬＫの回路構成を示す回路図である。
【0030】
図２に示されるように、メモリデバイス１がＮＡＮＤ型フラッシュメモリである場合、１つのブロックＢＬＫは、複数（例えば、４つ）のストリングユニットＳＵ（ＳＵ０，・・・，ＳＵ３）を含む。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。メモリセルアレイ１１０内のブロックの数、ブロックＢＬＫ内のストリングユニットの数、及びストリングユニットＳＵ内のＮＡＮＤストリングの数は任意である。
【0031】
各ＮＡＮＤストリングＮＳは、複数のメモリセルＭＴ（ＭＴ０，ＭＴ１，ＭＴ２，・・・，ＭＴｎ－３，ＭＴｎ－２，ＭＴｎ－１）及び複数のセレクトトランジスタＳＴ１，ＳＴ２を含んでいる。ｎは、２以上の自然数である。複数のメモリセルＭＴは、セレクトトランジスタＳＴ１のソースとセレクトトランジスタＳＴ２のドレインとの間に直列接続される。
【0032】
メモリセル（メモリセルトランジスタともよばれる）ＭＴは、制御ゲートと電荷蓄積層とを有する電界効果トランジスタである。メモリセルＭＴは、１ビット以上のデータを実質的に不揮発に記憶する。以下において、メモリセルＭＴが２ビットのデータを記憶する例が、示される。
【0033】
ストリングユニットＳＵ０，・・・，ＳＵ３のそれぞれにおけるセレクトトランジスタＳＴ１のゲートは、複数のドレイン側セレクトゲート線ＳＧＤ（ＳＧＤ０，・・・，ＳＧＤ３）のうち対応するドレイン側セレクトゲート線ＳＧＤにそれぞれ接続される。
【0034】
ストリングユニットＳＵ０，・・・，ＳＵ３のそれぞれにおけるセレクトトランジスタＳＴ２のゲートは、例えば、ソース側セレクトゲート線ＳＧＳに共通接続される。セレクトトランジスタＳＴ２のゲートは、ストリングユニットＳＵ０，・・・，ＳＵ３毎に異なるソース側セレクトゲート線ＳＧＳに接続されてもよい。
【0035】
同一のブロックＢＬＫ内に属するメモリセルＭＴ０，・・・，ＭＴｎ－１の制御ゲートは、複数のワード線ＷＬ（ＷＬ０，ＷＬ１，ＷＬ２，・・・，ＷＬｎ－３，ＷＬｎ－２，ＷＬｎ－１）のうち対応する１つのワード線ＷＬにそれぞれ接続される。
【0036】
メモリセルアレイ１１０内において同一カラムに属するＮＡＮＤストリングＮＳのセレクトトランジスタＳＴ１のドレインは、複数のビット線ＢＬ（ＢＬ０，ＢＬ１，・・・，ＢＬｍ－１）のうち対応する１つのビット線ＢＬに、それぞれ接続される。ｍは、２以上の自然数である。
【0037】
複数のセレクトトランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続される。
【0038】
ストリングユニットＳＵは、異なるビット線ＢＬに接続され、かつ、同一のドレイン側セレクトゲート線ＳＧＤに接続されたＮＡＮＤストリングＮＳの集合体である。ブロックＢＬＫは、複数のワード線ＷＬを共有する複数のストリングユニットＳＵの集合体である。メモリセルアレイ１１０は、複数のビット線ＢＬを共有する複数のブロックＢＬＫの集合体である。
【0039】
以下において、ストリングユニットＳＵのうち、同一のワード線ＷＬに共通接続されたメモリセルＭＴの集合体（メモリセル群）は、セルユニットＣＵ（又はメモリグループ）ともよばれる。
【0040】
図３は、本実施形態のメモリデバイス１のメモリセルアレイの構造例を示す断面図である。
【0041】
図３に示されるように、メモリセルアレイ１１０は、半導体基板（以下では、単に基板ともよばれる）２０、導電層２１，２２，２５、及び絶縁層３２ａ，３２，３４,３８をさらに含む。メモリセルアレイ１１０は、複数の導電層２２（２２ａ，２２ｂ，２２ｃ）がＺ方向に積層された構造（積層配線）３００を有する。
【0042】
半導体基板２０の上面上に、絶縁層３８が設けられる。絶縁層３８は、例えばロウ制御回路１４０及び／又はセンスアンプ回路１５０等に対応する回路（図示せず）を、半導体基板２０上において覆っている。
【0043】
絶縁層３８の上面上に、導電層２１が設けられる。導電層２１は、例えば、Ｘ－Ｙ平面に沿って広がった板状の層である。導電層２１は、ソース線ＳＬとして使用される。導電層２１は、例えば、リンがドープされたシリコンを含む。
【0044】
導電層２１の上面上に、絶縁層３２ａが設けられる。絶縁層３２ａの上面上に、導電層２２ａが設けられる。導電層２２ａは、例えば、Ｘ－Ｙ平面に沿って広がった板状の層である。導電層２２ａは、ソース側セレクトゲート線ＳＧＳとして使用される。導電層２２ａは、例えば、タングステンを含む。
【0045】
導電層２２ａの上面上に、絶縁層３２及び導電層２２ｂがＺ方向において交互に積層される。導電層２２ｂは、例えばＸ－Ｙ平面に沿って広がった板状の層である。積層された複数の導電層２２ｂは、半導体基板２０側から順に、それぞれワード線ＷＬ０，・・・，ＷＬｎ－１として使用される。導電層２２ｂは、例えば、タングステンを含む。
【0046】
最上層の導電層２２ｂの上方に、絶縁層３２を介して、導電層２２ｃが設けられる。導電層２２ｃは、例えばＸＹ平面に沿って広がった板状の層である。導電層２２ｃは、ドレイン側セレクトゲート線ＳＧＤとして使用される。導電層２２ｃは、例えばタングステンを含む。
【0047】
導電層２２ｃの上面上に、絶縁層３４が設けられる。絶縁層３４は、複数の絶縁層により構成されていてもよい。絶縁層３４の上面上に、導電層２５が設けられる。導電層２５は、例えば、Ｙ方向に延伸したライン状の層である。導電層２５は、ビット線ＢＬとして使用される。図示せぬ領域において、複数の導電層２５が、Ｘ方向に沿って配列している。導電層２５は、例えば、銅を含む。
【0048】
メモリピラーＭＰの各々は、Ｚ方向に沿って延伸して積層配線３００内に設けられている。メモリピラーＭＰは、絶縁層３２、及び導電層２２を貫通している。メモリピラーＭＰの底部は、導電層２１に接している。メモリピラーＭＰと導電層２２ａとが交差した部分が、セレクトトランジスタＳＴ２として機能する。メモリピラーＭＰと１つの導電層２２ｂとが交差した部分が、１つのメモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電層２２ｃとが交差した部分が、セレクトトランジスタＳＴ１として機能する。
【0049】
メモリピラーＭＰの各々は、例えば、コア部材４０、半導体層４１、積層膜４２を含む。コア部材４０は、Ｚ方向に沿って延伸して設けられる。例えば、コア部材４０の上端は、導電層２２ｃよりも上層に含まれている。コア部材４０の下端は、導電層２１に達している。半導体層４１は、コア部材４０の周囲を覆っている。メモリピラーＭＰの下部において、半導体層４１の一部が、導電層２１に接触している。積層膜４２は、半導体層４１と導電層２１とが接触した部分を除いて、半導体層４１の側面及び底面を覆っている。コア部材４０は、例えば、酸化シリコン等の絶縁体を含む。半導体層４１は、例えば、シリコンを含む。
【0050】
メモリピラーＭＰ内の半導体層４１の上面上に、柱状のコンタクトＣＶが設けられる。図示された領域内に、６つのメモリピラーＭＰのうち、２つのメモリピラーＭＰにそれぞれ対応する２つのコンタクトＣＶが示されている。スリットＳＨＥと重ならない且つコンタクトＣＶが接続されていないメモリピラーＭＰに、図示されない領域（例えば、紙面の奥行き方向又は手前方向の領域）においてコンタクトＣＶが接続される。
【0051】
コンタクトＣＶの上面に、１つの導電層２５（１つのビット線ＢＬ）が、接触している。スリットＳＬＴ及びスリットＳＨＥによって区切られた空間のそれぞれにおいて、１つのコンタクトＣＶが、１つの導電層２５に接続される。導電層２５の各々は、隣り合うスリットＳＬＴ，ＳＨＥの間に設けられたメモリピラーＭＰと隣り合う２つのスリットＳＨＥの間に設けられたメモリピラーＭＰとに電気的に接続される。
【0052】
スリットＳＬＴは、例えば、Ｘ－Ｚ平面に沿って設けられた部分を有し、導電層２２を分断している。スリットＳＬＴ内のコンタクトＬＩは、スリットＳＬＴに沿って設けられている。コンタクトＬＩの上端の一部は、絶縁層３４と接触している。コンタクトＬＩの下端は、導電層２１と接触している。コンタクトＬＩは、例えば、ソース線ＳＬの一部として使用される導電体である。スペーサＳＰは、コンタクトＬＩと導電層２２との間に少なくとも設けられる。コンタクトＬＩと導電層２２との間は、スペーサＳＰによって分離及び絶縁されている。スペーサＳＰは、絶縁層である。尚、スリットＳＬＴは、絶縁体によって充填されてもよい。
【0053】
スリットＳＨＥは、例えば、Ｘ－Ｚ平面に沿って設けられた部分を有し、少なくとも導電層２２ｃを分断している。スリットＳＨＥの上端は、絶縁層３４と接触している。スリットＳＨＥの下端は、最上層の導電層２２ｂと導電層２２ｃとの間の絶縁層３２に接触している。スリットＳＨＥは、例えば、酸化シリコン等の絶縁体を含む。
【0054】
図４は、本実施形態のメモリデバイス１におけるメモリピラーＭＰの断面構造の一例を示す断面図である。図４は、半導体基板２０の表面に平行且つ導電層２２ｂを含む層におけるメモリピラーＭＰの断面構造を表示している。
【0055】
図４に示されるように、積層膜４２は、例えば、トンネル絶縁膜４３、チャージトラップ膜４４、及びブロック絶縁膜４５を含む。
【0056】
導電層２２ｂを含む断面において、コア部材４０は、メモリピラーＭＰの中央部に設けられる。半導体層４１は、コア部材４０の側面を囲っている。トンネル絶縁膜４３は、半導体層４１の側面を囲っている。チャージトラップ膜４４は、トンネル絶縁膜４３の側面を囲っている。ブロック絶縁膜４５は、チャージトラップ膜４４の側面を囲っている。導電層２２ｂは、ブロック絶縁膜４５の側面を囲っている。トンネル絶縁膜４３は、例えば、酸化シリコンを含む。チャージトラップ膜４４は、例えば、窒化シリコンを含む。ブロック絶縁膜４５は、例えば、酸化シリコン又は酸化アルミニウムを含む。
【0057】
上述の各メモリピラーＭＰにおいて、半導体層４１が、メモリセルトランジスタＭＴ０，・・・，ＭＴｎ－１及びセレクトトランジスタＳＴ１，ＳＴ２のチャネル領域（電流経路）として使用される。チャージトラップ膜４４が、メモリセルトランジスタＭＴの電荷蓄積層として使用される。メモリデバイス１は、メモリセルトランジスタＭＴ０，・・・，ＭＴｎ－１及びセレクトトランジスタＳＴ１，ＳＴ２をオンさせることによって、ビット線ＢＬとコンタクトＬＩ（ソース線ＳＬ）との間でメモリピラーＭＰを介した電流を流すことができる。
【0058】
【0059】
図５は、ロウ制御回路１４０の構成例を説明するための模式的な図である。
【0060】
ロウ制御回路１４０は、上述のように、複数のブロックデコーダＢＤ（ＢＤ０，・・・，ＢＤｋ－１）を含む。複数のブロックデコーダＢＤのそれぞれは、複数のブロックＢＬＫと１対１で対応するように、構成されている。各ブロックデコーダＢＤは、デコード回路１４１、スイッチ回路１４２、及びスイッチ制御回路１４３を、含む。
【0061】
デコード回路１４１は、アドレスＡＤＤをデコードする。デコード回路１４１は、メモリセルアレイ１１０の複数のブロックＢＬＫのうち１つに関連付けられる。
【0062】
デコード回路１４１は、バッドブロック情報ラッチ４９を含む。バッドブロック情報ラッチ４９は、デコード回路１４１に対応するブロックＢＬＫがバッドブロックであるか否かの情報（フラグ、信号、データ）ＧＯＯＤを記憶するラッチである。例えば、対応するブロックＢＬＫがバッドブロックである場合、バッドブロック情報ＧＯＯＤは、“０”の値を示す。対応するブロックＢＬＫがバッドブロックではない場合（対応するブロックＢＬＫがグッドブロックである場合）、バッドブロック情報ＧＯＯＤは、“１”の値を示す。
【0063】
デコード回路１４１は、アドレスＡＤＤ及びバッドブロック情報ＧＯＯＤを用いて、対応するブロックＢＬＫを選択状態又は非選択状態に設定するための制御信号（デコード信号）ＲＤＥＣＳＥＬを、出力する。
【0064】
デコード回路１４１の内部構成の詳細については、後述する。
【0065】
スイッチ回路（転送ゲート回路）１４２は、配線群１６９を介したメモリセルアレイ１１０とドライバ回路１６０との間の接続を制御する。スイッチ回路１４２は、複数のブロックＢＬＫのうち対応する１つに関連付けられる。対応するブロックＢＬＫに関して、スイッチ回路１４２は、デコード回路１４１に関連付けられる。
【0066】
スイッチ回路１４２は、複数のトランジスタＳＷＤ（ＳＷＤ０，・・・，ＳＷＤ３），ＳＷＷ（ＳＷＷ０，・・・，ＳＷＷｎ－１），ＳＷＳ，ＵＳＷＤ（ＵＳＷＤ０，・・・，ＵＳＷＤ３），ＵＳＷＳを含む。各トランジスタＳＷＤ，ＳＷＷ，ＳＷＳ，ＵＳＷＤ，ＵＳＷＳは、配線群１６９の或る配線とメモリセルアレイ１１０内の対応する配線との間の接続のスイッチ（転送スイッチ、転送ゲート、転送トランジスタ）として機能する。例えば、各トランジスタＳＷＤ，ＳＷＷ，ＳＷＳ，ＵＳＷＤ，ＵＳＷＳは、高耐圧型のＮチャネル型の電界効果トランジスタである。
【0067】
複数のトランジスタＳＷＤ，ＳＷＷ，ＳＷＳは、対応するブロックＢＬＫが選択状態に設定される場合、ドライバ回路１６０からの出力電圧を、配線群１６９から対応するブロックＢＬＫ内の配線に供給（転送）する。配線群１６９は、複数の配線ＳＧＤＩ（ＳＧＤＩ０，・・・，ＳＧＤＩ３），ＣＧＩ（ＣＧＩ０，・・・，ＣＧＩｎ－１），ＳＧＳＩ，ＵＳＧＤ，ＵＳＧＳを含む。
【0068】
複数のトランジスタＳＷＤ，ＳＷＷ，ＳＷＳ，ＵＳＷＤ，ＵＳＷＳのゲートは、後述のスイッチ制御回路１４３に接続される。
【0069】
各トランジスタＳＷＤ０，・・・，ＳＷＤ３は、対応するブロックＢＬＫ内の複数のドレイン側セレクトゲート線ＳＧＤ０，・・・，ＳＧＤ３に、１対１で関連付けられている。例えば、トランジスタＳＷＤ０の電流経路の一端（ノード、端子）は、ドレイン側セレクトゲート線ＳＧＤ０に接続され、トランジスタＳＷＤ０の電流経路の他端（ノード、端子）は、配線ＳＧＤＩ０に接続される。例えば、トランジスタＳＷＤ３の電流経路の一端は、ドレイン側セレクトゲート線ＳＧＤ３に接続され、トランジスタＳＷＤ３の電流経路の他端は、配線ＳＧＤＩ３に接続される。
【0070】
各トランジスタＳＷＷ０，・・・，ＳＷＷｎ－１は、対応するブロックＢＬＫ内の複数のワード線ＷＬ０，・・・，ＷＬｎ－１に、１対１で関連付けられている。例えば、トランジスタＳＷＷ０の電流経路の一端は、ワード線ＷＬ０に接続され、トランジスタＳＷＷ０の電流経路の他端は、配線ＣＧＩ０に接続される。例えば、トランジスタＳＷＷｎ－１の電流経路の一端は、ワード線ＷＬｎ－１に接続され、トランジスタＳＷＷｎ－１の電流経路の他端は、配線ＣＧＩｎ－１に接続される。
【0071】
トランジスタＳＷＳは、対応するブロックＢＬＫ内のソース側セレクトゲート線ＳＧＳに関連付けられている。例えば、トランジスタＳＷＳの電流経路の一端は、ソース側セレクトゲート線ＳＧＳに接続され、トランジスタＳＷＳの電流経路の他端は、配線ＳＧＳＩに接続される。
【0072】
複数のトランジスタＵＳＷＤ（ＵＳＷＤ０，・・・，ＵＳＷＤ３），ＵＳＷＳは、対応するブロックＢＬＫが非選択状態に設定される場合に、ドライバ回路１６０から出力される電圧を、配線群１６９から対応するブロックＢＬＫ内の配線に供給（転送）する。
【0073】
各トランジスタＵＳＷＤ０，・・・，ＵＳＷＤ３は、対応するブロックＢＬＫ内の複数のドレイン側セレクトゲート線ＳＧＤ０，・・・，ＳＧＤ３に、１対１で関連付けられている。例えば、トランジスタＵＳＷＤ０の電流経路の一端は、ドレイン側セレクトゲート線ＳＧＤ０に接続され、トランジスタＵＳＷＤ０の電流経路の他端は、配線ＵＳＧＤに接続される。例えば、トランジスタＵＳＷＤ３の電流経路の一端は、ドレイン側セレクトゲート線ＳＧＤ３に接続され、トランジスタＵＳＷＤ３の電流経路の他端は、配線ＵＳＧＤに接続される。
【0074】
トランジスタＵＳＷＳは、対応するブロックＢＬＫ内のソース側セレクトゲート線ＳＧＳに関連付けられている。例えば、トランジスタＵＳＷＳの電流経路の一端は、ソース側セレクトゲート線ＳＧＳに接続され、トランジスタＵＳＷＳの電流経路の他端は、配線ＵＳＧＳに接続される。
【0075】
スイッチ制御回路１４３は、選択スイッチ制御回路５０、ドレイン側非選択スイッチ制御回路５１、及びソース側非選択スイッチ制御回路５２を含む。
【0076】
選択スイッチ制御回路５０は、レベルシフタＬＳを少なくとも含む。
【0077】
レベルシフタＬＳの入力ノード（入力端子）は、対応するデコード回路１４１に接続される。レベルシフタＬＳの出力ノード（出力端子）は、複数のトランジスタＳＷＤ，ＳＷＷ，ＳＷＳのゲートに接続される。
【0078】
レベルシフタＬＳは、デコード回路１４１から制御信号ＲＤＥＣＳＥＬを受ける。レベルシフタＬＳは、制御信号ＲＤＥＣＳＥＬに基づいて、或る電圧値を有する制御信号（選択信号）ＢＬＫＳＥＬを、トランジスタＳＷＤ，ＳＷＷ，ＳＷＳのゲートに供給する。トランジスタＳＷＤ，ＳＷＷ，ＳＷＳは、制御信号ＢＬＫＳＥＬの信号レベルに応じて、オン又はオフする。トランジスタＳＷＤ，ＳＷＷ，ＳＷＳは、制御信号ＢＬＫＳＥＬの電圧値に応じて、或る大きさの電圧を、転送できる。
【0079】
ドレイン側非選択スイッチ制御回路５１は、対応するブロックＢＬＫ内の複数のドレイン側セレクトゲート線ＳＧＤの非選択状態（非活性化状態）を制御する。
【0080】
ドレイン側非選択スイッチ制御回路５１は、インバータ（ＮＯＴゲート）ＩＮＶ０を含む。インバータＩＮＶ０の入力ノード（入力端子）は、対応するデコード回路１４１に接続される。インバータＩＮＶ０の出力ノード（出力端子）は、複数のトランジスタＵＳＷＤのゲートに接続される。
【0081】
インバータＩＮＶ０は、制御信号ＲＤＥＣＳＥＬを受ける。インバータＩＮＶ０は、制御信号ＢＬＫＳＥＬｎ＿Ｄを、トランジスタＵＳＷＤのゲートに供給する。制御信号ＢＬＫＳＥＬｎ＿Ｄは、制御信号ＲＤＣＳＥＬの反転信号である。トランジスタＵＳＷＤは、制御信号ＢＬＫＳＥＬｎ＿Ｄの信号レベルに応じて、オン又はオフする。
【0082】
ソース側非選択スイッチ制御回路５２は、対応するブロックＢＬＫ内のソース側セレクトゲート線ＳＧＳの非選択状態（非活性化状態）を制御する。
【0083】
ソース側非選択スイッチ制御回路５２は、ＡＮＤゲートＡＧと、ＮＯＲゲートＮＧと、を含む。ＡＮＤゲートＡＧの一方の入力ノードは、対応するデコード回路１４１に接続されている。ＡＮＤゲートＡＧの他方の入力ノードは、信号線５９に接続されている。ＡＮＤゲートＡＧの出力ノードは、ＮＯＲゲートＮＧの一方の入力ノードに接続される。ＮＯＲゲートＮＧの他方の入力ノードは、対応するデコード回路１４１に接続される。ＮＯＲゲートＮＧの出力ノードは、トランジスタＵＳＷＳのゲートに接続される。
【0084】
信号線５９は、複数のブロックデコーダＢＤにまたがって、複数のソース側非選択スイッチ制御回路５２のＡＮＤゲートＡＧに接続される。制御信号ＵＳＧＳ＿ＧＢＦＬＴは、信号線５９を介して、複数のソース側非選択スイッチ制御回路５２のＡＮＤゲートＡＧにそれぞれ供給される。例えば、シーケンサ１９０が、制御信号ＵＳＧＳ＿ＧＢＦＬＴの信号レベルを制御する。制御信号ＵＳＧＳ＿ＧＢＦＬＴは、バッドブロック情報ＧＯＯＤに応じた、非選択ブロックＢＬＫのソース側セレクトゲート線ＳＧＳのバイアス状態の制御の有無を示す信号である。
【0085】
ＡＮＤゲートＡＧは、バッドブロック情報ＧＯＯＤを、対応するデコード回路１４１から受ける。ＡＮＤゲートＡＧは、制御信号ＵＳＧＳ＿ＧＢＦＬＴを、シーケンサ１９０から受ける。ＡＮＤゲートＡＧは、バッドブロック情報ＧＯＯＤと制御信号ＵＳＧＳ＿ＧＢＦＬＴとの論理演算（論理積演算）を実行する。ＡＮＤゲートＡＧは、論理積演算（ＡＮＤ演算）の結果を、ＮＯＲゲートＮＧに送る。
【0086】
ＮＯＲゲートＮＧは、デコード回路１４１からの制御信号ＲＤＥＣＳＥＬとＡＮＤゲートＡＧからのＡＮＤ演算の結果を受ける。ＮＯＲゲートＮＧは、制御信号ＲＤＥＣＳＥＬとＡＮＤ演算の結果との論理演算（否定論理和演算）を実行する。ＮＯＲゲートＮＧは、否定論理和演算（ＮＯＲ演算）の結果を示す制御信号ＢＬＫＳＥＬｎ＿Ｓを、トランジスタＵＳＷＳのゲートに供給する。トランジスタＵＳＷＳは、制御信号ＢＬＫＳＥＬｎ＿Ｓの信号レベルに応じて、オン又はオフする。
【0087】
本実施形態において、ブロックＢＬＫ内のソース側セレクトゲート線ＳＧＳが非選択状態に設定される場合の制御は、３つの信号ＲＤＥＣＳＥＬ，ＵＳＧＳ＿ＧＢＦＬＴ，ＧＯＯＤを用いて、実行される。
【0088】
これによって、本実施形態のメモリデバイス１は、ソース側非選択スイッチ制御回路５２を含むロウ制御回路１４０（ブロックデコーダＢＤ）によって、非選択ブロックＢＬＫ内のソース側セレクトゲート線ＳＧＳの電気的な状態（例えば、フローティング状態又はバイアス状態）を、非選択ブロックＢＬＫ内のドレイン側セレクトゲート線ＳＧＤとは独立に制御する。
【0089】
尚、ソース側セレクトゲート線ＳＧＳの非選択状態は、バッドブロック情報ラッチ４９内の信号を用いて、制御される。但し、ソース側セレクトゲート線ＳＧＳの非選択状態の制御は、ブロックデコーダＢＤ内のバッドブロック情報ラッチ４９以外のラッチ内の信号を用いて、実行されてもよい。
【0090】
配線群１６９の複数の配線ＳＧＤＩ，ＣＧＩ，ＳＧＳＩ，ＵＳＧＤ，ＵＳＧＳのそれぞれは、ドライバ回路１６０内の複数のドライバのうち対応する１つに接続されている。例えば、配線ＵＳＧＤは、ドライバ回路１６０のドライバ（以下では、ＵＳＧＤドライバと表記される）６０に接続される。ＵＳＧＤドライバ６０は、非選択ブロックＢＬＫのドレイン側セレクトゲート線ＳＧＤに印加される電圧を、出力する。例えば、配線ＵＳＧＳは、ドライバ回路１６０のドライバ（以下では、ＵＳＧＳドライバと表記される）６１に接続される。ＵＳＧＳドライバ６１は、非選択ブロックＢＬＫのソース側セレクトゲート線ＳＧＳに印加される電圧を、出力する。
【0091】
（１ａ－２－１）デコード回路
図６は、本実施形態のメモリデバイス１のロウ制御回路１４０における、ブロックデコーダＢＤのデコード回路１４１の内部構成を示す回路図である。
図６は、本実施形態のメモリデバイス１のロウ制御回路１４０における、ブロックデコーダＢＤのデコード回路１４１の内部構成を示す回路図である。
【0092】
デコード回路１４１は、複数のトランジスタＴＲ０，ＴＲ１，ＴＲ２，ＴＲ３，ＴＲＡ，ＴＲＥ、インバータ（ＮＯＴゲート）ＩＮＶａ、及びバッドブロック情報ラッチ４９を含む。
【0093】
インバータＩＮＶａの入力ノードは、ノードｎｄ１に接続される。インバータＩＮＶａの出力ノードは、ノードｎｄ０に接続される。ノードｎｄ０は、デコード回路１４１の出力ノードである。インバータＩＮＶａは、制御信号ＲＤＥＣＳＥＬを、ノードｎｄ０に出力する。制御信号ＲＤＥＣＳＥＬは、ノードｎｄ１の電位レベルに応じた信号の反転信号である。
【0094】
トランジスタＴＲ０は、Ｐチャネル型の電界効果トランジスタである。トランジスタＴＲ０の電流経路の一端は、電圧ＶＲＤが印加された電源端子（以下では、電源端子ＶＲＤとよばれる）に接続される。トランジスタＴＲ０の電流経路の他端は、ノードｎｄ１に接続される。トランジスタＴＲ０のゲートは、ノードｎｄ０に接続される。トランジスタＴＲ０は、ノードｎｄ０の電位レベル（制御信号ＲＤＥＣＳＥＬの信号レベル）に応じて、オン又はオフする。電圧ＶＲＤは、例えば、３Ｖ程度の電圧である。
【0095】
トランジスタＴＲ１は、Ｐチャネル型の電界効果トランジスタである。トランジスタＴＲ１の電流経路の一端は、電源端子ＶＲＤに接続される。トランジスタＴＲ１の電流経路の他端は、ノードｎｄ１に接続される。トランジスタＴＲ１のゲートは、制御信号ＲＤＥＣを受ける。デコード回路１４１がディセーブル状態に設定される場合、制御信号ＲＤＥＣの信号レベルは、“Ｌ”レベルに設定される。デコード回路１４１がイネーブル状態に設定される場合、制御信号ＲＤＥＣの信号レベルは、“Ｈ”レベルに設定される。
【0096】
複数のトランジスタＴＲＡ，・・・，ＴＲＥは、Ｎチャネル型の電界効果トランジスタである。複数のトランジスタＴＲＡ，・・・，ＴＲＥは、ノードｎｄ１とトランジスタＴＲ２との間に、直列に接続される。
【0097】
トランジスタＴＲＡの電流経路の一端は、ノードｎｄ１に接続される。トランジスタＴＲＡの電流経路の他端は、他の複数のトランジスタの電流経路を経由して、トランジスタＴＲＥの電流経路の一端に接続される。トランジスタＴＲＥの電流経路の他端は、トランジスタＴＲ２の電流経路の一端に接続される。
【0098】
信号ＡＲＯＷＡ，・・・，ＡＲＯＷＥが、トランジスタＴＲＡ，・・・，ＴＲＥのゲートに、それぞれ供給される。信号ＡＲＯＷＡ，・・・，ＡＲＯＷＥは、アドレスＡＤＤに含まれるブロックアドレス信号に基づいて生成される信号である。対応するブロックＢＬＫが選択ブロックである場合、選択ブロックＢＬＫに対応するデコード回路１４１内のトランジスタＴＲＡ，・・・，ＴＲＥの全ては、信号ＡＲＯＷＡ，・・・，ＡＲＯＷＥに基づいて、オンする。
【0099】
トランジスタＴＲ２は、Ｎチャネル型の電界効果トランジスタである。トランジスタＴＲ２の電流経路の一端は、トランジスタＴＲＥの電流経路の他端に接続される。トランジスタＴＲ２の電流経路の他端は、ノードｎｄ２に接続される。トランジスタＴＲ２のゲートは、制御信号ＲＤＥＣを受ける。制御信号ＲＤＥＣの信号レベルに応じて、トランジスタＴＲ１及びトランジスタＴＲ２のうちいずれか一方が、オン状態に設定される。
【0100】
トランジスタＴＲ３は、Ｎチャネル型の電界効果トランジスタである。トランジスタＴＲ３の電流経路の一端は、ノードｎｄ２に接続される。トランジスタＴＲ３の電流経路の他端は、グランド電圧ＶＳＳが印加された電源端子（以下では、グランド端子ＶＳＳとよばれる）に接続される。トランジスタＴＲ３のゲートは、制御信号ＲＯＭＢＡＥＮを受ける。制御信号ＲＯＭＢＡＥＮの信号レベルに応じて、トランジスタＴＲ３は、オン又はオフする。制御信号ＲＯＭＢＡＥＮの信号レベルが、“Ｈ”レベルに設定された場合、トランジスタＴＲ３はオンする。この場合において、バッドブロック情報ＧＯＯＤに応じて制御されるトランジスタＴＲ１０のオン／オフに依存せずに、ノードｎｄ２の信号レベルは、“Ｌ”レベルに設定される。
【0101】
制御信号ＲＤＥＣ及び制御信号ＡＲＯＷＡ，・・・，ＡＲＯＷＥのそれぞれが、“Ｈ”レベルである場合、ノードｎｄ２の電位に応じた信号が、ノードｎｄ１に転送される。例えば、ノードｎｄ１，ｎｄ２は、アドレスＡＤＤのデコード処理の初期状態として、“Ｈ”レベルの信号を、保持している。トランジスタＴＲ３及びトランジスタＴＲ１０の何れか一方が、オンした場合、ノードｎｄ２は、接地される。これによって、“Ｌ”レベルの信号が、オン状態のトランジスタＴＲＡ，ＴＲＥを介して、ノードｎｄ２からノードｎｄ１に転送される。この場合、ノードｎｄ１の信号レベルは、“Ｌ”レベルとなる。
【0102】
制御信号ＲＤＥＣ及び制御信号ＡＲＯＷＡ，・・・，ＡＲＯＷＥのうち少なくとも１つが、“Ｌ”レベルである場合、ノードｎｄ２は、ノードｎｄ１から電気的に分離される。ノードｎｄ１は、トランジスタＴＲ３及びトランジスタＴＲ１０のオン／オフに依存せずに、“Ｈ”レベルの信号レベルを維持する。
【0103】
バッドブロック情報ラッチ４９は、ノードｎｄ２に接続される。バッドブロック情報ラッチ４９は、複数のトランジスタＴＲ１０，ＴＲ１１，ＴＲ１２，ＴＲ１３、及びフリップフロップＦＦを含む。複数のトランジスタＴＲ１０，ＴＲ１１，ＴＲ１２，ＴＲ１３のそれぞれは、Ｎチャネル型の電界効果トランジスタである。
【0104】
トランジスタＴＲ１０の電流経路の一端は、ノードｎｄ２に接続される。トランジスタＴＲ１０の電流経路の他端は、グランド端子ＶＳＳに接続される。トランジスタＴＲ１０のゲートは、ノードｎｄ１０に接続される。
【0105】
トランジスタＴＲ１１の電流経路の一端は、ノードｎｄ１０に接続される。トランジスタＴＲ１１の電流経路の他端は、ノードｎｄ１１に接続される。トランジスタＴＲ１１のゲートは、制御信号ＲＦＳＥＴを受ける。トランジスタＴＲ１１は、制御信号ＲＦＳＥＴの信号レベルに応じて、オン又はオフする。制御信号ＲＦＳＥＴは、対応するブロックがバッドブロックであることを示す情報（データ）を、バッドブロック情報ラッチ４９にセットするための信号である。任意のブロックＢＬＫを選択し、選択ブロックに対応するデコード回路１４１の制御信号ＲＤＥＣＳＥＬの信号レベルを“Ｈ”レベルとした状態で制御信号ＲＦＳＥＴの信号レベルを“Ｈ”レベルとした場合、“Ｌ”レベルの信号が、ノードｎｄ１０に転送される。これによって、対応するブロックＢＬＫがバッドブロックであることを示すデータ（“Ｌ（０）”レベルの信号）が、バッドブロック情報ラッチ４９にセットされる。
【0106】
トランジスタＴＲ１２の電流経路の一端は、ノードｎｄ１２に接続される。トランジスタＴＲ１２の電流経路の他端は、ノードｎｄ１１に接続される。トランジスタＴＲ１２のゲートは、制御信号ＲＦＲＳＴを受ける。トランジスタＴＲ１２は、制御信号ＲＦＲＳＴの信号レベルに応じて、オン又はオフする。制御信号ＲＦＲＳＴは、対応するブロックがバッドブロックであることを示す情報（データ）を、バッドブロック情報ラッチ４９からリセットするための信号である。制御信号ＲＦＲＳＴの信号レベルが“Ｈ”レベルである場合、“Ｌ”レベルの信号が、ノードｎｄ１２に転送される。これに伴って、“Ｈ”レベルの信号が、ノードｎｄ１０に保持される。これによって、対応するブロックＢＬＫがバッドブロックであることを示すデータが、バッドブロック情報ラッチ４９からリセットされる。
【0107】
トランジスタＴＲ１３の電流経路の一端は、ノードｎｄ１１に接続される。トランジスタＴＲ１３の電流経路の他端は、グランド端子ＶＳＳに接続される。トランジスタＴＲ１３のゲートは、ノードｎｄ０に接続される。トランジスタＴＲ１３は、制御信号ＲＤＥＣＳＥＬの信号レベルに応じて、オン又はオフする。
【0108】
フリップフロップＦＦは、バッドブロック情報ＧＯＯＤを示す１ビットの信号を記憶する。フリップフロップＦＦは、ノードｎｄ１０とノードｎｄ１２との間に接続される。フリップフロップＦＦは、２つのインバータＩＮＶｂ，ＩＮＶｃを含む。インバータＩＮＶｂの入力ノードは、ノードｎｄ１０に接続される。インバータＩＮＶｂの出力ノードは、ノードｎｄ１２に接続される。インバータＩＮＶｃの入力ノードは、ノードｎｄ１２に接続される。インバータＩＮＶｃの出力ノードは、ノードｎｄ１０に接続される。
【0109】
フリップフロップＦＦに接続されたノードｎｄ１０及びノードｎｄ１１は、互いに反転した論理レベルの信号ＧＯＯＤ，ＢＡＤを、それぞれ保持する。ノードｎｄ１０が“Ｈ”レベルの信号ＧＯＯＤを保持し、ノードｎｄ１２が“Ｌ”レベルの信号ＢＡＤを保持する場合、対応するブロックＢＬＫがバッドブロックでないことを示す。ノードｎｄ１０が“Ｌ”レベルの信号ＧＯＯＤを保持し、ノードｎｄ１２が“Ｈ”レベルの信号を保持する場合、対応するブロックＢＬＫがバッドブロックであることを示す。
【0110】
上述の構成によって、デコード回路１４１は、対応するブロックＢＬＫがアドレスＡＤＤに示される選択ブロックで、かつバッドブロックでない場合、“Ｈ”レベルの制御信号ＲＤＥＣＳＥＬを出力する。デコード回路１４１は、対応するブロックＢＬＫがアドレスＡＤＤに示されない非選択ブロック、または、バッドブロックである場合、“Ｌ”レベルの制御信号ＲＤＥＣＳＥＬを出力する。
【0111】
（１ａ－２－２）スイッチ制御回路
スイッチ制御回路１４３は、以下のような構成を有する。
スイッチ制御回路１４３は、以下のような構成を有する。
【0112】
図６に示されるように、スイッチ制御回路１４３の選択スイッチ制御回路５０は、レベルシフタＬＳ及びトランジスタＴＲ２０，ＴＲ２１，ＴＲ２２を含む。
【0113】
レベルシフタＬＳの第１の入力ノードは、ノードｎｄ０に接続される。レベルシフタＬＳは、ノードｎｄ０を介して、制御信号ＲＤＥＣＳＥＬを受ける。レベルシフタＬＳは、制御信号ＲＤＥＣＳＥＬが”Ｈ”レベルのときに、ノードｎｄｘの電圧を制御信号ＢＬＫＳＥＬとして出力する。レベルシフタＬＳは、制御信号ＲＤＥＣＳＥＬが、”Ｌ”レベルのときに、電圧ＶＳＳを制御信号ＢＬＫＳＥＬとして出力する。
【0114】
レベルシフタＬＳは、ノードｎｄｘを介して、トランジスタＴＲ２０，ＴＲ２１，ＴＲ２２に接続される。
【0115】
トランジスタＴＲ２０の電流経路の一端は、電源端子ＶＲＤに接続される。トランジスタＴＲ２０の電流経路の他端は、ノードｎｄｘを介して、レベルシフタＬＳの第２の入力ノード（電源ノード）に接続される。トランジスタＴＲ２０のゲートは、制御信号ＣＳ０を受ける。トランジスタＴＲ２０は、制御信号ＣＳ０に応じて、オン又はオフする。オン状態のトランジスタＴＲ２０は、電圧ＶＲＤをレベルシフタＬＳに転送する。オフ状態のトランジスタＴＲ２０は、レベルシフタＬＳを電源端子ＶＲＤから電気的に分離する。
【0116】
電圧ＶＲＤは、ワード線ＷＬに電圧ＶＲＤを転送可能なように、トランジスタＳＷＤ，ＳＷＷ，ＳＷＳをオン状態に設定し得る電圧である。
【0117】
トランジスタＴＲ２１の電流経路の一端は、電圧ＶＲＥＡＤＨが印加される電源端子（以下では、電源端子ＶＲＥＡＤＨと表記される）に接続される。トランジスタＴＲ２１の電流経路の他端は、ノードｎｄｘを介して、レベルシフタＬＳの第２の入力ノードに接続される。トランジスタＴＲ２１のゲートは、制御信号ＣＳ１を受ける。トランジスタＴＲ２１は、制御信号ＣＳ１に応じて、オン又はオフする。オン状態のトランジスタＴＲ２１は、電圧ＶＲＥＡＤＨをレベルシフタＬＳに転送する。オフ状態のトランジスタＴＲ２１は、レベルシフタＬＳを電源端子ＶＲＥＡＤＨから電気的に分離する。
【0118】
電圧ＶＲＥＡＤＨは、ワード線ＷＬに電圧ＶＲＥＡＤを転送可能なように、トランジスタＳＷＷをオン状態に設定し得る電圧である。電圧ＶＲＥＡＤは、読み出しシーケンスにおいて、非選択のメモリセルＭＣに接続されたワード線ＷＬに印加される電圧である。電圧ＶＲＥＡＤが印加されたメモリセルＭＣは、そのメモリセルＭＣに記憶されているデータに依存せずに、オンする。
【0119】
トランジスタＴＲ２２の電流経路の一端は、電圧ＶＰＧＭＨが印加される電源端子（以下では、電源端子ＶＰＧＭＨと表記される）に接続される。トランジスタＴＲ２２の電流経路の他端は、ノードｎｄｘを介して、レベルシフタＬＳに接続される。トランジスタＴＲ２２のゲートは、制御信号ＣＳ２を受ける。トランジスタＴＲ２２は、制御信号ＣＳ２に応じて、オン又はオフする。オン状態のトランジスタは、電圧ＶＰＧＭＨをレベルシフタＬＳに転送する。オフ状態のトランジスタＴＲ２２は、レベルシフタＬＳを電源端子ＶＰＧＭＨから電気的に分離する。
【0120】
電圧ＶＰＧＭＨは、ワード線ＷＬにプログラム電圧ＶＰＧＭを転送可能な程度に、トランジスタＳＷＷをオン状態に設定し得る電圧である。プログラム電圧ＶＰＧＭは、データの書き込み対象のメモリセルＭＣの電荷蓄積層に電荷を注入することが可能な電圧である。
【0121】
レベルシフタＬＳは、“Ｈ”レベルの制御信号ＲＤＥＣＳＥＬに基づいて、或る電圧値を有する制御信号ＢＬＫＳＥＬを、出力する。レベルシフタＬＳは、実行すべき動作シーケンスに応じたトランジスタＴＲ２０，ＴＲ２１，ＴＲ２２のオン／オフの制御に基づいて、３種類の電圧ＶＲＤ，ＶＲＥＡＤＨ，ＶＰＧＭＨのうちいずれか１つに応じた電圧値を有する制御信号ＢＬＫＳＥＬを、対応するスイッチ回路１４２内のトランジスタＳＷＤ，ＳＷＷ，ＳＷＳのゲートに供給できる。これによって、選択スイッチであるトランジスタＳＷＤ，ＳＷＥ，ＳＷＳは、動作シーケンスに応じて、ドライバ回路１６０からの電圧を、対応する選択ブロックＢＬＫへ転送できる。
【0122】
レベルシフタＬＳは、“Ｌ”レベルの制御信号ＲＤＥＣＳＥＬに基づいて、“Ｌ”レベル（グランド電圧ＶＳＳ）の制御信号ＢＬＫＳＥＬを、トランジスタＳＷＤ，ＳＷＷ，ＳＷＳのゲートに供給する。“Ｌ”レベルの制御信号ＢＬＫＳＥＬによって、トランジスタＳＷＤ，ＳＷＷ，ＳＷＳは、オフする。オフ状態のトランジスタＳＷＤ，ＳＷＷ，ＳＷＳは、ドレイン側セレクトゲート線ＳＧＤ、ワード線ＷＬ、及びソース側セレクトゲート線ＳＧＳを、配線ＳＧＤＩ、配線ＣＧＩ、及び配線ＳＧＳＩから、それぞれ電気的に分離する。
【0123】
スイッチ制御回路１４３において、ドレイン側非選択スイッチ制御回路５１は、インバータＩＮＶ０を含む。インバータＩＮＶ０の入力ノードは、ノードｎｄ０に接続される。インバータＩＮＶ０は、ノードｎｄ０の制御信号ＲＤＥＣＳＥＬの反転信号である制御信号ＢＬＫＳＥＬｎ＿Ｄを、出力する。制御信号ＢＬＫＳＥＬｎ＿Ｄは、対応するスイッチ回路１４２内のトランジスタＵＳＷＤのゲートに供給される。
【0124】
“Ｌ”レベルの制御信号ＢＬＫＳＥＬｎ＿Ｄは、トランジスタＵＳＷＤをオフ状態に設定する。これによって、対応するブロックＢＬＫが選択ブロックである場合、ドレイン側セレクトゲート線ＳＧＤは、オフ状態のトランジスタＵＳＷＤによって、配線ＵＳＧＤから電気的に分離される。“Ｈ”レベルの制御信号ＢＬＫＳＥＬｎ＿Ｄは、トランジスタＵＳＷＤをオン状態に設定する。これによって、対応するブロックＢＬＫが非選択ブロックである場合、ドレイン側セレクトゲート線ＳＧＤは、オン状態のトランジスタＵＳＷＤを介して、配線ＵＳＧＤに電気的に接続される。
【0125】
ソース側非選択スイッチ制御回路５２は、以下のような構成を有する。
【0126】
【0127】
図６のように、スイッチ制御回路１４３において、ソース側非選択スイッチ制御回路５２は、ＡＮＤゲートＡＧ及びＮＯＲゲートＮＧを含む。
【0128】
ＡＮＤゲートＡＧの一方の入力ノードは、バッドブロック情報ラッチ４９からのバッドブロック情報ＧＯＯＤを受ける。ＡＮＤゲートＡＧの他方の入力ノードは、制御信号ＵＳＧＳ＿ＧＢＦＬＴを受ける。ＡＮＤゲートＡＧの出力ノードは、ＮＯＲゲートＮＧの入力ノードに接続される。ＡＮＤゲートＡＧは、バッドブロック情報ＧＯＯＤ及び制御信号ＵＳＧＳ＿ＧＢＦＬＴのＡＮＤ演算の結果を、ＮＯＲゲートＮＧに送る。
【0129】
ＮＯＲゲートＮＧの一方の入力ノードは、ノードｎｄ０に接続される。これによって、ＮＯＲゲートＮＧは、デコード回路１４１からの制御信号ＲＤＥＣＳＥＬを受ける。ＮＯＲゲートＮＧの他方の入力ノードは、ＡＮＤゲートＡＧの出力ノードに接続される。これによって、ＮＯＲゲートＮＧは、ＡＮＤゲートＡＧの演算結果を受ける。ＮＯＲゲートＮＧは、ＡＮＤ演算の結果と制御信号ＲＤＥＣＳＥＬとのＮＯＲ演算を実行する。ＮＯＲゲートＮＧは、このＮＯＲ結果を示す制御信号ＢＬＫＳＥＬｎ＿Ｓを、出力する。
【0130】
“Ｌ”レベルの制御信号ＢＬＫＳＥＬｎ＿Ｓは、トランジスタＵＳＷＳをオフ状態に設定する。これによって、ソース側セレクトゲート線ＳＧＳは、オフ状態のトランジスタＵＳＷＤによって、配線ＵＳＧＳから電気的に分離される。“Ｈ”レベルの制御信号ＢＬＫＳＥＬｎ＿Ｓは、トランジスタＵＳＷＳをオン状態に設定する。これによって、ソース側セレクトゲート線ＳＧＳは、オン状態のトランジスタＵＳＷＳを介して、配線ＵＳＧＳに電気的に接続される。
【0131】
本実施形態のメモリデバイス１において、ソース側非選択スイッチ制御回路５２は、バッドブロック情報ＧＯＯＤを用いて、ソース側セレクトゲート線ＳＧＳの電気的な状態を制御する。
【0132】
対応するブロックＢＬＫが非選択ブロックである時において対応するブロックＢＬＫがバッドブロックではない場合、ソース側非選択スイッチ制御回路５２は、ソース側セレクトゲート線ＳＧＳを電気的にフローティングな状態に、制御する。
【0133】
対応するブロックＢＬＫが非選択ブロックである時において対応するブロックＢＬＫがバッドブロックである場合、ソース側非選択スイッチ制御回路５２は、ソース側セレクトゲート線ＳＧＳの電位を或る電圧値に、制御する。
【0134】
このように、本実施形態において、命令された動作シーケンス（例えば、書き込みシーケンス）の実行時において、制御信号ＵＳＧＳ＿ＧＢＦＬＴに応じて、非選択ブロック内のソース側セレクトゲート線ＳＧＳは、非選択ブロック内のドレイン側セレクトゲート線ＳＧＤから独立に制御され得る。
【0135】
図７は、本実施形態のメモリデバイス１のロウ制御回路１４０における、ソース側非選択スイッチ制御回路５２の内部構成の一例を示す等価回路図である。
【0136】
ソース側非選択スイッチ制御回路５２は、６つのトランジスタＴＲ３０，ＴＲ３１，ＴＲ３２，ＴＲ３３，ＴＲ３４，ＴＲ３５を含む。
【0137】
トランジスタＴＲ３０，ＴＲ３１，ＴＲ３３は、Ｐチャネル型の電界効果トランジスタである。トランジスタＴＲ３２，ＴＲ３４，ＴＲ３５は、Ｎチャネル型の電界効果トランジスタである。
【0138】
トランジスタＴＲ３０の電流経路の一端は、電圧ＶＲＤが印加された端子（以下では、電源端子ＶＲＤと表記される）に接続される。トランジスタＴＲ３０の電流経路の他端は、ノードｎｄ３０に接続される。制御信号ＵＳＧＳ＿ＧＢＦＬＴが、トランジスタＴＲ３０のゲートに供給される。
【0139】
トランジスタＴＲ３１の電流経路の一端は、ノードｎｄ３０に接続される。トランジスタＴＲ３１の電流経路の他端は、ノードｎｄ３１に接続される。制御信号ＲＤＥＣＳＥＬが、トランジスタＴＲ３１のゲートに供給される。
【0140】
トランジスタＴＲ３２の電流経路の一端は、ノードｎｄ３１に接続される。トランジスタＴＲ３２の電流経路の他端は、グランド端子ＶＳＳに接続される。トランジスタＴＲ３２のゲートは、トランジスタＴＲ３１のゲートに接続される。制御信号ＲＤＥＣＳＥＬが、トランジスタＴＲ３２のゲートに供給される。
【0141】
トランジスタＴＲ３３の電流経路の一端は、電源端子ＶＲＤに接続される。トランジスタＴＲ３３の電流経路の他端は、ノードｎｄ３０に接続される。制御信号（バッドブロック情報）ＧＯＯＤが、トランジスタＴＲ３３のゲートに供給される。
【0142】
トランジスタＴＲ３４の電流経路の一端は、ノードｎｄ３１に接続される。トランジスタＴＲ３４の電流経路の他端は、トランジスタＴＲ３５の電流経路の一端に接続される。トランジスタＴＲ３５の電流経路の他端は、グランド端子ＶＳＳに接続される。バッドブロック情報ＧＯＯＤが、トランジスタＴＲ３４のゲートに供給される。制御信号ＵＳＧＳ＿ＧＢＦＬＴが、トランジスタＴＲ３５のゲートに供給される。
【0143】
このように、ソース側非選択スイッチ制御回路５２は、６つのトランジスタＴＲ３０，・・・，ＴＲ３５から構成される。
【0144】
トランジスタＴＲ３０，ＴＲ３５は、制御信号ＵＳＧＳ＿ＧＢＦＬＴに応じて、オン又はオフする。トランジスタＴＲ３１，ＴＲ３２は、制御信号ＲＤＥＣＳＥＬに応じて、オン又はオフする。トランジスタＴＲ３３，ＴＲ３４は、バッドブロック情報ＧＯＯＤに応じて、オン又はオフする。
【0145】
各トランジスタＴＲ３０，ＴＲ３１，ＴＲ３２，ＴＲ３３，ＴＲ３４，ＴＲ３５のオン又はオフに応じた信号レベルを有する制御信号ＢＬＫＳＥＬｎ＿Ｓが、ノードｎｄ３１から出力される。
【0146】
例えば、バッドブロック情報ＧＯＯＤが“Ｈ（１）”レベルであり、制御信号ＵＳＧＳ＿ＧＢＦＬＴが“Ｈ”レベルであり、制御信号ＲＤＥＣＳＥＬが“Ｌ（０）”レベルである場合、“Ｌ”レベルの制御信号ＢＬＫＳＥＬｎ＿Ｓが、ノードｎｄ３１から出力される。
【0147】
例えば、バッドブロック情報ＧＯＯＤが“Ｌ”レベルであり、制御信号ＵＳＧＳ＿ＧＢＦＬＴが“Ｈ”レベルであり、制御信号ＲＤＥＣＳＥＬが“Ｌ”レベルである場合、“Ｈ”レベルの制御信号ＢＬＫＳＥＬｎ＿Ｓが、ノードｎｄ３１から出力される。
【0148】
図８は、本実施形態のメモリデバイス１における、ソース側非選択スイッチ制御回路５２の動作状態を示す図である。なお、図８は、本実施形態のメモリデバイス１がバッドブロック情報ＧＯＯＤに応じて制御される場合を示す。すなわち、制御信号ＲＯＭＢＡＥＮの信号レベルが、“Ｌ”レベルに設定された場合である。
【0149】
本実施形態において、制御信号ＵＳＧＳ＿ＧＢＦＬＴの信号レベルが、“０”レベル（“Ｌ”レベル）に設定される時において、対応するブロックＢＬＫが選択ブロック且つグッドブロックである場合、ソース側セレクトゲート線ＳＧＳは、ＵＳＧＳドライバ６１とは切り離される。また、対応するブロックＢＬＫが選択ブロック且つバッドブロックである場合、ソース側セレクトゲート線ＳＧＳが、ＵＳＧＳドライバ６１によってバイアス状態に設定される。また、対応するブロックＢＬＫが非選択ブロックである場合、ソース側セレクトゲート線ＳＧＳが、バッドブロック情報ＧＯＯＤが“１”レベル又は“０”レベルであってもＵＳＧＳドライバ６１によってバイアス状態に設定される。
【0150】
本実施形態において、制御信号ＵＳＧＳ＿ＧＢＦＬＴの信号レベルが、“１”レベル（“Ｈ”レベル）に設定される時において、対応するブロックＢＬＫが選択ブロック且つグッドブロックである場合、ソース側セレクトゲート線ＳＧＳは、ＵＳＧＳドライバ６１とは切り離される。また、対応するブロックＢＬＫが選択ブロック且つバッドブロックである場合、ソース側セレクトゲート線ＳＧＳが、ＵＳＧＳドライバ６１によってバイアス状態に設定される。また、対応するブロックＢＬＫが非選択ブロックである場合、ソース側セレクトゲート線ＳＧＳが、対応するバッドブロック情報ＧＯＯＤが”１”レベル即ちグッドブロックであれば電気的にフローティング状態に設定され、対応するバッドブロック情報ＧＯＯＤが”０”レベル即ちバッドブロックであればバイアス状態に設定される。
【0151】
すなわち、ソース側セレクトゲート線ＳＧＳをバッドブロック情報ＧＯＯＤに依存してバイアス状態又はフローティング状態に設定する場合、制御信号ＵＳＧＳ＿ＧＢＦＬＴの信号レベルは、“１”レベルに設定される。
【0152】
なお、制御信号ＵＳＧＳ＿ＧＢＦＬＴの信号レベルは、例えば、シーケンサ１９０内に記憶されるパラメータＰＲＭに基づいて固定されてもよいし、メモリデバイス１の動作に応じてシーケンサ１９０によって可変に制御されてもよい。
【0153】
対応するブロックＢＬＫが選択ブロック且つグッドブロックである場合、制御信号ＲＤＥＣＳＥＬの信号レベルは、“１”レベルである。対応するブロックＢＬＫが非選択ブロック又はバッドブロックである場合、制御信号ＲＤＥＣＳＥＬの信号レベルは、“０”レベルである。上述のように、“１”レベルのバッドブロック情報ＧＯＯＤは、グッドブロックを示し、“０”レベルのバッドブロック情報ＧＯＯＤは、バッドブロックを示す。
【0154】
図８に示されるように、制御信号ＵＳＧＳ＿ＧＢＦＬＴの信号レベルが“０”レベルであり、制御信号ＲＤＥＣＳＥＬの信号レベルが“０”レベルである場合、制御信号ＢＬＫＳＥＬｎ＿Ｓの信号レベルは、バッドブロック情報ＧＯＯＤが“０”レベル又は“１”レベルであっても、“１”レベルに設定される。それゆえ、トランジスタＵＳＷＳは、オンする。
【0155】
制御信号ＵＳＧＳ＿ＧＢＦＬＴの信号レベルが“０”レベルであり、制御信号ＲＤＥＣＳＥＬの信号レベルが“１”レベルである場合、制御信号ＢＬＫＳＥＬｎ＿Ｓの信号レベルは、バッドブロック情報ＧＯＯＤが“０”レベル又は“１”レベルであっても、“０”レベルに設定される。それゆえ、トランジスタＵＳＷＳは、オフする。
【0156】
制御信号ＵＳＧＳ＿ＧＢＦＬＴの信号レベルが“１”レベルであり、制御信号ＲＤＥＣＳＥＬの信号レベルが“０”レベルである場合、制御信号ＢＬＫＳＥＬｎ＿Ｓの信号レベルは、“１”レベルのバッドブロック情報ＧＯＯＤに応じて、“０”レベルに設定される。それゆえ、トランジスタＵＳＷＳは、オフする。
【0157】
制御信号ＵＳＧＳ＿ＧＢＦＬＴの信号レベルが“１”レベルであり、制御信号ＲＤＥＣＳＥＬの信号レベルが“０”レベルである場合、制御信号ＢＬＫＳＥＬｎ＿Ｓの信号レベルは、“０”レベルのバッドブロック情報ＧＯＯＤに応じて、“１”レベルに設定される。それゆえ、トランジスタＵＳＷＳは、オンする。
【0158】
制御信号ＵＳＧＳ＿ＧＢＦＬＴの信号レベルが“１”レベルであり、制御信号ＲＤＥＣＳＥＬの信号レベルが“１”レベルである場合、制御信号ＢＬＫＳＥＬｎ＿Ｓの信号レベルは、バッドブロック情報ＧＯＯＤが“０”レベル又は“１”レベルであっても、“０”レベルに設定される。それゆえ、トランジスタＵＳＷＳは、オフする。
【0159】
このように、本実施形態のメモリデバイス１は、対応するブロックＢＬＫが非選択ブロックである場合、対応するブロックＢＬＫがグッドブロックであるかバッドブロックであるかに応じて、対応するブロックＢＬＫ内のソース側セレクトゲート線ＳＧＳの電位状態を制御することができる。
【0160】
【0161】
【0162】
図９は、コマンドに応じた通常の動作シーケンス時、制御信号ＵＳＧＳ＿ＧＢＦＬＴの信号レベルが、“Ｌ（０）”レベルである場合におけるブロックデコーダＢＤの各種の信号の遷移に関するタイミングチャートを示している。
【0163】
図９に示されるように、メモリデバイス１の通常の動作シーケンス時、制御信号ＲＯＭＢＡＥＮ、制御信号ＲＦＳＥＴ及び制御信号ＲＦＲＳＴは、“Ｌ”レベルに設定される。通常の動作シーケンス時において、トランジスタＴＲ３，ＴＲ１１，ＴＲ１２は、オフする。
【0164】
動作シーケンスの開始前において、制御信号ＲＤＥＣが、“Ｌ”レベルである期間において、トランジスタＴＲ１は、オンし、トランジスタＴＲ２は、オフする。ノードｎｄ１は、オン状態のトランジスタＴＲ１によって、“Ｈ”レベルに対応する電圧ＶＲＤに充電される。“Ｈ”レベルのノードｎｄ１に応じて、ノードｎｄ０の電位（信号レベル）は、“Ｌ”レベルに設定される。
【0165】
動作シーケンスの開始に応じて、アドレスＡＤＤが、ロウ制御回路１４０に供給される。供給されたアドレスＡＤＤに基づいた制御信号ＡＲＯＷＡ，・・・，ＡＲＯＷＥが、各ブロックデコーダＢＤに供給される。制御信号ＡＲＯＷＡ，・・・，ＡＲＯＷＥに応じて、トランジスタＴＲＡ，・・・，ＴＲＥは、オン又はオフする。対応するブロックＢＬＫがアドレスＡＤＤに示されるブロックである場合、すなわち選択されたブロックデコーダＢＤにおいて、トランジスタＴＲＡ，・・・，ＴＲＥは、オンする。対応するブロックＢＬＫがアドレスＡＤＤに示されないブロックである場合、すなわち非選択のブロックデコーダＢＤにおいて、トランジスタＴＲＡ，・・・，ＴＲＥの１つ以上は、オフする。
【0166】
バッドブロック情報ラッチ４９のバッドブロック情報ＧＯＯＤに応じて、トランジスタＴＲ１０は、オン又はオフする。対応するブロックＢＬＫがグッドブロックである場合、トランジスタＴＲ１０は、オンする。
【0167】
時刻ｔ９１において、制御信号ＲＤＥＣの信号レベルは、“Ｌ”レベルから“Ｈ”レベルに変わる。これによって、トランジスタＴＲ１はオフし、トランジスタＴＲ２はオンする。
【0168】
対応するブロックが選択ブロックで且つグッドブロックである場合（対応するブロックが動作の対象となる場合）、ノードｎｄ１は、オン状態のトランジスタＴＲＡ，・・・，ＴＲＥ，ＴＲ２，ＴＲ１０を介して、グランド端子に電気的に接続される。この結果として、ノードｎｄ１の電位は、“Ｌ”レベルに設定される。
【0169】
インバータＩＮＶａは、ノードｎｄ１から供給された“Ｌ”レベルの信号に応じて、“Ｈ”レベルの制御信号ＲＤＥＣＳＥＬを、ノードｎｄ０に出力する。
【0170】
“Ｈ”レベルの制御信号ＲＤＥＣＳＥＬに応じて、レベルシフタＬＳは、動作する。コマンドＣＭＤに基づいて実行される動作シーケンスに応じて、レベルシフタＬＳは、電圧ＶＲＤ、電圧ＶＲＥＡＤＨ及び電圧ＶＰＧＭＨのうちいずれか１つの電圧値を有する“Ｈ”レベルの信号を、出力する。これによって、トランジスタＳＷＤ，ＳＷＷ，ＳＷＳは、オンする。
【0171】
ドレイン側非選択スイッチ制御回路５１において、インバータＩＮＶ０が“Ｈ”レベルの制御信号ＲＤＥＣＳＥＬを受けた場合、インバータＩＮＶ０は、“Ｌ”レベルの制御信号ＢＬＫＳＥＬｎ＿Ｄを出力する。これによって、トランジスタＵＳＷＤは、オフする。
【0172】
ソース側非選択スイッチ制御回路５２において、ＡＮＤゲートＡＧは、“Ｌ”レベルの制御信号ＵＳＧＳ＿ＧＢＦＬＴと“Ｈ”レベルの信号ＧＯＯＤを受ける。これによって、ＡＮＤゲートＡＧは、“Ｌ”レベルの信号を出力する。ＮＯＲゲートＮＧは、ＡＮＤゲートＡＧからの“Ｌ”レベルの信号と“Ｈ”レベルの制御信号ＲＤＥＣＳＥＬとを受ける。この場合において、ＮＯＲゲートＮＧは、“Ｌ”レベルの制御信号ＢＬＫＳＥＬｎ＿Ｓを出力する。これによって、トランジスタＵＳＷＳは、オフする。
【0173】
時刻ｔ９２において、制御信号ＲＤＥＣの信号レベルは、“Ｈ”レベルから“Ｌ”レベルに遷移される。“Ｌ”レベルの制御信号ＲＤＥＣに応じて、制御信号ＲＤＥＣＳＥＬは、“Ｈ”レベルから“Ｌ”レベルに遷移する。
【0174】
これによって、制御信号ＢＬＫＳＥＬの信号レベルは、“Ｈ”レベルから“Ｌ”レベルへ遷移し、トランジスタＳＷＤ，ＳＷＷ，ＳＷＳはオフする。
【0175】
制御信号ＢＬＫＳＥＬｎ＿Ｄの信号レベル及び制御信号ＢＬＫＳＥＬｎ＿Ｓの信号レベルは、“Ｌ”レベルから“Ｈ”レベルへ遷移する。“Ｈ”レベルの制御信号ＢＬＫＳＥＬｎ＿Ｄ，ＢＬＫＳＥＬｎ＿Ｓによって、トランジスタＵＳＷＤ，ＵＳＷＳは、オンする。
【0176】
対応するブロックＢＬＫがアドレスＡＤＤに示されるブロックと異なる場合（対応するブロックが非選択ブロックである場合）、複数の制御信号ＡＲＯＷＡ，・・・，ＡＲＯＷＥのうち少なくとも１つは、“Ｌ”レベルの信号レベルを有する。この場合において、“Ｌ”レベルの制御信号ＡＲＯＷＡ，・・・，ＡＲＯＷＥを受けたトランジスタＴＲＡ,・・・，ＴＲＥは、オフする。またはアドレスＡＤＤに示されるブロックＢＬＫがバッドブロックである場合、“Ｌ”レベルの信号ＧＯＯＤによって、トランジスタＴＲ１０は、オフする。これらの場合において、ノードｎｄ１の電位は、“Ｈ”レベルに維持され、対応するブロックが非選択ブロックである場合又はバッドブロックである場合、制御信号ＲＤＥＣＳＥＬの信号レベルは、“Ｌ”レベルに設定される。“Ｌ”レベルの制御信号ＲＤＥＣＳＥＬによって、トランジスタＴＲ０は、オンする。これによって、ノードｎｄ１は、オン状態のトランジスタＴＲ０を介して、電源端子ＶＲＤに電気的に接続され、そのレベルを維持する。
【0177】
レベルシフタＬＳは、“Ｌ”レベルの制御信号ＲＤＥＣＳＥＬに応じて、電圧ＶＳＳを出力する。これによって、トランジスタＳＷＤ，ＳＷＷ，ＳＷＳは、オフする。
【0178】
インバータＩＮＶ０は、“Ｌ”レベルの制御信号ＲＤＥＣＳＥＬに応じて、“Ｈ”レベルの制御信号ＢＬＫＳＥＬｎ＿Ｄを出力する。これによって、トランジスタＵＳＷＤは、オンする。
【0179】
図９の例において、制御信号ＵＳＧＳ＿ＧＢＦＬＴの信号レベルが“Ｌ”レベルである場合、ソース側非選択スイッチ制御回路５２のＡＮＤゲートＡＧは、バッドブロック情報ＧＯＯＤの値に依存せずに、“Ｌ”レベルの信号をＮＯＲゲートＮＧに出力する。ＮＯＲゲートＮＧは、“Ｌ”レベルの信号と“Ｌ”レベルの制御信号ＲＤＥＣＳＥＬとに応じて、“Ｈ”レベルの制御信号ＢＬＫＳＥＬｎ＿Ｓを出力する。これによって、トランジスタＵＳＷＳは、オンする。
【0180】
図１０は、コマンドに応じた通常の動作シーケンス時、制御信号ＵＳＧＳ＿ＧＢＦＬＴの信号レベルが、“Ｈ（１）”レベルである場合におけるブロックデコーダＢＤの各種の信号の遷移に関するタイミングチャートを示している。
【0181】
上述のように、時刻ｔ９１において、制御信号ＲＤＥＣの信号レベルが、“Ｌ”レベルから“Ｈ”レベルに遷移される。選択ブロックがグッドブロックである場合、ノードｎｄ１の電位は、“Ｈ”レベルから“Ｌ”レベルに変わる。インバータＩＮＶａは、“Ｈ”レベルの信号ＲＤＥＣＳＥＬを、ノードｎｄ０に出力する。
【0182】
レベルシフタＬＳは、“Ｈ”レベルの信号ＲＤＥＣＳＥＬに応じて、電圧ＶＲＤ、電圧ＶＲＥＡＤＨ及び電圧ＶＰＧＭＨのうちいずれか１つを有する“Ｈ”レベルの制御信号ＢＬＫＳＥＬを、出力する。これによって、トランジスタＳＷＤ，ＳＷＷ，ＳＷＳは、オンする。
【0183】
インバータＩＮＶ０は、“Ｈ”レベルの信号ＲＤＥＣＳＥＬに応じて、“Ｌ”レベルの制御信号ＢＬＫＳＥＬｎ＿Ｄを出力する。これによって、トランジスタＵＳＷＤは、オフする。
【0184】
ＡＮＤゲートＡＧは、“Ｈ”レベルの信号ＧＯＯＤと“Ｈ”レベルの制御信号ＵＳＧＳ＿ＧＢＦＬＴとを受け、“Ｈ”レベルの信号を、ＮＯＲゲートＮＧに出力する。ＮＯＲゲートＮＧは、“Ｈ”レベルの制御信号ＲＤＥＣＳＥＬと“Ｈ”レベルの信号とを受け、“Ｌ”レベルの信号ＢＬＫＳＥＬｎ＿Ｓを出力する。これによって、トランジスタＵＳＷＳは、オフする。
【0185】
時刻ｔ９２において、“Ｌ”レベル制御信号ＢＬＫＳＥＬによって、トランジスタＳＷＤ，ＳＷＷ，ＳＷＳはオフする。“Ｈ”レベルの制御信号ＢＬＫＳＥＬｎ＿Ｄによって、トランジスタＵＳＷＤは、オンする。
ＡＮＤゲートＡＧは、“Ｈ”レベルの信号ＧＯＯＤと“Ｈ”レベルの制御信号ＵＳＧＳ＿ＧＢＦＬＴとを受け、“Ｈ”レベルの信号を、ＮＯＲゲートＮＧに出力する。ＮＯＲゲートＮＧは、“Ｌ”レベルの制御信号ＲＤＥＣＳＥＬと“Ｈ”レベルの信号とを受け“Ｌ”レベルの信号ＢＬＫＳＥＬｎ＿Ｓを出力する。これによって、トランジスタＵＳＷＳは、オフを維持する。
ＡＮＤゲートＡＧは、“Ｈ”レベルの信号ＧＯＯＤと“Ｈ”レベルの制御信号ＵＳＧＳ＿ＧＢＦＬＴとを受け、“Ｈ”レベルの信号を、ＮＯＲゲートＮＧに出力する。ＮＯＲゲートＮＧは、“Ｌ”レベルの制御信号ＲＤＥＣＳＥＬと“Ｈ”レベルの信号とを受け“Ｌ”レベルの信号ＢＬＫＳＥＬｎ＿Ｓを出力する。これによって、トランジスタＵＳＷＳは、オフを維持する。
【0186】
対応するブロックＢＬＫがアドレスＡＤＤに示されるブロックと異なる場合（対応するブロックが非選択ブロックである場合）、“Ｌ”レベルの制御信号ＡＲＯＷＡ，・・・，ＡＲＯＷＥを受けたトランジスタＴＲＡ,・・・，ＴＲＥは、オフする。
【0187】
選択ブロックがバッドブロックである場合、トランジスタＴＲ１０は、“Ｌ”レベルの信号ＧＯＯＤに応じてオフする。
【0188】
オフ状態のトランジスタＴＲＡ,・・・，ＴＲＥ又はオフ状態のトランジスタＴＲ１０によって、ノードｎｄ１の電位は、“Ｈ”レベルに維持される。インバータＩＮＶａは、“Ｌ”レベルの制御信号ＲＤＥＣＳＥＬを出力する。“Ｌ”レベルの制御信号ＲＤＥＣＳＥＬによって、オン状態のトランジスタＴＲ０は、ノードｎｄ１を電源端子ＶＲＤに電気的に接続し、そのレベルを維持する。
【0189】
レベルシフタＬＳは、“Ｌ”レベルの制御信号ＲＤＥＣＳＥＬに応じて、電圧ＶＳＳを有する“Ｌ”レベルの制御信号ＢＬＫＳＥＬを出力する。これによって、トランジスタＳＷＤ，ＳＷＷ，ＳＷＳは、オフする。
【0190】
インバータＩＮＶ０は、“Ｌ”レベルの制御信号ＲＤＥＣＳＥＬに応じて、“Ｈ”レベルの制御信号ＢＬＫＳＥＬｎ＿Ｄを出力する。これによって、トランジスタＵＳＷＤは、オンする。
【0191】
図１０の例において、制御信号ＵＳＧＳ＿ＧＢＦＬＴの信号レベルが“Ｈ”レベルである場合、ソース側非選択スイッチ制御回路５２のＡＮＤゲートＡＧは、バッドブロック情報ＧＯＯＤの値に応じた信号レベルを有する信号を、ＮＯＲゲートＮＧに出力する。
【0192】
バッドブロック情報ＧＯＯＤが、グッドブロックを示す“Ｈ”レベルの信号である場合、ＡＮＤゲートＡＧは、“Ｈ”レベルの信号を出力する。ＮＯＲゲートＮＧは、“Ｌ”レベルの制御信号ＲＤＥＣＳＥＬ及びＡＮＤゲートＡＧからの“Ｈ”レベルの信号に応じて、“Ｌ”レベルの制御信号ＢＬＫＳＥＬｎ＿Ｓを出力する。これによって、グッドブロックの非選択ブロックに対応するトランジスタＵＳＷＳは、オフする。
【0193】
バッドブロック情報ＧＯＯＤが、バッドブロックを示す“Ｌ”レベルの信号である場合、ＡＮＤゲートＡＧは、“Ｌ”レベルの信号を出力する。ＮＯＲゲートＮＧは、“Ｌ”レベルの制御信号ＲＤＥＣＳＥＬ及びＡＮＤゲートＡＧからの“Ｌ”レベルの信号に応じて、“Ｈ”レベルの制御信号ＢＬＫＳＥＬｎ＿Ｓを出力する。これによって、バッドブロックに対応するトランジスタＵＳＷＳは、オンする。
【0194】
図１１は、対応するブロックがバッドブロックであることを示す情報ＧＯＯＤを、バッドブロック情報ラッチ４９に格納する、バッドブロックセットシーケンスの動作時におけるブロックデコーダの各種の信号の遷移に関するタイミングチャートを示している。
【0195】
図１１に示されるように、対応するブロックがバッドブロックであることを示す情報をバッドブロック情報ラッチ４９に格納する場合、制御信号ＲＤＥＣの信号レベルが“Ｈ”レベルに設定される前の時刻ｔ９０において、制御信号ＲＯＭＢＡＥＮの信号レベルが、“Ｌ”レベルから“Ｈ”レベルに遷移される。“Ｈ”レベルの制御信号ＲＯＭＢＡＥＮによって、トランジスタＴＲ３は、オンする。ノードｎｄ２は、オン状態のトランジスタＴＲ３を介して、グランド端子ＶＳＳに電気的に接続される。
【0196】
時刻ｔ９１において、制御信号ＲＤＥＣが、“Ｈ”レベルに設定される。制御信号ＲＤＥＣと共に、制御信号ＲＦＳＥＴの信号レベルが、“Ｈ”レベルに設定される。“Ｈ”レベルの制御信号ＲＦＳＥＴによって、トランジスタＴＲ１１は、オンする。
【0197】
制御信号ＲＤＥＣの信号レベル、信号ＡＲＯＷＡ，・・・，ＡＲＯＷＥの信号レベル、及び制御信号ＲＯＭＢＡＥＮの信号レベルが、“Ｈ”レベルである場合、ノードｎｄ１は、バッドブロック情報ＧＯＯＤに依存せずに、オン状態のトランジスタＴＲＡ，・・・，ＴＲＥ，ＴＲ２，ＴＲ３を介して、グランド端子ＶＳＳに電気的に接続される。それゆえ、ノードｎｄ１の電位は、“Ｌ”レベルに設定される。ノードｎｄ１の“Ｌ”レベルの信号に応じて、インバータＩＮＶａから出力される制御信号ＲＤＥＣＳＥＬの信号レベルは、“Ｌ”レベルから“Ｈ”レベルへ変わる。
【0198】
“Ｈ”レベルの信号ＲＤＥＣＳＥＬが、トランジスタＴＲ１３のゲートに供給される。“Ｈ”レベルの信号ＲＤＥＣＳＥＬによって、トランジスタＴＲ１３は、オンする。
【0199】
図１１の例において、“Ｈ”レベルの制御信号ＲＦＳＥＴによって、トランジスタＴＲ１１は、オンしている。
【0200】
バッドブロック情報ラッチ４９において、ノードｎｄ１０は、オン状態のトランジスタＴＲ１１，ＴＲ１３を介して、グランド端子ＶＳＳに電気的に接続される。この結果として、ノードｎｄ１０の電位（信号レベル）は、“Ｌ”レベルに設定される。
【0201】
このように、選択されたブロックのバッドブロック情報ラッチ４９において、バッドブロックを示す“Ｌ”レベルの情報ＧＯＯＤが、ノードｎｄ１０に転送される。
【0202】
このバッドブロックセットシーケンスにおける、選択ブロック又は非選択ブロックに関して、前述以外の各種の制御信号の信号レベルは、以下のように、遷移する。
【0203】
選択ブロックにおいて、制御信号ＲＤＥＣＳＥＬの信号レベルは、グランド電圧ＶＳＳに設定されたノードｎｄ１の電位に応じて、“Ｌ”レベルから“Ｈ”レベルに変わる。
【0204】
レベルシフタＬＳは、“Ｈ”レベルの制御信号ＲＤＥＣＳＥＬに応じて、電圧ＶＲＤの制御信号ＢＬＫＳＥＬを出力する。これによって、トランジスタＳＷＤ，ＳＷＷ，ＳＷＳは、オンするが、このシーケンス中においてはメモリセルアレイをアクセスする必要はないため、ドライバ回路１６０の出力であるＳＧＤＩ（ＳＧＤＩ０，・・・，ＳＧＤＩ３），ＣＧＩ（ＣＧＩ０，・・・，ＣＧＩｎ－１），ＳＧＳＩ，ＵＳＧＤ，ＵＳＧＳの電位は、全てグランド電圧ＶＳＳ一定としている。
【0205】
ドレイン側非選択スイッチ制御回路５１において、インバータＩＮＶ０は、“Ｈ”レベルの制御信号ＲＤＥＣＳＥＬに応じて、“Ｌ”レベルの制御信号ＢＬＫＳＥＬｎ＿Ｄを出力する。これによって、トランジスタＵＳＷＤは、オフする。
【0206】
ソース側非選択スイッチ制御回路５２において、ＡＮＤゲートＡＧは、制御信号ＵＳＧＳ＿ＧＢＦＬＴの信号レベルに依存せずに、“Ｌ”レベルの制御信号ＧＯＯＤに応じて、“Ｌ”レベルの信号を出力する。ＮＯＲゲートＮＧは、ＡＮＤゲートＡＧからの“Ｌ”レベルの信号及び“Ｈ”レベルの制御信号ＲＤＥＣＳＥＬに応じて、“Ｌ”レベルの制御信号ＢＬＫＳＥＬｎ＿Ｓを出力する。これによって、トランジスタＵＳＷＳは、オフする。
【0207】
非選択ブロックにおいて、制御信号ＲＤＥＣＳＥＬは、“Ｌ”レベルに維持される。
【0208】
レベルシフタＬＳは、“Ｌ”レベルの制御信号ＲＤＥＣＳＥＬに応じて、グランド電圧ＶＳＳの制御信号ＢＬＫＳＥＬを出力する。これによって、トランジスタＳＷＤ，ＳＷＷ，ＳＷＳは、オフする。
【0209】
インバータＩＮＶ０は、“Ｌ”レベルの制御信号ＲＤＥＣＳＥＬに応じて、“Ｈ”レベルの制御信号ＢＬＫＳＥＬｎ＿Ｄを、出力する。これによって、トランジスタＵＳＷＤは、オンする。
【0210】
ＡＮＤゲートＡＧは、信号ＧＯＯＤの信号レベル及び制御信号ＵＳＧＳ＿ＧＢＦＬＴの信号レベルのＡＮＤ演算に応じた信号を出力する。
【0211】
ＡＮＤゲートＡＧが“Ｈ”レベルの信号ＧＯＯＤ及び“Ｈ”レベルの制御信号ＵＳＧＳ＿ＧＢＦＬＴを受けた場合、ＡＮＤゲートＡＧは、“Ｈ”レベルの信号をＮＯＲゲートＮＧに出力する。この場合において、ＮＯＲゲートＮＧは、“Ｈ”レベルの信号及び“Ｌ”レベルの信号ＲＤＥＣＳＥＬに応じて、“Ｌ”レベルの制御信号ＢＬＫＳＥＬｎ＿Ｓを出力する。これによって、トランジスタＵＳＷＤは、オフする。
【0212】
ＡＮＤゲートＡＧが“Ｈ”レベルの信号ＧＯＯＤ及び“Ｌ”レベルの制御信号ＵＳＧＳ＿ＧＢＦＬＴを受けた場合、ＡＮＤゲートＡＧは、“Ｌ”レベルの信号をＮＯＲゲートＮＧに出力する。この場合において、ＮＯＲゲートＮＧは、“Ｌ”レベルの信号及び“Ｌ”レベルの信号ＲＤＥＣＳＥＬに応じて、“Ｈ”レベルの制御信号ＢＬＫＳＥＬｎ＿Ｓを出力する。これによって、トランジスタＵＳＷＤは、オンする。
【0213】
ＡＮＤゲートＡＧが“Ｌ”レベルの信号ＧＯＯＤを受けた場合、ＡＮＤゲートＡＧは、制御信号ＵＳＧＳ＿ＧＢＦＬＴの信号レベルに依存せずに、“Ｌ”レベルの信号をＮＯＲゲートＮＧに出力する。この場合において、ＮＯＲゲートＮＧは、“Ｌ”レベルの信号及び“Ｌ”レベルの信号ＲＤＥＣＳＥＬに応じて、“Ｈ”レベルの制御信号ＢＬＫＳＥＬｎ＿Ｓを出力する。これによって、トランジスタＵＳＷＤは、オンする。
【0214】
以上のように、ブロックデコーダＢＤは、バッドブロック情報ＧＯＯＤ及び制御信号ＵＳＧＳ＿ＧＢＦＬＴに応じて、動作する。
【0215】
尚、図示しないが、図１１に対し制御信号ＲＦＳＥＴ及び制御信号ＲＦＲＳＴの入力を入れ替えることで、グッドブロックを示す”Ｈ”レベルの情報ＧＯＯＤを設定することができる。これをバッドブロックリセットシーケンスと言い、前述のバッドブロックセットシーケンスと合わせてメモリデバイス１内の全てのブロックに対し、グッドブロックかバッドブロックかを設定することができる。その設定データは、メモリデバイス１の出荷テスト工程において、各チップ内の各ブロックＢＬＫの各動作テストのフェイル情報の論理和演算の結果を、メモリセルアレイ１１０内の専用のパワーオン初期化データ記録用ブロックに書き込んだ後、メモリデバイス１のパワーオンシーケンス中において、前述のバッドブロックリセット／セットシーケンスによりバッドブロック情報ラッチ４９に設定され得る。又は、グッドブロック／バッドブロックに関する設定データは、メモリシステムＳＹＳまたはホストデバイス９を介した出荷テストあるいはその動作中のフェイル結果に基づいて、メモリデバイス１に対する専用のバッドブロックリセット／セットシーケンスを示すコマンドをメモリデバイス１（又はメモリシステムＳＹＳ）に送信し、そのコマンドを受けたメモリデバイス１（又はメモリシステムＳＹＳ）におけるバッドブロックリセット／セットシーケンスによって、設定されてもよい。その情報は、メモリデバイス１内の任意のブロック内に記憶しておくことが可能である。
【0216】
（メモリセルアレイの動作）
図１２を参照して、本実施形態のメモリデバイスの動作例について、説明する。
図１２を参照して、本実施形態のメモリデバイスの動作例について、説明する。
【0217】
【0218】
図１２に示されるように、時刻ｔ０において、本実施形態のメモリデバイスの書き込みシーケンスが開始される。ロウ制御回路１４０及びセンスアンプ回路１５０は、シーケンサ１９０の制御によって、ワード線ＷＬ、セレクトゲート線ＳＧＤ，ＳＧＳ、及びビット線ＢＬの電位を制御する。
【0219】
ロウ制御回路１４０において、ブロックデコーダＢＤのそれぞれは、アドレスＡＤＤをデコードする。ブロックデコーダＢＤのそれぞれは、バッドブロック情報ラッチ４９内のデータ（バッドブロック情報）ＧＯＯＤを用いて、対応するブロックＢＬＫがグッドブロックであるかバッドブロックであるか、認識する。
【0220】
或る１つのブロックデコーダＢＤのデコード回路１４１は、アドレスＡＤＤのデコード結果及びバッドブロック情報ＧＯＯＤに基づいて、或るブロックＢＬＫが動作シーケンスの対象の選択ブロック（以下では、ターゲットブロックともよばれる）ＢＬＫ－ｓであると判定する。動作シーケンスの対象の選択ブロックＢＬＫ－ｓ以外のブロック（以下では、非ターゲットブロックともよばれる）ＢＬＫ－ｕは、非選択状態に設定される。ターゲットブロックは、アドレスＡＤＤに示されたグッドブロックである。非ターゲットブロックは、アドレスＡＤＤに示されないグッドブロック、アドレスＡＤＤに示されないバッドブロック、及びアドレスＡＤＤに示されたバッドブロックと、を含む。
【0221】
動作シーケンスの対象のターゲットブロックＢＬＫ－ｓに対応するスイッチ制御回路１４３は、デコード回路１４１からの制御信号ＲＤＥＣＳＥＬに基づいて、選択ブロックＢＬＫ－ｓに対応するスイッチ回路１４２を制御する。選択ブロックＢＬＫ－ｓに対応するスイッチ回路１４２において、複数のトランジスタＳＷＤ，ＳＷＷ，ＳＷＳは、“Ｈ”レベルの制御信号ＢＬＫＳＥＬによって、オンする。選択ブロックＢＬＫ－ｓに対応するスイッチ回路１４２において、複数のトランジスタＵＳＷＤ，ＵＳＷＳは、“Ｌ”レベルの制御信号ＢＬＫＳＥＬｎ＿Ｄ，ＢＬＫＳＥＬｎ＿Ｓによって、オフする。
【0222】
動作シーケンスの非対象の非選択ブロックＢＬＫ－ｕ又はバッドブロックＢＬＫ－ｕに対応するスイッチ制御回路１４３は、制御信号ＵＳＧＳ＿ＧＢＦＬＴ、デコード回路１４１からの制御信号ＲＤＥＣＳＥＬ、及びバッドブロック情報ＧＯＯＤに基づいて、非選択／バッドブロックＢＬＫ－ｕに対応するスイッチ回路１４２の動作を制御する。以下では、非選択ブロックＢＬＫ－ｕ又はバッドブロックＢＬＫ－ｕの集合体は、非選択／バッドブロックＢＬＫ－ｕと表記される。
【0223】
非選択／バッドブロックＢＬＫ－ｕに対応する選択スイッチ制御回路５０は、“Ｌ”レベルの制御信号ＢＬＫＳＥＬを、トランジスタＳＷＤ，ＳＷＷ，ＳＷＳに供給する。“Ｌ”レベルの制御信号ＢＬＫＳＥＬによって、トランジスタＳＷＤ，ＳＷＷ，ＳＷＳは、オフする。
【0224】
非選択／バッドブロックＢＬＫ－ｕに対応するドレイン側非選択スイッチ制御回路５１は、“Ｈ”レベルの制御信号ＢＬＫＳＥＬｎ＿Ｄを、トランジスタＵＳＷＤに供給する。“Ｈ”レベルの制御信号ＢＬＫＳＥＬｎ＿Ｄによって、トランジスタＵＳＷＤは、オンする。
【0225】
非選択／バッドブロックＢＬＫ－ｕに対応するソース側非選択スイッチ制御回路５２は、“Ｌ”レベルの制御信号ＲＤＥＣＳＥＬ、バッドブロック情報ＧＯＯＤ及び制御信号ＵＳＧＳ＿ＧＢＦＬＴの論理演算の結果に応じた信号レベルを有する制御信号ＢＬＫＳＥＬｎ＿Ｓを、トランジスタＵＳＷＳに供給する。制御信号ＢＬＫＳＥＬｎ＿Ｓの信号レベルに応じて、トランジスタＵＳＷＳは、オン又はオフする。
【0226】
シーケンサ１９０は、書き込みシーケンスの或る書き込みループにおけるプログラム動作を実行する。書き込みループは、プログラム動作とベリファイ動作（プログラムベリファイ）とを含む。
【0227】
（時刻ｔ１０）
時刻ｔ１０において、ドライバ回路１６０は、選択ブロックＢＬＫ－ｓのドレイン側セレクトゲート線ＳＧＤ－ｓ，ＳＧＤ－ｕの電位を上げる。電圧Ｖ１が、選択ブロックＢＬＫ－ｓのドレイン側セレクトゲート線ＳＧＤ－ｓ，ＳＧＤ－ｕに印加される。電圧Ｖ１は、ドレイン側セレクトトランジスタＳＴ１（及びソース側セレクトトランジスタＳＴ２）がオンする電圧である。これによって、ドレイン側セレクトトランジスタＳＴ１のチャネルが、プリチャージされる。
時刻ｔ１０において、ドライバ回路１６０は、選択ブロックＢＬＫ－ｓのドレイン側セレクトゲート線ＳＧＤ－ｓ，ＳＧＤ－ｕの電位を上げる。電圧Ｖ１が、選択ブロックＢＬＫ－ｓのドレイン側セレクトゲート線ＳＧＤ－ｓ，ＳＧＤ－ｕに印加される。電圧Ｖ１は、ドレイン側セレクトトランジスタＳＴ１（及びソース側セレクトトランジスタＳＴ２）がオンする電圧である。これによって、ドレイン側セレクトトランジスタＳＴ１のチャネルが、プリチャージされる。
【0228】
ドライバ回路１６０は、選択ブロックＢＬＫ－ｓのソース側セレクトゲート線ＳＧＳ－ｓに、グランド電圧ＶＳＳ（０Ｖの電圧）を印加する。
【0229】
ドライバ回路１６０は、ソース線ＣＥＬＳＲＣ（ＳＬ）の電位を上げる。電圧Ｖ２が、ソース線ＣＥＬＳＲＣに印加される。
【0230】
センスアンプ回路１５０は、プログラム禁止のメモリセルに対応するビット線ＢＬ－ｉの電位を上げる。電圧Ｖ３が、プログラム禁止のメモリセルＭＣに対応するビット線ＢＬ－ｉに印加される。例えば、電圧Ｖ３は、電圧Ｖ２に等しい。センスアンプ回路１５０は、グランド電圧ＶＳＳを、プログラム対象のメモリセルに対応するビット線ＢＬ－ｐに印加する。
【0231】
非選択／バッドブロックＢＬＫ－ｕに関して、ドレイン側非選択スイッチ制御回路５１及びソース側非選択スイッチ制御回路５２は、ドレイン側セレクトゲート線ＳＧＤ－ｘ及びソース側セレクトゲート線ＳＧＳ－ｘの電気的な状態を、制御する。
【0232】
ドレイン側非選択スイッチ制御回路５１は、デコード回路１４１からの制御信号ＢＬＫＳＥＬｎ＿Ｄに応じて、“Ｈ”レベルの信号を、非選択スイッチであるトランジスタＵＳＷＤのゲートに供給する。“Ｈ”レベルの信号によって、トランジスタＵＳＷＤは、オンする。これによって、非選択／バッドブロックＢＬＫ－ｕ内のドレイン側セレクトゲート線ＳＧＤ－ｘは、オン状態のトランジスタＵＳＷＤを介して、配線ＵＳＧＤに電気的に接続される。グランド電圧ＶＳＳが、ドレイン側セレクトゲート線ＳＧＤ－ｘに印加される。
【0233】
本実施形態において、シーケンサ１９０は、時刻ｔ１０において、制御信号ＵＳＧＳ＿ＧＢＦＬＴの信号レベルを、“Ｌ”レベル（“０”レベル）から“Ｈ”レベル（“１”レベル）に変える。
【0234】
“Ｈ”レベルの制御信号ＵＳＧＳ＿ＧＢＦＬＴが、ソース側非選択スイッチ制御回路５２に供給される。バッドブロック情報ＧＯＯＤが、ソース側非選択スイッチ制御回路５２に供給される。制御信号ＵＳＧＳ＿ＧＢＦＬＴの信号レベルが“Ｈ”レベルである場合、ソース側非選択スイッチ制御回路５２は、バッドブロック情報ＧＯＯＤに応じて、非選択スイッチであるトランジスタＵＳＷＳのオン及びオフを、制御する。
【0235】
図８に示されるように、バッドブロック情報ＧＯＯＤが、対応するブロックＢＬＫがバッドブロックであることを示す値（“Ｌ（０）”）を有している場合、ソース側非選択スイッチ制御回路５２は、“Ｈ”レベルの制御信号ＢＬＫＳＥＬｎ＿Ｓを、トランジスタＵＳＷＳに供給する。“Ｈ”レベルの信号によって、トランジスタＵＳＷＳは、オンする。これによって、非選択／バッドブロックＢＬＫ－ｕのソース側セレクトゲート線ＳＧＳ－ｘは、オン状態のトランジスタＵＳＷＳ及び配線ＵＳＧＳを介して、ドライバ回路１６０に電気的に接続される。この結果として、バッドブロックのブロックＢＬＫ－ｕにおいて、ドライバ回路１６０のＵＳＧＳドライバ６１が、固定の電圧ＶＳＳを、ソース側セレクトゲート線ＳＧＳ－ｘに印加する。このように、ブロックＢＬＫ－ｕがバッドブロックである場合、非選択のソース側セレクトゲート線ＳＧＳ－ｘは、或る電圧（例えば、グランド電圧）が印加されたバイアス状態に設定される。
【0236】
図８に示されるように、バッドブロック情報ＧＯＯＤが、対応するブロックＢＬＫがグッドブロックであることを示す値（“Ｈ（１）”）を有している場合、ソース側非選択スイッチ制御回路５２は、“Ｌ”レベルの信号ＢＬＫＳＥＬｎ＿Ｓを、トランジスタＵＳＷＳに供給する。“Ｌ”レベルの信号によって、トランジスタＵＳＷＳは、オフする。これによって、ブロックＢＬＫ－ｕのソース側セレクトゲート線ＳＧＳ－ｘは、オフ状態のトランジスタＵＳＷＳによって、配線ＵＳＧＳから電気的に分離される。この結果として、ブロック（非選択ブロック）ＢＬＫ－ｕがグッドブロックである場合、ブロックＢＬＫ－ｕのソース側セレクトゲート線ＳＧＳ－ｘは、電気的にフローティングな状態に設定される。
【0237】
ソース側セレクトゲート線ＳＧＳ－ｘの電位は、容量性カップリングによって、ソース線ＣＥＬＳＲＣの電位程度に上昇する。容量性カップリングは、例えば、セレクトゲート線ＳＧＳ－ｘとコンタクトＬＩとの間の容量成分及び／又はセレクトゲート線ＳＧＳ－ｘと導電層（ソース線ＳＬ）との間の容量成分のような負荷容量（容量成分）に起因する。
【0238】
このように、本実施形態において、非選択／バッドブロックＢＬＫ－ｕのソース側セレクトゲート線ＳＧＳ－ｘの電気的な状態は、そのブロックＢＬＫ－ｕがグッドブロックであるかバッドブロックであるかに応じて、フローティング状態及びバイアス状態のうちいずれか一方に選択的に設定され得る。
【0239】
（時刻ｔ１１）
時刻ｔ１１において、ドライバ回路１６０は、選択ブロックＢＬＫ－ｓ内の選択されたドレイン側セレクトゲート線ＳＧＤ－ｓの電位を、電圧Ｖ１から電圧Ｖ４へ下げる。電圧Ｖ４は、ドレイン側セレクトトランジスタＳＴ１（及びソース側セレクトトランジスタＳＴ２）がオンする電圧である。ドライバ回路１６０は、選択ブロックＢＬＫ－ｓ内の非選択のドレイン側セレクトゲート線ＳＧＤ－ｕの電位を、電圧Ｖ１から電圧ＶＳＳに下げる。
時刻ｔ１１において、ドライバ回路１６０は、選択ブロックＢＬＫ－ｓ内の選択されたドレイン側セレクトゲート線ＳＧＤ－ｓの電位を、電圧Ｖ１から電圧Ｖ４へ下げる。電圧Ｖ４は、ドレイン側セレクトトランジスタＳＴ１（及びソース側セレクトトランジスタＳＴ２）がオンする電圧である。ドライバ回路１６０は、選択ブロックＢＬＫ－ｓ内の非選択のドレイン側セレクトゲート線ＳＧＤ－ｕの電位を、電圧Ｖ１から電圧ＶＳＳに下げる。
【0240】
（時刻ｔ１２）
時刻ｔ１２において、ドライバ回路１６０は、選択ブロックＢＬＫ－ｓの選択ワード線ＷＬ－ｓ及び非選択ワード線ＷＬ－ｕの電位を上げる。これによって、選択ワード線ＷＬ－ｓの電位及び非選択ワード線ＷＬ－ｕの電位は、電圧Ｖｐａｓｓへ上がる。電圧Ｖｐａｓｓは、メモリセルＭＣのチャネル領域（半導体層４１）にチャネルが形成される電圧である。
時刻ｔ１２において、ドライバ回路１６０は、選択ブロックＢＬＫ－ｓの選択ワード線ＷＬ－ｓ及び非選択ワード線ＷＬ－ｕの電位を上げる。これによって、選択ワード線ＷＬ－ｓの電位及び非選択ワード線ＷＬ－ｕの電位は、電圧Ｖｐａｓｓへ上がる。電圧Ｖｐａｓｓは、メモリセルＭＣのチャネル領域（半導体層４１）にチャネルが形成される電圧である。
【0241】
（時刻ｔ１３）
時刻ｔ１３において、ドライバ回路１６０は、選択ワード線ＷＬ－ｓの電位を、上げる。ドライバ回路１６０は、非選択ワード線ＷＬ－ｕの電位を電圧Ｖｐａｓｓに維持する。
時刻ｔ１３において、ドライバ回路１６０は、選択ワード線ＷＬ－ｓの電位を、上げる。ドライバ回路１６０は、非選択ワード線ＷＬ－ｕの電位を電圧Ｖｐａｓｓに維持する。
【0242】
選択ワード線ＷＬ－ｓの電位は、電圧Ｖ５に達する。これによって、プログラム電圧ＶＰＧＭ１が、選択ワード線ＷＬ－ｓに印加される。この結果として、選択ワード線ＷＬ－ｓに接続されたプログラム対象のメモリセルＭＣの閾値電圧は、上昇する。
【0243】
（時刻ｔ１４）
時刻ｔ１４において、ドライバ回路１６０は、選択ワード線ＷＬ－ｓの電位を、電圧Ｖ５から下げる。
時刻ｔ１４において、ドライバ回路１６０は、選択ワード線ＷＬ－ｓの電位を、電圧Ｖ５から下げる。
【0244】
（時刻ｔ１５）
時刻ｔ１５において、ドライバ回路１６０は、非選択ワード線ＷＬ－ｕの電位を電圧Ｖｐａｓｓから下げる。ドライバ回路１６０は、選択されたドレイン側セレクトゲート線ＳＧＤ－ｓの電位を、電圧Ｖ４から下げる。ドライバ回路１６０は、ソース線ＣＥＬＳＲＣの電位を、電圧Ｖ２から下げる。
時刻ｔ１５において、ドライバ回路１６０は、非選択ワード線ＷＬ－ｕの電位を電圧Ｖｐａｓｓから下げる。ドライバ回路１６０は、選択されたドレイン側セレクトゲート線ＳＧＤ－ｓの電位を、電圧Ｖ４から下げる。ドライバ回路１６０は、ソース線ＣＥＬＳＲＣの電位を、電圧Ｖ２から下げる。
【0245】
これによって、選択ブロックＢＬＫ－ｓにおいて、グランド電圧ＶＳＳが、選択ワード線ＷＬ－ｓ、非選択ワード線ＷＬ－ｕ、選択されたドレイン側セレクトゲート線ＳＧＤ－ｓ及びソース線ＣＥＬＳＲＣに印加される。
【0246】
センスアンプ回路１５０は、プログラム禁止状態のビット線ＢＬの電位を、電圧Ｖ３からグランド電圧ＶＳＳに下げる。
【0247】
非選択ブロックＢＬＫにおいて、フローティング状態のソース側セレクトゲート線ＳＧＳ－ｘの電位は、ソース線ＣＥＬＳＲＣの電位の低下に応じて、下がる。
【0248】
プログラム電圧ＶＰＧＭ１の印加の停止によって、書き込みシーケンスの或る書き込みループにおけるプログラム動作が、終了する。
【0249】
シーケンサ１９０は、書き込みシーケンスの或る書き込みループにおいて、プログラム動作の後、プログラムベリファイを実行する。
【0250】
（時刻ｔ２０）
時刻ｔ２０において、シーケンサ１９０は、制御信号ＵＳＧＳ＿ＧＢＦＬＴの信号レベルを、“Ｈ”レベルから“Ｌ”レベルに変える。プログラムベリファイの期間中において、制御信号ＵＳＧＳ＿ＧＢＦＬＴの信号レベルは、“Ｌ”レベルに維持される。
時刻ｔ２０において、シーケンサ１９０は、制御信号ＵＳＧＳ＿ＧＢＦＬＴの信号レベルを、“Ｈ”レベルから“Ｌ”レベルに変える。プログラムベリファイの期間中において、制御信号ＵＳＧＳ＿ＧＢＦＬＴの信号レベルは、“Ｌ”レベルに維持される。
【0251】
これによって、図８に示されるように、非選択／バッドブロックＢＬＫ－ｕに対応するソース側非選択スイッチ制御回路５２において、制御信号ＢＬＫＳＥＬｎ＿Ｓの信号レベルは、バッドブロック情報ＧＯＯＤが“０”レベル又は“１”レベルであっても、“Ｈ”レベルになる。これによって、非選択／バッドブロックＢＬＫ－ｕに対応するスイッチ回路１４２において、トランジスタＵＳＷＳは、オンする。非選択／バッドブロックＢＬＫ－ｕにおいて、ドレイン側セレクトゲート線ＳＧＤ－ｘ及びソース側セレクトゲート線ＳＧＳ－ｘは、オン状態のトランジスタＵＳＷＤ，ＵＳＷＳを介して、ドライバ回路１６０に電気的に接続される。
【0252】
ドライバ回路１６０は、選択ブロックＢＬＫ－ｓにおいて、選択ワード線ＷＬ－ｓの電位及び非選択ワード線ＷＬ－ｕの電位を、上げる。電圧ＶＲＥＡＤが、ワード線ＷＬ－ｓ，ＷＬ－ｕに印加される。電圧ＶＲＥＡＤは、メモリセルＭＣがメモリセルＭＣに書き込まれたデータに依存せずにオンする電圧である。
【0253】
ドライバ回路１６０は、選択ブロックＢＬＫ－ｓにおいて、選択されたドレイン側セレクトゲート線ＳＧＤ－ｓ及び非選択のドレイン側セレクトゲート線ＳＧＤ－ｕの電位を上げる。例えば、電圧Ｖ１が、ドレイン側セレクトゲート線ＳＧＤ－ｓ，ＳＧＤ－ｕに印加される。
【0254】
ドライバ回路１６０は、選択ブロックＢＬＫ－ｓにおいて、ソース側セレクトゲート線ＳＧＳ－ｓの電位を、上げる。例えば、電圧Ｖ１が、ソース側セレクトゲート線ＳＧＳ－ｓに印加される。
【0255】
（時刻ｔ２１）
ドライバ回路１６０は、選択ワード線ＷＬ－ｓの電位を、電圧ＶＲＥＡＤからグランド電圧ＶＳＳに下げる。ドライバ回路１６０は、非選択のドレイン側セレクトゲート線ＳＧＤ－ｕの電位を、電圧Ｖ１からグランド電圧ＶＳＳに下げる。
ドライバ回路１６０は、選択ワード線ＷＬ－ｓの電位を、電圧ＶＲＥＡＤからグランド電圧ＶＳＳに下げる。ドライバ回路１６０は、非選択のドレイン側セレクトゲート線ＳＧＤ－ｕの電位を、電圧Ｖ１からグランド電圧ＶＳＳに下げる。
【0256】
（時刻ｔ２２）
時刻ｔ２２において、センスアンプ回路１５０は、ビット線ＢＬの電位を上げる。電圧Ｖ６が、ビット線ＢＬに印加される。電圧Ｖ６は、例えば、電圧Ｖ３より低い。
時刻ｔ２２において、センスアンプ回路１５０は、ビット線ＢＬの電位を上げる。電圧Ｖ６が、ビット線ＢＬに印加される。電圧Ｖ６は、例えば、電圧Ｖ３より低い。
【0257】
ドライバ回路１６０は、ソース線ＣＥＬＳＲＣの電位を上げる。電圧Ｖ７が、ソース線ＣＥＬＳＲＣに印加される。電圧Ｖ７は、電圧Ｖ２より低い。例えば、電圧Ｖ７は、電圧Ｖ６より低い。
【0258】
非選択／バッドブロックＢＬＫ－ｕに関して、ドライバ回路１６０は、非選択のドレイン側セレクトゲート線ＳＧＤ－ｘの電位を、グランド電圧ＶＳＳから電圧Ｖ８に上げる。例えば、電圧Ｖ８は、電圧Ｖ７に等しい。
【0259】
ドライバ回路１６０は、非選択／バッドブロックＢＬＫ－ｕがグッドブロックであってもバッドブロックであっても、非選択／バッドブロックＢＬＫ－ｕ内のソース側セレクトゲート線ＳＧＳ－ｘの電位を、グランド電圧ＶＳＳから電圧Ｖ９に上げる。例えば、電圧Ｖ９は、電圧Ｖ７に等しい。
【0260】
選択ブロックＢＬＫ－ｓに関して、ドライバ回路１６０は、選択ワード線ＷＬ－ｓにベリファイ電圧Ｖｖｆｙを印加する。ドライバ回路１６０は、非選択ワード線ＷＬ－ｕの電位を、電圧ＶＲＥＡＤに維持する。
【0261】
ベリファイ電圧Ｖｖｆｙは、メモリセルＭＣが記憶するデータのビット数に応じて、１つ以上のベリファイレベル（電圧値）を含む。メモリセルＭＣが２ビットのデータを記憶する場合、ベリファイ電圧Ｖｖｆｙは、３つのベリファイレベルＶＡＶ，ＶＢＶ，ＶＣＶを含む。
【0262】
ドライバ回路１６０は、ベリファイ電圧Ｖｖｆｙの印加期間中において、選択ワード線ＷＬ－ｓの電位を、グランド電圧ＶＳＳからベリファイレベルＶＡＶに上げる。これによって、ベリファイレベルＶＡＶに関して、メモリセルＭＣのオン又はオフに応じたベリファイ結果が取得される。ベリファイレベルＶＡＶの印加の後、ドライバ回路１６０は、選択ワード線ＷＬ－ｓの電位を、ベリファイレベルＶＡＶからベリファイレベルＶＢＶに上げる。これによって、ベリファイレベルＶＢＶに関して、メモリセルＭＣのオン又はオフに応じたベリファイ結果が取得される。ベリファイレベルＶＢＶの印加の後、ドライバ回路１６０は、選択ワード線ＷＬ－ｓの電位を、ベリファイレベルＶＢＶからベリファイレベルＶＣＶに上げる。これによって、ベリファイレベルＶＢＶに関して、メモリセルＭＣのオン又はオフに応じたベリファイ結果が取得される。
【0263】
（時刻ｔ２３）
時刻ｔ２３において、ドライバ回路１６０は、選択ブロックＢＬＫ－ｓ内の各ワード線ＷＬ－ｓ，ＷＬ－ｕ、各セレクトゲート線ＳＧＤ－ｓ，ＳＧＳ－ｓ及びソース線ＣＥＬＳＲＣの電位を、下げる。これによって、電圧ＶＳＳが、各ワード線ＷＬ－ｓ，ＷＬ－ｕ、各セレクトゲート線ＳＧＤ－ｓ，ＳＧＤ－ｕ，ＳＧＳ－ｓ及びソース線ＳＬの電位に印加される。
時刻ｔ２３において、ドライバ回路１６０は、選択ブロックＢＬＫ－ｓ内の各ワード線ＷＬ－ｓ，ＷＬ－ｕ、各セレクトゲート線ＳＧＤ－ｓ，ＳＧＳ－ｓ及びソース線ＣＥＬＳＲＣの電位を、下げる。これによって、電圧ＶＳＳが、各ワード線ＷＬ－ｓ，ＷＬ－ｕ、各セレクトゲート線ＳＧＤ－ｓ，ＳＧＤ－ｕ，ＳＧＳ－ｓ及びソース線ＳＬの電位に印加される。
【0264】
ドライバ回路１６０は、非選択ブロックＢＬＫ－ｕ内の各セレクトゲート線ＳＧＤ－ｘ、ＳＧＳ－ｘの電位を、電圧Ｖ８，Ｖ９からグランド電圧ＶＳＳに下げる。
【0265】
センスアンプ回路１５０は、ビット線ＢＬの電位を、電圧Ｖ６からグランド電圧ＶＳＳに下げる。
【0266】
ベリファイ電圧Ｖｖｆｙの印加の停止によって、書き込みシーケンスの或る書き込みループにおけるプログラムベリファイが、終了する。
【0267】
プログラムベリファイにおける各ベリファイレベルＶＡＶ，ＶＢＶ，ＶＣＶのベリファイ結果に基づいて、書き込みシーケンスがパスであるかフェイルであるか判定される。プログラムベリファイの結果が、パスである場合、書き込みシーケンスは、終了する。プログラムベリファイの結果がフェイルである場合、書き込みシーケンスは、継続される。書き込みシーケンスが継続される場合、或る書き込みループのプログラムベリファイの後、次の書き込みループにおけるプログラム動作が実行される。
【0268】
次の書き込みループにおけるプログラム動作が実行される場合、時刻ｔ１０ａのように、シーケンサ１９０は、制御信号ＵＳＧＳ＿ＧＢＦＬＴの信号レベルを、“Ｌ”レベルから“Ｈ”レベルへ変える。
【0269】
次の書き込みループのプログラム動作は、前の書き込みループのプログラム動作の時刻ｔ１０から時刻ｔ１５までの処理と実質的に同じ処理によって、実行される。但し、次の書き込みループのプログラム動作に用いられるプログラム電圧ＶＰＧＭ２の電圧Ｖ１０は、前の書き込みループのプログラム動作に用いられたプログラム電圧ＶＰＧＭ１の電圧Ｖ５より高い。
【0270】
プログラム電圧ＶＰＧＭ２によるプログラム動作の後、次の書き込みループのプログラムベリファイが実行される。次の書き込みループのプログラムベリファイは、前の書き込みループのプログラムベリファイの時刻ｔ２０から時刻ｔ２３まで処理と実質的に同じ処理によって、実行される。
【0271】
以上のように、１つ以上の書き込みループの実行によるプログラムベリファイの結果に基づいて、書き込みシーケンスがパスであると判定された場合、本実施形態のメモリデバイス１は、書き込みシーケンスを、終了する。
【0272】
尚、制御信号ＵＳＧＳ＿ＧＢＦＬＴの信号レベルが、書き込みシーケンスのプログラム動作及びプログラムベリファイのどちらにおいても、“Ｌ”レベルに設定される場合、非選択／バッドブロックＢＬＫ－ｕにおける制御信号ＢＬＫＳＥＬｎ＿Ｓ（及び制御信号ＢＬＫＳＥＬｎ＿Ｄ）の信号レベルは、バッドブロック情報ＧＯＯＤが“Ｈ”レベル又は“Ｌ”レベルであっても、“Ｈ”レベルに設定される。この場合において、非選択ブロックＢＬＫ－ｕのソース側セレクトゲート線ＳＧＳ－ｘの電位及びドレイン側セレクトゲート線ＳＧＤ－ｘの電位は、“Ｈ”レベルの制御信号ＢＬＫＳＥＬｎ＿Ｓ，ＢＬＫＳＥＬｎ＿Ｄによって、ドライバ回路１６０から供給された電圧によって、制御される。
【0273】
本実施形態のメモリデバイス１の読み出しシーケンスは、周知の技術によって、実行される。本実施形態のメモリデバイス１の読み出しシーケンスにおいて、制御信号ＵＳＧＳ＿ＧＢＦＬＴの信号レベルは、“Ｌ”レベルに設定される。
【0274】
以上のように、本実施形態において、例えば書き込みシーケンスのプログラム動作時に、非選択／バッドブロックＢＬＫ－ｕのソース側セレクトゲート線ＳＧＳ－ｘの電気的な状態は、非選択／バッドブロックＢＬＫ－ｕがグッドブロックであるかバッドブロックであるかに応じて、ドレイン側セレクトゲート線ＳＧＤ－ｘから独立に、設定される。
【0275】
（１ｃ）まとめ
ＮＡＮＤフラッシュメモリは、メモリセルが３次元に積層されたメモリセルアレイを含む。
ＮＡＮＤフラッシュメモリは、メモリセルが３次元に積層されたメモリセルアレイを含む。
【0276】
ＮＡＮＤフラッシュメモリの製造工程において、ダスト又は高層化されたパターンの倒壊に起因して、積層構造のブロックが崩壊する場合がある。
【0277】
ＮＡＮＤフラッシュメモリの製造歩留まりの向上のために、崩壊されたブロックが生じたとしても不良品のチップとせずに、崩壊されたブロックをバッドブロックに設定し、良品のチップとして、ＮＡＮＤフラッシュメモリを出荷することが望ましい。
【0278】
また、ＮＡＮＤフラッシュメモリが、崩壊されたブロックを含んでいたとしても、ＮＡＮＤフラッシュメモリの信頼性は、確保されることが望ましい。
【0279】
例えば、非選択ブロック内においてビット線からソース線へ流れる電流が、発生する可能性がある。崩壊されたブロックにおいて、ビット線からソース線へ流れる電流は、増大する傾向にある。
【0280】
崩壊されたブロックにおけるビット線とソース線との間の電流の発生が、防止された場合、崩壊されたブロックを含むＮＡＮＤフラッシュメモリは、不良品とせずともよくなる。
【0281】
このビット線－ソース線間の電流の発生を抑制するための一手段として、非選択ブロックのソース側セレクトゲート線に、或る大きさの電圧を印加することによって、ソース側のセレクトトランジスタが、オフ状態に設定される。
【0282】
全ての非選択ブロック（及びバッドブロック）において、ソース側セレクトゲート線に電圧が印加された場合、書き込みシーケンスにおけるプログラム電圧の印加時に大きな負荷容量が、各非選択ブロックのソース側セレクトゲート線の近傍において発生する。このようなバイアス状態のソース側セレクトゲート線の近傍における負荷容量の増大に起因して、ＮＡＮＤフラッシュメモリの消費電流の増大、又は、書き込みシーケンスの時間の増大が、生じ得る。
【0283】
上述のように、本実施形態のメモリデバイス１は、バッドブロック情報ＧＯＯＤを用いて、非選択ブロックＢＬＫ－ｕ内のソース側セレクトゲート線ＳＧＳの電気的な状態（バイアス状態）を制御する。
【0284】
これによって、本実施形態のメモリデバイス１は、複数の非選択ブロックＢＬＫ－ｕのソース側セレクトゲート線ＳＧＳ－ｘに対するバイアスの有無を、その非選択ブロックがバッドブロックであるかグッドブロックであるかに応じて、選択的に設定できる。
【0285】
それゆえ、本実施形態のメモリデバイス１は、バッドブロック情報ＧＯＯＤに基づくバッドブロック内のソース側セレクトゲート線ＳＧＳ－ｘのみに、或る大きさの電圧を印加できる。
【0286】
したがって、本実施形態のメモリデバイス１は、非選択ブロックＢＬＫ－ｕ内のバイアス状態のソース側セレクトゲート線ＳＧＳ－ｘに起因する負荷容量の増大を抑制できる。この結果として、本実施形態のメモリデバイス１は、消費電流の増大及び書き込みシーケンスの時間の増大を、防止できる。
【0287】
以上のように、本実施形態のメモリデバイス１は、メモリデバイスの特性を向上できる。また、本実施形態のメモリデバイス１は、メモリデバイスの製造歩留まりを向上できる。
【0288】
【0289】
（２ａ）構成例
図１３は、本実施形態のメモリデバイス１における、ロウ制御回路１４０の回路構成を示す図である。
図１３は、本実施形態のメモリデバイス１における、ロウ制御回路１４０の回路構成を示す図である。
【0290】
図１３に示されるように、本実施形態において、ソース側非選択スイッチ制御回路５２Ａは、１つのＮＯＲゲートＮＧを含む。
【0291】
ＮＯＲゲートＮＧの一方の入力端子は、デコード回路１４１の出力ノードに接続される。ＮＯＲゲートＮＧの他方の入力端子は、バッドブロック情報ラッチ４９に接続される。ＮＯＲゲートＮＧの出力ノードは、トランジスタＵＳＷＳのゲートに接続される。
【0292】
ＮＯＲゲートＮＧは、制御信号（バッドブロック情報）ＧＯＯＤと制御信号ＲＤＥＣＳＥＬとを受ける。ＮＯＲゲートＮＧは、バッドブロック情報ＧＯＯＤ及び制御信号ＲＤＥＣＳＥＬに対するＮＯＲ演算の結果に応じた制御信号ＢＬＫＳＥＬｎ＿Ｓｘを、トランジスタＵＳＷＳのゲートに供給する。
【0293】
トランジスタＵＳＷＳは、信号ＢＬＫＳＥＬｎ＿Ｓｘの信号レベルに応じて、オン又はオフする。信号ＢＬＫＳＥＬｎ＿Ｓｘの信号レベルが“Ｈ”レベルである場合、トランジスタＵＳＷＳは、オンする。これによって、ソース側セレクトゲート線ＳＧＳは、オン状態のトランジスタＵＳＷＳを介して、ＵＳＧＳドライバ６１からの電圧を受ける。信号ＢＬＫＳＥＬｎ＿Ｓｘの信号レベルが“Ｌ”レベルである場合、トランジスタＵＳＷＳは、オフする。これによって、ソース側セレクトゲート線ＳＧＳは、オフ状態のトランジスタＵＳＷＳによって、ＵＳＧＳドライバ６１から電気的に分離される。
【0294】
本実施形態において、上述の制御信号ＵＳＧＳ＿ＧＢＦＬＴは、ソース側セレクトゲート線ＳＧＳの電気的な状態の制御に、用いられない。制御信号ＵＳＧＳ＿ＧＢＦＬＴを複数のソース側非選択スイッチ制御回路５２Ａに供給するための信号線は、設けられない。
【0295】
図１４は、本実施形態のメモリデバイス１における、ソース側非選択スイッチ制御回路５２Ａの構成例を示す回路図である。
【0296】
図１４に示されるように、本実施形態において、ソース側非選択スイッチ制御回路５２Ａは、４つのトランジスタＴＲ３１Ａ，ＴＲ３２，ＴＲ３３，ＴＲ３４を含む。
【0297】
トランジスタＴＲ３１Ａの電流経路の一端は、ノードｎｄ３０を介して、電源端子ＶＲＤに接続される。トランジスタＴＲ３１の電流経路の他端は、ノードｎｄ３１を介して、トランジスタＴＲ３２の電流経路の一端に接続される。トランジスタＴＲ３１Ａのゲートは、トランジスタＴＲ３２のゲートに接続される。制御信号ＲＤＥＣＳＥＬが、トランジスタＴＲ３１Ａのゲートに供給される。
【0298】
トランジスタＴＲ３４Ａの電流経路の一端は、ノードｎｄ３１に接続される。トランジスタＴＲ３４Ａの電流経路の他端は、グランド端子ＶＳＳに接続される。バッドブロック情報ＧＯＯＤが、トランジスタＴＲ３４Ａのゲートに供給される。
【0299】
例えば、バッドブロック情報ＧＯＯＤが“Ｈ”レベルであり、制御信号ＲＤＥＣＳＥＬが“Ｌ”レベルである場合、“Ｌ”レベルの制御信号ＢＬＫＳＥＬｎ＿Ｓｘが、ノードｎｄ３１から出力される。例えば、バッドブロック情報ＧＯＯＤが“Ｌ”レベルであり、制御信号ＲＤＥＣＳＥＬが“Ｌ”レベルである場合、“Ｈ”レベルの制御信号ＢＬＫＳＥＬｎ＿Ｓｘが、ノードｎｄ３１から出力される。
【0300】
図１５は、本実施形態のメモリデバイス１における、ソース側非選択スイッチ制御回路５２Ａの動作状態を示す図である。なお、図１５は、本実施形態のメモリデバイス１がバッドブロック情報ＧＯＯＤに応じて制御される場合を示す。すなわち、制御信号ＲＯＭＢＡＥＮの信号レベルが、“Ｌ”レベルに設定された場合である。
【0301】
図１５に示されるように、対応するブロックＢＬＫにおいて、バッドブロック情報ＧＯＯＤの信号レベルが“０”レベルであり、制御信号ＲＤＥＣＳＥＬの信号レベルが“０”レベルである場合、制御信号ＢＬＫＳＥＬｎ＿Ｓｘの信号レベルは、“１”レベルである。このように、対応するブロックＢＬＫが、バッドブロック及び／又は非選択ブロックＢＬＫ－ｕである場合、ソース側非選択スイッチ制御回路５２Ａは、“１”レベルの信号によって、トランジスタＵＳＷＳを、オン状態に設定する。これによって、ＵＳＧＳドライバ６１からの電圧が、非選択のソース側セレクトゲート線ＳＧＳ－ｘに印加される。
【0302】
対応するブロックＢＬＫにおいて、バッドブロック情報ＧＯＯＤの信号レベルが“１”レベルであり、制御信号ＲＤＥＣＳＥＬの信号レベルが“０”レベルである場合、制御信号ＢＬＫＳＥＬｎ＿Ｓｘの信号レベルは、“０”レベルである。このように、対応するブロックＢＬＫが、グッドブロック及び／又は非選択ブロックである場合、ソース側非選択スイッチ制御回路５２Ａは、“０”レベルの信号によって、トランジスタＵＳＷＳを、オフ状態に設定する。これによって、非選択のソース側セレクトゲート線ＳＧＳ－ｘは、電気的にフローティングな状態に設定される。
【0303】
対応するブロックＢＬＫにおいて、御信号ＲＤＥＣＳＥＬの信号レベルが“１”レベルである場合、制御信号ＢＬＫＳＥＬｎ＿Ｓｘの信号レベルは、バッドブロック情報ＧＯＯＤが“０”レベル又は“１”レベルであっても、“０”レベルである。このように、対応するブロックが、選択ブロックＢＬＫ－ｓである場合、ソース側非選択スイッチ制御回路５２Ａは、“０”レベルの制御信号ＢＬＫＳＥＬｎ＿Ｓｘによって、トランジスタＵＳＷＳをオフ状態に設定する。ＵＳＧＳドライバ６１は、選択ブロックＢＬＫのソース側セレクトゲート線ＳＧＳ－ｓから電気的に分離される。
【0304】
このように、バッドブロック情報ＧＯＯＤ及び制御信号ＲＤＥＣＳＥＬに基づいて、ブロックＢＬＫのソース側セレクトゲート線ＳＧＳの電気的な状態が、制御され得る。
【0305】
制御信号ＵＳＧＳ＿ＧＢＦＬＴのような信号によってソース側セレクトゲート線ＳＧＳの制御のための動作モードを切り替えない場合、本実施形態のように、ソース側非選択スイッチ制御回路５２Ａは、１つのＮＯＲゲートＮＧのみで構成され得る。
【0306】
（２ｂ）動作例
図１６を参照して、本実施形態のメモリデバイス１の動作例（制御方法）について、説明する。
図１６を参照して、本実施形態のメモリデバイス１の動作例（制御方法）について、説明する。
【0307】
【0308】
上述のように、本実施形態において、対応するブロックＢＬＫが、グッドブロック及び非選択ブロックＢＬＫ－ｕである場合、ソース側非選択スイッチ制御回路５２Ａは、“Ｌ”レベルの制御信号ＢＬＫＳＥＬｎ＿Ｓｘによって、トランジスタＵＳＷＳをオフ状態に設定する。
【0309】
これによって、図１６に示されるように、非選択のグッドブロックＢＬＫ－ｕの非選択のソース側セレクトゲート線ＳＧＳ－ｘは、書き込みシーケンス中において、電気的にフローティングな状態に設定される。
【0310】
それゆえ、ソース側セレクトゲート線ＳＧＳ－ｘの電位は、ソース側セレクトゲート線ＳＧＳ－ｘとソース線ＣＥＬＳＲＣ（ＳＬ）とのカップリングによって、ソース線ＣＥＬＳＲＣの電位に応じて、変動する。
【0311】
対応するブロックＢＬＫが、バッドブロック及び非選択ブロックＢＬＫ－ｕである場合、ソース側非選択スイッチ制御回路５２Ａは、“Ｈ”レベルの制御信号ＢＬＫＳＥＬｎ＿Ｓｘによって、トランジスタＵＳＷＳをオン状態に設定する。
【0312】
これによって、図１６に示されるように、非選択のバッドブロックＢＬＫ－ｕの非選択のソース側セレクトゲート線ＳＧＳ－ｘは、書き込みシーケンス中において、グランド電圧ＶＳＳによってバイアスされる。
【0313】
（２ｃ）まとめ
本実施形態において、ロウ制御回路１４０のソース側非選択スイッチ制御回路５２Ａは、ＮＯＲゲートＮＧのみによって、構成される。それゆえ、ソース側非選択スイッチ制御回路５２Ａは、構成要素の数を削減でき、回路面積を縮小できる。このように、本実施形態のメモリデバイス１は、回路の実装を容易にできる。
本実施形態において、ロウ制御回路１４０のソース側非選択スイッチ制御回路５２Ａは、ＮＯＲゲートＮＧのみによって、構成される。それゆえ、ソース側非選択スイッチ制御回路５２Ａは、構成要素の数を削減でき、回路面積を縮小できる。このように、本実施形態のメモリデバイス１は、回路の実装を容易にできる。
【0314】
本実施形態において、対応するブロックＢＬＫがグッドブロックである場合、非選択ブロックＢＬＫ－ｕに対応するソース側非選択スイッチ制御回路５２Ａは、非選択ソース側セレクトゲート線ＳＧＳ－ｘの電位を制御すること無しに、非選択ソース側セレクトゲート線ＳＧＳ－ｘを電気的にフローティングな状態に設定する。対応するブロックＢＬＫがバッドブロックである場合、非選択ブロックＢＬＫ－ｕに対応するソース側非選択スイッチ制御回路５２Ａは、非選択ソース側セレクトゲート線ＳＧＳ－ｘの電位を、制御する。
【0315】
これによって、本実施形態のメモリデバイス１は、ソース線ＣＥＬＳＲＣの充電を高速化できる。
【0316】
本実施形態において、非選択ブロックＢＬＫ－ｕのソース側セレクトゲート線ＳＧＳ－ｘの電気的な状態は、バッドブロック情報ＧＯＯＤのみに基づいて、制御される。それゆえ、本実施形態において、非選択ブロックＢＬＫ－ｕのソース側セレクトゲート線ＳＧＳ－ｘの充電及び放電のタイミングは、制御せずともよくなる。それゆえ、本実施形態のメモリデバイス１は、ソース側セレクトゲート線ＳＧＳを制御するための負荷が、軽減される。
【0317】
以上のように、本実施形態のメモリデバイスは、上述の実施形態と実質的に同じ効果を得ることができる。
【0318】
（３）第３の実施形態
図１７を参照して、第３の実施形態のメモリデバイス１及びその制御方法について、説明する。
図１７を参照して、第３の実施形態のメモリデバイス１及びその制御方法について、説明する。
【0319】
本実施形態において、非選択のドレイン側セレクトゲート線ＳＧＤに対するドライバが、非選択のソース側セレクトゲート線ＳＧＳに対するドライバと統合されている。
【0320】
図１７に示されるように、ドライバ回路１６０は、ドライバ６９を含む。ドライバ６９は、配線群１６９の配線ＵＳＧに接続される。
【0321】
トランジスタＵＳＷＤの電流経路の一端は、ドレイン側セレクトゲート線ＳＧＤに接続され、トランジスタＵＳＷＤの電流経路の他端は、配線ＵＳＧに接続される。
【0322】
トランジスタＵＳＷＳの電流経路の一端は、ソース側セレクトゲート線ＳＧＳに接続され、トランジスタＵＳＷＳの電流経路の他端は、配線ＵＳＧに接続される。
【0323】
本実施形態において、セレクトゲート線ＳＧＤ，ＳＧＳの非選択スイッチである複数のトランジスタＵＳＷＤ，ＵＳＷＳは、共通の配線ＵＳＧを介して、１つのドライバ６９に接続される。このように、ドレイン側セレクトゲート線ＳＧＤのためのドライバ及びソース側セレクトゲート線ＳＧＳのためのドライバが、１つのドライバに統合される。
【0324】
これによって、非選択ブロックＢＬＫ－ｕにおいて、共通の電圧が、ドレイン側セレクトゲート線ＳＧＤ－ｘ及びソース側セレクトゲート線ＳＧＳ－ｘに、印加される。
【0325】
この結果として、本実施形態のメモリデバイス１は、非選択ブロックＢＬＫのドレイン側及びソース側セレクトゲート線ＳＧＤ，ＳＧＳに電圧を印加するドライバの数を、削減できる。
【0326】
したがって、本実施形態のメモリデバイス１は、メモリデバイス１の回路規模を縮小できる。これによって、本実施形態のメモリデバイス１は、例えば、メモリデバイス１のチップサイズを、小さくできる。
【0327】
また、本実施形態のメモリデバイス１は、上述の他の実施形態の効果を得ることができる。
【0328】
（４） その他
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0329】
１：メモリデバイス、１１０：メモリセルアレイ、ＢＬＫ：ブロック、ＳＧＤ：ドレイン側セレクトゲート線、ＳＧＳ：ソース側セレクトゲート線、ＷＬ：ワード線、ＭＣ：メモリセル、ＳＴ１：ドレイン側セレクトトランジスタ、ＳＴ２：ソース側セレクトトランジスタ、１４０：ロウ制御回路、１４１：デコード回路、１４２：スイッチ回路、１４３：スイッチ制御回路、４９：バッドブロック情報ラッチ、５０：選択スイッチ制御回路、５１：ドレイン側非選択スイッチ制御回路、５２：ソース側非選択スイッチ制御回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
