(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024135926
(43)【公開日】2024-10-04
(54)【発明の名称】半導体記憶装置及びメモリシステム
(51)【国際特許分類】
G11C 29/42 20060101AFI20240927BHJP
G06F 11/10 20060101ALI20240927BHJP
【ＦＩ】
G11C29/42
G06F11/10 648
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023046836
(22)【出願日】2023-03-23
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】山田 淳二
【テーマコード（参考）】
5L206
【Ｆターム（参考）】
5L206AA10
5L206BB02
5L206EE03
(57)【要約】
【課題】書き込み動作及び読み出し動作の時間を短縮させることができる半導体記憶装置及びメモリシステムを提供する。
【解決手段】実施形態の半導体記憶装置は、データを記憶可能なメモリセルアレイ１１と、メモリセルアレイ１１への書き込み動作を制御する制御回路とを備える。書き込み動作において、制御回路は、第１データ及びパリティビットＰＣを含む第２データを受信し、第１データに対するパリティビットＰＭを生成し、パリティビットＰＣとパリティビットＰＭとが一致するか否かを検査し、第１データをメモリセルアレイ１１に書き込むように構成される。
【選択図】図１３
【解決手段】実施形態の半導体記憶装置は、データを記憶可能なメモリセルアレイ１１と、メモリセルアレイ１１への書き込み動作を制御する制御回路とを備える。書き込み動作において、制御回路は、第１データ及びパリティビットＰＣを含む第２データを受信し、第１データに対するパリティビットＰＭを生成し、パリティビットＰＣとパリティビットＰＭとが一致するか否かを検査し、第１データをメモリセルアレイ１１に書き込むように構成される。
【選択図】図１３
【特許請求の範囲】
【請求項1】
データを記憶可能なメモリセルアレイと、
前記メモリセルアレイへの書き込み動作を制御する制御回路と、
を具備し、
前記書き込み動作において、前記制御回路は、
第１データ及び第１パリティビットを受信し、
前記第１データに対する第２パリティビットを生成し、
前記第１パリティビットと前記第２パリティビットとが一致するか否かを検査し、
前記第１データを前記メモリセルアレイに書き込むように構成された半導体記憶装置。
前記メモリセルアレイへの書き込み動作を制御する制御回路と、
を具備し、
前記書き込み動作において、前記制御回路は、
第１データ及び第１パリティビットを受信し、
前記第１データに対する第２パリティビットを生成し、
前記第１パリティビットと前記第２パリティビットとが一致するか否かを検査し、
前記第１データを前記メモリセルアレイに書き込むように構成された半導体記憶装置。
【請求項2】
前記制御回路は、前記第１パリティビットと前記第２パリティビットとが一致するか否かの検査と、前記第１データの前記メモリセルアレイへの書き込み動作のための電圧生成回路の起動とを並行して実行する請求項１に記載の半導体記憶装置。
【請求項3】
前記第１パリティビットと前記第２パリティビットとが一致するか否かの検査において、前記第１パリティビットと前記第２パリティビットとが一致しない場合、
前記制御回路は、一致しないことを示す情報を設定する請求項１に記載の半導体記憶装置。
前記制御回路は、一致しないことを示す情報を設定する請求項１に記載の半導体記憶装置。
【請求項4】
前記第１パリティビットと前記第２パリティビットとが一致するか否かの検査において、前記第１パリティビットと前記第２パリティビットとが一致しない場合、
前記制御回路は、前記第１データ及び前記第１パリティビットを再度受信する請求項１に記載の半導体記憶装置。
前記制御回路は、前記第１データ及び前記第１パリティビットを再度受信する請求項１に記載の半導体記憶装置。
【請求項5】
前記第２パリティビットを生成すると共に、前記第１パリティビットと前記第２パリティビットとが一致するか否かの検査を行うパリティ検査回路をさらに具備する請求項１に記載の半導体記憶装置。
【請求項6】
前記第１パリティビットと前記第２パリティビットとが一致するか否かの検査において、前記第１パリティビットと前記第２パリティビットとが一致した場合に、
前記制御回路は、前記第１データの前記メモリセルアレイへの書き込み動作を実行する請求項１に記載の半導体記憶装置。
前記制御回路は、前記第１データの前記メモリセルアレイへの書き込み動作を実行する請求項１に記載の半導体記憶装置。
【請求項7】
前記第１パリティビットと前記第２パリティビットとが一致するか否かの検査が終了した後、前記制御回路は、前記第１パリティビット及び前記第２パリティビットを消去する請求項１に記載の半導体記憶装置。
【請求項8】
データを記憶可能なメモリセルアレイと、
前記メモリセルアレイへの書き込み動作を制御する制御回路と、
を含む半導体記憶装置と、
前記半導体記憶装置を制御するコントローラと、
を具備し、
前記書き込み動作において、前記コントローラは、
第１データに対する第１パリティビットを生成し、
前記第１データ及び第１パリティビットと、前記書き込み動作を命ずるコマンドを前記半導体記憶装置に送信し、
前記制御回路は、
前記第１データに対する第２パリティビットを生成し、
前記第１パリティビットと前記第２パリティビットとが一致するか否かを検査し、
前記第１データを前記メモリセルアレイに書き込むように構成されたメモリシステム。
前記メモリセルアレイへの書き込み動作を制御する制御回路と、
を含む半導体記憶装置と、
前記半導体記憶装置を制御するコントローラと、
を具備し、
前記書き込み動作において、前記コントローラは、
第１データに対する第１パリティビットを生成し、
前記第１データ及び第１パリティビットと、前記書き込み動作を命ずるコマンドを前記半導体記憶装置に送信し、
前記制御回路は、
前記第１データに対する第２パリティビットを生成し、
前記第１パリティビットと前記第２パリティビットとが一致するか否かを検査し、
前記第１データを前記メモリセルアレイに書き込むように構成されたメモリシステム。
【請求項9】
前記制御回路は、前記第１パリティビットと前記第２パリティビットとが一致するか否かの検査と、前記第１データの前記メモリセルアレイへの書き込み動作のための電圧生成回路の起動とを並行して実行する請求項８に記載のメモリシステム。
【請求項10】
前記第１パリティビットと前記第２パリティビットとが一致するか否かの検査において、前記第１パリティビットと前記第２パリティビットとが一致しない場合、
前記制御回路は、一致しないことを示す第１情報を設定し、
前記コントローラは、前記第１情報を受信すると、
前記第１データ及び前記第１パリティビットを、前記半導体記憶装置に送信する請求項８に記載のメモリシステム。
前記制御回路は、一致しないことを示す第１情報を設定し、
前記コントローラは、前記第１情報を受信すると、
前記第１データ及び前記第１パリティビットを、前記半導体記憶装置に送信する請求項８に記載のメモリシステム。
【請求項11】
前記半導体記憶装置は、前記第２パリティビットを生成すると共に、前記第１パリティビットと前記第２パリティビットとが一致するか否かの検査を行うパリティ検査回路をさらに具備する請求項８に記載のメモリシステム。
【請求項12】
前記第１パリティビットと前記第２パリティビットとが一致するか否かの検査において、前記第１パリティビットと前記第２パリティビットとが一致した場合に、
前記制御回路は、前記第１データの前記メモリセルアレイへの書き込み動作を実行する請求項８に記載のメモリシステム。
前記制御回路は、前記第１データの前記メモリセルアレイへの書き込み動作を実行する請求項８に記載のメモリシステム。
【請求項13】
前記第１パリティビットと前記第２パリティビットとが一致するか否かの検査が終了した後、前記制御回路は、前記第１パリティビット及び前記第２パリティビットを消去する請求項８に記載のメモリシステム。
【請求項14】
データを記憶可能なメモリセルアレイと、
前記メモリセルアレイへの読み出し動作を制御する制御回路と、
を含む半導体記憶装置と、
前記半導体記憶装置を制御するコントローラと、
を具備し、
前記読み出し動作において、前記コントローラは、
第１コマンドを前記半導体記憶装置に送信し、
前記制御回路は、
前記第１コマンドに従って前記メモリセルアレイから第１データを読み出す第１読み出しを行い、
前記第１データに対する第１パリティビットを生成し、
前記第１データ及び前記第１パリティビットを前記コントローラに送信する第２読み出しを行い、
前記コントローラは、
前記第１データに対する第２パリティビットを生成し、
前記第１パリティビットと前記第２パリティビットとが一致するか否かを検査するメモリシステム。
前記メモリセルアレイへの読み出し動作を制御する制御回路と、
を含む半導体記憶装置と、
前記半導体記憶装置を制御するコントローラと、
を具備し、
前記読み出し動作において、前記コントローラは、
第１コマンドを前記半導体記憶装置に送信し、
前記制御回路は、
前記第１コマンドに従って前記メモリセルアレイから第１データを読み出す第１読み出しを行い、
前記第１データに対する第１パリティビットを生成し、
前記第１データ及び前記第１パリティビットを前記コントローラに送信する第２読み出しを行い、
前記コントローラは、
前記第１データに対する第２パリティビットを生成し、
前記第１パリティビットと前記第２パリティビットとが一致するか否かを検査するメモリシステム。
【請求項15】
前記第１パリティビットと前記第２パリティビットとが一致しない場合、
前記コントローラは、
第２コマンドを前記半導体記憶装置に送信し、
前記制御回路は、
前記第２コマンドに従って前記第１データ及び前記第１パリティビットを前記コントローラに送信する請求項１４に記載のメモリシステム。
前記コントローラは、
第２コマンドを前記半導体記憶装置に送信し、
前記制御回路は、
前記第２コマンドに従って前記第１データ及び前記第１パリティビットを前記コントローラに送信する請求項１４に記載のメモリシステム。
【請求項16】
前記第１読み出しに要する時間は、前記第２読み出しに要する時間より長い請求項１５に記載のメモリシステム。
【請求項17】
前記第１データは、第２データ、及び第２データに対して生成されたエラー検出用データを含み、
前記第１パリティビットと前記第２パリティビットとが一致した場合、
前記コントローラは、
第２データに対して前記エラー検出用データを用いてエラー検査を行い、前記エラー検査がフェイルである場合、
第３コマンドを前記半導体記憶装置に送信し、
前記制御回路は、
前記第３コマンドに従って前記第１読み出し及び前記第２読み出しと異なる第３読み出しを行い、
前記コントローラは、前記エラー検査がパスである場合、前記読み出し動作を終了する請求項１４に記載のメモリシステム。
前記第１パリティビットと前記第２パリティビットとが一致した場合、
前記コントローラは、
第２データに対して前記エラー検出用データを用いてエラー検査を行い、前記エラー検査がフェイルである場合、
第３コマンドを前記半導体記憶装置に送信し、
前記制御回路は、
前記第３コマンドに従って前記第１読み出し及び前記第２読み出しと異なる第３読み出しを行い、
前記コントローラは、前記エラー検査がパスである場合、前記読み出し動作を終了する請求項１４に記載のメモリシステム。
【請求項18】
前記第１読み出しに要する時間は、前記第２読み出しに要する時間より長く、
前記第３読み出しに要する時間は、前記第１読み出しに要する時間より長い請求項１７に記載のメモリシステム。
前記第３読み出しに要する時間は、前記第１読み出しに要する時間より長い請求項１７に記載のメモリシステム。
【請求項19】
前記半導体記憶装置は、前記第１データを記憶するレジスタをさらに具備し、
前記第１読み出しは、前記メモリセルアレイから読み出した前記第１データを前記レジスタに記憶し、
前記第２読み出しは、前記レジスタに記憶された前記第１データを前記コントローラに送信する請求項１５に記載のメモリシステム。
前記第１読み出しは、前記メモリセルアレイから読み出した前記第１データを前記レジスタに記憶し、
前記第２読み出しは、前記レジスタに記憶された前記第１データを前記コントローラに送信する請求項１５に記載のメモリシステム。
【請求項20】
前記第３読み出しは、複数の読み出し電圧を用いた読み出しによって得られた複数の読み出しデータに基づいて、前記メモリセルアレイから前記第１データを読み出す請求項１７に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体記憶装置及びメモリシステムに関する。
【背景技術】
【0002】
半導体記憶装置として、例えば、メモリセルが二次元あるいは三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリと、ＮＡＮＤ型フラッシュメモリを制御するメモリコントローラとにより、メモリシステムが構成される。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１２－２１２２３３号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
書き込み動作及び読み出し動作の時間を短縮させることができる半導体記憶装置及びメモリシステムを提供する。
【課題を解決するための手段】
【0005】
実施形態の半導体記憶装置は、データを記憶可能なメモリセルアレイと、前記メモリセルアレイへの書き込み動作を制御する制御回路とを備える。前記書き込み動作において、前記制御回路は、第１データ及び第１パリティビットを含む第２データを受信し、前記第１データに対する第２パリティビットを生成し、前記第１パリティビットと前記第２パリティビットとが一致するか否かを検査し、前記第１データを前記メモリセルアレイに書き込むように構成される。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係るメモリシステムの構成を示すブロック図である。
【図2】第１実施形態に係る半導体記憶装置の構成を示すブロック図である。
【図3】第１実施形態に係るメモリセルアレイ内のブロックの回路図である。
【図4】第１実施形態に係るメモリセルアレイの平面レイアウトの一部を示す図である。
【図5】第１実施形態に係るメモリセルアレイの断面図である。
【図6】第１実施形態に係るメモリセルアレイ内のメモリピラーの断面図である。
【図7】第１実施形態に係るメモリセルトランジスタの閾値電圧分布とデータの関係を示す図である。
【図8】第１実施形態に係る伝送データ、書き込みデータ及び読み出しデータのデータ構造を示す図である。
【図9】第１実施形態に係る半導体記憶装置の構成の変形例を示すブロック図である。
【図10】第１実施形態に係るメモリシステムにおけるデータの流れの第１例を示す図である。
【図11】第１実施形態に係るメモリシステムにおけるデータの流れの第２例を示す図である。
【図12】第１実施形態に係るメモリシステムにおけるデータの流れの第３例を示す図である。
【図13】第１実施形態に係るメモリシステムにおける書き込み動作を示すフローチャートである。
【図14】第１実施形態に係るメモリシステムにおける書き込み動作を示すタイミングチャートである。
【図15】第１実施形態に係るメモリシステムにおける書き込み動作を示すタイミングチャートである。
【図16】第１実施形態に係るメモリシステムにおける書き込み動作を示すタイミングチャートである。
【図17】第１実施形態に係るメモリシステムにおける読み出し動作を示すフローチャートである。
【図18】第１実施形態に係るメモリシステムにおける読み出し動作を示すタイミングチャートである。
【図19】第１実施形態に係るメモリシステムにおける読み出し動作を示すタイミングチャートである。
【図20】第１実施形態に係るメモリシステムにおける読み出し動作を示すタイミングチャートである。
【図21】第１実施形態に係るソフトビットリードの動作を説明するための図である。
【図22】第２実施形態に係るメモリシステムにおける書き込み動作を示すフローチャートである。
【図23】第２実施形態に係るメモリシステムにおける書き込み動作を示すタイミングチャートである。
【図24】第２実施形態に係るメモリシステムにおける書き込み動作を示すタイミングチャートである。
【発明を実施するための形態】
【0007】
以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、以下に示す実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、及び配置等を下記のものに特定するものではない。
【0008】
機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。機能ブロックが以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。
【0009】
以下に、実施形態の半導体記憶装置及びメモリコントローラを備えるメモリシステムについて説明する。半導体記憶装置として、メモリセルトランジスタが半導体基板の上方に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げる。
【0010】
第１実施形態のメモリシステムについて説明する。書き込み動作においては、メモリコントローラから半導体記憶装置にデータが送信され、そのデータが半導体記憶装置のメモリセルアレイに書き込まれる。また、読み出し動作においては、メモリセルアレイに書き込まれたデータが半導体記憶装置によって読み出され、読み出されたデータが半導体記憶装置からメモリコントローラに送信される。
【0011】
このような書き込み及び読み出し動作では、データがメモリコントローラと半導体記憶装置との間で送受信（あるいは、伝送）される際に、データにエラーが発生する場合がある。この伝送時にデータに発生するエラーを、伝送エラーと称する。また、書き込み時には、メモリセルアレイ内の書き込み対象のメモリセルに不良があるために、データが書き込めない場合がある。データがメモリセルアレイに書き込まれ、その後、メモリセルアレイから読み出される際に、データにエラーが発生する場合もある。この書き込み及び読み出し時にデータに発生するエラーを、メモリエラーと称する。
【0012】
第１実施形態及び第２実施形態では、伝送エラーと、メモリエラーとを区別する。具体的には、書き込み動作及び読み出し動作において、データが伝送エラーを含むか、あるいはメモリエラーを含むかに応じて、伝送エラーを含む場合、あるいはメモリエラーを含む場合のそれぞれに応じた適する動作を行う。
【0013】
１．第１実施形態
第１実施形態のメモリシステムについて説明する。
第１実施形態のメモリシステムについて説明する。
【0014】
１．１ メモリシステムの構成
先ず、第１実施形態のメモリシステムの構成について説明する。図１は、第１実施形態のメモリシステムの構成を示すブロック図である。メモリシステム１は、外部のホスト装置２に接続され、ホスト装置２からの命令に応じて各種動作を実行し得る。メモリシステム１は、複数の半導体記憶装置１０及びメモリコントローラ２０を備える。
先ず、第１実施形態のメモリシステムの構成について説明する。図１は、第１実施形態のメモリシステムの構成を示すブロック図である。メモリシステム１は、外部のホスト装置２に接続され、ホスト装置２からの命令に応じて各種動作を実行し得る。メモリシステム１は、複数の半導体記憶装置１０及びメモリコントローラ２０を備える。
【0015】
半導体記憶装置１０は、ＮＡＮＤ型フラッシュメモリを含み、データを不揮発に記憶する。半導体記憶装置１０の詳細については後述する。
【0016】
メモリコントローラ２０は、ＮＡＮＤバスを介して複数の半導体記憶装置１０に接続される。メモリコントローラ２０は、複数の半導体記憶装置１０を制御する。ＮＡＮＤバスは、ＮＡＮＤインターフェースに従った信号の送受信を行う。メモリコントローラ２０は、またホストバスを介してホスト装置２に接続される。メモリコントローラ２０は、ホスト装置２から受信した命令に応答して、半導体記憶装置１０にアクセスする。
【0017】
半導体記憶装置１０とメモリコントローラ２０は、例えば、それらの組み合わせにより一つの半導体装置を構成してもよく、その例としてはＳＤＴＭカードを含むメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。また、メモリコントローラ２０は、例えば、ＳｏＣ（system-on-a-chip）等であってもよい。
【0018】
ホスト装置２は、例えば、デジタルカメラやパーソナルコンピュータ等であり、ホストバスは、例えばＳＤＴＭインターフェースに従ったバスである。
【0019】
１．１．１ メモリコントローラ
図１を用いて、メモリコントローラ２０の構成について説明する。メモリコントローラ２０は、ＣＰＵ（central processing unit）（あるいは、プロセッサ）２１、ＲＡＭ（random access memory）２２、ＲＯＭ（read only memory）２３、ＥＣＣ（error checking and correcting）回路２４、及びＮＡＮＤインターフェース回路（ＮＡＮＤ Ｉ／Ｆ）２５、及びホストインターフェース回路（ホストＩ／Ｆ）２６を備える。
図１を用いて、メモリコントローラ２０の構成について説明する。メモリコントローラ２０は、ＣＰＵ（central processing unit）（あるいは、プロセッサ）２１、ＲＡＭ（random access memory）２２、ＲＯＭ（read only memory）２３、ＥＣＣ（error checking and correcting）回路２４、及びＮＡＮＤインターフェース回路（ＮＡＮＤ Ｉ／Ｆ）２５、及びホストインターフェース回路（ホストＩ／Ｆ）２６を備える。
【0020】
ＣＰＵ２１は、メモリコントローラ２０全体の動作を制御する。例えば、ＣＰＵ２１は、ホスト装置２から書き込み命令を受信した際には、それに応答して、ＮＡＮＤインターフェース回路２５に対して書き込み命令を発行する。読み出し命令及び消去命令を受信した際も、同様に、それらに応答して、ＮＡＮＤインターフェース回路２５に対して読み出し命令及び消去命令をそれぞれ発行する。
【0021】
また、ＣＰＵ２１は、ウェアレベリング等、半導体記憶装置１０を管理するための様々な処理を実行する。なお、以下で説明するメモリコントローラ２０の動作は、ＣＰＵ２１がソフトウェア（または、ファームウェア）を実行することによって実現されてもよいし、またはハードウェアで実現されてもよい。
【0022】
ＲＡＭ２２は、ＣＰＵ２１の作業領域として使用される。ＲＡＭ２２は、例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）やスタティックランダムアクセスメモリ（ＳＲＡＭ）等の半導体メモリである。ＲＡＭ２２は、また半導体記憶装置１０を管理するためのファームウェア、各種の管理テーブル、及びデータ等を一時的に記憶する。
【0023】
ＲＯＭ２３は、例えば、ＣＰＵ２１によって実行されるファームウェアを記憶する。
【0024】
ＥＣＣ回路２４は、半導体記憶装置１０に書き込まれるデータ及び半導体記憶装置１０から読み出されたデータに対して、エラーの検出および訂正に関する処理を行う。ＥＣＣ回路２４は、第１ＥＣＣ回路２４ａ及び第２ＥＣＣ回路２４ｂを有する。第１ＥＣＣ回路２４ａ及び第２ＥＣＣ回路２４ｂについては後に詳述する。
【0025】
ＮＡＮＤインターフェース回路２５は、ＮＡＮＤバスを介して半導体記憶装置１０と接続され、半導体記憶装置１０との通信を司る。ＮＡＮＤインターフェース回路２５は、ＣＰＵ２１から受信した命令に基づき、種々の信号、コマンド及びデータを半導体記憶装置１０に送信する。ＮＡＮＤインターフェース回路２５は、また種々の信号及びデータを半導体記憶装置１０から受信する。
【0026】
ホストインターフェース回路２６は、ホストバスを介してホスト装置２と接続され、ホスト装置２との通信を司る。ホストインターフェース回路２６は、ホスト装置２から受信した命令及びデータを、それぞれＣＰＵ２１及びＲＡＭ２２に転送する。また、ホストインターフェース回路２６は、ＣＰＵ２１からの命令に応答して、ＲＡＭ２２内のデータをホスト装置２に転送する。
【0027】
１．１．２ 半導体記憶装置
次に、複数の半導体記憶装置１０の構成について説明する。半導体記憶装置１０の各々の構成は同様である。
次に、複数の半導体記憶装置１０の構成について説明する。半導体記憶装置１０の各々の構成は同様である。
【0028】
図２は、第１実施形態の半導体記憶装置１０の構成を示すブロック図である。
【0029】
半導体記憶装置１０は、メモリセルアレイ１１、入出力回路１２、ロジック制御回路１３、レディ／ビジー回路１４、レジスタ群１５、シーケンサ（あるいは、制御回路）１６、電圧生成回路１７、ロウデコーダ１８、カラムデコーダ１９Ａ、データレジスタ１９Ｂ、及びセンスアンプ１９Ｃを備える。入出力回路１２は、キャッシュレジスタ１２ａ及び伝送パリティ検査回路１２ｂを備える。レジスタ群１５は、ステータスレジスタ１５Ａ、アドレスレジスタ１５Ｂ、及びコマンドレジスタ１５Ｃを備える。
【0030】
メモリセルアレイ１１は、１つまたは複数のブロックＢＬＫ０，ＢＬＫ１，ＢＬＫ２，…，ＢＬＫｎ（ｎは０以上の整数）を備える。複数のブロックＢＬＫ０～ＢＬＫｎの各々は、ロウ及びカラムに対応付けられた複数のメモリセルトランジスタ（以下、メモリセルとも記す）を含む。メモリセルトランジスタは、電気的に消去およびプログラム可能な不揮発性メモリセルである。メモリセルアレイ１１は、メモリセルトランジスタに電圧を印加するための、複数のワード線、複数のビット線、及びソース線を含む。ブロックＢＬＫｎの具体的な構成については後述する。
【0031】
入出力回路１２及びロジック制御回路１３は、入出力端子（または、ＮＡＮＤバス）を介してメモリコントローラ２０に接続される。入出力回路１２は、メモリコントローラ２０との間で入出力端子を介して、入出力信号（Ｉ／Ｏ信号）ＤＱ（例えば、ＤＱ０、ＤＱ１、ＤＱ２、…、ＤＱ７）を送受信する。Ｉ／Ｏ信号ＤＱは、コマンド、アドレス、及びデータ等を通信する。入出力回路１２内のキャッシュレジスタ１２ａは、メモリコントローラ２０と半導体記憶装置１０との間で送受信されるデータを一時的に記憶する。例えば、書き込み動作時には、メモリコントローラ２０から半導体記憶装置１０に送信されたデータを一時的に記憶する。読み出し動作時には、半導体記憶装置１０からメモリコントローラ２０に送信されるデータを一時的に記憶する。入出力回路１２内の伝送パリティ検査回路１２ｂについては後述する。
【0032】
ロジック制御回路１３は、メモリコントローラ２０から入出力端子（または、ＮＡＮＤバス）を介して、制御信号を受信する。制御信号は、例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、及びライトプロテクト信号ＷＰｎを含む。信号名に付記された“ｎ”は、その信号がアクティブ・ローであることを示す。
【0033】
チップイネーブル信号ＣＥｎは、複数の半導体記憶装置１０に対して、１つの半導体記憶装置１０を選択する際にアサートされる。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱとして送信されるコマンドをコマンドレジスタ１５Ｃにラッチすることを可能にする。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱとして送信されるアドレスをアドレスレジスタ１５Ｂにラッチすることを可能にする。書き込みイネーブル信号ＷＥｎは、信号ＤＱとして送信されるデータをデータレジスタ１９Ｂに記憶することを可能にする。読み出しイネーブル信号ＲＥｎは、メモリセルアレイ１１から読み出したデータを、信号ＤＱとして出力することを可能にする。ライトプロテクト信号ＷＰｎは、半導体記憶装置１０に対する書き込み動作及び消去動作を禁止する際にアサートされる。
【0034】
レディ／ビジー回路１４は、シーケンサ１６からの制御に応じて、レディ／ビジー信号Ｒ／Ｂｎを生成する。レディ／ビジー信号Ｒ／Ｂｎは、半導体記憶装置１０がレディ状態であるか、あるいはビジー状態であるかを示す。レディ状態は、半導体記憶装置１０がメモリコントローラ２０からの命令を受け付け可能な状態であることを示す。ビジー状態は、半導体記憶装置１０がメモリコントローラ２０からの命令を受け付けできない状態であることを示す。メモリコントローラ２０は、半導体記憶装置１０からレディ／ビジー信号Ｒ／Ｂｎを受けることで、半導体記憶装置１０がレディ状態であるか、あるいはビジー状態であるかを知ることができる。
【0035】
ステータスレジスタ１５Ａは、半導体記憶装置１０の動作に必要なステータス情報ＳＴＳを記憶する。ステータスレジスタ１５Ａは、シーケンサ１６の指示に従って、ステータス情報ＳＴＳを入出力回路１２に転送する。ステータス情報ＳＴＳは、伝送ステータス及びベリファイステータスを含む。伝送ステータス及びベリファイステータスについては後述する。
【0036】
アドレスレジスタ１５Ｂは、入出力回路１２から転送されたアドレスＡＤＤを記憶する。アドレスＡＤＤは、ロウアドレス及びカラムアドレスを含む。ロウアドレスは、例えば、動作対象のブロックＢＬＫｎを指定するブロックアドレス、及び指定されたブロック内の動作対象のワード線ＷＬ（例えば、ページ）を指定するページアドレスを含む。
【0037】
コマンドレジスタ１５Ｃは、入出力回路１２から転送されたコマンドＣＭＤを記憶する。コマンドＣＭＤは、例えば、シーケンサ１６に書き込み動作を命ずる書き込みコマンド、読み出し動作を命ずる読み出しコマンド、及び消去動作を命ずる消去コマンドなどを含む。
【0038】
ステータスレジスタ１５Ａ、アドレスレジスタ１５Ｂ、及びコマンドレジスタ１５Ｃには、例えばＳＲＡＭ（static random access memory）が用いられる。
【0039】
シーケンサ１６は、コマンドレジスタ１５Ｃからコマンドを受け、このコマンドに基づくシーケンスに従って半導体記憶装置１０を統括的に制御する。
【0040】
シーケンサ１６は、電圧生成回路１７、ロウデコーダ１８、カラムデコーダ１９Ａ、データレジスタ１９Ｂ、及びセンスアンプ１９Ｃなどを制御して、書き込み動作、読み出し動作、及び消去動作を実行する。具体的には、シーケンサ１６は、コマンドレジスタ１５Ｃから受信した書き込みコマンドに基づいて、アドレスＡＤＤにて指定された複数のメモリセルトランジスタにデータを書き込む。シーケンサ１６は、またコマンドレジスタ１５Ｃから受信した読み出しコマンドに基づいて、アドレスＡＤＤにて指定された複数のメモリセルトランジスタからデータを読み出す。シーケンサ１６は、またコマンドレジスタ１５Ｃから受信した消去コマンドに基づいて、アドレスＡＤＤにて指定されたブロックに記憶されたデータを消去する。
【0041】
本明細書に記載されるシーケンサ１６の機能は、シーケンサ１６がソフトウェア（または、ファームウェア）を実行することによって実現してもよいし、またはハードウェア（または、専用回路）で実現されてもよい。
【0042】
電圧生成回路１７は、半導体記憶装置１０の外部から電源端子を介して電源電圧ＶＤＤ及び接地電圧ＶＳＳを受け取る。電源電圧ＶＤＤは、半導体記憶装置１０の外部から供給される外部電圧であり、例えば３.３Ｖである。接地電圧ＶＳＳは、半導体記憶装置１０の外部から供給される外部電圧であり、例えば０Ｖである。
【0043】
電圧生成回路１７は、電源電圧ＶＤＤを用いて、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を生成する。電圧生成回路１７は、生成した電圧を、メモリセルアレイ１１、ロウデコーダ１８、及びセンスアンプ１９Ｃなどに供給する。
【0044】
ロウデコーダ１８は、アドレスレジスタ１５Ｂからロウアドレスを受け、このロウアドレスをデコードする。ロウデコーダ１８は、ロウアドレスのデコード結果に基づいて、複数ブロックのうちのいずれかを選択し、さらに選択したブロックＢＬＫｎ内のワード線ＷＬを選択する。さらに、ロウデコーダ１８は、選択されたブロックＢＬＫｎに電圧生成回路１７から供給された複数の電圧を転送する。
【0045】
カラムデコーダ１９Ａは、アドレスレジスタ１５Ｂからカラムアドレスを受け、このカラムアドレスをデコードする。カラムデコーダ１９Ａは、カラムアドレスのデコード結果に基づいてデータレジスタ１９Ｂ内のラッチ回路を選択する。
【0046】
データレジスタ１９Ｂは、複数のラッチ回路を備える。データレジスタ１９Ｂは、書き込み動作及び読み出し動作時にそれぞれデータを一時的に記憶する。
【0047】
センスアンプ１９Ｃは、データの読み出し動作時には、メモリセルトランジスタからビット線に読み出されたデータをセンス及び増幅する。さらに、センスアンプ１９Ｃは、メモリセルトランジスタから読み出されたデータを一時的に記憶し、記憶したデータをデータレジスタ１９Ｂへ転送する。また、センスアンプ１９Ｃは、データの書き込み動作時には、入出力回路１２のキャッシュレジスタ１２ａからデータレジスタ１９Ｂを介して転送されたデータを一時的に記憶する。さらに、センスアンプ１９Ｃは、記憶したデータをビット線に転送する。
【0048】
１．１．２．１ メモリセルアレイ
次に、第１実施形態の半導体記憶装置１０におけるメモリセルアレイ１１の回路構成及び構造について説明する。
次に、第１実施形態の半導体記憶装置１０におけるメモリセルアレイ１１の回路構成及び構造について説明する。
【0049】
前述したように、メモリセルアレイ１１は、複数のブロックＢＬＫ０～ＢＬＫｎを有する。以下に、ブロックＢＬＫｎの回路構成について説明する。図３は、メモリセルアレイ１１内のブロックＢＬＫｎの回路図である。
【0050】
ブロックＢＬＫｎは、例えば、複数のストリングユニットＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３を備える。以降、ストリングユニットＳＵと記した場合、ストリングユニットＳＵ０～ＳＵ３の各々を示すものとする。ストリングユニットＳＵは、複数のＮＡＮＤストリング（または、メモリストリング）ＮＳを備える。
【0051】
ここでは、説明を平易にするために、ＮＡＮＤストリングＮＳが、例えば、８個のメモリセルトランジスタＭＴ０、ＭＴ１、ＭＴ２、…、ＭＴ７、及び２個のセレクトトランジスタＳＴ１及びＳＴ２を備える例を示す。以降、メモリセルトランジスタＭＴと記した場合、メモリセルトランジスタＭＴ０～ＭＴ７の各々を示すものとする。
【0052】
メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に記憶する。メモリセルトランジスタＭＴ０～ＭＴ７は、セレクトトランジスタＳＴ１のソースとセレクトトランジスタＳＴ２のドレインとの間に直列に接続される。メモリセルトランジスタＭＴは、１ビットのデータ、または２ビット以上のデータを記憶することが可能である。
【0053】
ストリングユニットＳＵ０に含まれる複数のセレクトトランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ０に接続される。同様に、ストリングユニットＳＵ１～ＳＵ３の各々のセレクトトランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ１～ＳＧＤ３にそれぞれ接続される。セレクトゲート線ＳＧＤ０～ＳＧＤ３の各々は、ロウデコーダ１８によって独立に制御される。
【0054】
ストリングユニットＳＵ０に含まれる複数のセレクトトランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳに接続される。同様に、ストリングユニットＳＵ１～ＳＵ３の各々のセレクトトランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳに接続される。なお、ストリングユニットＳＵ０～ＳＵ３のセレクトトランジスタＳＴ２のゲートには、個別のセレクトゲート線ＳＧＳがそれぞれ接続される場合もある。セレクトトランジスタＳＴ１及びＳＴ２は、各種動作におけるストリングユニットＳＵの選択に使用される。
【0055】
ブロックＢＬＫｎに含まれるメモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、ワード線ＷＬ０～ＷＬ７にそれぞれ接続される。ワード線ＷＬ０～ＷＬ７の各々は、ロウデコーダ１８によって独立に制御される。
【0056】
ビット線ＢＬ０、ＢＬ１、ＢＬ２、…、ＢＬｍ（ｍは０以上の整数）の各々は、複数のブロックＢＬＫ０～ＢＬＫｎに接続され、ブロックＢＬＫｎに含まれるストリングユニットＳＵ内にある１つのＮＡＮＤストリングＮＳに接続される。すなわち、ビット線ＢＬ０～ＢＬｍの各々は、ブロックＢＬＫｎ内でマトリクス状に配置されたＮＡＮＤストリングＮＳのうち、同一列にある複数のＮＡＮＤストリングＮＳのセレクトトランジスタＳＴ１のドレインに接続される。また、ソース線ＳＬは、複数のブロックＢＬＫ０～ＢＬＫｎに接続される。すなわち、ソース線ＳＬは、ブロックＢＬＫｎに含まれる複数のセレクトトランジスタＳＴ２のソースに接続される。
【0057】
要するに、ストリングユニットＳＵは、異なるビット線ＢＬに接続され、かつ同一のセレクトゲート線ＳＧＤに接続されたＮＡＮＤストリングＮＳを複数含む。また、ブロックＢＬＫｎは、ワード線ＷＬを共通にする複数のストリングユニットＳＵを含む。さらに、メモリセルアレイ１１は、ビット線ＢＬを共通にする複数のブロックＢＬＫ０～ＢＬＫｎを含む。
【0058】
ブロックＢＬＫｎは、例えば、データの消去単位である。すなわち、ブロックＢＬＫｎ内に含まれるメモリセルトランジスタＭＴに記憶されたデータは、一括して消去される。複数ブロック内のデータは、１つのブロック毎に順次消去される。なお、データは、ストリングユニットＳＵ単位で消去されてもよいし、また、ストリングユニットＳＵ未満の単位で消去されてもよい。
【0059】
１つのストリングユニットＳＵ内でワード線ＷＬを共有する複数のメモリセルトランジスタＭＴを、セルユニットＣＵと呼ぶ。セルユニットＣＵに含まれる複数のメモリセルトランジスタＭＴがそれぞれ記憶する１ビットのデータの集まりをページと呼ぶ。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて記憶容量が変化する。例えば、セルユニットＣＵは、各メモリセルトランジスタＭＴが１ビットデータを記憶する場合に１ページデータを記憶し、２ビットデータを記憶する場合に２ページデータを、３ビットデータを記憶する場合に３ページデータをそれぞれ記憶する。
【0060】
セルユニットＣＵに対する書き込み動作及び読み出し動作は、ページを単位として行われる。言い換えると、読み出し動作及び書き込み動作は、１つのストリングユニットＳＵに配設された１本のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴに対して、一括して行われる。
【0061】
なお、ブロックＢＬＫｎが備えるストリングユニットの数は、ＳＵ０～ＳＵ３に限るわけではなく、任意に設定可能である。また、ストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳの数、及びＮＡＮＤストリングＮＳが備えるメモリセルトランジスタ、及びセレクトトランジスタの数も、任意に設定可能である。さらに、メモリセルトランジスタＭＴは、電荷蓄積層として絶縁膜を用いたＭＯＮＯＳ（metal-oxide-nitride-oxide-silicon）型であってもよいし、電荷蓄積層として導電層を用いたＦＧ（floating gate）型であってもよい。
【0062】
次に、第１実施形態の半導体記憶装置１０内のメモリセルアレイ１１の構造の一例について説明する。以下では、メモリセルアレイ１１として、メモリセルトランジスタが半導体基板の上方に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げる。
【0063】
以下で参照される図面において、Ｘ方向はワード線ＷＬの延伸方向に対応し、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｚ方向は半導体記憶装置１０が形成される半導体基板の表面に対する鉛直方向に対応する。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。本明細書では、図を見易くするために配線やコンタクト、絶縁層等の構成要素が適宜省略されている。
【0064】
先ず、メモリセルアレイ１１の平面レイアウトの一例について説明する。図４は、第１実施形態におけるメモリセルアレイ１１の平面レイアウトの一部を示す図である。
【0065】
メモリセルアレイ１１は、例えば、複数のスリットＳＬＴ、複数のメモリピラーＭＰ、複数のコンタクトＣＶ、及び複数のビット線ＢＬを含む。
【0066】
複数のスリットＳＬＴは、Ｙ方向に配列されている。各スリットＳＬＴの少なくとも一部は、Ｘ方向に沿って延伸している。また、スリットＳＬＴは、同じ配線層に設けられ、且つ当該スリットＳＬＴを介して隣り合う導電層の間を分断している。具体的には、スリットＳＬＴは、例えば、ワード線ＷＬ０～ＷＬ７、並びにセレクトゲート線ＳＧＤ及びＳＧＳにそれぞれ対応する複数の配線層を分断している。
【0067】
また、各スリットＳＬＴは、例えばスペーサＳＰ及びコンタクトＬＩを含んでいる。各スリットＳＬＴにおいて、コンタクトＬＩの少なくとも一部は、Ｘ方向に延伸している。スペーサＳＰは、コンタクトＬＩの側面に設けられる。コンタクトＬＩと、スリットＳＬＴに隣接した複数の配線層との間は、スペーサＳＰによって離隔及び絶縁される。コンタクトＬＩは、ソース線ＳＬとして使用される。コンタクトＬＩは、半導体であっても良いし、金属であっても良い。スペーサＳＰは、例えば、酸化シリコン（ＳｉＯ２）を含む。
【0068】
メモリピラーＭＰの各々は、例えば、１つのＮＡＮＤストリングＮＳとして機能する。複数のメモリピラーＭＰは、例えば、隣り合う２つのスリットＳＬＴ間の領域において、４列の千鳥状に配置される。これに限定されず、隣り合う２つのスリットＳＬＴ間におけるメモリピラーＭＰの個数及び配置は、適宜変更され得る。
【0069】
各メモリピラーＭＰには、少なくとも１本のビット線ＢＬが重なって配置される。複数のビット線ＢＬは、Ｘ方向に配列されている。各ビット線ＢＬの少なくとも一部は、Ｙ方向に沿って延伸している。メモリピラーＭＰに重なっている複数のビット線ＢＬのうち１本のビット線ＢＬと、当該メモリピラーＭＰとの間は、コンタクトＣＶを介して電気的に接続される。
【0070】
上述したメモリセルアレイ１１の平面レイアウトは、Ｙ方向に繰り返し配置される。そして、スリットＳＬＴによって区切られた領域のそれぞれが、１つのストリングユニットＳＵに対応している。つまり、各々がＸ方向に延伸したストリングユニットＳＵ０～ＳＵ３の組が、Ｙ方向に配列されている。１本のビット線ＢＬには、例えば、スリットＳＬＴによって区切られた空間のそれぞれにおいて１つのコンタクトＣＶが接続される。
【0071】
【0072】
メモリセルアレイ１１は、半導体基板３０、絶縁層３１～３５、導電層４０～４４、メモリピラーＭＰ、コンタクトＣＶ、及びスリットＳＬＴを含む。
【0073】
半導体基板３０上には、導電層４０が設けられる。導電層４０は、例えば、ＸＹ平面に沿って広がった板状に形成され、ソース線ＳＬとして使用される。導電層４０は、例えば、リンがドープされたポリシリコンを含む。
【0074】
導電層４０上には、絶縁層３１が設けられる。絶縁層３１上には、導電層４１が設けられる。導電層４１は、例えば、ＸＹ平面に沿って広がった板状に形成され、セレクトゲート線ＳＧＳとして使用される。導電層４１は、例えば、リンがドープされたポリシリコンを含む。セレクトゲート線ＳＧＳは、複数の導電層４１によって構成されてもよい。セレクトゲート線ＳＧＳが複数の導電層４１によって構成される場合には、複数の導電層４１は、互いに異なる導電体によって構成されてもよい。
【0075】
導電層４１上には、絶縁層３２が設けられる。絶縁層３２上には、導電層４２と絶縁層３３とが交互に積層される。複数の導電層４２のそれぞれは、例えば、ＸＹ平面に沿って広がった板状に形成される。複数の導電層４２は、導電層４０側から順に、それぞれワード線ＷＬ０～ＷＬ７として使用される。導電層４２は、例えば、タングステンを含む。
【0076】
最上層の導電層４２上には、絶縁層３４が設けられる。絶縁層３４上には、導電層４３が設けられる。導電層４３は、例えば、ＸＹ平面に沿って広がった板状に形成され、セレクトゲート線ＳＧＤとして使用される。セレクトゲート線ＳＧＤは、複数の導電層４３によって構成されてもよい。導電層４３は、例えば、タングステンを含む。
【0077】
導電層４３上には、絶縁層３５が設けられる。絶縁層３５上には、導電層４４が設けられる。導電層４４は、例えば、Ｙ方向に延伸したライン状に形成され、ビット線ＢＬとして使用される。図示せぬ領域において、複数の導電層４４が、Ｘ方向に配列される。導電層４４は、例えば銅を含む。
【0078】
各メモリピラーＭＰは、Ｚ方向に沿って延伸している。各メモリピラーＭＰは、絶縁層３１～３４、及び導電層４１～４３を貫通している。メモリピラーＭＰの下部は、導電層４０に接している。メモリピラーＭＰの上部は、絶縁層３５に達している。
【0079】
各メモリピラーＭＰは、例えば、半導体層５０、トンネル絶縁層（トンネル絶縁膜とも称する）５１、電荷蓄積層（例えば、絶縁層）５２、及びブロック絶縁層５３を含む。
【0080】
半導体層５０は、Ｚ方向に沿って延伸している。例えば、半導体層５０の下端は、導電層４０に接触している。半導体層５０の上端は、絶縁層３５を含む層に含まれる。トンネル絶縁層５１は、半導体層５０の側面に配置されている。電荷蓄積層５２は、トンネル絶縁層５１の側面に配置されている。ブロック絶縁層５３は、電荷蓄積層５２の側面に配置されている。
【0081】
メモリピラーＭＰと導電層４１（即ち、セレクトゲート線ＳＧＳ）とが交差する部分は、セレクトトランジスタＳＴ２として機能する。メモリピラーＭＰと複数の導電層４２（即ち、ワード線ＷＬ）とが交差する部分は、それぞれメモリセルトランジスタＭＴ０～ＭＴ７として機能する。メモリピラーＭＰと導電層４３（即ち、セレクトゲート線ＳＧＤ）とが交差する部分は、セレクトトランジスタＳＴ１として機能する。すなわち、半導体層５０は、メモリセルトランジスタＭＴ０～ＭＴ７、並びにセレクトトランジスタＳＴ１及びＳＴ２のそれぞれのチャネル層として機能する。半導体層５０の内部には、ＮＡＮＤストリングＮＳの電流経路が形成される。電荷蓄積層５２は、メモリセルトランジスタＭＴの電荷を蓄積する層として機能する。
【0082】
各メモリピラーＭＰの半導体層５０上には、柱状のコンタクトＣＶが設けられる。図示された領域には、２つのメモリピラーＭＰのうち、１つのメモリピラーＭＰに対応するコンタクトＣＶが示されている。当該領域においてコンタクトＣＶが接続されていないメモリピラーＭＰには、図示されない領域においてコンタクトＣＶが接続される。コンタクトＣＶ上には、１つの導電層４４（即ち、ビット線ＢＬ）が接触している。
【0083】
スリットＳＬＴは、例えば、スペーサＳＰ及びコンタクトＬＩを含んでいる。スリットＳＬＴは、少なくとも一部がＸＺ平面に沿って広がった板状に形成され、絶縁層３１～３４及び導電層４１～４３を分断している。スリットＳＬＴの下端は、例えば、導電層４０に接触している。スリットＳＬＴの上端は、絶縁層３５を含む層に含まれる。スリットＳＬＴにおいて、コンタクトＬＩの少なくとも一部は、Ｘ方向に延伸している。スペーサＳＰは、コンタクトＬＩの側面に設けられる。コンタクトＬＩと複数の導電層４１～４３との間は、スペーサＳＰによって離隔及び絶縁される。
【0084】
次に、メモリセルアレイ１１内のメモリピラーＭＰの断面構造について説明する。図６は、図５におけるVI－VI線に沿った断面を示し、半導体基板３０の表面に平行かつ導電層４２を含む層におけるメモリピラーＭＰの断面を表す。
【0085】
メモリピラーＭＰは、上述したように、例えば半導体層５０、トンネル絶縁層５１、電荷蓄積層５２、及びブロック絶縁層５３を有する。具体的には、半導体層５０は、例えばメモリピラーＭＰの中央部に設けられる。トンネル絶縁層５１は、半導体層５０の側面を囲っている。電荷蓄積層５２は、トンネル絶縁層５１の側面を囲っている。ブロック絶縁層５３は、電荷蓄積層５２の側面を囲っている。導電層４２は、ブロック絶縁層５３の側面を囲っている。なお、メモリピラーＭＰは、半導体層５０の内部にコア絶縁層を設けた構造としてもよい。
【0086】
トンネル絶縁層５１は、半導体層５０から電荷蓄積層５２に電荷が注入される際、または電荷蓄積層５２に蓄積された電荷が半導体層５０へ拡散する際に電位障壁として機能する。トンネル絶縁層５１は、例えば、酸化シリコン（ＳｉＯ２）を含む。
【0087】
電荷蓄積層５２は、メモリセルトランジスタＭＴ０～ＭＴ７において半導体層５０から注入される電荷を蓄積する機能を有する。電荷蓄積層５２は、例えば、窒化シリコン（ＳｉＮ）を含む。
【0088】
ブロック絶縁層５３は、電荷蓄積層５２に蓄積された電荷が導電層４２（ワード線ＷＬ）へ拡散するのを防止する。ブロック絶縁層５３は、例えば、アルミニウム酸化層、シリコン酸化層及びシリコン窒化層を含む。
【0089】
１．１．３ メモリセルトランジスタの閾値電圧分布
次に、メモリセルトランジスタＭＴの取り得る閾値電圧分布とデータの関係について説明する。図７は、メモリセルトランジスタＭＴの取り得る閾値電圧分布とデータの関係を示す図である。
次に、メモリセルトランジスタＭＴの取り得る閾値電圧分布とデータの関係について説明する。図７は、メモリセルトランジスタＭＴの取り得る閾値電圧分布とデータの関係を示す図である。
【0090】
ここでは、メモリセルトランジスタＭＴの記憶方式として、１つのメモリセルトランジスタＭＴに３ビットのデータを記憶可能なＴＬＣ（Triple-Level Cell）方式を適用した例を示す。なお、本実施形態は、１つのメモリセルトランジスタＭＴに１ビットのデータを記憶可能なＳＬＣ（Single-Level Cell）方式、１つのメモリセルトランジスタＭＴに２ビットのデータを記憶可能なＭＬＣ（Multi-Level Cell）方式、１つのメモリセルトランジスタＭＴに４ビットのデータを記憶可能なＱＬＣ（Quad-Level Cell）方式等、その他の記憶方式を用いた場合にも適用できる。
【0091】
メモリセルトランジスタＭＴが記憶可能な３ビットのデータは、下位（lower）ビット、中位（middle）ビット、及び上位（upper）ビットにより規定される。メモリセルトランジスタＭＴが３ビットを記憶する場合、メモリセルトランジスタＭＴは、複数の閾値電圧に応じた８つの状態（ステート）のうちのいずれかのステートを取り得る。８つのステートを、低い方から順に、ステート“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、“Ｇ”と呼ぶ。ステート“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、“Ｇ”の各々に属する複数のメモリセルトランジスタＭＴは、図６に示すような閾値電圧の分布を形成する。
【0092】
ステート“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、“Ｇ”には、例えば、それぞれデータ“１１１”、“１１０”、“１００”、“０００”、“０１０”、“０１１”、“００１”、“１０１”が割り当てられる。ビットの並びは、下位ビット“Ｘ”、中位ビット“Ｙ”、上位ビット“Ｚ”とすると、“Ｚ、Ｙ、Ｘ”である。なお、閾値電圧分布とデータとの割り当ては、任意に設定可能である。
【0093】
読み出し対象のメモリセルトランジスタＭＴに記憶されたデータを読み出すために、メモリセルトランジスタＭＴの閾値電圧が属するステートが判定される。ステートの判定のために、読み出し電圧ＡＲ、ＢＲ、ＣＲ、ＤＲ、ＥＲ、ＦＲ、ＧＲが用いられる。以下、読み出し電圧ＡＲ、ＢＲ、ＣＲ、ＤＲ、ＥＲ、ＦＲ、およびＧＲを含め、レベルの判断ために読み出し対象のメモリセルトランジスタＭＴに印加される電圧は、読み出し電圧ＶCGRVと称される場合がある。
【0094】
ステート“Ｅｒ”は、例えば、データが消去された状態（消去状態）に相当する。ステート“Ｅｒ”に属するメモリセルトランジスタＭＴの閾値電圧は、電圧ＡＲより低く、例えば負の値を有する。
【0095】
ステート“Ａ”～“Ｇ”は、電荷蓄積層に電荷が注入されてメモリセルトランジスタＭＴにデータが書き込まれた状態に相当し、ステート“Ａ”～“Ｇ”に属するメモリセルトランジスタＭＴの閾値電圧は、例えば正の値を有する。ステート“Ａ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＡＲより高く、かつ読み出し電圧ＢＲ以下である。ステート“Ｂ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＢＲより高く、かつ読み出し電圧ＣＲ以下である。ステート“Ｃ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＣＲより高く、かつ読み出し電圧ＤＲ以下である。ステート“Ｄ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＤＲより高く、かつ読み出し電圧ＥＲ以下である。ステート“Ｅ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＥＲより高く、かつ読み出し電圧ＦＲ以下である。ステート“Ｆ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＦＲより高く、かつ読み出し電圧ＧＲ以下である。ステート“Ｇ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＧＲより高く、電圧ＶREADより低い。
【0096】
電圧ＶREADは、読み出し非対象のセルユニットＣＵのメモリセルトランジスタＭＴに接続されたワード線ＷＬに印加される電圧であり、いずれのステートにあるメモリセルトランジスタＭＴの閾値電圧よりも高い。このため、制御ゲートに電圧ＶREADが印加されたメモリセルトランジスタＭＴは、保持するデータに関わらずオン状態になる。
【0097】
また、隣り合う閾値分布の間には、それぞれ書き込み動作で使用されるベリファイ電圧が設定される。具体的には、ステート“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、“Ｇ”に対応して、それぞれベリファイ電圧ＡＶ、ＢＶ、ＣＶ、ＤＶ、ＥＶ、ＦＶ、ＧＶが設定される。例えば、ベリファイ電圧ＡＶ、ＢＶ、ＣＶ、ＤＶ、ＥＶ、ＦＶ、ＧＶはそれぞれ、読み出し電圧ＡＲ、ＢＲ、ＣＲ、ＤＲ、ＥＲ、ＦＲ、ＧＲより若干高く設定される。
【0098】
以上のように、各メモリセルトランジスタＭＴは、８個のステートのいずれかに設定され、３ビットデータを記憶することが可能である。また、書き込み及び読み出しは、１つのセルユニットＣＵ内のページ単位で行われる。メモリセルトランジスタＭＴが３ビットデータを記憶している場合、１つのセルユニットＣＵ内の３個のページにそれぞれ、下位ビット、中位ビット、及び上位ビットが割当てられる。下位ビット、中位ビット、及び上位ビットについて一回の書き込み動作にて書き込まれるページ、又は一回の読み出し動作にて読み出されるページ、すなわちセルユニットＣＵの保持する下位ビットの集合、中位ビットの集合、及び上位ビットの集合は、それぞれ下位（lower）ページ、中位（middle）ページ、及び上位（upper）ページと呼ばれる。
【0099】
上記データの割り付けが適用された場合、下位ページは、読み出し電圧ＡＲ、ＥＲを用いた読み出し動作によって確定する。中位ページは、読み出し電圧ＢＲ、ＤＲ、ＦＲを用いた読み出し動作によって確定する。上位ページは、読み出し電圧ＣＲ、ＧＲを用いた読み出し動作によって確定する。
【0100】
１．１．４ メモリコントローラのＥＣＣ回路
前述したように、メモリコントローラ２０はＥＣＣ回路２４を備える。ＥＣＣ回路２４は、半導体記憶装置１０に書き込まれるデータ、及び半導体記憶装置１０から読み出されたデータに対して、エラー検出用データの生成、およびエラー検出用データを用いたエラーの検出及び訂正を行う。
前述したように、メモリコントローラ２０はＥＣＣ回路２４を備える。ＥＣＣ回路２４は、半導体記憶装置１０に書き込まれるデータ、及び半導体記憶装置１０から読み出されたデータに対して、エラー検出用データの生成、およびエラー検出用データを用いたエラーの検出及び訂正を行う。
【0101】
ＥＣＣ回路２４は、第１ＥＣＣ回路２４ａ、及び第２ＥＣＣ回路２４ｂを有する。第１ＥＣＣ回路２４ａは、例えば、ＬＤＰＣ（low-density parity check）等の軟判定に基づくエラー検出用データの生成、エラーの検出及び訂正、あるいはＢＣＨ符号およびリードソロモン符号等の硬判定に基づくエラー検出用データの生成、エラーの検出及び訂正を行う。第２ＥＣＣ回路２４ｂは、例えば、パリティビット（あるいは、パリティコード）を用いたエラー検出用データの生成、及びエラーの検出を行う。第２ＥＣＣ回路２４ｂは、メモリエラーの検出を行う第１ＥＣＣ回路２４ａよりも、計算負荷が軽く、その代わりに訂正能力が低い。第１ＥＣＣ回路２４ａが行うエラー検出及び訂正方式は、上記に限るわけではなく、その他のエラー検出及び訂正方式を用いてもよい。第２ＥＣＣ回路２４ｂが行うエラー検出及び訂正方式も、上記に限るわけではなく、その他のエラー検出及び訂正方式を用いてもよい。
【0102】
第１ＥＣＣ回路２４ａ及び第２ＥＣＣ回路２４ｂは、半導体記憶装置１０に書き込まれるデータに対してエラー検出用データを生成する。生成されたエラー検出用データを含むデータが半導体記憶装置１０に送信される。また、第１ＥＣＣ回路２４ａ及び第２ＥＣＣ回路２４ｂは、半導体記憶装置１０から読み出され、メモリコントローラ２０に送信されたデータに対して、エラー検出用データを用いてデータに発生したエラーを検出し、エラーを訂正する。
【0103】
図８の（ａ）に、第１実施形態においてメモリコントローラ２０と半導体記憶装置１０との間で送受信されるデータのデータ構造を示す。以降、メモリコントローラ２０と半導体記憶装置１０との間で送受信されるデータを、伝送データと称する。伝送データは、データ領域と冗長領域を備える。データ領域には、データ本体ＤＡが含まれる。冗長領域には、ＥＣＣデータＥＤとパリティビットが含まれる。メモリコントローラ２０の第２ＥＣＣ回路２４ｂで生成されるパリティビットを伝送パリティＰＣと記し、半導体記憶装置１０の伝送パリティ検査回路１２ｂで生成されるパリティビットを伝送パリティＰＭと記す。メモリコントローラ２０から半導体記憶装置１０に送信される伝送データは、データ本体ＤＡ、ＥＣＣデータＥＤ、及び伝送パリティＰＣを含む。メモリコントローラ２０が半導体記憶装置１０から受信する伝送データは、データ本体ＤＡ、ＥＣＣデータＥＤ、及び伝送パリティＰＭを含む。
【0104】
ＥＣＣデータＥＤは、例えば、８ｎビット（ｎは自然数）である。伝送パリティＰＣ及び伝送パリティＰＭは、例えば、８ｍビット（ｍは自然数）である。一般に、ＥＣＣデータＥＤは、伝送パリティＰＣ及び伝送パリティＰＭよりビット数が多い。ｎは、例えば、数百程度である。ｍは、例えば、１以上十未満である。このように、ＥＣＣデータＥＤと伝送パリティＰＣ及びＰＭとに差があるのはエラーの発生確率に応じてエラー検出及び訂正能力を適正化することで、ＥＣＣ回路２４の増大を防ぎつつ、ＥＣＣ回路２４のエラー検出及び訂正能力を高めるためである。
【0105】
データ本体ＤＡは、メモリコントローラ２０が半導体記憶装置１０内のメモリセルアレイ１１に書き込むべき目標のデータである。ＥＣＣデータＥＤは、データ本体ＤＡに対して、第１ＥＣＣ回路２４ａにてＬＤＰＣ等により生成されたエラー検出用データである。伝送パリティＰＣは、データ本体ＤＡとＥＣＣデータＥＤに対して、第２ＥＣＣ回路２４ｂにより生成されたエラー検出用データである。伝送パリティＰＭは、データ本体ＤＡとＥＣＣデータＥＤに対して、伝送パリティ検査回路１２ｂにより生成されたエラー検出用データである。伝送パリティＰＣ及びＰＭは、メモリコントローラ２０と半導体記憶装置１０との間で伝送データの送受信時に発生するエラーを検出するために用いられる。
【0106】
図８の（ｂ）に、半導体記憶装置１０内のメモリセルアレイ１１に書き込まれるデータ及びメモリセルアレイ１１から読み出されるデータを示す。メモリセルアレイ１１に書き込まれるデータは、伝送パリティＰＣを除く、データ本体ＤＡとＥＣＣデータＥＤである。同様に、メモリセルアレイ１１から読み出されるデータも、伝送パリティＰＣを除く、データ本体ＤＡとＥＣＣデータＥＤである。以降、半導体記憶装置１０内のメモリセルアレイ１１に書き込まれるデータを“書き込みデータ”と称し、メモリセルアレイ１１から読み出されるデータを“読み出しデータ”と称する。すなわち、書き込みデータ及び読み出しデータの各々は、データ本体ＤＡ及びＥＣＣデータＥＤを含み、伝送パリティＰＣを含まない。 なお、メモリコントローラ２０から半導体記憶装置１０に送信された伝送パリティＰＣは、入出力回路１２内のキャッシュレジスタ１２ａに受信されてもよいし、伝送パリティ検査回路１２ｂに受信されてもよいし、さらにデータレジスタ１９Ｂに受信されてもよい。
【0107】
また、伝送パリティ検査回路１２ｂは、データレジスタ１９Ｂの近傍に設けられてもよい。図９に示すように、データレジスタ１９Ｂの近傍に設けられた伝送パリティ検査回路を１９Ｂａと付す。データレジスタ１９Ｂの近傍に伝送パリティ検査回路１９Ｂａが設けられた場合、伝送パリティＰＣは、入出力回路１２内のキャッシュレジスタ１２ａに受信されてもよいし、データレジスタ１９Ｂあるいは伝送パリティ検査回路１９Ｂａに受信されてもよい。伝送パリティ検査回路１９Ｂａは、伝送パリティ検査回路１２ｂと同様の構成を有し、メモリコントローラ２０内の第２ＥＣＣ回路２４ｂと同様に、例えば、パリティビットを用いたエラー検出用データの生成、及びエラーの検出を行う。
【0108】
また、読み出し動作時において、第２ＥＣＣ回路２４ｂは、生成した伝送パリティＰＣと、伝送パリティ検査回路１２ｂで生成された伝送パリティＰＭとが一致するか否かを検査する。
【0109】
第２ＥＣＣ回路２４ｂ内で実行される一致検査の一例について説明する。まず、伝送パリティＰＣ及び伝送パリティＰＭの各ビットは、記憶回路に記憶され、夫々ＥＮＯＲゲート（一致回路）に入力される。次に、ＥＮＯＲゲートでは、入力が一致のときに「１」が出力され、入力が不一致のときに「０」が出力される。最後に、夫々のＥＮＯＲゲートの出力をＡＮＤゲートに入力すると、各ビットが全て一致し全て「１」であれば「１」が出力され、不一致のビットが一以上あれば「０」が出力される。
【0110】
第２ＥＣＣ回路２４ｂ内で実行される一致検査の他の例について説明する。この例では、記憶回路を使用しない。シリアルに１ビットずつ流れてくる伝送パリティＰＣ及び伝送パリティＰＭを、順次、検査回路に入力する。伝送パリティＰＣ及び伝送パリティＰＭに関する全ビットが入力され終わると、検査結果が出力される。
【0111】
１．１．５ 半導体記憶装置のＥＣＣ回路
前述したように、半導体記憶装置１０の入出力回路１２は、ＥＣＣ回路としての伝送パリティ検査回路１２ｂを備える。伝送パリティ検査回路１２ｂは、メモリコントローラ２０内の第２ＥＣＣ回路２４ｂと同様に、例えば、パリティビット（あるいは、パリティコード）を用いたエラー検出用データの生成、及びエラーの検出を行う。
前述したように、半導体記憶装置１０の入出力回路１２は、ＥＣＣ回路としての伝送パリティ検査回路１２ｂを備える。伝送パリティ検査回路１２ｂは、メモリコントローラ２０内の第２ＥＣＣ回路２４ｂと同様に、例えば、パリティビット（あるいは、パリティコード）を用いたエラー検出用データの生成、及びエラーの検出を行う。
【0112】
書き込み動作時において、伝送パリティ検査回路１２ｂは、メモリコントローラ２０から送信される伝送データ内のデータ本体ＤＡとＥＣＣデータＥＤに対して、伝送パリティＰＭを生成する。この伝送パリティＰＭは、伝送データがメモリコントローラ２０から半導体記憶装置１０に送信される間に、伝送データに発生するエラーを検出するためのエラー検出用データである。
【0113】
また、書き込み動作時において、伝送パリティ検査回路１２ｂは、生成した伝送パリティＰＭと、第２ＥＣＣ回路２４ｂで生成された伝送パリティＰＣとが一致するか否かを検査する。
【0114】
伝送パリティ検査回路１２ｂ内で実行される一致検査の一例について説明する。まず、伝送パリティＰＭ及び伝送パリティＰＣの各ビットは、記憶回路に記憶され、夫々ＥＮＯＲゲート（一致回路）に入力される。次に、ＥＮＯＲゲートでは、入力が一致のときに「１」が出力され、入力が不一致のときに「０」が出力される。最後に、夫々のＥＮＯＲゲートの出力をＡＮＤゲートに入力すると、各ビットが全て一致し全て「１」であれば「１」が出力され、不一致のビットが一以上あれば「０」が出力される。
【0115】
伝送パリティ検査回路１２ｂ内で実行される一致検査の他の例について説明する。この例では、記憶回路を使用しない。シリアルに１ビットずつ流れてくる伝送パリティＰＣ及び伝送パリティＰＭを、順次、検査回路に入力する。伝送パリティＰＣ及び伝送パリティＰＭに関する全ビットが入力され終わると、検査結果が出力される。
【0116】
また、読み出し動作時において、伝送パリティ検査回路１２ｂは、メモリセルアレイ１１から読み出した読み出しデータ内のデータ本体ＤＡとＥＣＣデータＥＤに対して、伝送パリティＰＭを生成する。さらに、伝送パリティ検査回路１２ｂは、読み出しデータに伝送パリティＰＭを付加して伝送データを生成する。この伝送パリティＰＭは、読み出しデータを含む伝送データが半導体記憶装置１０からメモリコントローラ２０に送信される間に、伝送データに発生するエラーを検出するためのエラー検出用データである。
【0117】
なお、伝送パリティ検査回路１２ｂは、パリティビットを用いたエラー検出用データの生成のみを行い、パリティビットを用いたエラーの検出はシーケンサ１６が行うようにしてもよい。
【0118】
１．２ メモリシステムの書き込み動作
第１実施形態の書き込み動作では、メモリコントローラ２０から半導体記憶装置１０に送信された伝送データに伝送エラーが発生しているか否かを検査し、伝送エラーが発生している場合、伝送データをメモリコントローラ２０から半導体記憶装置１０に再度送信する。また、この伝送エラーの検査と並行して、伝送データに含まれる書き込みデータのメモリセルアレイ１１への書き込みを実行する。伝送エラーが発生していない場合は、先に送信された伝送データを用い、伝送エラーが発生している場合は、後に送信された伝送データを用いる。さらに、書き込みデータにメモリエラーが発生している場合は、書き込みデータが書き込まれるメモリセルアレイ１１のアドレスを変更する、すなわち、書き込みデータが書き込まれるブロックＢＬＫｎ内のページを変更する。
第１実施形態の書き込み動作では、メモリコントローラ２０から半導体記憶装置１０に送信された伝送データに伝送エラーが発生しているか否かを検査し、伝送エラーが発生している場合、伝送データをメモリコントローラ２０から半導体記憶装置１０に再度送信する。また、この伝送エラーの検査と並行して、伝送データに含まれる書き込みデータのメモリセルアレイ１１への書き込みを実行する。伝送エラーが発生していない場合は、先に送信された伝送データを用い、伝送エラーが発生している場合は、後に送信された伝送データを用いる。さらに、書き込みデータにメモリエラーが発生している場合は、書き込みデータが書き込まれるメモリセルアレイ１１のアドレスを変更する、すなわち、書き込みデータが書き込まれるブロックＢＬＫｎ内のページを変更する。
【0119】
また、書き込み動作は、プログラム動作とプログラムベリファイ動作とを含む。プログラム動作は、メモリセルトランジスタのゲート電極に書き込み電圧を印加することにより、メモリセルトランジスタの電荷蓄積層５２に電荷を注入し、メモリセルトランジスタの閾値電圧を上昇させる動作である。プログラムベリファイ動作は、書き込み電圧の印加によって生じたメモリセルトランジスタの閾値電圧が目標電圧に達したか否かを検証する読み出し動作である。
【0120】
【0121】
図１０は、第１実施形態の書き込み動作において、伝送パリティＰＣが入出力回路１２内の伝送パリティ検査回路１２ｂに記憶される場合を示す。図中において矢印の下向きが、書き込み動作におけるデータの流れを示す。
【0122】
データ本体ＤＡはＲＡＭ２２に記憶されている。データ本体ＤＡに対して、第１ＥＣＣ回路２４ａによりＥＣＣデータＥＤが生成され、ＲＡＭ２２に送信される。さらに、データ本体ＤＡ及びＥＣＣデータＥＤに対して、第２ＥＣＣ回路２４ｂにより伝送パリティＰＣが生成され、ＲＡＭ２２に送信される。
【0123】
ＲＡＭ２２に記憶されたデータ本体ＤＡ、ＥＣＣデータＥＤ、及び伝送パリティＰＣのうち、データ本体ＤＡ及びＥＣＣデータＥＤが入出力回路１２内のキャッシュレジスタ１２ａに、伝送パリティＰＣが伝送パリティ検査回路１２ｂにそれぞれＮＡＮＤインターフェース回路２５を介して送信され、一時的に記憶される。
【0124】
伝送パリティ検査回路１２ｂは、キャッシュレジスタ１２ａに記憶されたデータ本体ＤＡ及びＥＣＣデータＥＤに対して伝送パリティＰＭを生成する。伝送パリティ検査回路１２ｂは、生成した伝送パリティＰＭと、ＮＡＮＤインターフェース回路２５から受信した伝送パリティＰＣとが一致するか否かを検査する。
【0125】
上記検査において、伝送パリティＰＣと伝送パリティＰＭが一致しない場合、ＲＡＭ２２からＮＡＮＤインターフェース回路２５を介して、あるいはＮＡＮＤインターフェース回路２５からデータ本体ＤＡ、ＥＣＣデータＥＤ、及び伝送パリティＰＣが再度送信される。 その後、キャッシュレジスタ１２ａに記憶されたデータ本体ＤＡ及びＥＣＣデータＥＤは、データレジスタ１９Ｂに送信され、一時的に記憶される。さらに、データレジスタ１９Ｂに記憶されたデータ本体ＤＡ及びＥＣＣデータＥＤは、センスアンプ１９Ｃに送信され、一時的に記憶される。そして、センスアンプ１９Ｃに記憶されたデータ本体ＤＡ及びＥＣＣデータＥＤが、メモリセルアレイ１１に書き込まれる。
【0126】
図１１は、第１実施形態の書き込み動作において、伝送パリティＰＣが入出力回路１２内のキャッシュレジスタ１２ａに記憶される場合を示す。図中において矢印の下向きが、書き込み動作におけるデータの流れを示す。
【0127】
ＲＡＭ２２に記憶されたデータ本体ＤＡ、ＥＣＣデータＥＤ、及び伝送パリティＰＣは、入出力回路１２内のキャッシュレジスタ１２ａにＮＡＮＤインターフェース回路２５を介して送信され、一時的に記憶される。
【0128】
伝送パリティ検査回路１２ｂは、キャッシュレジスタ１２ａに記憶されたデータ本体ＤＡ及びＥＣＣデータＥＤに対して伝送パリティＰＭを生成する。キャッシュレジスタ１２ａに記憶された伝送パリティＰＣは、伝送パリティ検査回路１２ｂに送信される。伝送パリティ検査回路１２ｂは、生成した伝送パリティＰＭと、キャッシュレジスタ１２ａから受信した伝送パリティＰＣとが一致するか否かを検査する。
【0129】
上記検査において、伝送パリティＰＣと伝送パリティＰＭが一致しない場合、ＲＡＭ２２からＮＡＮＤインターフェース回路２５を介して、あるいはＮＡＮＤインターフェース回路２５からデータ本体ＤＡ、ＥＣＣデータＥＤ、及び伝送パリティＰＣが再度送信される。
【0130】
その後、キャッシュレジスタ１２ａに記憶された、伝送パリティＰＣを除くデータ本体ＤＡ及びＥＣＣデータＥＤは、データレジスタ１９Ｂに送信され、一時的に記憶される。さらに、データレジスタ１９Ｂに記憶された、データ本体ＤＡ及びＥＣＣデータＥＤは、センスアンプ１９Ｃに送信され、一時的に記憶される。そして、センスアンプ１９Ｃに記憶されたデータ本体ＤＡ及びＥＣＣデータＥＤが、メモリセルアレイ１１に書き込まれる。
【0131】
図１２は、第１実施形態の書き込み動作において、伝送パリティＰＣがデータレジスタ１９Ｂに記憶され、伝送パリティＰＭがデータレジスタ１９Ｂの近傍に設けられた伝送パリティ検査回路１９Ｂａにて生成される場合を示す。図中において矢印の下向きが、書き込み動作におけるデータの流れを示す。
【0132】
ＲＡＭ２２に記憶されたデータ本体ＤＡ、ＥＣＣデータＥＤ、及び伝送パリティＰＣは、入出力回路１２内のキャッシュレジスタ１２ａにＮＡＮＤインターフェース回路２５を介して送信され、一時的に記憶される。キャッシュレジスタ１２ａに記憶されたデータ本体ＤＡ、ＥＣＣデータＥＤ、及び伝送パリティＰＣは、データレジスタ１９Ｂに送信され、一時的に記憶される。
【0133】
伝送パリティ検査回路１９Ｂａは、データレジスタ１９Ｂに記憶されたデータ本体ＤＡ及びＥＣＣデータＥＤに対して伝送パリティＰＭを生成する。データレジスタ１９Ｂに記憶された伝送パリティＰＣは、伝送パリティ検査回路１９Ｂａに送信される。伝送パリティ検査回路１９Ｂａは、生成した伝送パリティＰＭと、データレジスタ１９Ｂから受信した伝送パリティＰＣとが一致するか否かを検査する。
【0134】
その後、データレジスタ１９Ｂに記憶された、伝送パリティＰＣを除くデータ本体ＤＡ及びＥＣＣデータＥＤは、センスアンプ１９Ｃに送信され、一時的に記憶される。そして、センスアンプ１９Ｃに記憶されたデータ本体ＤＡ及びＥＣＣデータＥＤが、メモリセルアレイ１１に書き込まれる。
【0135】
以下に、第１実施形態のメモリシステム１における書き込み動作について説明する。図１３は、第１実施形態のメモリシステム１における書き込み動作を示すフローチャートである。図１４及び図１５は、第１実施形態の書き込み動作を示すタイミングチャートである。図１４は、書き込み動作において伝送ステータスをパスし、さらにベリファイステータスをパスした場合を示す。図１５は、書き込み動作において伝送ステータスをフェイルし、さらにベリファイステータスがフェイルした場合を示す。メモリコントローラ２０における動作は、ＣＰＵ２１により制御される。半導体記憶装置１０における書き込み動作は、シーケンサ１６により制御される。
【0136】
図１３に示すように、先ず、メモリコントローラ２０は、伝送データに含まれるデータ本体ＤＡ及びＥＣＣデータＥＤに対して、ＥＣＣ回路２４内の第２ＥＣＣ回路２４ｂにより伝送パリティＰＣを生成する（Ｓ１）。さらに、メモリコントローラ２０は、生成した伝送パリティＰＣを、データ本体ＤＡ及びＥＣＣデータＥＤに付加する。これにより、伝送データは、データ本体ＤＡ、ＥＣＣデータＥＤ、及び伝送パリティＰＣを含むデータとなる。なお、ＥＣＣデータＥＤは、例えば、ＥＣＣ回路２４内の第１ＥＣＣ回路２４ａにより、ステップＳ５１以前に生成されているものとする。
【0137】
次に、時刻ｔ１において、メモリコントローラ２０は、データ入力コマンドを半導体記憶装置１０に送信する（Ｓ２）。例えば、データ入力コマンドは、コマンド“８０ｈ”（ｈは１６進数であることを示す）である。続いて、伝送データ内の書き込みデータが書き込まれる記憶場所を指定するカラムアドレス及びロウアドレス（例えば、ブロックアドレス及びページアドレス）を半導体記憶装置１０に送信する。さらに、メモリコントローラ２０は、伝送データを半導体記憶装置１０に送信する（Ｓ３）。伝送データは、前述したように、データ本体ＤＡ、ＥＣＣデータＥＤ、及び伝送パリティＰＣを含む。
【0138】
データ入力コマンド及び伝送データを受信すると、半導体記憶装置１０のシーケンサ１６は、伝送データをキャッシュレジスタ１２ａに一時的に記憶する。さらに、伝送データ内の書き込みデータをデータレジスタ１９Ｂに転送する（Ｓ４及びＳ５）。
【0139】
次に、シーケンサ１６は、伝送データに含まれる書き込みデータ内のデータ本体ＤＡ及びＥＣＣデータＥＤに対して、伝送パリティ検査回路１２ｂにより伝送パリティＰＭを生成する（Ｓ６）。
【0140】
次に、時刻ｔ２において、メモリコントローラ２０は、書き込み開始コマンドを半導体記憶装置１０に送信する（Ｓ７）。例えば、書き込み開始コマンドは、コマンド“１０ｈ”である。その後、メモリコントローラ２０は、半導体記憶装置１０がレディ状態であることを示すレディ／ビジー信号Ｒ／Ｂｎ（即ち、“Ｈ”レベル）を受信するまで待機する（Ｓ８）。
【0141】
書き込み開始コマンドを受信すると（Ｓ９）、半導体記憶装置１０のシーケンサ１６は、時刻ｔ３において、データレジスタ１９Ｂに格納された書き込みデータのプログラム動作を開始する（Ｓ１４）。プログラム動作では、データレジスタ１９Ｂ内の書き込みデータが、センスアンプ１９Ｃを経由し、ロウアドレスで指定されたメモリセルアレイ１１のブロックＢＬＫｎ内のページに書き込まれる。
【0142】
シーケンサ１６からの指令により伝送パリティ検査回路１２ｂは、図１４及び図１５に示すように、このプログラム動作と並行して、メモリコントローラ２０から受信した伝送パリティＰＣと、半導体記憶装置１０が生成した伝送パリティＰＭとが一致するか否かを検査する（Ｓ１０）。例えば、プログラム動作時には、メモリセルアレイ１１に印加する各種電圧が、電圧生成回路１７内のチャージポンプにより生成される。このプログラム動作時における電圧生成回路１７内のチャージポンプの起動等と、伝送パリティＰＣと伝送パリティＰＭの一致検査とが並行して実行される。伝送パリティＰＣ及び伝送パリティＰＭは、ビット数が比較的少ないため、この検査は、短時間で実行しうる。他方、プログラム動作は、メモリセルアレイ１１に印加する各種電圧を生成する電圧生成回路１７内のチャージポンプの起動等に時間を要するため、メモリセルアレイ１１内のワード線等の配線に電圧が供給される前にＳ１０の検査を終えることができる。なお、プログラム動作と伝送パリティの検査とが並行して実行されるが、これらプログラム動作と伝送パリティ検査とが同時刻に開始される必要はなく、開始時刻がずれていてもよい。
【0143】
シーケンサ１６は、伝送パリティ検査回路１２ｂにおける一致検査の結果を受け取る。ステップＳ１０において、伝送パリティＰＣと伝送パリティＰＭとが一致しない場合（No）、シーケンサ１６は、図１５に示すように、伝送ステータスをフェイルに設定する。すなわち、伝送ステータスがフェイルであることを示す情報を、ステータスレジスタ１５Ａに記憶する（Ｓ１１）。そして、半導体記憶装置１０はレディ状態となり、半導体記憶装置１０がレディ状態であることを示すレディ／ビジー信号Ｒ／Ｂｎ（即ち、“Ｈ”レベル）をメモリコントローラ２０に出力する（Ｓ１２）。
【0144】
一方、伝送パリティＰＣと伝送パリティＰＭとが一致した場合、シーケンサ１６は、図１４に示すように、伝送ステータスをパスに設定する。すなわち、伝送ステータスがパスであることを示す情報を、ステータスレジスタ１５Ａに記憶する（Ｓ１３）。
【0145】
なお、ステップＳ１０の検査後、伝送パリティＰＣ及び伝送パリティＰＭは、次の書き込み動作等の上書き等により、消去される。
【0146】
また、時刻ｔ４において、シーケンサ１６は、プログラム動作の後に実行されるプログラムベリファイ動作を実行する（Ｓ１５）。プログラム動作とプログラムベリファイ動作は、プログラムベリファイ動作におけるベリファイがパスするまで、所定回数、繰り返し実行される。プログラム動作とプログラムベリファイ動作を所定回数、実行しても、ベリファイがパスしない場合、すなわち、ベリファイを所定回数フェイルした場合（Ｓ１６、Yes）、シーケンサ１６はベリファイステータスをフェイルに設定する。すなわち、ベリファイステータスがフェイルであることを示す情報を、ステータスレジスタ１５Ａに記憶する（Ｓ１７）。そして、半導体記憶装置１０はレディ状態となり、半導体記憶装置１０がレディ状態であることを示すレディ／ビジー信号Ｒ／Ｂｎ（即ち、“Ｈ”レベル）をメモリコントローラ２０に出力する（Ｓ１２）。なお、図１３、図１４及び図１５では、図示を簡略化するため、プログラム動作（Ｓ１４）及びプログラムベリファイ動作（Ｓ１５）がそれぞれ１回の場合を示している。
【0147】
一方、プログラムベリファイ動作におけるベリファイがパスした場合（Ｓ１６、No）、シーケンサ１６はベリファイステータスをパスに設定する。すなわち、ベリファイステータスがパスであることを示す情報を、ステータスレジスタ１５Ａに記憶する（Ｓ１８）。そして、半導体記憶装置１０はレディ状態となり、半導体記憶装置１０がレディ状態であることを示すレディ／ビジー信号Ｒ／Ｂｎ（即ち、“Ｈ”レベル）をメモリコントローラ２０に出力する（Ｓ１２）。
【0148】
メモリコントローラ２０は、書き込み開始コマンドを送信後、待機状態となり、その後レディ／ビジー信号Ｒ／Ｂｎにより半導体記憶装置１０がレディ状態であることを知ると（Ｓ８）、時刻ｔ５においてステータスリードコマンドを半導体記憶装置１０に送信する（Ｓ１９）。例えば、ステータスリードコマンドは、コマンド“７０ｈ”である。
【0149】
ステータスリードコマンドを受信すると（Ｓ２０）、半導体記憶装置１０のシーケンサは、ステータスレジスタ１５Ａに格納されている伝送ステータス及びベリファイステータスをメモリコントローラ２０に送信する（Ｓ２１）。
【0150】
伝送ステータス及びベリファイステータスを受信すると（Ｓ２２）、メモリコントローラ２０は伝送ステータスがパスに設定されているか、またはフェイルに設定されているかを判定する（Ｓ２３）。伝送ステータスがフェイルに設定されている場合、メモリコントローラ２０はステップＳ２に戻る。そして、メモリコントローラ２０及び半導体記憶装置１０は、ステップＳ２以降の処理を実行する。すなわち、メモリコントローラ２０は、図１５に示すように、時刻ｔ６においてデータ入力コマンド“８０ｈ”、カラムアドレス及びロウアドレス、伝送データ、及び書き込み開始コマンド“１０ｈ”を半導体記憶装置１０に再度送信し、メモリコントローラ２０及び半導体記憶装置１０は以降の処理を実行する。
【0151】
一方、伝送ステータスがパスに設定されている場合、メモリコントローラ２０はベリファイステータスがパスに設定されているか、またはフェイルに設定されているかを判定する（Ｓ２４）。ベリファイステータスがフェイルに設定されている場合、メモリコントローラ２０は、書き込みデータが書き込まれるメモリセルアレイ１１のブロック内のページを変更し（Ｓ２５）、言い換えると、半導体記憶装置１０に次回に送信するページアドレスを変更し、ステップＳ２に戻る。そして、メモリコントローラ２０及び半導体記憶装置１０は、ステップＳ２以降の処理を実行する。すなわち、メモリコントローラ２０は、データ入力コマンド“８０ｈ”、カラムアドレス、変更したページアドレスを含むロウアドレス、伝送データ、及び書き込み開始コマンド“１０ｈ”を半導体記憶装置１０に再度送信し、メモリコントローラ２０及び半導体記憶装置１０は以降の処理を実行する。
【0152】
一方、ステップＳ２４において、ベリファイステータスがパスに設定されている場合、メモリコントローラ２０は書き込み動作を終了する。
【0153】
なお、上述した書き込み動作においては、メモリコントローラ２０が書き込み開始コマンドを送信した後、半導体記憶装置１０は伝送パリティ検査とプログラム動作とを並行して実行した。ここで、伝送パリティ検査で２つの伝送パリティＰＣ及びＰＭが一致しない場合、シーケンサ１６は、プログラム動作あるいはプログラムベリファイ動作を中断させて、伝送データがメモリコントローラ２０から半導体記憶装置１０に再度送信されるのを待つようにしてもよい。図１６に、伝送パリティＰＣとＰＭが一致せず、シーケンサ１６がプログラム動作を中断させる場合のタイミングチャートを示す。この場合、シーケンサ１６は伝送ステータスをフェイルに設定する。メモリコントローラ２０は、伝送ステータスがフェイルであることを示す情報を受け取ると、時刻ｔ６において、データ入力コマンド、カラムアドレス及びロウアドレス、伝送データ、及び書き込み開始コマンドを半導体記憶装置１０に送信する。すなわち、メモリコントローラ２０は、半導体記憶装置１０に伝送データを再度送信する。
【0154】
また、図１３に示す書き込み動作において、半導体記憶装置１０は、ステップＳ６で伝送パリティＰＭを生成した後、ステップＳ９で書き込み開始コマンドを受信したが、これらは逆であってもよい。すなわち、書き込み開始コマンドを受信した後に、伝送パリティＰＭを生成してもよい。
【0155】
また、図１３に示す書き込み動作において、半導体記憶装置１０は、ステップＳ５で伝送パリティＰＣを受信した後、続いて書き込み開始コマンドを受信し（Ｓ９）、続いてプログラム動作を開始し（Ｓ１４）、その後に、伝送パリティＰＭを生成してもよい。
【0156】
また、図１３に示す書き込み動作において、半導体記憶装置１０は、ステップＳ５で伝送パリティＰＣを受信し、ステップＳ６で伝送パリティＰＭを生成した後、伝送パリティＰＣと伝送パリティＰＭとが一致するかを検査し（Ｓ１０）、伝送ステータスをパスに設定し（Ｓ１３）、その後に、書き込み開始コマンドを受信してもよい（Ｓ９）。
【0157】
１．３ メモリシステムの読み出し動作
第１実施形態の読み出し動作では、半導体記憶装置１０からメモリコントローラ２０に送信された、読み出しデータを含む伝送データに伝送エラーが発生している場合は、半導体記憶装置１０内のキャッシュレジスタ１２ａからメモリコントローラ２０に伝送データを再度送信する。このように、伝送エラーが発生している場合は、伝送データを再度送信するだけであるため、伝送エラーを訂正するのに要する時間を短縮できる。さらに、読み出しデータにメモリエラーが発生している場合は、ソフトビットリード等の精度の高いエラー訂正が可能な読み出し方法を実行する。
第１実施形態の読み出し動作では、半導体記憶装置１０からメモリコントローラ２０に送信された、読み出しデータを含む伝送データに伝送エラーが発生している場合は、半導体記憶装置１０内のキャッシュレジスタ１２ａからメモリコントローラ２０に伝送データを再度送信する。このように、伝送エラーが発生している場合は、伝送データを再度送信するだけであるため、伝送エラーを訂正するのに要する時間を短縮できる。さらに、読み出しデータにメモリエラーが発生している場合は、ソフトビットリード等の精度の高いエラー訂正が可能な読み出し方法を実行する。
【0158】
【0159】
図１０は、第１実施形態の読み出し動作において、伝送パリティＰＭが入出力回路１２内の伝送パリティ検査回路１２ｂにて生成され、ＮＡＮＤインターフェース回路２５に送信される場合を示す。図中において矢印の上向きが、読み出し動作におけるデータの流れを示す。
【0160】
メモリセルアレイ１１から読み出されたデータ本体ＤＡ及びＥＣＣデータＥＤは、センスアンプ１９Ｃを介してデータレジスタ１９Ｂに一時的に記憶される。データレジスタ１９Ｂに記憶されたデータ本体ＤＡ及びＥＣＣデータＥＤは、入出力回路１２内のキャッシュレジスタ１２ａに送信され、一時的に記憶される。
【0161】
伝送パリティ検査回路１２ｂは、キャッシュレジスタ１２ａに記憶されたデータ本体ＤＡ及びＥＣＣデータＥＤに対して伝送パリティＰＭを生成する。キャッシュレジスタ１２ａに記憶されたデータ本体ＤＡ及びＥＣＣデータＥＤ、並びに生成された伝送パリティＰＭは、メモリコントローラ２０内のＮＡＮＤインターフェース回路２５に送信され、一時的に記憶される。ＮＡＮＤインターフェース回路２５に記憶されたデータ本体ＤＡ、ＥＣＣデータＥＤ及び伝送パリティＰＭは、ＲＡＭ２２に送信され、記憶される。
【0162】
第２ＥＣＣ回路２４ｂは、ＲＡＭ２２に記憶されたデータ本体ＤＡ及びＥＣＣデータＥＤに対して伝送パリティＰＣを生成する。ＲＡＭ２２に記憶された伝送パリティＰＭは、第２ＥＣＣ回路２４ｂに送信される。次に、生成された伝送パリティＰＣと、ＲＡＭ２２に記憶された伝送パリティＰＭとが一致するか否かを検査する。
【0163】
上記検査において、伝送パリティＰＣと伝送パリティＰＭが一致しない場合、キャッシュレジスタ１２ａ及び伝送パリティ検査回路１２ｂからデータ本体ＤＡ、ＥＣＣデータＥＤ及び伝送パリティＰＭが再度送信される。一方、伝送パリティＰＣと伝送パリティＰＭが一致した場合、第２ＥＣＣ回路２４ａにより、ＥＣＣデータＥＤを用いてＲＡＭ２２に記憶されたデータ本体ＤＡに対してエラー検査が実行される。
【0164】
図１１は、第１実施形態の読み出し動作において、伝送パリティＰＭが入出力回路１２内の伝送パリティ検査回路１２ｂにて生成され、キャッシュレジスタ１２ａに送信される場合を示す。図中において矢印の上向きが、読み出し動作におけるデータの流れを示す。
【0165】
メモリセルアレイ１１から読み出されたデータ本体ＤＡ及びＥＣＣデータＥＤは、センスアンプ１９Ｃを介してデータレジスタ１９Ｂに一時的に記憶される。データレジスタ１９Ｂに記憶されたデータ本体ＤＡ及びＥＣＣデータＥＤは、入出力回路１２内のキャッシュレジスタ１２ａに送信され、一時的に記憶される。
【0166】
伝送パリティ検査回路１２ｂは、キャッシュレジスタ１２ａに記憶されたデータ本体ＤＡ及びＥＣＣデータＥＤに対して伝送パリティＰＭを生成する。生成された伝送パリティＰＭは、キャッシュレジスタ１２ａに送信され、一時的に記憶される。
【0167】
キャッシュレジスタ１２ａに記憶されたデータ本体ＤＡ、ＥＣＣデータＥＤ、及び伝送パリティＰＭは、メモリコントローラ２０内のＮＡＮＤインターフェース回路２５に送信され、一時的に記憶される。ＮＡＮＤインターフェース回路２５に記憶されたデータ本体ＤＡ、ＥＣＣデータＥＤ、及び伝送パリティＰＭは、ＲＡＭ２２に送信され、記憶される。
【0168】
第２ＥＣＣ回路２４ｂは、ＲＡＭ２２に記憶されたデータ本体ＤＡ及びＥＣＣデータＥＤに対して伝送パリティＰＣを生成する。ＲＡＭ２２に記憶された伝送パリティＰＭは、第２ＥＣＣ回路２４ｂに送信される。次に、第２ＥＣＣ回路２４ｂは、生成された伝送パリティＰＣと、ＲＡＭ２２に記憶された伝送パリティＰＭとが一致するか否かを検査する。
【0169】
上記検査において、伝送パリティＰＣと伝送パリティＰＭが一致しない場合、キャッシュレジスタ１２ａからデータ本体ＤＡ、ＥＣＣデータＥＤ、及び伝送パリティＰＭが再度送信される。一方、伝送パリティＰＣと伝送パリティＰＭが一致した場合、第２ＥＣＣ回路２４ａにより、ＥＣＣデータＥＤを用いてＲＡＭ２２に記憶されたデータ本体ＤＡに対してエラー検査が実行される。
【0170】
図１２は、第１実施形態の読み出し動作において、伝送パリティＰＭがデータレジスタ１９Ｂの近傍に設けられた伝送パリティ検査回路１９Ｂａにて生成される場合を示す。図中において矢印の上向きが、読み出し動作におけるデータの流れを示す。
【0171】
メモリセルアレイ１１から読み出されたデータ本体ＤＡ及びＥＣＣデータＥＤは、センスアンプ１９Ｃを介してデータレジスタ１９Ｂに一時的に記憶される。
【0172】
伝送パリティ検査回路１９Ｂａは、データレジスタ１９Ｂに記憶されたデータ本体ＤＡ及びＥＣＣデータＥＤに対して伝送パリティＰＭを生成する。生成された伝送パリティＰＭは、データレジスタ１９Ｂに送信され、一時的に記憶される。
【0173】
データレジスタ１９Ｂに記憶されたデータ本体ＤＡ、ＥＣＣデータＥＤ、及び伝送パリティＰＭは、入出力回路１２内のキャッシュレジスタ１２ａに送信され、一時的に記憶される。
【0174】
キャッシュレジスタ１２ａに記憶されたデータ本体ＤＡ、ＥＣＣデータＥＤ、及び伝送パリティＰＭは、メモリコントローラ２０内のＮＡＮＤインターフェース回路２５に送信され、一時的に記憶される。ＮＡＮＤインターフェース回路２５に記憶されたデータ本体ＤＡ、ＥＣＣデータＥＤ、及び伝送パリティＰＭは、ＲＡＭ２２に送信され、記憶される。
【0175】
第２ＥＣＣ回路２４ｂは、ＲＡＭ２２に記憶されたデータ本体ＤＡ及びＥＣＣデータＥＤに対して伝送パリティＰＣを生成する。ＲＡＭ２２に記憶された伝送パリティＰＭは、第２ＥＣＣ回路２４ｂに送信される。次に、生成された伝送パリティＰＣと、ＲＡＭ２２に記憶された伝送パリティＰＭとが一致するか否かを検査する。
【0176】
上記検査において、伝送パリティＰＣと伝送パリティＰＭが一致しない場合、キャッシュレジスタ１２ａからデータ本体ＤＡ、ＥＣＣデータＥＤ、及び伝送パリティＰＭが再度送信される。一方、伝送パリティＰＣと伝送パリティＰＭが一致した場合、第２ＥＣＣ回路２４ａにより、ＥＣＣデータＥＤを用いてＲＡＭ２２に記憶されたデータ本体ＤＡに対してエラー検査が実行される。
【0177】
以下に、第１実施形態のメモリシステム１における読み出し動作について説明する。図１７は、第１実施形態のメモリシステム１における読み出し動作を示すフローチャートである。図１８、図１９及び図２０は、第１実施形態の読み出し動作を示すタイミングチャートである。図１８は、読み出し動作において伝送パリティＰＭのエラー検査をパスし、さらにＥＣＣデータＥＤのエラー検査をパスした場合を示す。図１９は、読み出し動作において伝送パリティＰＭのエラー検査をパスし、その後ＥＣＣデータＥＤのエラー検査をフェイルした場合を示す。図２０は、読み出し動作において伝送パリティＰＭのエラー検査をフェイル、その後、伝送パリティＰＭのエラー検査をパスし、さらにＥＣＣデータＥＤのエラー検査をパスした場合を示す。メモリコントローラ２０における動作は、ＣＰＵ２１により制御される。半導体記憶装置１０における読み出し動作は、シーケンサ１６により制御される。
【0178】
メモリコントローラ２０から送信され、半導体記憶装置１０に通常の読み出し動作、すなわちメモリセルアレイ１１から、センスアンプ１９Ｃを介して、データレジスタ１９Ｂにデータを格納することを命ずるコマンドを、ノーマルリードコマンドと称する。また、メモリコントローラ２０から送信され、半導体記憶装置１０に、データレジスタ１９Ｂから、キャッシュレジスタ１２ａを介して、メモリコントローラ２０へのデータ出力を命ずるコマンドを、データ出力動作コマンドと称する。また、メモリコントローラ２０から送信され、半導体記憶装置１０にソフトビットリードを命ずるコマンドを、ソフトビットリードコマンドと称する。
【0179】
先ず、メモリコントローラ２０は、ノーマルリードコマンドを半導体記憶装置１０に送信する。例えば、ノーマルリードコマンドは、読み出しアドレス入力コマンド“００ｈ”及び読み出し開始コマンド“３０ｈ”を含む。図１７乃至図２０に示すように、メモリコントローラ２０は、時刻ｔ１１において、読み出しアドレス入力コマンド“００ｈ”を半導体記憶装置１０に送信する（Ｓ３１）。続いて、読み出し対象である記憶場所を指定するカラムアドレス及びロウアドレス（例えば、ブロックアドレス及びページアドレス）を半導体記憶装置１０に送信する。さらに、読み出し開始コマンド“３０ｈ”を半導体記憶装置１０に送信する（Ｓ３３）。なお、読み出しアドレス入力コマンド“００ｈ”は、読み出し対象のアドレスを入力することを通知するコマンドである。読み出し開始コマンド“３０ｈ”は、読み出し対象のアドレスが指定する記憶場所に対して読み出しを開始することを命ずるコマンドである。
【0180】
コマンド“００ｈ”、カラムアドレス及びロウアドレス、及びコマンド“３０ｈ”を受信すると（Ｓ３２及びＳ３４）、時刻ｔ１２において、半導体記憶装置１０のシーケンサ１６は、ロウアドレスが指定するブロック内のページに対して読み出しを実行する（Ｓ３５）。そして、ブロック内のページから読み出した読み出しデータを、センスアンプ１９Ｃ、データレジスタ１９Ｂを介してキャッシュレジスタ１２ａに一時的に記憶する（Ｓ３６）。さらに、シーケンサ１６は、読み出しが終了すると、レディ／ビジー信号Ｒ／Ｂｎをレディ状態（即ち、“Ｈ”レベル）に設定する（Ｓ３７）。
【0181】
半導体記憶装置１０がレディ状態であることを示すレディ／ビジー信号Ｒ／Ｂｎをメモリコントローラ２０が受信すると（Ｓ３８）、時刻ｔ１３において、メモリコントローラ２０は、読み出しアドレス入力コマンド“０５ｈ”、カラムアドレス及びロウアドレス、及びデータ出力動作コマンドを半導体記憶装置１０に送信する（Ｓ３９及びＳ４０）。例えば、データ出力動作コマンドは、コマンド“Ｅ０ｈ”を含む。なお、ここでは、読み出しアドレス入力コマンド“００ｈ”及びアドレスを再度送信したが、再送する必要がないときは省略してもよい。
【0182】
データ出力動作コマンド“Ｅ０ｈ”を受信すると（Ｓ４１）、時刻ｔ１４において、半導体記憶装置１０のシーケンサ１６は、キャッシュレジスタ１２ａに記憶された読み出しデータ内のデータ本体ＤＡ及びＥＣＣデータＥＤに対して、伝送パリティＰＭを生成する（Ｓ４２）。この伝送パリティＰＭは、入出力回路１２内の伝送パリティ検査回路１２ｂにより生成される。伝送パリティ検査回路１２ｂは、生成した伝送パリティＰＭを、読み出しデータに付加して伝送データを生成する。
【0183】
次に、シーケンサ１６は、伝送パリティＰＭを含む伝送データをメモリコントローラ２０に送信する（Ｓ４３）。
【0184】
伝送データを受信すると（Ｓ４４）、時刻ｔ１５において、メモリコントローラ２０内において、第２ＥＣＣ回路２４ｂは、伝送データに含まれる伝送パリティＰＭにエラーが発生しているか否か、すなわち伝送パリティＰＭのエラー検査をパスするか否かを判定する（Ｓ４５及びＳ４６）。具体的には、第２ＥＣＣ回路２４ｂは、まず、ＲＡＭ２２に記憶された伝送データ内のデータ本体ＤＡ及びＥＣＣデータＥＤに対して、伝送パリティＰＣを生成する（Ｓ４５）。ＲＡＭ２２に記憶された伝送パリティＰＭは、第２ＥＣＣ回路２４ｂに送信される。次に、生成された伝送パリティＰＣと、ＲＡＭ２２に記憶された伝送データ内の伝送パリティＰＭが一致するか否かを検査する（Ｓ４６）。伝送パリティＰＣ及び伝送パリティＰＭは、ビット数が比較的少ないため、この検査は、短時間で実行しうる。図２０に示すように、伝送パリティＰＭのエラー検査をパスしない場合（No）、メモリコントローラ２０はステップＳ４０に戻り、データ出力動作コマンドを半導体記憶装置１０に再度送信する。
【0185】
データ出力動作コマンドを受信すると、半導体記憶装置１０のシーケンサ１６は、キャッシュレジスタ１２ａに記憶された伝送データ内のデータ本体ＤＡ及びＥＣＣデータＥＤに対して、伝送パリティＰＭを再度生成する（Ｓ４２）。その後、ステップＳ４３以降の処理を繰り返し実行する。なお、ステップＳ４１にてデータ出力動作コマンドを再度受信した場合、シーケンサ１６は、ステップＳ４２をスキップしてステップＳ４３に移行し、伝送データをメモリコントローラ２０に送信してもよい。すなわち、ステップＳ４２において、伝送パリティＰＭを再度生成したが、伝送パリティ検査回路１２ｂが伝送パリティＰＭを保持しており、その伝送パリティＰＭをデータ本体ＤＡ及びＥＣＣデータＥＤに付与して伝送データを生成し、ステップＳ４３で伝送データを送信してもよい。
【0186】
一方、ステップＳ４５において、図１８に示すように、伝送パリティＰＭのエラー検査をパスした場合（Yes）、時刻ｔ１６において、メモリコントローラ２０はＥＣＣデータＥＤを用いて伝送データ内のデータ本体ＤＡにエラーが発生しているか否か、すなわちＥＣＣデータＥＤによるエラー検査をパスするか否かを判定する（Ｓ４７）。
【0187】
図１９に示すように、ＥＣＣデータＥＤによるエラー検査をパスしない場合（No）、メモリコントローラ２０はソフトビットリードコマンドを半導体記憶装置１０に送信する（Ｓ４８）。ソフトビットリードコマンドを受信すると、半導体記憶装置１０は、ステップＳ３５においてソフトビットリードを実行し、その後、ステップＳ３６以降の処理を繰り返し実行する。ソフトビットリードについては後述する。
【0188】
一方、ステップＳ４７において、ＥＣＣデータＥＤによるエラー検査をパスした場合（Yes）、メモリコントローラ２０は読み出し動作を終了する。
【0189】
なお、ステップＳ４６の検査後、伝送パリティＰＣ及び伝送パリティＰＭは、次の読み出し動作等の上書き等により、消去される。
【0190】
また、ステップＳ４６及びＳ４７では、伝送パリティＰＭを用いたエラー検査の後に、ＥＣＣデータＥＤを用いたエラー検査を実行したが、これらは同時に並行して行ってもよい。
【0191】
また、ノーマルリードコマンドは、メモリセルアレイ１１からセンスアンプ１９Ｃ、データレジスタ１９Ｂ、キャッシュレジスタ１２ａを介して、メモリコントローラ２０へのデータ出力を命ずるコマンドであっても良い。この場合、図１７におけるステップＳ３７～Ｓ４１、及び図１８～図２０における時刻ｔ１３－１４の動作がスキップされる。すなわち、読み出し終了直後に伝送パリティＰＭが生成され、データ本体ＤＡ、ＥＣＣデータＥＤ及び伝送パリティＰＭがメモリコントローラ２０に送信される。
【0192】
以下に、ステップＳ３５において実行されるソフトビットリードの動作について説明する。図２１は、ソフトビットリードの動作の概要を説明するための図である。図２１は、複数のメモリセルトランジスタの閾値電圧の分布の一例として、ステート“Ａ”及びステート“Ｂ”の閾値電圧分布を示す。
【0193】
図２１に示すように、ソフトビットリードは、ノーマルリードと、複数のシフトリードとを含む。ノーマルリードは、基本的な読み出し方式であり、ノーマルリードにおける読み出し電圧がシフトリードの読み出し電圧の基準となる。シフトリードは、ノーマルリードの読み出し電圧をシフトさせた読み出し方式であり、ノーマルリードにおける読み出し電圧の標準値を基準として、標準値に対するシフト量が設定される。
【0194】
図２１の例では、ノーマルリードは、標準値として読み出し電圧ＢＲが対応している。複数のシフトリードは、ノーマルリードの読み出し電圧ＢＲに対して、それぞれ±３Δ、±２Δ、及び±Δだけシフトさせた読み出し電圧（ＢＲ±３Δ、ＢＲ±２Δ、及びＢＲ±Δ）が対応している。すなわち、ソフトビットリードによって、７つの異なる読み出し電圧（ＢＲ－３Δ、ＢＲ－２Δ、ＢＲ－Δ、ＢＲ、ＢＲ＋Δ、ＢＲ＋２Δ、及びＢＲ＋３Δ）による読み出し動作が実行され、７つの読み出しデータが得られる。ソフトビットリード動作では、これら複数の読み出し動作は連続して実行される。
【0195】
ＥＣＣ回路２４は、ソフトビットリードによって連続して読み出された複数の読み出しデータを用いて、複数のメモリセルトランジスタの閾値電圧の分布を推定する。これにより、ＥＣＣ回路２４は、１回の読み出しデータのみに基づく誤り訂正よりも精度の高い誤り訂正を実行する。
【0196】
また、図１９に示すように、ソフトビットリードコマンドに従って半導体記憶装置１０にて行われる読み出しの時間ＴＲ３は、読み出し開始コマンドに従って半導体記憶装置１０にて行われる読み出しの時間ＴＲ２より長い。さらに、読み出し開始コマンドに従って半導体記憶装置１０にて行われる読み出しの時間ＴＲ２は、データ出力動作コマンドに従って半導体記憶装置１０にて行われる読み出しの時間ＴＲ１より長い。
【0197】
１．４ 第１実施形態の効果
第１実施形態によれば、書き込み動作及び読み出し動作の時間を短縮させることができる半導体記憶装置及びメモリシステムを提供できる。
第１実施形態によれば、書き込み動作及び読み出し動作の時間を短縮させることができる半導体記憶装置及びメモリシステムを提供できる。
【0198】
第１実施形態の構成では、書き込み動作及び読み出し動作においてデータに発生したエラーが、メモリコントローラ２０と半導体記憶装置１０との間でデータを伝送したときに発生したエラー（即ち、伝送エラー）なのか、それともメモリセルアレイ１１に対するデータの書き込み及び読み出しで発生したエラー（即ち、メモリエラー）なのかを区別することができる。
【0199】
一般に、メモリエラーは、発生確率が比較的高く、メモリエラーの訂正には、例えば、ＬＤＰＣ等のエラー訂正能力が高く、計算量が多いＥＣＣを用いる。従来は、伝送エラーとメモリエラーを区別していなかったため、伝送エラーも、訂正能力が高く計算量が多いＥＣＣで訂正していたと思われる。しかしながら、一般に、伝送エラーは、メモリエラーより発生確率が低く、パリティ等の訂正能力が低く計算量が少ないＥＣＣを用いて、エラー検出ができる。このため、第１実施形態の構成では、書き込み動作や読み出し動作で送受信されるデータに伝送パリティを用いることにより、伝送エラーを短時間で検出できる。
【0200】
また、第１実施形態の構成では、書き込み動作においてメモリコントローラ２０から半導体記憶装置１０に書き込みデータを含む伝送データを伝送した際に、伝送データに伝送エラーが発生した場合、伝送データをメモリコントローラ２０から半導体記憶装置１０に再度送信することにより、書き込みデータが含む伝送エラーを短い時間で訂正することができる。
【0201】
なお、一般に、伝送エラーは、メモリコントローラ２０が接続する半導体記憶装置１０の数が多く、信号の周波数が高い程、高頻度で発生するランダムな事象である。ランダムな事象ゆえに、２回連続して伝送エラーが生じる確率は比較的低い。このため、書き込みデータを再度送信した場合、高い確率で、再度送信した書き込みデータに伝送エラーは生じない。
【0202】
また、第１実施形態の構成では、書き込み動作において伝送エラーの検査と、書き込みデータのメモリセルアレイ１１へのプログラミング動作を並行して実行することにより、書き込み動作時間に与える影響を最小に抑えることができる、すなわち、書き込み動作に要する時間が増加するのを抑制することができる。
【0203】
また、第１実施形態の構成では、読み出し動作において半導体記憶装置１０からメモリコントローラ２０に読み出しデータを含む伝送データを伝送した際に、伝送データに伝送エラーが発生した場合、伝送データを半導体記憶装置１０からメモリコントローラ２０に再度送信することにより、読み出しデータが含む伝送エラーを短い時間で訂正することができる。なお、書き込み動作と同様の理由で、読み出しデータを再度送信した場合、高い確率で、再度送信した読み出しデータに伝送エラーは生じない。これにより、読み出し動作に要する時間を短縮させることができる。
【0204】
また、第１実施形態の構成では、読み出し動作において読み出しデータに発生したエラーが伝送エラーか、あるいはメモリエラーかに応じて、適する動作を選択し実行することができる。
【0205】
一般に、読み出し動作において読み出しデータにエラーが発生した場合、ソフトビットリードなどの読み出し動作を実行することが考えられる。しかし、ソフトビットリードは、高い精度のエラー訂正が可能だが、訂正の速度が遅いという問題がある。第１実施形態の構成では、読み出しデータに発生したエラーが伝送エラーか、あるいはメモリエラーかを区別できる。そして、エラーが伝送エラーである場合、読み出しデータを半導体記憶装置１０からメモリコントローラ２０に再度送信する。これにより、訂正の速度が遅いソフトビットリードを用いずに、読み出しデータに発生した伝送エラーを訂正できる。一方、読み出しデータに発生したエラーがメモリエラーである場合、半導体記憶装置１０において高い精度のエラー訂正が可能なソフトビットリードを実行する。これにより、読み出しデータに発生したエラーを適正なエラー訂正手段で訂正できると共に、読み出し動作に要する時間を短縮させることができる。
【0206】
なお、メモリエラーを訂正する読み出し動作として、上記ではソフトビットリードを挙げたが、これに限られるものではない。例えば、ソフトビットリードに代えて、複数回の読み出しによってプログラム動作で用いる最適な読み出し電圧を探索する読み出し動作（以下、Ｖｔｈトラッキングリードと称す）を用いてもよい。Ｖｔｈトラッキングリードは、例えば、ページ内のメモリセルトランジスタの閾値電圧分布を探索し、得られた閾値電圧分布に応じて補正された読み出し電圧を用いて、プログラム動作を行う読み出し動作である。
【0207】
２．第２実施形態
第２実施形態のメモリシステムについて説明する。第１実施形態では、メモリコントローラ２０から送信された、書き込みデータを含む伝送データに伝送エラーが発生しているか否かを検査すると共に、この伝送エラーの検査と並行して書き込みデータをメモリセルアレイ１１に書き込んだが、第２実施形態では、伝送エラーの検査をパスした後に、書き込みデータを半導体記憶装置１０のメモリセルアレイ１１に書き込む。第２実施形態では主に第１実施形態と異なる点について説明する。
第２実施形態のメモリシステムについて説明する。第１実施形態では、メモリコントローラ２０から送信された、書き込みデータを含む伝送データに伝送エラーが発生しているか否かを検査すると共に、この伝送エラーの検査と並行して書き込みデータをメモリセルアレイ１１に書き込んだが、第２実施形態では、伝送エラーの検査をパスした後に、書き込みデータを半導体記憶装置１０のメモリセルアレイ１１に書き込む。第２実施形態では主に第１実施形態と異なる点について説明する。
【0208】
２．１ メモリシステムの構成
第２実施形態におけるメモリコントローラ２０及び半導体記憶装置１０の回路構成は第１実施形態と同様である。
第２実施形態におけるメモリコントローラ２０及び半導体記憶装置１０の回路構成は第１実施形態と同様である。
【0209】
２．２ メモリシステムの書き込み動作
以下に、第２実施形態のメモリシステム１における書き込み動作について説明する。図２２は、第２実施形態のメモリシステム１における書き込み動作を示すフローチャートである。図２３及び図２４は、第２実施形態の書き込み動作を示すタイミングチャートである。図２３は、書き込み動作において伝送ステータスをパスし、さらにベリファイステータスをパスした場合を示す。図２４は、書き込み動作において伝送ステータスをフェイル、その後、伝送ステータスをパスし、さらにベリファイステータスをパスした場合を示す。メモリコントローラ２０における動作は、ＣＰＵ２１により制御される。半導体記憶装置１０における書き込み動作は、シーケンサ１６により制御される。
以下に、第２実施形態のメモリシステム１における書き込み動作について説明する。図２２は、第２実施形態のメモリシステム１における書き込み動作を示すフローチャートである。図２３及び図２４は、第２実施形態の書き込み動作を示すタイミングチャートである。図２３は、書き込み動作において伝送ステータスをパスし、さらにベリファイステータスをパスした場合を示す。図２４は、書き込み動作において伝送ステータスをフェイル、その後、伝送ステータスをパスし、さらにベリファイステータスをパスした場合を示す。メモリコントローラ２０における動作は、ＣＰＵ２１により制御される。半導体記憶装置１０における書き込み動作は、シーケンサ１６により制御される。
【0210】
図２２に示すように、先ず、メモリコントローラ２０は、伝送データに含まれるデータ本体ＤＡ及びＥＣＣデータＥＤに対して、ＥＣＣ回路２４内の第２ＥＣＣ回路２４ｂにより伝送パリティＰＣを生成する（Ｓ５１）。さらに、メモリコントローラ２０は、生成した伝送パリティＰＣを、データ本体ＤＡ及びＥＣＣデータＥＤに付加する。これにより、伝送データは、データ本体ＤＡ、ＥＣＣデータＥＤ、及び伝送パリティＰＣを含むデータとなる。
【0211】
次に、時刻ｔ２１において、メモリコントローラ２０は、データ入力コマンドを半導体記憶装置１０に送信する（Ｓ５２）。例えば、データ入力コマンドは、コマンド“８０ｈ”である。続いて、伝送データ内の書き込みデータが書き込まれる記憶場所を指定するカラムアドレス及びロウアドレスを半導体記憶装置１０に送信する。さらに、メモリコントローラ２０は、伝送データを半導体記憶装置１０に送信する（Ｓ５３）。伝送データは、データ本体ＤＡ、ＥＣＣデータＥＤ、及び伝送パリティＰＣを含む。その後、メモリコントローラ２０は、半導体記憶装置１０における伝送パリティＰＣに対する検査が終了し、レディ／ビジー信号Ｒ／Ｂｎにより半導体記憶装置１０がレディ状態であることを知るまで待機する（Ｓ５４）。
【0212】
データ入力コマンド及び伝送データを受信すると、半導体記憶装置１０のシーケンサ１６は、伝送データをキャッシュレジスタ１２ａに一時的に記憶する。さらに、伝送データ内の書き込みデータをデータレジスタ１９Ｂに転送する（Ｓ５５及びＳ５６）。
【0213】
次に、シーケンサ１６は、伝送データに含まれる書き込みデータ内のデータ本体ＤＡ及びＥＣＣデータＥＤに対して、伝送パリティ検査回路１２ｂにより伝送パリティＰＭを生成する（Ｓ５７）。
【0214】
次に、時刻ｔ２２において、シーケンサ１６からの指令により伝送パリティ検査回路１２ｂは、メモリコントローラ２０から受信した伝送パリティＰＣと、半導体記憶装置１０が生成した伝送パリティＰＭとが一致するか否かを検査する（Ｓ５８）。伝送パリティＰＣと伝送パリティＰＭとが一致しない場合（No）、シーケンサ１６は、図２４に示すように、伝送ステータスをフェイルに設定する。すなわち、伝送ステータスがフェイルであることを示す情報を、ステータスレジスタ１５Ａに記憶する（Ｓ５９）。一方、伝送パリティＰＣと伝送パリティＰＭとが一致する場合（Yes）、シーケンサ１６は、図２３に示すように、伝送ステータスをパスに設定する。すなわち、伝送ステータスがパスであることを示す情報を、ステータスレジスタ１５Ａに記憶する（Ｓ６０）。その後、半導体記憶装置１０はレディ状態となり、半導体記憶装置１０がレディ状態であることを示すレディ／ビジー信号Ｒ／Ｂｎ（即ち、“Ｈ”レベル）をメモリコントローラ２０に出力する（Ｓ６１）。
【0215】
メモリコントローラ２０は、伝送データを送信後、待機状態となり、その後レディ／ビジー信号Ｒ／Ｂｎにより半導体記憶装置１０がレディ状態であることを知ると（Ｓ５４）、時刻ｔ２３においてステータスリードコマンドを半導体記憶装置１０に送信する（Ｓ６２）。例えば、ステータスリードコマンドは、コマンド“７０ｈ”である。
【0216】
ステータスリードコマンドを受信すると（Ｓ６３）、半導体記憶装置１０のシーケンサ１６は、ステータスレジスタ１５Ａに格納されている伝送ステータスをメモリコントローラ２０に送信する（Ｓ６４）。
【0217】
伝送ステータスを受信すると（Ｓ６５）、メモリコントローラ２０は伝送ステータスがパスに設定されているか、またはフェイルに設定されているかを判定する（Ｓ６６）。伝送ステータスがフェイルに設定されている場合、メモリコントローラ２０はステップＳ５２に戻る。そして、メモリコントローラ２０及び半導体記憶装置１０は、ステップＳ５２以降の処理を実行する。すなわち、メモリコントローラ２０は、図２４に示すように、データ入力コマンド“８０ｈ”、カラムアドレス及びロウアドレス、及び伝送データを半導体記憶装置１０に再度送信し、メモリコントローラ２０及び半導体記憶装置１０は以降の処理を実行する。
【0218】
一方、伝送ステータスがパスに設定されている場合、メモリコントローラ２０は、時刻ｔ２４において、書き込み開始コマンドを半導体記憶装置１０に送信する（Ｓ６７）。例えば、書き込み開始コマンドは、コマンド“１０ｈ”である。その後、メモリコントローラ２０は、半導体記憶装置１０におけるプログラム動作及びプログラムベリファイ動作が終了するまで待機する（Ｓ６８）。すなわち、プログラム動作及びプログラムベリファイ動作が終了し、半導体記憶装置１０がレディ状態であることを示すレディ／ビジー信号Ｒ／Ｂｎ（即ち、“Ｈ”レベル）を受信するまで、メモリコントローラ２０は待機する。
【0219】
書き込み開始コマンドを受信すると（Ｓ６９）、半導体記憶装置１０のシーケンサ１６は、時刻ｔ２５において、データレジスタ１９Ｂに格納された書き込みデータのプログラム動作を開始する（Ｓ７０）。プログラム動作では、データレジスタ１９Ｂ内の書き込みデータが、ロウアドレスで指定されたメモリセルアレイ１１のブロックＢＬＫｎのページに書き込まれる。
【0220】
次に、時刻ｔ２６において、シーケンサ１６は、プログラム動作の後に実行されるプログラムベリファイ動作を実行する（Ｓ７１）。プログラム動作とプログラムベリファイ動作は、プログラムベリファイ動作におけるベリファイがパスするまで、所定回数、繰り返し実行される。プログラム動作とプログラムベリファイ動作を所定回数、実行しても、ベリファイがパスしない場合、すなわち、ベリファイを所定回数フェイルした場合（Ｓ７２、Yes）、シーケンサ１６はベリファイステータスをフェイルに設定する。すなわち、ベリファイステータスがフェイルであることを示す情報を、ステータスレジスタ１５Ａに記憶する（Ｓ７３）。一方、プログラムベリファイ動作におけるベリファイをパスした場合（No）、シーケンサ１６はベリファイステータスをパスに設定する。すなわち、ベリファイステータスがパスであることを示す情報を、ステータスレジスタ１５Ａに記憶する（Ｓ７４）。そして、半導体記憶装置１０はレディ状態となり、半導体記憶装置１０がレディ状態であることを示すレディ／ビジー信号Ｒ／Ｂｎ（即ち、“Ｈ”レベル）をメモリコントローラ２０に出力する（Ｓ７５）。
【0221】
メモリコントローラ２０は、書き込み開始コマンドを送信後、待機状態となり、その後レディ／ビジー信号Ｒ／Ｂｎにより半導体記憶装置１０がレディ状態であることを知ると（Ｓ６８）、時刻ｔ２７において、ステータスリードコマンドを半導体記憶装置１０に送信する（Ｓ７６）。例えば、ステータスリードコマンドは、コマンド“７０ｈ”である。
【0222】
ステータスリードコマンドを受信すると（Ｓ７７）、半導体記憶装置１０のシーケンサ１６は、ステータスレジスタ１５Ａに格納されているベリファイステータスをメモリコントローラ２０に送信する（Ｓ７８）。
【0223】
ベリファイステータスを受信すると（Ｓ７９）、メモリコントローラ２０はベリファイステータスがパスに設定されているか、またはフェイルに設定されているかを判定する（Ｓ８０）。ベリファイステータスがフェイルに設定されている場合、メモリコントローラ２０は、書き込みデータが書き込まれるメモリセルアレイ１１のブロック内のページを変更し（Ｓ８１）、言い換えると、半導体記憶装置１０に次回に送信するページアドレスを変更し、ステップＳ５２に戻る。そして、メモリコントローラ２０及び半導体記憶装置１０は、ステップＳ５２以降の処理を実行する。すなわち、メモリコントローラ２０は、データ入力コマンド“８０ｈ”、カラムアドレス、変更したページアドレスを含むロウアドレス、及び伝送データを半導体記憶装置１０に再度送信し、メモリコントローラ２０及び半導体記憶装置１０は以降の処理を実行する。
【0224】
一方、ステップＳ８０において、ベリファイステータスがパスに設定されている場合、メモリコントローラ２０は書き込み動作を終了する。
【0225】
２．３ 第２実施形態の効果
第２実施形態によれば、書き込み動作の時間を短縮させることができる半導体記憶装置及びメモリシステムを提供できる。
第２実施形態によれば、書き込み動作の時間を短縮させることができる半導体記憶装置及びメモリシステムを提供できる。
【0226】
また、第２実施形態の構成では、書き込み動作においてメモリコントローラ２０から半導体記憶装置１０に書き込みデータを含む伝送データを伝送した際に、伝送データに伝送エラーが発生した場合、伝送データをメモリコントローラ２０から半導体記憶装置１０に再度送信することにより、書き込みデータが含む伝送エラーを短い時間で訂正することができる。
【0227】
また、第２実施形態の構成では、書き込み動作において伝送エラーの検査にパスした場合に、書き込みデータのメモリセルアレイ１１へのプログラミング動作を実行することにより、伝送エラーを含んだ書き込みデータがメモリセルアレイ１１に書き込まれるのを確実に防ぐことができる。これにより、書き込み済みのメモリセルが増加することを抑制することができる。
【0228】
３．その他
更に、上記実施形態では半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例に説明したが、ＮＡＮＤ型フラッシュメモリに限らず、その他の半導体記憶装置全般に適用でき、更には半導体記憶装置以外の種々の記憶装置に適用できる。また、上記実施形態で説明したフローチャートは、その処理の順番を可能な限り入れ替えることができる。
更に、上記実施形態では半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例に説明したが、ＮＡＮＤ型フラッシュメモリに限らず、その他の半導体記憶装置全般に適用でき、更には半導体記憶装置以外の種々の記憶装置に適用できる。また、上記実施形態で説明したフローチャートは、その処理の順番を可能な限り入れ替えることができる。
【0229】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【0230】
例えば、第１実施形態と、第２実施形態とは、SET FEATURE等によって切り替えることが可能であってもよい。この場合、書き込み済みメモリセルの比率に応じて、第１実施形態と、第２実施形態とを、切り替えてもよい。例えば、書き込み済みメモリセルの比率が低ければ、第１実施形態のモードとし、書き込み済みメモリセルの比率が高ければ、第２実施形態のモードとする。
【符号の説明】
【0231】
１…メモリシステム、２…ホスト装置、１０…半導体記憶装置、１１…メモリセルアレイ、１２…入出力回路、１２ａ…キャッシュレジスタ、１２ｂ…伝送パリティ検査回路、１３…ロジック制御回路、１４…レディ／ビジー回路、１５…レジスタ群、１５Ａ…ステータスレジスタ、１５Ｂ…アドレスレジスタ、１５Ｃ…コマンドレジスタ、１６…シーケンサ、１７…電圧生成回路、１８…ロウデコーダ、１９Ａ…カラムデコーダ、１９Ｂ…データレジスタ、１９Ｃ…センスアンプ、２０…メモリコントローラ、２１…ＣＰＵ、２２…ＲＡＭ、２３…ＲＯＭ、２４…ＥＣＣ回路、２４ａ…第１ＥＣＣ回路、２４ｂ…第２ＥＣＣ回路、２５…ＮＡＮＤインターフェース回路、２６…ホストインターフェース回路、３０…半導体基板、３１～３５…絶縁層、４０～４４…導電層、５０…半導体層、５１…トンネル絶縁層、５２…電荷蓄積層、５３…ブロック絶縁層、ＢＬ０～ＢＬｍ…ビット線、ＢＬＫ０～ＢＬＫｎ…ブロック、ＭＴ０～ＭＴ７…メモリセルトランジスタ、ＳＧＤ０～ＳＧＤ３…セレクトゲート線、ＳＴ１…セレクトトランジスタ、ＳＴ２…セレクトトランジスタ、ＳＵ０～ＳＵ３…ストリングユニット、ＷＬ０～ＷＬ７…ワード線。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
