特開 2024-135930 プロセッサパッケージ及び情報処理装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024135930

(43)【公開日】2024-10-04

(54)【発明の名称】プロセッサパッケージ及び情報処理装置

(51)【国際特許分類】

   G06F 11/36 20060101AFI20240927BHJP

   G06F 15/78 20060101ALI20240927BHJP

【ＦＩ】

G06F11/36 148

G06F15/78 516

【審査請求】未請求

【請求項の数】4

【出願形態】ＯＬ

(21)【出願番号】P 2023046846

(22)【出願日】2023-03-23

(71)【出願人】

【識別番号】000005223

【氏名又は名称】富士通株式会社

(74)【代理人】

【識別番号】110003649

【氏名又は名称】弁理士法人真田特許事務所

(74)【代理人】

【識別番号】100189201

【弁理士】

【氏名又は名称】横田 功

(72)【発明者】

【氏名】稲田 賢

【テーマコード（参考）】

5B042

5B062

【Ｆターム（参考）】

5B042GA13

5B042GC02

5B042HH03

5B062AA02

5B062JJ08

(57)【要約】

【課題】デバッグ用の出力ピンの数を減らす。
【解決手段】プロセッサの複数のデバッグ部２１～２４から出力されたデバック信号に、出力したデバッグ部２１～２４を区別する制御コードをそれぞれ付加する付加部１１２と、制御コードを付加した信号を一つの信号にまとめるマルチプレクサ部１１１と、まとめられた信号を出力する出力ピン１０２と、を備える。
【選択図】図２

【特許請求の範囲】

【請求項1】

プロセッサの複数のデバッグ部から出力されたデバック信号に、出力したデバッグ部を区別する制御コードをそれぞれ付加する付加部と、
前記制御コードを付加した信号を一つの信号にまとめるマルチプレクサ部と、
前記まとめられた信号を出力する出力ピンと、
を備える、プロセッサパッケージ。

【請求項2】

信号の入力を受け付ける入力ピンと、
前記制御コードを参照して前記入力された信号を振り分けるデマルチプレクサ部と、
前記振り分けられた信号から前記制御コードを削除して、複数のデバッグ部のうち前記制御コードに対応するデバック部に前記制御コードを削除した信号を出力する削除部と、
を更に備える、請求項１に記載のプロセッサパッケージ。

【請求項3】

前記出力ピンは、前記マルチプレクサ部によって前記まとめられた信号を任意の順序で出力する、
請求項１又は２に記載のプロセッサパッケージ。

【請求項4】

プロセッサパッケージとシステム制御チップとを有する情報処理装置であって、
前記プロセッサパッケージは、
プロセッサの複数のデバッグ部から出力されたデバック信号に、出力したデバッグ部を区別する制御コードをそれぞれ付加する第１付加部と、
前記制御コードを付加した信号を一つの信号にまとめる第１マルチプレクサ部と、
前記まとめられた信号を出力する出力ピンと、
を備え、
前記システム制御チップは、
前記制御コードを参照して前記出力ピンから出力された信号を振り分ける第１デマルチプレクサ部と、
前記振り分けられた信号から前記制御コードを削除して、前記制御コードに対応する画面に前記制御コードを削除した信号を出力する第１削除部と、
を備える、情報処理装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、プロセッサパッケージ及び情報処理装置に関する。

【背景技術】

【0002】

Central Processing Unit（ＣＰＵ）パッケージ内に複数の制御マイコンを内蔵するのが近年のトレンドとなっている。複数の制御マイコンのそれぞれが、セキュリティや電源制御等を担っている。

【0003】

デバッグの観点でそれぞれの制御マイコンの出力を同時に参照するためには、Application（ＡＰ）用のプロセッサにおいて多数のピンを使用する。一方、デバッグ用途でのピン数は極力減らしたい。

【0004】

また、セキュリティレベル（例えば、Realm/Root/Secure/Non-Secureの4種類）ごとに異なるサービスが動作する場合には、それぞれ別々に出力を参照したいことがある。

【0005】

計算速度向上のためコア数を増加させると、コアを管理する制御マイコンの必要数も増加する。コア数が増加するとコア制御のための処理が増加し、レイテンシが増大し、電力効率が落ちる。よって、コア数増に合わせてマイコン数も増やす必要がある。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開平３－９０９５５号公報

【特許文献2】特開２００４－１６４３６７号公報

【特許文献3】特開２００６－１５５６７１号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

パッケージに内蔵するマイコンの種類及び数が増すごとに、別々に操作したいデバッグ入出力の数は増える一方、デバッグ入出力のためのピン数が増加するとＣＰＵパッケージ面積が増大するおそれがある。

【0008】

１つの側面では、デバッグ用の出力ピンの数を減らすことを目的とする。

【課題を解決するための手段】

【0009】

１つの側面では、プロセッサパッケージは、プロセッサの複数のデバッグ部から出力されたデバック信号に、出力したデバッグ部を区別する制御コードをそれぞれ付加する付加部と、前記制御コードを付加した信号を一つの信号にまとめるマルチプレクサ部と、前記まとめられた信号を出力する出力ピンと、を備える。

【発明の効果】

【0010】

１つの側面では、デバッグ用の出力ピンの数を減らすことができる。

【図面の簡単な説明】

【0011】

【図1】関連例としての情報処理装置におけるＣＰＵパッケージと対ＣＰＵデバッグ通信用Hardware（ＨＷ）との接続構成を例示するブロック図である。

【図2】実施形態としての情報処理装置におけるＣＰＵパッケージから信号を出力する場合の機能構成例を模式的に示すブロック図である。

【図3】実施形態としての情報処理装置におけるＣＰＵパッケージへ信号を入力する場合の機能構成例を模式的に示すブロック図である。

【図4】実施形態におけるマルチプレクサ制御及びデマルチプレクサ制御を説明するフローチャートである。

【図5】実施形態におけるＣＰＵパッケージから信号を出力する場合のデータの流れを説明する図である。

【図6】実施形態における情報処理装置のハードウェア構成例を模式的に示すブロック図である。

【0012】

〔Ａ〕関連例
図１は、関連例としての情報処理装置６００におけるＣＰＵパッケージ６０と対ＣＰＵデバッグ通信用ＨＷ７０との接続構成を例示するブロック図である。

【0013】

情報処理装置６００は、ＣＰＵパッケージ６０及び対ＣＰＵデバッグ通信用ＨＷ７０を備える。

【0014】

ＣＰＵパッケージ６０は、Rootデバッグ入出力機構６１，Realmデバッグ入出力機構６２，Non-Secureデバッグ入出力機構６３，Secureデバッグ入出力機構６４，SCPデバッグ入出力機構６５，MCPデバッグ入出力機構６６及びHESデバッグ入出力機構６７を備える。Rootデバッグ入出力機構６１，Realmデバッグ入出力機構６２，Non-Secureデバッグ入出力機構６３，Secureデバッグ入出力機構６４，SCPデバッグ入出力機構６５，MCPデバッグ入出力機構６６及びHESデバッグ入出力機構６７を、まとめてデバッグ入出力機構６１～６７と称する場合がある。

【0015】

Rootデバッグ入出力機構６１，Realmデバッグ入出力機構６２，Non-Secureデバッグ入出力機構６３及びSecureデバッグ入出力機構６４は、アプリケーションプロセッサとして機能する。SCPデバッグ入出力機構６５，MCPデバッグ入出力機構６６及びHESデバッグ入出力機構６７は、制御マイコンとして機能する。

【0016】

対ＣＰＵデバッグ通信用ＨＷ７０は、複数（図１に示す例では７つ）のデバッグ入出力機構７１及び不図示のデバッグ入出力画面を備える。

【0017】

対ＣＰＵデバッグ通信用ＨＷ７０の各デバッグ入出力機構７１は、ＣＰＵパッケージ６０のデバッグ入出力機構６１～６７にそれぞれ対応するデバッグ入出力用ピン６８に接続される。ＣＰＵパッケージ６０のデバッグ入出力機構６１～６７と対ＣＰＵデバッグ通信用ＨＷ７０の各デバッグ入出力機構７１とは、デバッグ入出力用ピン６８を介してデバッグ入出力信号を送受信する。

【0018】

このように、関連例におけるＣＰＵパッケージ６０では、デバッグ入出力機構６１～６７の数に応じたデバッグ入出力用ピン６８が必要になる。

【0019】

〔Ｂ〕実施形態
以下、図面を参照して一実施の形態を説明する。ただし、以下に示す実施形態はあくまでも例示に過ぎず、実施形態で明示しない種々の変形例や技術の適用を排除する意図はない。すなわち、本実施形態を、その趣旨を逸脱しない範囲で種々変形して実施することができる。また、各図は、図中に示す構成要素のみを備えるという趣旨ではなく、他の機能等を含むことができる。

【0020】

図２は、実施形態としての情報処理装置１００におけるＣＰＵパッケージ１０から信号を出力する場合の機能構成例を模式的に示すブロック図である。

【0021】

情報処理装置１００は、ＣＰＵパッケージ１０及びシステムボード制御チップ３０を備える。

【0022】

ＣＰＵパッケージ１０は、デバッグ信号制御マイコン１０１，Rootデバッグ入出力機構２１，Secureデバッグ入出力機構２２，Non-Secureデバッグ入出力機構２３及びMCPデバッグ入出力機構２４を備える。Rootデバッグ入出力機構２１，Secureデバッグ入出力機構２２，Non-Secureデバッグ入出力機構２３及びMCPデバッグ入出力機構２４を、まとめてデバッグ入出力機構２１～２４と称する場合がある。

【0023】

デバッグ信号制御マイコン１０１は、デバッグ信号マルチプレクサ１１１及び複数の制御コード付加機能１１２を備える。

【0024】

制御コード付加機能１１２は、デバッグ入出力機構２１～２４のいずれかに接続されており、対応するデバッグ入出力機構２１～２４から入力された信号の1Byteずつにチャネル識別用の制御コードを付ける（符号Ａ１参照）。

【0025】

デバッグ信号マルチプレクサ１１１は、各制御コード付加機能１１２から入力された制御コード付きの入力信号から一つを選択して、デバッグ出力用ピン１０２を介してシステムボード制御チップ３０へ出力する。

【0026】

システムボード制御チップ３０は、デバッグ信号デマルチプレクサ３１及び複数の制御コード削除機能３２を備える。

【0027】

デバッグ信号デマルチプレクサ３１は、ＣＰＵパッケージ１０から入力された信号を制御コードごとの出力先に分けて各制御コード削除機能３２へ出力する（符号Ａ２参照）。

【0028】

制御コード削除機能３２は、デバッグ信号デマルチプレクサ３１から入力された信号から制御コードを削除し（符号Ａ３参照）、ＴＣＰ／ＩＰポート３０１を介してデバッグ入出力画面３０２へ出力する。

【0029】

図３は、実施形態としての情報処理装置１００におけるＣＰＵパッケージ１０へ信号を入力する場合の機能構成例を模式的に示すブロック図である。

【0030】

情報処理装置１００は、図２に示した場合と同様に、ＣＰＵパッケージ１０及びシステムボード制御チップ３０を備える。

【0031】

システムボード制御チップ３０は、デバッグ信号マルチプレクサ３３及び複数の制御コード付加機能３４を備える。

【0032】

制御コード付加機能３４は、デバッグ入出力画面３０２からＴＣＰ／ＩＰポート３０１を介して入力された信号1Byteずつにチャネル識別用の制御コードを付ける（符号Ｂ１参照）。

【0033】

デバッグ信号マルチプレクサ３３は、各制御コード付加機能３４から入力された制御コード付きの入力信号から一つを選択して、ＣＰＵパッケージ１０へ出力する。

【0034】

ＣＰＵパッケージ１０は、デバッグ信号制御マイコン１０１及びデバッグ入出力機構２１～２４を備える。

【0035】

デバッグ信号制御マイコン１０１は、デバッグ信号デマルチプレクサ１１３及び複数の制御コード削除機能１１４を備える。

【0036】

デバッグ信号デマルチプレクサ１１３は、システムボード制御チップ３０からＣＰＵパッケージ１０のデバッグ入力用ピン１０３を介して入力された信号を制御コードごとの出力先に分けて（符号Ｂ２参照）、制御コード削除機能１１４へ出力する。

【0037】

制御コード削除機能１１４は、デバッグ信号デマルチプレクサ１１３から入力された信号から制御コードを削除して（符号Ｂ３参照）、対応するデバッグ入出力機構２１～２４へ出力する。

【0038】

実施形態におけるマルチプレクサ制御及びデマルチプレクサ制御を、図４に示すフローチャート（ステップＳ１１～Ｓ３１及びＳ６１～Ｓ９４）を参照して説明する。

【0039】

以下では、ＣＰＵパッケージ１０におけるマルチプレクサ制御及びデマルチプレクサ制御を説明するが、システムボード制御チップ３０におけるマルチプレクサ制御及びデマルチプレクサ制御もＣＰＵパッケージ１０と同様である。

【0040】

マルチプレクサ制御及びデマルチプレクサ制御では、図４に示す制御コード対応テーブル２０１が参照される。制御コード対応テーブル２０１には、制御コード，ＣＰＵ側モジュール，デバッグ入出力画面番号が対応付けて登録されている。

【0041】

マルチプレクサ制御において、Rootデバッグ入出力機構２１，Secureデバッグ入出力機構２２及びMCPデバッグ入出力機構２４は、それぞれデバッグ信号を出力する（ステップＳ１１～Ｓ１３）。

【0042】

制御コード付加機能１１２は、デバッグ入出力機構２１～２４からそれぞれ入力されたデバッグ信号に対して、制御コード対応テーブル２０１を参照して、制御コードを付与する。例えば、ＣＰＵ側モジュールがRootの場合には、制御コード＼01が付加される。

【0043】

デバッグ信号マルチプレクサ１１１は、制御コード付加機能１１２からの複数の出力から一つを選択してシステムボード制御チップ３０へ出力する（ステップＳ３１）。そして、マルチプレクサ制御は終了する。

【0044】

次に、デマルチプレクサ制御において、デバッグ信号デマルチプレクサ１１３は、システムボード制御チップ３０からの制御コード及びデバイスデータを読み出す（ステップＳ６１）。

【0045】

デバッグ信号デマルチプレクサ１１３は、制御コード対応テーブル２０１を参照して、デバッグ信号の出力先を振り分ける（ステップＳ７１）。例えば、制御コードが＼01の場合には、デバッグ入出力画面番号0に対応する制御コード削除機能１１４へデバッグ信号が振り分けられる。

【0046】

各制御コード削除機能１１４は、デバッグ信号から制御コードを削除する（ステップＳ８１～Ｓ８４）。

【0047】

そして、デバッグ信号が対応するデバッグ入出力画面＃０～＃Ｎに出力され（ステップＳ９１～Ｓ９４）、デマルチプレクサ制御は終了する。

【0048】

図５は、実施形態におけるＣＰＵパッケージ１０から信号を出力する場合のデータの流れを説明する図である。

【0049】

制御コード付加機能１１２は、対応するデバッグ入出力機構２１～２４から入力された信号の1Byteずつにチャネル識別用の制御コードを付ける（符号Ｃ１参照）。例えば、Rootデバッグ入出力機構２１から出力された信号「ABCD」，「EFGH」に制御コードが付加されることにより「1A1B1C1D」，「2E2F2G2H」となる。

【0050】

デバッグ信号マルチプレクサ１１１は、各制御コード付加機能１１２から入力された制御コード付きの入力信号から一つを選択して、デバッグ出力用ピン１０２を介してシステムボード制御チップ３０へ制御コード及びデータのセットごとにまとめて出力する（符号Ｃ２参照）。なお、制御コード及びデータのセットは、任意の順序で出力されてよい。

【0051】

デバッグ信号デマルチプレクサ３１は、ＣＰＵパッケージ１０から入力された信号を制御コードごとの出力先に分けて各制御コード削除機能３２へ出力する（符号Ｃ３参照）。

【0052】

制御コード削除機能３２は、デバッグ信号デマルチプレクサ３１から入力された信号から制御コードを削除し（符号Ｃ３参照）、ＴＣＰ／ＩＰポート３０１を介してデバッグ入出力画面３０２へ出力する。例えば、入力された信号「1A1B1C1D」，「2E2F2G2H」から制御コードを削除することにより「ABCD」，「EFGH」が出力される。

【0053】

〔Ｃ〕ハードウェア構成例
図６は、実施形態における情報処理装置１００のハードウェア構成例を模式的に示すブロック図である。

【0054】

図６に示すように、情報処理装置１００は、ＣＰＵ（Central Processing Unit）１１，メモリ部１２，表示制御部１３，記憶装置１４，入力Interface（ＩＦ）１５，外部記録媒体処理部１６及び通信ＩＦ１７を備える。

【0055】

メモリ部１２は、記憶部の一例であり、例示的に、Read Only Memory（ＲＯＭ）及びRandom Access Memory（ＲＡＭ）などである。メモリ部１２のＲＯＭには、Basic Input/Output System（ＢＩＯＳ）等のプログラムが書き込まれてよい。メモリ部１２のソフトウェアプログラムは、ＣＰＵ１１に適宜に読み込まれて実行されてよい。また、メモリ部１２のＲＡＭは、一時記録メモリあるいはワーキングメモリとして利用されてよい。

【0056】

表示制御部１３は、表示装置１３１と接続され、表示装置１３１を制御する。表示装置１３１は、液晶ディスプレイやOrganic Light-Emitting Diode（ＯＬＥＤ）ディスプレイ，Cathode Ray Tube（ＣＲＴ），電子ペーパーディスプレイ等であり、オペレータ等に対する各種情報を表示する。表示装置１３１は、入力装置と組み合わされたものでもよく、例えば、タッチパネルでもよい。表示装置１３１は、情報処理装置１００のユーザに対する種々の情報を表示する。

【0057】

記憶装置１４は、高ＩＯ性能の記憶装置であり、例えば、Dynamic Random Access Memory（ＤＲＡＭ）やＳＳＤ（Solid State Drive），Storage Class Memory（ＳＣＭ），ＨＤＤ（Hard Disk Drive）が用いられてよい。

【0058】

入力ＩＦ１５は、マウス１５１やキーボード１５２等の入力装置と接続され、マウス１５１やキーボード１５２等の入力装置を制御してよい。マウス１５１やキーボード１５２は、入力装置の一例であり、これらの入力装置を介して、オペレータが各種の入力操作を行う。

【0059】

外部記録媒体処理部１６は、記録媒体１６０が装着可能に構成される。外部記録媒体処理部１６は、記録媒体１６０が装着された状態において、記録媒体１６０に記録されている情報を読み取り可能に構成される。本例では、記録媒体１６０は、可搬性を有する。例えば、記録媒体１６０は、フレキシブルディスク、光ディスク、磁気ディスク、光磁気ディスク、又は、半導体メモリ等である。

【0060】

通信ＩＦ１７は、外部装置との通信を可能にするためのインタフェースである。

【0061】

ＣＰＵ１１は、プロセッサの一例であり、種々の制御や演算を行う処理装置である。ＣＰＵ１１は、メモリ部１２に読み込まれたOperating System（ＯＳ）やプログラムを実行することにより、種々の機能を実現する。なお、ＣＰＵ１１は、複数のＣＰＵを含むマルチプロセッサであってもよいし、複数のＣＰＵコアを有するマルチコアプロセッサであってもよく、或いは、マルチコアプロセッサを複数有する構成であってもよい。

【0062】

情報処理装置１００全体の動作を制御するための装置は、ＣＰＵ１１に限定されず、例えば、ＭＰＵやＤＳＰ，ＡＳＩＣ，ＰＬＤ，ＦＰＧＡのいずれか１つであってもよい。また、情報処理装置１００全体の動作を制御するための装置は、ＣＰＵ，ＭＰＵ，ＤＳＰ，ＡＳＩＣ，ＰＬＤ及びＦＰＧＡのうちの２種類以上の組み合わせであってもよい。なお、ＭＰＵはMicro Processing Unitの略称であり、ＤＳＰはDigital Signal Processorの略称であり、ＡＳＩＣはApplication Specific Integrated Circuitの略称である。また、ＰＬＤはProgrammable Logic Deviceの略称であり、ＦＰＧＡはField Programmable Gate Arrayの略称である。

【0063】

〔Ｄ〕効果
上述した実施形態におけるプロセッサパッケージ及び情報処理装置によれば、例えば以下の作用効果を奏することができる。

【0064】

制御コード付加機能１１２は、プロセッサの複数のデバッグ部から出力されたデバック信号に、出力したデバッグ部を区別する制御コードをそれぞれ付加する。デバッグ信号マルチプレクサ１１１は、制御コードを付加した信号を一つの信号にまとめる。デバッグ出力用ピン１０２は、まとめられた信号を出力する。

【0065】

これにより、デバッグ用の出力ピンの数を減らすことができる。

【0066】

デバッグ入力用ピン１０３は、信号の入力を受け付ける。デバッグ信号デマルチプレクサ１１３は、制御コードを参照して入力された信号を振り分ける。制御コード削除機能１１４は、振り分けられた信号から制御コードを削除して、複数のデバッグ部のうち制御コードに対応するデバック部に制御コードを削除した信号を出力する。

【0067】

これにより、デバッグ用の入力ピンの数を減らすことができる。

【0068】

出力ピンは、マルチプレクサ部によってまとめられた信号を任意の順序で出力する。

【0069】

これにより、デバッグ信号の出力順序が入れ替わっても、制御コードによりデバッグ信号を識別できる。

【0070】

〔Ｅ〕その他
開示の技術は上述した実施形態に限定されるものではなく、本実施形態の趣旨を逸脱しない範囲で種々変形して実施することができる。本実施形態の各構成及び各処理は、必要に応じて取捨選択することができ、あるいは適宜組み合わせてもよい。

【0071】

〔Ｅ〕付記
以上の実施形態に関し、更に以下の付記を開示する。

【0072】

（付記１）
プロセッサの複数のデバッグ部から出力されたデバック信号に、出力したデバッグ部を区別する制御コードをそれぞれ付加する付加部と、
前記制御コードを付加した信号を一つの信号にまとめるマルチプレクサ部と、
前記まとめられた信号を出力する出力ピンと、
を備える、プロセッサパッケージ。

【0073】

（付記２）
信号の入力を受け付ける入力ピンと、
前記制御コードを参照して前記入力された信号を振り分けるデマルチプレクサ部と、
前記振り分けられた信号から前記制御コードを削除して、複数のデバッグ部のうち前記制御コードに対応するデバック部に前記制御コードを削除した信号を出力する削除部と、
を更に備える、付記１に記載のプロセッサパッケージ。

【0074】

（付記３）
前記出力ピンは、前記マルチプレクサ部によって前記まとめられた信号を任意の順序で出力する、
付記１又は２に記載のプロセッサパッケージ。

【0075】

（付記４）
プロセッサパッケージとシステム制御チップとを有する情報処理装置であって、
前記プロセッサパッケージは、
プロセッサの複数のデバッグ部から出力されたデバック信号に、出力したデバッグ部を区別する制御コードをそれぞれ付加する第１付加部と、
前記制御コードを付加した信号を一つの信号にまとめる第１マルチプレクサ部と、
前記まとめられた信号を出力する出力ピンと、
を備え、
前記システム制御チップは、
前記制御コードを参照して前記出力ピンから出力された信号を振り分ける第１デマルチプレクサ部と、
前記振り分けられた信号から前記制御コードを削除して、前記制御コードに対応する画面に前記制御コードを削除した信号を出力する第１削除部と、
を備える、情報処理装置。

【0076】

（付記５）
前記システム制御チップは、
複数の前記画面から入力されたデバック信号に、入力された画面を区別する制御コードをそれぞれ付加する第２付加部と、
前記制御コードを付加した信号を一つの信号にまとめる第２マルチプレクサ部と、
を備え、
前記プロセッサパッケージは、
前記まとめられた信号を入力する入力ピンと、
前記制御コードを参照して前記入力された信号を振り分ける第２デマルチプレクサ部と、
前記振り分けられた信号から前記制御コードを削除して、複数のデバッグ部のうち前記制御コードに対応するデバック部に前記制御コードを削除した信号を出力する第２削除部と、
を備える、付記４に記載の情報処理装置。

【0077】

（付記６）
前記出力ピンは、前記マルチプレクサ部によって前記まとめられた信号を任意の順序で出力する、
付記４又は５に記載の情報処理装置。

【符号の説明】

【0078】

１０，６０ ：ＣＰＵパッケージ
１１ ：ＣＰＵ
１２ ：メモリ部
１３ ：表示制御部
１４ ：記憶装置
１５ ：入力ＩＦ
１６ ：外部記録媒体処理部
１７ ：通信ＩＦ
２１～２４，６１～６７，７１：デバッグ入出力機構
３０ ：システムボード制御チップ
３１，１１３：デバッグ信号デマルチプレクサ
３２，１１４：制御コード削除機能
３３，１１１：デバッグ信号マルチプレクサ
３４，１１２：制御コード付加機能
６８ ：デバッグ入出力用ピン
１００，６００：情報処理装置
１０１ ：デバッグ信号制御マイコン
１０２ ：デバッグ出力用ピン
１０３ ：デバッグ入力用ピン
１３１ ：表示装置
１５１ ：マウス
１５２ ：キーボード
１６０ ：記録媒体
２０１ ：制御コード対応テーブル
３０１ ：ＩＰポート
３０２ ：デバッグ入出力画面
７０ ：対ＣＰＵデバッグ通信用ＨＷ７０

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】