(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024135932
(43)【公開日】2024-10-04
(54)【発明の名称】記憶装置及び記憶装置の駆動方法
(51)【国際特許分類】
G11C 29/00 20060101AFI20240927BHJP
【ＦＩ】
G11C29/00 412
【審査請求】未請求
【請求項の数】18
【出願形態】ＯＬ
(21)【出願番号】P 2023046848
(22)【出願日】2023-03-23
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】初田 幸輔
【テーマコード（参考）】
5L206
【Ｆターム（参考）】
5L206AA22
5L206AA24
5L206BB12
5L206CC17
5L206CC32
5L206EE02
(57)【要約】
【課題】不良セルの割合である不良率を低減できる記憶装置及び記憶装置の駆動方法を提供する。
【解決手段】一実施形態の記憶装置３は、複数の第１メモリセルと、変換関数を用いてアドレス変換を行う第１回路とを含む、第１メモリチップＣＰ０と、第１メモリチップに接続される第２回路４とを含む。第２回路は、第１パラメータを第１メモリチップに設定する。第２回路から第１メモリチップに第１アドレスが送信され、第１メモリチップにアクセスされるとき、第１メモリチップにおいて、第１アドレスは、第１パラメータを用いた変換関数によって第２アドレスに変換され、第２アドレスで指定される複数の第１メモリセルのうちの１つにアクセスされる。
【選択図】図１
【解決手段】一実施形態の記憶装置３は、複数の第１メモリセルと、変換関数を用いてアドレス変換を行う第１回路とを含む、第１メモリチップＣＰ０と、第１メモリチップに接続される第２回路４とを含む。第２回路は、第１パラメータを第１メモリチップに設定する。第２回路から第１メモリチップに第１アドレスが送信され、第１メモリチップにアクセスされるとき、第１メモリチップにおいて、第１アドレスは、第１パラメータを用いた変換関数によって第２アドレスに変換され、第２アドレスで指定される複数の第１メモリセルのうちの１つにアクセスされる。
【選択図】図１
【特許請求の範囲】
【請求項1】
複数の第１メモリセルと、
変換関数を用いてアドレス変換を行う第１回路と
を含む、第１メモリチップと、
前記第１メモリチップに接続される第２回路と
を備え、
前記第２回路は、第１パラメータを前記第１メモリチップに設定し、
前記第２回路から前記第１メモリチップに第１アドレスが送信され、前記第１メモリチップにアクセスされるとき、
前記第１メモリチップにおいて、前記第１アドレスは、前記第１パラメータを用いた前記変換関数によって第２アドレスに変換され、前記第２アドレスで指定される前記複数の第１メモリセルのうちの１つにアクセスされる、
記憶装置。
変換関数を用いてアドレス変換を行う第１回路と
を含む、第１メモリチップと、
前記第１メモリチップに接続される第２回路と
を備え、
前記第２回路は、第１パラメータを前記第１メモリチップに設定し、
前記第２回路から前記第１メモリチップに第１アドレスが送信され、前記第１メモリチップにアクセスされるとき、
前記第１メモリチップにおいて、前記第１アドレスは、前記第１パラメータを用いた前記変換関数によって第２アドレスに変換され、前記第２アドレスで指定される前記複数の第１メモリセルのうちの１つにアクセスされる、
記憶装置。
【請求項2】
前記第２アドレスは、前記第１アドレスと同じである、
請求項１記載の記憶装置。
請求項１記載の記憶装置。
【請求項3】
前記第２アドレスは、前記第１アドレスと異なる、
請求項１記載の記憶装置。
請求項１記載の記憶装置。
【請求項4】
前記第１メモリチップは、
前記第１パラメータを記憶する第３回路
を更に含む、
請求項１記載の記憶装置。
前記第１パラメータを記憶する第３回路
を更に含む、
請求項１記載の記憶装置。
【請求項5】
前記変換関数は、アドレスの任意のビットを反転させる関数である、
請求項１記載の記憶装置。
請求項１記載の記憶装置。
【請求項6】
前記変換関数は、アドレスで指定される位置を上下左右反転させる関数である、
請求項１記載の記憶装置。
請求項１記載の記憶装置。
【請求項7】
前記第１メモリチップは、
前記第１回路により変換されたアドレスに対してリダンダンシ判定を行う第４回路
を更に含み、
前記第１メモリチップにおいて、前記第１アドレスが前記第２アドレスに変換された後、且つ前記複数の第１メモリセルのうちの前記１つにアクセスされる前に、前記第４回路によって前記第２アドレスに対してリダンダンシ判定が行われる、
請求項１記載の記憶装置。
前記第１回路により変換されたアドレスに対してリダンダンシ判定を行う第４回路
を更に含み、
前記第１メモリチップにおいて、前記第１アドレスが前記第２アドレスに変換された後、且つ前記複数の第１メモリセルのうちの前記１つにアクセスされる前に、前記第４回路によって前記第２アドレスに対してリダンダンシ判定が行われる、
請求項１記載の記憶装置。
【請求項8】
複数の第２メモリセルと、
前記変換関数を用いてアドレス変換を行う第５回路と
を含み、前記第２回路に接続される、第２メモリチップ
を更に備え、
前記第２回路は、前記第１パラメータとは異なる第２パラメータを、前記第２メモリチップに設定し、
前記第２回路から前記第１メモリチップ及び前記第２メモリチップに前記第１アドレスが送信され、前記第１メモリチップ及び前記第２メモリチップにアクセスされるとき、
前記第１メモリチップにおいて、前記第１アドレスは、前記第１パラメータを用いた前記変換関数によって、前記第１アドレスと同じ前記第２アドレスに変換され、前記第２アドレスで指定される前記複数の第１メモリセルのうちの前記１つにアクセスされ、
前記第２メモリチップにおいて、前記第１アドレスは、前記第２パラメータを用いた前記変換関数によって、前記第１アドレスとは異なる第３アドレスに変換され、前記第３アドレスで指定される前記複数の第２メモリセルのうちの１つにアクセスされる、
請求項１記載の記憶装置。
前記変換関数を用いてアドレス変換を行う第５回路と
を含み、前記第２回路に接続される、第２メモリチップ
を更に備え、
前記第２回路は、前記第１パラメータとは異なる第２パラメータを、前記第２メモリチップに設定し、
前記第２回路から前記第１メモリチップ及び前記第２メモリチップに前記第１アドレスが送信され、前記第１メモリチップ及び前記第２メモリチップにアクセスされるとき、
前記第１メモリチップにおいて、前記第１アドレスは、前記第１パラメータを用いた前記変換関数によって、前記第１アドレスと同じ前記第２アドレスに変換され、前記第２アドレスで指定される前記複数の第１メモリセルのうちの前記１つにアクセスされ、
前記第２メモリチップにおいて、前記第１アドレスは、前記第２パラメータを用いた前記変換関数によって、前記第１アドレスとは異なる第３アドレスに変換され、前記第３アドレスで指定される前記複数の第２メモリセルのうちの１つにアクセスされる、
請求項１記載の記憶装置。
【請求項9】
前記変換関数は、アドレスの任意のビットを反転させる関数であり、
前記第１パラメータは０であり、前記第２パラメータは前記第１パラメータよりも大きい整数である、
請求項８記載の記憶装置。
前記第１パラメータは０であり、前記第２パラメータは前記第１パラメータよりも大きい整数である、
請求項８記載の記憶装置。
【請求項10】
複数の第３メモリセルと、
前記変換関数を用いてアドレス変換を行う第６回路と
を含み、前記第２回路に接続される、第３メモリチップと
を更に備え、
前記第２回路は、前記第１パラメータとは異なる第３パラメータを、前記第３メモリチップに設定し、
前記第２回路から前記第１メモリチップ、前記第２メモリチップ及び前記第３メモリチップに前記第１アドレスが送信され、前記第１メモリチップ、前記第２メモリチップ及び前記第３メモリチップにアクセスされるとき、
前記第３メモリチップにおいて、前記第１アドレスは、前記第３パラメータを用いた前記変換関数によって、前記第１アドレスとは異なる第３アドレスに変換され、前記第３アドレスで指定される前記複数の第３メモリセルのうちの１つにアクセスされる、
請求項８記載の記憶装置。
前記変換関数を用いてアドレス変換を行う第６回路と
を含み、前記第２回路に接続される、第３メモリチップと
を更に備え、
前記第２回路は、前記第１パラメータとは異なる第３パラメータを、前記第３メモリチップに設定し、
前記第２回路から前記第１メモリチップ、前記第２メモリチップ及び前記第３メモリチップに前記第１アドレスが送信され、前記第１メモリチップ、前記第２メモリチップ及び前記第３メモリチップにアクセスされるとき、
前記第３メモリチップにおいて、前記第１アドレスは、前記第３パラメータを用いた前記変換関数によって、前記第１アドレスとは異なる第３アドレスに変換され、前記第３アドレスで指定される前記複数の第３メモリセルのうちの１つにアクセスされる、
請求項８記載の記憶装置。
【請求項11】
前記変換関数は、アドレスの任意のビットを反転させる関数であり、
前記第２アドレスは、前記第３アドレスとは異なるアドレスであり、
前記第１パラメータは０であり、前記第２パラメータは前記第１パラメータよりも大きい整数であり、前記第３パラメータは、前記第２パラメータよりも大きい整数である、
請求項１０記載の記憶装置。
前記第２アドレスは、前記第３アドレスとは異なるアドレスであり、
前記第１パラメータは０であり、前記第２パラメータは前記第１パラメータよりも大きい整数であり、前記第３パラメータは、前記第２パラメータよりも大きい整数である、
請求項１０記載の記憶装置。
【請求項12】
前記第２パラメータと前記第１パラメータとの差は、前記第３パラメータと前記第２パラメータとの差に等しい、
請求項１１記載の記憶装置。
請求項１１記載の記憶装置。
【請求項13】
前記第２パラメータと前記第１パラメータとの差は、前記第３パラメータと前記第２パラメータとの差とは異なる、
請求項１１記載の記憶装置。
請求項１１記載の記憶装置。
【請求項14】
前記変換関数は、アドレスの任意のビットを反転させる関数であり、
前記第２アドレスは、前記第３アドレスと同じアドレスであり、
前記第１パラメータは０であり、前記第２パラメータは、前記第１パラメータよりも大きい整数であり、前記第３パラメータと同じ値である、
請求項１０記載の記憶装置。
前記第２アドレスは、前記第３アドレスと同じアドレスであり、
前記第１パラメータは０であり、前記第２パラメータは、前記第１パラメータよりも大きい整数であり、前記第３パラメータと同じ値である、
請求項１０記載の記憶装置。
【請求項15】
前記複数の第１メモリセルは、可変抵抗素子を含む、
請求項１記載の記憶装置。
請求項１記載の記憶装置。
【請求項16】
前記可変抵抗素子は、磁気抵抗効果素子である、
請求項１５記載の記憶装置。
請求項１５記載の記憶装置。
【請求項17】
複数の第１メモリセルと、
変換関数を用いてアドレス変換を行う第１回路と
を含む、第１メモリチップと、
前記第１メモリチップに接続される第２回路と
を含む、記憶装置の駆動方法であって、
前記第２回路から、第１パラメータを前記第１メモリチップに設定することと、
前記第２回路から前記第１メモリチップに第１アドレスが送信され、前記第１メモリチップにアクセスされるとき、
前記第１パラメータを用いた前記変換関数によって、前記第１アドレスを第２アドレスに変換することと、
前記第２アドレスで指定される前記複数の第１メモリセルのうちの１つにアクセスすることと
を備える、
駆動方法。
変換関数を用いてアドレス変換を行う第１回路と
を含む、第１メモリチップと、
前記第１メモリチップに接続される第２回路と
を含む、記憶装置の駆動方法であって、
前記第２回路から、第１パラメータを前記第１メモリチップに設定することと、
前記第２回路から前記第１メモリチップに第１アドレスが送信され、前記第１メモリチップにアクセスされるとき、
前記第１パラメータを用いた前記変換関数によって、前記第１アドレスを第２アドレスに変換することと、
前記第２アドレスで指定される前記複数の第１メモリセルのうちの１つにアクセスすることと
を備える、
駆動方法。
【請求項18】
前記第１メモリチップは、
前記第１回路により変換されたアドレスに対してリダンダンシ判定を行う第３回路
を更に含み、
前記駆動方法は、
前記第１アドレスが前記第２アドレスに変換された後、且つ前記複数の第１メモリセルのうちの前記１つにアクセスされる前に、前記第２アドレスに対してリダンダンシ判定を行うこと
を更に備える、
請求項１７記載の駆動方法。
前記第１回路により変換されたアドレスに対してリダンダンシ判定を行う第３回路
を更に含み、
前記駆動方法は、
前記第１アドレスが前記第２アドレスに変換された後、且つ前記複数の第１メモリセルのうちの前記１つにアクセスされる前に、前記第２アドレスに対してリダンダンシ判定を行うこと
を更に備える、
請求項１７記載の駆動方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、記憶装置及び記憶装置の駆動方法に関する。
【背景技術】
【0002】
可変抵抗素子を記憶素子として用いた記憶装置が知られている。例えば、磁気抵抗効果素子を可変抵抗素子として用いた磁気記憶装置（ＭＲＡＭ：Magnetoresistive Random Access Memory）が知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開第２０１０／０１６１８８３号明細書
【特許文献2】米国特許出願公開第２０１５／０２３６７１６号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
不良セルの割合である不良率を低減できる記憶装置及び記憶装置の駆動方法を提供する。
【課題を解決するための手段】
【0005】
実施形態に係る記憶装置は、複数の第１メモリセルと、変換関数を用いてアドレス変換を行う第１回路とを含む、第１メモリチップと、第１メモリチップに接続される第２回路とを含む。第２回路は、第１パラメータを第１メモリチップに設定する。第２回路から第１メモリチップに第１アドレスが送信され、第１メモリチップにアクセスされるとき、第１メモリチップにおいて、第１アドレスは、第１パラメータを用いた変換関数によって第２アドレスに変換され、第２アドレスで指定される複数の第１メモリセルのうちの１つにアクセスされる。
【図面の簡単な説明】
【0006】
【発明を実施するための形態】
【0007】
以下、実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。同様の構成を有する要素同士を特に区別する場合、同一符号の末尾に、互いに異なる文字または数字を付加する場合がある。
【0008】
１． 第１実施形態
第１実施形態に係る記憶装置について説明する。本実施形態に係る記憶装置は、例えば、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）によって磁気抵抗効果（Magnetoresistance effect）を有する素子（ＭＴＪ素子、またはMagnetoresistance effect elementともいう）を可変抵抗素子として用いた、磁気記憶装置である。本実施形態、並びに後述する実施形態及び変形例において、ＭＴＪ素子を可変抵抗素子として用いた場合で説明するとともに、表記上、磁気抵抗効果素子ＭＴＪとして説明を行う。
第１実施形態に係る記憶装置について説明する。本実施形態に係る記憶装置は、例えば、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）によって磁気抵抗効果（Magnetoresistance effect）を有する素子（ＭＴＪ素子、またはMagnetoresistance effect elementともいう）を可変抵抗素子として用いた、磁気記憶装置である。本実施形態、並びに後述する実施形態及び変形例において、ＭＴＪ素子を可変抵抗素子として用いた場合で説明するとともに、表記上、磁気抵抗効果素子ＭＴＪとして説明を行う。
【0009】
１．１ 構成
１．１．１ メモリシステムの構成
第１実施形態に係る記憶装置を含むメモリシステムの構成について、図１を用いて説明する。図１は、本実施形態に係る記憶装置を含むメモリシステムの構成の一例を示すブロック図である。
１．１．１ メモリシステムの構成
第１実施形態に係る記憶装置を含むメモリシステムの構成について、図１を用いて説明する。図１は、本実施形態に係る記憶装置を含むメモリシステムの構成の一例を示すブロック図である。
【0010】
メモリシステム１は、データを記憶するデバイスである。図１に示すように、メモリシステム１は、メモリコントローラ２及び記憶装置３を含む。
【0011】
メモリコントローラ２は、記憶装置３を制御するデバイスである。メモリコントローラ２は、例えば、ＳｏＣ（System On a Chip）である。メモリコントローラ２は、図示せぬホスト（例えば、サーバシステムなど）と接続される。メモリコントローラ２は、ホストから要求信号を受信する。メモリコントローラ２は、ホストから受信した要求信号または自発的な処理要求に基づいて、記憶装置３を制御する。
【0012】
また、メモリコントローラ２は、図示せぬＥＣＣ（Error Checking and Correcting）回路を含む。ＥＣＣ回路は、データのエラー訂正処理を行う回路である。具体的には、ＥＣＣ回路は、データの書込み動作時に書込みデータに基づいて誤り訂正符号を生成する。そして、ＥＣＣ回路は、データの読出し動作時に、予め決められた単位で、誤り訂正符号に基づいてシンドロームを生成してエラーを検出し、検出したエラーを訂正する。
【0013】
記憶装置３は、例えば、制御部４及び複数のメモリチップ（以下、単に「チップ」と表記する）ＣＰを含む。
【0014】
制御部４は、記憶装置３全体の動作を制御する回路である。制御部４は、メモリコントローラ２と複数のチップＣＰとの間の通信を司る回路である。制御部４は、バスを介してメモリコントローラ２と接続される。制御部４は、例えば、バス５を介して複数のチップＣＰと接続される。
【0015】
制御部４は、ＲＯＭ（Read only memory）６を含む。ＲＯＭ６は、不揮発性のメモリである。ＲＯＭ６は、例えば、ファームウェア等のプログラム、リダンダンシ情報（テーブル）ＲＤＩ、アドレス変換フラグ（以下、単に「変換フラグ」と表記する）ＦＬＧ、及びアドレス変換パラメータ（以下、単に「変換パラメータ」と表記する）ＰＲＭを記憶する。リダンダンシ情報ＲＤＩは、後述する不良のメモリセルと、後述するリダンダンシセルとの対応関係を示す情報である。変換フラグＦＬＧは、後述するアドレス変換を有効にするか否かを示す情報である。例えば、変換フラグＦＬＧは、アドレス変換を有効にする場合、“１”とされ、アドレス変換を無効にする場合、“０”とされる。変換パラメータＰＲＭは、アドレス変換に用いられるパラメータである。リダンダンシ情報ＲＤＩ、変換フラグＦＬＧ、及び変換パラメータＰＲＭは、チップＣＰ毎に記憶される。なお、リダンダンシ情報ＲＤＩ、変換フラグＦＬＧ、及び変換パラメータＰＲＭは、チップＣＰ内の後述するメモリセルアレイに記憶されてもよい。
【0016】
制御部４は、メモリコントローラ２から、制御信号ＣＮＴ、コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＡＴを受信する。制御部４は、例えば、受信した制御信号ＣＮＴ、コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＡＴを、バス５を介して複数のチップＣＰに送信する。制御部４は、同一のアドレスＡＤＤを複数のチップＣＰに送信する。例えば、書込み動作または読出し動作（複数のチップＣＰへのアクセス）の際には、同時に複数のチップＣＰに同一のアドレスが送信される。制御部４は、ＲＯＭ６にチップＣＰ毎に記憶されている変換フラグＦＬＧ及び変換パラメータＰＲＭを、バス５を介して対応するチップＣＰに送信する。また、制御部４は、バス５を介して複数のチップＣＰからデータＤＡＴを受信する。制御部４は、受信したデータＤＡＴをメモリコントローラ２に送信する。
【0017】
チップＣＰは、例えば、ＭＴＪ素子を可変抵抗素子として用いた磁気記憶装置である。換言すると、記憶装置３は、複数のチップＣＰを含む磁気記憶装置である。図１は、記憶装置３内に設けられるチップＣＰの数が８個の場合を示している。以下、８個のチップＣＰを区別する場合は、チップＣＰ０～ＣＰ７と表記する。８個のチップＣＰを区別しない場合は、単にチップＣＰと表記する。なお、記憶装置３内に設けられるチップＣＰの数は、８個に限定されるものではなく、２個以上であればよい。チップＣＰは、制御部４によって制御される。
【0018】
【0019】
図２に示すように、チップＣＰは、メモリセルアレイ１０、入出力回路１１、制御回路１２、アドレス変換回路１３、レジスタ１４、デコード回路１５、ロウ選択回路１６、カラム選択回路１７、電圧生成回路１８、及び書込み・読出し回路１９を含む。
【0020】
メモリセルアレイ１０は、不揮発性メモリである。メモリセルアレイ１０は、各々が行（row）及び列（column）の組に対応付けられた複数のメモリセルＭＣを含む。メモリセルＭＣは、データを不揮発に記憶する。例えば、同一行にあるメモリセルＭＣは、同一のワード線ＷＬに接続される。同一列にあるメモリセルＭＣは、同一のビット線ＢＬに接続される。また、メモリセルアレイ１０は、複数のバンクＢＫ０～ＢＫｉ（ｉは１以上の整数）を含む。以下、バンクＢＫ０～ＢＫｉを区別しない場合は、単にバンクＢＫと表記する。バンクＢＫは、複数のメモリセルＭＣを含む。メモリセルアレイ１０の詳細については、後述する。
【0021】
入出力回路１１は、データの送受信を行う回路である。入出力回路１１は、バス５を介して制御部４から、制御信号ＣＮＴ、コマンドＣＭＤ、アドレスＡＤＤ、データ（書込みデータ）ＤＡＴ、変換フラグＦＬＧ、及び変換パラメータＰＲＭを受信する。書込みデータは、メモリセルアレイ１０に書き込まれるデータである。入出力回路１１は、制御信号ＣＮＴ及びコマンドＣＭＤを制御回路１２に送信する。入出力回路１１は、アドレスＡＤＤをアドレス変換回路１３に送信する。入出力回路１１は、データ（書込みデータ）ＤＡＴを書込み・読出し回路１９に送信する。入出力回路１１は、変換フラグＦＬＧ及び変換パラメータＰＲＭをレジスタ１４に送信する。また、入出力回路１１は、書込み・読出し回路１９からデータ（読出しデータ）ＤＡＴを受信する。読出しデータは、メモリセルアレイ１０から読み出されたデータである。入出力回路１１は、データ（読出しデータ）ＤＡＴを、バス５を介して制御部４に送信する。
【0022】
制御回路１２は、チップＣＰ全体の動作を制御する回路である。制御回路１２は、制御信号ＣＮＴ及びコマンドＣＭＤに基づいて、入出力回路１１、アドレス変換回路１３、デコード回路１５、ロウ選択回路１６、カラム選択回路１７、電圧生成回路１８、及び書込み・読出し回路１９の動作を制御する。
【0023】
アドレス変換回路１３は、アドレス変換を行う回路である。アドレス変換とは、例えば、入出力回路１１から送信されたアドレスＡＤＤを変換する処理である。アドレス変換回路１３は、入出力回路１１からアドレスＡＤＤを受信する。アドレス変換回路１３は、レジスタ１４から変換フラグＦＬＧ及び変換パラメータＰＲＭを取得する。変換フラグＦＬＧが“１”である（アドレス変換を有効にする）場合、アドレス変換回路１３は、変換パラメータＰＲＭに基づいて、アドレスＡＤＤを変換する。アドレス変換回路１３は、変換後のアドレスをアドレスＡＤＤ１としてデコード回路１５に送信する。他方で、変換フラグＦＬＧが“０”である（アドレス変換を無効にする）場合、アドレス変換回路１３は、アドレスＡＤＤを変換しない。アドレス変換回路１３は、受信したアドレスＡＤＤをアドレスＡＤＤ１としてデコード回路１５に送信する。アドレス変換回路１３の詳細については、後述する。
【0024】
レジスタ１４は、変換フラグＦＬＧ及び変換パラメータＰＲＭを記憶する回路である。レジスタ１４は、入出力回路１１から変換フラグＦＬＧ及び変換パラメータＰＲＭを受信する。
【0025】
デコード回路１５は、アドレスＡＤＤをデコードする回路である。デコード回路１５は、アドレス変換回路１３からアドレスＡＤＤ１を受信する。デコード回路１５は、アドレスＡＤＤ１をデコードする。デコード回路１５は、アドレスＡＤＤ１のデコード結果を、ロウ選択回路１６及びカラム選択回路１７に送信する。アドレスＡＤＤ１は、ロウアドレス及びカラムアドレスを含む。
【0026】
ロウ選択回路１６は、メモリセルアレイ１０の行に対応するワード線ＷＬを選択する回路である。ロウ選択回路１６は、ワード線ＷＬを介してメモリセルアレイ１０と接続される。ロウ選択回路１６は、デコード回路１５からアドレスＡＤＤ１のデコード結果（ロウアドレス）を受信する。ロウ選択回路１６は、アドレスＡＤＤ１のデコード結果に基づいて、行に対応するワード線ＷＬを選択する。
【0027】
カラム選択回路１７は、メモリセルアレイ１０の列に対応するビット線ＢＬを選択する回路である。カラム選択回路１７は、ビット線ＢＬを介してメモリセルアレイ１０と接続される。カラム選択回路１７は、デコード回路１５からアドレスＡＤＤ１のデコード結果（カラムアドレス）を受信する。カラム選択回路１７は、アドレスＡＤＤ１のデコード結果に基づいて、列に対応するビット線ＢＬを選択する。
【0028】
電圧生成回路１８は、チップＣＰ（記憶装置３）の外部から印加された電源電圧（例えば、電圧ＶＤＤ）を用いて、チップＣＰの各種動作のための電圧を生成する回路である。各種動作は、例えば、書込み動作、読出し動作、及び消去動作である。例えば、電圧生成回路１８は、書込み動作で使用される電圧（以下、「書込み電圧」とも表記する）を生成する。電圧生成回路１８は、書込み電圧を書込み・読出し回路１９に供給する。また、電圧生成回路１８は、読出し動作で使用される電圧（以下、「読出し電圧」とも表記する）を生成する。電圧生成回路１８は、読出し電圧を書込み・読出し回路１９に供給する。
【0029】
書込み・読出し回路１９は、メモリセルＭＣへのデータの書込み、及びメモリセルＭＣからのデータの読出しを行う回路である。
【0030】
書込み・読出し回路１９は、書込みドライバ（不図示）を含む。書込み・読出し回路１９は、入出力回路１１から書込みデータＤＡＴを受信する。書込み・読出し回路１９は、電圧生成回路１８から書込み電圧を印加される。書込みドライバは、例えば、定電流ドライバ回路である。書込みドライバは、書込み電圧に基づく電流（書込み動作で使用される電流。以下、「書込み電流」とも表記する）を、ロウ選択回路１６またはカラム選択回路１７に供給する。ロウ選択回路１６は、選択したワード線ＷＬを介してメモリセルアレイ１０に書込み電流を供給する。カラム選択回路１７は、選択したビット線ＢＬを介してメモリセルアレイ１０に書込み電流を供給する。
【0031】
また、書込み・読出し回路１９は、読出しドライバ（不図示）及びセンスアンプ（不図示）を含む。書込み・読出し回路１９は、電圧生成回路１８から読出し電圧を印加される。読出しドライバは、例えば、定電流ドライバ回路である。読出しドライバは、読出し電圧に基づく電流（読出し動作で使用される電流。以下、「読出し電流」とも表記する）を、カラム選択回路１７に供給する。カラム選択回路１７は、選択したビット線ＢＬを介してメモリセルアレイ１０に読出し電流を供給する。センスアンプは、ビット線ＢＬの電圧に基づいて、メモリセルＭＣに記憶されているデータを割り出す。書込み・読出し回路１９は、割り出されたデータを、読出しデータＤＡＴとして入出力回路１１に送信する。
【0032】
１．１．３ メモリセルアレイの構成
メモリセルアレイ１０の構成について、図３を用いて説明する。図３は、メモリセルアレイ１０の構成の一例を示す回路図である。図３は、メモリセルアレイ１０に含まれる１個のバンクＢＫの回路構成を、メモリセルアレイ１０の回路構成の一例として示している。他のバンクＢＫも、図３と同様の構成を有する。図３では、メモリセルＭＣ、ワード線ＷＬ、及びビット線ＢＬが、インデックス（“＜＞”）を含む添え字によって分類されて示されている。
メモリセルアレイ１０の構成について、図３を用いて説明する。図３は、メモリセルアレイ１０の構成の一例を示す回路図である。図３は、メモリセルアレイ１０に含まれる１個のバンクＢＫの回路構成を、メモリセルアレイ１０の回路構成の一例として示している。他のバンクＢＫも、図３と同様の構成を有する。図３では、メモリセルＭＣ、ワード線ＷＬ、及びビット線ＢＬが、インデックス（“＜＞”）を含む添え字によって分類されて示されている。
【0033】
図３に示すように、メモリセルアレイ１０は、メイン領域ＭＡ及びリダンダンシ領域ＲＡを含む。メイン領域ＭＡは、主として、外部からのデータの記憶に用いられる領域である。リダンダンシ領域ＲＡは、メイン領域ＭＡ内に不良のメモリセルＭＣ（以下、「不良セルＭＣ」と表記する）または不良のビット線ＢＬ（以下、「不良ビット線ＢＬ」と表記する）が存在した場合に、不良セルＭＣ及び不良ビット線ＢＬに接続されたメモリセルＭＣの代わりに用いられる領域である。
【0034】
メモリセルＭＣは、メモリセルアレイ１０内にマトリクス状に配置される。換言すると、メイン領域ＭＡは、マトリクス状に配置された複数のメモリセルＭＣを含む。リダンダンシ領域ＲＡは、マトリクス状に配置された複数のメモリセルＭＣを含む。以下、リダンダンシ領域ＲＡ内のメモリセルＭＣを「リダンダンシセルＭＣｒ」とも表記する。メモリセルＭＣは、複数のワード線ＷＬ（ＷＬ＜０＞、…、ＷＬ＜ｍ＞、…、ＷＬ＜Ｍ＞）のうちの１本と、複数のビット線ＢＬ（ＢＬ＜０＞、…、ＢＬ＜ｎ＞、…、ＢＬ＜Ｎ＞）のうちの１本と、の組に対応付けられる（Ｍ及びＮは、１以上の整数）。すなわち、メモリセルＭＣ＜ｍ，ｎ＞（０≦ｍ≦Ｍ、０≦ｎ≦Ｎ）は、ワード線ＷＬ＜ｍ＞とビット線ＢＬ＜ｎ＞との間に接続される。ワード線ＷＬ＜ｍ＞は、ロウ選択回路１６に接続される。ビット線ＢＬ＜ｎ＞は、カラム選択回路１７に接続される。メモリセルＭＣ＜ｍ，ｎ＞は、直列に接続されたスイッチング素子ＳＥＬ＜ｍ，ｎ＞、及び磁気抵抗効果素子ＭＴＪ＜ｍ，ｎ＞を含む。
【0035】
スイッチング素子ＳＥＬは、２端子型のスイッチング素子である。２端子型のスイッチング素子は、３個目の端子を含まない点において、トランジスタ等の３端子型のスイッチング素子と異なる。より具体的には、例えば、対応するメモリセルＭＣに印加される電圧が閾値電圧Ｖｔｈ未満の場合、スイッチング素子ＳＥＬは、抵抗値の大きい絶縁体として電流を遮断する（オフ状態となる）。対応するメモリセルＭＣに印加される電圧が閾値電圧Ｖｔｈ以上の場合、スイッチング素子ＳＥＬは、抵抗値の小さい導電体として電流を流す（オン状態となる）。スイッチング素子ＳＥＬは、２端子間に印加される電圧がどちらの極性でも（流れる電流の方向に依らず）、対応するメモリセルＭＣに印加される電圧の大きさに応じて、電流を流すか遮断するかを切替える。
【0036】
以上のような構成により、メモリセルＭＣが選択されると、選択されたメモリセルＭＣ内のスイッチング素子ＳＥＬがオン状態となる。これにより、選択されたメモリセルＭＣ内の磁気抵抗効果素子ＭＴＪに電流を流すことができる。
【0037】
磁気抵抗効果素子ＭＴＪは、スイッチング素子ＳＥＬがオン状態の際に流れる電流に基づいて、抵抗値を低抵抗状態と高抵抗状態とに切替えることができる。磁気抵抗効果素子ＭＴＪは、その抵抗状態の変化によってデータを不揮発に記憶する。
【0038】
【0039】
図４に示すように、磁気抵抗効果素子ＭＴＪは、参照層ＲＬ（Reference layer）として機能する強磁性体３１、トンネルバリア層ＴＢ（Tunnel barrier layer）として機能する非磁性体３２、及び記憶層ＳＬ（Storage layer）として機能する強磁性体３３を含む。強磁性体３１、非磁性体３２、及び強磁性体３３は、例えば、図示せぬ半導体基板の上方に、強磁性体３１、非磁性体３２、強磁性体３３の順に積層される。磁気抵抗効果素子ＭＴＪは、例えば、磁気抵抗効果素子ＭＴＪを構成する磁性体の磁化方向がそれぞれ膜面に対して垂直方向を向く、垂直磁化型の磁気抵抗効果素子ＭＴＪとして機能する。
【0040】
強磁性体３１は、強磁性を有し、膜面に垂直な方向に磁化容易軸方向（easy axis of magnetization）を有する。強磁性体３１は、例えば、コバルト鉄ボロン（ＣｏＦｅＢ）またはホウ化鉄（ＦｅＢ）を含む。強磁性体３１の磁化方向は、固定されており、図４では、非磁性体３２が設けられる面に対して反対の面を向いている。なお、「磁化方向が固定されている」とは、強磁性体３３の磁化方向を反転させ得る大きさの電流（スピントルク）によって、磁化方向が変化しないことを意味する。
【0041】
非磁性体３２は、非磁性の絶縁膜であり、例えば、酸化マグネシウム（ＭｇＯ）を含む。非磁性体３２は、強磁性体３１と強磁性体３３との間に設けられる。これにより、強磁性体３１、非磁性体３２、及び強磁性体３３は、磁気トンネル接合（Magnetic Tunnel junction）を構成する。
【0042】
強磁性体３３は、強磁性を有し、膜面に垂直な方向に磁化容易軸方向を有する。強磁性体３３は、例えば、コバルト鉄ボロン（ＣｏＦｅＢ）またはホウ化鉄（ＦｅＢ）を含み、体心立方（ｂｃｃ：Body‐centered cubic）系の結晶構造を有し得る。強磁性体３３の磁化方向は、可変である。
【0043】
磁気抵抗効果素子ＭＴＪは、記憶層ＳＬ及び参照層ＲＬの磁化方向の相対関係が平行か反平行かによって、低抵抗状態及び高抵抗状態のいずれかを取ることができる。以下では、磁気抵抗効果素子ＭＴＪの抵抗状態を変化させる方式として、スピン注入書込み方式が用いられる場合について説明する。スピン注入書込み方式では、磁気抵抗効果素子ＭＴＪに書込み電流を流すことによってスピントルクを発生させる。そして、発生させたスピントルクによって、参照層ＲＬの磁化方向に対する記憶層ＳＬの磁化方向を制御する。
【0044】
磁気抵抗効果素子ＭＴＪに、図４における矢印Ａ１の方向、すなわち、記憶層ＳＬから参照層ＲＬに向かう方向に、或る大きさの書込み電流Ｉｗ０を流すと、記憶層ＳＬ及び参照層ＲＬの磁化方向の相対関係は、平行になる。この平行状態の場合、磁気抵抗効果素子ＭＴＪの抵抗値は最も低くなり、磁気抵抗効果素子ＭＴＪは低抵抗状態に設定される。この低抵抗状態は、「Ｐ（Parallel）状態」と呼ばれ、例えば、データ“０”の状態と規定される。以下、記憶層ＳＬから参照層ＲＬに書込み電流を流して磁気抵抗効果素子ＭＴＪを低抵抗状態に設定する動作を「“０”書込み」と表記する。
【0045】
また、磁気抵抗効果素子ＭＴＪに、図４における矢印Ａ２の方向、すなわち、参照層ＲＬから記憶層ＳＬに向かう方向に、書込み電流Ｉｗ０より大きい書込み電流Ｉｗ１を流すと、記憶層ＳＬ及び参照層ＲＬの磁化方向の相対関係は、反平行になる。この反平行状態の場合、磁気抵抗効果素子ＭＴＪの抵抗値は最も高くなり、磁気抵抗効果素子ＭＴＪは高抵抗状態に設定される。この高抵抗状態は、「ＡＰ（Anti-Parallel）状態」と呼ばれ、例えば、データ“１”の状態と規定される。以下、参照層ＲＬから記憶層ＳＬに書込み電流を流して磁気抵抗効果素子ＭＴＪを高抵抗状態に設定する動作を「“１”書込み」と表記する。
【0046】
また、磁気抵抗効果素子ＭＴＪに読出し電流Ｉｒ０を流すと、記憶層ＳＬ及び参照層ＲＬの磁化方向は、変化しない。センスアンプは、ビット線ＢＬの電圧に基づいて、磁気抵抗効果素子ＭＴＪの抵抗状態がＰ状態であるかＡＰ状態であるかを判定する。これにより、センスアンプは、メモリセルＭＣからデータを読み出すことができる。
【0047】
なお、データ“０”及びデータ“１”の規定の仕方は、上述した例に限定されない。例えば、Ｐ状態をデータ“１”と規定し、ＡＰ状態をデータ“０”と規定してもよい。
【0048】
１．１．５ アドレス変換回路の構成
アドレス変換回路１３の構成について、図５を用いて説明する。図５は、アドレス変換回路１３の構成の一例を示す回路図である。図５は、アドレス変換回路１３とともに、入出力回路１１、レジスタ１４、及びデコード回路１５も示している。
アドレス変換回路１３の構成について、図５を用いて説明する。図５は、アドレス変換回路１３の構成の一例を示す回路図である。図５は、アドレス変換回路１３とともに、入出力回路１１、レジスタ１４、及びデコード回路１５も示している。
【0049】
図５に示すように、アドレス変換回路１３は、スイッチ回路４１及び演算回路４２を含む。
【0050】
スイッチ回路４１は、アドレス変換の有効及び無効を切り替える回路である。スイッチ回路４１は、スイッチＳＷを含む。スイッチＳＷは、第１端子、第２端子及び第３端子を含む。スイッチＳＷは、入出力回路１１と演算回路４２との間の接続、及び入出力回路１１とデコード回路１５との間の接続を切り替える素子である。スイッチＳＷの第１端子は、入出力回路１１に接続される。スイッチＳＷの第２端子は、演算回路４２に接続される。スイッチＳＷの第３端子は、デコード回路１５に接続される。スイッチ回路４１は、入出力回路１１からアドレスＡＤＤを受信する。スイッチ回路４１は、レジスタ１４から変換フラグＦＬＧを受信する。スイッチ回路４１は、変換フラグＦＬＧに基づいて、スイッチＳＷを切り替える。これにより、アドレスＡＤＤは、演算回路４２またはデコード回路１５に送信される。
【0051】
演算回路４２は、アドレス変換の演算処理を行う回路である。演算回路４２は、レジスタ１４、スイッチ回路４１、及びデコード回路１５に接続される。演算回路４２は、レジスタ１４から変換パラメータＰＲＭを受信する。演算回路４２は、スイッチ回路４１からアドレスＡＤＤを受信する。演算回路４２は、変換パラメータＰＲＭ及びアドレスＡＤＤに基づいて、演算処理を行い、演算結果をデコード回路１５に送信する。以下、演算回路４２の演算結果を、変換関数ｆを用いてｆ（ＡＤＤ，ＰＲＭ）と表記する。
【0052】
変換関数ｆは、例えば、変換パラメータＰＲＭに基づいて、アドレスＡＤＤの任意のビットの“０”と“１”を反転させる関数である。具体的には、例えば、アドレスＡＤＤの全ビットのうちの反転させるビットは、変換パラメータＰＲＭによって指定される。どのビットを反転させるか、または反転させるビットの数をいくつにするかは、自由に決めることができる。変換関数ｆは、変換パラメータＰＲＭを用いて、アドレスＡＤＤの指定されたビットを反転させる。これにより、アドレスＡＤＤが変換される。換言すると、アドレス変換回路１３は、変換関数ｆを用いて（変換パラメータＰＲＭを用いた変換関数ｆによって）アドレス変換を行う。
【0053】
変換関数ｆの演算処理を実現する構成として、演算回路４２は、例えば、ＸＯＲ回路ＸＲを含む。ＸＯＲ回路ＸＲは、排他的論理和の演算処理を行う回路である。演算回路４２内に設けられるＸＯＲ回路ＸＲの数は、例えば、変換パラメータＰＲＭのビットの数と同じである。すなわち、変換パラメータＰＲＭが１ビットの場合、演算回路４２は、１個のＸＯＲ回路ＸＲを含む。変換パラメータＰＲＭが２ビットの場合、演算回路４２は、２個のＸＯＲ回路ＸＲを含む。以下、同様である。なお、演算回路４２内に設けられるＸＯＲ回路ＸＲの数は、１個以上であればよい。
【0054】
ＸＯＲ回路ＸＲは、例えば、アドレスＡＤＤの任意の１ビット（以下、「ビットａ」と表記する）、及び変換パラメータＰＲＭの任意の１ビット（以下、「ビットｐ」と表記する）に基づいて、演算処理を行い、演算結果を出力する。以下、ＸＯＲ回路ＸＲの演算結果を、変換関数ｆを用いてｆ（ａ，ｐ）と表記する。演算結果ｆ（ａ，ｐ）は、ビットｐに応じてビットａを反転させた値、またはビットａを反転させない値をとる。
【0055】
変換フラグＦＬＧが“１”である場合、スイッチＳＷは、入出力回路１１と演算回路４２との間を接続する。これにより、アドレス変換は有効になる。スイッチ回路４１は、アドレスＡＤＤを演算回路４２に送信する。演算回路４２は、変換パラメータＰＲＭに基づいて、アドレスＡＤＤを変換して、変換後のアドレスｆ（ＡＤＤ，ＰＲＭ）を出力する。アドレス変換回路１３は、ｆ（ＡＤＤ，ＰＲＭ）をアドレスＡＤＤ１としてデコード回路１５に送信する。他方で、変換フラグＦＬＧが“０”である場合、スイッチＳＷは、入出力回路１１とデコード回路１５との間を接続する。これにより、アドレス変換は無効になる。スイッチ回路４１は、アドレスＡＤＤをアドレスＡＤＤ１としてデコード回路１５に送信する。
【0056】
【0057】
レジスタ１４には、例えば、変換フラグＦＬＧとして“１”が設定されている。これにより、アドレス変換は有効に設定される。レジスタ１４には、例えば、変換パラメータＰＲＭとして“００００”（４ビット）が設定されている。以下、変換パラメータＰＲＭの４ビットをそれぞれｐ０～ｐ３と表記する。
【0058】
演算回路４２は、例えば、４個のＸＯＲ回路ＸＲを含む。以下、４個のＸＯＲ回路ＸＲをそれぞれＸＯＲ回路ＸＲ０～ＸＲ３と表記し、４個のＸＯＲ回路ＸＲの演算結果をそれぞれｆ（ａ０，ｐ０）～ｆ（ａ３，ｐ３）と表記する。
【0059】
演算回路４２には、例えば、アドレスＡＤＤとして“０００１０．．．０１００１”（３０ビット）が入力される。以下、アドレスＡＤＤの３０ビットをそれぞれａ０～ａ２９と表記する。演算回路４２は、例えば、アドレスＡＤＤの下位４ビットと変換パラメータＰＲＭとを対応するビット毎にＸＯＲ演算する。すなわち、ＸＯＲ回路ＸＲ１は、ビットｐ０及びビットａ０に基づいてＸＯＲ演算を実行する。ＸＯＲ回路ＸＲ２は、ビットｐ１及びビットａ１に基づいてＸＯＲ演算を実行する。以下、同様である。ＸＯＲ演算の結果、ｆ（ａ０，ｐ０）は、ビットａ０を反転させない値となる。ｆ（ａ１，ｐ１）～ｆ（ａ３，ｐ３）も同様である。よって、演算回路４２の演算結果ｆ（ＡＤＤ，ＰＲＭ）は、アドレスＡＤＤと同じアドレス（“０００１０．．．０１００１”（３０ビット））となる。換言すると、ｆ（ＡＤＤ，ＰＲＭ）は、アドレスＡＤＤからシフトさせないアドレスとなる。アドレス変換回路１３は、アドレスＡＤＤ１として、ｆ（ＡＤＤ，ＰＲＭ）を出力する。
【0060】
図７は、変換関数ｆの具体的な処理の他の一例を説明する図である。図７では、変換パラメータＰＲＭの値を除いて、図６の例と同様である。レジスタ１４には、例えば、変換パラメータＰＲＭとして“０１０１”（４ビット）が設定されている。
【0061】
演算回路４２は、例えば、アドレスＡＤＤの下位４ビットと変換パラメータＰＲＭとを対応するビット毎にＸＯＲ演算する。ＸＯＲ演算の結果、ｆ（ａ０，ｐ０）は、ビットａ０を反転させた値となる。ｆ（ａ１，ｐ１）は、ビットａ１を反転させない値となる。ｆ（ａ２，ｐ２）は、ビットａ２を反転させた値となる。ｆ（ａ３，ｐ３）は、ビットａ３を反転させない値となる。よって、演算回路４２の演算結果ｆ（ＡＤＤ，ＰＲＭ）は、アドレスＡＤＤと異なるアドレス（“０００１０．．．０１１００”（３０ビット））となる。換言すると、ｆ（ＡＤＤ，ＰＲＭ）は、アドレスＡＤＤから５だけシフトさせた（アドレスＡＤＤに５を加算した）アドレスとなる。このように、変換パラメータＰＲＭは、アドレスＡＤＤをシフトさせる量を示す情報と言うこともできる。アドレス変換回路１３は、アドレスＡＤＤ１として、ｆ（ＡＤＤ，ＰＲＭ）を出力する。
【0062】
図８は、図７の例における、アドレス変換前のアドレスＡＤＤで指定されるメモリセルＭＣ（以下、「変換前のメモリセルＭＣ」と表記する）と、アドレス変換後のアドレスＡＤＤ１で指定されるメモリセルＭＣ（以下、「変換後のメモリセルＭＣ」と表記する）との関係を示す図である。図８では、変換前のメモリセルＭＣは点線で表され、変換後のメモリセルＭＣは実線で表されている。
【0063】
図８に示すように、変換関数ｆによってアドレスＡＤＤ（“０００１０．．．０１００１”（３０ビット））がアドレスＡＤＤ１（“０００１０．．．０１１００”（３０ビット））に変換されたことにより、変換後のメモリセルＭＣは、変換前のメモリセルＭＣとは異なるメモリセルＭＣを指す。
【0064】
１．１．７ 変換パラメータ
変換パラメータＰＲＭについて説明する。チップＣＰ毎の変換パラメータＰＲＭは、例えば、以下のように設定される。
変換パラメータＰＲＭについて説明する。チップＣＰ毎の変換パラメータＰＲＭは、例えば、以下のように設定される。
【0065】
チップＣＰ毎の変換パラメータＰＲＭは、例えば、チップＣＰ０の変換後のアドレスＡＤＤ１はアドレスＡＤＤからシフトさせず、チップＣＰｋ（ｋは１以上７以下の整数）の変換後のアドレスＡＤＤ１が、アドレスＡＤＤをｋだけシフトさせたアドレスになるように設定される。この場合、チップＣＰ０の変換パラメータＰＲＭは０に設定され、チップＣＰｋの変換パラメータＰＲＭはｋに設定される。すなわち、チップＣＰ１の変換パラメータＰＲＭは、チップＣＰ０の変換パラメータＰＲＭよりも大きい整数である。チップＣＰ２の変換パラメータＰＲＭは、チップＣＰ１の変換パラメータＰＲＭよりも大きい整数である。また、チップＣＰ１の変換パラメータＰＲＭとチップＣＰ０の変換パラメータＰＲＭとの差は、チップＣＰ２の変換パラメータＰＲＭとチップＣＰ１の変換パラメータＰＲＭとの差に等しい。
【0066】
チップＣＰ毎の変換パラメータＰＲＭは、例えば、チップＣＰ０の変換後のアドレスＡＤＤ１はアドレスＡＤＤからシフトさせず、チップＣＰ１～ＣＰ７の変換後のアドレスＡＤＤ１が、アドレスＡＤＤを同一の値（０以外）だけシフトさせたアドレスになるように設定されてもよい。この場合、チップＣＰ０の変換パラメータＰＲＭは０に設定され、チップＣＰ１～ＣＰ７の変換パラメータＰＲＭは同一の値（０以外）に設定される。すなわち、チップＣＰ１の変換パラメータＰＲＭは、チップＣＰ０の変換パラメータＰＲＭよりも大きい整数である。チップＣＰ２の変換パラメータＰＲＭは、チップＣＰ１の変換パラメータＰＲＭと同じ値である。
【0067】
チップＣＰ毎の変換パラメータＰＲＭは、例えば、チップＣＰ０の変換後のアドレスＡＤＤ１はアドレスＡＤＤからシフトさせず、チップＣＰ１～ＣＰ７の変換後のアドレスＡＤＤ１が、アドレスＡＤＤをランダムな値（０以外）だけシフトさせたアドレスになるように設定されてもよい。この場合、チップＣＰ０の変換パラメータＰＲＭは０に設定され、チップＣＰ１～ＣＰ７の変換パラメータＰＲＭはランダムな値（０以外）に設定される。例えば、チップＣＰ１の変換パラメータＰＲＭとチップＣＰ０の変換パラメータＰＲＭとの差は、チップＣＰ２の変換パラメータＰＲＭとチップＣＰ１の変換パラメータＰＲＭとの差とは異なっていてもよい。
【0068】
チップＣＰ０の変換パラメータＰＲＭは、チップＣＰ０の変換後のアドレスＡＤＤ１が、アドレスＡＤＤを任意の値（０以外）だけシフトさせたアドレスになるように設定されてもよい。すなわち、チップＣＰ毎の変換パラメータＰＲＭは、例えば、チップＣＰ０～ＣＰ７の変換後のアドレスＡＤＤ１が、アドレスＡＤＤを任意の値（０以外）だけシフトさせたアドレスになるように設定されてもよい。
【0069】
なお、記憶装置３を動作させて、チップＣＰ毎に不良セルＭＣの情報を取得することができる場合には、取得した不良セルＭＣの情報に基づいて、チップＣＰ毎の変換パラメータＰＲＭを設定してもよい。
【0070】
１．２ 動作
記憶装置３は、設定動作及びアドレス変換動作を行う。設定動作は、例えば、上述したアドレス変換のための各種設定を行う動作である。アドレス変換動作は、アドレス変換を行う動作である。
記憶装置３は、設定動作及びアドレス変換動作を行う。設定動作は、例えば、上述したアドレス変換のための各種設定を行う動作である。アドレス変換動作は、アドレス変換を行う動作である。
【0071】
【0072】
記憶装置３に電源が投入されると、チップＣＰの電源がオン状態になる（Ｓ１００）。
【0073】
チップＣＰの電源がオン状態になると、制御部４は、ＲＯＭ６に記憶されている変換フラグＦＬＧ及び変換パラメータＰＲＭを取得する。制御部４は、取得した変換パラメータＰＲＭをレジスタ１４に記憶する（Ｓ１０１）。これにより、チップＣＰに変換パラメータＰＲＭが設定される。制御部４は、取得した変換フラグＦＬＧをレジスタ１４に記憶する（Ｓ１０２）。これにより、チップＣＰにおいて、アドレス変換が有効または無効に設定される。
【0074】
１．２．２ アドレス変換動作
アドレス変換動作について、図１０を用いて説明する。図１０は、記憶装置３（チップＣＰ）のアドレス変換動作の一例を示すフローチャートである。アドレス変換動作は、例えば、書込み動作または読出し動作（複数のチップＣＰへのアクセス）を行う際に実行される。以下では、書込み動作を実行する場合を例に挙げて説明する。
アドレス変換動作について、図１０を用いて説明する。図１０は、記憶装置３（チップＣＰ）のアドレス変換動作の一例を示すフローチャートである。アドレス変換動作は、例えば、書込み動作または読出し動作（複数のチップＣＰへのアクセス）を行う際に実行される。以下では、書込み動作を実行する場合を例に挙げて説明する。
【0075】
メモリコントローラ２がコマンドＣＭＤ（書込み動作のコマンド）及びアドレスＡＤＤを送信すると、チップＣＰは、制御部４を介してメモリコントローラ２からコマンドＣＭＤ及びアドレスＡＤＤを受信する（Ｓ１１０）。アドレスＡＤＤは、入出力回路１１を介してアドレス変換回路１３に送信される。
【0076】
メモリコントローラ２からアドレスＡＤＤを受信すると、アドレス変換回路１３は、レジスタ１４に記憶されている変換パラメータＰＲＭを取得する。アドレス変換回路１３は、取得した変換パラメータＰＲＭに基づいて、アドレス変換動作を実行する（Ｓ１１１）。アドレスＡＤＤが変換され、変換後のアドレスＡＤＤ１は、デコード回路１５に送信される。
【0077】
アドレス変換回路１３からアドレスＡＤＤ１を受信すると、デコード回路１５は、アドレスＡＤＤ１をデコードする。デコード回路１５は、デコード結果をロウ選択回路１６及びカラム選択回路１７に送信する。ロウ選択回路１６は、デコード結果に基づいて、ワード線ＷＬを選択する。カラム選択回路１７は、デコード結果に基づいて、ビット線ＢＬを選択する。これにより、チップＣＰは、アドレスＡＤＤ１で指定されるメモリセルＭＣを選択する（Ｓ１１２）。
【0078】
メモリセルＭＣが選択されると、書込み・読出し回路１９は、選択されたメモリセルＭＣに対して書込み動作を実行する（Ｓ１１３）。なお、アドレス変換動作は、読出し動作を実行する場合も同様に実行される。
【0079】
１．３ 本実施形態に係る効果
第１実施形態によれば、記憶装置３の不良メモリセルの割合である不良率を低減できる。記憶装置３の不良率とは、記憶装置３に含まれる複数のチップＣＰの全メイン領域ＭＡ内の全メモリセルＭＣに対する不良セルＭＣの割合を称す。例えば、メモリセルへの書き込み動作、読み出し動作を含め、メモリセルとして必要とされる機能動作を適正に実行することが難しい不良メモリセルの割合などを称す。
本効果について以下に説明する。
第１実施形態によれば、記憶装置３の不良メモリセルの割合である不良率を低減できる。記憶装置３の不良率とは、記憶装置３に含まれる複数のチップＣＰの全メイン領域ＭＡ内の全メモリセルＭＣに対する不良セルＭＣの割合を称す。例えば、メモリセルへの書き込み動作、読み出し動作を含め、メモリセルとして必要とされる機能動作を適正に実行することが難しい不良メモリセルの割合などを称す。
本効果について以下に説明する。
【0080】
記憶装置３の出荷前のテストでは、例えば、チップＣＰ毎に、メモリセルアレイ１０のメイン領域ＭＡ内の不良セルＭＣを使用不可とし、当該不良セルＭＣの代わりにメモリセルアレイ１０のリダンダンシ領域ＲＡ内のリダンダンシセルＭＣｒを使用可とする処理（以下、「リダンダンシ救済」と表記する）が行われる。不良セルＭＣと、当該不良セルＭＣの代わりに使用可とされたリダンダンシセルＭＣｒとの対応関係は、リダンダンシ情報ＲＤＩとして、例えば、制御部４のＲＯＭ６にチップＣＰ毎に記憶される。
【0081】
なお、リダンダンシ救済が行われた場合であっても、チップＣＰ内に不良セルＭＣが残る可能性がある。このため、例えば、メモリコントローラ２のＥＣＣ回路によって、記憶装置３内の全チップＣＰの任意の数のメモリセルＭＣをエラー訂正単位（以下、「ＥＣＣ単位」と表記する）としてエラー訂正処理が行われる。しかしながら、各チップＣＰのエラービットの数の合計がＥＣＣ単位でエラー訂正可能なビット数を超えると、チップＣＰ内にエラー訂正できない不良セルＭＣが発生する可能性がある。すなわち、チップＣＰ内の不良セルＭＣを救済できない可能性がある。
【0082】
例えば、記憶装置３に同一のウエハの複数のチップＣＰが用いられる場合、あるチップＣＰの任意のアドレスのメモリセルＭＣが不良セルＭＣである場合、別のチップＣＰの同じアドレスのメモリセルＭＣも不良セルＭＣである可能性が比較的高い。このような場合に、アドレスＡＤＤを変換しない場合、複数のチップＣＰの同一のアドレスＡＤＤで指定されるメモリセルＭＣに同時にアクセスされる。この場合、上述のように、チップＣＰ内にエラー訂正できない不良セルＭＣが発生する可能性がある。
【0083】
これに対し、本実施形態に係る記憶装置３は、制御部４及び複数のチップＣＰを含む。制御部４はＲＯＭ６を含む。ＲＯＭ６には、チップＣＰ毎に変換パラメータＰＲＭが記憶されている。チップＣＰは、アドレス変換回路１３を含む。アドレス変換回路１３は、変換パラメータＰＲＭに基づいて、アドレスＡＤＤを変換する。具体的には、アドレス変換回路１３は、変換パラメータＰＲＭを用いて、アドレスＡＤＤの指定されたビットを反転させる。アドレス変換回路１３は、変換されたアドレスＡＤＤ１をデコード回路１５に送信する。これにより、不良セルＭＣである可能性が比較的高いメモリセルＭＣへのアクセスを回避することができる。このため、チップＣＰ内にエラー訂正できない不良セルＭＣが発生する可能性を低減することができる。よって、ＥＣＣ単位でのメモリセルＭＣの最大不良数を低減することができる。また、仮に、メイン領域ＭＡ内の全メモリセルＭＣに対する不良セルの割合が比較的高いチップＣＰがいくつかあったとしても、記憶装置３全体として不良率を最適化することができる。従って、本実施形態によれば、記憶装置３の不良率を低減させることができる。
【0084】
図１１は、比較例の記憶装置と本実施形態の記憶装置３におけるＥＣＣ回路によるエラー検出結果を示す図である。図１１において、点線で示されるワード線ＷＬは、不良のワード線ＷＬを示している。点線で示されるビット線ＢＬは、不良のビット線ＢＬを示している。点線で示される四角は、不良セルＭＣを示している。実線で示される四角は、正常なメモリセルＭＣを示している。
【0085】
比較例の記憶装置では、チップＣＰ０～ＣＰ７において、アドレスＡＤＤを変換せず、同一のアドレスＡＤＤに同時にアクセスされる。図１１に示すように、比較例の記憶装置内のチップＣＰ０～ＣＰ７において、四角はアドレスＡＤＤで指定されるメモリセルＭＣを表している。アドレスＡＤＤで指定される８個のメモリセルＭＣのうち、４個のメモリセルＭＣ（チップＣＰ０、ＣＰ１、ＣＰ２及びＣＰ４のメモリセルＭＣ）が不良セルＭＣである。このため、比較例の記憶装置では、ＥＣＣ回路によって４ビットのエラーが検出される。
【0086】
一方、本実施形態の記憶装置３では、チップＣＰ０～ＣＰ７において、アドレス変換回路１３でアドレスＡＤＤを変換され、変換後のアドレスＡＤＤ１に同時にアクセスされる。
【0087】
具体的には、アドレス変換回路１３は、変換パラメータＰＲＭを用いて、アドレスＡＤＤの指定されたビットを反転させる。チップＣＰ０の変換パラメータＰＲＭは、０（“００００”）に設定される。チップＣＰ１の変換パラメータＰＲＭは、１（“０００１”）に設定される。チップＣＰ２の変換パラメータＰＲＭは、２（“００１０”）に設定される。チップＣＰ３の変換パラメータＰＲＭは、３（“００１１”）に設定される。チップＣＰ４の変換パラメータＰＲＭは、４（“０１００”）に設定される。チップＣＰ５の変換パラメータＰＲＭは、５（“０１０１”）に設定される。チップＣＰ６の変換パラメータＰＲＭは、６（“０１１０”）に設定される。チップＣＰ７の変換パラメータＰＲＭは、７（“０１１１”）に設定される。チップＣＰ０のアドレスＡＤＤは変換されないが、チップＣＰｋ＋１（ｋは０以上６以下の整数）のアドレスＡＤＤは、チップＣＰｋのアドレスＡＤＤ１から１だけシフトさせた（チップＣＰｋのアドレスＡＤＤ１に１を加算した）アドレスＡＤＤ１に変換される。
【0088】
図１１に示すように、本実施形態の記憶装置３内のチップＣＰ０～ＣＰ７において、四角はアドレスＡＤＤ１で指定されるメモリセルＭＣを表している。アドレスＡＤＤ１で指定される８個のメモリセルＭＣのうち、２個のメモリセルＭＣ（チップＣＰ０及びＣＰ２のメモリセルＭＣ）が不良セルＭＣである。このため、本実施形態の記憶装置３では、ＥＣＣ回路によって２ビットのエラーが検出される。
【0089】
このように、本実施形態の記憶装置３内のメモリセルＭＣの不良ビット数は、比較例の記憶装置内のメモリセルＭＣの不良ビット数よりも少ない。よって、本実施形態によれば、ＥＣＣ単位でのメモリセルＭＣの最大不良数を低減することができる。
【0090】
１．４ 第１変形例
第１実施形態の第１変形例に係る記憶装置について説明する。第１実施形態の第１変形例に係る記憶装置では、変換関数ｆが第１実施形態と異なる。以下の説明では、第１実施形態と異なる点を中心に説明する。
第１実施形態の第１変形例に係る記憶装置について説明する。第１実施形態の第１変形例に係る記憶装置では、変換関数ｆが第１実施形態と異なる。以下の説明では、第１実施形態と異なる点を中心に説明する。
【0091】
１．４．１ 変換関数
変換関数ｆは、例えば、変換パラメータＰＲＭに基づいて、アドレスＡＤＤで指定されるメモリセルアレイ１０のメイン領域ＭＡ内の位置を上下左右反転させる関数である。具体的には、例えば、位置の反転は、変換パラメータＰＲＭによって指定される。変換関数ｆは、変換パラメータＰＲＭに基づいて、アドレスＡＤＤで指定される位置を上下左右反転させる。これにより、アドレスＡＤＤが変換される。
変換関数ｆは、例えば、変換パラメータＰＲＭに基づいて、アドレスＡＤＤで指定されるメモリセルアレイ１０のメイン領域ＭＡ内の位置を上下左右反転させる関数である。具体的には、例えば、位置の反転は、変換パラメータＰＲＭによって指定される。変換関数ｆは、変換パラメータＰＲＭに基づいて、アドレスＡＤＤで指定される位置を上下左右反転させる。これにより、アドレスＡＤＤが変換される。
【0092】
【0093】
レジスタ１４には、例えば、変換フラグＦＬＧとして“１”が設定されている。これにより、アドレス変換は有効に設定される。レジスタ１４には、例えば、変換パラメータＰＲＭとして“１１１１１．．．１０１１１”（３０ビット）が設定されている。以下、変換パラメータＰＲＭの３０ビットをそれぞれｐ０～ｐ２９と表記する。
【0094】
演算回路４２は、例えば、３０個のＸＯＲ回路ＸＲを含む。以下、３０個のＸＯＲ回路ＸＲをそれぞれＸＯＲ回路ＸＲ０～ＸＲ２９と表記し、３０個のＸＯＲ回路ＸＲの演算結果をそれぞれｆ（ａ０，ｐ０）～ｆ（ａ２９，ｐ２９）と表記する。
【0095】
演算回路４２には、例えば、アドレスＡＤＤとして“０００００．．．０００００”（３０ビット）が入力される。演算回路４２は、アドレスＡＤＤと変換パラメータＰＲＭとを対応するビット毎にＸＯＲ演算する。ＸＯＲ演算の結果、ｆ（ａ０，ｐ０）は、ビットａ０を反転させた値となる。ｆ（ａ１，ｐ１）、ｆ（ａ２，ｐ２）、及びｆ（ａ４，ｐ４）～ｆ（ａ２９，ｐ２９）も同様である。ｆ（ａ３，ｐ３）は、ビットａ３を反転させない値となる。よって、演算回路４２の演算結果ｆ（ＡＤＤ，ＰＲＭ）は、アドレスＡＤＤと異なるアドレス（“１１１１１．．．１０１１１”（３０ビット））となる。アドレス変換回路１３は、アドレスＡＤＤ１として、ｆ（ＡＤＤ，ＰＲＭ）を出力する。
【0096】
【0097】
図１３に示すように、変換関数ｆによってアドレスＡＤＤ（“０００００．．．０００００”（３０ビット））がアドレスＡＤＤ１（“１１１１１．．．１０１１１”（３０ビット））に変換されたことにより、変換後のメモリセルＭＣは、変換前のメモリセルＭＣとは異なるメモリセルＭＣを指す。また、メイン領域ＭＡにおいて、変換後のメモリセルＭＣは、変換前のメモリセルＭＣの位置を上下左右反転させた位置にある。
【0098】
【0099】
演算回路４２には、例えば、アドレスＡＤＤとして“１００００．．．０００００”（３０ビット）が入力される。演算回路４２は、アドレスＡＤＤと変換パラメータＰＲＭとを対応するビット毎にＸＯＲ演算する。ＸＯＲ演算の結果、ｆ（ａ０，ｐ０）は、ビットａ０を反転させた値となる。ｆ（ａ１，ｐ１）、ｆ（ａ２，ｐ２）、及びｆ（ａ４，ｐ４）～ｆ（ａ２９，ｐ２９）も同様である。ｆ（ａ３，ｐ３）は、ビットａ３を反転させない値となる。よって、演算回路４２の演算結果ｆ（ＡＤＤ，ＰＲＭ）は、アドレスＡＤＤと異なるアドレス（“０１１１１．．．１０１１１”（３０ビット））となる。アドレス変換回路１３は、アドレスＡＤＤ１として、ｆ（ＡＤＤ，ＰＲＭ）を出力する。
【0100】
【0101】
図１５に示すように、変換関数ｆによってアドレスＡＤＤ（“１００００．．．０００００”（３０ビット））がアドレスＡＤＤ１（“０１１１１．．．１０１１１”（３０ビット））に変換されたことにより、変換後のメモリセルＭＣは、変換前のメモリセルＭＣとは異なるメモリセルＭＣを指す。また、メイン領域ＭＡにおいて、変換後のメモリセルＭＣは、変換前のメモリセルＭＣの位置を上下左右反転させた位置にある。
【0102】
１．４．２ 本変形例に係る効果
本変形例によれば、第１実施形態と同様の効果を奏する。
本変形例によれば、第１実施形態と同様の効果を奏する。
【0103】
１．５ 第２変形例
第１実施形態の第２変形例に係る記憶装置について説明する。第１実施形態の第２変形例に係る記憶装置では、制御部４、アドレス変換回路１３、及び変換関数ｆが第１実施形態と異なる。以下の説明では、第１実施形態と異なる点を中心に説明する。
第１実施形態の第２変形例に係る記憶装置について説明する。第１実施形態の第２変形例に係る記憶装置では、制御部４、アドレス変換回路１３、及び変換関数ｆが第１実施形態と異なる。以下の説明では、第１実施形態と異なる点を中心に説明する。
【0104】
１．５．１ 変換パラメータ
制御部４のＲＯＭ６にチップＣＰ毎に記憶されている変換パラメータＰＲＭは更に、バンクＢＫ毎に記憶される。すなわち、ＲＯＭ６には、チップＣＰ毎に変換パラメータＰＲＭ０～ＰＲＭｉが記憶されている。変換パラメータＰＲＭ０～ＰＲＭｉは、バンクＢＫ０～ＢＫｉにそれぞれ対応する。チップＣＰ毎の変換パラメータＰＲＭ０～ＰＲＭｉは、第１実施形態と同様に設定される。以下では、説明を簡単にするために、バンクＢＫの数が２個である場合、すなわちＲＯＭ６にチップＣＰ毎に変換パラメータＰＲＭ０及びＰＲＭ１が記憶されている場合を例に挙げて説明する。
制御部４のＲＯＭ６にチップＣＰ毎に記憶されている変換パラメータＰＲＭは更に、バンクＢＫ毎に記憶される。すなわち、ＲＯＭ６には、チップＣＰ毎に変換パラメータＰＲＭ０～ＰＲＭｉが記憶されている。変換パラメータＰＲＭ０～ＰＲＭｉは、バンクＢＫ０～ＢＫｉにそれぞれ対応する。チップＣＰ毎の変換パラメータＰＲＭ０～ＰＲＭｉは、第１実施形態と同様に設定される。以下では、説明を簡単にするために、バンクＢＫの数が２個である場合、すなわちＲＯＭ６にチップＣＰ毎に変換パラメータＰＲＭ０及びＰＲＭ１が記憶されている場合を例に挙げて説明する。
【0105】
１．５．２ アドレス変換回路の構成
アドレス変換回路１３の構成について、図１６を用いて説明する。図１６は、アドレス変換回路１３の構成の一例を示す回路図である。図１６は、アドレス変換回路１３とともに、入出力回路１１、レジスタ１４、及びデコード回路１５も示している。
アドレス変換回路１３の構成について、図１６を用いて説明する。図１６は、アドレス変換回路１３の構成の一例を示す回路図である。図１６は、アドレス変換回路１３とともに、入出力回路１１、レジスタ１４、及びデコード回路１５も示している。
【0106】
図１６に示すように、アドレス変換回路１３は、第１実施形態で示した構成に加えて、マルチプレクサ４３を含む。
【0107】
マルチプレクサ４３は、変換パラメータＰＲＭ０及びＰＲＭ１のいずれかを選択する回路である。マルチプレクサ４３は、入出力回路１１、レジスタ１４、及び演算回路４２に接続される。マルチプレクサ４３は、入出力回路１１からアドレスＡＤＤを受信する。マルチプレクサ４３は、レジスタ１４から変換パラメータＰＲＭ０及びＰＲＭ１を受信する。マルチプレクサ４３は、アドレスＡＤＤに基づいて、変換パラメータＰＲＭ０及びＰＲＭ１のいずれかを選択する。例えば、アドレスＡＤＤは、最上位ビットが“０”である場合、バンクＢＫ０内のアドレスであると規定され、最上位ビットが“１”である場合、バンクＢＫ１内のアドレスと規定される。
【0108】
アドレスＡＤＤの最上位ビットが“０”である場合、マルチプレクサ４３は、変換パラメータＰＲＭ０を選択する。アドレスＡＤＤの最上位ビットが“１”である場合、マルチプレクサ４３は、変換パラメータＰＲＭ１を選択する。マルチプレクサ４３は、選択した変換パラメータＰＲＭ０またはＰＲＭ１を演算回路４２に送信する。
【0109】
１．５．３ 変換関数
変換関数ｆは、例えば、変換パラメータＰＲＭｉに基づいて、バンクＢＫｉ内のアドレスＡＤＤの任意のビットの“０”と“１”を反転させる関数である。具体的には、例えば、アドレスＡＤＤの全ビットのうちの反転させるビットは、変換パラメータＰＲＭｉによって指定される。変換関数ｆは、変換パラメータＰＲＭｉを用いて、バンクＢＫｉ内のアドレスＡＤＤの指定されたビットを反転させる。これにより、バンクＢＫｉ毎にアドレスＡＤＤが変換される。
変換関数ｆは、例えば、変換パラメータＰＲＭｉに基づいて、バンクＢＫｉ内のアドレスＡＤＤの任意のビットの“０”と“１”を反転させる関数である。具体的には、例えば、アドレスＡＤＤの全ビットのうちの反転させるビットは、変換パラメータＰＲＭｉによって指定される。変換関数ｆは、変換パラメータＰＲＭｉを用いて、バンクＢＫｉ内のアドレスＡＤＤの指定されたビットを反転させる。これにより、バンクＢＫｉ毎にアドレスＡＤＤが変換される。
【0110】
【0111】
レジスタ１４には、例えば、変換フラグＦＬＧとして“１”が設定されている。これにより、アドレス変換は有効に設定される。レジスタ１４には、例えば、変換パラメータＰＲＭ０として“０１０１”（４ビット）が設定されている。レジスタ１４には、例えば、変換パラメータＰＲＭ１として“００１０”（４ビット）が設定されている。
【0112】
マルチプレクサ４３には、例えば、バンクＢＫ０内のアドレスＡＤＤとして“０００１０．．．０１００１”（３０ビット）が入力される。マルチプレクサ４３には、変換パラメータＰＲＭ０として“０１０１”（４ビット）が入力される。マルチプレクサ４３には、変換パラメータＰＲＭ１として“００１０”（４ビット）が入力される。マルチプレクサ４３は、アドレスＡＤＤに基づいて、変換パラメータＰＲＭ０を選択する。マルチプレクサ４３は、変換パラメータＰＲＭ０を演算回路４２に送信する。
【0113】
演算回路４２には、バンクＢＫ０内のアドレスＡＤＤとして“０００１０．．．０１００１”（３０ビット）が入力される。演算回路４２は、例えば、アドレスＡＤＤの下位４ビットと変換パラメータＰＲＭ０とを対応するビット毎にＸＯＲ演算する。ＸＯＲ演算の結果、ｆ（ａ０，ｐ０）は、ビットａ０を反転させた値となる。ｆ（ａ１，ｐ１）は、ビットａ１を反転させない値となる。ｆ（ａ２，ｐ２）は、ビットａ２を反転させた値となる。ｆ（ａ３，ｐ３）は、ビットａ３を反転させない値となる。よって、演算回路４２の演算結果ｆ（ＡＤＤ，ＰＲＭ）は、アドレスＡＤＤと異なるアドレス（“０００１０．．．０１１００”（３０ビット））となる。換言すると、ｆ（ＡＤＤ，ＰＲＭ）は、アドレスＡＤＤから５だけシフトさせた（アドレスＡＤＤに５を加算した）アドレスとなる。アドレス変換回路１３は、アドレスＡＤＤ１として、ｆ（ＡＤＤ，ＰＲＭ）を出力する。
【0114】
【0115】
図１８に示すように、変換関数ｆによってアドレスＡＤＤ（“０００１０．．．０１００１”（３０ビット））がアドレスＡＤＤ１（“０００１０．．．０１１００”（３０ビット））に変換されたことにより、バンクＢＫ０において、変換後のメモリセルＭＣは、変換前のメモリセルＭＣとは異なるメモリセルＭＣを指す。
【0116】
【0117】
マルチプレクサ４３には、例えば、バンクＢＫ１内のアドレスＡＤＤとして“１０１１１．．．０１１０１”（３０ビット）が入力される。マルチプレクサ４３は、アドレスＡＤＤに基づいて、変換パラメータＰＲＭ１を選択する。マルチプレクサ４３は、変換パラメータＰＲＭ１を演算回路４２に送信する。
【0118】
演算回路４２には、バンクＢＫ１内のアドレスＡＤＤとして“１０１１１．．．０１１０１”（３０ビット）が入力される。演算回路４２は、例えば、アドレスＡＤＤの下位４ビットと変換パラメータＰＲＭ１とを対応するビット毎にＸＯＲ演算する。ＸＯＲ演算の結果、ｆ（ａ０，ｐ０）は、ビットａ０を反転させない値となる。ｆ（ａ１，ｐ１）は、ビットａ１を反転させた値となる。ｆ（ａ２，ｐ２）は、ビットａ２を反転させない値となる。ｆ（ａ３，ｐ３）は、ビットａ３を反転させない値となる。よって、演算回路４２の演算結果ｆ（ＡＤＤ，ＰＲＭ）は、アドレスＡＤＤと異なるアドレス（“１０１１１．．．０１１１１”（３０ビット））となる。換言すると、ｆ（ＡＤＤ，ＰＲＭ）は、アドレスＡＤＤから２だけシフトさせた（アドレスＡＤＤに２を加算した）アドレスとなる。アドレス変換回路１３は、アドレスＡＤＤ１として、ｆ（ＡＤＤ，ＰＲＭ）を出力する。
【0119】
【0120】
図２０に示すように、変換関数ｆによってアドレスＡＤＤ（“１０１１１．．．０１１０１”（３０ビット））がアドレスＡＤＤ１（“１０１１１．．．０１１１１”（３０ビット））に変換されたことにより、バンクＢＫ１において、変換後のメモリセルＭＣは、変換前のメモリセルＭＣとは異なるメモリセルＭＣを指す。
【0121】
１．５．４ 本変形例に係る効果
本変形例によれば、第１実施形態と同様の効果を奏する。
本変形例によれば、第１実施形態と同様の効果を奏する。
【0122】
２． 第２実施形態
第２実施形態に係る記憶装置について説明する。第２実施形態に係る記憶装置では、チップＣＰの構成が第１実施形態と異なる。以下の説明では、第１実施形態と異なる点を中心に説明する。
第２実施形態に係る記憶装置について説明する。第２実施形態に係る記憶装置では、チップＣＰの構成が第１実施形態と異なる。以下の説明では、第１実施形態と異なる点を中心に説明する。
【0123】
２．１ リダンダンシ情報
制御部４のＲＯＭ６には、チップＣＰ毎にリダンダンシ情報（テーブル）ＲＤＩが記憶されている。リダンダンシ情報ＲＤＩについて、図２１を用いて説明する。図２１は、リダンダンシ情報ＲＤＩの一例を示す概念図である。
制御部４のＲＯＭ６には、チップＣＰ毎にリダンダンシ情報（テーブル）ＲＤＩが記憶されている。リダンダンシ情報ＲＤＩについて、図２１を用いて説明する。図２１は、リダンダンシ情報ＲＤＩの一例を示す概念図である。
【0124】
リダンダンシ情報ＲＤＩは、使用不可とされた不良セルＭＣのアドレスと、当該不良セルＭＣの代わりに使用可とされたリダンダンシセルＭＣｒのアドレスとを記憶する。図２１に示すように、リダンダンシ情報ＲＤＩの各エントリは、不良セルＭＣのアドレスとリダンダンシセルＭＣｒのアドレスとを含む。
【0125】
【0126】
入出力回路１１は、バス５を介して制御部４から、制御信号ＣＮＴ、コマンドＣＭＤ、アドレスＡＤＤ、データ（書込みデータ）ＤＡＴ、変換フラグＦＬＧ、及び変換パラメータＰＲＭに加えて、リダンダンシ情報ＲＤＩを受信する。入出力回路１１は、変換フラグＦＬＧ及び変換パラメータＰＲＭに加えて、リダンダンシ情報ＲＤＩをレジスタ１４に送信する。
【0127】
レジスタ１４は、入出力回路１１から変換フラグＦＬＧ及び変換パラメータＰＲＭに加えて、リダンダンシ情報ＲＤＩを受信する。
【0128】
チップＣＰは、第１実施形態で示した構成に加えて、リダンダンシ判定回路２０を含む。
【0129】
リダンダンシ判定回路２０は、アドレス変換回路１３から送信されたアドレスＡＤＤ１に対してリダンダンシ判定を行う回路である。リダンダンシ判定とは、例えば、アドレス変換回路１３で変換されたアドレスＡＤＤ１で指定されるメモリセルＭＣが不良セルＭＣであるか否かを判定する処理である。
【0130】
リダンダンシ判定回路２０は、アドレス変換回路１３からアドレスＡＤＤ１を受信する。リダンダンシ判定回路２０は、レジスタ１４からリダンダンシ情報ＲＤＩを取得する。リダンダンシ判定回路２０は、リダンダンシ情報ＲＤＩ内を探索する。リダンダンシ情報ＲＤＩ内に、アドレスＡＤＤ１が不良セルＭＣのアドレスとして存在する場合、リダンダンシ判定回路２０は、アドレスＡＤＤ１で指定されるメモリセルＭＣが不良セルＭＣであり、リダンダンシセルＭＣｒに置き換えられていると判定する。この場合、リダンダンシ判定回路２０は、リダンダンシ情報ＲＤＩ内のアドレスＡＤＤ１に対応するリダンダンシセルＭＣｒのアドレスをアドレスＡＤＤ２としてデコード回路１５に送信する。他方で、リダンダンシ情報ＲＤＩ内に、アドレスＡＤＤ１が不良セルＭＣのアドレスとして存在しない場合、リダンダンシ判定回路２０は、アドレスＡＤＤ１で指定されるメモリセルＭＣが不良セルＭＣではないと判定する。この場合、リダンダンシ判定回路２０は、アドレスＡＤＤ１をアドレスＡＤＤ２としてデコード回路１５に送信する。
【0131】
２．３ リダンダンシ判定動作
記憶装置３は、アドレス変換動作に加えて、リダンダンシ判定動作を行う。リダンダンシ判定動作は、上述したリダンダンシ判定を行う動作である。リダンダンシ判定動作は、例えば、アドレス変換動作の後に実行される。
記憶装置３は、アドレス変換動作に加えて、リダンダンシ判定動作を行う。リダンダンシ判定動作は、上述したリダンダンシ判定を行う動作である。リダンダンシ判定動作は、例えば、アドレス変換動作の後に実行される。
【0132】
リダンダンシ判定動作について、図２３を用いて説明する。図２３は、記憶装置３（チップＣＰ）のリダンダンシ判定動作の一例を示すフローチャートである。リダンダンシ判定動作は、例えば、書込み動作または読出し動作（複数のチップＣＰへのアクセス）を行う際に実行される。以下では、書込み動作を実行する場合を例に挙げて説明する。図２３では、第１実施形態で示した図１０のステップＳ１１１とＳ１１２との間にステップＳ１２１が追加されている。
【0133】
第１実施形態と同様にステップＳ１１１が実行されると、リダンダンシ判定回路２０は、リダンダンシ判定動作を実行する（Ｓ１２１）。リダンダンシ判定動作実行後、リダンダンシ判定回路２０は、リダンダンシ判定動作によって得られたアドレスＡＤＤ２をデコード回路１５に送信する。アドレスＡＤＤ２が送信された後、第１実施形態と同様に、ステップＳ１１２及びＳ１１３が実行される。なお、リダンダンシ判定動作は、読出し動作を実行する場合も同様に実行される。
【0134】
２．４ 本実施形態に係る効果
本実施形態によれば、第１実施形態と同様の効果を奏する。
本実施形態によれば、第１実施形態と同様の効果を奏する。
【0135】
また、アドレス変換動作実行後、変換後のアドレスＡＤＤ１がリダンダンシ情報ＲＤＩ内の不良セルＭＣのアドレスである可能性がある。本実施形態に係る記憶装置３は、リダンダンシ判定回路２０を含む。制御部４のＲＯＭ６には、チップＣＰ毎にリダンダンシ情報ＲＤＩが記憶されている。リダンダンシ判定回路２０は、アドレス変換回路１３で変換されたアドレスＡＤＤ１で指定されるメモリセルＭＣが不良セルＭＣであるか否かを判定する。リダンダンシ情報ＲＤＩ内に、アドレスＡＤＤ１が不良セルＭＣのアドレスとして存在する場合、リダンダンシ判定回路２０は、リダンダンシ情報ＲＤＩ内のアドレスＡＤＤ１に対応するリダンダンシセルＭＣｒのアドレスをアドレスＡＤＤ２としてデコード回路１５に送信する。他方で、リダンダンシ情報ＲＤＩ内に、アドレスＡＤＤ１が不良セルＭＣのアドレスとして存在しない場合、リダンダンシ判定回路２０は、アドレスＡＤＤ１をアドレスＡＤＤ２としてデコード回路１５に送信する。これにより、リダンダンシ情報ＲＤＩ内に不良セルＭＣとして記憶されているメモリセルＭＣへのアクセスを回避することができる。もちろん、本実施形態に係る記憶装置３に、第１実施形態の第１変形例及び第２変形例を適用することもできる。
【0136】
３． 変形例等
上記のように、実施形態に係る記憶装置は、複数の第１メモリセル(MC)と、変換関数(f)を用いてアドレス変換を行う第１回路(13)とを含む、第１メモリチップ(CP0)と、第１メモリチップ(CP0)に接続される第２回路(4)とを含む。第２回路(4)は、第１パラメータ(PRM)を第１メモリチップ(CP0)に設定する。第２回路(4)から第１メモリチップ(CP0)に第１アドレス(ADD)が送信され、第１メモリチップ(CP0)にアクセスされるとき、第１メモリチップ(CP0)において、第１アドレス(ADD)は、第１パラメータ(PRM)を用いた変換関数(f)によって第２アドレス(ADD1)に変換され、第２アドレス(ADD1)で指定される複数の第１メモリセル(MC)のうちの１つにアクセスされる。
上記のように、実施形態に係る記憶装置は、複数の第１メモリセル(MC)と、変換関数(f)を用いてアドレス変換を行う第１回路(13)とを含む、第１メモリチップ(CP0)と、第１メモリチップ(CP0)に接続される第２回路(4)とを含む。第２回路(4)は、第１パラメータ(PRM)を第１メモリチップ(CP0)に設定する。第２回路(4)から第１メモリチップ(CP0)に第１アドレス(ADD)が送信され、第１メモリチップ(CP0)にアクセスされるとき、第１メモリチップ(CP0)において、第１アドレス(ADD)は、第１パラメータ(PRM)を用いた変換関数(f)によって第２アドレス(ADD1)に変換され、第２アドレス(ADD1)で指定される複数の第１メモリセル(MC)のうちの１つにアクセスされる。
【0137】
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
【0138】
また、上記実施形態で説明したフローチャートは、その処理の順番を可能な限り入れ替えることができる。
【0139】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0140】
１…メモリシステム、２…メモリコントローラ、３…記憶装置、４…制御部、５…バス、６…ＲＯＭ、１０…メモリセルアレイ、１１…入出力回路、１２…制御回路、１３…アドレス変換回路、１４…レジスタ、１５…デコード回路、１６…ロウ選択回路、１７…カラム選択回路、１８…電圧生成回路、１９…書込み・読出し回路、２０…リダンダンシ判定回路、３１…強磁性体、３２…非磁性体、３３…強磁性体、４１…スイッチ回路、４２…演算回路、４３…マルチプレクサ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
