(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024135941
(43)【公開日】2024-10-04
(54)【発明の名称】メモリシステム
(51)【国際特許分類】
G11C 7/10 20060101AFI20240927BHJP
G11C 5/04 20060101ALI20240927BHJP
【ＦＩ】
G11C7/10 500
G11C5/04 210
【審査請求】未請求
【請求項の数】7
【出願形態】ＯＬ
(21)【出願番号】P 2023046859
(22)【出願日】2023-03-23
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001612
【氏名又は名称】弁理士法人きさらぎ国際特許事務所
(72)【発明者】
【氏名】橋口 友晴
(57)【要約】
【課題】好適に動作可能なメモリシステムを提供する。
【解決手段】第１半導体記憶装置及び第２半導体記憶装置を含む複数の半導体記憶装置を備える。各半導体記憶装置は、メモリセルアレイと、第１信号が入力される第１パッドと、第２信号が入力される第２パッドと、前記第２パッドに接続された第１入力回路と、を備える。第１モードにおいては、データを、前記第１パッドを介して出力し、コマンドセットを、前記第１パッドを介して入力する。第２モードにおいては、データを、前記第１パッドを介して出力すると同時に、前記コマンドセットを、前記第２パッドを介して入力する。前記第１半導体記憶装置は、前記第２モードにおいて、第１コマンドセットと、これに続く第２コマンドセットとを、前記第１入力回路を介して入力する。前記第２半導体記憶装置は、前記第２モードにおいて、前記第１コマンドセットの入力後、前記第２コマンドセットの入力の前に、前記入力回路を非アクティブ状態にする。
【選択図】図１１
【解決手段】第１半導体記憶装置及び第２半導体記憶装置を含む複数の半導体記憶装置を備える。各半導体記憶装置は、メモリセルアレイと、第１信号が入力される第１パッドと、第２信号が入力される第２パッドと、前記第２パッドに接続された第１入力回路と、を備える。第１モードにおいては、データを、前記第１パッドを介して出力し、コマンドセットを、前記第１パッドを介して入力する。第２モードにおいては、データを、前記第１パッドを介して出力すると同時に、前記コマンドセットを、前記第２パッドを介して入力する。前記第１半導体記憶装置は、前記第２モードにおいて、第１コマンドセットと、これに続く第２コマンドセットとを、前記第１入力回路を介して入力する。前記第２半導体記憶装置は、前記第２モードにおいて、前記第１コマンドセットの入力後、前記第２コマンドセットの入力の前に、前記入力回路を非アクティブ状態にする。
【選択図】図１１
【特許請求の範囲】
【請求項1】
第１半導体記憶装置及び第２半導体記憶装置を含む複数の半導体記憶装置、
を備え、
前記各半導体記憶装置は、
メモリセルアレイと、
第１信号が入力される第１パッドと、
第２信号が入力される第２パッドと、
前記第２パッドに接続された第１入力回路と、
を備え、
第１モードにおいては、データを、前記第１パッドを介して出力し、コマンドセットを、前記第１パッドを介して入力し、
第２モードにおいては、データを、前記第１パッドを介して出力すると同時に、前記コマンドセットを、前記第２パッドを介して入力し、
前記第１半導体記憶装置は、前記第２モードにおいて、第１コマンドセットと、これに続く第２コマンドセットとを、前記第１入力回路を介して入力し、
前記第２半導体記憶装置は、前記第２モードにおいて、前記第１コマンドセットの入力後、前記第２コマンドセットの入力の前に、前記入力回路を非アクティブ状態にする
メモリシステム。
を備え、
前記各半導体記憶装置は、
メモリセルアレイと、
第１信号が入力される第１パッドと、
第２信号が入力される第２パッドと、
前記第２パッドに接続された第１入力回路と、
を備え、
第１モードにおいては、データを、前記第１パッドを介して出力し、コマンドセットを、前記第１パッドを介して入力し、
第２モードにおいては、データを、前記第１パッドを介して出力すると同時に、前記コマンドセットを、前記第２パッドを介して入力し、
前記第１半導体記憶装置は、前記第２モードにおいて、第１コマンドセットと、これに続く第２コマンドセットとを、前記第１入力回路を介して入力し、
前記第２半導体記憶装置は、前記第２モードにおいて、前記第１コマンドセットの入力後、前記第２コマンドセットの入力の前に、前記入力回路を非アクティブ状態にする
メモリシステム。
【請求項2】
前記第１コマンドセットは、前記複数の半導体記憶装置のうち、前記第２コマンドセットにより動作する半導体記憶装置が、前記第１半導体記憶装置であることを示すコマンドセットである
請求項１記載のメモリシステム。
請求項１記載のメモリシステム。
【請求項3】
第３信号が入力される第３パッドと、
第４信号が入力される第４パッドと、
前記第３パッドに接続された第２入力回路と、
前記第４パッドに接続された第３入力回路と、
を備え、
前記第２モードにおいては、データを、前記第１パッドを介して出力すると同時に、前記コマンドセットを、前記第４パッドに入力される前記第４信号に従って前記第２パッド及び前記第３パッドを介して入力し、
前記第１半導体記憶装置は、前記第２モードにおいて、前記第１コマンドセットと、これに続く前記第２コマンドセットとを、前記第１入力回路及び前記第２入力回路を介して入力し、前記第４信号を、前記第３入力回路を介して入力し、
前記第２半導体記憶装置は、前記第２モードにおいて、前記第１コマンドセットの入力後、前記第２コマンドセットの入力の前に、前記第１入力回路、前記第２入力回路及び前記第３入力回路を非アクティブ状態にする
請求項１記載のメモリシステム。
第４信号が入力される第４パッドと、
前記第３パッドに接続された第２入力回路と、
前記第４パッドに接続された第３入力回路と、
を備え、
前記第２モードにおいては、データを、前記第１パッドを介して出力すると同時に、前記コマンドセットを、前記第４パッドに入力される前記第４信号に従って前記第２パッド及び前記第３パッドを介して入力し、
前記第１半導体記憶装置は、前記第２モードにおいて、前記第１コマンドセットと、これに続く前記第２コマンドセットとを、前記第１入力回路及び前記第２入力回路を介して入力し、前記第４信号を、前記第３入力回路を介して入力し、
前記第２半導体記憶装置は、前記第２モードにおいて、前記第１コマンドセットの入力後、前記第２コマンドセットの入力の前に、前記第１入力回路、前記第２入力回路及び前記第３入力回路を非アクティブ状態にする
請求項１記載のメモリシステム。
【請求項4】
第５信号が入力される第５パッド（／ＣＥ）を備え、
前記第２半導体記憶装置は、前記第５パッドから入力される第５信号に基づいて、前記非アクティブ状態の前記第１入力回路、前記第２入力回路及び前記第３入力回路を、アクティブ状態にする
請求項３記載のメモリシステム。
前記第２半導体記憶装置は、前記第５パッドから入力される第５信号に基づいて、前記非アクティブ状態の前記第１入力回路、前記第２入力回路及び前記第３入力回路を、アクティブ状態にする
請求項３記載のメモリシステム。
【請求項5】
前記第２パッドに接続された第４入力回路と、
前記第３パッドに接続された第５入力回路と、
前記第４パッドに接続された第６入力回路と、
を備え、
前記第４入力回路、前記第５入力回路及び前記第６入力回路は、前記第１モードにおいて使用され、
前記第１入力回路、前記第２入力回路及び前記第３入力回路は、前記第２モードにおいて使用される
請求項３記載のメモリシステム。
前記第３パッドに接続された第５入力回路と、
前記第４パッドに接続された第６入力回路と、
を備え、
前記第４入力回路、前記第５入力回路及び前記第６入力回路は、前記第１モードにおいて使用され、
前記第１入力回路、前記第２入力回路及び前記第３入力回路は、前記第２モードにおいて使用される
請求項３記載のメモリシステム。
【請求項6】
前記第１半導体記憶装置は、前記第１モードにおいて、第３コマンドセットと、これに続く前記第４コマンドセットとを、前記第１パッドを介して入力し、前記第２信号、前記第３信号及び前記第４信号を、前記第４入力回路、第５入力回路及び前記第６入力回路をそれぞれ介して入力し、
前記第２半導体記憶装置は、前記第１モードにおいて、前記第４コマンドセットの入力後、前記第５コマンドセットの入力の前に、前記第４入力回路、前記第５入力回路及び前記第６入力回路を非アクティブ状態にする
請求項５記載のメモリシステム。
前記第２半導体記憶装置は、前記第１モードにおいて、前記第４コマンドセットの入力後、前記第５コマンドセットの入力の前に、前記第４入力回路、前記第５入力回路及び前記第６入力回路を非アクティブ状態にする
請求項５記載のメモリシステム。
【請求項7】
前記第３コマンドセットは、前記複数の半導体記憶装置のうち、前記第４コマンドセットにより動作する半導体記憶装置が、前記第１半導体記憶装置であることを示すコマンドである
請求項６記載のメモリシステム。
請求項６記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、メモリシステムに関する。
【背景技術】
【0002】
複数の半導体記憶装置と、制御装置と、を有するメモリシステムが知られている。半導体記憶装置は、複数のメモリセルトランジスタが直列に接続されたストリングを含むメモリセルアレイを備える。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２２－１５４３２３号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
好適に動作可能なメモリシステムを提供する。
【課題を解決するための手段】
【0005】
一の実施形態に係るメモリシステムは、第１半導体記憶装置及び第２半導体記憶装置を含む複数の半導体記憶装置を備える。各半導体記憶装置は、メモリセルアレイと、第１信号が入力される第１パッドと、第２信号が入力される第２パッドと、前記第２パッドに接続された第１入力回路と、を備える。第１モードにおいては、データを、前記第１パッドを介して出力し、コマンドセットを、前記第１パッドを介して入力する。第２モードにおいては、データを、前記第１パッドを介して出力すると同時に、前記コマンドセットを、前記第２パッドを介して入力する。前記第１半導体記憶装置は、前記第２モードにおいて、第１コマンドセットと、これに続く第２コマンドセットとを、前記第１入力回路を介して入力する。前記第２半導体記憶装置は、前記第２モードにおいて、前記第１コマンドセットの入力後、前記第２コマンドセットの入力の前に、前記入力回路を非アクティブ状態にする。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係るメモリシステムの構成を示す模式的なブロック図である。
【図2】同メモリシステムの構成例を示す模式的な側面図である。
【図3】同メモリシステムの構成例を示す模式的な平面図である。
【図4】同メモリシステムのメモリダイの構成を示す模式的なブロック図である。
【図5】同メモリダイの一部の構成を示す模式的な回路図である。
【図6】同メモリダイの一部の構成を示す模式的な斜視図である。
【図7】同メモリダイの一部の構成を示す模式的な回路図である。
【図8】同メモリダイの一部の構成を示す模式的な回路図である。
【図9】同メモリダイのへの信号入力方法について説明するための模式的な図である。
【図10】同メモリダイのへの信号入力方法について説明するための模式的な図である。
【図11】同メモリダイの一部の構成を示す模式的な回路図である。
【図12】同メモリダイの動作について説明するための模式的な波形図である。
【図13】同メモリダイの動作について説明するための模式的なタイミング図である。
【図14】同メモリダイの動作について説明するための模式的な波形図である。
【図15】同メモリダイの動作について説明するための模式的な表である。
【図16】同メモリダイの動作について説明するための模式的な波形図である。
【図17】同メモリダイの動作について説明するための模式的な波形図である。
【図18】同メモリダイの動作について説明するための模式的なタイミング図である。
【図19】比較例のメモリダイの動作と消費電流について説明するための模式的なタイミング図である。
【図20】第１実施形態のメモリダイの動作について説明するための模式的なタイミング図である。
【図21】同メモリダイの動作と消費電流について説明するための模式的なタイミング図である。
【図22】第２実施形態のメモリダイの一部の構成を示す模式的な回路図である。
【発明を実施するための形態】
【0007】
以下、実施形態に係るメモリシステムを、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
【0008】
また、本明細書において「メモリシステム」と言った場合には、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【0009】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【0010】
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
【0011】
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
【0012】
また、本明細書において、構成、部材等について、所定方向の「幅」等と言った場合には、ＳＥＭ（Scanning Electron Microscopy）やＴＥＭ（Transmission Electron Microscopy）等によって観察された断面等における「幅」等を意味することがある。
【0013】
【0014】
メモリシステム１０は、ホストコンピュータ２０から送信された信号に応じて、ユーザデータの読み出し、書き込み、消去等を行う。メモリシステム１０は、例えば、メモリカード、ＳＳＤ又はその他のユーザデータを記憶可能なシステムである。メモリシステム１０は、ユーザデータを記憶する複数のメモリダイＭＤと、これら複数のメモリダイＭＤ及びホストコンピュータ２０に接続されるコントローラダイＣＤと、を備える。コントローラダイＣＤは、例えば、プロセッサ、ＲＡＭ等を備え、論理アドレスと物理アドレスの変換、ビット誤り検出／訂正、ガベージコレクション（コンパクション）、ウェアレベリング等の処理を行う。
【0015】
【0016】
図２に示す様に、本実施形態に係るメモリシステム１０は、実装基板ＭＳＢと、実装基板ＭＳＢに積層された複数のメモリダイＭＤと、メモリダイＭＤに積層されたコントローラダイＣＤと、を備える。実装基板ＭＳＢの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられ、その他の一部の領域は接着剤等を介してメモリダイＭＤの下面に接着されている。メモリダイＭＤの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられ、その他の領域は接着剤等を介して他のメモリダイＭＤ又はコントローラダイＣＤの下面に接着されている。コントローラダイＣＤの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられている。
【0017】
図３に示す様に、実装基板ＭＳＢ、複数のメモリダイＭＤ、及び、コントローラダイＣＤは、それぞれ、Ｘ方向に並ぶ複数のパッド電極Ｐを備えている。実装基板ＭＳＢ、複数のメモリダイＭＤ、及び、コントローラダイＣＤに設けられた複数のパッド電極Ｐは、それぞれ、ボンディングワイヤＢを介してお互いに接続されている。
【0018】
尚、図２及び図３に示した構成は例示に過ぎず、具体的な構成は適宜調整可能である。例えば、図２及び図３に示す例では、複数のメモリダイＭＤ上にコントローラダイＣＤが積層され、これらの構成がボンディングワイヤＢによって接続されている。この様な構成では、複数のメモリダイＭＤ及びコントローラダイＣＤが一つのパッケージ内に含まれる。しかしながら、コントローラダイＣＤは、メモリダイＭＤとは別のパッケージに含まれていても良い。また、複数のメモリダイＭＤ及びコントローラダイＣＤは、ボンディングワイヤＢではなく、貫通電極等を介してお互いに接続されていても良い。
【0019】
［メモリダイＭＤの構成］
図４は、実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。図５は、メモリダイＭＤの一部の構成を示す模式的な回路図である。図６は、メモリダイＭＤの一部の構成を示す模式的な斜視図である。図７及び図８は、メモリダイＭＤの一部の構成を示す模式的な回路図である。説明の都合上、図４～図８では一部の構成を省略する。
図４は、実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。図５は、メモリダイＭＤの一部の構成を示す模式的な回路図である。図６は、メモリダイＭＤの一部の構成を示す模式的な斜視図である。図７及び図８は、メモリダイＭＤの一部の構成を示す模式的な回路図である。説明の都合上、図４～図８では一部の構成を省略する。
【0020】
尚、図４には、複数の制御端子等を図示している。これら複数の制御端子は、ハイアクティブ信号（正論理信号）に対応する制御端子として表される場合と、ローアクティブ信号（負論理信号）に対応する制御端子として表される場合と、ハイアクティブ信号及びローアクティブ信号の双方に対応する制御端子として表される場合と、がある。図４において、ローアクティブ信号に対応する制御端子の符号は、オーバーライン（上線）を含んでいる。本明細書において、ローアクティブ信号に対応する制御端子の符号は、スラッシュ（“／”）を含んでいる。尚、図４の記載は例示であり、具体的な態様は適宜調整可能である。例えば、一部又は全部のハイアクティブ信号をローアクティブ信号としたり、一部又は全部のローアクティブ信号をハイアクティブ信号としたりすることも可能である。
【0021】
また、図４に示す複数の制御端子の横には、入出力方向を示す矢印を図示している。図４において、左から右への矢印が付された制御端子は、コントローラダイＣＤからメモリダイＭＤへの、データ又はその他の信号の入力に使用可能である。図４において、右から左への矢印が付された制御端子は、メモリダイＭＤからコントローラダイＣＤへの、データ又はその他の信号の出力に使用可能である。図４において、左右双方向の矢印が付された制御端子は、コントローラダイＣＤからメモリダイＭＤへの、データ又はその他の信号の入力、及び、メモリダイＭＤからコントローラダイＣＤへの、データ又はその他の信号の出力の、双方に使用可能である。
【0022】
図４に示す様に、メモリダイＭＤは、ユーザデータを記憶するメモリセルアレイＭＣＡ０，ＭＣＡ１と、メモリセルアレイＭＣＡ０，ＭＣＡ１に接続された周辺回路ＰＣと、を備える。尚、以下の説明においては、メモリセルアレイＭＣＡ０，ＭＣＡ１を、メモリセルアレイＭＣＡと呼ぶ場合がある。また、メモリセルアレイＭＣＡ０，ＭＣＡ１を、プレーンＰＬＮ０，ＰＬＮ１と呼ぶ場合がある。
【0023】
［メモリセルアレイＭＣＡの構成］
メモリセルアレイＭＣＡは、図５に示す様に、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
メモリセルアレイＭＣＡは、図５に示す様に、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
【0024】
メモリストリングＭＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続されたドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ（メモリセルトランジスタ）、ソース側選択トランジスタＳＴＳ、及び、ソース側選択トランジスタＳＴＳｂを備える。以下、ドレイン側選択トランジスタＳＴＤ、ソース側選択トランジスタＳＴＳ、及び、ソース側選択トランジスタＳＴＳｂを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）と呼ぶ事がある。
【0025】
メモリセルＭＣは、半導体層、ゲート絶縁膜、及びゲート電極を備える電界効果型のトランジスタである。半導体層は、チャネル領域として機能する。ゲート絶縁膜は、電荷蓄積膜を含む。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのユーザデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
【0026】
選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）は、半導体層、ゲート絶縁膜、及びゲート電極を備える電界効果型のトランジスタである。半導体層は、チャネル領域として機能する。選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）が接続される。ドレイン側選択ゲート線ＳＧＤは、ストリングユニットＳＵに対応して設けられ、１のストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。ソース側選択ゲート線ＳＧＳは、メモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。ソース側選択ゲート線ＳＧＳｂは、メモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
【0027】
メモリセルアレイＭＣＡは、例えば図６に示す様に、半導体基板１００の上方に設けられている。尚、図６の例では、半導体基板１００とメモリセルアレイＭＣＡとの間に、周辺回路ＰＣを構成する複数のトランジスタＴｒが設けられている。
【0028】
メモリセルアレイＭＣＡは、Ｙ方向に並ぶ複数のメモリブロックＢＬＫを備える。また、Ｙ方向において隣り合う２つのメモリブロックＢＬＫの間には、酸化シリコン（ＳｉＯ２）等のブロック間絶縁層ＳＴが設けられる。
【0029】
メモリブロックＢＬＫは、例えば図６に示す様に、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体柱１２０と、複数の導電層１１０及び複数の半導体柱１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、を備える。
【0030】
導電層１１０は、Ｘ方向に延伸する略板状の導電層である。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
【0031】
また、複数の導電層１１０のうち、最下層に位置する２以上の導電層１１０は、ソース側選択ゲート線ＳＧＳ，ＳＧＳｂ（図５）及びこれに接続された複数のソース側選択トランジスタＳＴＳ，ＳＴＳｂのゲート電極として機能する。これら複数の導電層１１０は、メモリブロックＢＬＫ毎に電気的に独立している。
【0032】
また、これよりも上方に位置する複数の導電層１１０は、ワード線ＷＬ（図５）及びこれに接続された複数のメモリセルＭＣ（図５）のゲート電極として機能する。これら複数の導電層１１０は、それぞれ、メモリブロックＢＬＫ毎に電気的に独立している。
【0033】
また、これよりも上方に位置する一又は複数の導電層１１０は、ドレイン側選択ゲート線ＳＧＤ及びこれに接続された複数のドレイン側選択トランジスタＳＴＤ（図５）のゲート電極として機能する。これら複数の導電層１１０は、その他の導電層１１０よりもＹ方向の幅が小さい。
【0034】
導電層１１０の下方には、半導体層１１２が設けられている。半導体層１１２は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。また、半導体層１１２及び導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
【0035】
半導体層１１２は、ソース線ＳＬ（図５）として機能する。ソース線ＳＬは、例えば、メモリセルアレイＭＣＡに含まれる全てのメモリブロックＢＬＫについて共通に設けられている。
【0036】
半導体柱１２０は、例えば図６に示す様に、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体柱１２０は、１つのメモリストリングＭＳ（図５）に含まれる複数のメモリセルＭＣ及び選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）のチャネル領域として機能する。半導体柱１２０は、例えば、多結晶シリコン（Ｓｉ）等の半導体層である。半導体柱１２０は、例えば図６に示す様に、略有底円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１２５が設けられている。また、半導体柱１２０の外周面は、それぞれ導電層１１０によって囲まれており、導電層１１０と対向している。
【0037】
半導体柱１２０の上端部には、リン（Ｐ）等のＮ型の不純物を含む不純物領域１２１が設けられている。不純物領域１２１は、コンタクトＣｈ及びコンタクトＣｂを介してビット線ＢＬに接続される。
【0038】
ゲート絶縁膜１３０は、半導体柱１２０の外周面を覆う略有底円筒状の形状を有する。ゲート絶縁膜１３０は、例えば、半導体柱１２０及び導電層１１０の間に積層されたトンネル絶縁膜、電荷蓄積膜及びブロック絶縁膜を備える。トンネル絶縁膜及びブロック絶縁膜は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜である。電荷蓄積膜は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の電荷を蓄積可能な膜である。トンネル絶縁膜、電荷蓄積膜、及び、ブロック絶縁膜は略円筒状の形状を有し、半導体柱１２０と半導体層１１２との接触部を除く半導体柱１２０の外周面に沿ってＺ方向に延伸する。
【0039】
尚、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
【0040】
複数の導電層１１０のＸ方向における端部には、複数のコンタクトＣＣが設けられている。複数の導電層１１０は、これら複数のコンタクトＣＣを介して周辺回路ＰＣに接続されている。図６に示す様に、これら複数のコンタクトＣＣはＺ方向に延伸し、下端において導電層１１０と接続されている。コンタクトＣＣは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
【0041】
［周辺回路ＰＣの構成］
周辺回路ＰＣは、例えば図４に示す様に、メモリセルアレイＭＣＡ０，ＭＣＡ１にそれぞれ接続されたロウデコーダＲＤ０，ＲＤ１と、センスアンプＳＡ０，ＳＡ１と、を備える。また、周辺回路ＰＣは、電圧生成回路ＶＧと、シーケンサＳＱＣと、を備える。また、周辺回路ＰＣは、入出力制御回路Ｉ／Ｏと、論理回路ＣＴＲと、アドレスレジスタＡＤＲと、コマンドレジスタＣＭＲと、ステータスレジスタＳＴＲと、データ出力タイミング調整部ＴＣＴと、を備える。尚、以下の説明においては、ロウデコーダＲＤ０，ＲＤ１を、ロウデコーダＲＤと呼び、センスアンプＳＡ０，ＳＡ１を、センスアンプＳＡと呼ぶ場合がある。
周辺回路ＰＣは、例えば図４に示す様に、メモリセルアレイＭＣＡ０，ＭＣＡ１にそれぞれ接続されたロウデコーダＲＤ０，ＲＤ１と、センスアンプＳＡ０，ＳＡ１と、を備える。また、周辺回路ＰＣは、電圧生成回路ＶＧと、シーケンサＳＱＣと、を備える。また、周辺回路ＰＣは、入出力制御回路Ｉ／Ｏと、論理回路ＣＴＲと、アドレスレジスタＡＤＲと、コマンドレジスタＣＭＲと、ステータスレジスタＳＴＲと、データ出力タイミング調整部ＴＣＴと、を備える。尚、以下の説明においては、ロウデコーダＲＤ０，ＲＤ１を、ロウデコーダＲＤと呼び、センスアンプＳＡ０，ＳＡ１を、センスアンプＳＡと呼ぶ場合がある。
【0042】
［ロウデコーダＲＤの構成］
ロウデコーダＲＤ（図４）は、例えば図５に示す様に、アドレスデータＡｄｄ（図４）をデコードするアドレスデコーダ２２と、アドレスデコーダ２２の出力信号に応じてメモリセルアレイＭＣＡに動作電圧を転送するブロック選択回路２３及び電圧選択回路２４と、を備える。
ロウデコーダＲＤ（図４）は、例えば図５に示す様に、アドレスデータＡｄｄ（図４）をデコードするアドレスデコーダ２２と、アドレスデコーダ２２の出力信号に応じてメモリセルアレイＭＣＡに動作電圧を転送するブロック選択回路２３及び電圧選択回路２４と、を備える。
【0043】
アドレスデコーダ２２は、例えば図５に示す様に、複数のブロック選択線ＢＬＫＳＥＬ及び複数の電圧選択線３３を備える。アドレスデコーダ２２は、例えば、シーケンサＳＱＣからの制御信号に従ってアドレスレジスタＡＤＲ（図４）のロウアドレスＲＡを順次参照し、このロウアドレスＲＡをデコードして、ロウアドレスＲＡに対応する所定のブロック選択トランジスタ３５及び電圧選択トランジスタ３７をＯＮ状態とし、それ以外のブロック選択トランジスタ３５及び電圧選択トランジスタ３７をＯＦＦ状態とする。例えば、所定のブロック選択線ＢＬＫＳＥＬ及び電圧選択線３３の電圧を“Ｈ”状態とし、それ以外の電圧を“Ｌ”状態とする。尚、Ｎチャネル型でなくＰチャネル型のトランジスタを用いる場合には、これらの配線に逆の電圧を印加する。
【0044】
尚、図示の例において、アドレスデコーダ２２には、１つのメモリブロックＢＬＫについて１つずつブロック選択線ＢＬＫＳＥＬが設けられている。しかしながら、この構成は適宜変更可能である。例えば、２以上のメモリブロックＢＬＫについて１つずつブロック選択線ＢＬＫＳＥＬを備えていても良い。
【0045】
ブロック選択回路２３は、例えば図５に示す様に、メモリブロックＢＬＫに対応する複数のブロック選択部３４を備える。これら複数のブロック選択部３４は、それぞれ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に対応する複数のブロック選択トランジスタ３５を備える。ブロック選択トランジスタ３５は、例えば、電界効果型の耐圧トランジスタである。ブロック選択トランジスタ３５のドレイン電極は、それぞれ、対応するワード線ＷＬ又は選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に電気的に接続される。ソース電極は、それぞれ、配線ＣＧ及び電圧選択回路２４を介して電圧供給線３１に電気的に接続される。ゲート電極は、対応するブロック選択線ＢＬＫＳＥＬに共通に接続される。
【0046】
尚、ブロック選択回路２３は、図示しない複数のトランジスタを更に備える。これら複数のトランジスタは、選択ゲート線（ＳＧＤ，ＳＧＳ，ＳＧＳｂ）及び接地電圧ＶＳＳが供給される電圧供給線の間に接続された電界効果型の耐圧トランジスタである。これら複数のトランジスタは、非選択のメモリブロックＢＬＫに含まれる選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に接地電圧ＶＳＳを供給する。尚、非選択のメモリブロックＢＬＫに含まれる複数のワード線ＷＬは、フローティング状態となる。
【0047】
電圧選択回路２４は、例えば図５に示す様に、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に対応する複数の電圧選択部３６を備える。これら複数の電圧選択部３６は、それぞれ、複数の電圧選択トランジスタ３７を備える。電圧選択トランジスタ３７は、例えば、電界効果型の耐圧トランジスタである。電圧選択トランジスタ３７のドレイン端子は、それぞれ、配線ＣＧ及びブロック選択回路２３を介して、対応するワード線ＷＬ又は選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に電気的に接続される。ソース端子は、それぞれ、対応する電圧供給線３１に電気的に接続される。ゲート電極は、それぞれ、対応する電圧選択線３３に接続される。
【0048】
［センスアンプＳＡの構成］
センスアンプＳＡ０，ＳＡ１（図４）は、それぞれセンスアンプモジュールＳＡＭ０，ＳＡＭ１と、キャッシュメモリＣＭ０，ＣＭ１と、を備える。キャッシュメモリＣＭ０，ＣＭ１は、それぞれラッチ回路ＸＤＬ０，ＸＤＬ１を備える。
センスアンプＳＡ０，ＳＡ１（図４）は、それぞれセンスアンプモジュールＳＡＭ０，ＳＡＭ１と、キャッシュメモリＣＭ０，ＣＭ１と、を備える。キャッシュメモリＣＭ０，ＣＭ１は、それぞれラッチ回路ＸＤＬ０，ＸＤＬ１を備える。
【0049】
尚、以下の説明においては、センスアンプモジュールＳＡＭ０，ＳＡＭ１を、センスアンプモジュールＳＡＭと呼び、キャッシュメモリＣＭ０，ＣＭ１を、キャッシュメモリＣＭと呼び、ラッチ回路ＸＤＬ０，ＸＤＬ１を、ラッチ回路ＸＤＬと呼ぶ場合がある。
【0050】
センスアンプモジュールＳＡＭは、例えば、複数のビット線ＢＬにそれぞれ対応するセンス回路と、センス回路に接続された複数のラッチ回路等と、を備える。
【0051】
キャッシュメモリＣＭは、複数のラッチ回路ＸＤＬを備える。複数のラッチ回路ＸＤＬは、それぞれセンスアンプモジュールＳＡＭ内のラッチ回路に接続される。ラッチ回路ＸＤＬには、例えば、メモリセルＭＣに書き込まれるユーザデータＤａｔ又はメモリセルＭＣから読み出されたユーザデータＤａｔが格納される。
【0052】
キャッシュメモリＣＭには、例えば図７に示す様に、カラムデコーダＣＯＬＤが接続される。カラムデコーダＣＯＬＤは、アドレスレジスタＡＤＲ（図４）に格納されたカラムアドレスＣＡをデコードし、カラムアドレスＣＡに対応するラッチ回路ＸＤＬを選択する。
【0053】
尚、これら複数のラッチ回路ＸＤＬに含まれるユーザデータＤａｔは、書き込み動作の際に、センスアンプモジュールＳＡＭ内のラッチ回路に順次転送される。また、センスアンプモジュールＳＡＭ内のラッチ回路に含まれるユーザデータＤａｔは、読み出し動作の際に、ラッチ回路ＸＤＬに順次転送される。また、ラッチ回路ＸＤＬに含まれるユーザデータＤａｔは、データアウト動作の際に、カラムデコーダＣＯＬＤ及びマルチプレクサＭＰＸを介して、入出力制御回路Ｉ／Ｏに順次転送される。
【0054】
［電圧生成回路ＶＧの構成］
電圧生成回路ＶＧ（図４）は、例えば図５に示す様に、複数の電圧供給線３１に接続されている。電圧生成回路ＶＧは、例えば、レギュレータ等の降圧回路及びチャージポンプ回路３２等の昇圧回路を含む。これら降圧回路及び昇圧回路は、それぞれ、電源電圧ＶＣＣ及び接地電圧ＶＳＳ（図４）が供給される電圧供給線に接続されている。これらの電圧供給線は、例えば、図２、図３を参照して説明したパッド電極Ｐに接続されている。電圧生成回路ＶＧは、例えば、シーケンサＳＱＣからの制御信号に従って、メモリセルアレイＭＣＡに対する読み出し動作、書き込み動作及び消去動作に際してビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に印加される複数通りの動作電圧を生成し、複数の電圧供給線３１に同時に出力する。電圧供給線３１から出力される動作電圧は、シーケンサＳＱＣからの制御信号に従って適宜調整される。
電圧生成回路ＶＧ（図４）は、例えば図５に示す様に、複数の電圧供給線３１に接続されている。電圧生成回路ＶＧは、例えば、レギュレータ等の降圧回路及びチャージポンプ回路３２等の昇圧回路を含む。これら降圧回路及び昇圧回路は、それぞれ、電源電圧ＶＣＣ及び接地電圧ＶＳＳ（図４）が供給される電圧供給線に接続されている。これらの電圧供給線は、例えば、図２、図３を参照して説明したパッド電極Ｐに接続されている。電圧生成回路ＶＧは、例えば、シーケンサＳＱＣからの制御信号に従って、メモリセルアレイＭＣＡに対する読み出し動作、書き込み動作及び消去動作に際してビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に印加される複数通りの動作電圧を生成し、複数の電圧供給線３１に同時に出力する。電圧供給線３１から出力される動作電圧は、シーケンサＳＱＣからの制御信号に従って適宜調整される。
【0055】
［シーケンサＳＱＣの構成］
シーケンサＳＱＣ（図４）は、コマンドレジスタＣＭＲに格納されたコマンドデータＣｍｄに従い、ロウデコーダＲＤ０，ＲＤ１、センスアンプモジュールＳＡＭ０，ＳＡＭ１、及び、電圧生成回路ＶＧに内部制御号を出力する。また、シーケンサＳＱＣは、メモリダイＭＤの状態を示すステータスデータＳｔｔを、適宜ステータスレジスタＳＴＲに出力する。
シーケンサＳＱＣ（図４）は、コマンドレジスタＣＭＲに格納されたコマンドデータＣｍｄに従い、ロウデコーダＲＤ０，ＲＤ１、センスアンプモジュールＳＡＭ０，ＳＡＭ１、及び、電圧生成回路ＶＧに内部制御号を出力する。また、シーケンサＳＱＣは、メモリダイＭＤの状態を示すステータスデータＳｔｔを、適宜ステータスレジスタＳＴＲに出力する。
【0056】
また、シーケンサＳＱＣは、レディ／ビジー信号を生成し、端子ＲＹ／／ＢＹに出力する。端子ＲＹ／／ＢＹは、例えば、読出動作、書込動作、消去動作等、メモリセルアレイＭＣＡに対して電圧を供給する動作の実行中に“Ｌ”状態となり、それ以外の場合には“Ｈ”状態となる。尚、後述するデータアウト動作、ステータスリード等、メモリセルアレイＭＣＡに対して電圧を供給しない動作を実行しても、端子ＲＹ／／ＢＹは“Ｌ”状態にはならない。端子ＲＹ／／ＢＹが“Ｌ”状態の期間（ビジー期間）では、メモリダイＭＤへのアクセスが基本的には禁止される。また、端子ＲＹ／／ＢＹが“Ｈ”状態の期間（レディ期間）においては、メモリダイＭＤへのアクセスが許可される。尚、端子ＲＹ／／ＢＹは、例えば、図２、図３を参照して説明したパッド電極Ｐによって実現される。
【0057】
また、シーケンサＳＱＣは、フィーチャレジスタＦＲを備える。フィーチャレジスタＦＲは、後述する動作モードＭＯＤＥａ及び動作モードＭＯＤＥｂのうち、いずれのモードで動作しているかを示す値を保持するレジスタである。
【0058】
［アドレスレジスタＡＤＲの構成］
アドレスレジスタＡＤＲは、図４に示す様に、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏから入力されたアドレスデータＡｄｄを格納する。アドレスレジスタＡＤＲは、例えば、８ビットのレジスタ列を、複数備える。レジスタ列は、例えば、読み出し動作、書き込み動作又は消去動作等の内部動作が実行される際、実行中の内部動作に対応するアドレスデータＡｄｄを保持する。
アドレスレジスタＡＤＲは、図４に示す様に、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏから入力されたアドレスデータＡｄｄを格納する。アドレスレジスタＡＤＲは、例えば、８ビットのレジスタ列を、複数備える。レジスタ列は、例えば、読み出し動作、書き込み動作又は消去動作等の内部動作が実行される際、実行中の内部動作に対応するアドレスデータＡｄｄを保持する。
【0059】
尚、アドレスデータＡｄｄは、例えば、カラムアドレスＣＡ（図４）及びロウアドレスＲＡ（図４）を含む。ロウアドレスＲＡは、例えば、メモリブロックＢＬＫ（図５）を特定するブロックアドレスと、ストリングユニットＳＵ及びワード線ＷＬを特定するページアドレスと、メモリセルアレイＭＣＡ（プレーン）を特定するプレーンアドレスと、メモリダイＭＤを特定するチップアドレスと、を含む。
【0060】
［コマンドレジスタＣＭＲの構成］
コマンドレジスタＣＭＲは、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏから入力されたコマンドデータＣｍｄを格納する。コマンドレジスタＣＭＲは、例えば、８ビットのレジスタ列を、少なくとも１セット備える。コマンドレジスタＣＭＲにコマンドデータＣｍｄが格納されると、シーケンサＳＱＣに制御信号が送信される。
コマンドレジスタＣＭＲは、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏから入力されたコマンドデータＣｍｄを格納する。コマンドレジスタＣＭＲは、例えば、８ビットのレジスタ列を、少なくとも１セット備える。コマンドレジスタＣＭＲにコマンドデータＣｍｄが格納されると、シーケンサＳＱＣに制御信号が送信される。
【0061】
［ステータスレジスタＳＴＲの構成］
ステータスレジスタＳＴＲは、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏへ出力するステータスデータＳｔｔを格納する。ステータスレジスタＳＴＲは、例えば、８ビットのレジスタ列を、複数備える。レジスタ列は、例えば、読み出し動作、書き込み動作又は消去動作等の内部動作が実行される際、実行中の内部動作に関するステータスデータＳｔｔを保持する。また、レジスタ列は、例えば、メモリセルアレイＭＣＡ０，ＭＣＡ１のレディビジー状態を示すレディ／ビジー情報を保持する。
ステータスレジスタＳＴＲは、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏへ出力するステータスデータＳｔｔを格納する。ステータスレジスタＳＴＲは、例えば、８ビットのレジスタ列を、複数備える。レジスタ列は、例えば、読み出し動作、書き込み動作又は消去動作等の内部動作が実行される際、実行中の内部動作に関するステータスデータＳｔｔを保持する。また、レジスタ列は、例えば、メモリセルアレイＭＣＡ０，ＭＣＡ１のレディビジー状態を示すレディ／ビジー情報を保持する。
【0062】
［データ出力タイミング調整部ＴＣＴの構成］
データ出力タイミング調整部ＴＣＴは、キャッシュメモリＣＭ０，ＣＭ１と入出力制御回路Ｉ／Ｏとの間のバス配線ＤＢに接続される。データ出力タイミング調整部ＴＣＴは、例えば、キャッシュメモリＣＭ０，ＣＭ１に対してデータアウト動作を連続して実行する場合等に、キャッシュメモリＣＭ０のデータアウト動作の完了後、時間を空けずにキャッシュメモリＣＭ１のデータアウト動作を開始するために、キャッシュメモリＣＭ１に対するデータアウト動作の開始タイミングを調整する。
データ出力タイミング調整部ＴＣＴは、キャッシュメモリＣＭ０，ＣＭ１と入出力制御回路Ｉ／Ｏとの間のバス配線ＤＢに接続される。データ出力タイミング調整部ＴＣＴは、例えば、キャッシュメモリＣＭ０，ＣＭ１に対してデータアウト動作を連続して実行する場合等に、キャッシュメモリＣＭ０のデータアウト動作の完了後、時間を空けずにキャッシュメモリＣＭ１のデータアウト動作を開始するために、キャッシュメモリＣＭ１に対するデータアウト動作の開始タイミングを調整する。
【0063】
［入出力制御回路Ｉ／Ｏの構成］
入出力制御回路Ｉ／Ｏ（図４）は、データ信号入出力端子ＤＱ０～ＤＱ７と、データストローブ信号入出力端子ＤＱＳ，／ＤＱＳと、制御端子／ＲＥ，ＲＥと、シフトレジスタと、バッファ回路と、を備える。
入出力制御回路Ｉ／Ｏ（図４）は、データ信号入出力端子ＤＱ０～ＤＱ７と、データストローブ信号入出力端子ＤＱＳ，／ＤＱＳと、制御端子／ＲＥ，ＲＥと、シフトレジスタと、バッファ回路と、を備える。
【0064】
データ信号入出力端子ＤＱ０～ＤＱ７、データストローブ信号入出力端子ＤＱＳ，／ＤＱＳ、及び制御端子／ＲＥ，ＲＥの各々は、例えば、図２、図３を参照して説明したパッド電極Ｐによって実現される。データ信号入出力端子ＤＱ０～ＤＱ７を介して入力されたデータは、論理回路ＣＴＲからの内部制御信号に応じて、バッファ回路から、キャッシュメモリＣＭに入力される。また、データ信号入出力端子ＤＱ０～ＤＱ７を介して出力されるデータは、論理回路ＣＴＲからの内部制御信号に応じて、キャッシュメモリＣＭ又はステータスレジスタＳＴＲからバッファ回路に入力される。
【0065】
データストローブ信号入出力端子ＤＱＳ，／ＤＱＳを介して入力された信号（例えば、データストローブ信号及びその相補信号）は、データ信号入出力端子ＤＱ０～ＤＱ７を介したデータの入力に際して用いられる。データ信号入出力端子ＤＱ０～ＤＱ７を介して入力されたデータは、データストローブ信号入出力端子ＤＱＳの電圧の立ち上がりエッジ及びデータストローブ信号入出力端子／ＤＱＳの電圧の立ち下がりエッジのタイミング、並びに、データストローブ信号入出力端子ＤＱＳの電圧の立ち下がりエッジ及びデータストローブ信号入出力端子／ＤＱＳの電圧の立ち上がりエッジのタイミングで、入出力制御回路Ｉ／Ｏ内のシフトレジスタ内に取り込まれる。
【0066】
制御端子／ＲＥ，ＲＥを介して入力された信号（例えば、リードイネーブル信号及びその相補信号）は、データ信号入出力端子ＤＱ０～ＤＱ７を介したデータの出力に際して用いられる。データ信号入出力端子ＤＱ０～ＤＱ７から出力されるデータは、制御端子／ＲＥの電圧の立ち下がりエッジ及び制御端子ＲＥの電圧の立ち上がりエッジのタイミング、並びに、制御端子／ＲＥの電圧の立ち上がりエッジ及び制御端子ＲＥの電圧の立ち下がりエッジのタイミングで切り替わる。
【0067】
データ信号入出力端子ＤＱ０～ＤＱ７及びデータストローブ信号入出力端子ＤＱＳ，／ＤＱＳの各々は、例えば図８に示す様に、入力回路２０１及び出力回路２０２に接続される。制御端子／ＲＥ，ＲＥは、例えば図８に示す様に、入力回路２０１に接続される。入力回路２０１は、例えば、コンパレータ等のレシーバである。出力回路２０２は、例えば、ＯＣＤ（Off Chip Driver）回路等のドライバである。
【0068】
［論理回路ＣＴＲの構成］
論理回路ＣＴＲ（図４）は、複数の制御端子／ＣＥ，ＣＬＥ（ＣＡ１），ＡＬＥ（ＣＡ０），／ＷＥ（ＣＡ＿ｃｌｋ），／ＷＰと、これら複数の制御端子／ＣＥ，ＣＬＥ（ＣＡ１），ＡＬＥ（ＣＡ０），／ＷＥ（ＣＡ＿ｃｌｋ），／ＷＰに接続された論理回路と、を備える。論理回路ＣＴＲは、制御端子／ＣＥ，ＣＬＥ（ＣＡ１），ＡＬＥ（ＣＡ０），／ＷＥ（ＣＡ＿ｃｌｋ），／ＷＰを介してコントローラダイＣＤから制御信号を受信し、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。
論理回路ＣＴＲ（図４）は、複数の制御端子／ＣＥ，ＣＬＥ（ＣＡ１），ＡＬＥ（ＣＡ０），／ＷＥ（ＣＡ＿ｃｌｋ），／ＷＰと、これら複数の制御端子／ＣＥ，ＣＬＥ（ＣＡ１），ＡＬＥ（ＣＡ０），／ＷＥ（ＣＡ＿ｃｌｋ），／ＷＰに接続された論理回路と、を備える。論理回路ＣＴＲは、制御端子／ＣＥ，ＣＬＥ（ＣＡ１），ＡＬＥ（ＣＡ０），／ＷＥ（ＣＡ＿ｃｌｋ），／ＷＰを介してコントローラダイＣＤから制御信号を受信し、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。
【0069】
制御端子／ＣＥ，／ＷＰの各々は、例えば図８に示す様に、入力回路２０１へ接続される。制御端子／ＷＰは、出力回路２０２に接続される。制御端子ＣＬＥ（ＣＡ１），ＡＬＥ（ＣＡ０），／ＷＥ（ＣＡ＿ｃｌｋ）の各々は、後述する動作モードＭＯＤＥａで使用される入力回路２０１ａに加えて、動作モードＭＯＤＥｂで使用される入力回路２０１ｂにも接続される。制御端子ＣＬＥ（ＣＡ１），ＡＬＥ（ＣＡ０）は、動作モードＭＯＤＥｂで使用される出力回路２０２ｂに接続されている。制御端子／ＣＥ，ＣＬＥ（ＣＡ１），ＡＬＥ（ＣＡ０），／ＷＥ（ＣＡ＿ｃｌｋ），／ＷＰの各々は、例えば、図２、図３を参照して説明したパッド電極Ｐによって実現される。
【0070】
制御端子／ＣＥを介して入力された信号（例えば、チップイネーブル信号）は、メモリダイＭＤの選択に際して用いられる。制御端子／ＣＥに“Ｌ”が入力されたメモリダイＭＤは、ユーザデータＤａｔ、コマンドデータＣｍｄ、アドレスデータＡｄｄ及び、ステータスデータＳｔｔ（以下、単に「データ」と呼ぶ場合がある。）の入出力が可能な状態となる。制御端子／ＣＥに“Ｈ”が入力されたメモリダイＭＤは、データの入出力が不可能な状態となる。
【0071】
制御端子ＣＬＥ（ＣＡ１）を介して入力された信号（例えば、コマンドラッチイネーブル信号）は、コマンドレジスタＣＭＲの使用等に際して用いられる。制御端子ＣＬＥ（ＣＡ１）の機能等については、後述する。
【0072】
制御端子ＡＬＥ（ＣＡ０）を介して入力された信号（例えば、アドレスラッチイネーブル信号）は、アドレスレジスタＡＤＲの使用等に際して用いられる。制御端子ＡＬＥ（ＣＡ０）の機能等については、後述する。
【0073】
制御端子／ＷＥ（ＣＡ＿ｃｌｋ）を介して入力された信号（例えば、ライトイネーブル信号）は、コントローラダイＣＤからメモリダイＭＤへのデータの入力等に際して用いられる。制御端子／ＷＥ（ＣＡ＿ｃｌｋ）の機能等については、後述する。
【0074】
制御端子／ＷＰを介して入力された信号（例えば、ライトプロテクト信号）は、コントローラダイＣＤからメモリダイＭＤへのユーザデータＤａｔの入力の制限等に用いられる。
【0075】
［動作モードＭＯＤＥａ及び動作モードＭＯＤＥｂ］
本実施形態に係るメモリシステムは、動作モードＭＯＤＥａ及び動作モードＭＯＤＥｂで動作させることが可能である。以下、図９～図１６を参照し、動作モードＭＯＤＥａ及び動作モードＭＯＤＥｂについて説明する。
本実施形態に係るメモリシステムは、動作モードＭＯＤＥａ及び動作モードＭＯＤＥｂで動作させることが可能である。以下、図９～図１６を参照し、動作モードＭＯＤＥａ及び動作モードＭＯＤＥｂについて説明する。
【0076】
［各モードにおける端子の役割］
図９は、動作モードＭＯＤＥａにおける信号入出力端子及び制御端子の役割について説明するための模式的な図である。図１０は、動作モードＭＯＤＥｂにおける信号入出力端子及び制御端子の役割について説明するための模式的な図である。尚、以下の説明においては、データ信号入出力端子ＤＱ０～ＤＱ７を、データ信号入出力端子ＤＱ＜７：０＞と表記することがある。
図９は、動作モードＭＯＤＥａにおける信号入出力端子及び制御端子の役割について説明するための模式的な図である。図１０は、動作モードＭＯＤＥｂにおける信号入出力端子及び制御端子の役割について説明するための模式的な図である。尚、以下の説明においては、データ信号入出力端子ＤＱ０～ＤＱ７を、データ信号入出力端子ＤＱ＜７：０＞と表記することがある。
【0077】
動作モードＭＯＤＥａにおいては、例えば図９に示す様に、データ信号入出力端子ＤＱ＜７：０＞を、ユーザデータＤａｔの入出力に加えて、コマンドデータＣｍｄ及びアドレスデータＡｄｄの入力に使用する。
【0078】
一方、動作モードＭＯＤＥｂにおいては、例えば図１０に示す様に、データ信号入出力端子ＤＱ＜７：０＞を、ユーザデータＤａｔの入出力に使用するものの、コマンドデータＣｍｄ及びアドレスデータＡｄｄの入力には使用しない。動作モードＭＯＤＥｂにおいては、制御端子ＣＬＥ（ＣＡ１），ＡＬＥ（ＣＡ０）を、コマンドデータＣｍｄ及びアドレスデータＡｄｄの入力に使用する。
【0079】
動作モードＭＯＤＥａと動作モードＭＯＤＥｂとの信号経路の切り替えは、図４に示す経路切替回路ＰＳ１，ＰＳ２によって実行される。図１１は、経路切替回路ＰＳ１を含む入出力制御回路Ｉ／Ｏと、経路切替回路ＰＳ２を含む論理回路ＣＴＲの一例を示す概略的な回路図である。
経路切替回路ＰＳ１は、動作モードＭＯＤＥａのときに、データ信号入出力端子ＤＱ０～ＤＱ７をコマンドレジスタＣＭＲ、アドレスレジスタＡＤＲ及びステータスレジスタＳＴＲと接続し、動作モードＭＯＤＥｂのときに、データ信号入出力端子ＤＱ０～ＤＱ７とコマンドレジスタＣＭＲ、アドレスレジスタＡＤＲ及びステータスレジスタＳＴＲと、の接続を遮断する。制御端子ＣＬＥ（ＣＡ１），ＡＬＥ（ＣＡ０），／ＷＥ（ＣＡ＿ｃｌｋ）に接続された入力回路２０１のうち、動作モードＭＯＤＥａで使用される入力回路２０１ａの出力と、動作モードＭＯＤＥｂで使用される入力回路２０１ｂの出力の、いずれか一方が経路切替回路ＰＳ２によって選択される。入力回路２０１ａの出力は、それぞれコマンドラッチイネーブル信号、アドレスラッチイネーブル信号、ライトイネーブル信号の信号経路を介してコマンドレジスタＣＭＲ、アドレスレジスタＡＤＲにそれぞれ入力されている。一方、入力回路２０１ｂの出力は、それぞれコマンドの一部、アドレスの一部として、また、これらコマンド及びアドレスの入力用のクロック信号として、コマンドレジスタＣＭＲ、アドレスレジスタＡＤＲへの入力経路に接続されている。
経路切替回路ＰＳ１は、動作モードＭＯＤＥａのときに、データ信号入出力端子ＤＱ０～ＤＱ７をコマンドレジスタＣＭＲ、アドレスレジスタＡＤＲ及びステータスレジスタＳＴＲと接続し、動作モードＭＯＤＥｂのときに、データ信号入出力端子ＤＱ０～ＤＱ７とコマンドレジスタＣＭＲ、アドレスレジスタＡＤＲ及びステータスレジスタＳＴＲと、の接続を遮断する。制御端子ＣＬＥ（ＣＡ１），ＡＬＥ（ＣＡ０），／ＷＥ（ＣＡ＿ｃｌｋ）に接続された入力回路２０１のうち、動作モードＭＯＤＥａで使用される入力回路２０１ａの出力と、動作モードＭＯＤＥｂで使用される入力回路２０１ｂの出力の、いずれか一方が経路切替回路ＰＳ２によって選択される。入力回路２０１ａの出力は、それぞれコマンドラッチイネーブル信号、アドレスラッチイネーブル信号、ライトイネーブル信号の信号経路を介してコマンドレジスタＣＭＲ、アドレスレジスタＡＤＲにそれぞれ入力されている。一方、入力回路２０１ｂの出力は、それぞれコマンドの一部、アドレスの一部として、また、これらコマンド及びアドレスの入力用のクロック信号として、コマンドレジスタＣＭＲ、アドレスレジスタＡＤＲへの入力経路に接続されている。
【0080】
例えば、電源投入時は、動作モードＭＯＤＥａに設定されている。動作モードＭＯＤＥｂへの切り替えのためのコマンドがデータ信号入出力端子ＤＱ＜７：０＞を介して入力されたら、シーケンサＳＱＣは、経路切替回路ＰＳを切り替えて、動作モードＭＯＤＥｂに切り替える。
【0081】
［動作］
次に、メモリダイＭＤの動作について説明する。
次に、メモリダイＭＤの動作について説明する。
【0082】
メモリダイＭＤは、読出動作を実行可能に構成されている。読出動作は、センスアンプモジュールＳＡＭによってメモリセルアレイＭＣＡからユーザデータＤａｔを読み出し、読み出したユーザデータＤａｔをラッチ回路ＸＤＬに転送する動作である。読出動作において、メモリセルアレイＭＣＡから読み出されたユーザデータＤａｔは、ビット線ＢＬ、センスアンプモジュールＳＡＭを介してラッチ回路ＸＤＬに転送される。
【0083】
また、メモリダイＭＤは、データアウト動作を実行可能に構成されている。データアウト動作は、ラッチ回路ＸＤＬに含まれるユーザデータＤａｔをコントローラダイＣＤに出力する動作である。データアウト動作において、ラッチ回路ＸＤＬに含まれるユーザデータＤａｔは、図７を参照して説明したカラムデコーダＣＯＬＤ、マルチプレクサＭＰＸ、バス配線ＤＢ、及び入出力制御回路Ｉ／Ｏを介して、コントローラダイＣＤに出力される。
【0084】
また、メモリダイＭＤは、ステータスリードを実行可能に構成されている。ステータスリードは、ステータスレジスタＳＴＲに含まれるステータスデータＳｔｔをコントローラダイＣＤに出力する動作である。ステータスリードにおいて、ステータスレジスタＳＴＲに含まれるステータスデータＳｔｔは、入出力制御回路Ｉ／Ｏ又は論理回路ＣＴＲを介して、コントローラダイＣＤに出力される。
【0085】
［動作モードＭＯＤＥａにおける読出動作及びデータアウト動作］
図１２は、動作モードＭＯＤＥａにおいて読出動作及びデータアウト動作を実行する場合の様子を示す模式的なタイミングチャートである。動作モードＭＯＤＥａでは、コマンドデータＣｍｄ及びアドレスデータＡｄｄが、データ信号入出力端子ＤＱ＜７：０＞を介して入力され、ステータスデータｓｔｔが、データ信号入出力端子ＤＱ＜７：０＞を介して出力される。
図１２は、動作モードＭＯＤＥａにおいて読出動作及びデータアウト動作を実行する場合の様子を示す模式的なタイミングチャートである。動作モードＭＯＤＥａでは、コマンドデータＣｍｄ及びアドレスデータＡｄｄが、データ信号入出力端子ＤＱ＜７：０＞を介して入力され、ステータスデータｓｔｔが、データ信号入出力端子ＤＱ＜７：０＞を介して出力される。
【0086】
図１２の例では、まず、タイミングｔ１０１，ｔ１０２，ｔ１０３において、コマンドデータ“００ｈ”、アドレスデータＡｄｄ、及びコマンドデータ“３０ｈ”が、データ信号入出力端子ＤＱ＜７：０＞を介して順次入力されている。コマンドデータ“００ｈ”は、読出動作を指示するコマンドセットの始めに入力するコマンドデータＣｍｄである。コマンドデータ“３０ｈ”は、読出動作を指示するコマンドセットの終わりに入力するコマンドデータＣｍｄである。
【0087】
コマンドデータ“００ｈ”、アドレスデータＡｄｄ、及びコマンドデータ“３０ｈ”の入力に伴い、読出動作が開始され、タイミングｔ１０４において、端子ＲＹ／／ＢＹの電圧が“Ｈ”から“Ｌ”に立ち下がっている。また、ユーザデータＤａｔがラッチ回路ＸＤＬに転送される。また、読出動作が終了したタイミングで、端子ＲＹ／／ＢＹの電圧が“Ｌ”から“Ｈ”に立ち上がっている。
【0088】
次に、タイミングｔ１０５，ｔ１０６，ｔ１０７において、コマンドデータ“０５ｈ”、アドレスデータＡｄｄ、及びコマンドデータ“Ｅ０ｈ”が、データ信号入出力端子ＤＱ＜７：０＞を介して順次入力されている。コマンドデータ“０５ｈ”は、データアウト動作を指示するコマンドセットの始めに入力するコマンドデータＣｍｄである。コマンドデータ“Ｅ０ｈ”は、データアウト動作を指示するコマンドセットの終わりに入力するコマンドデータＣｍｄである。
【0089】
コマンドデータ“０５ｈ”、アドレスデータＡｄｄ、及びコマンドデータ“Ｅ０ｈ”の入力に伴い、タイミングｔ１０８から所定の待機時間後、タイミングｔ１０９において、コントローラダイＣＤが制御端子／ＲＥ，ＲＥの入力信号を切り替える（トグルする）。これにより、データアウト動作が開始され、タイミングｔ１１０までユーザデータＤａｔがデータ信号入出力端子ＤＱを介して出力されている。
【0090】
図１３は、動作モードＭＯＤＥａにおいて読出動作及びデータアウト動作を実行する場合の他の様子を示す模式的なタイミングチャートである。図１３の例では、メモリダイＭＤが動作モードＭＯＤＥａに設定されている。
【0091】
図１３の例では、まず、コマンドデータ“００ｈ”、アドレスデータＡｄｄ、及びコマンドデータ“３０ｈ”が、データ信号入出力端子ＤＱ＜７：０＞を介して順次入力されている。このコマンドセットに含まれるアドレスデータＡｄｄは、上記プレーンアドレスとして、読出動作の対象となるプレーンＰＬＮ０（図４）の情報を含む。
【0092】
コマンドデータ“００ｈ”、アドレスデータＡｄｄ、及びコマンドデータ“３０ｈ”の入力に伴い、プレーンＰＬＮ０に対して読出動作が開始され、ユーザデータＤａｔがラッチ回路ＸＤＬ０に転送される。
【0093】
次に、コマンドデータ“００ｈ”、アドレスデータＡｄｄ、及びコマンドデータ“３０ｈ”が、データ信号入出力端子ＤＱ＜７：０＞を介して順次入力されている。このコマンドセットに含まれるアドレスデータＡｄｄは、上記プレーンアドレスとして、読出動作の対象となるプレーンＰＬＮ１（図４）の情報を含む。
【0094】
コマンドデータ“００ｈ”、アドレスデータＡｄｄ、及びコマンドデータ“３０ｈ”の入力に伴い、プレーンＰＬＮ１に対して読出動作が開始され、ユーザデータＤａｔがラッチ回路ＸＤＬ１に転送される。
【0095】
次に、コマンドデータ“７０ｈ”が、データ信号入出力端子ＤＱ＜７：０＞を介して入力されている。コマンドデータ“７０ｈ”は、ステータスリードを指示するコマンドデータである。コマンドデータ“７０ｈ”の入力に伴い、ステータスリードが行われ、ステータスデータＳｔｔがデータ信号入出力端子ＤＱ＜７：０＞を介して出力される。
【0096】
次に、コマンドデータ“０５ｈ”、アドレスデータＡｄｄ、及びコマンドデータ“Ｅ０ｈ”が、データ信号入出力端子ＤＱ＜７：０＞を介して順次入力されている。このコマンドセットに含まれるアドレスデータＡｄｄは、上記プレーンアドレスとして、データアウト動作の対象となるプレーンＰＬＮ０（図４）の情報を含む。
【0097】
コマンドデータ“０５ｈ”、アドレスデータＡｄｄ、及びコマンドデータ“Ｅ０ｈ”の入力に伴い、所定の待機時間後、コントローラダイＣＤが制御端子／ＲＥ，ＲＥの入力信号を切り替える（トグルする）。これにより、プレーンＰＬＮ０に対してデータアウト動作が開始され、ユーザデータ“ＤａｔａＯｕｔ”がデータ信号入出力端子ＤＱ＜７：０＞を介して出力される。
【0098】
プレーンＰＬＮ０に対するデータアウト動作の終了後、コマンドデータ“７０ｈ”が、データ信号入出力端子ＤＱ＜７：０＞を介して入力されている。コマンドデータ“７０ｈ”の入力に伴い、再度ステータスリードが行われ、ステータスデータＳｔｔがデータ信号入出力端子ＤＱ＜７：０＞を介して出力される。
【0099】
次に、ＰＬＮ０に対するデータアウト動作と同様に、コマンドデータ“０５ｈ”、アドレスデータＡｄｄ、及びコマンドデータ“Ｅ０ｈ”が、データ信号入出力端子ＤＱ＜７：０＞を介して順次入力されている。このコマンドセットに含まれるアドレスデータＡｄｄは、上記プレーンアドレスとして、データアウト動作の対象となるプレーンＰＬＮ１（図４）の情報を含む。
【0100】
所定の時間の経過後、コントローラダイＣＤが制御端子／ＲＥ，ＲＥの入力信号を切り替える（トグルする）。これにより、プレーンＰＬＮ１に対してデータアウト動作が開始され、ユーザデータ“ＤａｔａＯｕｔ”がデータ信号入出力端子ＤＱ＜７：０＞を介して出力される。
【0101】
［動作モードＭＯＤＥｂにおける読出動作及びデータアウト動作］
【0102】
【0103】
動作モードＭＯＤＥｂでは、２つの制御端子ＣＬＥ（ＣＡ１）、ＡＬＥ（ＣＡ０）を介してコマンド、アドレス等の情報を入力する。入力される情報の種類及びその値は、１つのフレームで構成される。フレームは、ヘッダセットとボディセットとを含む。ヘッダセットは、２つの制御端子ＣＬＥ（ＣＡ１）、ＡＬＥ（ＣＡ０）を介して入力される２ビットの第１ヘッダと、それに続く２ビットの第２ヘッダとを含む。ボディセットは、２つの制御端子ＣＬＥ（ＣＡ１）、ＡＬＥ（ＣＡ０）を介して入力される２ビットの第１ボディ～２ビットの第ｎボディ（ｎは、４，８等、任意の整数（好ましくはべき乗数））を含む。
【0104】
図１４の例では、制御端子／ＣＥに“Ｌ”状態の信号が入力された状態で、制御端子／ＷＥ（ＣＡ＿ｃｌｋ）に、略一定のペースで“Ｌ”状態の信号及び“Ｈ”状態の信号が入力されている。つまり、制御端子／ＣＥの入力信号が“Ｌ”状態で、制御端子／ＷＥ（ＣＡ＿ｃｌｋ）の入力信号は、“Ｌ”から“Ｈ”に一度立ち上がって“Ｌ”から“Ｈ”に立ち下がるという入力信号の切り替え（２回のトグル）が繰り返される。
【0105】
図１４の例では、タイミングｔ２００及びタイミングｔ２０１において、制御端子／ＷＥ（ＣＡ＿ｃｌｋ）に入力される信号の立ち上がりエッジ及び立ち下がりエッジに対応して４ビットのヘッダセットが入力される。より具体的には、タイミングｔ２００及びタイミングｔ２０１において、コントローラダイＣＤがメモリダイＭＤに、図１５に示す４ビットのヘッダセットを、２サイクルに分けて２ビットずつ入力している。例えば、ボディセットにおいて８ビットのコマンドデータＣｍｄを入力することを指示する場合、１サイクル目のヘッダは、ビット“１”，“０”に応じて、制御端子ＣＬＥ（ＣＡ１），ＡＬＥ（ＣＡ０）の電圧が設定され、制御端子／ＷＥ（ＣＡ＿ｃｌｋ）を“Ｌ”から“Ｈ”に立ち上げるタイミング（立ち上がりエッジ）で論理回路ＣＴＲの図示しないレジスタに取り込まれる。２サイクル目のヘッダは、ビット“０”，“０”に応じて、制御端子ＣＬＥ（ＣＡ１），ＡＬＥ（ＣＡ０）の電圧が設定され、制御端子／ＷＥ（ＣＡ＿ｃｌｋ）を“Ｈ”から“Ｌ”に立ち下げるタイミング（立ち下がりエッジ）で論理回路ＣＴＲの図示しないレジスタに取り込まれる。
【0106】
また、図１４の例では、タイミングｔ２０２～ｔ２０５において、制御端子／ＷＥ（ＣＡ＿ｃｌｋ）に入力される信号の立ち上がりエッジ及び立ち下がりエッジに対応して８ビットのボディセットが入力される。より具体的には、タイミングｔ１０２～ｔ１０５において、コントローラダイＣＤはメモリダイＭＤに、４ビットのヘッダセット（エントリ条件）に応じた８ビットのボディセットを、４サイクルに分けて２ビットずつ入力している。例えば、８ビットのコマンドデータＣｍｄを、ビット“０”～“７”とする。まず、１サイクル目のボディ（データ）は、ビット“１”，“０”に応じて、制御端子ＣＬＥ（ＣＡ１），ＡＬＥ（ＣＡ０）の電圧が設定され、制御端子／ＷＥ（ＣＡ＿ｃｌｋ）を“Ｌ”から“Ｈ”に立ち上げるタイミング（立ち上がりエッジ）で取り込まれる。２サイクル目のボディ（データ）は、ビット“３”，“２”に応じて、制御端子ＣＬＥ（ＣＡ１），ＡＬＥ（ＣＡ０）の電圧が設定され、制御端子／ＷＥ（ＣＡ＿ｃｌｋ）を“Ｈ”から“Ｌ”に立ち下げるタイミング（立ち下がりエッジ）で取り込まれる。３サイクル目～４サイクル目のボディも同様に、ビット“５”，“４”、及びビット“７”，“６”、に応じて、それぞれ制御端子ＣＬＥ（ＣＡ１），ＡＬＥ（ＣＡ０）の電圧が設定され、制御端子／ＷＥ（ＣＡ＿ｃｌｋ）を立ち上げるタイミング（立ち上がりエッジ）、及び立ち下げるタイミング（立ち下がりエッジ）で取り込まれる。
【0107】
尚、ヘッダセットの例として、ボディセットにおいてコマンドデータＣｍｄを入力すること（ＣＭＤ）を指示する場合を説明したが、これに限らない。図１５に示す様に、ボディセットにおいてアドレスデータＡｄｄを入力すること（ＡＤＤ）を指示するヘッダセットであってもよい。また、ボディセットにおいてデータの出力（ＤＯＵＴ）、データの入力（ＤＩＮ）、トリガ情報の入力、選択されたＬＵＮ（Logical Unit Number）を指示する情報等のヘッダセットであってもよい。尚、データの出力（ＤＯＵＴ）には、例えばステータスデータＳｔｔ又はフィーチャデータＦｄの出力がある。データの入力（ＤＩＮ）には、例えばフィーチャデータＦｄの入力がある。尚、図１５に示すＨｅａｄｅｒ Ｒｉｓｅ Ｅｄｇｅは、１サイクル目のヘッダ即ち制御端子／ＷＥ（ＣＡ＿ｃｌｋ）に入力される信号の立ち上がりエッジに対応して入力される２ビットのファーストヘッダを示す。また、Ｈｅａｄｅｒ Ｆａｌｌ Ｅｄｇｅは、２サイクル目のヘッダ即ち制御端子／ＷＥ（ＣＡ＿ｃｌｋ）に入力される信号の立ち下がりエッジに対応して入力される２ビットのセカンドヘッダを示す。
【0108】
図１６は、動作モードＭＯＤＥｂにおいてコマンドデータＣｍｄ及びアドレスデータＡｄｄを入力する際の波形を示している。図１６の例では、制御端子／ＷＥ（ＣＡ＿ｃｌｋ）に、略一定のペースで“Ｌ”及び“Ｈ”が入力されている。
【0109】
図１６の例では、タイミングｔ２１１～ｔ２１２の間のヘッドセット入力期間において、制御端子／ＷＥ（ＣＡ＿ｃｌｋ）の入力信号の立ち下がりで、制御端子ＣＬＥ（ＣＡ１）、ＡＬＥ（ＣＡ０）に入力された“Ｈ”、“Ｌ”の２ビットの信号を入力し、制御端子／ＷＥ（ＣＡ＿ｃｌｋ）の入力信号の立ち上りで、制御端子ＣＬＥ（ＣＡ１）、ＡＬＥ（ＣＡ０）に入力された“Ｌ”、“Ｌ”の２ビットの信号を入力している。これにより、コントローラダイＣＤがメモリダイＭＤに、コマンドデータＣｍｄの入力を指定する入出力データ選択信号を入力している。
【0110】
また、タイミングｔ２１２～ｔ２１３の期間において、コントローラダイＣＤはメモリダイＭＤに、ボディセットとしてコマンドデータＣｍｄを入力している。
【0111】
ここで、図１６の例では、コントローラダイＣＤがメモリダイＭＤに、８ビットのコマンドデータＣｍｄを、４サイクルに分けて２ビットずつ入力している。例えば、８ビットのコマンドデータＣｍｄを、ビット“７”～“０”とする。まず、１サイクル目のデータ入力では、ビット“７”，“６”に応じて、制御端子ＣＬＥ（ＣＡ１），ＡＬＥ（ＣＡ０）の電圧を“Ｈ”又は“Ｌ”に設定した状態で、制御端子／ＷＥを“Ｌ”から“Ｈ”に立ち上げる。２サイクル目～４サイクル目のデータ入力でも同様に、ビット“５”，“４”、ビット“３”，“２”、及びビット“１”，“０”、に応じて、それぞれ制御端子ＣＬＥ（ＣＡ１），ＡＬＥ（ＣＡ０）の電圧を“Ｈ”又は“Ｌ”に設定した状態で、制御端子／ＷＥ（ＣＡ＿ｃｌｋ）を“Ｈ”から“Ｌ”に立ち下げ、更に“Ｌ”から“Ｈ”に立ち上げ、それぞれの立ち下げ及び立ち上げタイミングでデータを入力している。
【0112】
また、タイミングｔ２１３～ｔ２１４の期間において、コントローラダイＣＤはメモリダイＭＤに、アドレスデータＡｄｄの入力を指定する入出力データ選択信号を入力している。
【0113】
また、タイミングｔ２１４～ｔ２１５の期間において、コントローラダイＣＤはメモリダイＭＤに、アドレスデータＡｄｄを入力している。
【0114】
ここで、図１６の例では、ボディセットの入力期間において、コントローラダイＣＤがメモリダイＭＤに、アドレスデータＡｄｄを構成する８ビットのデータを、４サイクルに分けて２ビットずつ入力している。
【0115】
尚、図示を省略しているが、タイミングｔ２１５～ｔ２１６においても同様に、アドレスデータＡｄｄを構成するデータを、２ビットずつ入力している。
【0116】
また、タイミングｔ２１６～ｔ２１７の期間において、タイミングｔ２１１～ｔ２１２と同様に、コマンドデータＣｍｄの入力を指定する入出力データ選択信号を入力している。
【0117】
また、タイミングｔ２１７～ｔ２１８の期間において、コントローラダイＣＤはメモリダイＭＤに、コマンドデータＣｍｄを入力している。また、タイミングｔ２１８においては、読出動作等の動作が開始され、端子ＲＹ／／ＢＹの電圧が“Ｈ”から“Ｌ”に立ち下がっている。
【0118】
【0119】
図１７の例では、まず、コマンドデータ“００ｈ”を含むコマンドセットが、制御端子ＣＬＥ（ＣＡ１），ＡＬＥ（ＣＡ０）を介して入力されている。次に、コマンドデータ“０５ｈ”を含むコマンドセットが、制御端子ＣＬＥ（ＣＡ１），ＡＬＥ（ＣＡ０）を介して入力されている。尚、動作モードＭＯＤＥｂにおいては、データ信号入出力端子ＤＱ＜７：０＞を介したデータの入出力と、制御端子ＣＬＥ（ＣＡ１），ＡＬＥ（ＣＡ０）を介したデータの入出力とを、独立したタイミングで実行可能である。例えば、図１７の例では、これらのコマンドセットの入力が、データアウト動作の実行中に（制御端子／ＲＥ，ＲＥの入力信号がトグルする期間中に）行われている。
【0120】
図１８は、動作モードＭＯＤＥｃにおいて読出動作及びデータアウト動作を実行する場合の他の様子を示す模式的なタイミングチャートである。図１８の例では、メモリダイＭＤが動作モードＭＯＤＥｃに設定されている。動作モードＭＯＤＥｃでは、制御端子ＣＬＥ（ＣＡ１），ＡＬＥ（ＣＡ０）を介してアドレスデータＡｄｄ及びコマンドデータＣｍｄを入力するだけでなく、制御端子ＣＬＥ（ＣＡ１），ＡＬＥ（ＣＡ０）を介してステータスデータＳｔｔを出力することも可能としている。
【0121】
図１８の例では、まず、コマンドデータ“００ｈ”、アドレスデータＡｄｄ、及びコマンドデータ“３０ｈ”が、制御端子ＣＬＥ（ＣＡ１），ＡＬＥ（ＣＡ０）を介して順次入力されている。このコマンドセットに含まれるアドレスデータＡｄｄは、上記プレーンアドレスとして、読出動作の対象となるプレーンＰＬＮ０（図４）の情報を含む。
【0122】
次に、コマンドデータ“００ｈ”、アドレスデータＡｄｄ、及びコマンドデータ“３０ｈ”が、制御端子ＣＬＥ（ＣＡ１），ＡＬＥ（ＣＡ０）を介して順次入力されている。このコマンドセットに含まれるアドレスデータＡｄｄは、上記プレーンアドレスとして、読出動作の対象となるプレーンＰＬＮ１（図４）の情報を含む。
【0123】
次に、“Ｌ”，“Ｌ”が、制御端子ＣＬＥ（ＣＡ１），ＡＬＥ（ＣＡ０）を介して入力されている。“Ｌ”．“Ｌ”の入力に伴い、ステータスリードが行われ、ステータスデータＳｔｔが、制御端子ＣＬＥ（ＣＡ１），ＡＬＥ（ＣＡ０）を介して出力される。
【0124】
次に、コマンドデータ“０５ｈ”、アドレスデータＡｄｄ、及びコマンドデータ“Ｅ０ｈ”が、制御端子ＣＬＥ（ＣＡ１），ＡＬＥ（ＣＡ０）を介して順次入力されている。このアドレスデータＡｄｄは、上記プレーンアドレスとして、データアウト動作の対象となるプレーンＰＬＮ０（図４）の情報を含む。
【0125】
所定の待機時間後、プレーンＰＬＮ０に対してデータアウト動作が開始され、ユーザデータ“ＤａｔａＯｕｔ”がデータ信号入出力端子ＤＱ＜７：０＞を介して出力される。
【0126】
また、図１８の例では、プレーンＰＬＮ０に対するデータアウト動作が行われている間に、“Ｌ”，“Ｌ”が、制御端子ＣＬＥ（ＣＡ１），ＡＬＥ（ＣＡ０）を介して入力されている。“Ｌ”，“Ｌ”の入力に伴い、ステータスリードが行われる。プレーンＰＬＮ０に対するデータアウト動作の間に、ステータスデータＳｔｔが、制御端子ＣＬＥ（ＣＡ１），ＡＬＥ（ＣＡ０）を介して出力される。
【0127】
次に、コマンドデータ“０５ｈ”、アドレスデータＡｄｄ、及びコマンドデータ“Ｅ０ｈ”が、制御端子ＣＬＥ（ＣＡ１），ＡＬＥ（ＣＡ０）を介して順次入力されている。このアドレスデータＡｄｄは、上記プレーンアドレスとして、データアウト動作の対象となるプレーンＰＬＮ１（図４）のアドレス等を含む。
【0128】
図１８の例では、プレーンＰＬＮ０に対するデータアウト動作が行われている間に、ステータスリード及びステータスデータＳｔｔの出力が行われ、更に、プレーンＰＬＮ１に対するデータアウト動作を実行する旨のコマンドセットの入力が開始されている。
【0129】
［メモリダイＭＤの消費電流について］
次に、動作モードＭＯＤＥｂ，ＭＯＤＥｃにおけるメモリダイＭＤの消費電力について説明する。
図１９は、比較例における動作モードＭＯＤＥｂ，ＭＯＤＥｃでの消費電流の変化を概念的に示した模式図である。尚、この例では、図２及び図３に示すように、メモリシステムが８つのメモリダイＭＤを有し、それらの制御端子／ＣＥ（チップイネーブル信号が供給される端子）が共通に接続されている。この場合、各メモリダイＭＤは、ＬＵＮ０～ＬＵＮ７としてそれぞれ異なるＬＵＮアドレスを割り当てられており、ＬＵＮアドレスによって特定可能である。違う言い方をすると、メモリシステムに含まれる８つのメモリダイＭＤが、それぞれ、ＬＵＮ０～ＬＵＮ７として機能するように構成されている。ここでは、ＬＵＮアドレスを例に挙げているが、メモリダイＭＤを特定することが可能な情報であれば、ＬＵＮアドレス以外の他の情報を用いても良い。
次に、動作モードＭＯＤＥｂ，ＭＯＤＥｃにおけるメモリダイＭＤの消費電力について説明する。
図１９は、比較例における動作モードＭＯＤＥｂ，ＭＯＤＥｃでの消費電流の変化を概念的に示した模式図である。尚、この例では、図２及び図３に示すように、メモリシステムが８つのメモリダイＭＤを有し、それらの制御端子／ＣＥ（チップイネーブル信号が供給される端子）が共通に接続されている。この場合、各メモリダイＭＤは、ＬＵＮ０～ＬＵＮ７としてそれぞれ異なるＬＵＮアドレスを割り当てられており、ＬＵＮアドレスによって特定可能である。違う言い方をすると、メモリシステムに含まれる８つのメモリダイＭＤが、それぞれ、ＬＵＮ０～ＬＵＮ７として機能するように構成されている。ここでは、ＬＵＮアドレスを例に挙げているが、メモリダイＭＤを特定することが可能な情報であれば、ＬＵＮアドレス以外の他の情報を用いても良い。
【0130】
制御端子ＣＬＥ（ＣＡ１），ＡＬＥ（ＣＡ０）にコマンド及びアドレス等を入力する際、又は制御端子ＣＬＥ（ＣＡ１），ＡＬＥ（ＣＡ０）からステータスデータ等を出力する際に、８つのメモリダイＭＤを通じて、８セット分の入力回路２０１ｂ、出力回路２０２ｃの電流を消費する。これらの消費電流はデータアウト時の電流に比べれば少ないが、データアウトとコマンド、アドレス入力又はステータスデータ出力とが重なると、消費電流が上昇する。
【0131】
そこで、本実施形態では、図２０に示すように、新たに「ＬＵＮ＿ＳＥＬ」コマンドセットを導入し、次のコマンドセットによりアクセスされるメモリダイＭＤを特定する。これにより、アクセスの対象とならないメモリダイＭＤについては、入力回路２０１ｂを非アクティブ状態にする。
【0132】
具体的には、ＬＵＮ＿ＳＥＬコマンドが入力されたら、各メモリダイＭＤのシーケンサＳＱＣは、ＬＵＮ＿ＳＥＬコマンドによって選択されたＬＵＮが、自己のＬＵＮに該当するかどうかを判断する。そして、各メモリダイＭＤのシーケンサＳＱＣは、ＬＵＮ＿ＳＥＬコマンドによって選択されたＬＵＮが、自己のＬＵＮとは異なると判断した場合、図１１に示す内部チップイネーブル信号／ＣＥ＿ＣＡをディスエーブル状態にして、入力回路２０１ｂ及び出力回路２０２ｃを非アクティブ状態にする。例えば、ＬＵＮ０を選択するＬＵＮ＿ＳＥＬコマンドが入力された場合、ＬＵＮ１～ＬＵＮ７のシーケンサＳＱＣが、内部チップイネーブル信号／ＣＥ＿ＣＡをディスエーブル状態にして、入力回路２０１ｂ及び出力回路２０２ｃを非アクティブ状態にする。また、例えば、ＬＵＮ１を選択するＬＵＮ＿ＳＥＬコマンドが入力された場合、ＬＵＮ０，ＬＵＮ２～ＬＵＮ７のシーケンサＳＱＣが、内部チップイネーブル信号／ＣＥ＿ＣＡをディスエーブル状態にして、入力回路２０１ｂ及び出力回路２０２ｃを非アクティブ状態にする。尚、ここでは、入力回路２０１ｂ及び出力回路２０２ｃを非アクティブにしているが、入力回路２０１ｂのみを非アクティブにしても良い。入力回路２０１ｂは、コントローラダイＣＤ側から信号が入力されると電流が消費されるのに対し、出力回路２０２ｃは、内部から信号出力をしなければ、電流が消費されないからである。また、ここでは、制御端子ＣＬＥ（ＣＡ１），ＡＬＥ（ＣＡ０）及び／ＷＥ（ＣＡ＿ｃｌｋ）に接続された入力回路２０１ｂ及び出力回路２０２ｃを、アクティブ又は非アクティブに制御しているが、制御端子ＣＬＥ（ＣＡ１），ＡＬＥ（ＣＡ０）及び／ＷＥ（ＣＡ＿ｃｌｋ）のうちの少なくとも一つに接続された入力回路２０１ｂを、アクティブ又は非アクティブに制御する構成としても良い。
【0133】
図２０の例では、タイミングｔ３０１において、ＬＵＮ０で特定されるメモリダイＭＤからのデータアウトプットのコマンド入力の後、トリガコマンドＴＲＧが入力され、その後、ＬＵＮ＿ＳＥＬコマンドが入力される。ここで、ＬＵＮ＿ＳＥＬコマンドが“ＬＵＮ１”を選択した場合、直後のタイミングｔ３０２で、ＬＵＮ１以外のＬＵＮ０，ＬＵＮ２～７のメモリダイＭＤの内部チップイネーブル信号／ＣＥ＿ＣＡが“Ｌ”から“Ｈ”に立ち上がり、ディスエーブル状態になる。ディスエーブル状態の内部チップイネーブル信号／ＣＥ＿ＣＡは、タイミングｔ３０３で、制御端子／ＣＥを介して入力されるチップイネーブル信号が立ち上がり、続いて立下がることにより、“Ｌ”レベル（イネーブル状態）にリセットされる。以下、同様の動作が実行される。
【0134】
［第１実施形態の効果］
本実施形態によれば、図２１に示すように、ＬＵＮ＿ＳＥＬコマンド入力後に、８つのメモリダイＭＤのうち、７つのメモリダイＭＤの入力回路２０１ｂが非アクティブ状態になるので、データ出力と次のコマンドセットの入力とが重なる期間での消費電流を抑制することができる。
本実施形態によれば、図２１に示すように、ＬＵＮ＿ＳＥＬコマンド入力後に、８つのメモリダイＭＤのうち、７つのメモリダイＭＤの入力回路２０１ｂが非アクティブ状態になるので、データ出力と次のコマンドセットの入力とが重なる期間での消費電流を抑制することができる。
【0135】
【0136】
図２２に示す様に、本実施形態に係るメモリシステムは、基本的には、第１実施形態に係るメモリシステムと同様に構成されている。ただし、第２実施形態に係るメモリシステムは、制御端子ＣＬＥ（ＣＡ１），ＡＬＥ（ＣＡ０）及び／ＷＥ（ＣＡ＿ｃｌｋ）に接続された、動作モードＭＯＤＥｂで使用される入力回路２０１ｂのみならず、動作モードＭＯＤＥａで使用される入力回路２０１ａについても、アクティブ、非アクティブの制御を可能にしている。
【0137】
シーケンサＳＱＣは、動作モードＭＯＤＥａにおいて、ＬＵＮ＿ＳＥＬコマンドを入力すると、ＬＵＮ＿ＳＥＬコマンドで選択されたメモリダイＭＤが、自己のメモリダイＭＤと異なる場合、内部チップイネーブル信号／ＣＥ＿ＣＡａをディスエーブル状態にする。また、シーケンサＳＱＣは、動作モードＭＯＤＥｂにおいて、ＬＵＮ＿ＳＥＬコマンドを入力すると、ＬＵＮ＿ＳＥＬコマンドで選択されたメモリダイＭＤが、自己のメモリダイＭＤと異なる場合、内部チップイネーブル信号／ＣＥ＿ＣＡｂをディスエーブル状態にする。
【0138】
これにより、動作モードＭＯＤＥｂのみならず、動作モードＭＯＤＥａについても消費電流の抑制が可能である。
【0139】
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0140】
ＣＤ…コントローラダイ、／ＣＥ，ＣＬＥ（ＣＡ１），ＡＬＥ（ＣＡ０），／ＷＥ（ＣＡ＿ｃｌｋ），／ＲＥ，ＲＥ，／ＷＰ…制御端子、ＭＣ…メモリセル（メモリセルトランジスタ）、ＭＣＡ…メモリセルアレイ、ＭＤ…メモリダイ、ＰＣ…周辺回路、ＡＤＲ…アドレスレジスタ、ＣＭＲ…コマンドレジスタ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】