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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024135942
(43)【公開日】2024-10-04
(54)【発明の名称】半導体装置
(51)【国際特許分類】
   H01L 21/8234 20060101AFI20240927BHJP
   H01L 27/088 20060101ALI20240927BHJP
   H10B 41/27 20230101ALI20240927BHJP
   H10B 43/27 20230101ALI20240927BHJP
   H01L 21/336 20060101ALI20240927BHJP
【ＦＩ】
H01L27/088 E
H01L27/088 C
H01L27/088 D
H01L27/088 331E
H01L27/088 331A
H10B41/27
H10B43/27
H01L29/78 371
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2023046861
(22)【出願日】2023-03-23
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】山北 茂洋
【テーマコード（参考）】
5F048
5F083
5F101
【Ｆターム（参考）】
5F048AA01
5F048AB01
5F048AC01
5F048BA16
5F048BB03
5F048BB16
5F048BF16
5F048BG13
5F048CB01
5F048CB02
5F048CB04
5F048CB10
5F083EP02
5F083EP17
5F083EP33
5F083EP34
5F083EP42
5F083EP47
5F083EP48
5F083EP76
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083ER22
5F083GA10
5F083JA01
5F083JA35
5F083JA39
5F083MA06
5F083MA16
5F083MA19
5F083ZA28
5F083ZA29
5F101BA01
5F101BA45
5F101BB04
5F101BC02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE07
(57)【要約】
【課題】複数のトランジスタを過度に高密度化することなく半導体装置を小型化すること。
【解決手段】実施形態の半導体装置は、第１の半導体層と、前記第１の半導体層上に設けられた複数の第１のトランジスタと、前記第１の半導体層上に設けられ、前記複数の第１のトランジスタを覆う絶縁層と、前記絶縁層中に設けられた第２の半導体層と、前記第２の半導体層上に設けられた複数の第２のトランジスタと、を備える。
【選択図】図６
【特許請求の範囲】
【請求項1】
第１の半導体層と、
前記第１の半導体層上に設けられた複数の第１のトランジスタと、
前記第１の半導体層上に設けられ、前記複数の第１のトランジスタを覆う絶縁層と、
前記絶縁層中に設けられた第２の半導体層と、
前記第２の半導体層上に設けられた複数の第２のトランジスタと、を備える、
半導体装置。
【請求項2】
前記複数の第２のトランジスタ間の前記第２の半導体層を貫通し、前記複数の第２のトランジスタを互いに分離する分離層を更に備える、
請求項１に記載の半導体装置。
【請求項3】
前記第１及び第２の半導体層の間であって、前記分離層と上下方向に重なる位置に、フローティング状態のダミー配線を更に備える、
請求項２に記載の半導体装置。
【請求項4】
前記複数の第１のトランジスタは、
第１のゲート電極と、
第１のゲート絶縁層と、をそれぞれ備え、
前記複数の第２のトランジスタは、
前記第１のゲート電極より長いゲート長を有する第２のゲート電極と、
前記第１のゲート絶縁層より厚い第２のゲート絶縁層と、をそれぞれ備える、
請求項１に記載の半導体装置。
【請求項5】
前記複数の第１のトランジスタは、
前記第１のゲート電極のゲート長方向の両端部と上下に重なるよう、前記第１の半導体層に設けられた第１のソース／ドレイン領域と、
前記複数の第１のトランジスタの上方から延びて、前記第１のソース／ドレイン領域に接続される第１のコンタクトと、をそれぞれ備え、
前記複数の第２のトランジスタは、
前記第２のゲート電極の前記ゲート長方向の両端部と上下に重なるよう、前記第２の半導体層に設けられた第２のソース／ドレイン領域と、
前記複数の第２のトランジスタの上方から延びて、前記第２のソース／ドレイン領域に接続される第２のコンタクトと、をそれぞれ備え、
前記第１のコンタクトの延伸方向の距離は、
前記第２のコンタクトの延伸方向の距離よりも短い、
請求項４に記載の半導体装置。
【請求項6】
前記第１のコンタクトは、
少なくとも下端部において、前記第２のコンタクトの下端部の面積よりも小さい面積を有している、
請求項５に記載の半導体装置。
【請求項7】
前記第１の半導体層は、
（１１０）面の面方位を有しており、
前記第１のゲート電極は、
前記（１１０）面に対して斜交する方向にゲート幅を有している、
請求項４に記載の半導体装置。
【請求項8】
前記第１及び第２の半導体層の間に設けられた第３の半導体層と、
前記第３の半導体層上に設けられた複数の第３のトランジスタと、を備える、
請求項４に記載の半導体装置。
【請求項9】
前記複数の第３のトランジスタは、
前記第１のゲート電極より長いゲート長を有する第３のゲート電極と、
前記第１のゲート絶縁層より厚い第３のゲート絶縁層と、をそれぞれ備える、
請求項８に記載の半導体装置。
【請求項10】
前記複数の第３のトランジスタは、
前記第２のゲート電極より短いゲート長を有する第３のゲート電極と、
前記第２のゲート絶縁層より薄い第３のゲート絶縁層と、をそれぞれ備える、
請求項８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【0002】
半導体基板上に複数のトランジスタが設けられた半導体装置が知られている。半導体装置の小型化に伴って、これらのトランジスタの配置面積の縮小が強く求められている。しかしながら、半導体装置の製造難度が高まるなどの弊害から、複数のトランジスタの更なる高密度化には限界がある。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２１－１５０５０１号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
１つの実施形態は、複数のトランジスタを過度に高密度化することなく半導体装置を小型化することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0005】
実施形態の半導体装置は、第１の半導体層と、前記第１の半導体層上に設けられた複数の第１のトランジスタと、前記第１の半導体層上に設けられ、前記複数の第１のトランジスタを覆う絶縁層と、前記絶縁層中に設けられた第２の半導体層と、前記第２の半導体層上に設けられた複数の第２のトランジスタと、を備える。
【図面の簡単な説明】
【0006】
【図1】実施形態にかかる半導体記憶装置のブロック図。
【図2】実施形態にかかる半導体記憶装置が備えるメモリセルアレイの構成の一例を示す等価回路図。
【図3】実施形態にかかる半導体装置が備えるセンスアンプ回路およびラッチ回路の構成の一例を示す回路図。
【図4】実施形態にかかる半導体装置が備えるロウデコーダの構成の一例を示す回路図。
【図5】実施形態にかかる半導体装置の概略の構成例を示す断面図。
【図6】実施形態にかかる半導体装置が備える周辺回路の構成の一例を示す断面図。
【図7】実施形態にかかる半導体装置の製造方法の手順の一部を順に例示する図。
【図8】実施形態にかかる半導体装置の製造方法の手順の一部を順に例示する図。
【図9】実施形態にかかる半導体装置の製造方法の手順の一部を順に例示する図。
【図10】実施形態の変形例にかかる半導体装置が備える周辺回路の構成の一例を示す断面図。
【図11】実施形態の変形例にかかる半導体装置が備える周辺回路の構成の他の例を示す断面図。
【図12】その他の実施形態の半導体装置の概略の構成例を示す断面図。
【発明を実施するための形態】
【0007】
以下に、本発明の実施形態につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。
【0008】
［半導体装置の回路構成］
まずは、図１～図４を用いて、実施形態の半導体装置の回路構成の一例について説明する。
【0009】
（半導体装置の全体構成）
図１は、実施形態にかかる半導体装置１のブロック図である。図１に示すように、半導体装置１は、入出力回路３１０、ロジック制御回路３２０、ステータスレジスタ３３０、アドレスレジスタ３４０、コマンドレジスタ３５０、シーケンサ３６０、レディ／ビジー回路３７０、電圧発生回路３８０、メモリセルアレイ５１０、ロウデコーダ５２０、センスアンプモジュール５３０、データレジスタ５４０、及びカラムデコーダ５５０を備える。
【0010】
入出力回路３１０は、半導体装置１を制御する不図示のメモリコントローラ等の外部装置との信号ＤＱの入出力を制御する。入出力回路３１０は、図示しない入力回路と出力回路とを備える。
【0011】
入力回路は、外部装置から受信した書き込みデータＷＤＴ等のデータＤＡＴを、データレジスタ５４０に送信し、アドレスＡＤＤをアドレスレジスタ３４０に送信し、コマンドＣＭＤをコマンドレジスタ３５０に送信する。
【0012】
出力回路は、ステータスレジスタ３３０から受信したステータス情報ＳＴＳ、データレジスタ５４０から受信した読み出しデータＲＤＴ等のデータＤＡＴ、及びアドレスレジスタ３４０から受信したアドレスＡＤＤを外部装置に送信する。
【0013】
ロジック制御回路３２０は、外部装置から例えばチップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びリードイネーブル信号ＲＥｎを受信する。また、ロジック制御回路３２０は、受信した信号に応じて、入出力回路３１０及びシーケンサ３６０を制御する。
【0014】
ステータスレジスタ３３０は、例えばデータの書き込み動作、読み出し動作、及び消去動作におけるステータス情報ＳＴＳを一時的に保持し、外部装置に動作が正常に終了したか否かを通知する。
【0015】
アドレスレジスタ３４０は、入出力回路３１０を介して外部装置から受信したアドレスＡＤＤを一時的に保持する。また、アドレスレジスタ３４０は、ロウアドレスＲＡをロウデコーダ５２０へ転送し、カラムアドレスＣＡをカラムデコーダ５５０に転送する。
【0016】
コマンドレジスタ３５０は、入出力回路３１０を介して外部装置から受信したコマンドＣＭＤを一時的に保存し、シーケンサ３６０に転送する。
【0017】
シーケンサ３６０は、半導体装置１全体の動作を制御する。より具体的には、シーケンサ３６０は、コマンドレジスタ３５０が保持するコマンドＣＭＤに応じて、例えばステータスレジスタ３３０、レディ／ビジー回路３７０、電圧発生回路３８０、ロウデコーダ５２０、センスアンプモジュール５３０、データレジスタ５４０、及びカラムデコーダ５５０等を制御し、書き込み動作、読み出し動作、及び消去動作等を実行する。
【0018】
レディ／ビジー回路３７０は、シーケンサ３６０の動作状況に応じて、レディ／ビジー信号Ｒ／Ｂｎを外部装置に送信する。
【0019】
電圧発生回路３８０は、シーケンサ３６０の制御に応じて、書き込み動作、読み出し動作、及び消去動作に必要な電圧を発生させ、発生した電圧を例えばメモリセルアレイ５１０、ロウデコーダ５２０、及びセンスアンプモジュール５３０等に供給する。ロウデコーダ５２０及びセンスアンプモジュール５３０は、電圧発生回路３８０から供給された電圧をメモリセルアレイ５１０内のメモリセルに印加する。
【0020】
メモリセルアレイ５１０は、複数のブロックＢＬＫ（ＢＬＫ０～ＢＬＫｎ）を含んでいる。ｎは２以上の整数である。ブロックＢＬＫは、ビット線及びワード線に関連付けられた複数のメモリセルの集合であり、例えばデータの消去単位となる。メモリセルは、例えばトランジスタとして構成され、不揮発性データを保持する。
【0021】
このようなメモリセルを備えることにより、半導体装置１は、例えばＮＡＮＤ型不揮発性メモリとして構成される。
【0022】
ロウデコーダ５２０は、ロウアドレスＲＡをデコードする。また、ロウデコーダ５２０は、デコード結果に基づいて、いずれかのブロックＢＬＫを選択する。また、ロウデコーダ５２０は、必要な電圧をブロックＢＬＫに印加する。
【0023】
センスアンプモジュール５３０は、読み出し動作のときには、メモリセルアレイ５１０から読み出されたデータをセンスする。また、センスアンプモジュール５３０は、読み出しデータＲＤＴをデータレジスタ５４０に送信する。書き込み動作のときには、センスアンプモジュール５３０は、書き込みデータＷＤＴをメモリセルアレイ５１０に送信する。
【0024】
データレジスタ５４０は、複数のラッチ回路を備える。ラッチ回路は、書き込みデータＷＤＴ及び読み出しデータＲＤＴを保持する。例えば、書き込み動作において、データレジスタ５４０は、入出力回路３１０から受信した書き込みデータＷＤＴを一時的に保持し、センスアンプモジュール５３０に送信する。また例えば、読み出し動作において、データレジスタ５４０は、センスアンプモジュール５３０から受信した読み出しデータＲＤＴを一時的に保持し、入出力回路３１０に送信する。
【0025】
カラムデコーダ５５０は、例えば書き込み動作、読み出し動作、及び消去動作の際、カラムアドレスＣＡをデコードし、デコード結果に応じてデータレジスタ５４０内のラッチ回路を選択する。
【0026】
なお、メモリセルアレイ５１０の周辺に配置される回路群を周辺回路とも呼ぶ。周辺回路は、ロウデコーダ５２０、センスアンプモジュール５３０、データレジスタ５４０、及びカラムデコーダ５５０を少なくとも含む。周辺回路に、ステータスレジスタ３３０、アドレスレジスタ３４０、コマンドレジスタ３５０、及びシーケンサ３６０を含めてもよく、更に、入出力回路３１０、ロジック制御回路３２０、レディ／ビジー回路３７０、及び電圧発生回路３８０を含めてもよい。
【0027】
このように、半導体装置１は、複数のメモリセルを含むメモリセルアレイ５１０と、複数のメモリセルを動作させる周辺回路とを備える。
【0028】
（メモリセルアレイの回路構成）
図２は、実施形態にかかる半導体装置１が備えるメモリセルアレイ５１０の構成の一例を示す等価回路図である。
【0029】
メモリセルアレイ５１０は、上述のように複数のブロックＢＬＫを備える。複数のブロックＢＬＫはそれぞれ、複数のストリングユニットＳＵを備える。複数のストリングユニットＳＵはそれぞれ、複数のメモリストリングＭＳを備える。複数のメモリストリングＭＳの一端はそれぞれ、ビット線ＢＬを介してセンスアンプモジュール５３０等の周辺回路に接続される。複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路に接続される。
【0030】
メモリストリングＭＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続されたドレイン選択トランジスタＳＴＤと、複数のメモリセルＭＣと、ソース選択トランジスタＳＴＳとを備える。以下、ドレイン選択トランジスタＳＴＤ、及びソース選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶことがある。
【0031】
メモリセルＭＣは、例えばゲート絶縁層に電荷蓄積層を含む電界効果型トランジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。メモリセルＭＣの閾値電圧は電荷蓄積層中の電荷量に応じて変化する。閾値電圧を１つ、または複数設けることで、メモリセルＭＣが１ビット、または複数ビットのデータを記憶可能であってよい。１つのメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１つのブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
【0032】
選択トランジスタ（ＳＴＤ、ＳＴＳ）は例えば電界効果型トランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極にはそれぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ）が接続される。ドレイン選択トランジスタＳＴＤに接続されるドレイン選択線ＳＧＤは、ストリングユニットＳＵに対応して設けられ、１つのストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。ソース選択トランジスタＳＴＳに接続されるソース選択線ＳＧＳは、１つのブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
【0033】
ワード線ＷＬ及び選択ゲート線（ＳＧＤ，ＳＧＳ）の一端はそれぞれ、ロウデコーダ５２０等の周辺回路に接続される。
【0034】
（センスアンプモジュールの回路構成）
図３は、実施形態にかかる半導体装置１が備えるセンスアンプ回路ＳＡ及びラッチ回路ＤＬ，ＸＤＬの構成の一例を示す回路図である。
【0035】
上述のセンスアンプモジュール５３０は、ビット線ＢＬごとに設けられる複数のセンスアンプ回路ＳＡから構成される。個々のセンスアンプ回路ＳＡは、例えば読み出し動作において、対応するビット線ＢＬに読み出されたデータをセンスして、読み出したデータが“０”であるか“１”であるかを判定する。
【0036】
また、上述のデータレジスタ５４０には、複数のセンスアンプ回路ＳＡにそれぞれ対応する複数のラッチ回路ＤＬ，ＸＤＬを含む。ラッチ回路ＸＤＬもまた、ビット線ＢＬごとに設けられる。一方、ラッチ回路ＤＬは、対応するセンスアンプ回路ＳＡに対して複数設けられる。この場合、ラッチ回路ＤＬの個数は、例えば１つのメモリセルＭＣが保持することのできるデータのビット数に基づいて設計される。ラッチ回路ＤＬ，ＸＤＬは、対応するビット線ＢＬに関連するデータを一時的に保持する。
【0037】
図３には、センスアンプモジュール５３０内の１つのセンスアンプ回路ＳＡと、データレジスタ５４０内の１つのラッチ回路ＤＬ，ＸＤＬとが示されている。なお、センスアンプ回路ＳＡ等に供給される複数の制御信号は、シーケンサ３６０によって制御される。
【0038】
図３に示すように、センスアンプ回路ＳＡは、トランジスタＴＲ３１～ＴＲ３８、及びキャパシタＣＡＰを含んでいる。図中、トランジスタＴＲ３１は、低耐圧ＰチャネルＭＯＳ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタである。また、トランジスタＴＲ３２～ＴＲ３８は、低耐圧ＮチャネルＭＯＳトランジスタである。
【0039】
低耐圧ＰチャネルＭＯＳトランジスタ及び低耐圧ＮチャネルＭＯＳトランジスタを含めた低耐圧ＣＭＯＳトランジスタは、比較的低い電圧が印加されるトランジスタであって、低電圧（ＬＶ：Ｌｏｗ Ｖｏｌｔａｇｅ，ＶＬＶ：Ｖｅｒｙ Ｌｏｗ Ｖｏｌｔａｇｅ）ＭＯＳトランジスタとも呼ばれる。
【0040】
トランジスタＴＲ３１の一端は電源電圧Ｖｄｄが供給される電源線に接続され、トランジスタＴＲ３１のゲート電極はノードＩＮＶに接続されている。トランジスタＴＲ３２の一端はトランジスタＴＲ３１の他端に接続され、トランジスタＴＲ３２の他端はノードＣＯＭに接続され、トランジスタＴＲ３２のゲート電極には制御信号ＢＬＸが入力される。トランジスタＴＲ３３の一端はノードＣＯＭに接続され、トランジスタＴＲ３３の他端は対応するビット線ＢＬに接続され、トランジスタＴＲ３３のゲート電極には制御信号ＢＬＣが入力される。
【0041】
トランジスタＴＲ３４の一端はノードＣＯＭに接続され、トランジスタＴＲ３４の他端はノードＳＲＣに接続され、トランジスタＴＲ３４のゲート電極はノードＩＮＶに接続されている。
【0042】
トランジスタＴＲ３５の一端はトランジスタＴＲ３１の他端に接続され、トランジスタＴＲ３５の他端はノードＳＥＮに接続され、トランジスタＴＲ３５のゲート電極には制御信号ＨＬＬが入力される。トランジスタＴＲ３６の一端はノードＳＥＮに接続され、トランジスタＴＲ３６の他端はノードＣＯＭに接続され、トランジスタＴＲ３６のゲート電極には制御信号ＸＸＬが入力される。
【0043】
トランジスタＴＲ３７の一端にはクロックＣＬＫが入力され、トランジスタＴＲ３７のゲート電極はノードＳＥＮに接続されている。トランジスタＴＲ３８の一端はトランジスタＴＲ３７の他端に接続され、トランジスタＴＲ３８の他端はバスＬＢＵＳに接続され、トランジスタＴＲ３８のゲート電極には制御信号ＳＴＢが入力される。キャパシタＣＡＰの一端はノードＳＥＮに接続され、キャパシタＣＡＰの他端にはクロックＣＬＫが入力される。
【0044】
ラッチ回路ＤＬは、インバータＩＶａ，ＩＶｂ、及びトランジスタＴＲ４１，ＴＲ４２を備えている。図中、トランジスタＴＲ４１，ＴＲ４２は、低耐圧ＮチャネルＭＯＳトランジスタである。以下、データレジスタ５４０に含まれるトランジスタＴＲ４１，ＴＲ４２を、単にトランジスタＴＲと呼ぶことがある。
【0045】
なお、図３には１つのラッチ回路ＤＬが示されるが、他のラッチ回路ＤＬも同様の構成を有する。
【0046】
インバータＩＶａは、入力端子がノードＬＡＴに接続され、出力端子がノードＩＮＶに接続されている。インバータＩＶｂは、入力端子がノードＩＮＶに接続され、出力端子がノードＬＡＴに接続されている。
【0047】
トランジスタＴＲ４１は、一端がノードＩＮＶに接続され、他端がバスＬＢＵＳに接続され、ゲート電極には制御信号ＳＴＩが入力される。トランジスタＴＲ４２は、一端がノードＬＡＴに接続され、他端がバスＬＢＵＳに接続され、ゲート電極には制御信号ＳＴＬが入力される。
【0048】
ラッチ回路ＸＤＬは、例えばラッチ回路ＤＬと略同様の構成を備え、センスアンプ回路ＳＡ及びラッチ回路ＤＬとデータの送受信が可能なようにバスＬＢＵＳに接続される。また、ラッチ回路ＸＤＬは、上述の入出力回路３１０に接続され、センスアンプ回路ＳＡと入出力回路３１０との間のデータの入出力に使用される。
【0049】
また、ラッチ回路ＸＤＬは、半導体装置１のキャッシュ動作用にも用いられる。すなわち、センスアンプ回路ＳＡに対応するラッチ回路ＤＬが全て使用中であったとしても、ラッチ回路ＸＤＬが空いていれば、半導体装置１は外部からデータを受け付けることができる。
【0050】
このように、周辺回路に属するセンスアンプ回路ＳＡ及びラッチ回路ＤＬ，ＸＤＬは複数のトランジスタＴＲを備える。
【0051】
次に、上記構成のセンスアンプ回路ＳＡの動作について簡単に説明する。
【0052】
メモリセルＭＣにデータを書き込む場合の例として、メモリセルＭＣに電荷を注入して閾値を上昇させる場合、ラッチ回路ＤＬのノードＩＮＶには“Ｈ”レベル（“１”データ）が格納される。これにより、トランジスタＴＲ３４がオンされ、ビット線ＢＬは０Ｖとされる。
【0053】
メモリセルＭＣにデータを書き込む場合の他の例として、メモリセルＭＣ電荷を注入せず閾値を変化させない場合、ラッチ回路ＤＬのノードＩＮＶには“Ｌ”レベル（“０”データ）が格納される。これにより、トランジスタＴＲ３１がオンされ、ビット線ＢＬに所定の正電圧が与えられる。
【0054】
読み出し時には、ノードＩＮＶが“Ｌ”レベルとされ、トランジスタＴＲ３１がオンされる。また、トランジスタＴＲ４１，ＴＲ４２を介して、ビット線ＢＬがトランジスタＴＲ３１によってプリチャージされる。また、トランジスタＴＲ３５もオンされ、ノードＳＥＮが所定の電位まで充電される。
【0055】
その後、トランジスタＴＲ３５がオフされ、信号ＸＸＬが“Ｈ”レベルとされてトランジスタＴＲ３６がオンされる。これにより、対応するメモリセルＭＣがオンされていれば、ノードＳＥＮの電位は低下し、トランジスタＴＲ３７がオフされる。一方、対応するメモリセルＭＣがオフされていれば、ノードＳＥＮの電位は“Ｈ”レベルを維持し、トランジスタＴＲ３７はオンされる。
【0056】
また、信号ＳＴＢによってトランジスタＴＲ３８がオンされ、トランジスタＴＲ３７のオン／オフに応じた電位がバスＬＢＵＳに読み出され、ラッチ回路ＤＬに保持される。
【0057】
なお、図３に示すセンスアンプ回路ＳＡ及びラッチ回路ＤＬ，ＸＤＬの回路構成は一例であって、センスアンプ回路ＳＡ及びラッチ回路ＤＬ，ＸＤＬは、上記以外にも様々な構成を採りうる。このため、センスアンプ回路ＳＡ及びラッチ回路ＤＬ，ＸＤＬにそれぞれ含まれるトランジスタＴＲの個数および種類も種々に異なり得る。例えば、センスアンプ回路ＳＡ及びラッチ回路ＤＬ，ＸＤＬが、高耐圧ＰチャネルＭＯＳトランジスタ、または高耐圧ＮチャネルＭＯＳトランジスタ等を含んで構成されていてもよい。
【0058】
（ロウデコーダの回路構成）
図４は、実施形態にかかる半導体装置１が備えるロウデコーダ５２０の構成の一例を示す回路図である。
【0059】
図４に示すように、ロウデコーダ５２０は、アドレスデコーダ２１、ブロック選択回路２２、及び電圧選択回路２３を備える。
【0060】
アドレスデコーダ２１は、複数のブロック選択線ＢＬＫＳＥＬ及び複数の電圧選択線ＶＯＬＳＥＬを備える。
【0061】
アドレスデコーダ２１は、例えばシーケンサ３６０からの制御信号にしたがって、上述の周辺回路に含まれるアドレスレジスタ３４０のアドレスデータを参照する。
【0062】
また、アドレスデコーダ２１は、参照したアドレスデータをデコードして、アドレスデータに対応するトランジスタＴＲ２２及びトランジスタＴＲ２３をオンし、それ以外のトランジスタＴＲ２２及びトランジスタＴＲ２３をオフする。なお、トランジスタＴＲ２２及びトランジスタＴＲ２３は、後述するブロック選択回路２２及び電圧選択回路２３にそれぞれ含まれるトランジスタである。
【0063】
また、アドレスデコーダ２１は、アドレスデータに対応するブロック選択線ＢＬＫＳＥＬ及び電圧選択線ＶＯＬＳＥＬの電圧を例えば“Ｈ”状態とし、それ以外の電圧を“Ｌ”状態とする。なお、ブロック選択回路２２及び電圧選択回路２３に、Ｎチャネル型あるいはＰチャネル型のいずれのトランジスタを用いるかによって、これらの配線に印加される電圧が逆になる。上記電圧は、トランジスタがＮチャネル型である場合の例である。
【0064】
図４の例では、アドレスデコーダ２１には、メモリセルアレイ５１０内の１つのブロックＢＬＫに対してブロック選択線ＢＬＫＳＥＬが１つずつ設けられている。しかし、この構成は適宜変更可能である。例えば、２つ以上のブロックＢＬＫに対してブロック選択線ＢＬＫＳＥＬを１つずつ備えていても良い。
【0065】
ブロック選択回路２２は、メモリセルアレイ５１０のブロックＢＬＫにそれぞれ対応する複数のブロック選択部２２０を備える。これらの複数のブロック選択部２２０はそれぞれ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に対応する複数のトランジスタＴＲ２２を備える。
【0066】
トランジスタＴＲ２２は、高耐圧ＮチャネルＭＯＳトランジスタであり、ブロック駆動トランジスタとして機能する。トランジスタＴＲ２２のドレイン電極はそれぞれ、対応するワード線ＷＬまたは選択ゲート線（ＳＧＤ、ＳＧＳ）に電気的に接続される。トランジスタＴＲ２２のソース電極はそれぞれ、配線ＷＲ及び電圧選択回路２３を介して電圧出力端子ＯＴＭに電気的に接続される。トランジスタＴＲ２２のゲート電極は、対応するブロック選択線ＢＬＫＳＥＬに共通に接続される。
【0067】
また、ブロック選択回路２２は、図示しない複数のトランジスタを更に備える。これらの複数のトランジスタは、選択ゲート線（ＳＧＤ，ＳＧＳ）及び接地電圧供給端子の間に接続された高耐圧ＣＭＯＳトランジスタである。これらの複数のトランジスタは、メモリセルアレイ５１０内の非選択のブロックＢＬＫに含まれる選択ゲート線（ＳＧＤ、ＳＧＳ）を接地電圧供給端子と導通させる。なお、非選択のブロックＢＬＫに含まれる複数のワード線ＷＬはフローティング状態となる。
【0068】
電圧選択回路２３は、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に対応する複数の電圧選択部２３０を備える。これらの複数の電圧選択部２３０はそれぞれ、複数のトランジスタＴＲ２３を備える。
【0069】
トランジスタＴＲ２３は、高耐圧ＮチャネルＭＯＳトランジスタであり、電圧選択トランジスタとして機能する。トランジスタＴＲ２３のドレイン端子は、それぞれ、配線ＷＲ及びブロック選択回路２２を介して、対応するワード線ＷＬまたは選択ゲート線（ＳＧＤ、ＳＧＳ）に電気的に接続される。ソース端子はそれぞれ、対応する電圧出力端子ＯＴＭに電気的に接続される。ゲート電極はそれぞれ、対応する電圧選択線ＶＯＬＳＥＬに接続される。
【0070】
上述の高耐圧ＰチャネルＭＯＳトランジスタ及び高耐圧ＮチャネルＭＯＳトランジスタを含めた高耐圧ＣＭＯＳトランジスタは、比較的高い電圧が印加されるトランジスタであって、高電圧（ＨＶ：Ｈｉｇｈ Ｖｏｌｔａｇｅ）ＭＯＳトランジスタとも呼ばれる。
【0071】
このように、周辺回路に属するロウデコーダ５２０は複数のトランジスタＴＲ２２，ＴＲ２３等を備える。ただし、図４に示すロウデコーダ５２０の回路構成は一例であって、ロウデコーダ５２０に含まれるトランジスタＴＲ２２，ＴＲ２３等の個数および種類も種々に異なり得る。
【0072】
［半導体装置の物理構成］
次に、図５及び図６を用いて、実施形態の半導体装置の物理構成の一例について説明する。
【0073】
（半導体装置の概略構成）
図５は、実施形態にかかる半導体装置１の概略の構成例を示す断面図である。ただし、図５においては図面の見やすさを考慮してハッチングを省略する。
【0074】
図５に示すように、半導体装置１は、半導体基板ＳＢの上方に、周辺回路ＣＢＡ、ピラーＰＬが形成された複数のワード線ＷＬ等、ソース線ＳＬ、及び電極層ＥＬをこの順に備える。なお、以下の説明においては、半導体基板ＳＢが配置される側を半導体装置１の下方側とする。
【0075】
半導体基板ＳＢは、例えばシリコン基板等である。ただし、半導体基板ＳＢは、例えば個片化されたシリコン基板等である。また、半導体基板ＳＢが、数百ｎｍ程度に薄層化されたシリコン基板等であるなど、シリコン基板の一部分であってもよい。
【0076】
半導体基板ＳＢ上には、センスアンプモジュールＳＡ及びロウデコーダＲＤ等を含む周辺回路ＣＢＡが配置されている。図中のセンスアンプモジュールＳＡ及びロウデコーダＲＤは、上述のセンスアンプモジュール５３０及びロウデコーダ５２０の物理構成の一例をそれぞれ示している。
【0077】
周辺回路ＣＢＡは、少なくとも一部のトランジスタＴＲを半導体基板ＳＢ上に有し、これらのトランジスタＴＲには、複数レイヤに設けられたコンタクト、ビア、及び配線等が接続されている。これらのトランジスタＴＲ、コンタクト、ビア、及び配線等を含む周辺回路ＣＢＡは、絶縁層４０で覆われている。
【0078】
また、センスアンプモジュールＳＡ及びロウデコーダＲＤ等の外側の半導体基板ＳＢ両端部には、ＰウェルＰＷに両側を挟まれたＮ＋拡散領域ＤＦが設けられている。このＮ＋拡散領域ＤＦには、複数レイヤに設けられたコンタクト、ビア、及び配線等を介して、半導体基板ＳＢと上述のソース線ＳＬとが電気的に接続される。なお、これらのＰウェルＰＷ、Ｎ＋拡散領域ＤＦ、並びにＮ＋拡散領域ＤＦに接続されるコンタクト、ビア、及び配線等を周辺回路ＣＢＡに含めてもよい。
【0079】
絶縁層４０の上方には、少なくとも１つの選択ゲート線ＳＧＤ、複数のワード線ＷＬ、及び少なくとも１つの選択ゲート線ＳＧＳが、この順に互いに離間して積層されている。複数の導電層としての複数のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳは絶縁層５０で覆われており、この絶縁層５０を介して周辺回路ＣＢＡを覆う絶縁層４０と接合されている。
【0080】
絶縁層５０は、複数のワード線ＷＬ等の周囲にも広がっている。周囲の絶縁層５０には、複数のワード線ＷＬの積層方向に絶縁層５０中を延びるコンタクトＣ３が配置されている。コンタクトＣ３は、半導体基板ＳＢに設けられた上述のＮ＋拡散領域ＤＦに電気的に接続される。これにより、半導体基板ＳＢとソース線ＳＬとが電気的に接続される。
【0081】
複数のワード線ＷＬが延びる方向の中央部にはメモリ領域ＭＲが配置され、複数のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳの両端部には階段領域ＳＲが配置されている。複数のワード線ＷＬの外側には、周辺領域ＰＲが配置されている。
【0082】
メモリ領域ＭＲには、ワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳを積層方向に貫通する複数のピラーＰＬが配置されている。ピラーＰＬとワード線ＷＬとの交差部にはメモリセルＭＣが形成され、ピラーＰＬと選択ゲート線ＳＧＤ，ＳＧＳとの交差部には選択ゲートＳＴＤ，ＳＴＳがそれぞれ形成される。これにより、半導体装置１は、例えばメモリ領域ＭＲにメモリセルＭＣが３次元に配置された３次元不揮発性メモリとして構成される。
【0083】
このように、メモリ領域ＭＲは、上述のメモリセルアレイ５１０（図２参照）に相当する物理構成の一例である。また、ピラーＰＬは、メモリセルＭＣ等が直列に接続された上述のメモリストリングＭＳ（図２参照）に相当する物理構成の一例である。
【0084】
半導体装置１の物理構成において、ピラーＰＬは、ピラーＰＬ上方に配置されるビット線ＢＬ等を介して、周辺回路ＣＢＡのセンスアンプモジュールＳＡに電気的に接続されている。このため、上述のセンスアンプモジュールＳＡは、例えば接続対象となるビット線ＢＬが配置されるメモリ領域ＭＲと上下方向に重なる位置の半導体基板ＳＢ上に配置されている。
【0085】
階段領域ＳＲでは、複数のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳの両端部が階段状に加工されている。これにより、複数のワード線ＷＬ等の両端部の幅は、上方のソース線ＳＬへと向かうにつれて広がっていく。複数のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳの階段状となった各層にはコンタクトＣＣがそれぞれ接続されている。
【0086】
これらのコンタクトＣＣにより、多層に積層されるワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳが個々に引き出される。これらのコンタクトＣＣからは、複数のワード線ＷＬの延伸方向の中央部のメモリ領域ＭＲに含まれるメモリセルＭＣに対し、そのメモリセルＭＣと同じ高さ位置のワード線ＷＬを介して書き込み電圧および読み出し電圧等が印加される。
【0087】
コンタクトＣＣからメモリセルＭＣに印加される各種電圧は、これらのコンタクトＣＣと電気的に接続される周辺回路ＣＢＡのロウデコーダＲＤにより制御される。このため、上述のロウデコーダＲＤは、例えば接続対象となるコンタクトＣＣが配置される階段領域ＳＲと上下方向に重なる位置の半導体基板ＳＢ上に配置されている。
【0088】
複数のワード線ＷＬ等の上方にはソース線ＳＬが配置されている。ソース線ＳＬの上には、酸化シリコン層等の絶縁層６０を介して電極層ＥＬが配置されている。電極層ＥＬは、一部領域で絶縁層６０を貫通し、ソース線ＳＬと電気的な導通を保つパッド領域ＰＤを有する。
【0089】
電極層ＥＬは、パッド領域ＰＤを除く上面を、電極層ＥＬ側からこの順に積層される複数の絶縁層７１～７３によって覆われている。絶縁層７１は例えば酸化シリコン層等であり、絶縁層７２は例えば窒化シリコン層等であり、絶縁層７３は例えばポリイミド層等である。
【0090】
このような構成により、半導体装置１の外部から、電極層ＥＬを介してソース線ＳＬにソース電位を印加することができる。
【0091】
（周辺回路の構成例）
図６は、実施形態にかかる半導体装置１が備える周辺回路ＣＢＡの構成の一例を示す断面図である。
【0092】
なお、図６に示すＸ方向とＹ方向とは互いに直交する方向である。また、図６においてＸ方向は、後述するゲート電極ＧＥｔ，ＧＥｖの延伸方向に直交する方向、つまり、ゲート電極ＧＥｔ，ＧＥｖのゲート長に沿う方向であるものとする。また、Ｙ方向は、ゲート電極ＧＥｔ，ＧＥｖのゲート幅に沿う方向であるものとする。
【0093】
図６に示すように、周辺回路ＣＢＡは、半導体基板ＳＢ上に設けられた複数の第１のトランジスタとしてのトランジスタＴＲｔと、半導体層ＢＳＬ上に設けられた複数の第２のトランジスタとしてのトランジスタＴＲｖとを備える。
【0094】
複数のトランジスタＴＲｔは、第１のゲート絶縁層としてのゲート絶縁層ＧＸｔ、第１のゲート電極としてのゲート電極ＧＥｔ、及び第１のソース／ドレイン領域としてのソース／ドレイン領域ＳＤｔをそれぞれ備えている。
【0095】
ゲート絶縁層ＧＸｔ、及びゲート電極ＧＥｔはこの順に半導体基板ＳＢ上に設けられている。個々のトランジスタＴＲｔのゲート電極ＧＥｔは、ゲート絶縁層ＧＸｔとともに、Ｘ方向に互いに離間してＹ方向に沿う方向に延びる。つまり、ゲート電極ＧＥｔのＸ方向に沿う方向の距離が、トランジスタＴＲｔにおけるゲート電極ＧＥｔのゲート長に相当し、ゲート電極ＧＥｔのＹ方向に沿う方向の距離が、トランジスタＴＲｔにおけるゲート電極ＧＥｔのゲート幅に相当する。
【0096】
ゲート電極ＧＥｔは、例えばタングステン層またはニッケル－白金シリサイド層等である。ソース／ドレイン領域ＳＤｔは、ゲート電極ＧＥｔのＸ方向両端部と上下方向に重なる位置の半導体基板ＳＢに設けられている。
【0097】
これらのトランジスタＴＲｔは、例えば比較的低い電圧が印加される低電圧（ＬＶ，ＶＬＶ）ＭＯＳトランジスタとして構成されている。また、これらのトランジスタＴＲｔは、周辺回路ＣＢＡのうち、例えばセンスアンプモジュールＳＡ、並びに図１の入出力回路３１０、ロジック制御回路３２０、及びレディ／ビジー回路３７０等の外部装置とのインターフェースとなる回路に含まれる。
【0098】
インターフェースとなるこれらの回路に用いられるトランジスタＴＲｔには高速動作が要求される。トランジスタＴＲｔのゲート電極ＧＥｔに用いられる上述のタングステン層またはニッケル－白金シリサイド層等は、高速動作が要求され、ゲート長が比較的短い低電圧ＭＯＳトランジスタのゲート電極材料に適する。
【0099】
なお、半導体基板ＳＢが備える（１１０）面の面方位に対し、ゲート電極ＧＥｔの長尺方向、つまり、ゲート幅方向が斜交するよう、これらのゲート電極ＧＥｔが半導体基板ＳＢ上に設けられていることが好ましい。トランジスタＴＲｔがＰチャネルＭＯＳトランジスタ等である場合、半導体基板ＳＢの面方位とゲート電極ＧＥｔのゲート幅方向とがこのような位置関係を取ることにより、半導体基板ＳＢ中のキャリア移動度をいっそう高めることができる。
【0100】
複数のトランジスタＴＲｔ間の半導体基板ＳＢの領域には、これらのトランジスタＴＲｔを互いに電気的に分離する分離層ＳＨｔが設けられている。トランジスタＴＲｔは例えば低電圧ＭＯＳトランジスタであるので、トランジスタＴＲｔ下方に生じる空乏層も、半導体基板ＳＢの比較的浅い位置に留まる。したがって、分離層ＳＨｔもまた比較的浅く形成することができる。
【0101】
複数のトランジスタＴＲｔのソース／ドレイン領域ＳＤｔ、及び複数のトランジスタＴＲｔを分離する分離層ＳＨｔ等が設けられた半導体基板ＳＢの少なくとも表層部分は、第１の半導体層の一例である。ソース／ドレイン領域ＳＤｔ及び分離層ＳＨｔ等を含む部分の半導体基板ＳＢの層厚は、例えば数百ｎｍ程度である。
【0102】
複数のトランジスタＴＲｔは、絶縁層４１によって覆われている。絶縁層４１は、図５の絶縁層４０の一部を構成する。絶縁層４１中には、これらのトランジスタＴＲｔに接続されるコンタクトＣＧｔ，ＣＳｔ、配線Ｄ０ｔ～Ｄ２ｔ、及びビアＣ１ｔ，Ｃ２ｔが複数レイヤに亘って設けられている。
【0103】
個々のトランジスタＴＲｔのゲート電極ＧＥｔには、トランジスタＴＲｔの上方から絶縁層４１中を延びるコンタクトＣＧｔが接続されている。個々のトランジスタＴＲｔのソース／ドレイン領域ＳＤｔには、トランジスタＴＲｔの上方から絶縁層４１中を延びる第１のコンタクトとしてのコンタクトＣＳｔが接続されている。
【0104】
これらのコンタクトＣＧｔ，ＣＳｔには、下層側から順に、配線Ｄ０ｔ、ビアＣ１ｔ、配線Ｄ１ｔ、ビアＣ２ｔ、及び配線Ｄ２ｔが接続されている。また、これらのうち最上層の配線Ｄ２ｔと同じレイヤであって、複数のトランジスタＴＲｔ間の領域にはダミー配線ＤＤが設けられている。ダミー配線ＤＤは、他の配線等には接続されずフローティング状態となっている。
【0105】
これらの構成を覆う絶縁層４１上には、半導体層ＢＳＬが設けられている。半導体層ＢＳＬは、例えばポリシリコン層等であり、例えば数百ｎｍ程度の厚さを有している。上述のように、半導体層ＢＳＬ上には、複数のトランジスタＴＲｖが設けられている。半導体層ＢＳＬは、第２の半導体層の一例である。
【0106】
複数のトランジスタＴＲｖは、第２のゲート絶縁層としてのゲート絶縁層ＧＸｖ、第２のゲート電極としてのゲート電極ＧＥｖ、及び第２のソース／ドレイン領域としてのソース／ドレイン領域ＳＤｖをそれぞれ備えている。
【0107】
ゲート絶縁層ＧＸｖ、及びゲート電極ＧＥｖはこの順に半導体層ＢＳＬ上に設けられている。個々のトランジスタＴＲｖのゲート電極ＧＥｖは、ゲート絶縁層ＧＸｖとともに、例えばＸ方向に互いに離間してＹ方向に沿う方向に延びる。このように、ゲート電極ＧＥｖの長尺方向を、上述のトランジスタＴＲｔのゲート電極ＧＥｔの長尺方向と合わせることで、半導体装置１の製造プロセスを簡素化することができる。
【0108】
ただし、半導体層ＢＳＬ上に形成されるトランジスタＴＲｖのゲート電極ＧＥｖにおいては、上述の半導体基板ＳＢの面方位との関係性が無視できる。このため、トランジスタＴＲｖのゲート電極ＧＥｖの長尺方向は、必ずしもトランジスタＴＲｔのゲート電極ＧＥｔと一致していなくともよい。
【0109】
ゲート絶縁層ＧＸｖは、例えばタングステンシリサイド層または窒化タングステン層等である。ソース／ドレイン領域ＳＤｖは、ゲート電極ＧＥｖのＸ方向両端部と上下方向に重なる位置の半導体層ＢＳＬに設けられている。
【0110】
これらのトランジスタＴＲｖは、例えば比較的高い電圧が印加される高電圧（ＨＶ）ＭＯＳトランジスタとして構成されている。トランジスタＴＲｖには、一部の低電圧ＭＯＳトランジスタのような高速動作は求められない。このため、トランジスタＴＲｖのゲート電極ＧＥｖとしては、低電圧ＭＯＳトランジスタのゲート電極材料に用いられるタングステン層またはニッケル－白金シリサイド層等に比べ、上述のタングステンシリサイド層または窒化タングステン層等の比較的加工がしやすいゲート電極材料を用いることができる。
【0111】
また、高電圧が印加されるトランジスタＴＲｖは、例えば上述のトランジスタＴＲｔよりも高耐圧を有するよう構成されている。
【0112】
具体的には、これらのトランジスタＴＲｖのゲート絶縁層ＧＸｖは、例えば上述のトランジスタＴＲｔのゲート絶縁層ＧＸｔよりも厚く形成されている。また、これらのトランジスタＴＲｖのゲート電極ＧＥｖは、例えば上述のトランジスタＴＲｔのゲート電極ＧＥｔよりも長いゲート長を有する。
【0113】
これらのトランジスタＴＲｖは、周辺回路ＣＢＡのうち、例えばロウデコーダＲＤ等に含まれる。このように、トランジスタＴＲｔはセンスアンプモジュールＳＡに含まれ、トランジスタＴＲｖはロウデコーダＲＤに含まれるというように、それぞれのトランジスタＴＲｔ，ＴＲｖは含まれる回路および接続先が異なり得る。したがって、これらのトランジスタＴＲｖは、図６においては、上述のトランジスタＴＲｔと上下方向に重なる位置に配置されているが、トランジスタＴＲｔ、ＴＲｖの配置はこれに限られない。
【0114】
トランジスタＴＲｔが例えばセンスアンプモジュールＳＡに含まれるトランジスタ等である場合、上述のピラーＰＬが設けられたメモリ領域ＭＲの下方に、これらのトランジスタＴＲｔが設けられていてよい。また、トランジスタＴＲｖが例えばロウデコーダＲＤに含まれるトランジスタ等である場合、ワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳが引き出される上述の階段領域ＳＲの下方に、これらのトランジスタＴＲｖが設けられていてよい。
【0115】
複数のトランジスタＴＲｖ間の半導体基板ＳＢの領域には、これらのトランジスタＴＲｖを互いに電気的に分離する分離層ＳＨｖが設けられている。分離層ＳＨｖは、半導体層ＢＳＬを貫通しており、分離層ＳＨｖの下方には、上述のダミー配線ＤＤが配置されている。
【0116】
このように、絶縁層４１上に設けられた半導体層ＢＳＬを貫通するように分離層ＳＨｖが設けられていることで、分離層ＳＨｖの下方を回り込んで複数のトランジスタＴＲｖ間にリーク電流が流れてしまうことが抑制される。
【0117】
複数のトランジスタＴＲｖは、絶縁層４２によって覆われている。絶縁層４２もまた、上述の絶縁層４１とともに、図５の絶縁層４０の一部を構成する。絶縁層４２中には、これらのトランジスタＴＲｖに接続されるコンタクトＣＧｖ，ＣＳｖ、配線Ｄ０ｖ～Ｄ２ｖ、及びビアＣ１ｖ，Ｃ２ｖが複数レイヤに亘って設けられている。
【0118】
個々のトランジスタＴＲｖのゲート電極ＧＥｖには、トランジスタＴＲｖの上方から絶縁層４２中を延びるコンタクトＣＧｖが接続されている。個々のトランジスタＴＲｖのソース／ドレイン領域ＳＤｖには、トランジスタＴＲｖの上方から絶縁層４２中を延びる第２のコンタクトとしてのコンタクトＣＳｖが接続されている。
【0119】
トランジスタＴＲｖに高電圧を印加するこれらのコンタクトＣＧｖ，ＣＳｖは、少なくとも下端部において、トランジスタＴＲｔに接続される上述のコンタクトＣＧｔ，ＣＳｔの下端部の面積よりも大きい面積を有していてよい。このように大きな接続面積を有することで、コンタクトＣＧｖ，ＣＳｖにより、トランジスタＴＲｖに高電圧を印加することができる。
【0120】
また、コンタクトＣＧｖ，ＣＳｖに接続される後述の配線Ｄ０ｖにもまた、高電圧が印加される。したがって、配線Ｄ０ｖと半導体層ＢＳＬとの間の寄生容量を抑えるため、ソース／ドレイン領域ＳＤｖに接続されるコンタクトＣＳｖが、トランジスタＴＲｔのソース／ドレイン領域ＳＤｔに接続されるコンタクトＣＳｔよりも、延伸方向に長くなるよう構成されていてもよい。これにより、配線Ｄ０ｖと半導体層ＢＳＬとの距離を広げることができ、寄生容量の影響を抑制することができる。
【0121】
これらのコンタクトＣＧｖ，ＣＳｖには、下層側から順に、配線Ｄ０ｖ、ビアＣ１ｖ、配線Ｄ１ｖ、ビアＣ２ｖ、及び配線Ｄ２ｖが接続されている。
【0122】
また、絶縁層４２の上面には複数の電極パッドＰＤｃが設けられている。電極パッドＰＤｃは、上述のピラーＰＬ、ワード線ＷＬ、及び選択ゲート線ＳＧＤ，ＳＧＳを含む構成に電気的に接続される。これらの電極パッドＰＤｃからは、絶縁層４１，４２中を貫通コンタクトＣ４ａ，Ｃ４ｂが延びている。
【0123】
貫通コンタクトＣ４ａは、電極パッドＰＤｃから、絶縁層４２中、半導体層ＢＳＬに設けられた開口部ＯＲ、及び絶縁層４１中を延びて、トランジスタＴＲｔの配線Ｄ２ｔに接続されている。図６では、図示を省略しているが、貫通コンタクトＣ４ａは、個々のトランジスタＴＲｔの配線Ｄ２ｔに接続される。これにより、個々のトランジスタＴＲｔを電極パッドＰＤｃに引き出して、ピラーＰＬ等に接続することができる。
【0124】
貫通コンタクトＣ４ｂは、電極パッドＰＤｃから、絶縁層４２中を延びて、トランジスタＴＲｖの配線Ｄ２ｖに接続されている。図６では、図示を省略しているが、貫通コンタクトＣ４ｖは、個々のトランジスタＴＲｖの配線Ｄ２ｖに接続される。これにより、個々のトランジスタＴＲｖを電極パッドＰＤｃに引き出して、ワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳ等に接続することができる。
【0125】
［半導体装置の製造方法］
次に、図７～図９を用いて、実施形態の半導体装置１の製造方法について説明する。図７～図９は、実施形態にかかる半導体装置１の製造方法の手順の一部を順に例示する断面図である。
【0126】
図７（ａ）に示すように、半導体基板ＳＢを準備する。このとき、ノッチを基準として（１００）面の面方位を有する半導体基板ＳＢを用いることが好ましい。このような半導体基板ＳＢは、ノッチを基準として（１１０）面の面方位を有する基板に対し、ノッチ位置を４５°回転させた４５°ノッチ基板とも呼ばれる。
【0127】
半導体基板ＳＢに分離層ＳＨｔを形成する。分離層ＳＨｔは、例えば半導体基板ＳＢに溝を形成し、溝内に絶縁層を埋め込むことで形成される。また、半導体基板ＳＢの分離層ＳＨｔで分離された各領域に、ゲート絶縁層ＧＸｔ及びゲート電極ＧＥｔをこの順に形成する。
ゲート絶縁層ＧＸｔ及びゲート電極ＧＥｔは、通常、半導体基板ＳＢのノッチを下にして、水平方向または垂直方向に沿う方向に長尺を有するよう形成される。上述のように、例えばノッチを基準として（１００）面の面方位を有する半導体基板ＳＢを用いることで、ゲート電極ＧＥｔの長尺方向を、半導体基板ＳＢの（１１０）面の面方位に対して斜交させることができる。
【0128】
また、半導体基板ＳＢに、ソース／ドレイン領域ＳＤｔを形成する。ソース／ドレイン領域ＳＤｔは、例えばゲート電極ＧＥｔを用いたセルフアライメント方式で半導体基板ＳＢに所定の導電型のドーパントを注入し、半導体基板ＳＢをアニールすることで形成される。
【0129】
以上により、複数のトランジスタＴＲｔが半導体基板ＳＢ上に形成される。
【0130】
図７（ｂ）に示すように、トランジスタＴＲｔを覆う絶縁層４１をレイヤごとに形成しつつ、トランジスタＴＲｔに接続されるコンタクトＣＧｔ，ＣＳｔ、配線Ｄ０ｔ、ビアＣ１ｔ、配線Ｄ１ｔ、ビアＣ２ｔ、及び配線Ｄ２ｔを順次形成していく。また、配線Ｄ２ｔと並行して、いずれの配線等にも接続されないダミー配線ＤＤを配線Ｄ２ｔと同一レイヤに形成する。
【0131】
図７（ｃ）に示すように、最上層の配線Ｄ２ｔ上に更に絶縁層４１を形成し、絶縁層４１上に、半導体層ＢＳＬを形成する。
【0132】
図８（ａ）に示すように、半導体層ＢＳＬを貫通する溝ＧＲ及び貫通孔ＴＨを形成する。溝ＧＲは、複数のトランジスタＴＲｙが形成されることとなる各領域間に設けられる。
【0133】
このとき、溝ＧＲは、半導体層ＢＳＬ下方のダミー配線ＤＤをストッパ層として形成されるため、ダミー配線ＤＤ上に下端部を有することとなる。貫通孔ＴＨは、複数のトランジスタＴＲｖが形成されることとなる領域外に設けられる。このとき、貫通孔ＴＨは、半導体層ＢＳＬ下方の配線Ｄ２ｔをストッパ層として形成されるため、配線Ｄ２ｔ上に下端部を有することとなる。
【0134】
図８（ｂ）に示すように、半導体層ＢＳＬの溝ＧＲ及び貫通孔ＴＨ内に絶縁層を充填して、分離層ＳＨｖ及び開口部ＯＲをそれぞれ形成する。
【0135】
図８（ｃ）に示すように、半導体層ＢＳＬの分離層ＳＨｖで分離された各領域に、ゲート絶縁層ＧＸｖ及びゲート電極ＧＥｖをこの順に形成する。また、例えばゲート電極ＧＥｖを用いたセルフアライメント方式で、半導体層ＢＳＬにソース／ドレイン領域ＳＤｖを形成する。
【0136】
以上により、複数のトランジスタＴＲｖが半導体層ＢＳＬ上に形成される。
【0137】
図９（ａ）に示すように、トランジスタＴＲｖを覆う絶縁層４２をレイヤごとに形成しつつ、トランジスタＴＲｖに接続されるコンタクトＣＧｖ，ＣＳｖ、配線Ｄ０ｖ、ビアＣ１ｖ、配線Ｄ１ｖ、ビアＣ２ｖ、及び配線Ｄ２ｖを順次形成していく。また、最上層の配線Ｄ２ｖ上に更に絶縁層４２を形成する。
【0138】
図９（ｂ）に示すように、絶縁層４２の表面に複数の溝ＲＣと、これらの溝ＲＣから絶縁層４１，４２中を延びるコンタクトホールＣＬａ，ＣＬｂとを形成する。コンタクトホールＣＬａは、絶縁層４２中、半導体層ＢＳＬに設けられた開口部ＯＲ、及び絶縁層４１中を延びて、トランジスタＴＲｔの配線Ｄ２ｔに到達する。コンタクトホールＣＬｂは、絶縁層４２中を延びて、トランジスタＴＲｖの配線Ｄ２ｖに到達する。
【0139】
このように、コンタクトホールＣＬａ，ＣＬｂは到達深さが異なるため、別個に形成されることが好ましい。
【0140】
この後、溝ＲＣ及びコンタクトホールＣＬａ，ＣＬｂ内に導電層を充填することで、電極パッドＰＤｃ、及び貫通コンタクトＣ４ａ，Ｃ４ｂがそれぞれ形成される。
【0141】
なお、図９（ｂ）に示す例では、デュアルダマシン方式により、電極パッドＰＤｃ及び貫通コンタクトＣ４ａ，Ｃ４ｂを一括して形成したが、電極パッドＰＤｃと貫通コンタクトＣ４ａ，Ｃ４ｂとが個別に形成されてもよい。
【0142】
これ以降、半導体基板ＳＢ上に形成されたトランジスタＴＲｔ，ＴＲｖを覆う絶縁層４０と、上述のピラーＰＬ、ワード線ＷＬ、及び選択ゲート線ＳＧＤ，ＳＧＳを覆う絶縁層５０とを接合する。なお、ピラーＰＬ、ワード線ＷＬ、及び選択ゲート線ＳＧＤ，ＳＧＳ等を含む構成は、以下のように形成される。
【0143】
支持基板上に、ソース線ＳＬを形成し、更に、複数の犠牲層を互いに離間させて積層する。支持基板は、例えば半導体基板ＳＢとは別体の半導体基板、セラミック基板もしくは石英基板等の絶縁基板、またはアルミナ基板等の導電性基板等である。犠牲層は、後にタングステン層またはモリブデン層等の導電層に置き換えられて、ワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳとなる層である。
【0144】
複数の犠牲層を貫通するピラーＰＬを形成する。これらのピラーＰＬ、ワード線ＷＬ、及び選択ゲート線ＳＧＤ，ＳＧＳを覆う絶縁層５０を形成する。
【0145】
上述のように、半導体基板ＳＢと支持基板とを絶縁層４０，５０で貼り合わせた後、支持基板を除去する。その後、半導体基板ＳＢを例えば数百ｎｍ程度に薄層化してもよい。
【0146】
以上により、実施形態の半導体装置１が製造される。
【0147】
この後、更に、トランジスタＴＲｔ，ＴＲｖが形成された半導体基板ＳＢを含む複数の薄層化した半導体基板をスタックした後、半導体装置１をパッケージ化してもよい。
【0148】
［概括］
３次元不揮発性メモリ等の半導体装置は、例えばメモリセルの電気的な動作を制御する周辺回路を備える。周辺回路は、半導体基板上に形成される複数のトランジスタを含む。半導体装置の記憶容量の増大、及び小型化の要求に伴って、周辺回路に含まれるトランジスタの個数および半導体基板上の密度が増加している。しかしながら、これにより、半導体装置の製造難度が高まってしまい、多数のトランジスタを高密度に配置することには限界がある。
【0149】
実施形態の半導体装置１によれば、半導体基板ＳＢ上に設けられた複数のトランジスタＴＲｔと、半導体層ＢＳＬ上に設けられた複数のトランジスタＴＲｖと、を備える。これにより、複数のトランジスタＴＲｔ，ＴＲｖの半導体基板ＳＢ上の配置面積を増やすことなく、半導体基板ＳＢ及び半導体層ＢＳＬ全体として、これらのトランジスタＴＲｔ，ＴＲｖの配置面積を増やすことができる。よって、トランジスタＴＲｔ，ＴＲｖを過度に高密度化することなく半導体装置１を小型化することができる。
【0150】
実施形態の半導体装置１によれば、複数のトランジスタＴＲｖ間の半導体層ＢＳＬを貫通し、複数のトランジスタＴＲｖを互いに分離する分離層ＳＨｖを備える。
【0151】
絶縁層４１中に設けられた半導体層ＢＳＬを貫通させて分離層ＳＨｖを形成するので、分離層ＳＨｖの下方側からのリーク電流の回り込みを抑制することができ、トランジスタＴＲｖの性能を向上させることができる。
【0152】
また、このような構成の分離層ＳＨｖにより、リーク電流を抑制しつつ半導体層ＢＳＬを例えば数百ｎｍ等の薄層に形成することができ、よりいっそう半導体装置１を小型化することが容易となる。
【0153】
実施形態の半導体装置１によれば、半導体基板ＳＢ及び半導体層ＢＳＬの間であって、分離層ＳＨｖと上下方向に重なる位置に、フローティング状態のダミー配線ＤＤを更に備える。
【0154】
分離層ＳＨｖを形成する際には、このようなダミー配線ＤＤをストッパ層として、半導体層ＢＳＬを貫通する溝ＧＲｖを形成することができる。よって、絶縁層４１中における溝ＧＲｖの到達深さをダミー層ＤＤの高さ位置によって精密に制御することができる。
【0155】
実施形態の半導体装置１によれば、ダミー配線ＤＤは、複数のトランジスタＴＲｔのそれぞれと電気的に接続される複数の配線Ｄ２ｔと同じ高さ位置に配置されている。このように、ダミー層ＤＤのレイヤを例えば配線Ｄ２ｔと同層とすることで、配線Ｄ２ｔの形成時に一括してダミー層ＤＤを形成することができ、半導体装置１の製造プロセスを簡素化することができる。
【0156】
実施形態の半導体装置１によれば、トランジスタＴＲｔは、低電圧ＭＯＳトランジスタであり、トランジスタＴＲｖは、高電圧ＭＯＳトランジスタである。
【0157】
上述のように、単結晶の半導体基板ＳＢと、ポリシリコン層等である半導体層ＢＳＬとでは、半導体基板ＳＢにおいて、より高いキャリア移動度が得られる。したがって、一部用途において高速動作が求められる低電圧用のトランジスタＴＲｔを半導体基板ＳＢ上に設けることで、トランジスタＴＲｔの動作性能を高めることができる。
【0158】
また、上記構成により、半導体基板ＳＢ上には、例えば高電圧用のトランジスタＴＲｖは形成されない。したがって、半導体基板ＳＢを薄層化して、半導体装置１の更なる小型化を図る際などに、例えば高電圧用のトランジスタＴＲｖによる空乏層等の影響を考慮して、半導体基板ＳＢの厚さを数μｍ程度まで維持する必要が無い。
【0159】
つまり、トランジスタＴＲｔにおいては、半導体基板ＳＢ中に形成される空乏層も比較的薄いため、半導体基板ＳＢを例えば数百ｎｍ程度に薄層化することができる。これにより、よりいっそう半導体装置１を小型化することができる。また、トランジスタＴＲｔ，ＴＲｖが形成された半導体基板ＳＢを含む複数の半導体基板をスタックして、半導体パッケージ等を製造する際、半導体基板のスタック数を増加させることができる。
【0160】
また、トランジスタＴＲｔ，ＴＲｖをそれぞれ異なるレイヤに設けることで、これらのトランジスタＴＲｔ，ＴＲｖのゲート電極材等を、それぞれの用途に応じて異ならせることが容易となる。
【0161】
実施形態の半導体装置１によれば、トランジスタＴＲｔのソース／ドレイン領域ＳＤｔに接続されるコンタクトＣＳｔの延伸方向の距離は、トランジスタＴＲｖのソース／ドレイン領域ＳＤｖに接続されるコンタクトＣＳｖの延伸方向の距離よりも短い。
【0162】
上述のように、ソース／ドレイン領域ＳＤｔの上方に設けられ、高電圧用のトランジスタＴＲｖに接続される配線Ｄ０ｖには高電圧が印加される。高電圧用のコンタクトＣＳｖを、低電圧用のコンタクトＣＳｔよりも長く形成することで、コンタクトＣＳｖ上に接続される配線Ｄ０ｖと半導体層ＢＳＬとの距離を長く取ることができる。よって、配線Ｄ０ｖと半導体層ＢＳＬとの間の寄生容量を抑えることができる。
【0163】
このとき、上述のように、トランジスタＴＲｔ，ＴＲｖをそれぞれ異なるレイヤに設けているので、これらに接続されるコンタクトＣＳｔ，ＣＳｖの長さをそれぞれ適正に構成することができる。
【0164】
実施形態の半導体装置１によれば、トランジスタＴＲｔのソース／ドレイン領域ＳＤｔに接続されるコンタクトＣＳｔは、少なくとも下端部において、トランジスタＴＲｖのソース／ドレイン領域ＳＤｖに接続されるコンタクトＣＳｖの下端部の面積よりも小さい面積を有している。
【0165】
低電圧用のトランジスタＴＲｔに低い電圧を印加するコンタクトＣＳｔの径は、例えば高電圧用のトランジスタＴＲｖに高い電圧を印加するコンタクトＣＳｖの径よりも小さくともよい。
【0166】
ここで、トランジスタＴＲｔ，ＴＲｖをそれぞれ異なるレイヤに設けることで、トランジスタＴＲｔに接続されるコンタクトＣＳｔを、トランジスタＴＲｖに接続されるコンタクトＣＳｖよりも短くしている。このため、絶縁層４１中にコンタクトホールを形成してコンタクトＣＳｔとする際に、径を縮小してもコンタクトホールのアスペクト比が過度に高まってしまうことを抑制できる。
【0167】
このように、トランジスタＴＲｔ，ＴＲｖをそれぞれ異なるレイヤに設けることで、トランジスタＴＲｔのコンタクトＣＳｔの径を小さくすることも容易となる。
【0168】
実施形態の半導体装置１によれば、トランジスタＴＲｔのゲート電極ＧＥｔは、半導体基板ＳＢが備える（１１０）面に対して斜交する方向にゲート幅を有している。これにより、半導体基板ＳＢ中のキャリア移動度を一層高め、トランジスタＴＲｔを拘束に動作させることができる。
【0169】
［変形例］
次に、図１０及び図１１を用いて、実施形態の変形例の半導体装置について説明する。変形例の半導体装置は、複数の半導体層ＢＳＬｂ，ＢＳＬｃを備える点が、上述の実施形態とは異なる。
【0170】
なお、以下の図面においては、上述の実施形態と同様の構成に同様の符号を付し、その説明を省略することがある。
【0171】
図１０は、実施形態の変形例にかかる半導体装置が備える周辺回路ＣＢＡａの構成の一例を示す断面図である。
【0172】
図１０に示すように、周辺回路ＣＢＡａは、半導体基板ＳＢ上に設けられた複数の第１のトランジスタとしてのトランジスタＴＲｔと、半導体層ＢＳＬｂ上に設けられた複数の第３のトランジスタとしてのトランジスタＴＲｖと、半導体層ＢＳＬｃ上に設けられた複数の第２のトランジスタとしてのトランジスタＴＲｖとを備える。
【0173】
半導体基板ＳＢに設けられた複数のトランジスタＴＲｔを含む構成は、上述の実施形態と同様に構成されている。すなわち、半導体基板ＳＢには、複数のトランジスタＴＲｔ、分離層ＳＨｔ、並びにトランジスタＴＲｔに接続されるコンタクトＣＧｔ，ＣＳｔ、配線Ｄ０ｔ～Ｄ２ｔ、及びビアＣ１ｔ，Ｃ２ｔを備える。
【0174】
複数のトランジスタＴＲｔに対応する配線Ｄ２ｔ間には、それぞれダミー配線ＤＤａが形成されている。ダミー配線ＤＤａは、上述の実施形態のダミー配線ＤＤと同様、フローティング状態となっており、上層の半導体層ＢＳＬｂに設けられる後述の分離層ＳＨｂに上下方向に重なる位置に設けられている。
【0175】
複数のトランジスタＴＲｔのソース／ドレイン領域ＳＤｔ、及び複数のトランジスタＴＲｔを分離する分離層ＳＨｔ等が設けられた半導体基板ＳＢの少なくとも表層部分は、第１の半導体層の一例である。
【0176】
このような半導体基板ＳＢを覆う絶縁層４１上には、例えば数百ｎｍ程度の厚さを有するポリシリコン層等の半導体層ＢＳＬｂが設けられている。上述のように、半導体層ＢＳＬｂ上には、複数のトランジスタＴＲｖが設けられている。半導体層ＢＳＬｂは、第３の半導体層の一例である。
【0177】
半導体層ＢＳＬｂに設けられた複数のトランジスタＴＲｖを含む構成は、上述の実施形態と同様に構成されている。すなわち、半導体層ＢＳＬｂには、複数のトランジスタＴＲｖ、半導体層ＢＳＬｂを貫通する分離層ＳＨｂ、並びにトランジスタＴＲｖに接続されるコンタクトＣＧｖ，ＣＳｖ、配線Ｄ０ｖ～Ｄ２ｖ、及びビアＣ１ｖ，Ｃ２ｖを備える。
【0178】
複数のトランジスタＴＲｖに対応する配線Ｄ２ｖ間には、それぞれダミー配線ＤＤｂが形成されている。ダミー配線ＤＤｂは、上述の実施形態のダミー配線ＤＤと同様、フローティング状態となっており、上層の半導体層ＢＳＬｃに設けられる後述の分離層ＳＨｃに上下方向に重なる位置に設けられている。
【0179】
このような半導体基板ＳＢを覆う絶縁層４２上には、例えば数百ｎｍ程度の厚さを有するポリシリコン層等の半導体層ＢＳＬｃが設けられている。上述のように、半導体層ＢＳＬｃ上には、複数の第２のトランジスタとしてのトランジスタＴＲｖが設けられている。半導体層ＢＳＬｃは、第２の半導体層の一例である。
【0180】
半導体層ＢＳＬｃに設けられた複数のトランジスタＴＲｖを含む構成は、上述の実施形態と同様に構成されている。すなわち、半導体層ＢＳＬｃには、複数のトランジスタＴＲｖ、半導体層ＢＳＬｃを貫通する分離層ＳＨｃ、並びにトランジスタＴＲｖに接続されるコンタクトＣＧｖ，ＣＳｖ、配線Ｄ０ｖ～Ｄ２ｖ、及びビアＣ１ｖ，Ｃ２ｖを備える。
【0181】
半導体層ＢＳＬｃに設けられたこれらの構成は絶縁層４３により覆われている。絶縁層４３は、絶縁層４１，４２とともに、例えば上述の実施形態の図５に示す絶縁層４０の一部を構成する。絶縁層４３の上面には、複数の電極パッドＰＤｃが設けられており、この絶縁層４３上に、上述のピラーＰＬ、ワード線ＷＬ、及び選択ゲート線ＳＧＤ，ＳＧＳ等を覆う絶縁層５０が接合される。
【0182】
絶縁層４３上に設けられた複数の電極パッドＰＤｃからは、絶縁層４１，４２中を貫通コンタクトＣ４ａ～Ｃ４ｃが延びている。
【0183】
貫通コンタクトＣ４ａは、電極パッドＰＤｃから、絶縁層４３中、半導体層ＢＳＬｃに設けられた開口部ＯＲｃ、絶縁層４２中、半導体層ＢＳＬｂに設けられた開口部ＯＲｂ、及び絶縁層４１中を延びて、半導体基板ＳＢに設けられたトランジスタＴＲｔの配線Ｄ２ｔに接続されている。これにより、個々のトランジスタＴＲｔを電極パッドＰＤｃに引き出すことができる。
【0184】
貫通コンタクトＣ４ｂは、電極パッドＰＤｃから、絶縁層４３中、半導体層ＢＳＬｃに設けられた開口部ＯＲｃ、及び絶縁層４２中を延びて、半導体層ＢＳＫｂに設けられたトランジスタＴＲｖの配線Ｄ２ｖに接続されている。これにより、個々のトランジスタＴＲｖを電極パッドＰＤｃに引き出すことができる。
【0185】
貫通コンタクトＣ４ｃは、電極パッドＰＤｃから、絶縁層４３中を延びて、半導体層ＢＳＬｃに設けられたトランジスタＴＲｖの配線Ｄ２ｖに接続されている。これにより、個々のトランジスタＴＲｖを電極パッドＰＤｃに引き出すことができる。
【0186】
このように、半導体基板ＳＢの上方に複数の半導体層ＢＳＬｂ，ＢＳＬｃを設け、それぞれに複数のトランジスタＴＲｖを配置することで、周辺回路ＣＢＡ全体の配置面積を増大させることなく、トランジスタＴＲｖの配置面積を更に増やすことができる。
【0187】
図１１は、実施形態の変形例にかかる半導体装置が備える周辺回路ＣＢＡｂの構成の他の例を示す断面図である。
【0188】
図１１に示すように、周辺回路ＣＢＡｂは、半導体基板ＳＢ上に設けられた複数の第１のトランジスタとしてのトランジスタＴＲｔと、半導体層ＢＳＬｂ上に設けられた複数の第３のトランジスタとしてのトランジスタＴＲｔと、半導体層ＢＳＬｃ上に設けられた複数の第２のトランジスタとしてのトランジスタＴＲｖとを備える。
【0189】
半導体基板ＳＢに設けられた複数のトランジスタＴＲｔを含む構成は、上述の実施形態と同様に構成されている。複数のトランジスタＴＲｔに対応する配線Ｄ２ｔ間には、それぞれダミー配線ＤＤａが形成されている。
【0190】
このような半導体基板ＳＢを覆う絶縁層４１上には半導体層ＢＳＬｂが設けられている。上述のように、半導体層ＢＳＬｂ上には、複数のトランジスタＴＲｔが設けられている。
【0191】
半導体層ＢＳＬｂに設けられた複数のトランジスタＴＲｔを含む構成は、半導体基板ＳＢに設けられた複数のトランジスタＴＲｔを含む構成と同様に構成されている。すなわち、半導体層ＢＳＬｂには、複数のトランジスタＴＲｔ、半導体層ＢＳＬｂを貫通する分離層ＳＨｂ、並びにトランジスタＴＲｔに接続されるコンタクトＣＧｔ，ＣＳｔ、配線Ｄ０ｔ～Ｄ２ｔ、及びビアＣ１ｔ，Ｃ２ｔを備える。
【0192】
複数のトランジスタＴＲｔに対応する配線Ｄ２ｔ間には、それぞれダミー配線ＤＤｂが形成されている。
【0193】
このような半導体層ＢＳＬｂを覆う絶縁層４２上には半導体層ＢＳＬｃが設けられている。上述のように、半導体層ＢＳＬｃ上には、複数のトランジスタＴＲｖが設けられている。
【0194】
半導体層ＢＳＬｃに設けられた複数のトランジスタＴＲｖを含む構成は、上述の実施形態と同様に構成されている。
【0195】
上述のように、外部装置とのインターフェースとなる入出力回路３１０、ロジック制御回路３２０、及びレディ／ビジー回路３７０等（図１参照）に用いられる一部のトランジスタＴＲｔには、高速動作が要求されるため、半導体基板ＳＢ及び半導体層ＢＳＬｂ，ＢＳＬｃのうち、キャリアの移動度が高い半導体基板ＳＢ上に設けられることが望ましい。
【0196】
しかし、例えばセンスアンプモジュールＳＡ等に用いられるトランジスタＴＲｔ等には、インターフェース用のトランジスタＴＲｔほどの高速動作は要求されない。このため、半導体基板ＳＢの上方に複数の半導体層ＢＳＬｂ，ＢＳＬｃを設け、それぞれに複数のトランジスタＴＲｔ，ＴＲｖを配置することで、高速動作が要求されるトランジスタＴＲｔの半導体基板ＳＢ上における配置面積をよりいっそう確保しやすくなる。
【0197】
変形例の半導体装置によれば、その他、上述の実施形態の半導体装置１と同様の効果を奏する。
【0198】
［その他の変形例］
上述の実施形態および変形例では、トランジスタＴＲｔ，ＴＲｖが設けられた半導体基板ＳＢと、ピラーＰＬ、ワード線ＷＬ、及び選択ゲート線ＳＧＤ，ＳＧＳが設けられた支持基板を貼り合わせて半導体装置１を構成することとした。しかし、半導体装置１が、これ以外の構成を有していてもよい。半導体装置の他の構成例を図１２に示す。
【0199】
図１２は、その他の実施形態の半導体装置２の概略の構成例を示す断面図である。
【0200】
図１２に示すように、半導体装置２は、半導体基板ＳＢ上に、周辺回路ＣＵＡ、メモリ領域ＭＲ、貫通コンタクト領域ＴＰ、及び階段領域ＳＲを備える。なお、以下の説明においては、半導体基板ＳＢが配置される側を半導体装置２の下方側とする。
【0201】
半導体基板ＳＢ上には、例えば上述の図１に示す回路構成を有するトランジスタＴＲを含み、絶縁層４０で覆われた周辺回路ＣＵＡが配置されている。周辺回路ＣＵＡの一部のトランジスタＴＲもまた、半導体基板ＳＢ上に設けられている。また、他の一部のトランジスタＴＲは、半導体基板ＳＢ上方の絶縁層４０中に形成された上述の半導体層ＢＳＬ（図６参照）等に設けられている。絶縁層４０上にはソース線ＳＬが配置されている。
【0202】
ソース線ＳＬ上には少なくとも１つの選択ゲート線ＳＧＤ、複数のワード線ＷＬ、及び少なくとも１つの選択ゲート線ＳＧＳが、この順に互いに離間して積層されている。これらの構成もまた、絶縁層５０により覆われている。複数のワード線ＷＬ等には、複数のメモリ領域ＭＲ、メモリ領域ＭＲ間の貫通コンタクト領域ＴＰ、及びワード線ＷＬ等の両端部の階段領域ＳＲが設けられている。
【0203】
メモリ領域ＭＲには、ワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳを積層方向に貫通する複数のピラーＰＬが配置されている。ピラーＰＬとワード線ＷＬとの交差部には複数のメモリセルＭＣが形成される。ピラーＰＬは、ピラーＰＬ上方に配置されるビット線ＢＬに電気的に接続されている。
【0204】
このような構成により、半導体装置２もまた、例えばメモリ領域ＭＲにメモリセルＭＣが３次元に配置された３次元不揮発性メモリとして構成されることとなる。
【0205】
階段領域ＳＲは、複数のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳが階段状に引き出された構成を有し、複数のコンタクトＣＣが配置されている。これらのコンタクトＣＣは、コンタクトＣＣ上方に配置される上層配線に電気的に接続されている。
【0206】
貫通コンタクト領域ＴＰは、例えば複数のメモリ領域ＭＲの間に設けられている貫通コンタクト領域ＴＰには、下方の半導体基板ＳＢ上に配置された周辺回路ＣＵＡと、コンタクトＣＣの上層配線等とを接続する貫通コンタクトＣ４が配置されている。したがって、例えば貫通コンタクトＣ４と上下方向に重なる位置にロウデコーダＲＤが配置されている。
【0207】
なお、半導体装置２は、図１２に図示されない他の貫通コンタクト領域を有している。それらの貫通コンタクト領域のうち少なくとも１つには、下方の半導体基板ＳＢ上に配置された周辺回路ＣＵＡと。ピラーＰＬのビット線ＢＬとを接続する図示しない貫通コンタクトが配置されている。したがって、例えばビット線ＢＬと接続される貫通コンタクトと上下方向に重なる位置にセンスアンプＳＡが配置されている。
【0208】
貫通コンタクト領域ＴＰの貫通コンタクトＣ４を含む各種の貫通コンタクトは、その他の実施形態の半導体装置においても、上述の実施形態の貫通コンタクトＣ４と同様の機能を有する。
【0209】
すなわち、その他の実施形態の貫通コンタクトＣ４等は、周辺回路ＣＵＡに電気的に接続される配線Ｄ２ｔ，Ｄ２ｖ等（図６参照）に下端部で接続されている。また、その他の実施形態の貫通コンタクトＣ４は、ピラーＰＬのビット線ＢＬ及びコンタクトＣＣの上層配線等と上端部で接続されている。これにより、貫通コンタクトＣ４等もまた、ピラーＰＬ、複数のワード線ＷＬ、及び選択ゲート線ＳＧＤ，ＳＧＳ等の構成と、周辺回路ＣＵＡとを電気的に接続している。
【0210】
［付記］
以下、本発明の好ましい態様について付記する。
【0211】
（付記１）
本発明の一態様によれば、
第１の半導体層と、
前記第１の半導体層上に設けられた複数の第１のトランジスタと、
前記第１の半導体層上に設けられ、前記複数の第１のトランジスタを覆う絶縁層と、
前記絶縁層中に設けられた第２の半導体層と、
前記第２の半導体層上に設けられた複数の第２のトランジスタと、を備える、
半導体装置が提供される。
【0212】
（付記２）
上記の付記１の半導体装置において、
前記複数の第２のトランジスタ間の前記第２の半導体層を貫通し、前記複数の第２のトランジスタを互いに分離する分離層を更に備える。
【0213】
（付記３）
上記の付記２の半導体装置において、
前記第１及び第２の半導体層の間であって、前記分離層と上下方向に重なる位置に、フローティング状態のダミー配線を更に備える。
【0214】
（付記４）
上記の付記３の半導体装置において、
前記第１及び第２の半導体層の間に配置され、前記複数の第１のトランジスタのそれぞれと電気的に接続される複数の配線を更に備えており、
前記ダミー配線は、
前記複数の配線と同じ高さ位置に配置されている。
【0215】
（付記５）
上記の付記１の半導体装置において、
前記複数の第１のトランジスタは、
第１のゲート電極と、
第１のゲート絶縁層と、をそれぞれ備え、
前記複数の第２のトランジスタは、
前記第１のゲート電極より長いゲート長を有する第２のゲート電極と、
前記第１のゲート絶縁層より厚い第２のゲート絶縁層と、をそれぞれ備える。
【0216】
（付記６）
上記の付記５の半導体装置において、
前記第１の半導体層は、
（１１０）面の面方位を有しており、
前記第１のゲート電極は、
前記（１１０）面に対して斜交する方向にゲート幅を有している。
【0217】
（付記７）
上記の付記６の半導体装置において、
前記第１の半導体層は、
ノッチに対して（１００）面の面方位を有する半導体基板の一部である。
【0218】
（付記８）
上記の付記５の半導体装置において、
前記第１のトランジスタは、低電圧ＭＯＳトランジスタであり、
前記第２のトランジスタは、高電圧ＭＯＳトランジスタである。
【0219】
（付記９）
上記の付記５の半導体装置において、
前記第１及び第２の半導体層の間に設けられた第３の半導体層と、
前記第３の半導体層上に設けられた複数の第３のトランジスタと、を備える。
【0220】
（付記１０）
上記の付記９の半導体装置において、
前記複数の第３のトランジスタは、
前記第１のゲート電極より長いゲート長を有する第３のゲート電極と、
前記第１のゲート絶縁層より厚い第３のゲート絶縁層と、をそれぞれ備える。
【0221】
（付記１１）
上記の付記１０の半導体装置において、
前記複数の第３のトランジスタは、
前記第３のゲート電極の前記ゲート長方向の両端部と上下に重なるよう、前記第３の半導体層に設けられた第３のソース／ドレイン領域と、
前記複数の第３のトランジスタの上方から延びて、前記第３のソース／ドレイン領域に接続される第３のコンタクトと、をそれぞれ備え、
前記第３のコンタクトの延伸方向の距離は、
前記第１のコンタクトの延伸方向の距離よりも長い。
【0222】
（付記１２）
上記の付記１１の半導体装置において、
前記第３のコンタクトは、
少なくとも下端部において、前記第１のコンタクト下端部の面積よりも大きい面積を有している。
【0223】
（付記１３）
上記の付記１０の半導体装置において、
前記第１のトランジスタは、低電圧ＭＯＳトランジスタであり、
前記第２及び第３のトランジスタは、高電圧ＭＯＳトランジスタである。
【0224】
（付記１４）
上記の付記９の半導体装置において、
前記複数の第３のトランジスタは、
前記第２のゲート電極より短いゲート長を有する第３のゲート電極と、
前記第２のゲート絶縁層より薄い第３のゲート絶縁層と、をそれぞれ備える。
【0225】
（付記１５）
上記の付記１４の半導体装置において、
前記複数の第３のトランジスタは、
前記第３のゲート電極の前記ゲート長方向の両端部と上下に重なるよう、前記第３の半導体層に設けられた第３のソース／ドレイン領域と、
前記複数の第３のトランジスタの上方から延びて、前記第３のソース／ドレイン領域に接続される第３のコンタクトと、をそれぞれ備え、
前記第３のコンタクトの延伸方向の距離は、
前記第２のコンタクトの延伸方向の距離よりも短い。
【0226】
（付記１６）
上記の付記１５の半導体装置において、
前記第３のコンタクトは、
少なくとも下端部において、前記第２のコンタクト下端部の面積よりも小さい面積を有している。
【0227】
（付記１７）
上記の付記１４の半導体装置において、
前記第１及び第３のトランジスタは、低電圧ＭＯＳトランジスタであり、
前記第２のトランジスタは、高電圧ＭＯＳトランジスタである。
【0228】
（付記１８）
上記の付記１の半導体装置において、
前記絶縁層の上方に配置され、互いに離間して積層された複数の導電層と、
前記複数の導電層を前記複数の導電層の積層方向に延び、前記複数の導電層との交差部にそれぞれメモリセルを形成するピラーと、を更に備え、
前記第１及び第２のトランジスタは、
前記メモリセルの電気的な動作を制御する周辺回路に含まれる。
【0229】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0230】
１，２…半導体装置、４０，４１～４３、５０…絶縁層、ＢＬ…ビット線、ＢＳＬ，ＢＳＬｂ，ＢＳＬｃ…半導体層、Ｃ１ｔ，Ｃ１ｖ，Ｃ２ｔ，Ｃ２ｖ…ビア、Ｃ３，ＣＣ，ＣＧｔ，ＣＧｖ，ＣＳｔ，ＣＳｖ…コンタクト、Ｃ４…貫通コンタクト、ＣＢＡ，ＣＢＡａ，ＣＢＡｂ，ＣＵＡ…周辺回路、Ｄ０ｔ～Ｄ２ｔ，Ｄ０ｖ～Ｄ２ｖ…配線、ＤＤ，ＤＤａ，ＤＤｂ…ダミー配線、ＭＣ…メモリセル、ＭＲ…メモリ領域、ＰＬ…ピラー、ＲＤ…ロウデコーダ、ＳＡ…センスアンプモジュール、ＳＢ…半導体基板、ＳＧＤ，ＳＧＳ…選択ゲート線、ＳＲ…階段領域、ＳＴＤ，ＳＴＳ…選択ゲート、ＷＬ…ワード線。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
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