(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024135945
(43)【公開日】2024-10-04
(54)【発明の名称】半導体装置の製造方法
(51)【国際特許分類】
H01L 21/02 20060101AFI20240927BHJP
H01L 27/00 20060101ALI20240927BHJP
H01L 21/8234 20060101ALI20240927BHJP
H01L 21/683 20060101ALI20240927BHJP
H01L 21/304 20060101ALI20240927BHJP
H10B 43/27 20230101ALI20240927BHJP
H10B 41/27 20230101ALI20240927BHJP
H10B 41/50 20230101ALI20240927BHJP
H10B 43/50 20230101ALI20240927BHJP
H01L 21/336 20060101ALI20240927BHJP
H10B 51/20 20230101ALI20240927BHJP
H10B 51/50 20230101ALI20240927BHJP
【ＦＩ】
H01L21/02 B
H01L27/00 301B
H01L27/088 E
H01L21/68 N
H01L21/304 622X
H01L21/02 C
H10B43/27
H10B41/27
H10B41/50
H10B43/50
H01L29/78 371
H10B51/20
H10B51/50
【審査請求】未請求
【請求項の数】22
【出願形態】ＯＬ
(21)【出願番号】P 2023046865
(22)【出願日】2023-03-23
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100119035
【弁理士】
【氏名又は名称】池上 徹真
(74)【代理人】
【識別番号】100141036
【弁理士】
【氏名又は名称】須藤 章
(74)【代理人】
【識別番号】100178984
【弁理士】
【氏名又は名称】高下 雅弘
(72)【発明者】
【氏名】北川 白馬
(72)【発明者】
【氏名】住谷 まり子
(72)【発明者】
【氏名】中村 昂平
(72)【発明者】
【氏名】蘆立 浩明
(72)【発明者】
【氏名】高木 淳
(72)【発明者】
【氏名】福本 将之
【テーマコード（参考）】
5F048
5F057
5F083
5F101
5F131
【Ｆターム（参考）】
5F048AB01
5F048AB03
5F048BA01
5F048BF12
5F048CB01
5F048CB03
5F048CB04
5F057AA12
5F057BA15
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5F083EP02
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5F083PR05
5F083PR21
5F083PR40
5F101BA01
5F101BA41
5F101BB02
5F101BD16
5F101BD30
5F101BE07
5F101BH02
5F101BH15
5F131AA02
5F131BA01
5F131BA31
5F131CA63
5F131EC42
5F131EC43
5F131EC62
5F131EC72
(57)【要約】
【課題】２つの基板を貼り合わせて半導体デバイスを製造する際に、安定した製造プロセスを実現する。
【解決手段】実施形態の半導体装置の製造方法は、第１の基板の表面の外周部に絶縁膜を形成し、絶縁膜を形成した後に、絶縁膜の内側の表面に接するシリコン層を形成し、陽極化成法を用いて、絶縁膜の内側のシリコン層を多孔質化し、多孔質シリコン層を形成する。
【選択図】図３
【解決手段】実施形態の半導体装置の製造方法は、第１の基板の表面の外周部に絶縁膜を形成し、絶縁膜を形成した後に、絶縁膜の内側の表面に接するシリコン層を形成し、陽極化成法を用いて、絶縁膜の内側のシリコン層を多孔質化し、多孔質シリコン層を形成する。
【選択図】図３
【特許請求の範囲】
【請求項1】
第１の基板の表面の外周部に絶縁膜を形成し、
前記絶縁膜を形成した後に、前記絶縁膜の内側の前記表面に接するシリコン層を形成し、
陽極化成法を用いて、前記絶縁膜の内側の前記シリコン層を多孔質化し、多孔質シリコン層を形成する、半導体装置の製造方法。
前記絶縁膜を形成した後に、前記絶縁膜の内側の前記表面に接するシリコン層を形成し、
陽極化成法を用いて、前記絶縁膜の内側の前記シリコン層を多孔質化し、多孔質シリコン層を形成する、半導体装置の製造方法。
【請求項2】
前記シリコン層は多結晶シリコンである、請求項１記載の半導体装置の製造方法。
【請求項3】
前記絶縁膜の上に形成された前記シリコン層を除去する、請求項２記載の半導体装置の製造方法。
【請求項4】
前記第１の基板はシリコン基板である、請求項１記載の半導体装置の製造方法。
【請求項5】
前記シリコン層は、エピタキシャル成長法を用いて形成される単結晶シリコン層である、請求項１記載の半導体装置の製造方法。
【請求項6】
前記絶縁膜は、酸化シリコン、窒化シリコン、又は、窒素添加炭化珪素である、請求項１記載の半導体装置の製造方法。
【請求項7】
前記多孔質シリコン層を形成した後に、前記多孔質シリコン層の上に第１の電子回路を形成し、
第２の電子回路を有する第２の基板を準備し、
前記第１の電子回路と前記第２の電子回路が接続されるように前記第１の基板と前記第２の基板を貼り合わせ、
前記多孔質シリコン層を境界として前記第１の電子回路と、前記第１の基板を分離する、請求項１記載の半導体装置の製造方法。
第２の電子回路を有する第２の基板を準備し、
前記第１の電子回路と前記第２の電子回路が接続されるように前記第１の基板と前記第２の基板を貼り合わせ、
前記多孔質シリコン層を境界として前記第１の電子回路と、前記第１の基板を分離する、請求項１記載の半導体装置の製造方法。
【請求項8】
前記第１の電子回路はメモリセルアレイを含み、前記第２の電子回路は前記メモリセルアレイの動作を制御する制御回路を含む、請求項７記載の半導体装置の製造方法。
【請求項9】
外周部の表面が絶縁膜で、前記外周部の内側に位置する表面がシリコン層である第１の基板を準備し、
陽極化成法を用いて、前記絶縁膜の内側の前記シリコン層を多孔質化し、多孔質シリコン層を形成するする、半導体装置の製造方法。
陽極化成法を用いて、前記絶縁膜の内側の前記シリコン層を多孔質化し、多孔質シリコン層を形成するする、半導体装置の製造方法。
【請求項10】
前記第１の基板はシリコン基板であり、前記シリコン層は前記シリコン基板の表層部分である、請求項９記載の半導体装置の製造方法。
【請求項11】
前記シリコン層は化学気相成長法で形成されたシリコン層である、請求項９記載の半導体装置の製造方法。
【請求項12】
前記絶縁膜は、酸化シリコン、窒化シリコン、又は、窒素添加炭化珪素である、請求項９記載の半導体装置の製造方法。
【請求項13】
前記多孔質シリコン層を形成した後に、前記多孔質シリコン層の上に第１の電子回路を形成し、
第２の電子回路を有する第２の基板を準備し、
前記第１の電子回路と前記第２の電子回路が接続されるように前記第１の基板と前記第２の基板を貼り合わせ、
前記多孔質シリコン層を境界として前記第１の電子回路と、前記第１の基板を分離する、請求項９記載の半導体装置の製造方法。
第２の電子回路を有する第２の基板を準備し、
前記第１の電子回路と前記第２の電子回路が接続されるように前記第１の基板と前記第２の基板を貼り合わせ、
前記多孔質シリコン層を境界として前記第１の電子回路と、前記第１の基板を分離する、請求項９記載の半導体装置の製造方法。
【請求項14】
前記第１の電子回路はメモリセルアレイを含み、前記第２の電子回路は前記メモリセルアレイの動作を制御する制御回路を含む、請求項１３記載の半導体装置の製造方法。
【請求項15】
少なくとも表面がシリコン層である第１の基板を準備し、
陽極化成法を用いて前記シリコン層を多孔質化し、第１の多孔度を有する第１の多孔質領域と、前記第１の多孔質領域に対し前記表面に沿った方向に設けられ、前記第１の多孔度よりも多孔度の高い第２の多孔度を有する第２の多孔質領域と、を有する多孔質シリコン層を形成する、半導体装置の製造方法。
陽極化成法を用いて前記シリコン層を多孔質化し、第１の多孔度を有する第１の多孔質領域と、前記第１の多孔質領域に対し前記表面に沿った方向に設けられ、前記第１の多孔度よりも多孔度の高い第２の多孔度を有する第２の多孔質領域と、を有する多孔質シリコン層を形成する、半導体装置の製造方法。
【請求項16】
前記第２の多孔質領域は、前記第１の多孔質領域を囲む、請求項１５記載の半導体装置の製造方法。
【請求項17】
前記第１の多孔質領域は、前記第２の多孔質領域を囲む、請求項１５記載の半導体装置の製造方法。
【請求項18】
前記多孔質シリコン層を形成する前に、イオン注入法を用いて前記シリコン層に不純物を注入して、第１の領域と、前記第１の領域の不純物濃度よりも不純物濃度の高い第２の領域と、を形成し、
前記シリコン層を多孔質化する際に、前記第１の領域が前記第１の多孔質領域となり、前記第２の領域が前記第２の多孔質領域となる、請求項１５記載の半導体装置の製造方法。
前記シリコン層を多孔質化する際に、前記第１の領域が前記第１の多孔質領域となり、前記第２の領域が前記第２の多孔質領域となる、請求項１５記載の半導体装置の製造方法。
【請求項19】
前記多孔質シリコン層を形成する際に、第１のステップと第２のステップを有し、
前記第１のステップでは前記シリコン層が電解液に接する部分を第１の領域に限定する第１の基板ホルダを用い、
前記第２のステップでは前記シリコン層が電解液に接する部分を前記第１の領域の内側の第２の領域に限定する第２の基板ホルダを用い、
前記第２の領域が前記第２の多孔質領域となり、前記第２の領域の外側の前記第１の領域が前記第１の多孔質領域となる、請求項１５記載の半導体装置の製造方法。
前記第１のステップでは前記シリコン層が電解液に接する部分を第１の領域に限定する第１の基板ホルダを用い、
前記第２のステップでは前記シリコン層が電解液に接する部分を前記第１の領域の内側の第２の領域に限定する第２の基板ホルダを用い、
前記第２の領域が前記第２の多孔質領域となり、前記第２の領域の外側の前記第１の領域が前記第１の多孔質領域となる、請求項１５記載の半導体装置の製造方法。
【請求項20】
前記多孔質シリコン層を形成する前に、前記シリコン層の前記表面に第１の絶縁膜を有する第１の領域と、前記第１の絶縁膜の膜厚より膜厚の薄い第２の絶縁膜を有するか、又は、絶縁膜を有しない第２の領域と、を形成し、
前記シリコン層を多孔質化する際に、前記第１の領域が前記第１の多孔質領域となり、前記第２の領域が前記第２の多孔質領域となる、請求項１５記載の半導体装置の製造方法。
前記シリコン層を多孔質化する際に、前記第１の領域が前記第１の多孔質領域となり、前記第２の領域が前記第２の多孔質領域となる、請求項１５記載の半導体装置の製造方法。
【請求項21】
前記多孔質シリコン層を形成した後に、前記多孔質シリコン層の上に第１の電子回路を形成し、
第２の電子回路を有する第２の基板を準備し、
前記第１の電子回路と前記第２の電子回路が接続されるように前記第１の基板と前記第２の基板を貼り合わせ、
前記多孔質シリコン層を境界として前記第１の電子回路と、前記第１の基板を分離する、請求項１５記載の半導体装置の製造方法。
第２の電子回路を有する第２の基板を準備し、
前記第１の電子回路と前記第２の電子回路が接続されるように前記第１の基板と前記第２の基板を貼り合わせ、
前記多孔質シリコン層を境界として前記第１の電子回路と、前記第１の基板を分離する、請求項１５記載の半導体装置の製造方法。
【請求項22】
前記第１の電子回路はメモリセルアレイを含み、前記第２の電子回路は前記メモリセルアレイの動作を制御する制御回路を含む、請求項２１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【0002】
例えば、第１の電子回路が形成された支持基板と、第２の電子回路が形成された半導体基板を貼り合わせることにより、高機能又は高集積の半導体デバイスが実現できる。支持基板と半導体基板を貼り合わせた後、例えば、支持基板は半導体デバイスの製造コストを低減するために、分離され再利用される。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１３－１１２８８０号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明の一実施形態では、２つの基板を貼り合わせて半導体デバイスを製造する際に、安定した製造プロセスを実現することを課題とする。
【課題を解決するための手段】
【0005】
実施形態の半導体装置の製造方法は、第１の基板の表面の外周部に絶縁膜を形成し、前記絶縁膜を形成した後に、前記絶縁膜の内側の前記表面に接するシリコン層を形成し、陽極化成法を用いて、前記絶縁膜の内側の前記シリコン層を多孔質化し、多孔質シリコン層を形成する。
【図面の簡単な説明】
【0006】
【図1】第１の実施形態の半導体装置の製造方法の説明図。
【図2】第１の実施形態の半導体装置の製造方法の説明図。
【図3】第１の実施形態の半導体装置の製造方法の説明図。
【図4】第１の実施形態の半導体装置の製造方法の説明図。
【図5】第１の実施形態の半導体装置の製造方法の説明図。
【図6】第１の実施形態の半導体装置の製造方法の説明図。
【図7】第１の実施形態の半導体装置の製造方法の説明図。
【図8】第１の実施形態の半導体装置の製造方法の説明図。
【図9】第１の実施形態の半導体装置の製造方法の説明図。
【図10】比較例の半導体装置の製造方法の説明図。
【図11】比較例の半導体装置の製造方法の説明図。
【図12】第１の実施形態の製造方法の作用及び効果の説明図。
【図13】第１の実施形態の第１の変形例の半導体装置の製造方法の説明図。
【図14】第１の実施形態の第２の変形例の半導体装置の製造方法の説明図。
【図15】第２の実施形態の半導体装置の製造方法の説明図。
【図16】第２の実施形態の半導体装置の製造方法の説明図。
【図17】第２の実施形態の変形例の半導体装置の製造方法の説明図。
【図18】第３の実施形態の半導体装置の製造方法の説明図。
【図19】第３の実施形態の半導体装置の製造方法の説明図。
【図20】第３の実施形態の半導体装置の製造方法の説明図。
【図21】第３の実施形態の第１の変形例の半導体装置の製造方法の説明図。
【図22】第３の実施形態の第１の変形例の半導体装置の製造方法の説明図。
【図23】第３の実施形態の第１の変形例の半導体装置の製造方法の説明図。
【図24】第３の実施形態の半導体装置の第１の変形例の半導体装置の製造方法の説明図。
【図25】第３の実施形態の第２の変形例の半導体装置の製造方法の説明図。
【図26】第３の実施形態の第２の変形例の半導体装置の製造方法の説明図。
【図27】第３の実施形態の第２の変形例の半導体装置の製造方法の説明図。
【図28】第４の実施形態の半導体装置の製造方法の説明図。
【図29】第４の実施形態の半導体装置の製造方法の説明図。
【図30】第４の実施形態の半導体装置の製造方法の説明図。
【図31】第４の実施形態の半導体装置の製造方法の説明図。
【図32】第５の実施形態の半導体装置の製造方法の説明図。
【図33】第５の実施形態の半導体装置の製造方法の説明図。
【図34】第５の実施形態の半導体装置の製造方法の説明図。
【発明を実施するための形態】
【0007】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
【0008】
また、本明細書中、便宜上「上」、又は、「下」という用語を用いる場合がある。「上」、又は、「下」とは、例えば、図面内での相対的位置関係を示す用語である。「上」、又は、「下」という用語は、必ずしも、重力に対する位置関係を規定する用語ではない。
【0009】
本明細書中の半導体装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ：ＳＩＭＳ）、エネルギー分散型Ｘ線分光法（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）により行うことが可能である。また、半導体装置を構成する部材の厚さ、部材間の距離等の測定には、例えば、走査型電子顕微鏡（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＳＥＭ）を用いることが可能である。
【0010】
（第１の実施形態）
第１の実施形態の半導体装置の製造方法は、第１の基板の表面の外周部に絶縁膜を形成し、絶縁膜を形成した後に、絶縁膜の内側の表面に接するシリコン層を形成し、陽極化成法を用いて、絶縁膜の内側のシリコン層を多孔質化し、多孔質シリコン層を形成する。
第１の実施形態の半導体装置の製造方法は、第１の基板の表面の外周部に絶縁膜を形成し、絶縁膜を形成した後に、絶縁膜の内側の表面に接するシリコン層を形成し、陽極化成法を用いて、絶縁膜の内側のシリコン層を多孔質化し、多孔質シリコン層を形成する。
【0011】
第１の実施形態の半導体装置の製造方法は、２つの基板を貼り合わせて、半導体デバイスを製造する方法である。半導体デバイスは、例えば、半導体メモリである。半導体メモリは、例えば、メモリセルを３次元的に配置した３次元ＮＡＮＤフラッシュメモリである。
【0012】
図１（ａ）、図１（ｂ）、図１（ｃ）、図１（ｄ）、図２（ａ）、図２（ｂ）、図３（ａ）、図３（ｂ）、図３（ｃ）、図４、図５（ａ）、図５（ｂ）、図６（ａ）、図６（ｂ）、図７（ａ）、図７（ｂ）、図８、及び、図９は、第１の実施形態の半導体装置の製造方法の説明図である。
【0013】
図１（ａ）、図１（ｂ）、図１（ｃ）、図１（ｄ）、図２（ａ）、図３（ａ）、図３（ｂ）、図３（ｃ）、図５（ａ）、図５（ｂ）、図６（ａ）、図６（ｂ）、図７（ａ）、図７（ｂ）、図８、及び、図９は、模式断面図である。図２（ｂ）は、模式上面図である。図４は、陽極化成装置の一例の模式図である。
【0014】
最初に、支持基板１０を準備する（図１（ａ））。支持基板１０は、第１の基板の一例である。
【0015】
支持基板１０は、導電体である。支持基板１０は、例えば、半導体である。支持基板１０は、例えば、単結晶シリコンである。支持基板１０は、例えば、シリコン基板である。支持基板１０は、例えば、ｐ型不純物としてボロン（Ｂ）が含まれるｐ型のシリコン基板である。支持基板１０は、例えば、シリコンウェハである。支持基板１０は、例えば、ｐ型不純物としてボロン（Ｂ）が含まれるｐ型のシリコンウェハである。支持基板１０は、例えば、石英基板等の絶縁基板であってもよい。
【0016】
支持基板１０の直径は、例えば、１５０ｍｍ以上３００ｍｍ以下である。
【0017】
次に、支持基板１０の表面に、絶縁膜１２を形成する（図１（ｂ））。絶縁膜１２は、例えば、化学気相成長法（ＣＶＤ法）を用いて形成する。
【0018】
絶縁膜１２は、例えば、酸化物、窒化物、酸窒化物、又は、炭化物である。絶縁膜１２は、例えば、酸化シリコン、窒化シリコン、又は、窒素添加炭化珪素である。
【0019】
絶縁膜１２の厚さは、例えば、１００ｎｍ以上１０μｍ以下である。
【0020】
次に、支持基板１０の外周部の絶縁膜１２を覆うように、フォトレジスト膜１４を形成する（図１（ｃ））。フォトレジスト膜１４は、例えば、フォトリソグラフィ法を用いたパターニングにより形成される。
【0021】
例えば、フォトレジスト膜１４としてポジ型レジストを用いる場合、フォトレジスト膜１４を支持基板１０の表面に塗布した後、支持基板１０の中央部を露光することでフォトレジスト膜１４を感光させて、支持基板１０の中央部のフォトレジスト膜１４を除去する。
【0022】
また、例えば、フォトレジスト膜１４としてネガ型レジストを用いる場合、フォトレジスト膜１４を支持基板１０の表面に塗布した後、支持基板１０の外周部を露光することでフォトレジスト膜１４を感光させて、支持基板１０の中央部のフォトレジスト膜１４を除去する。
【0023】
次に、パターニングされたフォトレジスト膜１４をマスクに、支持基板１０の中央部の絶縁膜１２を除去する（図１（ｄ））。絶縁膜１２は、例えば、ウェットエッチング法を用いて除去する。
【0024】
【0025】
【0026】
次に、支持基板１０の表面に多結晶シリコン層１６を形成する（図３（ａ））。多結晶シリコン層１６はシリコン層の一例である。多結晶シリコン層１６は、絶縁膜１２の内側の、支持基板１０の表面に接するように形成される。
【0027】
多結晶シリコン層１６は、例えば、ＣＶＤ法を用いて形成される。多結晶シリコン層１６の厚さは、例えば、１００ｎｍ以上１０μｍ以下である。
【0028】
次に、絶縁膜１２の上に形成された多結晶シリコン層１６を除去する（図３（ｂ））。多結晶シリコン層１６は、例えば、化学機械研磨法（ＣＭＰ法）を用いて除去する。
【0029】
次に、陽極化成法を用いて、絶縁膜１２の内側の多結晶シリコン層１６を多孔質化する（図３（ｃ））。多結晶シリコン層１６が多孔質化されることで、絶縁膜１２の内側に多孔質シリコン層１８が形成される。多孔質シリコン層１８は、内部に空洞部分（ｖｏｉｄ）を有する。
【0030】
【0031】
図４に示されるように、陽極化成装置２０は、処理槽２１、基板ホルダ２２、第１電極２３、第２電極２４を備える。陽極化成装置２０は、例えば、複数の基板を同時に処理可能なバッチ式の装置である。
【0032】
処理槽２１は、例えば、フッ素樹脂製の容器である。処理槽２１には、電解液２５が貯留される。電解液２５は、例えば、フッ化水素酸を含む。
【0033】
基板ホルダ２２は、支持基板１０を保持する。基板ホルダ２２は、支持部２２ａとシール部２２ｂを有する。シール部２２ｂは、支持基板１０の一方の面の側から他方の面の側への電解液の流路を塞ぐ機能を有する。シール部２２ｂは、例えば、Ｏリングである。
【0034】
第１電極２３及び第２電極２４の間には、電圧が印加される。例えば、第１電極２３に正電圧、第２電極２４に負電圧が印加される。この場合、第１電極２３が正極、第２電極２４が負極となる。図４中の矢印で示すように、第１電極２３と第２電極との間の電解液２５に、支持基板１０を貫通して電流が流れる。
【0035】
支持基板１０の陰極側、すなわち、電解液２５の中に保持された支持基板１０の第２電極２４の側のシリコン層が陽極化成により多孔質化し、多孔質シリコン層１８が形成される。絶縁膜１２は、多結晶シリコン層１６と比較して抵抗値が高いため、多孔質化されにくい。
【0036】
多結晶シリコン層１６を多孔質化し、多孔質シリコン層１８を形成した後、多孔質シリコン層１８の上に、メモリ層３０を形成する（図５（ａ））。メモリ層３０は、公知のプロセス技術を用いて形成される。
【0037】
図５（ｂ）は、図５（ａ）の破線で囲まれた領域Ｒ１の拡大図である。図５（ｂ）に示すように、メモリ層３０は、複数のメモリセルを有するメモリセルアレイ３０ｘを含む。複数のメモリセルは、例えば、メモリセルアレイ３０ｘの中で３次元的に配置される。メモリセルアレイ３０ｘに含まれるメモリセルは、例えば、３端子型の不揮発性メモリセルである。
【0038】
メモリセルアレイ３０ｘは、第１の電子回路の一例である。
【0039】
次に、半導体基板４０を準備する（図６（ａ））。半導体基板４０は、第２の基板の一例である。
【0040】
【0041】
図６（ｂ）に示すように、半導体基板４０は、例えば、半導体層４０ａと配線層４０ｂを含む。半導体層４０ａは、例えば、単結晶シリコンである。半導体基板４０は、例えば、シリコン基板を含む。半導体基板４０は、例えば、シリコンウェハである。半導体基板４０は、例えば、ｐ型不純物としてボロン（Ｂ）が含まれるｐ型のシリコンウェハである。
【0042】
半導体基板４０は、制御回路４０ｘを含む。制御回路４０ｘは、第２の電子回路の一例である。
【0043】
制御回路４０ｘは、半導体層４０ａ及び配線層４０ｂで形成される。制御回路４０ｘは、例えば、トランジスタ及びトランジスタ間を接続する多層配線で形成される。制御回路４０ｘは、例えば、ｎ型トランジスタとｐ型トランジスタを含むＣＭＯＳ回路である。
【0044】
次に、図７（ａ）に示すように、半導体基板４０の配線層４０ｂと、メモリ層３０を対向させる。
【0045】
次に、図７（ｂ）に示すように、支持基板１０と半導体基板４０を貼り合わせる。支持基板１０に形成されたメモリ層３０と、半導体基板４０の配線層４０ｂが接触するように貼り合わせる。メモリ層３０のメモリセルアレイ３０ｘと半導体基板４０の制御回路４０ｘが、物理的及び電気的に接続されるように、支持基板１０と半導体基板４０を貼り合わせる。
【0046】
例えば、支持基板１０と半導体基板４０との間に、機械的圧力を加える。例えば、機械的圧力を加えた状態で熱処理を加えることにより、メモリ層３０と配線層４０ｂとが接合する。熱処理の温度は、例えば、３００℃以上５００℃以下である。支持基板１０と半導体基板４０との間に、機械的圧力を加えた状態で熱処理を加えることにより、支持基板１０と半導体基板４０との間の接合面の強度が高くなる。
【0047】
図８は、図７（ｂ）の破線で囲まれた領域Ｒ３の拡大図である。メモリ層３０と配線層４０ｂとが接合されることにより、メモリセルアレイ３０ｘと制御回路４０ｘとが電気的に接続される。制御回路４０ｘは、例えば、メモリセルアレイ３０ｘの動作を制御する機能を備える。
【0048】
次に、図９に示すように、多孔質シリコン層１８を境界として、支持基板１０と半導体基板４０を分離する。すなわち、多孔質シリコン層１８を境界として、支持基板１０とメモリ層３０を分離する。すなわち、多孔質シリコン層１８を境界として、支持基板１０とメモリセルアレイ３０ｘを分離する。
【0049】
例えば、メモリ層３０と配線層４０ｂとの境界に向けて側方から楔状の治具を押し付ける又は／及びウォータージェットを噴射することにより、メモリ層３０と配線層４０ｂとの境界を起点として機械的に多孔質シリコン層１８を分断して、支持基板１０と半導体基板４０を分離する。
【0050】
分離された半導体基板４０に、残存していた多孔質シリコン層１８は、例えば、ＣＭＰ法を用いて除去される。
【0051】
その後、接合された半導体基板４０及びメモリ層３０は、例えば、ブレードダイシング法を用いて複数の半導体メモリチップに分割される。
【0052】
分離された支持基板１０に、残存していた多孔質シリコン層１８又は絶縁膜１２は、例えば、ＣＭＰ法を用いて除去される。支持基板１０は、その後、再利用（リユース）され、半導体装置の製造に利用され得る。
【0053】
以上の製造方法により、支持基板１０と半導体基板４０を貼り合わせて、第１の実施形態の３次元ＮＡＮＤフラッシュメモリが製造される。
【0054】
次に、第１の実施形態の半導体装置の製造方法の作用及び効果について説明する。
【0055】
【0056】
【0057】
比較例の半導体装置の製造方法は、支持基板１０の外周部に環状の絶縁膜１２を形成しない点で、第１の実施形態の半導体装置の製造方法と異なる。
【0058】
最初に、支持基板１０を準備する（図１０（ａ））。支持基板１０は、例えば、シリコン基板である。
【0059】
次に、支持基板１０の表面に多結晶シリコン層１６を形成する（図１０（ｂ））。多結晶シリコン層１６は、例えば、ＣＶＤ法を用いて形成される。
【0060】
次に、陽極化成法を用いて、多結晶シリコン層１６を多孔質化する（図１０（ｃ））。多結晶シリコン層１６が多孔質化されることで、多孔質シリコン層１８が形成される。多孔質シリコン層１８は、内部に空洞部分を有する。多結晶シリコン層１６の最外周は多孔質化されずに残存する。
【0061】
図１１は、多結晶シリコン層１６を多孔質化する際に用いられる陽極化成装置２０の一例の模式図である。陽極化成装置２０は、第１の実施形態の製造方法で用いた装置と同一の装置構成を備える。
【0062】
第１の実施形態の場合と同様、支持基板１０の陰極側、すなわち、電解液の中に保持された支持基板１０の第２電極２４の側のシリコン層が陽極化成により多孔質化し、多孔質シリコン層１８が形成される。
【0063】
図１２（ａ）、図１２（ｂ）は、第１の実施形態の製造方法の作用及び効果の説明図である。図１２（ａ）、図１２（ｂ）は、陽極化成装置２０の基板ホルダ２２の部分の拡大図である。図１２（ａ）は、比較例の支持基板１０を処理する場合の図、図１２（ｂ）は第１の実施形態の支持基板１０を処理する場合の図である。
【0064】
基板ホルダ２２は、支持部２２ａとシール部２２ｂを有する。シール部２２ｂは、支持基板１０の一方の面の側から他方の面の側への電解液の流路を塞ぐ機能を有する。シール部２２ｂが電解液の流路を塞ぐことにより、電流が支持基板１０の外縁を流れることを抑制し、支持基板１０を貫通して電流が流れることになる。
【0065】
図１２（ａ）に示されるように、比較例の場合、シール部２２ｂによって電解液の流路が塞がれることで、シール部２２ｂより支持基板１０の外周側にある多結晶シリコン層１６の多孔質化は進まず、多結晶シリコン層１６の最外周は多孔質化されずに残存する。一方、シール部２２ｂよりも内側の多結晶シリコン層１６には、電流が流れ多孔質化されて多孔質シリコン層１８が形成される。言い換えれば、比較例の場合、多孔質シリコン層１８の外周側の端部の位置は、シール部２２ｂが接触する位置で決まることになる。
【0066】
多孔質シリコン層１８が形成された支持基板１０の上には、メモリ層３０が形成される。メモリ層３０の形成のために、支持基板１０は各種の半導体製造装置の中で、処理される。支持基板１０が処理される際、支持基板１０の最外周部は、例えば、半導体製造装置の搬送用の治具やキャリア等に接触する場合がある。
【0067】
例えば、機械的に脆弱な多孔質シリコン層１８が、搬送用の治具やキャリア等に接触すると、ダストが発生するおそれがある。ダストが発生すると、例えば、半導体デバイスの製造歩留まりが低下し問題となる。したがって、支持基板１０の外周部の所定の範囲には、多孔質シリコン層１８が形成されていないことが好ましい。
【0068】
上述のように、比較例の場合、多孔質シリコン層１８の外周側の端部の位置は、シール部２２ｂが接触する位置で決まることになる。例えば、基板ホルダ２２に支持基板１０を保持する際に、支持基板１０の基板ホルダ２２に対する位置ずれが生じると、シール部２２ｂが支持基板１０に接触する位置が変化する。したがって、支持基板１０の外周部の所定の範囲を超えた領域に多孔質シリコン層１８が形成されてしまう恐れがある。
【0069】
また、比較例の場合、例えば、シール部２２ｂによる電解液の流路のシールが不十分で、シール部２２ｂと支持基板１０の間を電界液が侵入してしまうおそれがある。電界液が侵入してしまうと、シール部２２ｂよりも支持基板１０の外周部の多結晶シリコン層１６に電流が流れ、支持基板１０の外周部の所定の範囲を超えた領域に多孔質シリコン層１８が形成されてしまう恐れがある。
【0070】
以上のように、比較例の場合、多孔質シリコン層１８の外周側の端部の位置がばらつくことで、多孔質シリコン層１８がダスト発生の要因となるおそれがある。
【0071】
第１の実施形態の場合、多孔質シリコン層１８の外周側の端部の位置は、支持基板１０の外周部に環状に設けられた絶縁膜１２の内周端で決まる。したがって、支持基板１０の基板ホルダ２２に対する位置ずれが生じたり、シール部２２ｂと支持基板１０の間に電界液が侵入したりしても、多孔質シリコン層１８の外周側の端部の位置は変化しない。よって、多孔質シリコン層１８の外周側の端部の位置が安定し、多孔質シリコン層１８がダスト発生の要因となることが抑制できる。
【0072】
第１の実施形態の半導体装置の製造方法によれば、多孔質シリコン層１８の外周側の端部の位置が安定する。したがって、第１の実施形態の半導体装置の製造方法によれば、支持基板１０と半導体基板４０とを貼り合わせて製造される半導体デバイスの製造プロセスを安定させることができる。
【0073】
（第１の変形例）
【0074】
【0075】
第１の実施形態の第１の変形例の半導体装置の製造方法は、絶縁膜の上に形成されたシリコン層を除去しない点で、第１の実施形態の半導体装置の製造方法と異なる。
【0076】
支持基板１０の表面に多結晶シリコン層１６を形成するまでは、第１の実施形態の半導体装置の製造方法と同様である（図１３（ａ））。
【0077】
次に、絶縁膜１２の上に形成された多結晶シリコン層１６を除去することなく、陽極化成法を用いて、絶縁膜１２の内側の多結晶シリコン層１６を多孔質化する（図１３（ｂ））。多結晶シリコン層１６が多孔質化されることで、絶縁膜１２の内側に多孔質シリコン層１８が形成される。
【0078】
絶縁膜１２の上の多結晶シリコン層１６には、陽極化成の際に絶縁膜１２が存在するため電流が流れず、多孔質化されない。
【0079】
その後、第１の実施形態の半導体装置の製造方法と同様の方法で、３次元ＮＡＮＤフラッシュメモリが製造される。なお、陽極化成の後であって、メモリ層３０を形成する前に、例えば、ＣＭＰ法を用いて表面を平坦化してもよい。
【0080】
（第２の変形例）
【0081】
【0082】
第１の実施形態の第２の変形例の半導体装置の製造方法は、シリコン層は、エピタキシャル成長法を用いて形成される単結晶シリコン層である点で、第１の実施形態の半導体装置の製造方法と異なる。
【0083】
支持基板１０の外周部に環状の絶縁膜１２を形成するまでは、第１の実施形態の半導体装置の製造方法と同様である（図１４（ａ））。
【0084】
次に、支持基板１０の表面に単結晶シリコン層１７を形成する（図１４（ｂ））。単結晶シリコン層１７はシリコン層の一例である。単結晶シリコン層１７は、絶縁膜１２の内側の、支持基板１０の表面に接するように形成される。
【0085】
単結晶シリコン層１７は、エピタキシャル成長法を用いて形成される。単結晶シリコン層１７の厚さは、例えば、１００ｎｍ以上１０μｍ以下である。
【0086】
次に、陽極化成法を用いて、絶縁膜１２の内側の単結晶シリコン層１７を多孔質化する（図１４（ｃ））。単結晶シリコン層１７が多孔質化されることで、絶縁膜１２の内側に多孔質シリコン層１８が形成される。
【0087】
その後、第１の実施形態の半導体装置の製造方法と同様の方法で、３次元ＮＡＮＤフラッシュメモリが製造される。
【0088】
実施形態では、絶縁膜１２のパターニングをフォトレジストを用いて行う場合を例に説明したが、例えば、支持基板１０の外周部だけに選択的に絶縁膜を成膜する成膜装置を用いて、絶縁膜１２を形成することも可能である。
【0089】
以上、第１の実施形態及び変形例の半導体装置の製造方法によれば、多孔質シリコン層の外周側の端部の位置が安定する。したがって、２つの基板を貼り合わせて半導体デバイスを製造する際に、安定した製造プロセスを実現することができる。
【0090】
（第２の実施形態）
第２の実施形態の半導体装置の製造方法は、外周部の表面が絶縁膜で、外周部の内側に位置する表面がシリコン層である第１の基板を準備し、陽極化成法を用いて、絶縁膜の内側のシリコン層を多孔質化し、多孔質シリコン層を形成する。第２の実施形態の半導体装置の製造方法は、第１の基板の表面の外周部に絶縁膜を形成した後に、シリコン層を形成しない点で、第１の実施形態の製造方法と異なる。以下、第１の実施形態の製造方法と共通する内容については、一部記述を省略する場合がある。
第２の実施形態の半導体装置の製造方法は、外周部の表面が絶縁膜で、外周部の内側に位置する表面がシリコン層である第１の基板を準備し、陽極化成法を用いて、絶縁膜の内側のシリコン層を多孔質化し、多孔質シリコン層を形成する。第２の実施形態の半導体装置の製造方法は、第１の基板の表面の外周部に絶縁膜を形成した後に、シリコン層を形成しない点で、第１の実施形態の製造方法と異なる。以下、第１の実施形態の製造方法と共通する内容については、一部記述を省略する場合がある。
【0091】
第２の実施形態の半導体装置の製造方法は、２つの基板を貼り合わせて、半導体デバイスを製造する方法である。半導体デバイスは、例えば、半導体メモリである。半導体メモリは、例えば、メモリセルを３次元的に配置した３次元ＮＡＮＤフラッシュメモリである。
【0092】
【0093】
【0094】
最初に、支持基板１０を準備する（図１５（ａ））。
【0095】
支持基板１０は、導電体である。支持基板１０は、例えば、半導体である。例えば、支持基板１０は、例えば、単結晶シリコンである。支持基板１０は、例えば、シリコン基板である。支持基板１０は、例えば、シリコンウェハである。支持基板１０は、例えば、ｐ型不純物としてボロン（Ｂ）が含まれる。ｐ型のシリコンウェハである。
【0096】
支持基板１０の直径は、例えば、１５０ｍｍ以上３００ｍｍ以下である。
【0097】
次に、支持基板１０の表面に多結晶シリコン層１６を形成する（図１５（ｂ））。多結晶シリコン層１６はシリコン層の一例である。表面に多結晶シリコン層１６が形成された支持基板１０は、第１の基板の一例である。
【0098】
多結晶シリコン層１６は、例えば、ＣＶＤ法を用いて形成される。多結晶シリコン層１６の厚さは、例えば、１００ｎｍ以上１０μｍ以下である。
【0099】
次に、多結晶シリコン層１６の表面に、絶縁膜１２を形成する（図１５（ｃ））。絶縁膜１２は、例えば、化学気相成長法（ＣＶＤ法）を用いて形成する。
【0100】
絶縁膜１２は、例えば、酸化物、窒化物、酸窒化物、炭化物である。絶縁膜１２は、例えば、酸化シリコン、窒化シリコン、又は、窒素添加炭化珪素である。
【0101】
絶縁膜１２の厚さは、例えば、１００ｎｍ以上１０μｍ以下である。
【0102】
次に、支持基板１０の外周部の絶縁膜１２を覆うように、フォトレジスト膜１４を形成する（図１５（ｄ））。フォトレジスト膜１４は、例えば、フォトリソグラフィ法を用いたパターニングにより形成される。
【0103】
例えば、フォトレジスト膜１４としてポジ型レジストを用いる場合、フォトレジスト膜１４を支持基板１０の表面に塗布した後、支持基板１０の中央部を露光することでフォトレジスト膜１４を感光させて、支持基板１０の中央部のフォトレジスト膜１４を除去する。
【0104】
また、例えば、フォトレジスト膜１４としてネガ型レジストを用いる場合、フォトレジスト膜１４を支持基板１０の表面に塗布した後、支持基板１０の外周部を露光することでフォトレジスト膜１４を感光させて、支持基板１０の中央部のフォトレジスト膜１４を除去する。
【0105】
次に、パターニングされたフォトレジスト膜１４をマスクに、支持基板１０の中央部の絶縁膜１２を除去する。絶縁膜１２は、例えば、ウェットエッチング法を用いて除去する。
【0106】
次に、フォトレジスト膜１４を除去する（図１６（ａ））。支持基板１０の外周部に環状の絶縁膜１２が形成されることになる。支持基板１０の外周部の表面は絶縁膜１２であり、外周部の内側に位置する表面が多結晶シリコン層１６となる。
【0107】
次に、陽極化成法を用いて、絶縁膜１２の内側の多結晶シリコン層１６を多孔質化する（図１６（ｂ））。多結晶シリコン層１６が多孔質化されることで、絶縁膜１２の内側に多孔質シリコン層１８が形成される。多孔質シリコン層１８は、内部に空洞部分を有する。
【0108】
絶縁膜１２の下の多結晶シリコン層１６は、陽極化成の際に絶縁膜１２が上に存在するため電流が流れず、多孔質化されない。
【0109】
次に、多結晶シリコン層１６の上の絶縁膜１２を除去する（図１６（ｃ））。絶縁膜１２は、例えば、ウェットエッチング法により除去する。
【0110】
その後、第１の実施形態の半導体装置の製造方法と同様の方法で、３次元ＮＡＮＤフラッシュメモリが製造される。
【0111】
第２の実施形態の半導体装置の製造方法によれば、第１の実施形態と同様、多孔質シリコン層１８の外周側の端部の位置が安定することで、支持基板１０と半導体基板４０とを貼り合わせて製造される半導体デバイスの製造プロセスを安定させることができる。
【0112】
（変形例）
【0113】
【0114】
第２の実施形態の変形例の半導体装置の製造方法は、シリコン層はシリコン基板の表層部分である点で、第２の実施形態の製造方法と異なる。
【0115】
支持基板１０の表面に、絶縁膜１２を形成する（図１７（ａ））。絶縁膜１２は、例えば、化学気相成長法（ＣＶＤ法）を用いて形成する。支持基板１０は、シリコン基板である。支持基板１０は、第１の基板の一例である。シリコン基板の表層部分がシリコン層の一例である。
【0116】
絶縁膜１２は、例えば、酸化物、窒化物、酸窒化物、炭化物である。絶縁膜１２は、例えば、酸化シリコン、窒化シリコン、又は、窒素添加炭化珪素である。
【0117】
絶縁膜１２の厚さは、例えば、１００ｎｍ以上１０μｍ以下である。
【0118】
次に、支持基板１０の外周部の絶縁膜１２を覆うように、フォトレジスト膜１４を形成する（図１７（ｂ））。フォトレジスト膜１４は、例えば、フォトリソグラフィ法を用いたパターニングにより形成される。
【0119】
次に、パターニングされたフォトレジスト膜１４をマスクに、支持基板１０の中央部の絶縁膜１２を除去する。絶縁膜１２は、例えば、ウェットエッチング法を用いて除去する。
【0120】
次に、フォトレジスト膜１４を除去する（図１７（ｃ））。支持基板１０の外周部に環状の絶縁膜１２が形成されることになる。
【0121】
次に、陽極化成法を用いて、絶縁膜１２の内側のシリコン基板の表層部分のシリコン層を多孔質化する（図１７（ｄ））。シリコン基板が多孔質化されることで、絶縁膜１２の内側に多孔質シリコン層１８が形成される。多孔質シリコン層１８は、内部に空洞部分を有する。
【0122】
絶縁膜１２の下のシリコン基板は、陽極化成の際に絶縁膜１２が上に存在するため電流が流れず、多孔質化されない。
【0123】
次に、シリコン基板である支持基板１０の上の絶縁膜１２を除去する。絶縁膜１２は、例えば、ウェットエッチング法により除去する。
【0124】
その後、第１の実施形態の半導体装置の製造方法と同様の方法で、３次元ＮＡＮＤフラッシュメモリが製造される。
【0125】
第２の実施形態及び変形例の半導体装置の製造方法によれば、多孔質シリコン層の外周側の端部の位置が安定する。したがって、２つの基板を貼り合わせて半導体デバイスを製造する際に、安定した製造プロセスを実現することができる。
【0126】
（第３の実施形態）
第３の実施形態の半導体層装置の製造方法は、少なくとも表面がシリコン層である第１の基板を準備し、陽極化成法を用いてシリコン層を多孔質化し、第１の多孔度を有する第１の多孔質領域と、第１の多孔質領域に対し表面に沿った方向に設けられ、第１の多孔度よりも多孔度の高い第２の多孔度を有する第２の多孔質領域と、を有する多孔質シリコン層を形成する。また、第３の実施形態の半導体層装置の製造方法では、多孔質シリコン層を形成する前に、イオン注入法を用いてシリコン層に不純物を注入して、第１の領域と、第１の領域の不純物濃度よりも不純物濃度の高い第２の領域と、を形成し、シリコン層を多孔質化する際に、第１の領域が第１の多孔質領域となり、第２の領域が第２の多孔質領域となる。
第３の実施形態の半導体層装置の製造方法は、少なくとも表面がシリコン層である第１の基板を準備し、陽極化成法を用いてシリコン層を多孔質化し、第１の多孔度を有する第１の多孔質領域と、第１の多孔質領域に対し表面に沿った方向に設けられ、第１の多孔度よりも多孔度の高い第２の多孔度を有する第２の多孔質領域と、を有する多孔質シリコン層を形成する。また、第３の実施形態の半導体層装置の製造方法では、多孔質シリコン層を形成する前に、イオン注入法を用いてシリコン層に不純物を注入して、第１の領域と、第１の領域の不純物濃度よりも不純物濃度の高い第２の領域と、を形成し、シリコン層を多孔質化する際に、第１の領域が第１の多孔質領域となり、第２の領域が第２の多孔質領域となる。
【0127】
第３の実施形態の半導体層装置の製造方法は、第１の基板に多孔質シリコン層を形成するプロセスが異なる点で、第１の実施形態の半導体装置の製造方法と異なる。以下、第１の実施形態の半導体装置の製造方法と重複する内容については、記述を省略する場合がある。
【0128】
第３の実施形態の半導体装置の製造方法は、２つの基板を貼り合わせて、半導体デバイスを製造する方法である。半導体デバイスは、例えば、半導体メモリである。半導体メモリは、例えば、メモリセルを３次元的に配置した３次元ＮＡＮＤフラッシュメモリである。
【0129】
【0130】
【0131】
最初に、支持基板１０を準備する（図１８（ａ））。
【0132】
支持基板１０は、導電体である。支持基板１０は、例えば、半導体である。例えば、支持基板１０は、例えば、単結晶シリコンである。支持基板１０は、例えば、シリコン基板である。支持基板１０は、例えば、ｐ型不純物としてボロン（Ｂ）が含まれるｐ型のシリコン基板である。
【0133】
支持基板１０の直径は、例えば、１５０ｍｍ以上３００ｍｍ以下である。
【0134】
次に、支持基板１０の表面に多結晶シリコン層１６を形成する（図１８（ｂ））。多結晶シリコン層１６はシリコン層の一例である。表面に多結晶シリコン層１６が形成された支持基板１０は、第１の基板の一例である。
【0135】
多結晶シリコン層１６は、例えば、ＣＶＤ法を用いて形成される。多結晶シリコン層１６の厚さは、例えば、１００ｎｍ以上１０μｍ以下である。
【0136】
次に、支持基板１０の中央部を覆うように、フォトレジスト膜１４を形成する（図１８（ｃ））。フォトレジスト膜１４は、例えば、フォトリソグラフィ法を用いたパターニングにより形成される。
【0137】
次に、パターニングされたフォトレジスト膜１４をマスクに、支持基板１０の外周部にイオン注入法を用いてボロン（Ｂ）をイオン注入する（図１８（ｄ））。ボロン（Ｂ）は不純物の一例である。
【0138】
次に、フォトレジスト膜１４を除去する（図１９（ａ））。図１９（ａ）、及び、図１９（ｂ）に示すように、多結晶シリコン層１６の中央部に低不純物濃度領域１６ｘが形成され、多結晶シリコン層１６の外周部に高不純物濃度領域１６ｙが形成される。低不純物濃度領域１６ｘは第１の領域の一例である。また、高不純物濃度領域１６ｙは第２の領域の一例である。
【0139】
高不純物濃度領域１６ｙの導電性不純物の不純物濃度は、低不純物濃度領域１６ｘの導電性不純物の不純物濃度より高い。例えば、高不純物濃度領域１６ｙのボロン（Ｂ）の濃度は、低不純物濃度領域１６ｘのボロン（Ｂ）の濃度よりも高い。
【0140】
高不純物濃度領域１６ｙの抵抗率は、低不純物濃度領域１６ｘの抵抗率よりも低い。高不純物濃度領域１６ｙの抵抗率は、低不純物濃度領域１６ｘの抵抗率の１０００分の１以上５分の１以下である。高不純物濃度領域１６ｙの抵抗率は、例えば、０．００１Ω・ｃｍ以上０．０９Ω・ｃｍ以下である。また、低不純物濃度領域１６ｘの抵抗率は、例えば、０．０１Ω・ｃｍ以上０．１Ω・ｃｍ以下である。
【0141】
なお、低不純物濃度領域１６ｘのボロン（Ｂ）の濃度が所望の濃度に満たない場合には、例えば、フォトレジスト膜１４を除去した後に、再度多結晶シリコン層１６の中央部と外周部とにイオン注入をおこなってもよい。
【0142】
【0143】
多結晶シリコン層１６が多孔質化されることで多孔質シリコン層１８が形成される。多孔質シリコン層１８は、内部に空洞部分を有する。
【0144】
多孔質シリコン層１８の中央部は、低多孔質領域１８ｘとなる。また、多孔質シリコン層１８の外周部は、高多孔質領域１８ｙとなる。低多孔質領域１８ｘは、第１の多孔質領域の一例である。高多孔質領域１８ｙは、第２の多孔質領域の一例である。
【0145】
高多孔質領域１８ｙは、低多孔質領域１８ｘを囲む。高多孔質領域１８ｙは、低多孔質領域１８ｘに対し、多結晶シリコン層１６の表面に沿った方向に設けられる。
【0146】
陽極化成法により多孔質シリコン層１８を形成する際に、低不純物濃度領域１６ｘが低多孔質領域１８ｘとなる。また、高不純物濃度領域１６ｙが高多孔質領域１８ｙとなる。
【0147】
高多孔質領域１８ｙは、第１の多孔度を有する。また、低多孔質領域１８ｘは、第２の多孔度を有する。第１の多孔度は、第２の多孔度よりも高い。
【0148】
なお、「多孔度（ｐｏｒｏｓｉｔｙ）」とは、多孔質シリコン層１８の中の空洞部分（ｖｏｉｄ）の体積の総体積に占める割合である。例えば、多孔質シリコン層１８の「多孔度」が高くなると、多孔質シリコン層１８のシリコンの体積割合は低くなる。例えば、多孔度の大小関係は、多孔質シリコン層１８の断面の画像をＳＥＭにより取得して、画像中に占める空洞部分の面積割合を比較することで判定できる。
【0149】
陽極化成法により多孔質シリコン層１８を形成する際に、抵抗の低い高不純物濃度領域１６ｙに抵抗の高い低不純物濃度領域１６ｘよりも多くの電流が流れる。したがって、高不純物濃度領域１６ｙの多孔質化が進み、多孔度の高い高多孔質領域１８ｙとなる。
【0150】
多孔質シリコン層１８が形成された後、第１の実施形態の半導体装置の製造方法と同様の方法で、３次元ＮＡＮＤフラッシュメモリが製造される。
【0151】
次に、第３の実施形態の半導体装置の製造方法の作用及び効果について説明する。
【0152】
第１の実施形態の半導体装置の製造方法において図９を用いて説明したように、第３の実施形態の半導体装置の製造方法においても、多孔質シリコン層１８を境界として、支持基板１０と半導体基板４０を分離する。例えば、メモリ層３０と配線層４０ｂとの境界に向けて側方から楔状の治具を押し付ける又は／及びウォータージェットを噴射することにより、メモリ層３０と配線層４０ｂとの境界を起点として機械的に多孔質シリコン層１８を分断して、支持基板１０と半導体基板４０を分離する。
【0153】
支持基板１０と半導体基板４０を分離する際に、多孔質シリコン層１８を分断するためには、多孔質シリコン層１８の機械的強度が他の部分よりも低いことが要求される。例えば、多孔質シリコン層１８の機械的強度は、支持基板１０と半導体基板４０の接合面の機械的強度よりも低いことが要求される。
【0154】
一方、支持基板１０の上に多孔質シリコン層１８が形成された後に、多孔質シリコン層１８の上にメモリ層３０が形成される。メモリ層３０を形成する際には、膜形成や熱処理が行われる。膜形成や熱処理の際に、多孔質シリコン層１８には応力が加わる。したがって、多孔質シリコン層１８にはメモリ層３０を形成する際に加わる応力で破壊されない程度の機械的強度が必要とされる。
【0155】
仮に、多孔質シリコン層１８の機械的強度が高すぎると、支持基板１０と半導体基板４０を分離する際に、例えば、支持基板１０と半導体基板４０の接合面での剥離が生じ、製品の製造が継続できなくなる。また、仮に、多孔質シリコン層１８の機械的強度が低すぎると、メモリ層３０の形成中に多孔質シリコン層１８が破壊され、製品の製造が継続できなくなる。
【0156】
第３の実施形態の半導体装置の製造方法では、支持基板１０の中央部に低多孔質領域１８ｘ、支持基板１０の外周部に高多孔質領域１８ｙを設ける。高多孔質領域１８ｙの多孔度は、低多孔質領域１８ｘの多孔度よりも高い。多孔度の高い高多孔質領域１８ｙの機械的強度は、多孔度の低い低多孔質領域１８ｘのよりも機械的強度が低い。
【0157】
例えば、支持基板１０と半導体基板４０を分離する際に、多孔質シリコン層１８に向けて楔状の治具を側方から押し付けて、多孔質シリコン層１８を分断する場合を考える。第３の実施形態の半導体装置の製造方法では、支持基板１０の外周部に機械的強度の低い高多孔質領域１８ｙが存在するため、支持基板１０と半導体基板４０の分断が容易となる。
【0158】
一方、支持基板１０の中央部に機械的強度の高い低多孔質領域１８ｘが存在することで、多孔質シリコン層１８の機械的強度が保たれ、メモリ層３０の形成中に多孔質シリコン層１８が破壊されることが抑制できる。
【0159】
第３の実施形態の半導体装置の製造方法によれば、多孔質シリコン層１８の中の多孔度の面内分布を制御することにより、多孔質シリコン層１８の機械的強度の面内分布が適正化される。したがって、第３の実施形態の半導体装置の製造方法によれば、支持基板１０と半導体基板４０とを貼り合わせて製造される半導体デバイスの製造プロセスを安定させることができる。
【0160】
（第１の変形例）
【0161】
【0162】
【0163】
第３の実施形態の第１の変形例の半導体装置の製造方法は、第１の多孔質領域は、第２の多孔質領域を囲む点で、第３の実施形態の製造方法と異なる。例えば、低多孔質領域１８ｘは高多孔質領域１８ｙを囲む点で、第３の実施形態の製造方法と異なる。
【0164】
最初に、支持基板１０を準備する（図２１（ａ））。
【0165】
次に、支持基板１０の表面に多結晶シリコン層１６を形成する（図２１（ｂ））。多結晶シリコン層１６はシリコン層の一例である。表面に多結晶シリコン層１６が形成された支持基板１０は、第１の基板の一例である。
【0166】
次に、支持基板１０の外周部を覆うように、フォトレジスト膜１４を形成する（図２１（ｃ））。フォトレジスト膜１４は、例えば、フォトリソグラフィ法を用いたパターニングにより形成される。
【0167】
次に、パターニングされたフォトレジスト膜１４をマスクに、支持基板１０の中央部にイオン注入法を用いてボロン（Ｂ）をイオン注入する（図２１（ｄ））。ボロン（Ｂ）は不純物の一例である。
【0168】
次に、フォトレジスト膜１４を除去する（図２２（ａ））。図２２（ａ）、及び、図２２（ｂ）に示すように、多結晶シリコン層１６の外周部に低不純物濃度領域１６ｘが形成され、多結晶シリコン層１６の中央部に高不純物濃度領域１６ｙが形成される。低不純物濃度領域１６ｘは第１の領域の一例である。また、高不純物濃度領域１６ｙは第２の領域の一例である。
【0169】
なお、低不純物濃度領域１６ｘのボロン（Ｂ）の濃度が所望の濃度に満たない場合には、例えば、フォトレジスト膜１４を除去した後に、再度多結晶シリコン層１６の中央部と外周部とにイオン注入をおこなってもよい。
【0170】
高不純物濃度領域１６ｙの導電性不純物の不純物濃度は、低不純物濃度領域１６ｘの導電性不純物の不純物濃度より高い。例えば、高不純物濃度領域１６ｙのボロン（Ｂ）の濃度は、低不純物濃度領域１６ｘのボロン（Ｂ）の濃度よりも高い。
【0171】
高不純物濃度領域１６ｙの抵抗率は、低不純物濃度領域１６ｘの抵抗率よりも低い。
【0172】
【0173】
多結晶シリコン層１６が多孔質化されることで多孔質シリコン層１８が形成される。多孔質シリコン層１８は、内部に空洞部分を有する。
【0174】
多孔質シリコン層１８の中央部は、高多孔質領域１８ｙとなる。また、多孔質シリコン層１８の外周部は、低多孔質領域１８ｘとなる。低多孔質領域１８ｘは、第１の多孔質領域の一例である。高多孔質領域１８ｙは、第２の多孔質領域の一例である。低多孔質領域１８ｘは、高多孔質領域１８ｙを囲む。高多孔質領域１８ｙは、低多孔質領域１８ｘに対し、多結晶シリコン層１６の表面に沿った方向に設けられる。
【0175】
陽極化成法により多孔質シリコン層１８を形成する際に、低不純物濃度領域１６ｘが低多孔質領域１８ｘとなる。また、高不純物濃度領域１６ｙが高多孔質領域１８ｙとなる。
【0176】
高多孔質領域１８ｙは、第１の多孔度を有する。また、低多孔質領域１８ｘは、第２の多孔度を有する。第１の多孔度は、第２の多孔度よりも高い。
【0177】
多孔質シリコン層１８が形成された後、第１の実施形態の半導体装置の製造方法と同様の方法で、３次元ＮＡＮＤフラッシュメモリが製造される。
【0178】
第３の実施形態の第１の変形例の半導体装置の製造方法では、支持基板１０の中央部に高多孔質領域１８ｙ、支持基板１０の外周部に低多孔質領域１８ｘを設ける。高多孔質領域１８ｙの多孔度は、低多孔質領域１８ｘの多孔度よりも高い。多孔度の高い高多孔質領域１８ｙの機械的強度は、多孔度の低い低多孔質領域１８ｘのよりも機械的強度が低い。
【0179】
【0180】
図２４（ａ）に示すように、支持基板１０と半導体基板４０を分離する際に、半導体基板４０を第１の支持部材６１に固定する。例えば、半導体基板４０は、真空吸着によって第１の支持部材６１に固定される。また、支持基板１０を第２の支持部材６２に固定する。例えば、支持基板１０は、真空吸着によって第２の支持部材６２に固定される。
【0181】
その後、図２４（ａ）に示すように、第１の支持部材６１に対して、第２の支持部材６２を回転させることによって、多孔質シリコン層１８にせん断応力を加え、多孔質シリコン層１８を分断する。
【0182】
図２４（ｂ）は、多孔質シリコン層１８に加わるせん断応力の大きさの面内分布を示す模式図である。図２４（ｂ）に示すように、多孔質シリコン層１８に加わるせん断応力は、多孔質シリコン層１８の外周部で大きくなる。言い換えれば、多孔質シリコン層１８に加わるせん断応力は、多孔質シリコン層１８の中央部で小さくなる。
【0183】
第３の実施形態の第１の変形例の半導体装置の製造方法では、支持基板１０の中央部に機械的強度の低い高多孔質領域１８ｙが存在するため、支持基板１０の中央部の多孔質シリコン層１８に加わるせん断応力が小さい場合でも、支持基板１０と半導体基板４０の分断が容易となる。
【0184】
一方、支持基板１０の外周部に機械的強度の高い低多孔質領域１８ｘが存在することで、多孔質シリコン層１８の機械的強度が保たれ、メモリ層３０の形成中に多孔質シリコン層１８が破壊されることが抑制できる。
【0185】
（第２の変形例）
【0186】
【0187】
【0188】
第３の実施形態の第２の変形例の半導体装置の製造方法は、第１の多孔質領域と第２の多孔質領域は、チェッカーボードパターンを有する点で、第３の実施形態の製造方法と異なる。例えば、低多孔質領域１８ｘと高多孔質領域１８ｙは、チェッカーボードパターンを有する点で、第３の実施形態の製造方法と異なる。
【0189】
最初に、支持基板１０を準備する（図２５（ａ））。
【0190】
次に、支持基板１０の表面に多結晶シリコン層１６を形成する（図２５（ｂ））。多結晶シリコン層１６はシリコン層の一例である。表面に多結晶シリコン層１６が形成された支持基板１０は、第１の基板の一例である。
【0191】
次に、支持基板１０の上に、フォトレジスト膜１４を形成する（図２５（ｃ））。フォトレジスト膜１４は、例えば、フォトリソグラフィ法を用いたパターニングにより形成される。フォトレジスト膜１４は、チェッカーボードパターンを有する。
【0192】
次に、パターニングされたフォトレジスト膜１４をマスクに、支持基板１０にイオン注入法を用いてボロン（Ｂ）をイオン注入する（図２５（ｄ））。ボロン（Ｂ）は不純物の一例である。
【0193】
次に、フォトレジスト膜１４を除去する（図２６（ａ））。図２６（ａ）、及び、図２６（ｂ）に示すように、多結晶シリコン層１６に低不純物濃度領域１６ｘと高不純物濃度領域１６ｙが形成される。低不純物濃度領域１６ｘと高不純物濃度領域１６ｙは、チェッカーボードパターンを有する。低不純物濃度領域１６ｘは第１の領域の一例である。また、高不純物濃度領域１６ｙは第２の領域の一例である。
【0194】
なお、低不純物濃度領域１６ｘのボロン（Ｂ）の濃度が所望の濃度に満たない場合には、例えば、フォトレジスト膜１４を除去した後に、再度多結晶シリコン層１６の中央部と外周部とにイオン注入をおこなってもよい。
【0195】
高不純物濃度領域１６ｙの導電性不純物の不純物濃度は、低不純物濃度領域１６ｘの導電性不純物の不純物濃度より高い。例えば、高不純物濃度領域１６ｙのボロン（Ｂ）の濃度は、低不純物濃度領域１６ｘのボロン（Ｂ）の濃度よりも高い。
【0196】
高不純物濃度領域１６ｙの抵抗率は、低不純物濃度領域１６ｘの抵抗率よりも低い。
【0197】
【0198】
多結晶シリコン層１６が多孔質化されることで多孔質シリコン層１８が形成される。多孔質シリコン層１８は、内部に空洞部分を有する。
【0199】
多孔質シリコン層１８には、チェッカーボードパターンを有する低多孔質領域１８ｘと高多孔質領域１８ｙが形成される。低多孔質領域１８ｘは、第１の多孔質領域の一例である。高多孔質領域１８ｙは、第２の多孔質領域の一例である。低多孔質領域１８ｘは、高多孔質領域１８ｙを囲む。高多孔質領域１８ｙは、低多孔質領域１８ｘに対し、多孔質シリコン層１８の表面に沿った方向に設けられる。
【0200】
陽極化成法により多孔質シリコン層１８を形成する際に、低不純物濃度領域１６ｘが低多孔質領域１８ｘとなる。また、高不純物濃度領域１６ｙが高多孔質領域１８ｙとなる。
【0201】
高多孔質領域１８ｙは、第１の多孔度を有する。また、低多孔質領域１８ｘは、第２の多孔度を有する。第１の多孔度は、第２の多孔度よりも高い。
【0202】
多孔質シリコン層１８が形成された後、第１の実施形態の半導体装置の製造方法と同様の方法で、３次元ＮＡＮＤフラッシュメモリが製造される。
【0203】
第３の実施形態の第２の変形例の半導体装置の製造方法では、支持基板１０の多孔質シリコン層１８に、チェッカーボードパターンを有する低多孔質領域１８ｘと高多孔質領域１８ｙが設けられる。高多孔質領域１８ｙの多孔度は、低多孔質領域１８ｘの多孔度よりも高い。多孔度の高い高多孔質領域１８ｙの機械的強度は、多孔度の低い低多孔質領域１８ｘのよりも機械的強度が低い。
【0204】
第３の実施形態の第２の変形例の半導体装置の製造方法では、支持基板１０の多孔質シリコン層１８に、機械的強度の低い高多孔質領域１８ｙと機械的強度の低い低多孔質領域１８ｘが、平均的に配置される。したがって、例えば、支持基板１０と半導体基板４０の分断が容易となり、かつ、メモリ層３０の形成中に多孔質シリコン層１８が破壊されることが抑制できる。
【0205】
また、第３の実施形態の半導体装置の製造方法や、第３の実施形態の第１の変形例の半導体装置の製造方法に比べて、物性の異なる低多孔質領域１８ｘと高多孔質領域１８ｙとが平均的に配置されることで、例えば、支持基板１０の反りが抑制できる。
【0206】
なお、実施形態及び変形例では、シリコン層にイオン注入される導電性不純物としてボロン（Ｂ）を例に説明したが、導電性不純物はボロン（Ｂ）に限定されない。例えば、導電性不純物としてリン（Ｐ）又はヒ素（Ａｓ）を用いることも可能である。
【0207】
例えば、支持基板１０がｐ型のシリコン基板の場合、シリコン層にイオン注入される導電性不純物は、ｐ型の導電性不純物であるボロン（Ｂ）であることが好ましい。また、例えば、支持基板１０がｎ形のシリコン基板の場合、シリコン層にイオン注入される導電性不純物は、ｎ形の導電性不純物であるリン（Ｐ）又はヒ素（Ａｓ）であることが好ましい。
【0208】
実施形態及び変形例では、支持基板１０の表面の多結晶シリコン層１６を多孔質化する方法を例に説明したが、支持基板１０がシリコン基板であり、支持基板１０の表層部の単結晶シリコン層を多孔質化する方法であっても構わない。
【0209】
実施形態及び変形例では、１回のイオン注入を行う方法を例に説明したが、例えば、複数回のドーズ量の異なるイオン注入を異なる領域に行う方法であっても構わない。
【0210】
以上、第３の実施形態及び変形例の半導体装置の製造方法によれば、多孔質シリコン層の中の多孔度の面内分布を制御することにより、多孔質シリコン層の機械的強度の面内分布が適正化される。したがって、２つの基板を貼り合わせて半導体デバイスを製造する際に、安定した製造プロセスを実現することができる。
【0211】
（第４の実施形態）
第４の実施形態の半導体装置の製造方法は、多孔質シリコン層を形成する際に、第１のステップと第２のステップを有し、第１のステップではシリコン層が電解液に接する部分を第１の領域に限定する第１の基板ホルダを用い、第２のステップではシリコン層が電解液に接する部分を第１の領域の内側の第２の領域に限定する第２の基板ホルダを用い、第２の領域が第２の多孔質領域となり、第２の領域の外側の第１の領域が第１の多孔質領域となる点で、第３の実施形態の半導体装置の製造方法と異なる。
第４の実施形態の半導体装置の製造方法は、多孔質シリコン層を形成する際に、第１のステップと第２のステップを有し、第１のステップではシリコン層が電解液に接する部分を第１の領域に限定する第１の基板ホルダを用い、第２のステップではシリコン層が電解液に接する部分を第１の領域の内側の第２の領域に限定する第２の基板ホルダを用い、第２の領域が第２の多孔質領域となり、第２の領域の外側の第１の領域が第１の多孔質領域となる点で、第３の実施形態の半導体装置の製造方法と異なる。
【0212】
第４の実施形態の半導体層装置の製造方法は、第１の基板に多孔質シリコン層を形成するプロセスが異なる点で、第１の実施形態及び第３の実施形態の半導体装置の製造方法と異なる。以下、第１の実施形態及び第３の実施形態の半導体装置の製造方法と重複する内容については、記述を省略する場合がある。
【0213】
第４の実施形態の半導体装置の製造方法は、２つの基板を貼り合わせて、半導体デバイスを製造する方法である。半導体デバイスは、例えば、半導体メモリである。半導体メモリは、例えば、メモリセルを３次元的に配置した３次元ＮＡＮＤフラッシュメモリである。
【0214】
図２８（ａ）、図２８（ｂ）、図２８（ｃ）、図２８（ｄ）、図２８（ｅ）、図２９（ａ）、図２９（ｂ）、図２９（ｃ）、図３０（ａ）、図３０（ｂ）、図３０（ｃ）、図３１（ａ）、図３１（ｂ）は、第４の実施形態の半導体装置の製造方法の説明図である。
【0215】
図２８（ａ）、図２８（ｂ）、図２８（ｃ）、図２８（ｄ）、図２８（ｅ）、及び、図３１（ａ）は、模式断面図である。図３１（ｂ）は、模式上面図である。図２９（ａ）、図２９（ｂ）、図２９（ｃ）、図３０（ａ）、図３０（ｂ）、及び、図３０（ｃ）は、第４の実施形態の半導体装置の製造方法の陽極化成法の説明図である。
【0216】
最初に、支持基板１０を準備する（図２８（ａ））。
【0217】
支持基板１０は、導電体である。支持基板１０は、例えば、半導体である。例えば、支持基板１０は、例えば、単結晶シリコンである。支持基板１０は、例えば、シリコン基板である。
【0218】
支持基板１０の直径は、例えば、１５０ｍｍ以上３００ｍｍ以下である。
【0219】
次に、支持基板１０の表面に多結晶シリコン層１６を形成する（図２８（ｂ））。多結晶シリコン層１６はシリコン層の一例である。表面に多結晶シリコン層１６が形成された支持基板１０は、第１の基板の一例である。
【0220】
多結晶シリコン層１６は、例えば、ＣＶＤ法を用いて形成される。多結晶シリコン層１６の厚さは、例えば、１００ｎｍ以上１０μｍ以下である。
【0221】
次に、陽極化成法を用いて、多結晶シリコン層１６を多孔質化する。例えば、第１の実施形態の図４に示した、陽極化成装置２０と同様の装置を用いて、多結晶シリコン層１６を多孔質化する。多結晶シリコン層１６を多孔質化することで、多孔質シリコン層１８が形成される。
【0222】
陽極化成法を用いて、多結晶シリコン層１６を多孔質化する際に、第１のステップ、第２のステップ、及び、第３のステップを行う。
【0223】
第１のステップでは、多結晶シリコン層１６に外周多孔質領域１８ａが形成される（図２８（ｃ））。第１のステップでは、陽極化成法により多結晶シリコン層１６を形成する際に、第１の基板ホルダ２２ｘを用いる。外周多孔質領域１８ａは、第１の多孔質領域の一例である。
【0224】
第２のステップでは、多結晶シリコン層１６に中間多孔質領域１８ｂが形成される（図２８（ｄ））。第２のステップでは、陽極化成法により多結晶シリコン層１６を形成する際に、第２の基板ホルダ２２ｙを用いる。中間多孔質領域１８ｂは、第２の多孔質領域の一例である。
【0225】
中間多孔質領域１８ｂは、外周多孔質領域１８ａの内側に形成される。中間多孔質領域１８ｂは、外周多孔質領域１８ａに対し、多結晶シリコン層１６の表面に沿った方向に設けられる。
【0226】
中間多孔質領域１８ｂの多孔度は、外周多孔質領域１８ａの多孔度よりも高い。
【0227】
第３ステップでは、多結晶シリコン層１６に中央多孔質領域１８ｃ形成される（図２８（ｅ））。第３のステップでは、陽極化成法により多結晶シリコン層１６を形成する際に、第３の基板ホルダ２２ｚを用いる。
【0228】
中央多孔質領域１８ｃは、中間多孔質領域１８ｂの内側に形成される。中央多孔質領域１８ｃは、中間多孔質領域１８ｂに対し、多結晶シリコン層１６の表面に沿った方向に設けられる。
【0229】
中央多孔質領域１８ｃの多孔度は、中間多孔質領域１８ｂの多孔度よりも高い。
【0230】
第１のステップ、第２のステップ、及び、第３のステップの各ステップの間では、例えば、基板を一度、処理槽２１から引き上げて、基板ホルダ２２を交換した後、次のステップに移行する。
【0231】
図２９（ａ）は第１のステップで用いられる第１の基板ホルダ２２ｘ、図２９（ｂ）は第２のステップで用いられる第２の基板ホルダ２２ｙ、図２９（ｃ）、は第３のステップで用いられる第３の基板ホルダ２２ｚを示す。また、図２９（ａ）、図２９（ｂ）、及び図２９（ｃ）は、支持基板１０を陽極化成装置２０に搬入し、多結晶シリコン層１６の多孔質化を開始する前の図である。すなわち、第１電極２３と第２電極２４との間に電圧を印加する前の図である。
【0232】
第１の基板ホルダ２２ｘは、第１の基板ホルダの一例である。第２の基板ホルダ２２ｙは、第２の基板ホルダの一例である。
【0233】
第１の基板ホルダ２２ｘに支持基板１０を保持した場合、図２９（ａ）に示すように、多結晶シリコン層１６が電解液２５に接する部分は、シール部２２ｂによって第１の領域に限定される。第１の基板ホルダ２２ｘを用いる場合、例えば、多結晶シリコン層１６が第２電極２４（図４）の側の電解液２５に接する部分は、第１の領域に限定される。また、例えば、多結晶シリコン層１６が陰極側の電解液２５に接する部分は、第１の領域に限定される。
【0234】
第２の基板ホルダ２２ｙに支持基板１０を保持した場合、図２９（ｂ）に示すように、多結晶シリコン層１６が電解液２５に接する部分は、シール部２２ｂによって第２の領域に限定される。第２の領域は、第１の領域よりも内側である。
【0235】
第２の基板ホルダ２２ｙを用いる場合、例えば、多結晶シリコン層１６が第２電極２４（図４）の側の電解液２５に接する部分は、第２の領域に限定される。また、例えば、多結晶シリコン層１６が陰極側の電解液２５に接する部分は、第２の領域に限定される。
【0236】
第３の基板ホルダ２２ｚに支持基板１０を保持した場合、図２９（ｃ）に示すように、多結晶シリコン層１６が電解液２５に接する部分は、シール部２２ｂによって第３の領域に限定される。第３の領域は、第２の領域よりも内側である。
【0237】
第３の基板ホルダ２２ｚを用いる場合、例えば、多結晶シリコン層１６が第２電極２４（図４）の側の電解液２５に接する部分は、第３の領域に限定される。また、例えば、多結晶シリコン層１６が陰極側の電解液２５に接する部分は、第３の領域に限定される。
【0238】
図３０（ａ）、図３０（ｂ）、及び図３０（ｃ）は、多結晶シリコン層１６の多孔質化の説明図である。図３０（ａ）は第１のステップ、図３０（ｂ）は第２のステップ、図３０（ｃ）は第３のステップの場合を示す。図２９（ａ）、図２９（ｂ）、及び図２９（ｃ）は、支持基板１０を陽極化成装置２０に搬入し、それぞれのステップにおいて、多結晶シリコン層１６の多孔質化が終了した後の図である。
【0239】
第１のステップでは、図３０（ａ）に示すように、シール部２２ｂの内側の第１の領域の多結晶シリコン層１６が多孔質化され、外周多孔質領域１８ａが形成される。第２のステップでは、図３０（ｂ）に示すように、シール部２２ｂの内側の第２の領域の多結晶シリコン層１６の多孔質化が更に進み、中間多孔質領域１８ｂが形成される。第３のステップでは、図３０（ｃ）に示すように、シール部２２ｂの内側の第３の領域の多結晶シリコン層１６の多孔質化が更に進み、中央多孔質領域１８ｃが形成される。
【0240】
図３１（ａ）、図３１（ｂ）は、陽極化成法により、多孔質シリコン層１８を形成した直後の模式図である。図３１（ａ）、図３１（ｂ）に示すように、中間多孔質領域１８ｂは、外周多孔質領域１８ａに囲まれ、中央多孔質領域１８ｃは、中間多孔質領域１８ｂに囲まれる。多孔質シリコン層１８の多孔度は、多孔質シリコン層１８の外側から内側に向かって高くなる。
【0241】
第４の実施形態の半導体装置の製造方法では、陽極化成装置２０の基板ホルダ２２のシール部２２ｂの位置をステップ毎に変更することにより、多孔質化する領域を変更している。
【0242】
多孔質シリコン層１８が形成された後、第１の実施形態の半導体装置の製造方法と同様の方法で、３次元ＮＡＮＤフラッシュメモリが製造される。
【0243】
例えば、支持基板１０と半導体基板４０を分離する際に、例えば、第３の実施形態で説明したように、第１の支持部材６１に対して、第２の支持部材６２を回転させることによって、多孔質シリコン層１８にせん断応力を加え、多孔質シリコン層１８を分断する場合を考える。第４の実施形態の半導体装置の製造方法では、支持基板１０の中央部に機械的強度の低い中央多孔質領域１８ｃが存在するため、支持基板１０の中央部の多孔質シリコン層１８に加わるせん断応力が小さい場合でも、支持基板１０と半導体基板４０の分断が容易となる。
【0244】
一方、支持基板１０の外周部には、機械的強度の高い外周多孔質領域１８ａが存在することで、多孔質シリコン層１８の機械的強度が保たれ、メモリ層３０の形成中に多孔質シリコン層１８が破壊されることが抑制できる。
【0245】
また、支持基板１０の中間部には、機械的強度の中程度の、中間多孔質領域１８ｂが存在することで、多孔質シリコン層１８の物性の面内方向の急激な変化を抑制している。したがって、例えば、支持基板１０の反りが緩和される。
【0246】
なお、多結晶シリコン層１６を多孔質化する際に、第１のステップ、第２のステップ、及び、第３のステップの順番は、入れ替わっても同様の作用及び効果を得ることができる。
【0247】
また、第４の実施形態の半導体装置の製造方法において、基板ホルダ２２やシール部２２ｂの構成は、図２９（ａ）、図２９（ｂ）、図２９（ｃ）の構成に限定されない。ステップ毎に多結晶シリコン層１６が多孔質化される領域を変更できる構成であれば構わない。
【0248】
実施形態では、支持基板１０の表面に形成された多結晶シリコン層１６を多孔質化する方法を例に説明したが、支持基板１０がシリコン基板であり、支持基板１０の表層部の単結晶シリコン層を多孔質化する方法であっても構わない。
【0249】
以上、第４の実施形態の半導体装置の製造方法によれば、多孔質シリコン層の中の多孔度の面内分布を制御することにより、多孔質シリコン層の機械的強度の面内分布が適正化される。したがって、２つの基板を貼り合わせて半導体デバイスを製造する際に、安定した製造プロセスを実現することができる。
【0250】
（第５の実施形態）
第５の実施形態の半導体装置の製造方法は、多孔質シリコン層を形成する前に、シリコン層の表面に第１の絶縁膜を有する第１の領域と、第１の絶縁膜の膜厚より膜厚の薄い第２の絶縁膜を有するか、又は、絶縁膜を有しない第２の領域と、を形成し、シリコン層を多孔質化する際に、第１の領域が第１の多孔質領域となり、第２の領域が第２の多孔質領域となる点で、第３の実施形態の半導体装置の製造方法と異なる。
第５の実施形態の半導体装置の製造方法は、多孔質シリコン層を形成する前に、シリコン層の表面に第１の絶縁膜を有する第１の領域と、第１の絶縁膜の膜厚より膜厚の薄い第２の絶縁膜を有するか、又は、絶縁膜を有しない第２の領域と、を形成し、シリコン層を多孔質化する際に、第１の領域が第１の多孔質領域となり、第２の領域が第２の多孔質領域となる点で、第３の実施形態の半導体装置の製造方法と異なる。
【0251】
第５の実施形態の半導体層装置の製造方法は、第１の基板に多孔質シリコン層を形成するプロセスが異なる点で、第１の実施形態及び第３の実施形態の半導体装置の製造方法と異なる。以下、第１の実施形態及び第３の実施形態半導体装置の製造方法と重複する内容については、記述を省略する場合がある。
【0252】
第５の実施形態の半導体装置の製造方法は、２つの基板を貼り合わせて、半導体デバイスを製造する方法である。半導体デバイスは、例えば、半導体メモリである。半導体メモリは、例えば、メモリセルを３次元的に配置した３次元ＮＡＮＤフラッシュメモリである。
【0253】
【0254】
【0255】
最初に、支持基板１０を準備する（図３２（ａ））。
【0256】
支持基板１０は、導電体である。支持基板１０は、例えば、半導体である。例えば、支持基板１０は、例えば、単結晶シリコンである。支持基板１０は、例えば、シリコン基板である。
【0257】
支持基板１０の直径は、例えば、１５０ｍｍ以上３００ｍｍ以下である。
【0258】
次に、支持基板１０の表面に多結晶シリコン層１６を形成する（図３２（ｂ））。多結晶シリコン層１６はシリコン層の一例である。表面に多結晶シリコン層１６が形成された支持基板１０は、第１の基板の一例である。
【0259】
多結晶シリコン層１６は、例えば、ＣＶＤ法を用いて形成される。多結晶シリコン層１６の厚さは、例えば、１００ｎｍ以上１０μｍ以下である。
【0260】
次に、多結晶シリコン層１６の表面に、絶縁膜７１を形成する（図３２（ｃ））。絶縁膜７１は、例えば、ＣＶＤ法を用いて形成する。
【0261】
絶縁膜７１は、例えば、酸化物、窒化物、酸窒化物、炭化物である。絶縁膜１２は、例えば、酸化シリコン、窒化シリコン、又は、窒素添加炭化珪素である。
【0262】
絶縁膜７１の厚さは、例えば、１ｎｍ以上１００ｎｍ以下である。
【0263】
次に、多結晶シリコン層１６の中央部を覆うように、フォトレジスト膜１４を形成する（図３２（ｄ））。フォトレジスト膜１４は、例えば、フォトリソグラフィ法を用いたパターニングにより形成される。
【0264】
次に、パターニングされたフォトレジスト膜１４をマスクに、支持基板１０の外周部の絶縁膜７１を除去する（図３３（ａ））。絶縁膜７１は、例えば、ウェットエッチング法により除去される。
【0265】
次に、フォトレジスト膜１４を除去する（図３３（ｂ））。
【0266】
次に、多結晶シリコン層１６及び絶縁膜７１の表面に、絶縁膜７２を形成する（図３３（ｃ））。絶縁膜７２は、例えば、ＣＶＤ法を用いて形成する。
【0267】
絶縁膜７２の厚さは、例えば、１ｎｍ以上１００ｎｍ以下である。
【0268】
多結晶シリコン層１６の表面の、絶縁膜７１と絶縁膜７２が積層された領域が第１の領域の一例となる。絶縁膜７１と絶縁膜７２が積層された積層膜７３が第１の絶縁膜の一例となる。多結晶シリコン層１６の表面の、絶縁膜７２のみが積層された領域が第２の領域の一例となる。第２の領域の上に形成された絶縁膜７２が第２の絶縁膜の一例となる。
【0269】
絶縁膜７２の膜厚は、絶縁膜７１と絶縁膜７２が積層された積層膜７３の膜厚よりも薄い。
【0270】
次に、陽極化成法を用いて、多結晶シリコン層１６を多孔質化する（図３３（ｄ））。なお、用いられる陽極化成法は、第１の実施形態の製造方法で用いられる陽極化成法と同様である。
【0271】
多結晶シリコン層１６が多孔質化されることで多孔質シリコン層１８が形成される。多孔質シリコン層１８は、内部に空洞部分を有する。
【0272】
【0273】
多孔質シリコン層１８の中央部は、低多孔質領域１８ｘとなる。また、多孔質シリコン層１８の外周部は、高多孔質領域１８ｙとなる。低多孔質領域１８ｘは、第１の多孔質領域の一例である。高多孔質領域１８ｙは、第２の多孔質領域の一例である。高多孔質領域１８ｙは、低多孔質領域１８ｘを囲む。高多孔質領域１８ｙは、低多孔質領域１８ｘに対し、多結晶シリコン層１６の表面に沿った方向に設けられる。
【0274】
陽極化成法により多孔質シリコン層１８を形成する際に、積層膜７３が積層された領域が低多孔質領域１８ｘとなる。また、絶縁膜７２のみが形成された領域が高多孔質領域１８ｙとなる。
【0275】
高多孔質領域１８ｙは、第１の多孔度を有する。また、低多孔質領域１８ｘは、第２の多孔度を有する。第１の多孔度は、第２の多孔度よりも高い。
【0276】
陽極化成法により多孔質シリコン層１８を形成する際に、絶縁膜の膜厚が薄い領域に、絶縁膜の膜厚が厚い領域よりも多くの電流が流れる。したがって、積層膜７３が形成された領域が低多孔質領域１８ｘとなる。また、絶縁膜７２のみが積層された領域が高多孔質領域１８ｙとなる。
【0277】
多孔質シリコン層１８が形成された後、第１の実施形態の半導体装置の製造方法と同様の方法で、３次元ＮＡＮＤフラッシュメモリが製造される。
【0278】
第５の実施形態の半導体装置の製造方法では、支持基板１０の中央部に低多孔質領域１８ｘ、支持基板１０の外周部に高多孔質領域１８ｙを設ける。高多孔質領域１８ｙの多孔度は、低多孔質領域１８ｘの多孔度よりも高い。多孔度の高い高多孔質領域１８ｙの機械的強度は、多孔度の低い低多孔質領域１８ｘのよりも機械的強度が低い。
【0279】
例えば、支持基板１０と半導体基板４０を分離する際に、多孔質シリコン層１８に向けて楔状の治具を側方から押し付けて、多孔質シリコン層１８を分断する場合を考える。第５の実施形態の半導体装置の製造方法では、支持基板１０の外周部に機械的強度の低い高多孔質領域１８ｙが存在するため、支持基板１０と半導体基板４０の分断が容易となる。
【0280】
一方、支持基板１０の中央部に機械的強度の高い低多孔質領域１８ｘが存在することで、多孔質シリコン層１８の機械的強度が保たれ、メモリ層３０の形成中に多孔質シリコン層１８が破壊されることが抑制できる。
【0281】
実施形態では、支持基板１０の表面に多結晶シリコン層１６を多孔質化する方法を例に説明したが、支持基板１０がシリコン基板であり、支持基板１０の表層部の単結晶シリコン層を多孔質化する方法であっても構わない。
【0282】
実施形態では、第１の領域と第２の領域のいずれにも絶縁膜が形成される方法を例に説明したが、例えば、第２の領域には絶縁膜を設けない方法とすることも可能である。
【0283】
また、実施形態では、絶縁膜の膜厚が異なる２つの領域を設ける方法を例に説明したが、それぞれの絶縁膜の膜厚が異なる３つ以上の領域を設ける方法であっても構わない。
【0284】
また、実施形態では、高多孔質領域１８ｙが低多孔質領域１８ｘを囲むパターンを例に説明したが、その他のパターンを形成することも可能である。
【0285】
以上、第５の実施形態の半導体装置の製造方法によれば、多孔質シリコン層の中の多孔度の面内分布を制御することにより、多孔質シリコン層の機械的強度の面内分布が適正化される。したがって、２つの基板を貼り合わせて半導体デバイスを製造する際に、安定した製造プロセスを実現することができる。
【0286】
第１の実施形態ないし第５の実施形態において、製造される半導体デバイスの一例として３次元ＮＡＮＤフラッシュメモリ、第１の電子回路の一例としてのメモリセルアレイ、第２の電子回路の一例として、メモリセルアレイの動作を制御する制御回路を示した。しかし、製造される半導体デバイス、第１の電子回路、及び第２の半導体回路は、上記の例に限定されるものではない。例えば、製造される半導体デバイスが光センサ、電子回路が受光部、半導体回路が受光部の制御回路であっても構わない。
【0287】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0288】
１０ 支持基板（第１の基板、シリコン層）
１２ 絶縁膜
１６ 多結晶シリコン層（シリコン層）
１６ｘ 低不純物濃度領域（第１の領域）
１６ｙ 高不純物濃度領域（第２の領域）
１７ 単結晶シリコン層（シリコン層）
１８ 多孔質シリコン層
１８ａ 外周多孔質領域（第１の多孔質領域）
１８ｂ 中間多孔質領域（第２の多孔質領域）
１８ｘ 低多孔質領域（第１の多孔質領域）
１８ｙ 高多孔質領域（第２の多孔質領域）
２２ｘ 第１の基板ホルダ
２２ｙ 第２の基板ホルダ
３０ｘ メモリセルアレイ（第１の電子回路）
４０ 半導体基板（第２の基板）
４０ｘ 制御回路（第２の電子回路）
７２ 絶縁膜（第２の絶縁膜）
７３ 積層膜（第１の絶縁膜）
１２ 絶縁膜
１６ 多結晶シリコン層（シリコン層）
１６ｘ 低不純物濃度領域（第１の領域）
１６ｙ 高不純物濃度領域（第２の領域）
１７ 単結晶シリコン層（シリコン層）
１８ 多孔質シリコン層
１８ａ 外周多孔質領域（第１の多孔質領域）
１８ｂ 中間多孔質領域（第２の多孔質領域）
１８ｘ 低多孔質領域（第１の多孔質領域）
１８ｙ 高多孔質領域（第２の多孔質領域）
２２ｘ 第１の基板ホルダ
２２ｙ 第２の基板ホルダ
３０ｘ メモリセルアレイ（第１の電子回路）
４０ 半導体基板（第２の基板）
４０ｘ 制御回路（第２の電子回路）
７２ 絶縁膜（第２の絶縁膜）
７３ 積層膜（第１の絶縁膜）
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】