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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024135963
(43)【公開日】2024-10-04
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/78 20060101AFI20240927BHJP
H01L 29/739 20060101ALI20240927BHJP
H01L 29/861 20060101ALI20240927BHJP
H01L 21/8234 20060101ALI20240927BHJP
【ＦＩ】
H01L29/78 652J
H01L29/78 657D
H01L29/78 655A
H01L29/78 653A
H01L29/78 655G
H01L29/78 652Q
H01L29/91 C
H01L27/06 102A
【審査請求】未請求
【請求項の数】13
【出願形態】ＯＬ
(21)【出願番号】P 2023046893
(22)【出願日】2023-03-23
(71)【出願人】
【識別番号】000003078
【氏名又は名称】株式会社東芝
(71)【出願人】
【識別番号】317011920
【氏名又は名称】東芝デバイス＆ストレージ株式会社
(74)【代理人】
【識別番号】110004026
【氏名又は名称】弁理士法人ｉＸ
(72)【発明者】
【氏名】岩鍜治 陽子
(72)【発明者】
【氏名】末代 知子
(72)【発明者】
【氏名】下條 亮平
【テーマコード（参考）】
5F048
【Ｆターム（参考）】
5F048AC10
5F048BB19
5F048BC03
5F048BC12
5F048BD07
(57)【要約】
【課題】電力損失を低減可能な半導体装置を提供する。
【解決手段】半導体装置は、第１電極と、前記第１電極に接続され、第１導電型の第１半導体層と、前記第１半導体層に接し、第２導電型の第２半導体層と、前記第２半導体層に接続された第２電極と、第３電極と、前記第３電極と前記第１半導体層との間、及び、前記第３電極と前記第２半導体層との間に配置され、前記第３電極に接した第１絶縁膜と、前記第１電極から前記第２電極に向かう第１方向に対して直交する第２方向において前記第１絶縁膜と前記第１半導体層との間に配置され、前記第１絶縁膜及び前記第１半導体層に接し、第１導電型であり、キャリア濃度が前記第１半導体層のキャリア濃度よりも高い第３半導体層と、を備える。
【選択図】図２
【解決手段】半導体装置は、第１電極と、前記第１電極に接続され、第１導電型の第１半導体層と、前記第１半導体層に接し、第２導電型の第２半導体層と、前記第２半導体層に接続された第２電極と、第３電極と、前記第３電極と前記第１半導体層との間、及び、前記第３電極と前記第２半導体層との間に配置され、前記第３電極に接した第１絶縁膜と、前記第１電極から前記第２電極に向かう第１方向に対して直交する第２方向において前記第１絶縁膜と前記第１半導体層との間に配置され、前記第１絶縁膜及び前記第１半導体層に接し、第１導電型であり、キャリア濃度が前記第１半導体層のキャリア濃度よりも高い第３半導体層と、を備える。
【選択図】図２
【特許請求の範囲】
【請求項1】
第１電極と、
前記第１電極に接続され、第１導電型の第１半導体層と、
前記第１半導体層に接し、第２導電型の第２半導体層と、
前記第２半導体層に接続された第２電極と、
第３電極と、
前記第３電極と前記第１半導体層との間、及び、前記第３電極と前記第２半導体層との間に配置され、前記第３電極に接した第１絶縁膜と、
前記第１電極から前記第２電極に向かう第１方向に対して直交する第２方向において前記第１絶縁膜と前記第１半導体層との間に配置され、前記第１絶縁膜及び前記第１半導体層に接し、第１導電型であり、キャリア濃度が前記第１半導体層のキャリア濃度よりも高い第３半導体層と、
を備えた半導体装置。
前記第１電極に接続され、第１導電型の第１半導体層と、
前記第１半導体層に接し、第２導電型の第２半導体層と、
前記第２半導体層に接続された第２電極と、
第３電極と、
前記第３電極と前記第１半導体層との間、及び、前記第３電極と前記第２半導体層との間に配置され、前記第３電極に接した第１絶縁膜と、
前記第１電極から前記第２電極に向かう第１方向に対して直交する第２方向において前記第１絶縁膜と前記第１半導体層との間に配置され、前記第１絶縁膜及び前記第１半導体層に接し、第１導電型であり、キャリア濃度が前記第１半導体層のキャリア濃度よりも高い第３半導体層と、
を備えた半導体装置。
【請求項2】
前記第１方向において、前記第３半導体層は前記第１絶縁膜と前記第１半導体層との間に配置された請求項１に記載の半導体装置。
【請求項3】
前記第１方向において、前記第１絶縁膜は前記第１半導体層に接している請求項１に記載の半導体装置。
【請求項4】
前記第１方向において、前記第１絶縁膜と前記第１半導体層との間に配置され、第２導電型である第４半導体層をさらに備えた請求項１に記載の半導体装置。
【請求項5】
前記第３電極は、前記第１方向及び前記第２方向に対して直交する第３方向に延びており、
前記第４半導体層は、前記第３電極の前記第３方向の端部と前記第１半導体層との間に配置され、前記第３電極の前記第３方向の中央部と前記第１半導体層との間の少なくとも一部の領域には配置されていない請求項４に記載の半導体装置。
前記第４半導体層は、前記第３電極の前記第３方向の端部と前記第１半導体層との間に配置され、前記第３電極の前記第３方向の中央部と前記第１半導体層との間の少なくとも一部の領域には配置されていない請求項４に記載の半導体装置。
【請求項6】
前記第２方向において、前記第４半導体層同士は離隔している請求項４に記載の半導体装置。
【請求項7】
前記第３半導体層は、前記第１絶縁膜と前記第２半導体層との間にも配置された請求項１に記載の半導体装置。
【請求項8】
第１電極と、
前記第１電極に接続され、第１導電型の第１半導体層と、
第２導電型の第２半導体層と、
前記第２半導体層に接続された第２電極と、
第３電極と、
前記第３電極と前記第１半導体層との間、及び、前記第３電極と前記第２半導体層との間に配置され、前記第３電極に接した第１絶縁膜と、
前記第１絶縁膜と前記第１半導体層との間、及び、前記第１半導体層と前記第２半導体層との間に配置され、前記第１絶縁膜、前記第１半導体層及び前記第２半導体層に接し、第１導電型であり、キャリア濃度が前記第１半導体層のキャリア濃度よりも高い第３半導体層と、
を備えた半導体装置。
前記第１電極に接続され、第１導電型の第１半導体層と、
第２導電型の第２半導体層と、
前記第２半導体層に接続された第２電極と、
第３電極と、
前記第３電極と前記第１半導体層との間、及び、前記第３電極と前記第２半導体層との間に配置され、前記第３電極に接した第１絶縁膜と、
前記第１絶縁膜と前記第１半導体層との間、及び、前記第１半導体層と前記第２半導体層との間に配置され、前記第１絶縁膜、前記第１半導体層及び前記第２半導体層に接し、第１導電型であり、キャリア濃度が前記第１半導体層のキャリア濃度よりも高い第３半導体層と、
を備えた半導体装置。
【請求項9】
前記第２半導体層及び前記第２電極に接し、前記第１半導体層から離隔し、第１導電型である第４半導体層をさらに備えた請求項１または８に記載の半導体装置。
【請求項10】
第４電極と、
前記第１電極及び前記第１半導体層に接し、第２導電型である第４半導体層と、
前記第２電極及び前記第２半導体層に接し、第１導電型である第５半導体層と、
前記第４電極と前記第１半導体層との間、前記第４電極と前記第２半導体層との間、及び、前記第４電極と前記第５半導体層との間に配置され、前記第４電極に接した第２絶縁膜と、
をさらに備えた請求項１または８に記載の半導体装置。
前記第１電極及び前記第１半導体層に接し、第２導電型である第４半導体層と、
前記第２電極及び前記第２半導体層に接し、第１導電型である第５半導体層と、
前記第４電極と前記第１半導体層との間、前記第４電極と前記第２半導体層との間、及び、前記第４電極と前記第５半導体層との間に配置され、前記第４電極に接した第２絶縁膜と、
をさらに備えた請求項１または８に記載の半導体装置。
【請求項11】
前記第３電極に接続された第１パッドと、
前記第４電極に接続され、前記第１パッドから絶縁された第２パッドと、
をさらに備えた請求項１０に記載の半導体装置。
前記第４電極に接続され、前記第１パッドから絶縁された第２パッドと、
をさらに備えた請求項１０に記載の半導体装置。
【請求項12】
前記第１導電型はｎ型であり、
前記第２導電型はｐ型であり、
前記第４電極に負電圧を印加し、前記第３電極に負電圧を印加する第１期間と、
前記第１期間に続き、前記第４電極に負電圧を印加し、前記第３電極に正電圧を印加する第２期間と、
前記第２期間に続き、前記第４電極に正電圧を印加する第３期間と、
を実現する請求項１０に記載の半導体装置。
前記第２導電型はｐ型であり、
前記第４電極に負電圧を印加し、前記第３電極に負電圧を印加する第１期間と、
前記第１期間に続き、前記第４電極に負電圧を印加し、前記第３電極に正電圧を印加する第２期間と、
前記第２期間に続き、前記第４電極に正電圧を印加する第３期間と、
を実現する請求項１０に記載の半導体装置。
【請求項13】
前記第２期間の長さは、１μｓ以上１０μｓ以下である請求項１２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、半導体装置に関する。
【背景技術】
【0002】
電力制御用の半導体装置について、還流電流を流すためにゲート制御ダイオードを内蔵した半導体装置が提案されている。このような半導体装置において、電力損失をより低減することが望まれている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１３－０２１２４０号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
実施形態の目的は、電力損失を低減可能な半導体装置を提供することである。
【課題を解決するための手段】
【0005】
実施形態に係る半導体装置は、第１電極と、前記第１電極に接続され、第１導電型の第１半導体層と、前記第１半導体層に接し、第２導電型の第２半導体層と、前記第２半導体層に接続された第２電極と、第３電極と、前記第３電極と前記第１半導体層との間、及び、前記第３電極と前記第２半導体層との間に配置され、前記第３電極に接した第１絶縁膜と、前記第１電極から前記第２電極に向かう第１方向に対して直交する第２方向において前記第１絶縁膜と前記第１半導体層との間に配置され、前記第１絶縁膜及び前記第１半導体層に接し、第１導電型であり、キャリア濃度が前記第１半導体層のキャリア濃度よりも高い第３半導体層と、を備える。
【図面の簡単な説明】
【0006】
【発明を実施するための形態】
【0007】
＜第１の実施形態＞
図１は、本実施形態に係る半導体装置を示す平面図である。
図２は、図１に示すＡ－Ａ’線による断面図である。
なお、各図は模式的なものであり、適宜簡略化又は強調されている。例えば、各構成要素は実際よりも少なく且つ大きく描かれている。また、各構成要素の縦横比も実際とは異なる。後述する他の図についても同様である。
図１は、本実施形態に係る半導体装置を示す平面図である。
図２は、図１に示すＡ－Ａ’線による断面図である。
なお、各図は模式的なものであり、適宜簡略化又は強調されている。例えば、各構成要素は実際よりも少なく且つ大きく描かれている。また、各構成要素の縦横比も実際とは異なる。後述する他の図についても同様である。
【0008】
図１及び図２に示すように、本実施形態に係る半導体装置１は、例えば、逆導通ＩＧＢＴ（insulated gate bipolar transistor：絶縁ゲートバイポーラトランジスタ）である。半導体装置１においては、ＩＧＢＴが形成されたＩＧＢＴ領域ＲＩＧＢＴと、ＦＷＤ（Free Wheeling Diode：フリーホイールダイオード）が形成されたＦＷＤ領域ＲＦＷＤが設定されている。
【0009】
半導体装置１においては、下面電極１１（第１電極）、半導体部分２０、上面電極１２（第２電極）、ＩＧＢＴゲートパッド１３、ＦＷＤゲートパッド１４、ＩＧＢＴゲート電極１５（第４電極）、ＦＷＤゲート電極１６（第３電極）、ＩＧＢＴゲート絶縁膜１７（第２絶縁膜）、ＦＷＤゲート絶縁膜１８（第１絶縁膜）、及び、絶縁部材１９が設けられている。下面電極１１、半導体部分２０、上面電極１２、ＩＧＢＴゲートパッド１３、及び、ＦＷＤゲートパッド１４は、それぞれ１つ設けられている。ＩＧＢＴゲート電極１５、ＦＷＤゲート電極１６、ＩＧＢＴゲート絶縁膜１７、ＦＷＤゲート絶縁膜１８、及び、絶縁部材１９は、それぞれ複数設けられている。
【0010】
半導体部分２０においては、ｐ型コレクタ層２１（第４半導体層）、ｎ型カソード層２２、ｎ－型ドリフト層２３（第１半導体層）、ｐ型ベース・アノード層２４（第２半導体層）、ｎ＋型エミッタ層２５、ｐ＋型コンタクト層２６、及び、側壁ｎ型層２７（第３半導体層）が設けられている。ｐ型コレクタ層２１、ｎ型カソード層２２、ｎ－型ドリフト層２３、ｐ型ベース・アノード層２４は、例えば、それぞれ１つ設けられている。ｎ＋型エミッタ層２５（第５半導体層）、ｐ＋型コンタクト層２６、及び、側壁ｎ型層２７は、それぞれ複数設けられている。
【0011】
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。下面電極１１から上面電極１２に向かう方向を「Ｚ方向」とし、ＩＧＢＴ領域ＲＩＧＢＴからＦＷＤ領域ＲＦＷＤに向かう方向を「Ｘ方向」とし、Ｚ方向及びＸ方向に対して直交する方向を「Ｙ方向」とする。また、Ｚ方向のうち、下面電極１１から上面電極１２に向かう方向を「上」ともいい、その反対方向を「下」ともいうが、この表現も便宜的なものであり、重力の方向とは無関係である。
【0012】
半導体部分２０の形状はチップ状であり、例えば、矩形の板状である。半導体部分２０は半導体材料からなり、例えば、単結晶のシリコン（Ｓｉ）からなり、各部に不純物が適宜導入されて導電型及びキャリア濃度がそれぞれ設定されている。なお、「キャリア濃度」とは、半導体材料の導電性に寄与する実効的な不純物濃度をいい、同じ部分にアクセプタとなる不純物とドナーとなる不純物の双方が含有されている場合は、相殺分を除いた濃度をいう。
【0013】
下面電極１１は、半導体部分２０の下面２０ａ上の全面に配置されている。下面電極１１は下面２０ａに接している。上面電極１２、ＩＧＢＴゲートパッド１３及びＦＷＤゲートパッド１４は、半導体部分２０の上面２０ｂ上に相互に離隔して配置されている。例えば、上面電極１２は上面２０ｂの＋Ｙ方向側の端部を除く領域の略全体に配置されており、ＩＧＢＴゲートパッド１３は上面２０ｂのＩＧＢＴ領域ＲＩＧＢＴの＋Ｙ方向側の端部に配置されており、ＦＷＤゲートパッド１４は上面２０ｂのＦＷＤ領域ＲＦＷＤの＋Ｙ方向側の端部に配置されている。
【0014】
半導体部分２０においては、上面２０ｂ側から複数本のトレンチ２９が形成されている。複数本のトレンチ２９はＸ方向に沿って配列されている。各トレンチ２９の形状はＹ方向に延びるストライプ状である。ＩＧＢＴ領域ＲＩＧＢＴにおいては、トレンチ２９の内面上にＩＧＢＴゲート絶縁膜１７が配置されており、ＩＧＢＴゲート絶縁膜１７の内面上にＩＧＢＴゲート電極１５が配置されている。ＩＧＢＴゲート電極１５は、その長手方向端部において、ＩＧＢＴゲートパッド１３に接続されている。ＦＷＤ領域ＲＦＷＤにおいては、トレンチ２９の内面上にＦＷＤゲート絶縁膜１８が配置されており、ＦＷＤゲート絶縁膜１８の内面上にＦＷＤゲート電極１６が配置されている。ＦＷＤゲート電極１６は、その長手方向端部において、ＦＷＤゲートパッド１４に接続されている。ＩＧＢＴゲートパッド１３とＦＷＤゲートパッド１４は相互に絶縁されている。このため、ＩＧＢＴゲート電極１５とＦＷＤゲート電極１６には、相互に独立した電圧を印加できる。
【0015】
ｐ型コレクタ層２１は、ＩＧＢＴ領域ＲＩＧＢＴにおける半導体部分２０の下部に配置されている。ｐ型コレクタ層２１は下面電極１１に接し、したがって、下面電極１１に接続されている。本明細書において「接続」とは電気的な接続をいう。ｐ型コレクタ層２１の導電型はｐ型である。
【0016】
ｎ型カソード層２２は、ＦＷＤ領域ＲＦＷＤにおける半導体部分２０の下部に配置されている。ｎ型カソード層２２は下面電極１１に接し、したがって下面電極１１に接続されている。ｎ型カソード層２２の導電型はｎ型である。
【0017】
ｎ－型ドリフト層２３は、ｐ型コレクタ層２１上及びｎ型カソード層２２上に配置されており、ｐ型コレクタ層２１及びｎ型カソード層２２に接している。ｎ－型ドリフト層２３はＸＹ平面に沿って半導体部分２０の全体に拡がっている。ｎ－型ドリフト層２３の導電型はｎ型であり、そのキャリア濃度はｎ型カソード層２２のキャリア濃度よりも低い。ｎ－型ドリフト層２３はｎ型カソード層２２を介して下面電極１１に接続されている。
【0018】
ｐ型ベース・アノード層２４は、ｎ－型ドリフト層２３上に配置されており、ｎ－型ドリフト層２３に接している。ｐ型ベース・アノード層２４はＸＹ平面に沿って半導体部分２０の終端部分を除く部分に拡がっている。なお、ｐ型ベース・アノード層２４は、ＩＧＢＴ領域ＲＩＧＢＴに配置されたｐ型ベース層とＦＷＤ領域ＲＦＷＤに配置されたｐ型アノード層に分かれていてもよい。ｐ型ベース・アノード層２４の導電型はｐ型であり、そのキャリア濃度はｐ型コレクタ層２１のキャリア濃度よりも低い。
【0019】
ｎ＋型エミッタ層２５は、ＩＧＢＴ領域ＲＩＧＢＴにおいてｐ型ベース・アノード層２４上の一部に配置されている。ｎ＋型エミッタ層２５は複数設けられており、Ｘ方向に沿って配列されている。ｎ＋型エミッタ層２５の導電型はｎ型であり、そのキャリア濃度はｎ－型ドリフト層２３のキャリア濃度よりも高い。ＩＧＢＴ領域ＲＩＧＢＴにおいてｎ＋型エミッタ層２５及びｐ型ベース・アノード層２４は上面電極１２に接し、したがって、上面電極１２に接続されている。
【0020】
ｐ＋型コンタクト層２６は、ＦＷＤ領域ＲＦＷＤにおいてｐ型ベース・アノード層２４上の一部に配置されている。ｐ＋型コンタクト層２６は複数設けられており、Ｘ方向に沿って配列されている。ｐ＋型コンタクト層２６の導電型はｐ型であり、そのキャリア濃度はｐ型ベース・アノード層２４のキャリア濃度よりも高い。ＦＷＤ領域ＲＦＷＤにおいてｐ型ベース・アノード層２４及びｐ＋型コンタクト層２６は上面電極１２に接し、したがって、上面電極１２に接続されている。
【0021】
トレンチ２９はＹ方向に延びており、ＩＧＢＴゲート電極１５、ＦＷＤゲート電極１６、ｎ＋型エミッタ層２５、ｐ＋型コンタクト層２６、側壁ｎ型層２７、及び、絶縁部材１９もＹ方向に延びている。トレンチ２９は、ｎ＋型エミッタ層２５、ｐ＋型コンタクト層２６及びｐ型ベース・アノード層２４をＺ方向に貫通し、ｎ－型ドリフト層２３の途中まで進入している。したがって、トレンチ２９の下端はｎ－型ドリフト層２３内に位置する。
【0022】
このため、ＩＧＢＴゲート絶縁膜１７はＩＧＢＴゲート電極１５とｎ－型ドリフト層２３との間、ＩＧＢＴゲート電極１５とｐ型ベース・アノード層２４との間、及び、ＩＧＢＴゲート電極１５とｎ＋型エミッタ層２５との間に配置され、これらに接している。また、ＩＧＢＴゲート絶縁膜１７はｐ型コレクタ層２１から離隔している。
【0023】
同様に、ＦＷＤゲート絶縁膜１８はＦＷＤゲート電極１６とｎ－型ドリフト層２３との間、ＦＷＤゲート電極１６とｐ型ベース・アノード層２４との間、及び、ＦＷＤゲート電極１６とｐ＋型コンタクト層２６との間に配置され、これらに接している。また、ＦＷＤゲート絶縁膜１８はｎ型カソード層２２から離隔している。
【0024】
側壁ｎ型層２７は、ＦＷＤゲート絶縁膜１８とｎ－型ドリフト層２３との間の例えば全体に配置されており、ＦＷＤゲート絶縁膜１８及びｎ－型ドリフト層２３に接している。すなわち、側壁ｎ型層２７は、Ｘ方向においてＦＷＤゲート絶縁膜１８とｎ－型ドリフト層２３との間に配置されていると共に、Ｚ方向においてＦＷＤゲート絶縁膜１８とｎ－型ドリフト層２３との間に配置されている。側壁ｎ型層２７のＺ方向における長さは、ｐ型ベース・アノード層２４のＺ方向における長さよりも長い。側壁ｎ型層２７の導電型はｎ型であり、そのキャリア濃度はｎ－型ドリフト層２３のキャリア濃度よりも高い。側壁ｎ型層２７は、例えば、半導体部分２０にトレンチ２９を形成した後、トレンチ２９を介してドナーとなる不純物を半導体部分２０にイオン注入することにより、形成できる。
【0025】
なお、本実施形態において、ＦＷＤゲート絶縁膜１８とｐ型ベース・アノード層２４との間、及び、ＦＷＤゲート絶縁膜１８とｐ＋型コンタクト層２６との間には、側壁ｎ型層２７が配置されていない。このため、ｐ型ベース・アノード層２４及びｐ＋型コンタクト層２６はＦＷＤゲート絶縁膜１８に接している。また、側壁ｎ型層２７は、ＩＧＢＴゲート絶縁膜１７とｎ－型ドリフト層２３との間にも配置されていない。このため、ＩＧＢＴゲート絶縁膜１７はｎ－型ドリフト層２３に接している。
【0026】
絶縁部材１９は、半導体部分２０上であって、ＩＧＢＴゲート電極１５と上面電極１２との間、及び、ＦＷＤゲート電極１６と上面電極１２との間に配置されている。これにより、ＩＧＢＴゲート電極１５及びＦＷＤゲート電極１６は絶縁部材１９によって上面電極１２から絶縁されている。
【0027】
このような構成により、ＩＧＢＴ領域ＲＩＧＢＴにおいては、下面電極１１をコレクタとし、上面電極１２をエミッタとし、ｎ－型ドリフト層２３をｎ型ベースとし、ｐ型ベース・アノード層２４をｐ型ベースとし、ＩＧＢＴゲート電極１５をゲートとしたＩＧＢＴが形成される。また、ＦＷＤ領域ＲＦＷＤにおいては、下面電極１１をカソードとし、上面電極１２をアノードとし、ＦＷＤゲート電極１６をゲートとしたゲート制御ダイオードが形成される。これにより、半導体装置１は逆導通ＩＧＢＴとして機能する。
【0028】
次に、本実施形態に係る半導体装置の動作について説明する。
図３は、本実施形態に係る半導体装置を示す回路図である。
図３に示すように、本実施形態に係る半導体装置１は、例えば、２つ直列に接続してハーフブリッジ回路を構成する。上述の如く、半導体装置１はＲＣ－ＩＧＢＴであり、図３に示すＩＧＢＴを表す記号はＩＧＢＴ領域ＲＩＧＢＴに相当し、ダイオードを表す記号はＦＷＤ領域ＲＦＷＤに相当する。ＩＧＢＴのゲート電圧はゲート（ＩＧＢＴゲート電極１５）とエミッタ（上面電極１２）との間に印加し、ＦＷＤのゲート電圧はゲート（ＦＷＤゲート電極１６）とアノード（上面電極１２）との間に印加する。図３に示す例では、下アームの半導体装置１のＩＧＢＴがターンオンするとき、上アームの半導体装置１のダイオードがリカバリ動作する。以下、詳細に説明する。
図３は、本実施形態に係る半導体装置を示す回路図である。
図３に示すように、本実施形態に係る半導体装置１は、例えば、２つ直列に接続してハーフブリッジ回路を構成する。上述の如く、半導体装置１はＲＣ－ＩＧＢＴであり、図３に示すＩＧＢＴを表す記号はＩＧＢＴ領域ＲＩＧＢＴに相当し、ダイオードを表す記号はＦＷＤ領域ＲＦＷＤに相当する。ＩＧＢＴのゲート電圧はゲート（ＩＧＢＴゲート電極１５）とエミッタ（上面電極１２）との間に印加し、ＦＷＤのゲート電圧はゲート（ＦＷＤゲート電極１６）とアノード（上面電極１２）との間に印加する。図３に示す例では、下アームの半導体装置１のＩＧＢＴがターンオンするとき、上アームの半導体装置１のダイオードがリカバリ動作する。以下、詳細に説明する。
【0029】
先ず、半導体装置１のＩＧＢＴ領域ＲＩＧＢＴの動作について説明する。
図１及び図２に示すように、下面電極１１と上面電極１２の間に、下面電極１１が正極となり上面電極１２が負極となるような電圧を印加する。これにより、ｎ－型ドリフト層２３とｐ型ベース・アノード層２４との界面を起点として空乏層が拡がる。この状態で、ＩＧＢＴゲート電極１５に正電圧、例えば＋１５Ｖを印加すると、ｐ型ベース・アノード層２４におけるＩＧＢＴゲート絶縁膜１７に接した部分に反転層が形成されて、下面電極１１と上面電極１２の間が導通する。このとき、上面電極１２からｎ＋型エミッタ層２５を介して電子が導入されると共に、下面電極１１からｐ型コレクタ層２１を介して正孔が導入される。一方、ＩＧＢＴゲート電極１５に負電圧、例えば－１５Ｖを印加すると、反転層が消失する。これにより、下面電極１１と上面電極１２の間が非導通となる。
図１及び図２に示すように、下面電極１１と上面電極１２の間に、下面電極１１が正極となり上面電極１２が負極となるような電圧を印加する。これにより、ｎ－型ドリフト層２３とｐ型ベース・アノード層２４との界面を起点として空乏層が拡がる。この状態で、ＩＧＢＴゲート電極１５に正電圧、例えば＋１５Ｖを印加すると、ｐ型ベース・アノード層２４におけるＩＧＢＴゲート絶縁膜１７に接した部分に反転層が形成されて、下面電極１１と上面電極１２の間が導通する。このとき、上面電極１２からｎ＋型エミッタ層２５を介して電子が導入されると共に、下面電極１１からｐ型コレクタ層２１を介して正孔が導入される。一方、ＩＧＢＴゲート電極１５に負電圧、例えば－１５Ｖを印加すると、反転層が消失する。これにより、下面電極１１と上面電極１２の間が非導通となる。
【0030】
次に、ＦＷＤ領域ＲＦＷＤの動作について説明する。
図４は、横軸に時間をとり、縦軸に各値をとって、本実施形態に係る半導体装置の動作を示すタイミングチャートである。
図５（ａ）～（ｃ）は、本実施形態に係る半導体装置の動作を示す断面図である。
図４は、横軸に時間をとり、縦軸に各値をとって、本実施形態に係る半導体装置の動作を示すタイミングチャートである。
図５（ａ）～（ｃ）は、本実施形態に係る半導体装置の動作を示す断面図である。
【0031】
なお、図４の縦軸に示す項目のうち、「ＩＧＢＴゲート電圧」は図３に示す下アームの半導体装置１のＩＧＢＴゲート電極１５の電圧を示し、それ以外の項目は図３に示す上アームの半導体装置１の各項目を示す。
また、図４に示す「リカバリ損失」は、ダイオード（ＦＷＤ）に印加されるダイオード電圧とダイオードに流れるダイオード電流との積の絶対値（｜電圧×電流｜）の時間積分値である。
図４の一部のグラフにおいては、側壁ｎ型層２７を設けない場合を比較例として破線で示している。
図５（ａ）～（ｃ）においては、電子を文字「ｅ」を円で囲んだ記号で表し、正孔を文字「ｈ」を円で囲んだ記号で表す。
また、図４に示す「リカバリ損失」は、ダイオード（ＦＷＤ）に印加されるダイオード電圧とダイオードに流れるダイオード電流との積の絶対値（｜電圧×電流｜）の時間積分値である。
図４の一部のグラフにおいては、側壁ｎ型層２７を設けない場合を比較例として破線で示している。
図５（ａ）～（ｃ）においては、電子を文字「ｅ」を円で囲んだ記号で表し、正孔を文字「ｈ」を円で囲んだ記号で表す。
【0032】
下アームの半導体装置１のＩＧＢＴゲート電極１５に負電圧を印加し、ＩＧＢＴ領域ＲＩＧＢＴを非導通とした後、図４のＦＷＤ導通期間Ｔ１及び図５（ａ）に示すように、上アームの半導体装置１の外部にあるインダクタンスＬに起因して、上アームの半導体装置１に還流電流が流れる場合がある。このとき、上面電極１２は下面電極１１に対して正電圧となり、ＦＷＤ領域ＲＦＷＤのダイオードが導通する。これにより、下面電極１１からｎ型カソード層２２及びｎ－型ドリフト層２３を介して電子が注入され、上面電極１２からｐ＋型コンタクト層２６及びｐ型ベース・アノード層２４を介して正孔が注入される。
【0033】
ＦＷＤゲート電極１６を負電圧とすることにより、ｐ型ベース・アノード層２４におけるＦＷＤゲート絶縁膜１８に接した部分にはｐ型蓄積層２４ａが形成され、側壁ｎ型層２７にはｐ型反転層２７ａが形成される。これにより、ｐ型蓄積層２４ａ及びｐ型反転層２７ａを介しても正孔が注入されるようになり、全体として正孔の注入量が増加し、導通損失が低減される。
【0034】
次に、図４のリカバリ動作直前期間Ｔ２において、上アームの半導体装置１のＦＷＤゲート電極１６に正電圧、例えば、＋１５Ｖを印加する。これにより、図５（ｂ）に示すように、ｐ型ベース・アノード層２４におけるＦＷＤゲート絶縁膜１８に接した部分にはｎ型反転層２４ｂが形成され、側壁ｎ型層２７にはｎ型蓄積層２７ｂが形成される。この結果、半導体部分２０におけるｐ型の部分の総ドーズ量が減少するため、正孔の注入が制限され、半導体部分２０内の正孔の量が減少する。リカバリ動作直前期間Ｔ２の長さは、例えば、１μｓ以上１０μｓ以下とし、例えば５μｓとする。
【0035】
次に、図４のリカバリ動作期間Ｔ３においては、ＩＧＢＴゲート電極１５を正電圧とする。上面電極１２は下面電極１１に対して負電圧又は同電圧となり、半導体部分２０内に進入していた正孔が上面電極１２から排出され、半導体部分２０内に進入していた電子が下面電極１１から排出される。この排出される電荷がリカバリ損失となる。本実施形態においては、リカバリ動作直前期間Ｔ２において正孔の注入を制限しているため、リカバリ動作期間Ｔ３の開始時点で半導体部分２０内に存在する正孔が少なく、リカバリ損失を低減できる。なお、リカバリ動作期間Ｔ３において、ＦＷＤゲート電極１６は正電圧のままであるため、ｎ型反転層２４ｂ及びｎ型蓄積層２７ｂが維持される。
【0036】
なお、図４に破線で示すように、側壁ｎ型層２７を設けない比較例においては、リカバリ動作直前期間Ｔ２において正孔の注入が制限されず、リカバリ動作期間Ｔ３において半導体部分２０内から上面電極１２に排出される正孔が多くなる。この結果、リカバリ損失が大きくなる。
【0037】
次に、本実施形態の効果について説明する。
本実施形態においては、ＦＷＤゲート電極１６を設け、リカバリ動作直前期間Ｔ２において、ＦＷＤゲート電極１６に正電圧を印加することにより、ｐ型ベース・アノード層２４にｎ型反転層２４ｂを形成し、側壁ｎ型層２７にｎ型蓄積層２７ｂを形成できる。これにより、リカバリ動作直前期間Ｔ２における正孔の注入を制限し、リカバリ動作期間Ｔ３におけるリカバリ損失を低減できる。
本実施形態においては、ＦＷＤゲート電極１６を設け、リカバリ動作直前期間Ｔ２において、ＦＷＤゲート電極１６に正電圧を印加することにより、ｐ型ベース・アノード層２４にｎ型反転層２４ｂを形成し、側壁ｎ型層２７にｎ型蓄積層２７ｂを形成できる。これにより、リカバリ動作直前期間Ｔ２における正孔の注入を制限し、リカバリ動作期間Ｔ３におけるリカバリ損失を低減できる。
【0038】
また、本実施形態においては、側壁ｎ型層２７を設けることにより、リカバリ動作直前期間Ｔ２においてｎ型蓄積層２７ｂのドナー濃度を増加させ、正孔の注入をより効果的に抑制できる。これにより、リカバリ動作期間Ｔ３におけるリカバリ損失をより一層低減できる。
【0039】
＜第２の実施形態＞
本実施形態に係る半導体装置の構成は第１の実施形態と同様である。
本実施形態においては、半導体装置の動作が第１の実施形態とは異なっている。
図６は、横軸に時間をとり、縦軸に電圧又は電流をとって、本実施形態に係る半導体装置の動作を示すタイミングチャートである。
本実施形態に係る半導体装置の構成は第１の実施形態と同様である。
本実施形態においては、半導体装置の動作が第１の実施形態とは異なっている。
図６は、横軸に時間をとり、縦軸に電圧又は電流をとって、本実施形態に係る半導体装置の動作を示すタイミングチャートである。
【0040】
図６に示すように、本実施形態においては、リカバリ動作直前期間Ｔ２からリカバリ動作期間Ｔ３に移行する際に、ＦＷＤゲート電極１６の電圧を正電圧から負電圧に切り替えている。これにより、リカバリ動作期間Ｔ３において、図５（ｂ）に示すｎ型反転層２４ｂ及びｎ型蓄積層２７ｂが消失し、図５（ａ）に示すｐ型蓄積層２４ａ及びｐ型反転層２７ａが形成される。この結果、リカバリ動作期間Ｔ３における正孔の排出が促進される。本実施形態における上記以外の構成、動作及び効果は、第１の実施形態と同様である。
【0041】
＜第３の実施形態＞
図７は、本実施形態に係る半導体装置を示す断面図である。
図７は、半導体装置のうち、ＦＷＤ領域ＲＦＷＤのみを示しており、ＩＧＢＴ領域ＲＩＧＢＴは省略している。後述する図８、図１０～図１２についても同様である。
図７は、本実施形態に係る半導体装置を示す断面図である。
図７は、半導体装置のうち、ＦＷＤ領域ＲＦＷＤのみを示しており、ＩＧＢＴ領域ＲＩＧＢＴは省略している。後述する図８、図１０～図１２についても同様である。
【0042】
図７に示すように、本実施形態に係る半導体装置３においては、Ｚ方向において、側壁ｎ型層２７はＦＷＤゲート絶縁膜１８とｎ－型ドリフト層２３の間に配置されていない。このため、ＦＷＤゲート絶縁膜１８の下端はｎ－型ドリフト層２３に接している。側壁ｎ型層２７はＦＷＤゲート絶縁膜１８のＸ方向の両側に配置されている。
【0043】
本実施形態においては、例えば、半導体部分２０にトレンチ２９を形成した後、トレンチ２９を介してドナーとなる不純物をイオン注入し、その後、トレンチ２９を介してアクセプタとなる不純物をカウンタードープすることにより、側壁ｎ型層２７を形成できる。本実施形態における上記以外の構成、動作及び効果は、第１の実施形態と同様である。
【0044】
＜第４の実施形態＞
図８は、本実施形態に係る半導体装置を示す断面図である。
図８に示すように、本実施形態に係る半導体装置４においては、トレンチ２９の底部に底部ｐ型層３１が設けられている。底部ｐ型層３１の導電型はｐ型である。底部ｐ型層３１は、Ｚ方向において、ＦＷＤゲート絶縁膜１８とｎ－型ドリフト層２３との間に配置されている。底部ｐ型層３１は、ＦＷＤゲート絶縁膜１８、ｎ－型ドリフト層２３及び側壁ｎ型層２７に接しており、ｎ型カソード層２２には接していない。また、Ｘ方向において、底部ｐ型層３１同士はｎ－型ドリフト層２３を介して離隔している。
図８は、本実施形態に係る半導体装置を示す断面図である。
図８に示すように、本実施形態に係る半導体装置４においては、トレンチ２９の底部に底部ｐ型層３１が設けられている。底部ｐ型層３１の導電型はｐ型である。底部ｐ型層３１は、Ｚ方向において、ＦＷＤゲート絶縁膜１８とｎ－型ドリフト層２３との間に配置されている。底部ｐ型層３１は、ＦＷＤゲート絶縁膜１８、ｎ－型ドリフト層２３及び側壁ｎ型層２７に接しており、ｎ型カソード層２２には接していない。また、Ｘ方向において、底部ｐ型層３１同士はｎ－型ドリフト層２３を介して離隔している。
【0045】
本実施形態によれば、トレンチ２９の底部に底部ｐ型層３１を設けることにより、ＦＷＤゲート電極１６に負電圧を印加した場合に、トレンチ２９の底部における電界の集中を緩和できる。これにより、ＦＷＤゲート絶縁膜１８におけるトレンチ２９の底部に配置された部分に印加される電圧を低減でき、この部分の絶縁破壊を抑制できる。この結果、下面電極１１と上面電極１２との間の耐圧を向上させることができる。本実施形態における上記以外の構成、動作及び効果は、第１の実施形態と同様である。
【0046】
【0047】
図７～図９に示すように、本変形例に係る半導体装置４ａにおいては、トレンチ２９が配置されている領域において、中央領域Ｒｃ及び終端領域Ｒｔが設定されている。終端領域Ｒｔは、半導体装置４ａのＹ方向両側の端縁に近い領域であり、中央領域Ｒｃは、半導体装置４ａのＹ方向両側の端縁から遠い領域であり、例えば、半導体装置４ａのＹ方向中央を含む領域である。半導体装置４ａにおいて、終端領域Ｒｔは２ヶ所設定されており、中央領域Ｒｃは２ヶ所の終端領域Ｒｔ間に１ヶ所設定されている。そして、底部ｐ型層３１は終端領域Ｒｔに設けられており、中央領域Ｒｃの少なくとも一部の領域には設けられていない。すなわち、底部ｐ型層３１は、ＦＷＤゲート電極１６のＹ方向の端部とｎ－型ドリフト層２３との間に配置され、ＦＷＤゲート電極１６のＹ方向の中央部とｎ－型ドリフト層２３との間の少なくとも一部の領域には配置されていない。
【0048】
本変形例によれば、電界が集中しやすい終端領域Ｒｔにおいて、下面電極１１とＦＷＤゲート電極１６との間の耐圧を効果的に向上させることができる。本変形例における上記以外の構成、動作及び効果は、第４の実施形態と同様である。
【0049】
＜第５の実施形態＞
図１０は、本実施形態に係る半導体装置を示す断面図である。
図１０に示すように、本実施形態に係る半導体装置５においては、ｎ型バリア層３２が設けられている。ｎ型バリア層３２の導電型はｎ型であり、そのキャリア濃度はｎ－型ドリフト層２３のキャリア濃度よりも高い。ｎ型バリア層３２は、ｎ－型ドリフト層２３とｐ型ベース・アノード層２４との間に配置されており、ｎ－型ドリフト層２３、ｐ型ベース・アノード層２４、及び、側壁ｎ型層２７に接している。
図１０は、本実施形態に係る半導体装置を示す断面図である。
図１０に示すように、本実施形態に係る半導体装置５においては、ｎ型バリア層３２が設けられている。ｎ型バリア層３２の導電型はｎ型であり、そのキャリア濃度はｎ－型ドリフト層２３のキャリア濃度よりも高い。ｎ型バリア層３２は、ｎ－型ドリフト層２３とｐ型ベース・アノード層２４との間に配置されており、ｎ－型ドリフト層２３、ｐ型ベース・アノード層２４、及び、側壁ｎ型層２７に接している。
【0050】
ｎ型バリア層３２のキャリア濃度が側壁ｎ型層２７のキャリア濃度を略同じである場合は、ｎ型バリア層３２と側壁ｎ型層２７は一体化しており、ｎ型バリア層３２と側壁ｎ型層２７との間に明確な境界は観察されない。半導体装置５においては、ｎ－型ドリフト層２３はｐ型ベース・アノード層２４に接しておらず、ｎ型バリア層３２を介して離隔している。本実施形態においては、側壁ｎ型層２７及びｎ型バリア層３２により、第３半導体層が形成される。
【0051】
本実施形態においては、ｎ型バリア層３２を設けることにより、リカバリ動作直前期間Ｔ２において正孔がより注入されにくくなり、リカバリ動作期間Ｔ３におけるリカバリ損失をより低減できる。本実施形態における上記以外の構成、動作及び効果は、第１の実施形態と同様である。
【0052】
＜第６の実施形態＞
図１１は、本実施形態に係る半導体装置を示す断面図である。
図１１に示すように、本実施形態に係る半導体装置６においては、側壁ｎ型層２７がＦＷＤゲート絶縁膜１８とｐ型ベース・アノード層２４との間にも配置されている。例えば、側壁ｎ型層２７はｐ＋型コンタクト層２６の下面に接している。これにより、リカバリ動作直前期間Ｔ２において正孔がより注入されにくくなり、リカバリ動作期間Ｔ３におけるリカバリ損失をより低減できる。本実施形態における上記以外の構成、動作及び効果は、第１の実施形態と同様である。
図１１は、本実施形態に係る半導体装置を示す断面図である。
図１１に示すように、本実施形態に係る半導体装置６においては、側壁ｎ型層２７がＦＷＤゲート絶縁膜１８とｐ型ベース・アノード層２４との間にも配置されている。例えば、側壁ｎ型層２７はｐ＋型コンタクト層２６の下面に接している。これにより、リカバリ動作直前期間Ｔ２において正孔がより注入されにくくなり、リカバリ動作期間Ｔ３におけるリカバリ損失をより低減できる。本実施形態における上記以外の構成、動作及び効果は、第１の実施形態と同様である。
【0053】
＜第７の実施形態＞
図１２は、本実施形態に係る半導体装置を示す断面図である。
図１２に示すように、本実施形態に係る半導体装置７は、第６の実施形態に係る半導体装置６の構成に加えて、ｎ型コレクタ層３３が設けられている。ｎ型コレクタ層３３の導電型はｎ型であり、そのキャリア濃度はｎ－型ドリフト層２３のキャリア濃度よりも高い。ｎ型コレクタ層３３は、ｐ型ベース・アノード層２４と上面電極１２との間に配置されており、ｐ型ベース・アノード層２４、ｐ＋型コンタクト層２６及び上面電極１２に接しており、ｎ－型ドリフト層２３及び側壁ｎ型層２７から離隔している。
図１２は、本実施形態に係る半導体装置を示す断面図である。
図１２に示すように、本実施形態に係る半導体装置７は、第６の実施形態に係る半導体装置６の構成に加えて、ｎ型コレクタ層３３が設けられている。ｎ型コレクタ層３３の導電型はｎ型であり、そのキャリア濃度はｎ－型ドリフト層２３のキャリア濃度よりも高い。ｎ型コレクタ層３３は、ｐ型ベース・アノード層２４と上面電極１２との間に配置されており、ｐ型ベース・アノード層２４、ｐ＋型コンタクト層２６及び上面電極１２に接しており、ｎ－型ドリフト層２３及び側壁ｎ型層２７から離隔している。
【0054】
図１２に示す例では、ＦＷＤ領域ＲＦＷＤにおいて、上面電極１２はｐ＋型コンタクト層２６及びｎ型コレクタ層３３に接しており、ｐ型ベース・アノード層２４には接していない。但し、ＦＷＤ領域ＲＦＷＤにおいて、上面電極１２はｐ＋型コンタクト層２６及びｎ型コレクタ層３３に加えて、ｐ型ベース・アノード層２４に接していてもよい。本実施形態における上記以外の構成、動作及び効果は、第６の実施形態と同様である。
【0055】
以上説明した実施形態によれば、電力損失を低減可能な半導体装置を実現することができる。
【0056】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の実施形態及びその変形例は、相互に組み合わせて実施することもできる。
【0057】
本発明は、以下の態様を含む。
【0058】
（付記１）
第１電極と、
前記第１電極に接続され、第１導電型の第１半導体層と、
前記第１半導体層に接し、第２導電型の第２半導体層と、
前記第２半導体層に接続された第２電極と、
第３電極と、
前記第３電極と前記第１半導体層との間、及び、前記第３電極と前記第２半導体層との間に配置され、前記第３電極に接した第１絶縁膜と、
前記第１電極から前記第２電極に向かう第１方向に対して直交する第２方向において前記第１絶縁膜と前記第１半導体層との間に配置され、前記第１絶縁膜及び前記第１半導体層に接し、第１導電型であり、キャリア濃度が前記第１半導体層のキャリア濃度よりも高い第３半導体層と、
を備えた半導体装置。
第１電極と、
前記第１電極に接続され、第１導電型の第１半導体層と、
前記第１半導体層に接し、第２導電型の第２半導体層と、
前記第２半導体層に接続された第２電極と、
第３電極と、
前記第３電極と前記第１半導体層との間、及び、前記第３電極と前記第２半導体層との間に配置され、前記第３電極に接した第１絶縁膜と、
前記第１電極から前記第２電極に向かう第１方向に対して直交する第２方向において前記第１絶縁膜と前記第１半導体層との間に配置され、前記第１絶縁膜及び前記第１半導体層に接し、第１導電型であり、キャリア濃度が前記第１半導体層のキャリア濃度よりも高い第３半導体層と、
を備えた半導体装置。
【0059】
（付記２）
前記第１方向において、前記第３半導体層は前記第１絶縁膜と前記第１半導体層との間に配置された付記１に記載の半導体装置。
前記第１方向において、前記第３半導体層は前記第１絶縁膜と前記第１半導体層との間に配置された付記１に記載の半導体装置。
【0060】
（付記３）
前記第１方向において、前記第１絶縁膜は前記第１半導体層に接している付記１に記載の半導体装置。
前記第１方向において、前記第１絶縁膜は前記第１半導体層に接している付記１に記載の半導体装置。
【0061】
（付記４）
前記第１方向において、前記第１絶縁膜と前記第１半導体層との間に配置され、第２導電型である第４半導体層をさらに備えた付記１または３に記載の半導体装置。
前記第１方向において、前記第１絶縁膜と前記第１半導体層との間に配置され、第２導電型である第４半導体層をさらに備えた付記１または３に記載の半導体装置。
【0062】
（付記５）
前記第３電極は、前記第１方向及び前記第２方向に対して直交する第３方向に延びており、
前記第４半導体層は、前記第３電極の前記第３方向の端部と前記第１半導体層との間に配置され、前記第３電極の前記第３方向の中央部と前記第１半導体層との間の少なくとも一部の領域には配置されていない付記４に記載の半導体装置。
前記第３電極は、前記第１方向及び前記第２方向に対して直交する第３方向に延びており、
前記第４半導体層は、前記第３電極の前記第３方向の端部と前記第１半導体層との間に配置され、前記第３電極の前記第３方向の中央部と前記第１半導体層との間の少なくとも一部の領域には配置されていない付記４に記載の半導体装置。
【0063】
（付記６）
前記第２方向において、前記第４半導体層同士は離隔している付記４または５に記載の半導体装置。
前記第２方向において、前記第４半導体層同士は離隔している付記４または５に記載の半導体装置。
【0064】
（付記７）
前記第３半導体層は、前記第１絶縁膜と前記第２半導体層との間にも配置された付記１～６のいずれか１つに記載の半導体装置。
前記第３半導体層は、前記第１絶縁膜と前記第２半導体層との間にも配置された付記１～６のいずれか１つに記載の半導体装置。
【0065】
（付記８）
第１電極と、
前記第１電極に接続され、第１導電型の第１半導体層と、
第２導電型の第２半導体層と、
前記第２半導体層に接続された第２電極と、
第３電極と、
前記第３電極と前記第１半導体層との間、及び、前記第３電極と前記第２半導体層との間に配置され、前記第３電極に接した第１絶縁膜と、
前記第１絶縁膜と前記第１半導体層との間、及び、前記第１半導体層と前記第２半導体層との間に配置され、前記第１絶縁膜、前記第１半導体層及び前記第２半導体層に接し、第１導電型であり、キャリア濃度が前記第１半導体層のキャリア濃度よりも高い第３半導体層と、
を備えた半導体装置。
第１電極と、
前記第１電極に接続され、第１導電型の第１半導体層と、
第２導電型の第２半導体層と、
前記第２半導体層に接続された第２電極と、
第３電極と、
前記第３電極と前記第１半導体層との間、及び、前記第３電極と前記第２半導体層との間に配置され、前記第３電極に接した第１絶縁膜と、
前記第１絶縁膜と前記第１半導体層との間、及び、前記第１半導体層と前記第２半導体層との間に配置され、前記第１絶縁膜、前記第１半導体層及び前記第２半導体層に接し、第１導電型であり、キャリア濃度が前記第１半導体層のキャリア濃度よりも高い第３半導体層と、
を備えた半導体装置。
【0066】
（付記９）
前記第２半導体層及び前記第２電極に接し、前記第１半導体層から離隔し、第１導電型である第４半導体層をさらに備えた付記１～３及び８のいずれか１つに記載の半導体装置。
前記第２半導体層及び前記第２電極に接し、前記第１半導体層から離隔し、第１導電型である第４半導体層をさらに備えた付記１～３及び８のいずれか１つに記載の半導体装置。
【0067】
（付記１０）
第４電極と、
前記第１電極及び前記第１半導体層に接し、第２導電型である第４半導体層と、
前記第２電極及び前記第２半導体層に接し、第１導電型である第５半導体層と、
前記第４電極と前記第１半導体層との間、前記第４電極と前記第２半導体層との間、及び、前記第４電極と前記第５半導体層との間に配置され、前記第４電極に接した第２絶縁膜と、
をさらに備えた付記１～３及び８のいずれか１つに記載の半導体装置。
第４電極と、
前記第１電極及び前記第１半導体層に接し、第２導電型である第４半導体層と、
前記第２電極及び前記第２半導体層に接し、第１導電型である第５半導体層と、
前記第４電極と前記第１半導体層との間、前記第４電極と前記第２半導体層との間、及び、前記第４電極と前記第５半導体層との間に配置され、前記第４電極に接した第２絶縁膜と、
をさらに備えた付記１～３及び８のいずれか１つに記載の半導体装置。
【0068】
（付記１１）
前記第３電極に接続された第１パッドと、
前記第４電極に接続され、前記第１パッドから絶縁された第２パッドと、
をさらに備えた付記１０に記載の半導体装置。
前記第３電極に接続された第１パッドと、
前記第４電極に接続され、前記第１パッドから絶縁された第２パッドと、
をさらに備えた付記１０に記載の半導体装置。
【0069】
（付記１２）
前記第１導電型はｎ型であり、
前記第２導電型はｐ型であり、
前記第４電極に負電圧を印加し、前記第３電極に負電圧を印加する第１期間と、
前記第１期間に続き、前記第４電極に負電圧を印加し、前記第３電極に正電圧を印加する第２期間と、
前記第２期間に続き、前記第４電極に正電圧を印加する第３期間と、
を実現する付記１０または１１に記載の半導体装置。
前記第１導電型はｎ型であり、
前記第２導電型はｐ型であり、
前記第４電極に負電圧を印加し、前記第３電極に負電圧を印加する第１期間と、
前記第１期間に続き、前記第４電極に負電圧を印加し、前記第３電極に正電圧を印加する第２期間と、
前記第２期間に続き、前記第４電極に正電圧を印加する第３期間と、
を実現する付記１０または１１に記載の半導体装置。
【0070】
（付記１３）
前記第２期間の長さは、１μｓ以上１０μｓ以下である付記１２に記載の半導体装置。
前記第２期間の長さは、１μｓ以上１０μｓ以下である付記１２に記載の半導体装置。
【符号の説明】
【0071】
１、３、４、４ａ、５、６、７ 半導体装置
１１ 下面電極
１２ 上面電極
１３ ＩＧＢＴゲートパッド
１４ ＦＷＤゲートパッド
１５ ＩＧＢＴゲート電極
１６ ＦＷＤゲート電極
１７ ＩＧＢＴゲート絶縁膜
１８ ＦＷＤゲート絶縁膜
１９ 絶縁部材
２０ 半導体部分
２０ａ 下面
２０ｂ 上面
２１ ｐ型コレクタ層
２２ ｎ型カソード層
２３ ｎ－型ドリフト層
２４ ｐ型ベース・アノード層
２４ａ ｐ型蓄積層
２４ｂ ｎ型反転層
２５ ｎ＋型エミッタ層
２６ ｐ＋型コンタクト層
２７ 側壁ｎ型層
２７ａ ｐ型反転層
２７ｂ ｎ型蓄積層
２９ トレンチ
３１ 底部ｐ型層
３２ ｎ型バリア層
３３ ｎ型コレクタ層
Ｌ インダクタンス
ＲＦＷＤ ＦＷＤ領域
ＲＩＧＢＴ ＩＧＢＴ領域
Ｒｃ 中央領域
Ｒｔ 終端領域
Ｔ１ ＦＷＤ導通期間
Ｔ２ リカバリ動作直前期間
Ｔ３ リカバリ動作期間
１１ 下面電極
１２ 上面電極
１３ ＩＧＢＴゲートパッド
１４ ＦＷＤゲートパッド
１５ ＩＧＢＴゲート電極
１６ ＦＷＤゲート電極
１７ ＩＧＢＴゲート絶縁膜
１８ ＦＷＤゲート絶縁膜
１９ 絶縁部材
２０ 半導体部分
２０ａ 下面
２０ｂ 上面
２１ ｐ型コレクタ層
２２ ｎ型カソード層
２３ ｎ－型ドリフト層
２４ ｐ型ベース・アノード層
２４ａ ｐ型蓄積層
２４ｂ ｎ型反転層
２５ ｎ＋型エミッタ層
２６ ｐ＋型コンタクト層
２７ 側壁ｎ型層
２７ａ ｐ型反転層
２７ｂ ｎ型蓄積層
２９ トレンチ
３１ 底部ｐ型層
３２ ｎ型バリア層
３３ ｎ型コレクタ層
Ｌ インダクタンス
ＲＦＷＤ ＦＷＤ領域
ＲＩＧＢＴ ＩＧＢＴ領域
Ｒｃ 中央領域
Ｒｔ 終端領域
Ｔ１ ＦＷＤ導通期間
Ｔ２ リカバリ動作直前期間
Ｔ３ リカバリ動作期間
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】