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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024135983
(43)【公開日】2024-10-04
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/739 20060101AFI20240927BHJP
H01L 29/78 20060101ALI20240927BHJP
H01L 29/12 20060101ALI20240927BHJP
H01L 29/861 20060101ALI20240927BHJP
H01L 21/8234 20060101ALI20240927BHJP
【ＦＩ】
H01L29/78 655G
H01L29/78 657D
H01L29/78 652Q
H01L29/78 653A
H01L29/78 652J
H01L29/78 652M
H01L29/78 652D
H01L29/78 655B
H01L29/78 652T
H01L29/91 C
H01L29/91 F
H01L27/06 102A
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2023046923
(22)【出願日】2023-03-23
(71)【出願人】
【識別番号】000003078
【氏名又は名称】株式会社東芝
(71)【出願人】
【識別番号】317011920
【氏名又は名称】東芝デバイス＆ストレージ株式会社
(74)【代理人】
【識別番号】110004026
【氏名又は名称】弁理士法人ｉＸ
(72)【発明者】
【氏名】中村 和敏
(72)【発明者】
【氏名】村井 駿太
(72)【発明者】
【氏名】吉川 大輝
【テーマコード（参考）】
5F048
【Ｆターム（参考）】
5F048AC06
5F048AC10
5F048BA14
5F048BA15
5F048BB05
5F048BB19
5F048BC03
5F048BC07
5F048BC12
5F048BD07
5F048BF02
5F048BF07
5F048BG13
(57)【要約】
【課題】ダイオードをより高速に動作させることが可能な半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、第１電極と、第２電極と、第１領域と、第２領域と、を備える。第２電極は、第１電極から離れている。第１領域は、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、ゲート電極と、第２導電形の第４半導体領域と、第１導電形の第５半導体領域と、第１導電形の第６半導体領域と、を含む。第５半導体領域は、第３半導体領域の一部と第４半導体領域との間に設けられている。第５半導体領域は、第２方向において、第２電極の一部と並んでいる。第５半導体領域は、第３半導体領域よりも高い第１導電形の不純物濃度を有する。第６半導体領域は、第３半導体領域と第２電極の一部との間に設けられている。第６半導体領域は、第３半導体領域よりも高い第１導電形の不純物濃度を有する。
【選択図】図１
【解決手段】実施形態に係る半導体装置は、第１電極と、第２電極と、第１領域と、第２領域と、を備える。第２電極は、第１電極から離れている。第１領域は、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、ゲート電極と、第２導電形の第４半導体領域と、第１導電形の第５半導体領域と、第１導電形の第６半導体領域と、を含む。第５半導体領域は、第３半導体領域の一部と第４半導体領域との間に設けられている。第５半導体領域は、第２方向において、第２電極の一部と並んでいる。第５半導体領域は、第３半導体領域よりも高い第１導電形の不純物濃度を有する。第６半導体領域は、第３半導体領域と第２電極の一部との間に設けられている。第６半導体領域は、第３半導体領域よりも高い第１導電形の不純物濃度を有する。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１電極と、
前記第１電極から離れた第２電極と、
前記第１電極と前記第２電極との間において、前記第１電極の一部の上に設けられた第１領域であって、
第１導電形の第１半導体領域と、
一部が前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の前記一部の上に設けられた第１導電形の第３半導体領域と、
前記第１電極から前記第２電極に向かう第１方向に垂直な第２方向において、ゲート絶縁層を介して前記第３半導体領域と対面するゲート電極と、
前記第３半導体領域の上に設けられ、前記第２方向において前記第２電極の一部と並ぶ第２導電形の第４半導体領域と、
前記第１方向及び前記第２方向に垂直な第３方向において前記第３半導体領域の一部と前記第４半導体領域との間に設けられ、前記第２方向において前記第２電極の前記一部と並び、前記第３半導体領域よりも高い第１導電形の不純物濃度を有する第１導電形の第５半導体領域と、
前記第３半導体領域と前記第２電極の前記一部との間に設けられ、前記第３半導体領域よりも高い第１導電形の不純物濃度を有する第１導電形の第６半導体領域と、
を含む前記第１領域と、
前記第１電極と前記第２電極との間において、前記第１電極の別の一部の上に設けられた第２領域であって、
前記第２半導体領域よりも高い第２導電形の不純物濃度を有する第２導電形の第７半導体領域と、
前記第７半導体領域の上に設けられた前記第２半導体領域の別の一部と、
前記第２半導体領域の前記別の一部の上に設けられた第１導電形の第８半導体領域と、
を含む前記第２領域と、
を備えた半導体装置。
前記第１電極から離れた第２電極と、
前記第１電極と前記第２電極との間において、前記第１電極の一部の上に設けられた第１領域であって、
第１導電形の第１半導体領域と、
一部が前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の前記一部の上に設けられた第１導電形の第３半導体領域と、
前記第１電極から前記第２電極に向かう第１方向に垂直な第２方向において、ゲート絶縁層を介して前記第３半導体領域と対面するゲート電極と、
前記第３半導体領域の上に設けられ、前記第２方向において前記第２電極の一部と並ぶ第２導電形の第４半導体領域と、
前記第１方向及び前記第２方向に垂直な第３方向において前記第３半導体領域の一部と前記第４半導体領域との間に設けられ、前記第２方向において前記第２電極の前記一部と並び、前記第３半導体領域よりも高い第１導電形の不純物濃度を有する第１導電形の第５半導体領域と、
前記第３半導体領域と前記第２電極の前記一部との間に設けられ、前記第３半導体領域よりも高い第１導電形の不純物濃度を有する第１導電形の第６半導体領域と、
を含む前記第１領域と、
前記第１電極と前記第２電極との間において、前記第１電極の別の一部の上に設けられた第２領域であって、
前記第２半導体領域よりも高い第２導電形の不純物濃度を有する第２導電形の第７半導体領域と、
前記第７半導体領域の上に設けられた前記第２半導体領域の別の一部と、
前記第２半導体領域の前記別の一部の上に設けられた第１導電形の第８半導体領域と、
を含む前記第２領域と、
を備えた半導体装置。
【請求項2】
前記第４半導体領域は、前記第３方向において、一対の前記第５半導体領域の間に設けられた、請求項１に記載の半導体装置。
【請求項3】
前記第３半導体領域の前記一部と、前記第４半導体領域及び前記一対の第５半導体領域を含む群と、が前記第３方向において交互に設けられた、請求項２に記載の半導体装置。
【請求項4】
前記第１領域は、第１部分と、前記第１部分と前記第２領域との間に位置する第２部分と、を含み、
前記第３半導体領域、前記第４半導体領域、前記第５半導体領域、及び前記第６半導体領域のそれぞれは、前記第１部分及び前記第２部分のそれぞれに設けられ、
前記第１部分に設けられた前記第５半導体領域の前記第３方向における長さは、前記第２部分に設けられた前記第５半導体領域の前記第３方向における長さよりも長い、請求項１に記載の半導体装置。
前記第３半導体領域、前記第４半導体領域、前記第５半導体領域、及び前記第６半導体領域のそれぞれは、前記第１部分及び前記第２部分のそれぞれに設けられ、
前記第１部分に設けられた前記第５半導体領域の前記第３方向における長さは、前記第２部分に設けられた前記第５半導体領域の前記第３方向における長さよりも長い、請求項１に記載の半導体装置。
【請求項5】
前記第２部分において、前記第５半導体領域は前記第２方向に複数設けられ、
複数の前記第５半導体領域のそれぞれの前記第３方向における長さは、前記第２領域に向かうほど短い、請求項４に記載の半導体装置。
複数の前記第５半導体領域のそれぞれの前記第３方向における長さは、前記第２領域に向かうほど短い、請求項４に記載の半導体装置。
【請求項6】
前記第２部分の前記第２方向における長さは、前記第１電極と前記第２電極との間の前記第１方向における距離よりも長い、請求項４に記載の半導体装置。
【請求項7】
第１電極と、
前記第１電極から離れた第２電極と、
前記第１電極と前記第２電極との間において前記第１電極の一部の上に設けられ、第１部分及び第２部分を含む第１領域であって、
前記第１部分及び前記第２部分に設けられた第１導電形の第１半導体領域と、
一部が前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第１部分及び前記第２部分のそれぞれに設けられ、前記第２半導体領域の前記一部の上に位置する第１導電形の第３半導体領域と、
前記第１部分に設けられ、前記第１電極から前記第２電極に向かう第１方向に垂直な第２方向において、ゲート絶縁層を介して前記第３半導体領域と対面するゲート電極と、
前記第１部分及び前記第２部分のそれぞれに設けられ、前記第３半導体領域の上に位置し、前記第２方向において前記第２電極の一部と並ぶ第２導電形の第４半導体領域と、
前記第１部分に設けられ、前記第２方向において前記第２電極の前記一部と並び、前記第３半導体領域よりも高い第１導電形の不純物濃度を有する第１導電形の第５半導体領域と、
前記第１部分及び前記第２部分のそれぞれに設けられ、前記第３半導体領域と前記第２電極の前記一部との間に設けられ、前記第３半導体領域よりも高い第１導電形の不純物濃度を有する第１導電形の第６半導体領域と、
を含み、前記第１部分では前記第１方向及び前記第２方向に垂直な第３方向において前記第４半導体領域と前記第５半導体領域とが交互に設けられ、前記第２部分では前記第３方向において前記第３半導体領域の一部と前記第４半導体領域とが交互に設けられた前記第１領域と、
前記第１電極と前記第２電極との間において、前記第１電極の別の一部の上に設けられた第２領域であって、
前記第２半導体領域よりも高い第２導電形の不純物濃度を有する第２導電形の第７半導体領域と、
前記第７半導体領域の上に設けられた前記第２半導体領域の別の一部と、
前記第２半導体領域の前記別の一部の上に設けられた第１導電形の第８半導体領域と、
を含み、前記第２部分が前記第１部分と前記第２領域との間に位置する、前記第２領域と、
を備えた半導体装置。
前記第１電極から離れた第２電極と、
前記第１電極と前記第２電極との間において前記第１電極の一部の上に設けられ、第１部分及び第２部分を含む第１領域であって、
前記第１部分及び前記第２部分に設けられた第１導電形の第１半導体領域と、
一部が前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第１部分及び前記第２部分のそれぞれに設けられ、前記第２半導体領域の前記一部の上に位置する第１導電形の第３半導体領域と、
前記第１部分に設けられ、前記第１電極から前記第２電極に向かう第１方向に垂直な第２方向において、ゲート絶縁層を介して前記第３半導体領域と対面するゲート電極と、
前記第１部分及び前記第２部分のそれぞれに設けられ、前記第３半導体領域の上に位置し、前記第２方向において前記第２電極の一部と並ぶ第２導電形の第４半導体領域と、
前記第１部分に設けられ、前記第２方向において前記第２電極の前記一部と並び、前記第３半導体領域よりも高い第１導電形の不純物濃度を有する第１導電形の第５半導体領域と、
前記第１部分及び前記第２部分のそれぞれに設けられ、前記第３半導体領域と前記第２電極の前記一部との間に設けられ、前記第３半導体領域よりも高い第１導電形の不純物濃度を有する第１導電形の第６半導体領域と、
を含み、前記第１部分では前記第１方向及び前記第２方向に垂直な第３方向において前記第４半導体領域と前記第５半導体領域とが交互に設けられ、前記第２部分では前記第３方向において前記第３半導体領域の一部と前記第４半導体領域とが交互に設けられた前記第１領域と、
前記第１電極と前記第２電極との間において、前記第１電極の別の一部の上に設けられた第２領域であって、
前記第２半導体領域よりも高い第２導電形の不純物濃度を有する第２導電形の第７半導体領域と、
前記第７半導体領域の上に設けられた前記第２半導体領域の別の一部と、
前記第２半導体領域の前記別の一部の上に設けられた第１導電形の第８半導体領域と、
を含み、前記第２部分が前記第１部分と前記第２領域との間に位置する、前記第２領域と、
を備えた半導体装置。
【請求項8】
前記第２部分の前記第２方向における長さは、前記第１電極と前記第２電極との間の距離よりも長い、請求項７に記載の半導体装置。
【請求項9】
前記第２部分において、前記第６半導体領域は前記第３方向に複数設けられ、
複数の前記第６半導体領域は互いに離れている、請求項７に記載の半導体装置。
複数の前記第６半導体領域は互いに離れている、請求項７に記載の半導体装置。
【請求項10】
前記第８半導体領域の第２導電形の不純物濃度は、前記第３半導体領域の第２導電形の不純物濃度よりも低い、請求項１～９のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【0002】
電力変換等に用いられる半導体装置として、Insulated Gate Bipolar Transistor（ＩＧＢＴ）に、ダイオードを内蔵させたReverse Conducting Insulated Gate Bipolar Transistor（ＲＣ－ＩＧＢＴ）がある。この半導体装置について、ダイオードをより高速に動作できる技術が求められている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特許第６３８４４２５号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明が解決しようとする課題は、ダイオードをより高速に動作させることが可能な半導体装置を提供することである。
【課題を解決するための手段】
【0005】
実施形態に係る半導体装置は、第１電極と、第２電極と、第１領域と、第２領域と、を備える。前記第２電極は、前記第１電極から離れている。前記第１領域は、前記第１電極と前記第２電極との間において、前記第１電極の一部の上に設けられている。前記第１領域は、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、ゲート電極と、第２導電形の第４半導体領域と、第１導電形の第５半導体領域と、第１導電形の第６半導体領域と、を含む。前記第２半導体領域の一部は、前記第１半導体領域の上に設けられている。前記第３半導体領域は、前記第２半導体領域の前記一部の上に設けられている。前記ゲート電極は、前記第１電極から前記第２電極に向かう第１方向に垂直な第２方向において、ゲート絶縁層を介して前記第３半導体領域と対面している。前記第４半導体領域は、前記第３半導体領域の上に設けられ、前記第２方向において前記第２電極の一部と並でいる。前記第５半導体領域は、前記第１方向及び前記第２方向に垂直な第３方向において、前記第３半導体領域の一部と前記第４半導体領域との間に設けられている。前記第５半導体領域は、前記第２方向において、前記第２電極の前記一部と並んでいる。前記第５半導体領域は、前記第３半導体領域よりも高い第１導電形の不純物濃度を有する。前記第６半導体領域は、前記第３半導体領域と前記第２電極の前記一部との間に設けられている。前記第６半導体領域は、前記第３半導体領域よりも高い第１導電形の不純物濃度を有する。前記第２領域は、前記第１電極と前記第２電極との間において、前記第１電極の別の一部の上に設けられている。前記第２領域は、第２導電形の第７半導体領域と、前記第２半導体領域の別の一部と、第１導電形の第８半導体領域と、を含む。前記第７半導体領域は、前記第２半導体領域よりも高い第２導電形の不純物濃度を有する。前記第２半導体領域の前記別の一部は、前記第７半導体領域の上に設けられている。前記第８半導体領域は、前記第２半導体領域の前記別の一部の上に設けられている。
【図面の簡単な説明】
【0006】
【発明を実施するための形態】
【0007】
以下に、本発明の各実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明において、ｎ＋、ｎ、ｎ－及びｐ＋、ｐの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、ｎ＋はｎよりもｎ形の不純物濃度が相対的に高く、ｎ－はｎよりもｎ形の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ形の不純物濃度が相対的に高く、ｐ－はｐよりもｐ形の不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明において、ｎ＋、ｎ、ｎ－及びｐ＋、ｐの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、ｎ＋はｎよりもｎ形の不純物濃度が相対的に高く、ｎ－はｎよりもｎ形の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ形の不純物濃度が相対的に高く、ｐ－はｐよりもｐ形の不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
【0008】
（第１実施形態）
図１は、第１実施形態に係る半導体装置の平面図である。図２は、図１の部分Ａの拡大平面図である。図３は、図２のＢ１－Ｂ２断面図である。図４は、図２のＣ１－Ｃ２断面図である。図５は、図２のＤ１－Ｄ２断面図である。なお、図２では、絶縁層２５及びエミッタ電極３２が透過して示されている。
第１実施形態に係る半導体装置は、ＲＣ－ＩＧＢＴである。図１～図５に示すように、第１実施形態に係る半導体装置１００は、ｐ形（第１導電形）コレクタ領域１（第１半導体領域）、ｎ－形（第２導電形）ベース領域２（第２半導体領域）、ｐ形ベース領域３（第３半導体領域）、ｎ＋形エミッタ領域４（第４半導体領域）、ｐ＋形コンタクト領域５（第５半導体領域）、ｐ＋形コンタクト領域６（第６半導体領域）、ｎ＋形カソード領域７（第７半導体領域）、ｐ形アノード領域８（第８半導体領域）、ｐ＋形アノード領域９、ｎ形バッファ領域１０、ｎ形バリア領域１１、ｎ形バリア領域１２、ゲート電極２０、導電部２１、絶縁層２５、コレクタ電極３１（第１電極）、エミッタ電極３２（第２電極）、及びゲートパッド３３を備える。
図１は、第１実施形態に係る半導体装置の平面図である。図２は、図１の部分Ａの拡大平面図である。図３は、図２のＢ１－Ｂ２断面図である。図４は、図２のＣ１－Ｃ２断面図である。図５は、図２のＤ１－Ｄ２断面図である。なお、図２では、絶縁層２５及びエミッタ電極３２が透過して示されている。
第１実施形態に係る半導体装置は、ＲＣ－ＩＧＢＴである。図１～図５に示すように、第１実施形態に係る半導体装置１００は、ｐ形（第１導電形）コレクタ領域１（第１半導体領域）、ｎ－形（第２導電形）ベース領域２（第２半導体領域）、ｐ形ベース領域３（第３半導体領域）、ｎ＋形エミッタ領域４（第４半導体領域）、ｐ＋形コンタクト領域５（第５半導体領域）、ｐ＋形コンタクト領域６（第６半導体領域）、ｎ＋形カソード領域７（第７半導体領域）、ｐ形アノード領域８（第８半導体領域）、ｐ＋形アノード領域９、ｎ形バッファ領域１０、ｎ形バリア領域１１、ｎ形バリア領域１２、ゲート電極２０、導電部２１、絶縁層２５、コレクタ電極３１（第１電極）、エミッタ電極３２（第２電極）、及びゲートパッド３３を備える。
【0009】
実施形態の説明では、ＸＹＺ直交座標系を用いる。コレクタ電極３１からエミッタ電極３２に向かう方向をＺ方向（第１方向）とする。Ｚ方向に対して垂直であり、相互に直交する二方向をＸ方向（第２方向）及びＹ方向（第３方向）とする。また、説明のために、コレクタ電極３１からエミッタ電極３２に向かう方向を「上」と言い、その反対方向を「下」と言う。これらの方向は、コレクタ電極３１とエミッタ電極３２の相対的な位置関係に基づき、重力の方向とは無関係である。
【0010】
図１に示すように、半導体装置１００の上面には、エミッタ電極３２及びゲートパッド３３が設けられている。エミッタ電極３２及びゲートパッド３３は、互いに離れている。例えば、Ｙ方向において、複数のエミッタ電極３２が設けられている。各エミッタ電極３２の周りには、ゲート配線３３ａが設けられている。ゲート配線３３ａの一部は、エミッタ電極３２同士の間をＹ方向に延びている。ゲート配線３３ａは、ゲートパッド３３と電気的に接続されている。
【0011】
図１及び図２に示すように、半導体装置１００は、ＩＧＢＴ領域Ｒ１（第１領域）及びダイオード領域Ｒ２（第２領域）を有する。図１に示す例では、ＩＧＢＴ領域Ｒ１及びダイオード領域Ｒ２のそれぞれは、Ｘ方向及びＹ方向において複数設けられている。Ｘ方向において、ＩＧＢＴ領域Ｒ１とダイオード領域Ｒ２が交互に設けられている。
【0012】
図３～図５に示すように、半導体装置１００の下面には、コレクタ電極３１が設けられている。コレクタ電極３１とエミッタ電極３２は互いに離れており、複数のＩＧＢＴ領域Ｒ１及び複数のダイオード領域Ｒ２はコレクタ電極３１とエミッタ電極３２との間に位置する。
【0013】
図２～図５に示すように、各ＩＧＢＴ領域Ｒ１には、ｐ形コレクタ領域１、ｎ－形ベース領域２の一部、ｐ形ベース領域３、ｎ＋形エミッタ領域４、ｐ＋形コンタクト領域５、ｐ＋形コンタクト領域６、ｎ形バッファ領域１０の一部、ｎ形バリア領域１１、及びゲート電極２０が設けられている。
【0014】
ｐ形コレクタ領域１は、コレクタ電極３１の一部の上に設けられ、コレクタ電極３１と電気的に接続されている。ｎ－形ベース領域２の一部は、ｐ形コレクタ領域１の上に設けられている。ｐ形ベース領域３は、ｎ－形ベース領域２の当該一部の上に設けられ、ｐ形コレクタ領域１の上に位置する。ゲート電極２０は、Ｘ方向において、ゲート絶縁層２０ａを介してｐ形ベース領域３と対面する。
【0015】
図３に示すように、ｎ＋形エミッタ領域４は、ｐ形ベース領域３の上に設けられている。エミッタ電極３２は、コレクタ電極３１に向けて突出したコンタクト部３２ａを有する。ｎ＋形エミッタ領域４は、Ｘ方向において、コンタクト部３２ａと並んでいる。
【0016】
図４に示すように、ｐ＋形コンタクト領域５は、ｐ形ベース領域３の上に設けられ、Ｘ方向においてコンタクト部３２ａと並んでいる。図２に示すように、ｐ＋形コンタクト領域５は、Ｙ方向において、ｐ形ベース領域３の一部とｎ＋形エミッタ領域４との間に位置する。ｐ＋形コンタクト領域５のｐ形不純物濃度は、ｐ形ベース領域３のｐ形不純物濃度よりも高い。
【0017】
図３～図５に示すように、ｐ＋形コンタクト領域６は、Ｚ方向においてｐ形ベース領域３とコンタクト部３２ａとの間に設けられている。ｐ＋形コンタクト領域６は、ｎ＋形エミッタ領域４及びｐ＋形コンタクト領域５よりも下方に位置する。ｐ＋形コンタクト領域６のｐ形不純物濃度は、ｐ形ベース領域３のｐ形不純物濃度よりも高い。ｐ形ベース領域３、ｎ＋形エミッタ領域４、ｐ＋形コンタクト領域５、及びｐ＋形コンタクト領域６は、エミッタ電極３２と電気的に接続されている。
【0018】
ゲート電極２０のＹ方向における端部は、ゲート配線３３ａと電気的に接続されている。ゲート電極２０とエミッタ電極３２との間には絶縁層２５が設けられ、ゲート電極２０とエミッタ電極３２は互いに電気的に分離されている。
【0019】
図３～図５に示すように、ｐ形ベース領域３、ｎ＋形エミッタ領域４、ｐ＋形コンタクト領域５、ｐ＋形コンタクト領域６、ゲート電極２０、及びコンタクト部３２ａのそれぞれは、Ｘ方向において複数設けられている。複数のｐ形ベース領域３、複数のｐ＋形コンタクト領域６、複数のゲート電極２０、及び複数のコンタクト部３２ａのそれぞれは、ストライプ状に設けられており、Ｙ方向に延びている。ｎ＋形エミッタ領域４及びｐ＋形コンタクト領域５のそれぞれは、さらに、Ｙ方向において複数設けられている。
【0020】
具体的な一例として、図２に示すように、１つのｐ形ベース領域３の上において、１つのｎ＋形エミッタ領域４は、一対のｐ＋形コンタクト領域５の間に位置する。ｐ形ベース領域３の一部と、１つのｎ＋形エミッタ領域４及び一対のｐ＋形コンタクト領域５を含む群Ｇと、がＹ方向において交互に設けられている。
【0021】
各ダイオード領域Ｒ２には、ｎ＋形カソード領域７、ｎ－形ベース領域２の別の一部、ｐ形アノード領域８、ｐ＋形アノード領域９、ｎ形バッファ領域１０の別の一部、ｎ形バリア領域１２、及び導電部２１が設けられている。ｎ＋形カソード領域７は、コレクタ電極３１の別の一部の上に設けられ、コレクタ電極３１と電気的に接続されている。ｎ－形ベース領域２の別の一部は、ｎ＋形カソード領域７の上に設けられている。ｐ形アノード領域８は、ｎ－形ベース領域２の当該別の一部の上に設けられ、ｎ＋形カソード領域７の上に位置する。
【0022】
導電部２１は、Ｘ方向において、絶縁層２１ａを介してｐ形アノード領域８と対面する。ｐ＋形アノード領域９は、ｐ形アノード領域８の上に設けられている。ｐ＋形アノード領域９のｐ形不純物濃度は、ｐ形アノード領域８のｐ形不純物濃度よりも高い。ｐ形アノード領域８、ｐ＋形アノード領域９、及び導電部２１は、エミッタ電極３２と電気的に接続されている。
【0023】
図３～図５に示すように、エミッタ電極３２は、コレクタ電極３１に向けて突出したコンタクト部３２ｂを含んでも良い。ｐ形アノード領域８の一部は、Ｘ方向においてコンタクト部３２ｂと並ぶ。ｐ＋形アノード領域９は、Ｚ方向において、ｐ形アノード領域８とエミッタ電極３２との間に設けられている。
【0024】
ｐ形アノード領域８、ｐ＋形アノード領域９、導電部２１、及びコンタクト部３２ｂのそれぞれは、Ｘ方向において複数設けられている。複数のｐ形アノード領域８、複数のｐ＋形アノード領域９、複数の導電部２１、及び複数のコンタクト部３２ｂのそれぞれは、ストライプ状に設けられており、Ｙ方向に延びている。
【0025】
半導体装置１００の動作について説明する。
エミッタ電極３２に対してコレクタ電極３１に正の電圧が印加された状態で、ゲート電極２０に閾値以上の電圧が印加される。これにより、ｐ形ベース領域３にチャネル（反転層）が形成される。電子が、チャネルを通ってｎ＋形エミッタ領域４からｎ－形ベース領域２に流れ、正孔が、ｐ形コレクタ領域１からｎ－形ベース領域２へ流れる。ｎ－形ベース領域２に蓄積されるキャリア密度が増大し、電導度変調が生じる。これにより、ｎ－形ベース領域２の電気抵抗が大きく低下し、ＩＧＢＴ領域Ｒ１がオン状態となる。その後、ゲート電極２０に印加される電圧が閾値よりも低くなると、ｐ形ベース領域３におけるチャネルが消滅し、ＩＧＢＴ領域Ｒ１がオフ状態に切り替わる。
エミッタ電極３２に対してコレクタ電極３１に正の電圧が印加された状態で、ゲート電極２０に閾値以上の電圧が印加される。これにより、ｐ形ベース領域３にチャネル（反転層）が形成される。電子が、チャネルを通ってｎ＋形エミッタ領域４からｎ－形ベース領域２に流れ、正孔が、ｐ形コレクタ領域１からｎ－形ベース領域２へ流れる。ｎ－形ベース領域２に蓄積されるキャリア密度が増大し、電導度変調が生じる。これにより、ｎ－形ベース領域２の電気抵抗が大きく低下し、ＩＧＢＴ領域Ｒ１がオン状態となる。その後、ゲート電極２０に印加される電圧が閾値よりも低くなると、ｐ形ベース領域３におけるチャネルが消滅し、ＩＧＢＴ領域Ｒ１がオフ状態に切り替わる。
【0026】
ＩＧＢＴ領域Ｒ１がオフ状態に切り替わった後、ｎ－形ベース領域２に蓄積されていた電子は、ｐ形コレクタ領域１を通ってコレクタ電極３１へ排出される。正孔は、ｐ形ベース領域３を通ってエミッタ電極３２へ排出される。
【0027】
例えば、複数の半導体装置１００によって、ブリッジ回路が構成される。１つの半導体装置１００がオン状態からオフ状態に切り替わると、ブリッジ回路のインダクタンス成分により、別の半導体装置１００のエミッタ電極３２に誘導起電力が加わる。これにより、当該別の半導体装置１００において、ダイオード領域Ｒ２が動作する。ｐ形アノード領域８からｎ－形ベース領域２へ正孔が流れ、ｎ＋形カソード領域７からｎ－形ベース領域２へ電子が流れる。ダイオード領域Ｒ２は、フリーホイールダイオード（ＦＷＤ）として機能する。
【0028】
図３～図５に示すように、ｐ形コレクタ領域１とｎ－形ベース領域２との間、及びｎ＋形カソード領域７とｎ－形ベース領域２との間に、ｎ形バッファ領域１０が設けられても良い。ｎ形バッファ領域１０のｎ形不純物濃度は、ｎ＋形カソード領域７のｎ形不純物濃度よりも低く、ｎ－形ベース領域２のｎ形不純物濃度よりも高い。ｎ形バッファ領域１０を設けることで、ｎ－形ベース領域２における空乏層の広がりを、ｎ形バッファ領域１０でより確実に抑えることができる。
【0029】
ｎ－形ベース領域２とｐ形ベース領域３との間に、ｎ形バリア領域１１が設けられても良い。ｎ形バリア領域１１が設けられることで、ＩＧＢＴ領域Ｒ１がオン状態のとき、ｎ－形ベース領域２に蓄積された正孔の排出を抑えることができ、ｎ－形ベース領域２におけるキャリア密度を高めることができる。これにより、ＩＧＢＴ領域Ｒ１がオン状態のときの電気抵抗をより小さくできる。ｎ形バリア領域１１に加えて、ｎ－形ベース領域２とｐ形アノード領域８との間に、ｎ形バリア領域１２が設けられても良い。ｎ形バリア領域１１及びｎ形バリア領域１２のそれぞれのｎ形不純物濃度は、ｎ－形ベース領域２のｎ形不純物濃度よりも高い。
【0030】
ＩＧＢＴ領域Ｒ１において、複数のゲート電極２０の一部が、導電部２１に置き換えられても良い。一部のゲート電極２０を導電部２１に置き換えることで、ＩＧＢＴ領域Ｒ１がオン状態のときに、ｎ－形ベース領域２におけるキャリア密度を高め、半導体装置１００の電気抵抗をより低減できる。
【0031】
半導体装置１００の各構成要素の材料の一例を説明する。
ｐ形コレクタ領域１、ｎ－形ベース領域２、ｐ形ベース領域３、ｎ＋形エミッタ領域４、ｐ＋形コンタクト領域５、ｐ＋形コンタクト領域６、ｎ＋形カソード領域７、ｐ形アノード領域８、ｐ＋形アノード領域９、ｎ形バッファ領域１０、ｎ形バリア領域１１、及びｎ形バリア領域１２は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。
ｐ形コレクタ領域１、ｎ－形ベース領域２、ｐ形ベース領域３、ｎ＋形エミッタ領域４、ｐ＋形コンタクト領域５、ｐ＋形コンタクト領域６、ｎ＋形カソード領域７、ｐ形アノード領域８、ｐ＋形アノード領域９、ｎ形バッファ領域１０、ｎ形バリア領域１１、及びｎ形バリア領域１２は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。
【0032】
ゲート電極２０及び導電部２１は、ポリシリコンなどの導電材料を含む。ゲート絶縁層２０ａ、絶縁層２１ａ、及び絶縁層２５は、酸化シリコン、窒化シリコン、又は酸窒化シリコンなどの絶縁材料を含む。コレクタ電極３１、エミッタ電極３２、ゲートパッド３３、及びゲート配線３３ａは、アルミニウムなどの金属を含む。コンタクト部３２ａ及び３２ｂは、各半導体領域及び絶縁層２５と接触する部分にバリアメタル層を含んでいても良い。バリアメタル層は、チタン、窒化チタンなどを含む。
【0033】
図６は、参考例に係る半導体装置の一部を示す平面図である。
図６に示した参考例に係る半導体装置１００ｒでは、ＩＧＢＴ領域Ｒ１において、ｎ＋形エミッタ領域４とｐ＋形コンタクト領域５ａがＹ方向に沿って交互に設けられている。換言すると、Ｙ方向において、ｎ＋形エミッタ領域４同士の間の領域の全てに、ｐ＋形コンタクト領域５ａが設けられている。
図６に示した参考例に係る半導体装置１００ｒでは、ＩＧＢＴ領域Ｒ１において、ｎ＋形エミッタ領域４とｐ＋形コンタクト領域５ａがＹ方向に沿って交互に設けられている。換言すると、Ｙ方向において、ｎ＋形エミッタ領域４同士の間の領域の全てに、ｐ＋形コンタクト領域５ａが設けられている。
【0034】
第１実施形態の利点を説明する。
半導体装置１００ｒは、ｐ形コレクタ領域１、ｎ－形ベース領域２、ｐ形ベース領域３、及びｎ＋形エミッタ領域４からなる寄生サイリスタを含む。ＩＧＢＴ領域Ｒ１がオフ状態に切り替わった際、ｐ形ベース領域３には、正孔が流れる。正孔の流れによってｐ形ベース領域３の電位が上昇すると、寄生サイリスタが動作しうる。寄生サイリスタが動作すると、半導体装置１００ｒに大電流が流れ、半導体装置１００ｒが破壊される。
半導体装置１００ｒは、ｐ形コレクタ領域１、ｎ－形ベース領域２、ｐ形ベース領域３、及びｎ＋形エミッタ領域４からなる寄生サイリスタを含む。ＩＧＢＴ領域Ｒ１がオフ状態に切り替わった際、ｐ形ベース領域３には、正孔が流れる。正孔の流れによってｐ形ベース領域３の電位が上昇すると、寄生サイリスタが動作しうる。寄生サイリスタが動作すると、半導体装置１００ｒに大電流が流れ、半導体装置１００ｒが破壊される。
【0035】
半導体装置１００ｒでは、寄生サイリスタの動作を抑制するために、ｎ＋形エミッタ領域４同士の間にｐ＋形コンタクト領域５ａが設けられている。ｐ＋形コンタクト領域５ａのｐ形不純物濃度は、ｐ形ベース領域３のｐ形不純物濃度よりも高い。ｐ形ベース領域３に正孔が流れた際、正孔が、ｐ＋形コンタクト領域５ａを通してエミッタ電極３２へ排出され易くなる。これにより、寄生サイリスタの動作を抑制できる。換言すると、半導体装置１００ｒのラッチアップ耐量を向上できる。
【0036】
一方、ＩＧＢＴ領域Ｒ１は、ｎ－形ベース領域２とｐ形ベース領域３からなる寄生ダイオード及びｐ形ベース領域３とｎ＋形カソード領域７からなる寄生ダイオードも含む。ダイオード領域Ｒ２がオン状態のとき、ＩＧＢＴ領域Ｒ１の寄生ダイオードの動作により、エミッタ電極３２からｎ－形ベース領域２へ正孔が流れうる。特に、ＩＧＢＴ領域Ｒ１にｐ＋形コンタクト領域５ａが設けられる場合、ｐ＋形コンタクト領域５ａとエミッタ電極３２との間の電気抵抗が低いため、より多くの正孔がｎ－形ベース領域２へ流れる。これにより、ｎ－形ベース領域２に蓄積されるキャリアが増加する。ダイオード領域Ｒ２がオフ状態に切り替わったとき、ｎ－形ベース領域２に蓄積されたキャリアの排出に、より長い時間を要する。この結果、ダイオード領域Ｒ２のオン状態からオフ状態への切り替わりが遅くなる。例えば、ダイオード領域Ｒ２の高速動作が損なわれる。
【0037】
この課題について、実施形態に係る半導体装置１００では、ｐ＋形コンタクト領域５が、ｐ形ベース領域３の一部とｎ＋形エミッタ領域４との間に設けられている。すなわち、半導体装置１００と半導体装置１００ｒを比較した場合、ｐ＋形コンタクト領域５のＹ方向における長さは、ｐ＋形コンタクト領域５ａのＹ方向における長さよりも短い。単位面積あたりのｐ＋形コンタクト領域５の面積は、単位面積あたりのｐ＋形コンタクト領域５ａの面積よりも小さい。半導体装置１００では、ｐ＋形コンタクト領域５ａの一部が省略され、代わりにｐ形ベース領域３の一部が設けられている。
【0038】
ｐ＋形コンタクト領域５ａに代えてｐ＋形コンタクト領域５が設けられることで、ダイオード領域Ｒ２がオン状態のときに、ｐ＋形コンタクト領域５を通して正孔がｎ－形ベース領域２へ流れることを抑制できる。ダイオード領域Ｒ２の動作をより高速化でき、ダイオード領域Ｒ２の動作によるスイッチング損失を低減できる。また、ｐ＋形コンタクト領域５は、ｐ形ベース領域３の一部とｎ＋形エミッタ領域４との間に設けられ、ｎ＋形エミッタ領域４と隣接している。このため、ＩＧＢＴ領域Ｒ１がオフ状態に切り替わったとき、ｎ＋形エミッタ領域４近傍を流れる正孔がｐ＋形コンタクト領域５へ流れ易い。ｎ＋形エミッタ領域４近傍の領域における電位の上昇を抑制でき、半導体装置１００のラッチアップを抑制できる。
【0039】
また、半導体装置１００では、ｐ＋形コンタクト領域６がさらに設けられている。ｐ＋形コンタクト領域６は、ｎ＋形エミッタ領域４よりも下方に位置する。このため、ｐ形ベース領域３へ流れた正孔は、ｎ＋形エミッタ領域４近傍を通過する前に、ｐ＋形コンタクト領域６を通してコンタクト部３２ａへ排出される。ｎ＋形エミッタ領域４近傍を通過する正孔の量を低減でき、ｎ＋形エミッタ領域４近傍の領域の電位の上昇を抑えることができる。この結果、半導体装置１００のラッチアップをさらに抑制できる。
【0040】
図７は、半導体装置の特性を例示する模式図である。
図７において、横軸は時間を表す。縦軸は電圧又は電流の大きさを示す。エミッタ電極３２に対してコレクタ電極３１に印加される電圧が、「＋」で表されている。また、エミッタ電極３２からコレクタ電極３１へ流れる電流が、「＋」で表されている。
図７において、横軸は時間を表す。縦軸は電圧又は電流の大きさを示す。エミッタ電極３２に対してコレクタ電極３１に印加される電圧が、「＋」で表されている。また、エミッタ電極３２からコレクタ電極３１へ流れる電流が、「＋」で表されている。
【0041】
ダイオード領域Ｒ２がオン状態のとき、エミッタ電極３２からコレクタ電極３１へ電流Ｉｆが流れる。ダイオード領域Ｒ２がオン状態からオフ状態に切り替わり、コレクタ電極３１の電圧Ｖｒが上昇すると、ｎ－形ベース領域２に蓄積されていたキャリアが排出される。このため、ダイオード領域Ｒ２に負の電流Ｉｆが流れる。このとき、電流Ｉｆが小さい（ゼロに近い）ほど、ダイオード領域Ｒ２がより高速に動作できる。
【0042】
図７において、破線は、参考例に係る半導体装置１００ｒの特性を示す。実線は、実施形態に係る半導体装置１００の特性を示す。図７に示すように、実施形態に係る半導体装置１００では、参考例に係る半導体装置１００ｒと比べて、ダイオード領域Ｒ２がオフ状態に切り替わったときの電流Ｉｆがより小さい。すなわち、半導体装置１００のダイオード領域Ｒ２は、半導体装置１００ｒのダイオード領域Ｒ２に比べて、より高速に動作可能である。
【0043】
実施形態によれば、半導体装置１００のラッチアップ耐量の低下を抑えつつ、ダイオード領域Ｒ２をより高速に動作させることができる。
【0044】
（第１変形例）
図８は、第１実施形態の第１変形例に係る半導体装置の一部を示す平面図である。
図８に示した第１変形例に係る半導体装置１１０では、ＩＧＢＴ領域Ｒ１が、第１部分Ｒ１ａ及び第２部分Ｒ１ｂを含む。第２部分Ｒ１ｂは、第１部分Ｒ１ａと、ダイオード領域Ｒ２と、の間に設けられている。図８に示すように、ＩＧＢＴ領域Ｒ１とダイオード領域Ｒ２がＸ方向において交互に設けられる場合、１つのＩＧＢＴ領域Ｒ１が一対のダイオード領域Ｒ２の間に位置する。当該１つのＩＧＢＴ領域Ｒ１において、１つの第１部分Ｒ１ａは、一対の第２部分Ｒ１ｂの間に位置する。
図８は、第１実施形態の第１変形例に係る半導体装置の一部を示す平面図である。
図８に示した第１変形例に係る半導体装置１１０では、ＩＧＢＴ領域Ｒ１が、第１部分Ｒ１ａ及び第２部分Ｒ１ｂを含む。第２部分Ｒ１ｂは、第１部分Ｒ１ａと、ダイオード領域Ｒ２と、の間に設けられている。図８に示すように、ＩＧＢＴ領域Ｒ１とダイオード領域Ｒ２がＸ方向において交互に設けられる場合、１つのＩＧＢＴ領域Ｒ１が一対のダイオード領域Ｒ２の間に位置する。当該１つのＩＧＢＴ領域Ｒ１において、１つの第１部分Ｒ１ａは、一対の第２部分Ｒ１ｂの間に位置する。
【0045】
ｐ形ベース領域３、ｎ＋形エミッタ領域４、ｐ＋形コンタクト領域５、ｐ＋形コンタクト領域６、及びゲート電極２０のそれぞれは、第１部分Ｒ１ａ及び第２部分Ｒ１ｂのそれぞれに設けられている。第１部分Ｒ１ａにおいて、複数のゲート電極２０の一部が、導電部２１に置き換えられても良い。第２部分Ｒ１ｂにおいて、複数のゲート電極２０の一部又は全部が、導電部２１に置き換えられても良い。
【0046】
図９は、図８の部分Ａの拡大平面図である。図１０は、図９のＢ１－Ｂ２断面図である。図１１は、図９のＣ１－Ｃ２断面図である。
図９に示すように、第１部分Ｒ１ａと第２部分Ｒ１ｂでは、ｐ＋形コンタクト領域５のＹ方向における長さが異なる。第１部分Ｒ１ａに設けられたｐ＋形コンタクト領域５のＹ方向における長さＬ１は、第２部分Ｒ１ｂに設けられたｐ＋形コンタクト領域５のＹ方向における長さＬ２よりも長い。このため、Ｘ－Ｙ面において、第１部分Ｒ１ａにおける単位面積あたりのｐ＋形コンタクト領域５の面積は、第２部分Ｒ１ｂにおける単位面積あたりのｐ＋形コンタクト領域５ａの面積よりも大きい。
図９に示すように、第１部分Ｒ１ａと第２部分Ｒ１ｂでは、ｐ＋形コンタクト領域５のＹ方向における長さが異なる。第１部分Ｒ１ａに設けられたｐ＋形コンタクト領域５のＹ方向における長さＬ１は、第２部分Ｒ１ｂに設けられたｐ＋形コンタクト領域５のＹ方向における長さＬ２よりも長い。このため、Ｘ－Ｙ面において、第１部分Ｒ１ａにおける単位面積あたりのｐ＋形コンタクト領域５の面積は、第２部分Ｒ１ｂにおける単位面積あたりのｐ＋形コンタクト領域５ａの面積よりも大きい。
【0047】
図示した例では、第１部分Ｒ１ａにおいて、Ｙ方向で隣り合うｎ＋形エミッタ領域４同士の間の領域の全てに、ｐ＋形コンタクト領域５が設けられている。第２部分Ｒ１ｂでは、Ｙ方向で隣り合うｎ＋形エミッタ領域４同士の間の領域に、一対のｐ＋形コンタクト領域５と、ｐ形ベース領域３の一部と、が設けられている。
【0048】
図１０に示すように、第１部分Ｒ１ａに設けられたｐ＋形コンタクト領域５の一部は、Ｘ方向において、第２部分Ｒ１ｂに設けられたｐ＋形コンタクト領域５と並ぶ。図１１に示すように、第１部分Ｒ１ａに設けられたｐ＋形コンタクト領域５の別の一部は、Ｘ方向において、第２部分Ｒ１ｂに設けられたｐ形ベース領域３と並ぶ。ｐ＋形コンタクト領域５のサイズを除き、半導体装置１１０におけるＩＧＢＴ領域Ｒ１及びダイオード領域Ｒ２の構造は、半導体装置１００におけるＩＧＢＴ領域Ｒ１及びダイオード領域Ｒ２の構造と同様である。
【0049】
第１変形例の利点を説明する。
上述の通り、ダイオード領域Ｒ２がオン状態となったとき、ＩＧＢＴ領域Ｒ１の寄生ダイオードからｎ－形ベース領域２へ正孔が流れる。このとき、ＩＧＢＴ領域Ｒ１のうち、ダイオード領域Ｒ２により近い部分で、より多くの正孔がｎ－形ベース領域２へ流れる。すなわち、第２部分Ｒ１ｂの寄生ダイオードを流れる正孔の量は、第１部分Ｒ１ａの寄生ダイオードを流れる正孔の量よりも多い。このため、第２部分Ｒ１ｂにおいてｐ＋形コンタクト領域５を短くすることで、寄生ダイオードによってｎ－形ベース領域２へ流れる正孔の量を効果的に低減できる。また、第１部分Ｒ１ａとｎ＋形カソード領域７との間のＸ－Ｙ面に沿った距離は、第２部分Ｒ１ｂとｎ＋形カソード領域７との間のＸ－Ｙ面に沿った距離よりも長い。第１部分Ｒ１ａでは、第２部分Ｒ１ｂに比べて、ｎ形バッファ領域１０とｐ形コレクタ領域１との電位が順方向にバイアスされ易い。このため、第１部分Ｒ１ａでは、ｐ形コレクタ領域１から注入される正孔の量が、第２部分Ｒ１ｂよりも多い傾向にある。第１部分Ｒ１ａにおいてｐ＋形コンタクト領域５を長くすることで、第１部分Ｒ１ａに設けられたｐ形ベース領域３の電位が、より上昇し難くなる。ラッチアップ耐量を高めることができる。
上述の通り、ダイオード領域Ｒ２がオン状態となったとき、ＩＧＢＴ領域Ｒ１の寄生ダイオードからｎ－形ベース領域２へ正孔が流れる。このとき、ＩＧＢＴ領域Ｒ１のうち、ダイオード領域Ｒ２により近い部分で、より多くの正孔がｎ－形ベース領域２へ流れる。すなわち、第２部分Ｒ１ｂの寄生ダイオードを流れる正孔の量は、第１部分Ｒ１ａの寄生ダイオードを流れる正孔の量よりも多い。このため、第２部分Ｒ１ｂにおいてｐ＋形コンタクト領域５を短くすることで、寄生ダイオードによってｎ－形ベース領域２へ流れる正孔の量を効果的に低減できる。また、第１部分Ｒ１ａとｎ＋形カソード領域７との間のＸ－Ｙ面に沿った距離は、第２部分Ｒ１ｂとｎ＋形カソード領域７との間のＸ－Ｙ面に沿った距離よりも長い。第１部分Ｒ１ａでは、第２部分Ｒ１ｂに比べて、ｎ形バッファ領域１０とｐ形コレクタ領域１との電位が順方向にバイアスされ易い。このため、第１部分Ｒ１ａでは、ｐ形コレクタ領域１から注入される正孔の量が、第２部分Ｒ１ｂよりも多い傾向にある。第１部分Ｒ１ａにおいてｐ＋形コンタクト領域５を長くすることで、第１部分Ｒ１ａに設けられたｐ形ベース領域３の電位が、より上昇し難くなる。ラッチアップ耐量を高めることができる。
【0050】
第１変形例に係る半導体装置１１０によれば、半導体装置１００と比べて、ダイオード領域Ｒ２の動作速度の低下を抑えつつ、ラッチアップ耐量を向上できる。
【0051】
半導体装置１１０において、第２部分Ｒ１ｂのＸ方向における長さＬ３（図８に示す）は、コレクタ電極３１とエミッタ電極３２との間のＺ方向における距離Ｄ１（図１０に示す）よりも長いことが好ましい。長さＬ３は、換言すると、第１部分Ｒ１ａとダイオード領域Ｒ２との間のＸ方向における距離である。長さＬ３を距離Ｄ１よりも長くすることで、第１部分Ｒ１ａのｐ＋形コンタクト領域５とダイオード領域Ｒ２のｎ＋形カソード領域７との間の距離を長くできる。第１部分Ｒ１ａの寄生ダイオードを流れる正孔の量をさらに低減できる。一方、長さＬ３が過度に長い場合、第１部分Ｒ１ａのサイズが小さくなり、ラッチアップ耐量の向上の効果が小さくなる。ラッチアップ耐量の向上の効果を大きくしつつ、寄生ダイオードによる正孔の流入を効果的に低減するために、長さＬ３は、距離Ｄ１よりも長く、距離Ｄ１の二倍よりも短いことが好ましい。
【0052】
なお、長さＬ３を測定する際、第１部分Ｒ１ａと第２部分Ｒ１ｂとの境界は、ｐ＋形コンタクト領域５の長さの違いから判別できる。また、第２部分Ｒ１ｂとダイオード領域Ｒ２との境界のＸ方向における位置には、ｐ形コレクタ領域１とｎ＋形カソード領域７との境界のＸ方向における位置を用いることができる。
【0053】
（第２変形例）
図１２は、第１実施形態の第２変形例に係る半導体装置の一部を示す平面図である。
図１２に示した第２変形例に係る半導体装置１２０では、第２部分Ｒ１ｂに設けられた各ｐ＋形コンタクト領域５のＹ方向における長さが、ダイオード領域Ｒ２に近づくほど、より短くなっている。第２変形例によれば、寄生ダイオードがより動作し易い領域ほど、ｐ＋形コンタクト領域５がより短い。このため、寄生ダイオードによってｎ－形ベース領域２へ流れる正孔の量を効果的に低減できる。また、寄生ダイオードがより動作し難い領域ほど、ｐ＋形コンタクト領域５がより長い。ｐ形ベース領域３の電位が、より上昇し難くなり、半導体装置１２０のラッチアップを抑制できる。
図１２は、第１実施形態の第２変形例に係る半導体装置の一部を示す平面図である。
図１２に示した第２変形例に係る半導体装置１２０では、第２部分Ｒ１ｂに設けられた各ｐ＋形コンタクト領域５のＹ方向における長さが、ダイオード領域Ｒ２に近づくほど、より短くなっている。第２変形例によれば、寄生ダイオードがより動作し易い領域ほど、ｐ＋形コンタクト領域５がより短い。このため、寄生ダイオードによってｎ－形ベース領域２へ流れる正孔の量を効果的に低減できる。また、寄生ダイオードがより動作し難い領域ほど、ｐ＋形コンタクト領域５がより長い。ｐ形ベース領域３の電位が、より上昇し難くなり、半導体装置１２０のラッチアップを抑制できる。
【0054】
第２変形例に係る半導体装置１２０によれば、半導体装置１１０と比べて、ダイオード領域Ｒ２の動作速度をより高め、ラッチアップ耐量をさらに向上できる。
【0055】
（第２実施形態）
図１３は、第２実施形態に係る半導体装置の一部を示す平面図である。図１４は、図１３のＡ１－Ａ２断面図である。図１５は、図１３のＢ１－Ｂ２断面図である。
第２実施形態に係る半導体装置は、ＲＣ－ＩＧＢＴである。図１３に示すように、第２実施形態に係る半導体装置２００は、第１実施形態に係る半導体装置１１０又は１２０と同様に、第１部分Ｒ１ａ及び第２部分Ｒ１ｂを含む。半導体装置２００は、第２部分Ｒ１ｂにｐ＋形コンタクト領域５が設けられていない点で第１実施形態に係る半導体装置と異なる。
図１３は、第２実施形態に係る半導体装置の一部を示す平面図である。図１４は、図１３のＡ１－Ａ２断面図である。図１５は、図１３のＢ１－Ｂ２断面図である。
第２実施形態に係る半導体装置は、ＲＣ－ＩＧＢＴである。図１３に示すように、第２実施形態に係る半導体装置２００は、第１実施形態に係る半導体装置１１０又は１２０と同様に、第１部分Ｒ１ａ及び第２部分Ｒ１ｂを含む。半導体装置２００は、第２部分Ｒ１ｂにｐ＋形コンタクト領域５が設けられていない点で第１実施形態に係る半導体装置と異なる。
【0056】
図１３～図１５に示すように、第１部分Ｒ１ａでは、Ｙ方向で隣り合うｎ＋形エミッタ領域４同士の間の領域の全てに、ｐ＋形コンタクト領域５が設けられている。Ｙ方向において、ｎ＋形エミッタ領域４とｐ＋形コンタクト領域５が交互に設けられている。第２部分Ｒ１ｂでは、Ｙ方向で隣り合うｎ＋形エミッタ領域４同士の間の領域の全てに、ｐ形ベース領域３が設けられている。Ｙ方向において、ｐ形ベース領域３の一部とｎ＋形エミッタ領域４が交互に設けられている。
【0057】
第２実施形態に係る半導体装置２００では、正孔が注入され易い第２部分Ｒ１ｂにｐ＋形コンタクト領域５が設けられていない。このため、第１実施形態に係る半導体装置１００に比べて、ダイオード領域Ｒ２の動作速度をさらに高めることができる。
【0058】
図１３に示すように、第２部分Ｒ１ｂに設けられたｎ＋形エミッタ領域４のＹ方向における長さが、第１部分Ｒ１ａに設けられたｎ＋形エミッタ領域４のＹ方向における長さよりも長くても良い。第２部分Ｒ１ｂには、ｐ＋形コンタクト領域５が設けられていない。このため、第２部分Ｒ１ｂでは、第１部分Ｒ１ａに比べて、不純物を活性化させるための熱処理を行った際、ｎ＋形エミッタ領域４のｎ形不純物が、よりＹ方向へ拡散し易い。この結果、Ｙ方向において、第２部分Ｒ１ｂのｎ＋形エミッタ領域４が、第１部分Ｒ１ａのｎ＋形エミッタ領域４よりも長くなる。こうすることで、ｎ＋形エミッタ領域４を通した電子電流の引き抜きが促され、ｐ形ベース領域３からｎ－形ベース領域２への正孔の注入を抑制できる。
【0059】
また、半導体装置２００においても、第２部分Ｒ１ｂのＸ方向における長さは、コレクタ電極３１とエミッタ電極３２との間のＺ方向における距離よりも長く、当該距離の二倍よりも短いことが好ましい。これにより、ラッチアップ耐量の向上の効果を大きくしつつ、寄生ダイオードによる正孔の流入を効果的に低減できる。
【0060】
（第１変形例）
図１６は、第２実施形態の第１変形例に係る半導体装置の一部を示す断面図である。
図１６は、第１部分Ｒ１ａのｎ＋形エミッタ領域４、第２部分Ｒ１ｂのｎ＋形エミッタ領域４、及びダイオード領域Ｒ２を通るＸ－Ｚ断面図に相当する。図１６に示した第１変形例に係る半導体装置２１０では、ダイオード領域Ｒ２に、ｎ形バリア領域１２が設けられていない。
図１６は、第２実施形態の第１変形例に係る半導体装置の一部を示す断面図である。
図１６は、第１部分Ｒ１ａのｎ＋形エミッタ領域４、第２部分Ｒ１ｂのｎ＋形エミッタ領域４、及びダイオード領域Ｒ２を通るＸ－Ｚ断面図に相当する。図１６に示した第１変形例に係る半導体装置２１０では、ダイオード領域Ｒ２に、ｎ形バリア領域１２が設けられていない。
【0061】
例えば、ｐ形アノード領域８のＺ方向における長さが、ｐ形ベース領域３のＺ方向における長さよりも長い。ｐ形アノード領域８のｐ形不純物濃度と、ｐ形ベース領域３のｐ形不純物濃度と、が互いに異なっていても良い。好ましくは、ｐ形アノード領域８のｐ形不純物濃度は、ｐ形ベース領域３のｐ形不純物濃度よりも低い。これにより、ｐ形アノード領域８からｎ－形ベース領域２へ流れる正孔の量を低減できる。
【0062】
ｎ形バリア領域の有無、ｐ形半導体領域のＺ方向における長さなど、ＩＧＢＴ領域Ｒ１の表面構造とダイオード領域Ｒ２の表面構造をそれぞれ最適化することで、半導体装置２１０の特性をより高めることができる。
【0063】
（第２変形例）
図１７は、第２実施形態の第２変形例に係る半導体装置の一部を示す断面図である。図１８は、図１７のＡ１－Ａ２断面図である。図１９は、図１７のＢ１－Ｂ２断面図である。
図１７～図１９に示した第２変形例に係る半導体装置２２０は、第２部分Ｒ１ｂの構造について、半導体装置２００と差異を有する。半導体装置２２０では、第２部分Ｒ１ｂにおいて、ｐ＋形コンタクト領域６及びコンタクト部３２ａのそれぞれが、Ｙ方向において複数設けられている。複数のｐ＋形コンタクト領域６は、Ｙ方向において互いに離れている。複数のコンタクト部３２ａは、Ｙ方向において互いに離れている。ｐ＋形コンタクト領域６同士の間及びコンタクト部３２ａ同士の間には、ｐ形ベース領域３の一部が設けられている。
図１７は、第２実施形態の第２変形例に係る半導体装置の一部を示す断面図である。図１８は、図１７のＡ１－Ａ２断面図である。図１９は、図１７のＢ１－Ｂ２断面図である。
図１７～図１９に示した第２変形例に係る半導体装置２２０は、第２部分Ｒ１ｂの構造について、半導体装置２００と差異を有する。半導体装置２２０では、第２部分Ｒ１ｂにおいて、ｐ＋形コンタクト領域６及びコンタクト部３２ａのそれぞれが、Ｙ方向において複数設けられている。複数のｐ＋形コンタクト領域６は、Ｙ方向において互いに離れている。複数のコンタクト部３２ａは、Ｙ方向において互いに離れている。ｐ＋形コンタクト領域６同士の間及びコンタクト部３２ａ同士の間には、ｐ形ベース領域３の一部が設けられている。
【0064】
ｐ＋形コンタクト領域６及びコンタクト部３２ａは、ｎ＋形エミッタ領域４に近接する領域にのみ設けられている。例えば、図１８に示すように、コンタクト部３２ａは、Ｘ方向において隣り合う一対のｎ＋形エミッタ領域４同士の間に位置する。ｐ＋形コンタクト領域６は、Ｚ方向において、ｐ形ベース領域３とコンタクト部３２ａとの間に位置する。
【0065】
ＩＧＢＴ領域Ｒ１の寄生ダイオードが動作したとき、ｐ＋形コンタクト領域５だけでなく、ｐ＋形コンタクト領域６からも正孔が流れうる。半導体装置２２０では、Ｘ－Ｙ面において、第２部分Ｒ１ｂにおける単位面積あたりのｐ＋形コンタクト領域６の面積が、第１部分Ｒ１ａにおける単位面積あたりのｐ＋形コンタクト領域６の面積よりも小さい。このため、ダイオード領域Ｒ２がオン状態のとき、ｐ＋形コンタクト領域６を通してｎ－形ベース領域２へ流れる正孔の量を低減できる。これにより、ダイオード領域Ｒ２の動作をより高速化でき、ダイオード領域Ｒ２の動作によるスイッチング損失を低減できる。また、ｐ＋形コンタクト領域６及びコンタクト部３２ａは、ｎ＋形エミッタ領域４に近接する領域に設けられている。このため、ｎ＋形エミッタ領域４近傍の領域における電位の上昇を効果的に抑制できる。
【0066】
第２変形例に係る半導体装置２２０よれば、半導体装置２００に比べて、ラッチアップ耐量の低下を抑制しつつ、ダイオード領域Ｒ２の動作をさらに高速化できる。
【0067】
本発明の実施形態は、以下の構成を含む。
（構成１）
第１電極と、
前記第１電極から離れた第２電極と、
前記第１電極と前記第２電極との間において、前記第１電極の一部の上に設けられた第１領域であって、
第１導電形の第１半導体領域と、
一部が前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の前記一部の上に設けられた第１導電形の第３半導体領域と、
前記第１電極から前記第２電極に向かう第１方向に垂直な第２方向において、ゲート絶縁層を介して前記第３半導体領域と対面するゲート電極と、
前記第３半導体領域の上に設けられ、前記第２方向において前記第２電極の一部と並ぶ第２導電形の第４半導体領域と、
前記第１方向及び前記第２方向に垂直な第３方向において前記第３半導体領域の一部と前記第４半導体領域との間に設けられ、前記第２方向において前記第２電極の前記一部と並び、前記第３半導体領域よりも高い第１導電形の不純物濃度を有する第１導電形の第５半導体領域と、
前記第３半導体領域と前記第２電極の前記一部との間に設けられ、前記第３半導体領域よりも高い第１導電形の不純物濃度を有する第１導電形の第６半導体領域と、
を含む前記第１領域と、
前記第１電極と前記第２電極との間において、前記第１電極の別の一部の上に設けられた第２領域であって、
前記第２半導体領域よりも高い第２導電形の不純物濃度を有する第２導電形の第７半導体領域と、
前記第７半導体領域の上に設けられた前記第２半導体領域の別の一部と、
前記第２半導体領域の前記別の一部の上に設けられた第１導電形の第８半導体領域と、
を含む前記第２領域と、
を備えた半導体装置。
（構成２）
前記第４半導体領域は、前記第３方向において、一対の前記第５半導体領域の間に設けられた、構成１に記載の半導体装置。
（構成３）
前記第３半導体領域の前記一部と、前記第４半導体領域及び前記一対の第５半導体領域を含む群と、が前記第３方向において交互に設けられた、構成２に記載の半導体装置。
（構成４）
前記第１領域は、第１部分と、前記第１部分と前記第２領域との間に位置する第２部分と、を含み、
前記第３半導体領域、前記第４半導体領域、前記第５半導体領域、及び前記第６半導体領域のそれぞれは、前記第１部分及び前記第２部分のそれぞれに設けられ、
前記第１部分に設けられた前記第５半導体領域の前記第３方向における長さは、前記第２部分に設けられた前記第５半導体領域の前記第３方向における長さよりも長い、構成１～３のいずれか１つに記載の半導体装置。
（構成５）
前記第２部分において、前記第５半導体領域は前記第２方向に複数設けられ、
複数の前記第５半導体領域のそれぞれの前記第３方向における長さは、前記第２領域に向かうほど短い、構成４に記載の半導体装置。
（構成６）
前記第２部分の前記第２方向における長さは、前記第１電極と前記第２電極との間の前記第１方向における距離よりも長い、構成４又は５に記載の半導体装置。
（構成７）
第１電極と、
前記第１電極から離れた第２電極と、
前記第１電極と前記第２電極との間において前記第１電極の一部の上に設けられ、第１部分及び第２部分を含む第１領域であって、
前記第１部分及び前記第２部分に設けられた第１導電形の第１半導体領域と、
一部が前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第１部分及び前記第２部分のそれぞれに設けられ、前記第２半導体領域の前記一部の上に位置する第１導電形の第３半導体領域と、
前記第１部分に設けられ、前記第１電極から前記第２電極に向かう第１方向に垂直な第２方向において、ゲート絶縁層を介して前記第３半導体領域と対面するゲート電極と、
前記第１部分及び前記第２部分のそれぞれに設けられ、前記第３半導体領域の上に位置し、前記第２方向において前記第２電極の一部と並ぶ第２導電形の第４半導体領域と、
前記第１部分に設けられ、前記第２方向において前記第２電極の前記一部と並び、前記第３半導体領域よりも高い第１導電形の不純物濃度を有する第１導電形の第５半導体領域と、
前記第１部分及び前記第２部分のそれぞれに設けられ、前記第３半導体領域と前記第２電極の前記一部との間に設けられ、前記第３半導体領域よりも高い第１導電形の不純物濃度を有する第１導電形の第６半導体領域と、
を含み、前記第１部分では前記第１方向及び前記第２方向に垂直な第３方向において前記第４半導体領域と前記第５半導体領域とが交互に設けられ、前記第２部分では前記第３方向において前記第３半導体領域の一部と前記第４半導体領域とが交互に設けられた前記第１領域と、
前記第１電極と前記第２電極との間において、前記第１電極の別の一部の上に設けられた第２領域であって、
前記第２半導体領域よりも高い第２導電形の不純物濃度を有する第２導電形の第７半導体領域と、
前記第７半導体領域の上に設けられた前記第２半導体領域の別の一部と、
前記第２半導体領域の前記別の一部の上に設けられた第１導電形の第８半導体領域と、
を含み、前記第２部分が前記第１部分と前記第２領域との間に位置する、前記第２領域と、
を備えた半導体装置。
（構成８）
前記第２部分の前記第２方向における長さは、前記第１電極と前記第２電極との間の距離よりも長い、構成７に記載の半導体装置。
（構成９）
前記第２部分において、前記第６半導体領域は前記第３方向に複数設けられ、
複数の前記第６半導体領域は互いに離れている、構成７又は８に記載の半導体装置。
（構成１０）
前記第８半導体領域の第２導電形の不純物濃度は、前記第３半導体領域の第２導電形の不純物濃度よりも低い、構成１～９のいずれか１つに記載の半導体装置。
（構成１）
第１電極と、
前記第１電極から離れた第２電極と、
前記第１電極と前記第２電極との間において、前記第１電極の一部の上に設けられた第１領域であって、
第１導電形の第１半導体領域と、
一部が前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の前記一部の上に設けられた第１導電形の第３半導体領域と、
前記第１電極から前記第２電極に向かう第１方向に垂直な第２方向において、ゲート絶縁層を介して前記第３半導体領域と対面するゲート電極と、
前記第３半導体領域の上に設けられ、前記第２方向において前記第２電極の一部と並ぶ第２導電形の第４半導体領域と、
前記第１方向及び前記第２方向に垂直な第３方向において前記第３半導体領域の一部と前記第４半導体領域との間に設けられ、前記第２方向において前記第２電極の前記一部と並び、前記第３半導体領域よりも高い第１導電形の不純物濃度を有する第１導電形の第５半導体領域と、
前記第３半導体領域と前記第２電極の前記一部との間に設けられ、前記第３半導体領域よりも高い第１導電形の不純物濃度を有する第１導電形の第６半導体領域と、
を含む前記第１領域と、
前記第１電極と前記第２電極との間において、前記第１電極の別の一部の上に設けられた第２領域であって、
前記第２半導体領域よりも高い第２導電形の不純物濃度を有する第２導電形の第７半導体領域と、
前記第７半導体領域の上に設けられた前記第２半導体領域の別の一部と、
前記第２半導体領域の前記別の一部の上に設けられた第１導電形の第８半導体領域と、
を含む前記第２領域と、
を備えた半導体装置。
（構成２）
前記第４半導体領域は、前記第３方向において、一対の前記第５半導体領域の間に設けられた、構成１に記載の半導体装置。
（構成３）
前記第３半導体領域の前記一部と、前記第４半導体領域及び前記一対の第５半導体領域を含む群と、が前記第３方向において交互に設けられた、構成２に記載の半導体装置。
（構成４）
前記第１領域は、第１部分と、前記第１部分と前記第２領域との間に位置する第２部分と、を含み、
前記第３半導体領域、前記第４半導体領域、前記第５半導体領域、及び前記第６半導体領域のそれぞれは、前記第１部分及び前記第２部分のそれぞれに設けられ、
前記第１部分に設けられた前記第５半導体領域の前記第３方向における長さは、前記第２部分に設けられた前記第５半導体領域の前記第３方向における長さよりも長い、構成１～３のいずれか１つに記載の半導体装置。
（構成５）
前記第２部分において、前記第５半導体領域は前記第２方向に複数設けられ、
複数の前記第５半導体領域のそれぞれの前記第３方向における長さは、前記第２領域に向かうほど短い、構成４に記載の半導体装置。
（構成６）
前記第２部分の前記第２方向における長さは、前記第１電極と前記第２電極との間の前記第１方向における距離よりも長い、構成４又は５に記載の半導体装置。
（構成７）
第１電極と、
前記第１電極から離れた第２電極と、
前記第１電極と前記第２電極との間において前記第１電極の一部の上に設けられ、第１部分及び第２部分を含む第１領域であって、
前記第１部分及び前記第２部分に設けられた第１導電形の第１半導体領域と、
一部が前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第１部分及び前記第２部分のそれぞれに設けられ、前記第２半導体領域の前記一部の上に位置する第１導電形の第３半導体領域と、
前記第１部分に設けられ、前記第１電極から前記第２電極に向かう第１方向に垂直な第２方向において、ゲート絶縁層を介して前記第３半導体領域と対面するゲート電極と、
前記第１部分及び前記第２部分のそれぞれに設けられ、前記第３半導体領域の上に位置し、前記第２方向において前記第２電極の一部と並ぶ第２導電形の第４半導体領域と、
前記第１部分に設けられ、前記第２方向において前記第２電極の前記一部と並び、前記第３半導体領域よりも高い第１導電形の不純物濃度を有する第１導電形の第５半導体領域と、
前記第１部分及び前記第２部分のそれぞれに設けられ、前記第３半導体領域と前記第２電極の前記一部との間に設けられ、前記第３半導体領域よりも高い第１導電形の不純物濃度を有する第１導電形の第６半導体領域と、
を含み、前記第１部分では前記第１方向及び前記第２方向に垂直な第３方向において前記第４半導体領域と前記第５半導体領域とが交互に設けられ、前記第２部分では前記第３方向において前記第３半導体領域の一部と前記第４半導体領域とが交互に設けられた前記第１領域と、
前記第１電極と前記第２電極との間において、前記第１電極の別の一部の上に設けられた第２領域であって、
前記第２半導体領域よりも高い第２導電形の不純物濃度を有する第２導電形の第７半導体領域と、
前記第７半導体領域の上に設けられた前記第２半導体領域の別の一部と、
前記第２半導体領域の前記別の一部の上に設けられた第１導電形の第８半導体領域と、
を含み、前記第２部分が前記第１部分と前記第２領域との間に位置する、前記第２領域と、
を備えた半導体装置。
（構成８）
前記第２部分の前記第２方向における長さは、前記第１電極と前記第２電極との間の距離よりも長い、構成７に記載の半導体装置。
（構成９）
前記第２部分において、前記第６半導体領域は前記第３方向に複数設けられ、
複数の前記第６半導体領域は互いに離れている、構成７又は８に記載の半導体装置。
（構成１０）
前記第８半導体領域の第２導電形の不純物濃度は、前記第３半導体領域の第２導電形の不純物濃度よりも低い、構成１～９のいずれか１つに記載の半導体装置。
【0068】
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
【0069】
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【0070】
１：ｐ形コレクタ領域、 ２：ｎ－形ベース領域、 ３：ｐ形ベース領域、 ４：ｎ＋形エミッタ領域、 ５：ｐ＋形コンタクト領域、 ５ａ：ｐ＋形コンタクト領域、 ６：ｐ＋形コンタクト領域、 ７：ｎ＋形カソード領域、 ８：ｐ形アノード領域、 ９：ｐ＋形アノード領域、 １０：ｎ形バッファ領域、 １１，１２：ｎ形バリア領域、 ２０：ゲート電極、 ２０ａ：ゲート絶縁層、 ２１：導電部、 ２１ａ：絶縁層、 ２５：絶縁層、 ３１：コレクタ電極、 ３２：エミッタ電極、 ３２ａ，３２ｂ：コンタクト部、 ３３：ゲートパッド、 ３３ａ：ゲート配線、 １００～１２０，１００ｒ，２００～２２０：半導体装置、 Ｒ１：ＩＧＢＴ領域、 Ｒ１ａ：第１部分、 Ｒ１ｂ：第２部分、 Ｒ２：ダイオード領域
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】