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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024136000
(43)【公開日】2024-10-04
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/78 20060101AFI20240927BHJP
H01L 29/739 20060101ALI20240927BHJP
H01L 29/12 20060101ALI20240927BHJP
【ＦＩ】
H01L29/78 657D
H01L29/78 655B
H01L29/78 655D
H01L29/78 653A
H01L29/78 652M
H01L29/78 655G
H01L29/78 652T
【審査請求】未請求
【請求項の数】8
【出願形態】ＯＬ
(21)【出願番号】P 2023046945
(22)【出願日】2023-03-23
(71)【出願人】
【識別番号】000003078
【氏名又は名称】株式会社東芝
(71)【出願人】
【識別番号】317011920
【氏名又は名称】東芝デバイス＆ストレージ株式会社
(74)【代理人】
【識別番号】110004026
【氏名又は名称】弁理士法人ｉＸ
(72)【発明者】
【氏名】吉川 大輝
(57)【要約】
【課題】ダイオードをより高速に動作させることが可能な半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、第１電極と、第２電極と、第１領域と、第２領域と、を備える。第２電極は、第１電極に向けて突出したコンタクト部を含む。第１領域は、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、ゲート電極と、第１導電形の第４半導体領域と、第２導電形の第５半導体領域と、を含む。第３半導体領域は、第１部分及び第２部分を含む。第４半導体領域は、第１方向において、第３半導体領域とコンタクト部との間に設けられている。第４半導体領域は、第３方向において、第１部分と並ぶ。第５半導体領域は、第３半導体領域の上に設けられ、第２方向においてコンタクト部と接している。第５半導体領域は、第３方向において第２部分と並ぶ。
【選択図】図１
【解決手段】実施形態に係る半導体装置は、第１電極と、第２電極と、第１領域と、第２領域と、を備える。第２電極は、第１電極に向けて突出したコンタクト部を含む。第１領域は、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、ゲート電極と、第１導電形の第４半導体領域と、第２導電形の第５半導体領域と、を含む。第３半導体領域は、第１部分及び第２部分を含む。第４半導体領域は、第１方向において、第３半導体領域とコンタクト部との間に設けられている。第４半導体領域は、第３方向において、第１部分と並ぶ。第５半導体領域は、第３半導体領域の上に設けられ、第２方向においてコンタクト部と接している。第５半導体領域は、第３方向において第２部分と並ぶ。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１電極と、
前記第１電極に向けて突出したコンタクト部を含み、前記第１電極から離れた第２電極と、
前記第１電極と前記第２電極との間において、前記第１電極の一部の上に設けられた第１領域であって、
第１導電形の第１半導体領域と、
一部が前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の前記一部の上に設けられ、第１部分及び第２部分を含む第１導電形の第３半導体領域と、
前記第１電極から前記第２電極に向かう第１方向に垂直な第２方向において、ゲート絶縁層を介して前記第３半導体領域と対面するゲート電極と、
前記第１方向において前記第３半導体領域と前記コンタクト部との間に設けられ、前記第３半導体領域よりも高い第１導電形の不純物濃度を有し、前記第１方向及び前記第２方向に垂直な第３方向において前記第１部分と並ぶ第１導電形の第４半導体領域と、
前記第３半導体領域の上に設けられ、前記第２方向において前記コンタクト部と接し、前記第３方向において前記第２部分と並ぶ第２導電形の第５半導体領域と、
を含む前記第１領域と、
前記第１電極と前記第２電極との間において、前記第１電極の別の一部の上に設けられた第２領域であって、
前記第２半導体領域よりも高い第２導電形の不純物濃度を有する第２導電形の第６半導体領域と、
前記第６半導体領域の上に設けられた前記第２半導体領域の別の一部と、
前記第２半導体領域の前記別の一部の上に設けられた第１導電形の第７半導体領域と、
を含む前記第２領域と、
を備えた半導体装置。
前記第１電極に向けて突出したコンタクト部を含み、前記第１電極から離れた第２電極と、
前記第１電極と前記第２電極との間において、前記第１電極の一部の上に設けられた第１領域であって、
第１導電形の第１半導体領域と、
一部が前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の前記一部の上に設けられ、第１部分及び第２部分を含む第１導電形の第３半導体領域と、
前記第１電極から前記第２電極に向かう第１方向に垂直な第２方向において、ゲート絶縁層を介して前記第３半導体領域と対面するゲート電極と、
前記第１方向において前記第３半導体領域と前記コンタクト部との間に設けられ、前記第３半導体領域よりも高い第１導電形の不純物濃度を有し、前記第１方向及び前記第２方向に垂直な第３方向において前記第１部分と並ぶ第１導電形の第４半導体領域と、
前記第３半導体領域の上に設けられ、前記第２方向において前記コンタクト部と接し、前記第３方向において前記第２部分と並ぶ第２導電形の第５半導体領域と、
を含む前記第１領域と、
前記第１電極と前記第２電極との間において、前記第１電極の別の一部の上に設けられた第２領域であって、
前記第２半導体領域よりも高い第２導電形の不純物濃度を有する第２導電形の第６半導体領域と、
前記第６半導体領域の上に設けられた前記第２半導体領域の別の一部と、
前記第２半導体領域の前記別の一部の上に設けられた第１導電形の第７半導体領域と、
を含む前記第２領域と、
を備えた半導体装置。
【請求項2】
前記第４半導体領域の少なくとも一部の前記第３方向における位置は、前記第５半導体領域の少なくとも一部の前記第３方向における位置と同じである、請求項１に記載の半導体装置。
【請求項3】
前記第４半導体領域の前記第３方向における長さは、前記第５半導体領域の前記第３方向における長さよりも長い、請求項１又は２に記載の半導体装置。
【請求項4】
前記第１部分と前記第４半導体領域は、前記第３方向において交互に設けられ、
前記第２部分と前記第５半導体領域は、前記第３方向において交互に設けられた、請求項１又は２に記載の半導体装置。
前記第２部分と前記第５半導体領域は、前記第３方向において交互に設けられた、請求項１又は２に記載の半導体装置。
【請求項5】
隣り合う前記第４半導体領域同士の間の前記第３方向における距離は、前記隣り合う第４半導体領域の１つの前記第３方向における長さよりも長く、
隣り合う前記第５半導体領域同士の間の前記第３方向における距離は、前記隣り合う第５半導体領域の１つの前記第３方向における長さよりも長い、請求項４に記載の半導体装置。
隣り合う前記第５半導体領域同士の間の前記第３方向における距離は、前記隣り合う第５半導体領域の１つの前記第３方向における長さよりも長い、請求項４に記載の半導体装置。
【請求項6】
複数の前記第１部分及び複数の前記第４半導体領域は、前記第１方向において前記コンタクト部と接し、
複数の前記第２部分及び複数の前記第５半導体領域は、前記第２方向において前記コンタクト部と接する、請求項４に記載の半導体装置。
複数の前記第２部分及び複数の前記第５半導体領域は、前記第２方向において前記コンタクト部と接する、請求項４に記載の半導体装置。
【請求項7】
前記コンタクト部は、前記第３方向において複数設けられ、
複数の前記コンタクト部は、それぞれ、複数の前記第４半導体領域の上に設けられた、請求項４に記載の半導体装置。
複数の前記コンタクト部は、それぞれ、複数の前記第４半導体領域の上に設けられた、請求項４に記載の半導体装置。
【請求項8】
前記第３半導体領域は、第１サブ領域と、前記第３方向において前記第１サブ領域と並ぶ第２サブ領域と、を含み、
前記第４半導体領域及び前記第５半導体領域は、前記第１サブ領域の上に設けられ、
前記第１部分及び前記第２部分は、前記第２サブ領域に設けられ、
前記第２サブ領域の第１導電形の不純物濃度は、前記第１サブ領域の第１導電形の不純物濃度よりも低い、請求項１又は２に記載の半導体装置。
前記第４半導体領域及び前記第５半導体領域は、前記第１サブ領域の上に設けられ、
前記第１部分及び前記第２部分は、前記第２サブ領域に設けられ、
前記第２サブ領域の第１導電形の不純物濃度は、前記第１サブ領域の第１導電形の不純物濃度よりも低い、請求項１又は２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【0002】
電力変換等に用いられる半導体装置として、Insulated Gate Bipolar Transistor（ＩＧＢＴ）に、ダイオードを内蔵させたReverse Conducting Insulated Gate Bipolar Transistor（ＲＣ－ＩＧＢＴ）がある。この半導体装置について、ダイオードをより高速に動作できる技術が求められている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２１－１４４９９８号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明が解決しようとする課題は、ダイオードをより高速に動作させることが可能な半導体装置を提供することである。
【課題を解決するための手段】
【0005】
実施形態に係る半導体装置は、第１電極と、第２電極と、第１領域と、第２領域と、を備える。前記第２電極は、前記第１電極に向けて突出したコンタクト部を含み、前記第１電極から離れている。前記第１領域は、前記第１電極と前記第２電極との間において、前記第１電極の一部の上に設けられている。前記第１領域は、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、ゲート電極と、第１導電形の第４半導体領域と、第２導電形の第５半導体領域と、を含む。前記第２半導体領域の一部は、前記第１半導体領域の上に設けられている。前記第３半導体領域は、前記第２半導体領域の前記一部の上に設けられ、第１部分及び第２部分を含む。前記ゲート電極は、前記第１電極から前記第２電極に向かう第１方向に垂直な第２方向において、ゲート絶縁層を介して前記第３半導体領域と対面している。前記第４半導体領域は、前記第１方向において、前記第３半導体領域と前記コンタクト部との間に設けられている。前記第４半導体領域は、前記第３半導体領域よりも高い第１導電形の不純物濃度を有する。前記第４半導体領域は、前記第１方向及び前記第２方向に垂直な第３方向において、前記第１部分と並ぶ。前記第５半導体領域は、前記第３半導体領域の上に設けられ、前記第２方向において前記コンタクト部と接している。前記第５半導体領域は、前記第３方向において前記第２部分と並ぶ。前記第２領域は、前記第１電極と前記第２電極との間において、前記第１電極の別の一部の上に設けられている。前記第２領域は、第２導電形の第６半導体領域と、前記第２半導体領域の別の一部と、第１導電形の第７半導体領域と、を含む。前記第６半導体領域は、前記第２半導体領域よりも高い第２導電形の不純物濃度を有する。前記第２半導体領域の前記別の一部は、前記第６半導体領域の上に設けられている。前記第７半導体領域は、前記第２半導体領域の前記別の一部の上に設けられている。
【図面の簡単な説明】
【0006】
【発明を実施するための形態】
【0007】
以下に、本発明の各実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明において、ｎ＋、ｎ、ｎ－及びｐ＋、ｐの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、ｎ＋はｎよりもｎ形の不純物濃度が相対的に高く、ｎ－はｎよりもｎ形の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ形の不純物濃度が相対的に高く、ｐ－はｐよりもｐ形の不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明において、ｎ＋、ｎ、ｎ－及びｐ＋、ｐの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、ｎ＋はｎよりもｎ形の不純物濃度が相対的に高く、ｎ－はｎよりもｎ形の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ形の不純物濃度が相対的に高く、ｐ－はｐよりもｐ形の不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
【0008】
図１は、実施形態に係る半導体装置の平面図である。図２は、図１の部分Ａの拡大平面図である。図３は、図２のＡ１－Ａ２断面図である。図４は、図２のＢ１－Ｂ２断面図である。なお、図２では、絶縁層２５及びエミッタ電極３２が省略されている。
実施形態に係る半導体装置は、ＲＣ－ＩＧＢＴである。図１～図４に示すように、実施形態に係る半導体装置１００は、ｐ＋形（第１導電形）コレクタ領域１（第１半導体領域）、ｎ－形（第２導電形）ベース領域２（第２半導体領域）、ｐ形ベース領域３（第３半導体領域）、ｐ＋形コンタクト領域４（第４半導体領域）、ｎ＋形エミッタ領域５（第５半導体領域）、ｎ＋形カソード領域６（第６半導体領域）、ｐ形アノード領域７（第７半導体領域）、ｐ＋形アノード領域８、ゲート電極２０、導電部２１、絶縁層２５、コレクタ電極３１（第１電極）、エミッタ電極３２（第２電極）、及びゲートパッド３３を備える。
実施形態に係る半導体装置は、ＲＣ－ＩＧＢＴである。図１～図４に示すように、実施形態に係る半導体装置１００は、ｐ＋形（第１導電形）コレクタ領域１（第１半導体領域）、ｎ－形（第２導電形）ベース領域２（第２半導体領域）、ｐ形ベース領域３（第３半導体領域）、ｐ＋形コンタクト領域４（第４半導体領域）、ｎ＋形エミッタ領域５（第５半導体領域）、ｎ＋形カソード領域６（第６半導体領域）、ｐ形アノード領域７（第７半導体領域）、ｐ＋形アノード領域８、ゲート電極２０、導電部２１、絶縁層２５、コレクタ電極３１（第１電極）、エミッタ電極３２（第２電極）、及びゲートパッド３３を備える。
【0009】
実施形態の説明では、ＸＹＺ直交座標系を用いる。コレクタ電極３１からエミッタ電極３２に向かう方向をＺ方向（第１方向）とする。Ｚ方向に対して垂直であり、相互に直交する二方向をＸ方向（第２方向）及びＹ方向（第３方向）とする。また、説明のために、コレクタ電極３１からエミッタ電極３２に向かう方向を「上」と言い、その反対方向を「下」と言う。これらの方向は、コレクタ電極３１とエミッタ電極３２の相対的な位置関係に基づき、重力の方向とは無関係である。
【0010】
図１に示すように、半導体装置１００の上面には、エミッタ電極３２及びゲートパッド３３が設けられている。エミッタ電極３２及びゲートパッド３３は、互いに離れている。例えば、Ｙ方向において、複数のエミッタ電極３２が設けられている。各エミッタ電極３２の周りには、ゲート配線３３ａが設けられている。ゲート配線３３ａの一部は、エミッタ電極３２同士の間をＹ方向に延びている。ゲート配線３３ａは、ゲートパッド３３と電気的に接続されている。
【0011】
図１及び図２に示すように、半導体装置１００は、ＩＧＢＴ領域Ｒ１（第１領域）及びダイオード領域Ｒ２（第２領域）を有する。図１に示す例では、ＩＧＢＴ領域Ｒ１及びダイオード領域Ｒ２のそれぞれは、Ｘ方向及びＹ方向において複数設けられている。Ｘ方向において、ＩＧＢＴ領域Ｒ１とダイオード領域Ｒ２が交互に設けられている。
【0012】
図３及び図４に示すように、半導体装置１００の下面には、コレクタ電極３１が設けられている。コレクタ電極３１とエミッタ電極３２は互いに離れており、複数のＩＧＢＴ領域Ｒ１及び複数のダイオード領域Ｒ２はコレクタ電極３１とエミッタ電極３２との間に位置する。
【0013】
【0014】
ｐ＋形コレクタ領域１は、コレクタ電極３１の一部の上に設けられ、コレクタ電極３１と電気的に接続されている。ｎ－形ベース領域２の一部は、ｐ＋形コレクタ領域１の上に設けられている。ｐ形ベース領域３は、ｎ－形ベース領域２の当該一部の上に設けられ、ｐ＋形コレクタ領域１の上に位置する。
【0015】
図４に示すように、ｐ形ベース領域３は、第１部分３ａ及び第２部分３ｂを含む。エミッタ電極３２は、コレクタ電極３１に向けて突出したコンタクト部３２ａを含む。第１部分３ａは、Ｚ方向においてコンタクト部３２ａと接している。第２部分３ｂは、第１部分３ａよりも上方に位置し、Ｘ方向においてコンタクト部３２ａと接している。
【0016】
図３に示すように、ｐ＋形コンタクト領域４は、Ｚ方向においてｐ形ベース領域３とコンタクト部３２ａとの間に設けられ、コンタクト部３２ａと接している。図２に示すように、ｐ＋形コンタクト領域４は、Ｙ方向において第１部分３ａと並んでいる。ｐ＋形コンタクト領域４のｐ形不純物濃度は、ｐ形ベース領域３のｐ形不純物濃度よりも高い。
【0017】
図３に示すように、ｎ＋形エミッタ領域５は、ｐ形ベース領域３の上に設けられている。ｎ＋形エミッタ領域５は、ｐ＋形コンタクト領域４よりも上方に位置し、Ｘ方向においてコンタクト部３２ａと接している。図２に示すように、ｎ＋形エミッタ領域５は、Ｙ方向において第２部分３ｂと並んでいる。
【0018】
ゲート電極２０は、Ｘ方向において、ゲート絶縁層２０ａを介してｐ形ベース領域３と対面する。図示した例では、ゲート電極２０は、さらに、ゲート絶縁層２０ａを介してｎ－形ベース領域２及びｎ＋形エミッタ領域５とも対面している。
【0019】
エミッタ電極３２は、ｐ形ベース領域３、ｐ＋形コンタクト領域４、及びｎ＋形エミッタ領域５と電気的に接続されている。ゲート電極２０とエミッタ電極３２との間には絶縁層２５が設けられ、ゲート電極２０とエミッタ電極３２は互いに電気的に分離されている。
【0020】
図２～図４に示すように、１つのＩＧＢＴ領域Ｒ１において、ｐ形ベース領域３、ゲート電極２０、及びコンタクト部３２ａのそれぞれは、Ｘ方向において複数設けられている。複数のｐ形ベース領域３、複数のゲート電極２０、及び複数のコンタクト部３２ａのそれぞれは、ストライプ状に設けられており、Ｙ方向に延びている。ゲート電極２０のＹ方向における端部は、ゲート配線３３ａと電気的に接続されている。ゲート電極２０は、ゲート配線３３ａを介して、ゲートパッド３３と電気的に接続されている。
【0021】
図２に示すように、ｐ＋形コンタクト領域４及びｎ＋形エミッタ領域５のそれぞれは、１つのｐ形ベース領域３の上において、Ｙ方向に複数設けられている。ｐ＋形コンタクト領域４と第１部分３ａは、Ｙ方向において交互に設けられている。ｎ＋形エミッタ領域５と第２部分３ｂは、Ｙ方向において交互に設けられている。
【0022】
各ダイオード領域Ｒ２には、ｎ＋形カソード領域６、ｎ－形ベース領域２の別の一部、ｐ形アノード領域７、ｐ＋形アノード領域８、及び導電部２１が設けられている。ｎ＋形カソード領域６は、コレクタ電極３１の別の一部の上に設けられ、コレクタ電極３１と電気的に接続されている。ｎ－形ベース領域２の別の一部は、ｎ＋形カソード領域６の上に設けられている。ｐ形アノード領域７は、ｎ－形ベース領域２の当該別の一部の上に設けられ、ｎ＋形カソード領域６の上に位置する。
【0023】
導電部２１は、Ｘ方向において、絶縁層２１ａを介してｐ形アノード領域７と対面する。ｐ＋形アノード領域８は、ｐ形アノード領域７の上に設けられている。ｐ＋形アノード領域８のｐ形不純物濃度は、ｐ形アノード領域７のｐ形不純物濃度よりも高い。ｐ形アノード領域７、ｐ＋形アノード領域８、及び導電部２１は、エミッタ電極３２と電気的に接続されている。
【0024】
図２～図４に示すように、エミッタ電極３２は、コレクタ電極３１に向けて突出したコンタクト部３２ｂを含んでも良い。ｐ形アノード領域７の一部は、Ｘ方向においてコンタクト部３２ｂと並ぶ。ｐ＋形アノード領域８は、Ｚ方向において、ｐ形アノード領域７とエミッタ電極３２との間に設けられている。
【0025】
１つのダイオード領域Ｒ２において、ｐ形アノード領域７、ｐ＋形アノード領域８、及び導電部２１のそれぞれは、Ｘ方向において複数設けられている。複数のｐ形アノード領域７、複数のｐ＋形アノード領域８、及び複数の導電部２１のそれぞれは、ストライプ状に設けられており、Ｙ方向に延びている。
【0026】
半導体装置１００の動作について説明する。
エミッタ電極３２に対してコレクタ電極３１に正の電圧が印加された状態で、ゲート電極２０に閾値以上の電圧が印加される。これにより、ｐ形ベース領域３にチャネル（反転層）が形成される。電子が、チャネルを通ってｎ＋形エミッタ領域５からｎ－形ベース領域２に流れ、正孔が、ｐ＋形コレクタ領域１からｎ－形ベース領域２へ流れる。ｎ－形ベース領域２に蓄積されるキャリア密度が増大し、電導度変調が生じる。これにより、ｎ－形ベース領域２の電気抵抗が大きく低下し、ＩＧＢＴ領域Ｒ１がオン状態となる。その後、ゲート電極２０に印加される電圧が閾値よりも低くなると、ｐ形ベース領域３におけるチャネルが消滅し、ＩＧＢＴ領域Ｒ１がオフ状態に切り替わる。
エミッタ電極３２に対してコレクタ電極３１に正の電圧が印加された状態で、ゲート電極２０に閾値以上の電圧が印加される。これにより、ｐ形ベース領域３にチャネル（反転層）が形成される。電子が、チャネルを通ってｎ＋形エミッタ領域５からｎ－形ベース領域２に流れ、正孔が、ｐ＋形コレクタ領域１からｎ－形ベース領域２へ流れる。ｎ－形ベース領域２に蓄積されるキャリア密度が増大し、電導度変調が生じる。これにより、ｎ－形ベース領域２の電気抵抗が大きく低下し、ＩＧＢＴ領域Ｒ１がオン状態となる。その後、ゲート電極２０に印加される電圧が閾値よりも低くなると、ｐ形ベース領域３におけるチャネルが消滅し、ＩＧＢＴ領域Ｒ１がオフ状態に切り替わる。
【0027】
ＩＧＢＴ領域Ｒ１がオフ状態に切り替わった後、ｎ－形ベース領域２に蓄積されていた電子は、ｐ＋形コレクタ領域１を通ってコレクタ電極３１へ排出される。正孔は、ｐ形ベース領域３を通ってエミッタ電極３２へ排出される。
【0028】
例えば、複数の半導体装置１００によって、ブリッジ回路が構成される。１つの半導体装置１００がオン状態からオフ状態に切り替わると、ブリッジ回路のインダクタンス成分により、別の半導体装置１００のエミッタ電極３２に誘導起電力が加わる。これにより、当該別の半導体装置１００において、ダイオード領域Ｒ２が動作する。ｐ形アノード領域７からｎ－形ベース領域２へ正孔が流れ、ｎ＋形カソード領域６からｎ－形ベース領域２へ電子が流れる。ダイオード領域Ｒ２は、フリーホイールダイオード（ＦＷＤ）として機能する。
【0029】
図３及び図４に示すように、ｐ＋形コレクタ領域１とｎ－形ベース領域２との間、及びｎ＋形カソード領域６とｎ－形ベース領域２との間に、ｎ形バッファ領域９が設けられても良い。ｎ形バッファ領域９のｎ形不純物濃度は、ｎ＋形カソード領域６のｎ形不純物濃度よりも低く、ｎ－形ベース領域２のｎ形不純物濃度よりも高い。ｎ形バッファ領域９を設けることで、ｎ－形ベース領域２における空乏層の広がりを、ｎ形バッファ領域９でより確実に抑えることができる。
【0030】
ＩＧＢＴ領域Ｒ１において、複数のゲート電極２０の一部が、導電部２１に置き換えられても良い。一部のゲート電極２０を導電部２１に置き換えることで、ＩＧＢＴ領域Ｒ１がオン状態のときに、ｎ－形ベース領域２に蓄積されるキャリアの密度を高め、半導体装置１００の電気抵抗をより低減できる。
【0031】
半導体装置１００の各構成要素の材料の一例を説明する。
ｐ＋形コレクタ領域１、ｎ－形ベース領域２、ｐ形ベース領域３、ｐ＋形コンタクト領域４、ｎ＋形エミッタ領域５、ｎ＋形カソード領域６、ｐ形アノード領域７、ｐ＋形アノード領域８、及びｎ形バッファ領域９は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。
ｐ＋形コレクタ領域１、ｎ－形ベース領域２、ｐ形ベース領域３、ｐ＋形コンタクト領域４、ｎ＋形エミッタ領域５、ｎ＋形カソード領域６、ｐ形アノード領域７、ｐ＋形アノード領域８、及びｎ形バッファ領域９は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。
【0032】
ゲート電極２０及び導電部２１は、ポリシリコンなどの導電材料を含む。ゲート絶縁層２０ａ、絶縁層２１ａ、絶縁層２５は、酸化シリコン、窒化シリコン、又は酸窒化シリコンなどの絶縁材料を含む。コレクタ電極３１、エミッタ電極３２、ゲートパッド３３、及びゲート配線３３ａは、チタン、アルミニウムなどの金属を含む。
【0033】
図５は、参考例に係る半導体装置の一部を示す平面図である。
図５に示した参考例に係る半導体装置１００ｒでは、ＩＧＢＴ領域Ｒ１において、１つのｐ形ベース領域３の上に、ストライプ状に延びるｐ＋形コンタクト領域４ｒが設けられている。
図５に示した参考例に係る半導体装置１００ｒでは、ＩＧＢＴ領域Ｒ１において、１つのｐ形ベース領域３の上に、ストライプ状に延びるｐ＋形コンタクト領域４ｒが設けられている。
【0034】
実施形態の利点を説明する。
半導体装置１００ｒは、ｐ＋形コレクタ領域１、ｎ－形ベース領域２、ｐ形ベース領域３、及びｎ＋形エミッタ領域５からなる寄生サイリスタを含む。ＩＧＢＴ領域Ｒ１がオフ状態に切り替わった際、ｐ形ベース領域３には、正孔が流れる。正孔の流れによってｐ形ベース領域３の電位が上昇すると、寄生サイリスタが動作しうる。寄生サイリスタが動作すると、半導体装置１００ｒに大電流が流れ、半導体装置１００ｒが破壊される。
半導体装置１００ｒは、ｐ＋形コレクタ領域１、ｎ－形ベース領域２、ｐ形ベース領域３、及びｎ＋形エミッタ領域５からなる寄生サイリスタを含む。ＩＧＢＴ領域Ｒ１がオフ状態に切り替わった際、ｐ形ベース領域３には、正孔が流れる。正孔の流れによってｐ形ベース領域３の電位が上昇すると、寄生サイリスタが動作しうる。寄生サイリスタが動作すると、半導体装置１００ｒに大電流が流れ、半導体装置１００ｒが破壊される。
【0035】
半導体装置１００ｒでは、寄生サイリスタの動作を抑制するために、コンタクト部３２ａの下に、ｐ＋形コンタクト領域４ｒが設けられている。ｐ＋形コンタクト領域４ｒのｐ形不純物濃度は、ｐ形ベース領域３のｐ形不純物濃度よりも高い。ｐ形ベース領域３に正孔が流れた際、正孔が、ｐ＋形コンタクト領域４ｒを通してエミッタ電極３２へ排出され易くなる。これにより、寄生サイリスタの動作を抑制できる。換言すると、半導体装置１００ｒのラッチアップ耐量を向上できる。
【0036】
一方、ＩＧＢＴ領域Ｒ１は、ｎ－形ベース領域２とｐ形ベース領域３からなる寄生ダイオードも含む。ダイオード領域Ｒ２がオン状態のとき、ＩＧＢＴ領域Ｒ１の寄生ダイオードが動作し、エミッタ電極３２からｎ－形ベース領域２へ正孔が流れうる。特に、ｐ＋形コンタクト領域４ｒが設けられる場合、ｐ＋形コンタクト領域４ｒとエミッタ電極３２との間の電気抵抗が低いため、より多くの正孔がｎ－形ベース領域２へ流れる。これにより、ｎ－形ベース領域２に蓄積されるキャリアが増加する。ダイオード領域Ｒ２がオフ状態に切り替わったとき、ｎ－形ベース領域２に蓄積されたキャリアの排出に、より長い時間を要する。この結果、ダイオード領域Ｒ２のオン状態からオフ状態への切り替わりが遅くなり、ダイオード領域Ｒ２の動作速度が低下する。ダイオード領域Ｒ２の動作時における半導体装置１００のスイッチング損失が増大する。
【0037】
この課題について、実施形態に係る半導体装置１００では、ｐ＋形コンタクト領域４が、ｐ形ベース領域３の第１部分３ａとＹ方向において並ぶ。すなわち、参考例に係る半導体装置１００ｒと実施形態に係る半導体装置１００とを比較した場合、ｐ＋形コンタクト領域４のＹ方向における長さは、ｐ＋形コンタクト領域４ｒのＹ方向における長さよりも短い。ｐ＋形コンタクト領域４ｒの一部が、ｐ形ベース領域３の第１部分３ａと置き換えられている。Ｙ方向における長さがより短いｐ＋形コンタクト領域４が設けられることで、ダイオード領域Ｒ２がオン状態のときに、寄生ダイオードによってｎ－形ベース領域２へ流れる正孔の量を減少させることができる。ダイオード領域Ｒ２の動作をより高速化でき、半導体装置１００のスイッチング損失を低減できる。
【0038】
また、ｐ＋形コンタクト領域４は、ｎ＋形エミッタ領域５よりも下方に位置する。このため、ｎ＋形エミッタ領域５に向けて流れる正孔が、ｎ＋形エミッタ領域５近傍の領域に到達する前に、ｐ＋形コンタクト領域４へ移動する。ｎ＋形エミッタ領域５近傍の領域における電位の上昇を抑制できるため、ラッチアップ耐量の低下も抑制できる。
【0039】
実施形態に係る半導体装置１００によれば、ラッチアップ耐量の低下を抑制しつつ、ダイオード領域Ｒ２をより高速に動作させることができる。
【0040】
ｐ＋形コンタクト領域４の少なくとも一部のＹ方向における位置は、ｎ＋形エミッタ領域５の少なくとも一部のＹ方向における位置と同じであることが好ましい。すなわち、図２に示すように、ｐ＋形コンタクト領域４及びｎ＋形エミッタ領域５を平面視した場合に、ｐ＋形コンタクト領域４の少なくとも一部とｎ＋形エミッタ領域５の少なくとも一部が、Ｘ方向において互いに隣り合っている。この構成によれば、ｎ＋形エミッタ領域５に向けて流れる正孔が、よりｐ＋形コンタクト領域４へ移動して排出され易くなる。ｎ＋形エミッタ領域５近傍の領域における電位の上昇をより確実に抑え、半導体装置１００のラッチアップ耐量を向上できる。
【0041】
例えば図２に示すように、隣り合うｐ＋形コンタクト領域４同士の間のＹ方向における距離Ｄ１は、ｐ＋形コンタクト領域４のＹ方向における長さＬ１よりも長い。また、隣り合うｎ＋形エミッタ領域５同士の間のＹ方向における距離Ｄ２は、ｎ＋形エミッタ領域５のＹ方向における長さＬ２よりも長い。間隔を空けてｎ＋形エミッタ領域５が設けられることで、半導体装置１００の飽和電流密度を低下させることができる。また、ｎ＋形エミッタ領域５の配置に応じて、間隔を空けてｐ＋形コンタクト領域４を設けることで、ｐ＋形コンタクト領域４を通した正孔の注入を抑制し、ダイオード領域Ｒ２をより高速に動作させることができる。
【0042】
ｐ形ベース領域３とｐ＋形コンタクト領域４との間の境界は、例えば、ｐ形ベース領域３のｐ形不純物濃度とｐ＋形コンタクト領域４のｐ形不純物濃度とにより特定される。まず、ゲート電極２０同士の間の領域におけるｐ形不純物濃度の分布を測定する。ｐ形不純物濃度の分布から、ｐ形ベース領域３及びｐ＋形コンタクト領域４の大まかな位置を求める。すなわち、ｐ形不純物濃度が相対的に低い領域をｐ形ベース領域３とする。ｐ形不純物濃度が相対的に高い領域をｐ＋形コンタクト領域４とする。次に、ｎ－形ベース領域２及びｐ＋形コンタクト領域４から離れた領域におけるｐ形ベース領域３のｐ形不純物濃度を求める。次に、ｐ＋形コンタクト領域４における最大のｐ形不純物濃度を求める。ｐ形ベース領域３とｐ＋形コンタクト領域４との間において、２つのｐ形不純物濃度の中間値を有する点の集合が、ｐ形ベース領域３とｐ＋形コンタクト領域４との間の境界である。
【0043】
（第１変形例）
図６は、実施形態の第１変形例に係る半導体装置の一部を示す平面図である。なお、図６では、絶縁層２５及びエミッタ電極３２が省略されている。
図６に示す第１変形例に係る半導体装置１１０では、ｐ＋形コンタクト領域４のＹ方向における長さＬ４が、ｎ＋形エミッタ領域５のＹ方向における長さＬ５よりも長い。第１変形例に係る半導体装置１１０によれば、半導体装置１００に比べて、ｎ＋形エミッタ領域５近傍に流れる正孔を効果的に低減でき、ラッチアップ耐量をさらに高めることができる。
図６は、実施形態の第１変形例に係る半導体装置の一部を示す平面図である。なお、図６では、絶縁層２５及びエミッタ電極３２が省略されている。
図６に示す第１変形例に係る半導体装置１１０では、ｐ＋形コンタクト領域４のＹ方向における長さＬ４が、ｎ＋形エミッタ領域５のＹ方向における長さＬ５よりも長い。第１変形例に係る半導体装置１１０によれば、半導体装置１００に比べて、ｎ＋形エミッタ領域５近傍に流れる正孔を効果的に低減でき、ラッチアップ耐量をさらに高めることができる。
【0044】
例えば、ｐ＋形コンタクト領域４は、Ｙ方向における端部４ａ及び端部４ｂを含む。ｎ＋形エミッタ領域５は、Ｙ方向における端部５ａ及び端部５ｂを含む。ラッチアップ耐量の向上のために、端部５ａのＹ方向における位置Ｐ１及び端部５ｂのＹ方向における位置Ｐ２は、端部４ａのＹ方向における位置Ｐ３と、端部４ｂのＹ方向における位置Ｐ４と、の間にあることが好ましい。
【0045】
（第２変形例）
図７は、実施形態の第２変形例に係る半導体装置の一部を示す平面図である。図８は、図７のＡ１－Ａ２断面図である。図９は、図７のＢ１－Ｂ２断面図である。なお、図７では、絶縁層２５が省略されている。エミッタ電極３２のコンタクト部３２ａ及びコンタクト部３２ｂが破線で示され、エミッタ電極３２の他の部分は省略されている。
半導体装置１００及び１１０では、コンタクト部３２ａがＹ方向に延びている。これに対して、図７に示す第２変形例に係る半導体装置１２０では、１つのｐ形ベース領域３の上において、Ｙ方向に複数のコンタクト部３２ａが設けられている。
図７は、実施形態の第２変形例に係る半導体装置の一部を示す平面図である。図８は、図７のＡ１－Ａ２断面図である。図９は、図７のＢ１－Ｂ２断面図である。なお、図７では、絶縁層２５が省略されている。エミッタ電極３２のコンタクト部３２ａ及びコンタクト部３２ｂが破線で示され、エミッタ電極３２の他の部分は省略されている。
半導体装置１００及び１１０では、コンタクト部３２ａがＹ方向に延びている。これに対して、図７に示す第２変形例に係る半導体装置１２０では、１つのｐ形ベース領域３の上において、Ｙ方向に複数のコンタクト部３２ａが設けられている。
【0046】
図７及び図８に示すように、複数のコンタクト部３２ａは、それぞれ、複数のｐ＋形コンタクト領域４の上に設けられている。図９に示すように、コンタクト部３２ａは、第１部分３ａの上には設けられていない。このため、第１部分３ａと第２部分３ｂは、コンタクト部３２ａとは接していない。
【0047】
例えば、コンタクト部３２ｂは、Ｙ方向に延びている。又は、コンタクト部３２ｂは、コンタクト部３２ａと同様に、Ｙ方向において複数設けられても良い。その場合、ｐ＋形アノード領域８も、Ｙ方向において複数設けられる。複数のコンタクト部３２ｂは、それぞれ、複数のｐ＋形アノード領域８の上に位置する。
【0048】
第２変形例に係る半導体装置１２０によれば、半導体装置１００又は１１０と比べて、ｐ形ベース領域３とコンタクト部３２ａとの間の接触面積が小さくなる。例えば、ＩＧＢＴ領域Ｒ１がオン状態のときに、ｐ形ベース領域３からエミッタ電極３２への正孔の排出を抑えることができる。これにより、ｎ－形ベース領域２に蓄積されるキャリアの密度を、より高めることができる。ＩＧＢＴ領域Ｒ１がオン状態のときの半導体装置１２０の電気抵抗を、より低減できる。
【0049】
（第３変形例）
図１０は、実施形態の第３変形例に係る半導体装置の一部を示す平面図である。図１１は、図１０のＡ１－Ａ２断面図である。図１２は、図１０のＢ１－Ｂ２断面図である。なお、図１０では、絶縁層２５及びエミッタ電極が省略されている。
図１０～図１２に示す第３変形例に係る半導体装置１３０では、ｐ形ベース領域３が、高濃度領域３Ｈ（第１サブ領域）及び低濃度領域３Ｌ（第２サブ領域）を含む。低濃度領域３Ｌは、Ｙ方向において高濃度領域３Ｈと並んでいる。低濃度領域３Ｌのｐ形不純物濃度は、高濃度領域３Ｈのｐ形不純物濃度よりも低い。
図１０は、実施形態の第３変形例に係る半導体装置の一部を示す平面図である。図１１は、図１０のＡ１－Ａ２断面図である。図１２は、図１０のＢ１－Ｂ２断面図である。なお、図１０では、絶縁層２５及びエミッタ電極が省略されている。
図１０～図１２に示す第３変形例に係る半導体装置１３０では、ｐ形ベース領域３が、高濃度領域３Ｈ（第１サブ領域）及び低濃度領域３Ｌ（第２サブ領域）を含む。低濃度領域３Ｌは、Ｙ方向において高濃度領域３Ｈと並んでいる。低濃度領域３Ｌのｐ形不純物濃度は、高濃度領域３Ｈのｐ形不純物濃度よりも低い。
【0050】
ｐ＋形コンタクト領域４とｎ＋形エミッタ領域５は、高濃度領域３Ｈの上に設けられている。第１部分３ａと第２部分３ｂは、低濃度領域３Ｌに設けられている。すなわち、ｐ形ベース領域３において、ｐ＋形コンタクト領域４及びｎ＋形エミッタ領域５から離れた領域のｐ形不純物濃度が、ｐ＋形コンタクト領域４とｎ＋形エミッタ領域５近傍の領域のｐ形不純物濃度よりも低い。
【0051】
ダイオード領域Ｒ２の動作時に、エミッタ電極３２からｐ＋形コンタクト領域４へ流れた正孔は、Ｚ方向だけでなく、Ｘ方向及びＹ方向にも広がりながらｎ－形ベース領域２へ移動する。ｐ形ベース領域３におけるｐ形不純物濃度が低いほど、正孔に対する抵抗が増加する。低濃度領域３Ｌのｐ形不純物濃度が低い場合、ｐ＋形コンタクト領域４からｐ形ベース領域３へ流れる正孔に対する抵抗を高めることができる。また、低濃度領域３Ｌは、ｐ＋形コンタクト領域４とｎ＋形エミッタ領域５から離れている。このため、低濃度領域３Ｌのｐ形不純物濃度が低い場合でも、ラッチアップへの影響は小さい。
【0052】
例えば、低濃度領域３Ｌのｐ形不純物濃度は、高濃度領域３Ｈのｐ形不純物濃度の０．５倍未満である。低濃度領域３Ｌのｐ形不純物濃度は、高濃度領域３Ｈのｐ形不純物濃度の０．１倍未満であることが好ましい。最も好ましくは、低濃度領域３Ｌのｐ形不純物濃度は、高濃度領域３Ｈのｐ形不純物濃度の０．０１倍未満である。
【0053】
第３変形例に係る半導体装置１３０によれば、半導体装置１００に比べて、ｐ＋形コンタクト領域４を通した正孔の注入を抑制し、ダイオード領域Ｒ２をさらに高速に動作させることができる。
【0054】
（第４変形例）
図１３は、実施形態の第４変形例に係る半導体装置の一部を示す断面図である。
図１３に示す第４変形例に係る半導体装置１４０のように、ｐ＋形アノード領域８が、ｐ＋形コンタクト領域４よりも上方に位置しても良い。コンタクト部３２ｂの下面は、ｐ形アノード領域７の上面及びｐ＋形アノード領域８の上面と同じ位置に存在している。
図１３は、実施形態の第４変形例に係る半導体装置の一部を示す断面図である。
図１３に示す第４変形例に係る半導体装置１４０のように、ｐ＋形アノード領域８が、ｐ＋形コンタクト領域４よりも上方に位置しても良い。コンタクト部３２ｂの下面は、ｐ形アノード領域７の上面及びｐ＋形アノード領域８の上面と同じ位置に存在している。
【0055】
（第５変形例）
図１４は、実施形態の第５変形例に係る半導体装置の一部を示す断面図である。
図１４に示す第５変形例に係る半導体装置１５０のように、ダイオード領域Ｒ２において、導電部２１が省略されても良い。また、ダイオード領域Ｒ２において、エミッタ電極３２は、コンタクト部３２ｂを含んでいなくても良い。ダイオード領域Ｒ２において、エミッタ電極３２の下面は、ｐ形アノード領域７の上面及びｐ＋形アノード領域８の上面と同じ位置に存在している。
図１４は、実施形態の第５変形例に係る半導体装置の一部を示す断面図である。
図１４に示す第５変形例に係る半導体装置１５０のように、ダイオード領域Ｒ２において、導電部２１が省略されても良い。また、ダイオード領域Ｒ２において、エミッタ電極３２は、コンタクト部３２ｂを含んでいなくても良い。ダイオード領域Ｒ２において、エミッタ電極３２の下面は、ｐ形アノード領域７の上面及びｐ＋形アノード領域８の上面と同じ位置に存在している。
【0056】
上述した半導体装置１００～１５０において、ｐ形アノード領域７のｐ形不純物濃度が、ｐ形ベース領域３のｐ形不純物濃度と異なっていても良い。例えば、ｐ形アノード領域７のｐ形不純物濃度は、ｐ形ベース領域３のｐ形不純物濃度よりも低い。これにより、ダイオード領域Ｒ２が動作したときに、エミッタ電極３２からｎ－形ベース領域２に流れる正孔の量を減少させることができる。
【0057】
ｐ形アノード領域７のＺ方向における長さが、ｐ形ベース領域３のＺ方向における長さと異なっていても良い。例えば、ｎ－形ベース領域２とｐ形アノード領域７とのｐｎ接合面は、ｎ－形ベース領域２とｐ形ベース領域３とのｐｎ接合面よりも下方に位置する。
【0058】
ＩＧＢＴ領域Ｒ１の表面構造とダイオード領域Ｒ２の表面構造をそれぞれ最適化することで、半導体装置１００～１５０の特性をより高めることができる。
【0059】
また、ＩＧＢＴ領域Ｒ１のサイズ及びダイオード領域Ｒ２のサイズは、図示した例に限らず、適宜変更可能である。より幅（Ｘ方向における長さ）の狭いＩＧＢＴ領域Ｒ１と、より幅の狭いダイオード領域Ｒ２と、がＸ方向において交互に設けられていても良い。
【0060】
本発明の実施形態は、以下の構成を含む。
（構成１）
第１電極と、
前記第１電極に向けて突出したコンタクト部を含み、前記第１電極から離れた第２電極と、
前記第１電極と前記第２電極との間において、前記第１電極の一部の上に設けられた第１領域であって、
第１導電形の第１半導体領域と、
一部が前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の前記一部の上に設けられ、第１部分及び第２部分を含む第１導電形の第３半導体領域と、
前記第１電極から前記第２電極に向かう第１方向に垂直な第２方向において、ゲート絶縁層を介して前記第３半導体領域と対面するゲート電極と、
前記第１方向において前記第３半導体領域と前記コンタクト部との間に設けられ、前記第３半導体領域よりも高い第１導電形の不純物濃度を有し、前記第１方向及び前記第２方向に垂直な第３方向において前記第１部分と並ぶ第１導電形の第４半導体領域と、
前記第３半導体領域の上に設けられ、前記第２方向において前記コンタクト部と接し、前記第３方向において前記第２部分と並ぶ第２導電形の第５半導体領域と、
を含む前記第１領域と、
前記第１電極と前記第２電極との間において、前記第１電極の別の一部の上に設けられた第２領域であって、
前記第２半導体領域よりも高い第２導電形の不純物濃度を有する第２導電形の第６半導体領域と、
前記第６半導体領域の上に設けられた前記第２半導体領域の別の一部と、
前記第２半導体領域の前記別の一部の上に設けられた第１導電形の第７半導体領域と、
を含む前記第２領域と、
を備えた半導体装置。
（構成２）
前記第４半導体領域の少なくとも一部の前記第３方向における位置は、前記第５半導体領域の少なくとも一部の前記第３方向における位置と同じである、構成１に記載の半導体装置。
（構成３）
前記第４半導体領域の前記第３方向における長さは、前記第５半導体領域の前記第３方向における長さよりも長い、構成１又は２に記載の半導体装置。
（構成４）
前記第１部分と前記第４半導体領域は、前記第３方向において交互に設けられ、
前記第２部分と前記第５半導体領域は、前記第３方向において交互に設けられた、構成１～３のいずれか１つに記載の半導体装置。
（構成５）
隣り合う前記第４半導体領域同士の間の前記第３方向における距離は、前記隣り合う第４半導体領域の１つの前記第３方向における長さよりも長く、
隣り合う前記第５半導体領域同士の間の前記第３方向における距離は、前記隣り合う第５半導体領域の１つの前記第３方向における長さよりも長い、構成４に記載の半導体装置。
（構成６）
複数の前記第１部分及び複数の前記第４半導体領域は、前記第１方向において前記コンタクト部と接し、
複数の前記第２部分及び複数の前記第５半導体領域は、前記第２方向において前記コンタクト部と接する、構成４又は５に記載の半導体装置。
（構成７）
前記コンタクト部は、前記第３方向において複数設けられ、
複数の前記コンタクト部は、それぞれ、複数の前記第４半導体領域の上に設けられた、構成４又は５に記載の半導体装置。
（構成８）
前記第３半導体領域は、第１サブ領域と、前記第３方向において前記第１サブ領域と並ぶ第２サブ領域と、を含み、
前記第４半導体領域及び前記第５半導体領域は、前記第１サブ領域の上に設けられ、
前記第１部分及び前記第２部分は、前記第２サブ領域に設けられ、
前記第２サブ領域の第１導電形の不純物濃度は、前記第１サブ領域の第１導電形の不純物濃度よりも低い、構成１～７のいずれか１つに記載の半導体装置。
（構成１）
第１電極と、
前記第１電極に向けて突出したコンタクト部を含み、前記第１電極から離れた第２電極と、
前記第１電極と前記第２電極との間において、前記第１電極の一部の上に設けられた第１領域であって、
第１導電形の第１半導体領域と、
一部が前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の前記一部の上に設けられ、第１部分及び第２部分を含む第１導電形の第３半導体領域と、
前記第１電極から前記第２電極に向かう第１方向に垂直な第２方向において、ゲート絶縁層を介して前記第３半導体領域と対面するゲート電極と、
前記第１方向において前記第３半導体領域と前記コンタクト部との間に設けられ、前記第３半導体領域よりも高い第１導電形の不純物濃度を有し、前記第１方向及び前記第２方向に垂直な第３方向において前記第１部分と並ぶ第１導電形の第４半導体領域と、
前記第３半導体領域の上に設けられ、前記第２方向において前記コンタクト部と接し、前記第３方向において前記第２部分と並ぶ第２導電形の第５半導体領域と、
を含む前記第１領域と、
前記第１電極と前記第２電極との間において、前記第１電極の別の一部の上に設けられた第２領域であって、
前記第２半導体領域よりも高い第２導電形の不純物濃度を有する第２導電形の第６半導体領域と、
前記第６半導体領域の上に設けられた前記第２半導体領域の別の一部と、
前記第２半導体領域の前記別の一部の上に設けられた第１導電形の第７半導体領域と、
を含む前記第２領域と、
を備えた半導体装置。
（構成２）
前記第４半導体領域の少なくとも一部の前記第３方向における位置は、前記第５半導体領域の少なくとも一部の前記第３方向における位置と同じである、構成１に記載の半導体装置。
（構成３）
前記第４半導体領域の前記第３方向における長さは、前記第５半導体領域の前記第３方向における長さよりも長い、構成１又は２に記載の半導体装置。
（構成４）
前記第１部分と前記第４半導体領域は、前記第３方向において交互に設けられ、
前記第２部分と前記第５半導体領域は、前記第３方向において交互に設けられた、構成１～３のいずれか１つに記載の半導体装置。
（構成５）
隣り合う前記第４半導体領域同士の間の前記第３方向における距離は、前記隣り合う第４半導体領域の１つの前記第３方向における長さよりも長く、
隣り合う前記第５半導体領域同士の間の前記第３方向における距離は、前記隣り合う第５半導体領域の１つの前記第３方向における長さよりも長い、構成４に記載の半導体装置。
（構成６）
複数の前記第１部分及び複数の前記第４半導体領域は、前記第１方向において前記コンタクト部と接し、
複数の前記第２部分及び複数の前記第５半導体領域は、前記第２方向において前記コンタクト部と接する、構成４又は５に記載の半導体装置。
（構成７）
前記コンタクト部は、前記第３方向において複数設けられ、
複数の前記コンタクト部は、それぞれ、複数の前記第４半導体領域の上に設けられた、構成４又は５に記載の半導体装置。
（構成８）
前記第３半導体領域は、第１サブ領域と、前記第３方向において前記第１サブ領域と並ぶ第２サブ領域と、を含み、
前記第４半導体領域及び前記第５半導体領域は、前記第１サブ領域の上に設けられ、
前記第１部分及び前記第２部分は、前記第２サブ領域に設けられ、
前記第２サブ領域の第１導電形の不純物濃度は、前記第１サブ領域の第１導電形の不純物濃度よりも低い、構成１～７のいずれか１つに記載の半導体装置。
【0061】
以上で説明した各実施形態によれば、半導体装置のダイオード領域を、より高速に動作させることが可能である。
【0062】
各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、走査型静電容量顕微鏡（ＳＣＭ）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。また、各半導体領域における不純物濃度については、例えば、二次イオン質量分析法（ＳＩＭＳ）により測定することが可能である。
【0063】
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【0064】
１：ｐ＋形コレクタ領域、 ２：ｎ－形ベース領域、 ３：ｐ形ベース領域、 ３Ｈ：高濃度領域、 ３Ｌ：低濃度領域、 ３ａ：第１部分、 ３ｂ：第２部分、 ４，４ｒ：ｐ＋形コンタクト領域、 ４ａ：端部、 ４ｂ：端部、 ５：ｎ＋形エミッタ領域、 ５ａ：端部、 ５ｂ：端部、 ６：ｎ＋形カソード領域、 ７：ｐ形アノード領域、 ８：ｐ＋形アノード領域、 ９：ｎ形バッファ領域、 ２０：ゲート電極、 ２０ａ：ゲート絶縁層、 ２１：導電部、 ２１ａ：絶縁層、 ２５：絶縁層、 ３１：コレクタ電極、 ３２：エミッタ電極、 ３２ａ：コンタクト部、 ３２ｂ：コンタクト部、 ３３：ゲートパッド、 ３３ａ：ゲート配線、 １００，１００ｒ，１１０～１５０：半導体装置、 Ｒ１：ＩＧＢＴ領域、 Ｒ２：ダイオード領域
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】