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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024136008
(43)【公開日】2024-10-04
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 21/822 20060101AFI20240927BHJP
H01L 27/06 20060101ALI20240927BHJP
H01L 21/8234 20060101ALI20240927BHJP
H10B 43/27 20230101ALI20240927BHJP
H10B 41/27 20230101ALI20240927BHJP
H01L 21/336 20060101ALI20240927BHJP
【ＦＩ】
H01L27/04 H
H01L27/06 311C
H01L27/088 E
H01L27/088 H
H10B43/27
H10B41/27
H01L29/78 371
【審査請求】未請求
【請求項の数】6
【出願形態】ＯＬ
(21)【出願番号】P 2023046953
(22)【出願日】2023-03-23
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001634
【氏名又は名称】弁理士法人志賀国際特許事務所
(72)【発明者】
【氏名】佐々木 俊介
(72)【発明者】
【氏名】尾崎 正一
(72)【発明者】
【氏名】菅原 健一
(72)【発明者】
【氏名】中佐 広章
(72)【発明者】
【氏名】宮葉 武史
(72)【発明者】
【氏名】稲垣 真野
(72)【発明者】
【氏名】伊藤 将来
【テーマコード（参考）】
5F038
5F048
5F083
5F101
【Ｆターム（参考）】
5F038BE07
5F038BE09
5F038BH07
5F038BH09
5F038BH13
5F038BH18
5F038CA16
5F038CD02
5F038CD03
5F038CD04
5F038CD12
5F038DF05
5F048AA05
5F048AB01
5F048AC01
5F048BA01
5F048BF11
5F048BF16
5F048BF18
5F048BG13
5F048CB01
5F048CC09
5F048CC11
5F048CC18
5F083EP02
5F083EP18
5F083EP23
5F083EP33
5F083EP34
5F083EP76
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083GA10
5F083GA23
5F083JA36
5F083JA37
5F083KA01
5F083KA05
5F083KA11
5F083LA21
5F083MA06
5F083MA16
5F083NA01
5F083NA03
5F101BA01
5F101BA45
5F101BB05
5F101BC02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BD35
5F101BD36
5F101BE02
5F101BE05
5F101BE06
(57)【要約】
【課題】 ラッチアップの発生を防止しながらＥＳＤ特性を向上させる。
【解決手段】 実施形態の半導体装置は、高電圧が入力される第１パッドと、低電圧が入力される第２パッドと、接地電圧が入力される第３パッドと、前記第１パッドと前記第３パッドとの間に設けられる保護回路と、を具備し、前記保護回路は、第１方向に配列された複数のトランジスタにより構成される第１保護素子群と、前記第１方向に配列された複数のトランジスタにより構成される第２保護素子群であって、前記第１保護素子群に対して前記第１方向に直交する第２方向に離間して配置される第２保護素子群と、前記第１及び第２保護素子群の周囲に設けられるガードリングと、前記第１保護素子群と前記第２保護素子群との間に設けられ、前記第３パッドとの間に調整抵抗を介して接続される中間ガードリングと、を具備する。
【選択図】図１２
【解決手段】 実施形態の半導体装置は、高電圧が入力される第１パッドと、低電圧が入力される第２パッドと、接地電圧が入力される第３パッドと、前記第１パッドと前記第３パッドとの間に設けられる保護回路と、を具備し、前記保護回路は、第１方向に配列された複数のトランジスタにより構成される第１保護素子群と、前記第１方向に配列された複数のトランジスタにより構成される第２保護素子群であって、前記第１保護素子群に対して前記第１方向に直交する第２方向に離間して配置される第２保護素子群と、前記第１及び第２保護素子群の周囲に設けられるガードリングと、前記第１保護素子群と前記第２保護素子群との間に設けられ、前記第３パッドとの間に調整抵抗を介して接続される中間ガードリングと、を具備する。
【選択図】図１２
【特許請求の範囲】
【請求項1】
高電圧が入力される第１パッドと、
低電圧が入力される第２パッドと、
接地電圧が入力される第３パッドと、
前記第１パッドと前記第３パッドとの間に設けられる保護回路と、を具備し、
前記保護回路は、
第１方向に配列された複数のトランジスタにより構成される第１保護素子群と、
前記第１方向に配列された複数のトランジスタにより構成される第２保護素子群であって、前記第１保護素子群に対して前記第１方向に直交する第２方向に離間して配置される第２保護素子群と、
前記第１及び第２保護素子群の周囲に設けられるガードリングと、
前記第１保護素子群と前記第２保護素子群との間に設けられ、前記第３パッドとの間に調整抵抗を介して接続される中間ガードリングと、
を具備する半導体装置。
低電圧が入力される第２パッドと、
接地電圧が入力される第３パッドと、
前記第１パッドと前記第３パッドとの間に設けられる保護回路と、を具備し、
前記保護回路は、
第１方向に配列された複数のトランジスタにより構成される第１保護素子群と、
前記第１方向に配列された複数のトランジスタにより構成される第２保護素子群であって、前記第１保護素子群に対して前記第１方向に直交する第２方向に離間して配置される第２保護素子群と、
前記第１及び第２保護素子群の周囲に設けられるガードリングと、
前記第１保護素子群と前記第２保護素子群との間に設けられ、前記第３パッドとの間に調整抵抗を介して接続される中間ガードリングと、
を具備する半導体装置。
【請求項2】
前記第３パッドに接続される第１配線と、
前記中間ガードリングに接続される複数の第２配線と、
前記複数の第２配線のうちの所定数の配線を前記第１配線に接続する配線接続部と、
を具備する請求項１に記載の半導体装置。
前記中間ガードリングに接続される複数の第２配線と、
前記複数の第２配線のうちの所定数の配線を前記第１配線に接続する配線接続部と、
を具備する請求項１に記載の半導体装置。
【請求項3】
前記第１配線は、前記第２方向に設けられ、
前記第２配線は、前記第１配線と同じ配線層において、前記第１配線との交差位置においては前記第１方向に分断可能に前記中間ガードリングに沿って設けられ、
前記配線接続部は、第２配線の分断位置において、前記第２配線と前記第１配線とを接続する
請求項２に記載の半導体装置。
前記第２配線は、前記第１配線と同じ配線層において、前記第１配線との交差位置においては前記第１方向に分断可能に前記中間ガードリングに沿って設けられ、
前記配線接続部は、第２配線の分断位置において、前記第２配線と前記第１配線とを接続する
請求項２に記載の半導体装置。
【請求項4】
前記第３バッドと前記中間ガードリングとを接続する第３配線を具備し、
前記第３配線は、前記第３パッドに接続される一端部と、前記中間ガードリングに接続される他端部と、前記一端部と他端部との間に設けられる屈曲部を含み、
前記屈曲部は、一端部と他端部との間の実質的な配線長を短縮する短絡部を形成可能である、
請求項１に記載の半導体装置。
前記第３配線は、前記第３パッドに接続される一端部と、前記中間ガードリングに接続される他端部と、前記一端部と他端部との間に設けられる屈曲部を含み、
前記屈曲部は、一端部と他端部との間の実質的な配線長を短縮する短絡部を形成可能である、
請求項１に記載の半導体装置。
【請求項5】
前記第３バッドと前記中間ガードリングとを接続する第４配線を具備し、
前記第４配線は、前記中間ガードリングとの接続に用いられる複数のコンタクトホール部を有し、前記複数のコンタクトホール部のうちの所定数のコンタクトホール部に前記中間ガードリングと接続するコンタクト材料が充填される
請求項１に記載の半導体装置。
前記第４配線は、前記中間ガードリングとの接続に用いられる複数のコンタクトホール部を有し、前記複数のコンタクトホール部のうちの所定数のコンタクトホール部に前記中間ガードリングと接続するコンタクト材料が充填される
請求項１に記載の半導体装置。
【請求項6】
前記第１及び第２の保護素子群を構成するトランジスタは、ＧＧＮＭＯＳである
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【0002】
近年、半導体装置においては、ＥＳＤ（Electro-Static Discharge）保護素子として、ＧＧ（Ｇａｔｅ－Ｇｒｏｕｎｄ）ＮＭＯＳが採用されることがある。
【0003】
しかしながら、ＧＧＮＭＯＳによるＥＳＤ特性を向上させようとすると、半導体装置にラッチアップが生じやすくなるという問題がある。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】米国特許出願公開第２００８／０１３５９４０号明細書
【特許文献2】米国特許出願公開第２００８／０１９８５１９号明細書
【特許文献3】米国特許第１０１２１７７８号明細書
【発明の概要】
【発明が解決しようとする課題】
【0005】
本実施形態は、ラッチアップの発生を防止しながらＥＳＤ特性を向上させることができる半導体装置を提供する。
【課題を解決するための手段】
【0006】
実施形態の半導体装置は、高電圧が入力される第１パッドと、低電圧が入力される第２パッドと、接地電圧が入力される第３パッドと、前記第１パッドと前記第３パッドとの間に設けられる保護回路と、を具備し、前記保護回路は、第１方向に配列された複数のトランジスタにより構成される第１保護素子群と、前記第１方向に配列された複数のトランジスタにより構成される第２保護素子群であって、前記第１保護素子群に対して前記第１方向に直交する第２方向に離間して配置される第２保護素子群と、前記第１及び第２保護素子群の周囲に設けられるガードリングと、前記第１保護素子群と前記第２保護素子群との間に設けられ、前記第３パッドとの間に調整抵抗を介して接続される中間ガードリングと、を具備する。
【図面の簡単な説明】
【0007】
【図1】本発明の一実施形態に係る半導体装置の一例としての半導体記憶装置を含むメモリシステムを示すブロック図。
【図3】３次元構造のメモリセルアレイ２３のブロックの構成例を示す図。
【図4】実施形態にかかる半導体記憶装置の一部領域の断面図。
【図5】不揮発性メモリ２が形成される半導体記憶装置（ＮＡＮＤメモリチップ)２Ａ上のパッドの配置の例を示す図。
【図7】ＶＰＰパッド及びＶＳＳパッドとＧＧＮＭＯＳのソース及びドレインとの間の配線を説明する説明図。
【図8】ＧＧＮＭＯＳを説明するための説明図。
【図9】ＧＧＮＭＯＳとＶＰＰパッドＰｐ及びＶＳＳパッドＰｓとの接続関係を示す回路図。
【図10】横軸にドレイン電圧Ｖｄをとり縦軸にドレイン電流をとって、ＧＧＮＭＯＳのスナップバック特性を示すグラフ。
【図11】中間ガードリングを備えたＥＳＤ保護素子の比較例の構成を示す平面図。
【図12】本実施形態における保護素子群の構成を示す説明図。
【図13】配線Ｌｓの具体的な構成の一例を示す説明図。
【図16】第２の実施形態を説明するための説明図。
【図17】ＶＰＰパッド及びＶＳＳパッドとＧＧＮＭＯＳとを接続する配線を省略して示したもの。
【図18】第３の実施形態を説明するための説明図。
【発明を実施するための形態】
【0008】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
【0009】
（第１の実施形態）
図１は本発明の一実施形態に係る半導体装置の一例としての半導体記憶装置を含むメモリシステムを示すブロック図である。本実施形態は、ＥＳＤ保護素子であるＧＧＮＭＯＳの比較的近傍に形成されたガードリングと電源とを接続する配線の配線抵抗を最適化することにより、ラッチアップの発生を防止しながらＥＳＤ特性を向上させることを可能にするものである。
図１は本発明の一実施形態に係る半導体装置の一例としての半導体記憶装置を含むメモリシステムを示すブロック図である。本実施形態は、ＥＳＤ保護素子であるＧＧＮＭＯＳの比較的近傍に形成されたガードリングと電源とを接続する配線の配線抵抗を最適化することにより、ラッチアップの発生を防止しながらＥＳＤ特性を向上させることを可能にするものである。
【0010】
なお、本実施形態は半導体装置として例えばＮＡＮＤ型の半導体記憶装置を例に説明するが、本実施形態はＥＳＤ保護素子としてＧＧＮＭＯＳを採用した各種半導体装置に適用可能である。
【0011】
（メモリシステムの構成）
図１はメモリシステムの構成例を示すブロック図である。本実施形態のメモリシステムは、メモリコントローラ１と不揮発性メモリ２とを備える。なお、不揮発性メモリ２は、複数のメモリチップを含む場合がある。メモリシステム１は、図示しないホスト装置と接続可能である。ホスト装置は、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。
図１はメモリシステムの構成例を示すブロック図である。本実施形態のメモリシステムは、メモリコントローラ１と不揮発性メモリ２とを備える。なお、不揮発性メモリ２は、複数のメモリチップを含む場合がある。メモリシステム１は、図示しないホスト装置と接続可能である。ホスト装置は、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。
【0012】
メモリシステム１は、ホスト装置が搭載されたマザーボード上に、メモリシステムを構成する複数のチップを実装して構成してもよいし、メモリシステムを１つのモジュールで実現するシステムＬＳＩ（Ｌａｒｇｅ－Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）又はＳｏＣ（Ｓｙｓｔｅｍ－ｏｎ－ａ－Ｃｈｉｐ）として構成してもよい。メモリシステムの例としては、ＳＤカードのようなメモリカード、ＳＳＤ（Ｓｏｌｉｄ－Ｓｔａｔｅ－Ｄｒｉｖｅ）、及びｅＭＭＣ（ｅｍｂｅｄｄｅｄ－Ｍｕｌｔｉ－Ｍｅｄｉａ－Ｃａｒｄ）などが挙げられる。
【0013】
不揮発性メモリ２は、複数のメモリセルを備えたＮＡＮＤ型メモリであり、データを不揮発に記憶する。不揮発性メモリ２の具体的な構成については後述する。
【0014】
メモリコントローラ１は、例えばホスト装置からの命令に応答して、不揮発性メモリ２に対して書き込み（プログラムともいう）、読み出し、及び消去などを命令する。また、メモリコントローラ１は、不揮発性メモリ２のメモリ空間を管理する。メモリコントローラ１は、プロセッサ１１、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１２、ホストインターフェース（ホストＩ／Ｆ）回路１３、メモリインターフェース（メモリＩ／Ｆ）回路１４、及びＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋｉｎｇ ａｎｄ Ｃｏｒｒｅｃｔｉｎｇ）回路１５などを備える。
【0015】
ホストＩ／Ｆ回路１３は、ホストバスを介してホスト装置に接続され、ホスト装置との間でインターフェース処理を行う。また、ホストＩ／Ｆ回路１３は、ホスト装置との間で、命令、アドレス、及びデータの送受信を行う。
【0016】
プロセッサ１１は、例えばＣＰＵ（中央処理装置）から構成される。プロセッサ１１は、メモリコントローラ１全体の動作を制御する。例えば、プロセッサ１１は、ホスト装置から書き込み命令を受けた場合に、メモリＩ／Ｆ回路１４を介して、ホスト装置からの書き込み命令に応じた書き込み命令を不揮発性メモリ２に発行する。読み出し及び消去の場合も同様である。また、プロセッサ１１は、ウェアレベリングなど、不揮発性メモリ２を管理するための様々な処理を実行する。
【0017】
ＲＡＭ１２は、プロセッサ１１の作業領域として使用され、不揮発性メモリ２からロードされたファームウェアデータ、及びプロセッサ１１が作成した各種テーブルなどを格納する。ＲＡＭ１２は、例えばＤＲＡＭまたはＳＲＡＭから構成される。
【0018】
メモリＩ／Ｆ回路１４は、バスを介して不揮発性メモリ２に接続され、不揮発性メモリ２との間でインターフェース処理を行う。また、メモリＩ／Ｆ回路１４は、不揮発性メモリ２との間で命令、アドレス、及びデータの送受信を行う。
【0019】
ＥＣＣ回路１５は、データの書き込み時には、書き込みデータに対してエラー訂正符号を生成し、このエラー訂正符号を書き込みデータに付加してメモリＩ／Ｆ回路１４に送る。また、ＥＣＣ回路１５は、データの読み出し時には、読み出しデータに対して、読み出しデータに含まれるエラー訂正符号を用いてエラー検出及び／又はエラー訂正を行う。なお、ＥＣＣ回路１５は、メモリＩ／Ｆ回路１４内に設けるようにしてもよい。
【0020】
（不揮発性メモリの構成）
図２は図１中の不揮発性メモリ２の一例を示すブロック図である。不揮発性メモリ２は、ロジック制御回路２１、入出力回路２２、メモリセルアレイ２３、センスアンプ２４、ロウデコーダ２５、レジスタ２６、シーケンサ２７、電圧供給回路２８、入出力用パッド群３２、ロジック制御用パッド群３４、及び、電源入力用パッド群３５を備えている。
図２は図１中の不揮発性メモリ２の一例を示すブロック図である。不揮発性メモリ２は、ロジック制御回路２１、入出力回路２２、メモリセルアレイ２３、センスアンプ２４、ロウデコーダ２５、レジスタ２６、シーケンサ２７、電圧供給回路２８、入出力用パッド群３２、ロジック制御用パッド群３４、及び、電源入力用パッド群３５を備えている。
【0021】
メモリセルアレイ２３は、複数のブロックを備える。複数のブロックＢＬＫの各々は、複数のメモリセルトランジスタ（メモリセル）を備える。メモリセルアレイ２３には、メモリセルトランジスタに印加する電圧を制御するために、複数のビット線、複数のワード線、及びソース線などが配設される。ブロックＢＬＫの具体的な構成については後述する。
【0022】
入出力用パッド群３２は、メモリコントローラ１との間でデータを含む各信号の送受信を行うため、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳに対応する複数の端子（パッド）を備えている。
【0023】
ロジック制御用パッド群３４は、メモリコントローラ１との間で各信号の送受信を行うため、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、ライトプロテクト信号／ＷＰ、及び信号Ｒ／Ｂに対応する複数の端子（パッド）を備えている。
【0024】
信号／ＣＥは、不揮発性メモリ２の選択を可能にする。信号ＣＬＥは、信号ＤＱとして送信されるコマンドをコマンドレジスタにラッチすることを可能にする。信号ＡＬＥは、信号ＤＱとして送信されるアドレスをアドレスレジスタにラッチすることを可能にする。信号ＷＥは、書き込みを可能にする。信号ＲＥは、読み出しを可能にする。信号ＷＰは、書き込み及び消去を禁止する。信号Ｒ／Ｂは、不揮発性メモリ２がレディー状態（外部からの命令を受け付けることが可能である状態）であるか、ビジー状態（外部からの命令を受け付けることができない状態）であるかを示す。メモリコントローラ１は、信号Ｒ／Ｂを受けることで、不揮発性メモリ２の状態を知ることができる。
【0025】
なお、先頭に記号"／"が付された信号 は、アクティブ・ローまたは不論理であることを示す。すなわち、先頭に記号"／"が付されていない信号は、"Ｈ"レベルのときにアクティブになるのに対して、先頭に記号"／"が付された信号は、"Ｌ"レベルのときにアクティブになる。
【0026】
電源入力用パッド群３５は、外部から不揮発性メモリ２に、種々の動作電源を供給するため、電源電圧ＶＣＣ、ＶＣＣＱ、ＶＰＰと、接地電圧ＶＳＳを入力する複数のパッドと、を備えている。電源電圧ＶＣＣは、動作電源として一般的に外部から与えられる回路電源電圧であり、例えば３．３Ｖ程度の電圧が入力される。電源電圧ＶＣＣＱは、例えば１．２Ｖの電圧が入力される。電源電圧ＶＣＣＱは、メモリコントローラ１と不揮発性メモリ２との間で信号を送受信する際に用いられる。
【0027】
電源電圧ＶＰＰは、電源電圧ＶＣＣよりも高圧の電源電圧であり、例えば１２Ｖの電圧が入力される。メモリセルアレイ２３へデータを書き込んだり、データを消去したりする際には、２０Ｖ程度の高い電圧が必要となる。この際に、約３．３Ｖの電源電圧ＶＣＣを電圧供給回路２８の昇圧回路で昇圧するよりも、約１２Ｖの電源電圧ＶＰＰを昇圧するほうが、高速かつ低消費電力で所望の電圧を生成することができる。電源電圧ＶＣＣは、不揮発性メモリ２に標準的に供給される電源であり、電源電圧ＶＰＰは、例えば使用環境に応じて追加的・任意的に供給される電源である。
【0028】
ところで、半導体記憶装置等の半導体装置には、高速インターフェース用のＶＬＶ(Very Low Voltage)トランジスタが用いられている。ＶＬＶトランジスタは、ＬＶ（Low Voltage）トランジスタよりも、ゲート酸化膜およびゲート長等において縮小されており、電気的特性において大きく異なる。そのため、ＶＬＶトランジスタが接続されるパスに設けられるＥＳＤ保護素子としては、より大きな放電電流を流すことができるように、或る程度大規模なダイオードおよびＲＣＴＭＯＳ（RC Triger Metal Oxide Semiconductor）で構成された回路を用いる場合がある。
【0029】
一方、電源電圧ＶＰＰのように比較的高電圧が入力されるパスについては、ＲＣＴＭＯＳの耐圧を超えることから、ＨＶ(Hight Voltage)トランジスタで構成されるＧＧＮＭＯＳが採用される。後述するように、電源電圧ＶＰＰが供給されるＶＰＰパッドと、接地電圧ＶＳＳが供給されるＶＳＳパッド相互間に、ＧＧＮＭＯＳにより構成されるＥＳＤ保護素子群が設けられる。
【0030】
ロジック制御回路２１及び入出力回路２２は、ＮＡＮＤバスを介して、メモリコントローラ１に接続される。入出力回路２２は、メモリコントローラ１との間でＮＡＮＤバスを介して、信号ＤＱ（例えばＤＱ０～ＤＱ７）を送受信する。
【0031】
ロジック制御回路２１は、メモリコントローラ１からＮＡＮＤバスを介して、外部制御信号（例えば、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号ＲＥ，／ＲＥ、及びライトプロテクト信号／ＷＰ）を受信する。また、ロジック制御回路２１は、ＮＡＮＤバスを介して、メモリコントローラ１にレディー／ビジー信号Ｒ／Ｂを送信する。
【0032】
入出力回路２２は、メモリコントローラ１との間で、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳを送受信する。入出力回路２２は、信号ＤＱ＜７：０＞内のコマンド及びアドレスをレジスタ２６に転送する。また、入出力回路２２は、書き込みデータ、及び読み出しデータをセンスアンプ２４との間で送受信する。
【0033】
レジスタ２６は、コマンドレジスタ、アドレスレジスタ、及びステータスレジスタなどを備える。コマンドレジスタは、コマンドを一時的に保持する。アドレスレジスタは、アドレスを一時的に保持する。ステータスレジスタは、不揮発性メモリ２の動作に必要なデータを一時的に保持する。レジスタ２６は、例えばＳＲＡＭから構成される。
【0034】
シーケンサ２７は、レジスタ２６からコマンドを受け、このコマンドに基づくシーケンスに従って不揮発性メモリ２を制御する。
【0035】
電圧供給回路２８は、シーケンサ２７に制御されて、不揮発性メモリ２の外部から電源電圧を受け、この電源電圧を用いて、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を生成する。
【0036】
ロウデコーダ２５は、レジスタ２６からロウアドレスを受け、このロウアドレスをデコードする。ロウデコーダ２５は、デコードされたロウアドレスに基づいて、ワード線の選択動作を行う。そして、ロウデコーダ２５は、選択されたブロックに、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を転送する。
【0037】
センスアンプ２４は、レジスタ２６からカラムアドレスを受け、このカラムアドレスをデコードする。センスアンプ２４は、センスアンプユニット群２４Ａと、データレジスタ２４Ｂを有する。センスアンプユニット群２４Ａは、各ビット線に接続されており、デコードされたカラムアドレスに基づいて、いずれかのビット線を選択する。また、センスアンプユニット群２４Ａは、データの読み出し時には、メモリセルトランジスタからビット線に読み出されたデータを検知及び増幅する。また、センスアンプユニット群２４Ａは、データの書き込み時には、書き込みデータをビット線に転送する。
【0038】
データレジスタ２４Ｂは、データの読み出し時には、センスアンプユニット群２４Ａにより検出したデータを一時的に保持し、これをシリアルに入出力回路２２へ転送する。また、データレジスタ２４Ｂは、データの書き込み時には、入出力回路２２からシリアルに転送されたデータを一時的に保持し、これをセンスアンプユニット群２４Ａへ転送する。データレジスタ２４Ｂは、ＳＲＡＭなどで構成される。
【0039】
（メモリセルアレイのブロック構成）
図３は３次元構造のメモリセルアレイ２３のブロックの構成例を示す図である。図３はメモリセルアレイ２３を構成する複数のブロックのうちの１つのブロックＢＬＫを示している。メモリセルアレイ２３の他のブロックも図３と同様の構成を有する。
図３は３次元構造のメモリセルアレイ２３のブロックの構成例を示す図である。図３はメモリセルアレイ２３を構成する複数のブロックのうちの１つのブロックＢＬＫを示している。メモリセルアレイ２３の他のブロックも図３と同様の構成を有する。
【0040】
図示するように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０～ＳＵ３（以下、これらを代表してストリングユニットＳＵという）を含む。また各々のストリングユニットＳＵは、複数のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）と、選択ゲートトランジスタＳＴ１，ＳＴ２とを含むＮＡＮＤストリングＮＳを有する。なお、ＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＴの個数は、図３では８個とするが、更に多数個であってもよい。選択ゲートトランジスタＳＴ１，ＳＴ２は、電気回路上は１つのトランジスタとして示しているが、構造上はメモリセルトランジスタと同じでもよい。また、選択ゲートトランジスタＳＴ１，ＳＴ２として、それぞれ複数の選択ゲートトランジスタを用いてもよい。さらに、メモリセルトランジスタＭＴと選択ゲートトランジスタＳＴ１，ＳＴ２との間には、ダミーセルトランジスタが設けられていてもよい。
【0041】
メモリセルトランジスタＭＴは、選択ゲートトランジスタＳＴ１，ＳＴ２間において、直列接続されるようにして配置されている。一端側（ビット線側）のメモリセルトランジスタＭＴ７が、選択ゲートトランジスタＳＴ１に接続され、他端側（ソース線側）のメモリセルトランジスタＭＴ０が、選択ゲートトランジスタＳＴ２に接続されている。
【0042】
ストリングユニットＳＵ０～ＳＵ３の各々の選択ゲートトランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３（以下、これらを代表して選択ゲート線ＳＧＤという）に接続される。また、ストリングユニットＳＵ０～ＳＵ３の各々の選択ゲートトランジスタＳＴ２のゲートは、共通の選択ゲート線ＳＧＳに接続される。なお、各ブロックＢＬＫ内にある複数の選択ゲートトランジスタＳＴ２のゲートが、それぞれ図示しない選択ゲート線ＳＧＳ０～ＳＧＳ３（以下、これらを代表して選択ゲート線ＳＧＳという）に接続される構成であってもよい。
【0043】
同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０～ＭＴ７のゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通接続される。すなわち、ワード線ＷＬ０～ＷＬ７は、同一ブロックＢＬＫ内の複数のストリングユニットＳＵ０～ＳＵ３間で共通に接続されているのに対し、選択ゲート線ＳＧＤは、同一ブロックＢＬＫ内であってもストリングユニットＳＵ０～ＳＵ３毎に独立している。ブロックＢＬＫ内において同一行にあるメモリセルトランジスタＭＴｉ（ｉは図３では０～７）のゲートは、同一のワード線ＷＬｉに接続される。
【0044】
各ＮＡＮＤストリングＮＳは、対応するビット線に接続されている。従って、各メモリセルトランジスタＭＴは、ＮＡＮＤストリングＮＳに含まれる選択ゲートトランジスタＳＴ１，ＳＴ２や他のメモリセルトランジスタＭＴを介して、ビット線に接続されている。一般に、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴのデータは、一括して消去される。一方、データの読み出し及び書き込みは、典型的には、１つのストリングユニットＳＵに配設された１本のワード線ＷＬに共通接続された複数のメモリセルトランジスタＭＴに対して、一括して行われる。このような、１つのストリングユニットＳＵ内でワード線ＷＬを共有するメモリセルトランジスタＭＴの組を、セルユニットＣＵと呼ぶ。
【0045】
セルユニットＣＵに対する書き込み動作及び読み出し動作は、ページを単位として実行される。例えば、各セルが、３ビット（８値）のデータを保持可能なＴＬＣ（Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）である場合、１つのセルユニットＣＵが、３ページ分のデータを保持することができる。各メモリセルトランジスタＭＴが保持することができる３ビットは、それぞれこの３ページに対応する。
【0046】
（不揮発性メモリの断面構造）
図４は実施形態にかかる半導体記憶装置の一部領域の断面図である。図４は、半導体基板７１上にセンスアンプ２４やロウデコーダ２５等の周辺回路に対応する周辺回路領域が設けられ、周辺回路領域の上層にメモリ領域が設けられる例について示している。なお、以下の説明において、半導体基板７１の表面に水平な直交する２方向をｘ方向及びｙ方向とし、半導体基板７１表面に垂直な方向をｚ方向とする。
図４は実施形態にかかる半導体記憶装置の一部領域の断面図である。図４は、半導体基板７１上にセンスアンプ２４やロウデコーダ２５等の周辺回路に対応する周辺回路領域が設けられ、周辺回路領域の上層にメモリ領域が設けられる例について示している。なお、以下の説明において、半導体基板７１の表面に水平な直交する２方向をｘ方向及びｙ方向とし、半導体基板７１表面に垂直な方向をｚ方向とする。
【0047】
図４に示すように、メモリ領域ＭＲにおいて不揮発性メモリは、半導体基板７１、導電体６４１から６５７、メモリピラー６３４、並びにコンタクトＣ０、Ｃ１、Ｃ２及びコンタクトプラグＣＰを含む。なお、以下で説明される図面では、半導体基板７１の上面部分に形成されたｐ型又はｎ型のウェル領域と、各ウェル領域内に形成された不純物拡散領域と、ウェル領域間を絶縁するゲート絶縁膜および素子分離領域のそれぞれの図示は省略されている。
【0048】
メモリ領域ＭＲにおいて、半導体基板７１上には、ゲート絶縁膜（図示せず）を介して、導電体ＧＣが設けられている。また、半導体基板７１に導電体ＧＣを挟むように設けられた複数の不純物拡散領域（図示せず）には、例えば複数のコンタクトＣ０それぞれが設けられている。半導体基板７１上には、配線層領域ＷＲを介してメモリセルアレイ２３が配置されている。
【0049】
各コンタクトＣ０上には、配線パターンを形成する導電体６４１が設けられている。例えば、導電体ＧＣはトランジスタのゲート電極として機能し、導電体６４１はトランジスタのソース電極またはドレイン電極として機能する。
【0050】
各導電体６４１上には、例えばコンタクトＣ１が設けられている。各コンタクトＣ１上には、例えば導電体６４２が設けられている。導電体６４２上には、例えばコンタクトＣ２が設けられている。コンタクトＣ２上には、例えば導電体６４３が設けられている。
【0051】
導電体６４１、６４２、６４３の各配線パターンは、配線層領域ＷＲに配設されている。以下、導電体６４１、６４２、６４３が設けられる配線層を、それぞれ配線層Ｄ０、Ｄ１、Ｄ２と呼ぶ。配線層Ｄ０、Ｄ１、Ｄ２は、不揮発性メモリ２の下層部分に設けられている。なお、ここでは、配線層領域ＷＲには、３つの配線層Ｄ０～Ｄ２が設けられているが、配線層領域ＷＲには、２つ以下の配線層、あるいは４つ以上の配線層が設けられていてもよい。
【0052】
導電体６４３の上方には、例えば層間絶縁膜を介して導電体６４４が設けられている。導電体６４４は、例えば、ｘｙ平面に平行な板状に形成され、ソース線ＣＥＬＳＲＣとして機能する。導電体６４４の上方には、各ＮＡＮＤストリングＮＳに対応して、例えば、導電体６４５～６５４が順に積層されている。これらの導電体のうちｚ方向に隣り合う導電体の間には、図示しない層間絶縁膜が設けられている。
【0053】
導電体６４５～６５４のそれぞれは、例えばｘｙ平面に平行な板状に形成される。例えば、導電体６４５は、選択ゲート線ＳＧＳとして機能し、導電体６４６～６５３は、それぞれワード線ＷＬ０～ＷＬ７して機能し、導電体６５４は、選択ゲート線ＳＧＤして機能する。
【0054】
各メモリピラー６３４は、柱状であり、導電体６４５～６５４のそれぞれを貫通し、導電体６４４に接触している。メモリピラー６３４は、例えば、中心側にピラー状の半導体層（半導体ピラー）半導体層６３８と、半導体層６３８の外側に形成されるトンネル絶縁膜６３７と、トンネル絶縁膜６３７の外側に形成される電荷蓄積膜６３６と、電荷蓄積膜６３６の外側に形成されるブロック絶縁膜６３５を含む。
【0055】
例えば、メモリピラー６３４と導電体６４５とが交差する部分は、選択トランジスタＳＴ２として機能する。メモリピラー６３４と導電体６４６～６５３のそれぞれとが交差する部分は、メモリセルトランジスタ（メモリセル）ＭＴとして機能する。メモリピラー６３４と導電体６５４とが交差する部分は、選択トランジスタＳＴ１として機能する。
【0056】
メモリピラー６３４の上面よりも上層には、層間絶縁膜を介して導電体６５５が設けられている。導電体６５５は、ｘ方向に延伸したライン状に形成され、ビット線ＢＬに対応している。複数の導電体６５５は、ｙ方向において間隔をおいて配列している（図示せず）。導電体６５５は、ストリングユニットＳＵ毎に対応する１つのメモリピラー６３４内の半導体層６３８と電気的に接続されている。
【0057】
具体的には、各ストリングユニットＳＵにおいて、例えば各メモリピラー６３４内の半導体層６３８上にコンタクトプラグＣＰが設けられ、コンタクトプラグＣＰ上に１つの導電体６５５が設けられる。なお、このような構成に限定されず、メモリピラー６３４内の半導体層６３８及び導電体６５５間は、複数のコンタクトや配線などを介して接続されてもよい。
【0058】
導電体６５５が設けられた層よりも上層には、層間絶縁膜を介して導電体６５６が設けられている。導電体６５６が設けられた層よりも上層には、層間絶縁膜を介して導電体６５７が設けられている。
【0059】
導電体６５６及び６５７は、例えばメモリセルアレイ２３に設けられた配線と、メモリセルアレイ２３下に設けられた周辺回路とを接続するための配線に対応する。導電体６５６と６５７の間は、図示しない柱状のコンタクトで接続されてもよい。ここでは、導電体６５５が設けられた層のことを、配線層Ｍ０と称し、導電体６５６が設けられた層のことを、配線層Ｍ１と称し、導電体６５７が設けられた層のことを、配線層Ｍ２と称する。
【0060】
図４に示すように、実施形態の半導体記憶装置は、ストリングユニットＳＵより下層に配線層Ｄ０、Ｄ１、Ｄ２が形成されている。また、ストリングユニットＳＵより上層に配線層Ｍ０、Ｍ１、Ｍ２が形成されている。配線層Ｄ０、Ｄ１、Ｄ２は、例えば、ダマシン法により形成されるタングステン配線である。
【0061】
配線層Ｍ２は、例えば、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）など異方性エッチングにより形成されるアルミニウム配線である。配線層Ｍ２は、膜厚が厚く低抵抗であるため、基幹電源配線（ＶＣＣ、ＶＳＳ）が割り当てられる。配線層Ｍ１は、例えば、ダマシン法により形成される銅（Ｃｕ）配線である。Ｃｕ配線はＥＭ（エレクトロマイグレーション）耐性などの配線信頼性が高いため、配線層Ｍ１は、確実にデータを伝達する必要がある信号線が割り当てられる。配線層Ｍ０は、例えば、ダマシン法により形成されるＣｕ配線である。ビット線ＢＬとして用いられるほか、電源強化の目的で、基幹電源配線の一部も割り当てられる。なお、信号線など基幹電源配線以外の配線についても、可能な限り低抵抗とすることが好ましいため、なるべく上層の配線層（例えば、配線層Ｍ２）を用いて形成される。
【0062】
図５は不揮発性メモリ２が形成されるＮＡＮＤメモリチップ２Ａ上のパッドの配置の例を示す図である。また、図６は図５のＶＰＰパッドとＶＳＳパッドとの間の領域ＰＲ（破線部）に形成される複数のＧＧＮＭＯＳによる保護素子群の比較例を示す平面図である。
【0063】
図５に示すように、チップ２Ａの端辺に沿って、四角枠にて示す複数のパッドが配置される。例えば、斜線で示すパッドは、接地電圧ＶＳＳが供給されるＶＳＳパッドＰｓである。また、例えば、パッドＰｄは、信号線ＤＱが接続されるパッドである。また、例えば、網線にて示すパッドは、電圧ＶＰＰが供給されるＶＰＰパッドＰｐである。ＶＰＰパッドＰｐとＶＳＳパッドＰｓとの間の領域ＰＲ（破線枠）にはＥＳＤ保護素子群が形成される。
【0064】
（保護素子群の比較例の構成）
図６はＶＰＰパッドとＶＳＳパッドとの間に形成される保護素子群の比較例を示す。図６の第１方向に配列された複数の拡散層ＤＬａ１により、複数のＧＧＮＭＯＳのソース及びドレインが形成される。これらの拡散層ＤＬａ１と各拡散層ＤＬａ１相互間に配置される複数のゲートＧＡａ１により、第１方向に配列された複数のＧＧＮＭＯＳが形成される。第１方向に形成された複数のＧＧＮＭＯＳにより第１保護素子群ＰＲａ１が構成される。
図６はＶＰＰパッドとＶＳＳパッドとの間に形成される保護素子群の比較例を示す。図６の第１方向に配列された複数の拡散層ＤＬａ１により、複数のＧＧＮＭＯＳのソース及びドレインが形成される。これらの拡散層ＤＬａ１と各拡散層ＤＬａ１相互間に配置される複数のゲートＧＡａ１により、第１方向に配列された複数のＧＧＮＭＯＳが形成される。第１方向に形成された複数のＧＧＮＭＯＳにより第１保護素子群ＰＲａ１が構成される。
【0065】
なお、ＧＧＮＭＯＳの「ソース」及び「ドレイン」は相対的なものである。例えば、２つの拡散層とゲートを有するＮＭＯＳトランジスタ（電子がキャリアとなるトランジスタ）においては、２つの拡散層のうち低い電圧を供給される側がキャリアの供給元としてのソースとして機能し、高い電圧を供給される側がキャリアの流出口としてのドレインとして機能する。違う言い方をすると、ＭＯＳトランジスタにおける２つの拡散層は、それぞれ、「ソースまたはドレインの一方」及び「ソースまたはドレインの他方」として機能する。以下の説明では、便宜上、通常状態においてより低い電圧が供給されている側を「ソース」、通常状態においてより高い電圧が供給される側を「ドレイン」と呼ぶ場合がある。この場合、「ソース」、「ドレイン」は、キャリアの供給元、流出口とは一致しない場合がある。
【0066】
第１保護素子群ＰＲａ１に対して第１方向に直交する第２方向に離間して、第１保護素子群ＰＲａ１と同一構成の第２保護素子群ＰＲａ２が形成される。即ち、第２保護素子群ＰＲａ２は、第１方向に配列された複数の拡散層ＤＬａ２と各拡散層ＤＬａ２相互間に配置される複数のゲートＧＡａ２により構成される複数のＧＧＮＭＯＳを含む。
【0067】
第１及び第２保護素子群ＰＲａ１，ＰＲａ２を構成する各ＧＧＮＭＯＳは、ソース及びゲートがＶＳＳパッドＰｓに共通接続され、ドレインがＶＰＰパッドに接続される。なお、図６ではこれらの配線については、図示を省略している。また、第１及び第２保護素子群ＰＲ１，ＰＲ２を囲むように、３層のガードリングＧＲＡが形成される。
【0068】
図７はＶＰＰパッド及びＶＳＳパッドとＧＧＮＭＯＳのソース及びドレインとの間の配線を説明する説明図である。図７において図６と同一の構成要素には同一符号を付して説明を省略する。図７は第１及び第２保護素子群ＰＲａ１，ＰＲａ２を構成するＧＧＮＭＯＳの数がそれぞれ４個の例を示しているが、ＧＧＮＭＯＳの個数が多い場合でも同様の配線が行われる。
【0069】
図７に示すように、ＶＰＰパッドＰｐからの電源電圧ＶＰＰは、配線Ｌｐｄによって伝送される。配線Ｌｐｄは、黒丸印にて示すコンタクトにより、第１保護素子群ＰＲａ１のＧＧＮＭＯＳのドレインを構成する拡散層ＤＬａ１及び第２保護素子群ＰＲａ２のＧＧＮＭＯＳのドレインを構成する拡散層ＤＬａ２に電気的に接続される。ソースを構成する拡散層ＤＬａ１及びソースを構成する拡散層ＤＬａ２は、それぞれ黒丸印にて示すコンタクトを経由して配線Ｌｓｓに接続される。配線Ｌｓｓは、ＶＳＳパッドＰｓに接続されて電源電圧ＶＳＳをＧＧＮＭＯＳのゲート及びソースに供給する。なお、後述するように、ゲートＧＡａ１及びゲートＧＡａ２は、ゲート及びソースに接地電圧ＶＳＳが供給される図示しないトランジスタのドレイン・ソース路を介してＶＳＳパッドＰｓに接続される。
【0070】
（ＧＧＮＭＯＳの構造）
図８はＧＧＮＭＯＳを説明するための説明図である。図８はＧＧＮＭＯＳ及び隣接するガードリングＧＲＡ部分の断面を模式的に示している。また、図９はＧＧＮＭＯＳとＶＰＰパッドＰｐ及びＶＳＳパッドＰｓとの接続関係を示す回路図である。
図８はＧＧＮＭＯＳを説明するための説明図である。図８はＧＧＮＭＯＳ及び隣接するガードリングＧＲＡ部分の断面を模式的に示している。また、図９はＧＧＮＭＯＳとＶＰＰパッドＰｐ及びＶＳＳパッドＰｓとの接続関係を示す回路図である。
【0071】
図８に示すように、ＧＧＮＭＯＳは、半導体基板７１の上面部分にはｐ型のウェル領域７２が形成される。ウェル領域７２内にはソースを構成する不純物拡散領域７３とドレインを構成する不純物拡散領域７４とが形成される。不純物拡散領域７３，７４（図６のＤＬａ１，ＤＬａ２）相互間にはゲート絶縁膜７５が形成され、ゲート絶縁膜７５上にゲート７６（図６のＧＡａ１，ＧＡａ２）が形成される。
【0072】
また、ウェル領域７２には、コンタクト領域７７も形成される。不純物拡散領域７３、コンタクト領域７７及びゲート７６は、ＶＳＳパッドＰｓに接続されて、接地電圧ＶＳＳが供給される。即ち、ＧＧＮＭＯＳのゲート及びソースは、接地電圧ＶＳＳが供給され、ＧＧＮＭＯＳはオフとなる。また、ドレインを構成する不純物拡散領域７４は、ＶＰＰパッドＰｐに接続される。
【0073】
なお、ＧＧＮＭＯＳの形成領域及びコンタクト領域７７の形成領域以外の基板表面側には、素子分離領域ＳＴＩが形成される。例えば、素子分離領域ＳＴＩは、酸化シリコン膜や窒化シリコン膜のような絶縁層が埋め込まれたＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）により形成される。
【0074】
図９に示すように、ＧＧＮＭＯＳは、ドレインがＶＰＰパッドＰｐに接続され、ソースがＶＳＳパッドＰｓに接続される。ＧＧＮＭＯＳのゲートは、ＮＭＯＳトランジスタ９２のドレイン・ソース路を介してＶＳＳパッドＰｓに接続される。トランジスタ９２は、ゲート及びソースに接地電圧ＶＳＳが印加される。なお、ＶＳＳパッドＰｓとＶＰＰパッドＰｐとの間には、後述するＰＮ接合ダイオード９３が形成される。
【0075】
サージ等の発生により、ＶＳＳパッドＰｓが接地された状態でＶＰＰパッドＰｐに大電圧ＶＰＰ＋が印加されると、ＧＧＮＭＯＳはオンとなって、サージ電流がＶＳＳパッドＰｓに流れて回路が保護される。例えば、ＶＰＰパッドＰｐに接続されたＧＧＮＭＯＳのドレインの電圧が上昇するものとする。そうすると、ドレイン側の空乏層７８の電界が大きくなって、電子とホールが発生し、ホールは、０Ｖの基板７１に向かう（アバランシェ降伏）。ＧＧＮＭＯＳのドレイン及びソースはＮ型拡散層により形成されており、Ｐ型のウェル領域７２をベースとして、ＧＧＮＭＯＳのドレイン、基板、ソースにより、図８に示す寄生バイポーラトランジスタが形成される。アバランシェ降伏により基板に流れたホールによって基板が正にバイアスされると、寄生バイポーラトランジスタがオンとなるスナップバック（ｓｎａｐｂａｃｋ）が発生し、電流をドレインからソースに流す。
【0076】
なお、サージ等の発生により、ＶＳＳパッドＰｓが接地された状態で、ＶＰＰパッドＰｐに負の大電圧ＶＰＰ－が印加された場合には、ドレインを構成する不純物拡散領域７４と、隣接するガードリングＧＲＡを構成するコンタクト領域ＧＲＡｄとにより構成されるＰＮ接合ダイオード９３を経由して電流が流れて、回路が保護されるようになっている。
【0077】
図７に示すように配線Ｌｐｄ，Ｌｓｓが配設されている場合には、ＶＳＳパッドＰｓが接地で、ＶＰＰパッドＰｐに大電圧ＶＰＰ＋が発生すると、配線Ｌｐｄを経由して拡散層ＤＬａ１，ＤＬａ２によるドレインの電圧が上昇する。この結果、配線Ｌｐｄから、拡散層ＤＬａ１によるドレイン及びソース並びに拡散層ＤＬａ２によるドレイン及びソースを経由して配線Ｌｓｓに電流が流れて、スナップバック電流がＶＳＳパッドＰｓに流れる。こうして、サージが発生した場合でも、回路を保護することができる。
【0078】
（ＧＧＮＭＯＳの特性）
図１０は横軸にドレイン電圧Ｖｄをとり縦軸にドレイン電流をとって、ＧＧＮＭＯＳのスナップバック特性を示すグラフである。
図１０は横軸にドレイン電圧Ｖｄをとり縦軸にドレイン電流をとって、ＧＧＮＭＯＳのスナップバック特性を示すグラフである。
【0079】
スナップバックは、ＧＧＮＭＯＳのドレイン電圧Ｖｄがアバランシェ降伏電圧Ｖｔｈよりも高くなることによって発生する。図１０はＶＳＳパッドＰｓが接地状態で、ＶＰＰパッドＰｐに大電圧ＶＰＰ＋のサージが印加された場合の特性を示している。図１０の特性曲線Ａは、ゲート電圧Ｖｇが高い場合の特性を示し、特性曲線Ｂは、ゲート電圧Ｖｇが低い場合の特性を示している。
【0080】
アバランシェ降伏は、ドレイン電圧Ｖｄがアバランシェ降伏電圧Ｖｔｈを超えるまで発生しない。従って、アバランシェ降伏電圧Ｖｔｈが低い方が、ＧＧＮＭＯＳのＥＳＤ特性は良好であると言える。ＧＧＮＭＯＳのゲートとＶＳＳパッドＰｓとの間には、常時オフとなるトランジスタ９２が接続されている。このトランジスタ９２のソース・ドレイン間の抵抗の高低に応じて、ＧＧＮＭＯＳの特性が変化する。トランジスタ９２のソース・ドレイン間抵抗が高い程特性曲線Ａに近づき、低い程特性曲線Ｂに近づく。トランジスタ９２のソース・ドレイン間抵抗が高い場合には、アバランシェ降伏電圧Ｖｔｈが低くなるという利点がある一方、通常動作時には、ＧＧＮＭＯＳのゲート電圧Ｖｇが高くなり、リーク電流が大きくなる。
【0081】
ＧＧＮＭＯＳにおいては、スナップバックによりＶＳＳパッドＰｓに流れる電流（破壊電流）は、ＧＧＮＭＯＳの単位ゲート幅に依存する。ＧＧＮＭＯＳの単位ゲート幅が小さい場合、破壊電流は小さくＥＳＤ特性は低い。ＥＳＤ特性を向上させるために、ＧＧＮＭＯＳの単位ゲート幅を大きくする方法が考えられる。しかしながら、この場合には、半導体装置にラッチアップが生じやすくなってしまう。
【0082】
ラッチアップは、半導体装置内のＰＮＰＮ結合において、大電流が流れる現象である。ＧＧＮＭＯＳと他のトランジスタとによりＰＮＰＮ結合による寄生サイリスタが形成される。ＧＧＮＭＯＳの単位ゲート幅が大きくなって、ＧＧＮＭＯＳと接地電圧ＶＳＳを供給するガードリングＧＲＡとの間の距離が大きくなると、半導体基板７１の電位が浮きやすくなり、半導体基板７１の電位が高くなりやすくなる。もし、半導体基板７１の電位が高くなると、寄生サイリスタのゲートに電流が流れて寄生サイリスタがオンとなる。この結果、寄生サイリスタに大電流が流れ続けてしまう。
【0083】
このようなラッチアップの発生を防止するには、半導体基板７１の電位を安定させた方がよい。そこで、第１保護素子群ＰＲａ１と第２の保護素子群ＰＲａ２との間に、接地電圧ＶＳＳを供給するガードリング（以下、中間ガードリングという）を形成する手法が採用される。
【0084】
図１１は中間ガードリングを備えたＥＳＤ保護素子の比較例の構成を示す平面図である。なお、図１１において図６と同様の構成要素には同一符号を付して説明を省略する。図１１においても、ＶＰＰパッド及びＶＳＳパッドとＧＧＮＭＯＳのソース及びドレインとの間の配線については図示を省略している。
【0085】
図１１の第１保護素子群ＰＲ１は、単位ゲート幅が第１保護素子群ＰＲａ１よりも長い点を除き、第１保護素子群ＰＲａ１と同様の構造を有する。即ち、拡散層ＤＬ１及びゲートＧＡ１は、単位ゲート幅がそれぞれ拡散層ＤＬａ１及びゲートＧＡａ１よりも長くなるように形成される。また、第２保護素子群ＰＲ２は、単位ゲート幅が第１保護素子群ＰＲａ２よりも長い点を除き、第２保護素子群ＰＲａ２と同様の構造を有する。即ち、拡散層ＤＬ２及びゲートＧＡ２は、単位ゲート幅がそれぞれ拡散層ＤＬａ２及びゲートＧＡａ２よりも長くなるように形成される。また、第１及び第２保護素子群ＰＲ１，ＰＲ２を囲むように、３層のガードリングＧＲが形成される。
【0086】
図１１の例では、第１保護素子群ＰＲ１と第２保護素子群ＰＲ２との間の第２方向の中央には、第１保護素子群ＰＲ１と第２保護素子群ＰＲ２との間を仕切るように、第１方向に延設された中間ガードリングＧＲＣが形成される。中間ガードリングＧＲＣにはＶＳＳパッドＰｓから接地電圧ＶＳＳが供給される。中間ガードリングＧＲＣによって、ＧＧＮＭＯＳの近傍に接地電圧ＶＳＳが供給されることになり、半導体基板７１の電位が浮きにくくなって、ラッチアップを生じさせるＰＮＰＮ接合トランジスタの導通をしにくくすることができる。
【0087】
しかしながら、中間ガードリングＧＲＣを形成して中間ガードリングＧＲＣに接地電圧ＶＳＳを供給すると、半導体基板７１の電位が浮きにくくなることから、半導体基板７１は正にバイアスされにくくなって、スナップバックに必要なアバランシェ降伏電圧Ｖｔが大きくなってしまう。アバランシェ降伏電圧Ｖｔｈが大きくなると、上述したように、ＥＳＤ特性が劣化する。即ち、接地電圧ＶＳＳを供給する中間ガードリングＧＲＣを設ける構成では、ラッチアップ特性とＥＳＤ特性との両者を同時に満足することは困難であった。
【0088】
（保護素子群の構成）
そこで、本実施形態においては、半導体基板７１の電位の浮きやすさを調整するために、上述したように、中間ガードリングＧＲＣと、中間ガードリングＧＲＣに接地電圧ＶＳＳを供給するＶＳＳパッドＰｓと、の間の配線の抵抗を適宜設定する。即ち、ラッチアップが起こらない範囲でアバランシェ降伏電圧Ｖｔが低くなる最適な抵抗値を選択する。これにより、ラッチアップ特性及びＥＳＤ特性の両方を満足する特性の半導体装置の提供を可能にする。
そこで、本実施形態においては、半導体基板７１の電位の浮きやすさを調整するために、上述したように、中間ガードリングＧＲＣと、中間ガードリングＧＲＣに接地電圧ＶＳＳを供給するＶＳＳパッドＰｓと、の間の配線の抵抗を適宜設定する。即ち、ラッチアップが起こらない範囲でアバランシェ降伏電圧Ｖｔが低くなる最適な抵抗値を選択する。これにより、ラッチアップ特性及びＥＳＤ特性の両方を満足する特性の半導体装置の提供を可能にする。
【0089】
【0090】
図１２に示す保護素子群を構成する第１保護素子群ＰＲ１、第２保護素子群ＰＲ２、中間ガードリングＧＲＣ及びガードリングＧＲの構成は、図１１と同様である。ガードリングＧＲは、第１及び第２保護素子群ＰＲ１，ＰＲ２に最も隣接したガードリングＧＲ１、ガードリングＧＲ１を囲むように形成されたガードリングＧＲ２及びガードリングＧＲ２を囲むように形成されたガードリングＧＲ３の３層の構造を有する。ガードリングＧＲ１，ＧＲ３は、ＶＳＳパッドＰｓに接続されて、接地電圧ＶＳＳが供給される。また、中間ガードリングＧＲＣは、配線Ｌｓを介してＶＳＳパッドＰｓに接続されるように構成される。なお、ガードリングＧＲ２は、例えば電源電圧ＶＣＣが供給される。
【0091】
本実施形態においては、配線Ｌｓの配線抵抗ＲＬの抵抗値は可変である。抵抗値ＲＬを大きくするほど、ＥＳＤ特性は良好となる。逆に、抵抗値ＲＬを小さくするほど、ラッチアップ特性は良好となる。本実施形態においては、ＥＳＤ特性とラッチアップ特性とを良好にするように、抵抗値ＲＬの調整を行う。
【0092】
図１３は配線Ｌｓの具体的な構成の一例を示す説明図である。図１３において、図１１と同一の構成要素には同一符号を付して説明を省略する。図１３においても、ＶＰＰパッド及びＶＳＳパッドとＧＧＮＭＯＳのソース及びドレインとの間の配線については図示を省略している。また、図１４は、図１３中の丸印にて囲った領域を拡大して示す平面図である。
【0093】
図１３に示すように、中間ガードリングＧＲＣ上の所定の配線層には、中間ガードリングＧＲＣの延出方向（第１方向）に沿った複数の配線Ｌ１が配設される。配線Ｌ１の配線領域上に記載した複数の黒丸印は、各配線Ｌ１と中間ガードリングＧＲＣとの間をそれぞれ電気的に接続するコンタクトを代表して示している。即ち、図１３では示していないが、これらのコンタクトは、各配線Ｌ１と中間ガードリングＧＲＣとをそれぞれ個別に電気的に接続するものである。
【0094】
また、所定の配線層には、第１方向に直交する第２方向に延設された複数の配線Ｌｓ１が形成される。各配線Ｌｓ１は、ＶＳＳパッドＰｓに電気的に接続される。配線Ｌｓ１とガードリングＧＲ１，ＧＲ３とは、黒丸印にて示すコンタクトによって電気的にされる。配線Ｌｓ１は、ガードリングＧＲ１，ＧＲ３に接地電圧ＶＳＳを供給する。本実施形態においては、複数の配線Ｌ１と配線Ｌｓ１とは、例えば、同一の配線層に形成される。
【0095】
図１４は配線Ｌ１が４本の配線Ｌ１ａ，Ｌ１ｂ，Ｌ１ｃ．Ｌ１ｄにより構成される例を示している。本実施形態においては、図１４に示すように、配線Ｌ１ａ～Ｌ１ｄは、第１方向において配線Ｌｓ１と交差する各位置の領域（以下、抵抗調整領域という）において、分断された状態で形成可能である。また、抵抗調整領域において、配線Ｌ１ａ～Ｌ1 ｄと配線Ｌｓ１とを接続した状態で形成することも可能である。各配線Ｌ１ａ，Ｌ１ｂ，Ｌ１ｃ．Ｌ１ｄは、分断される領域毎に、黒丸印にて示すコンタクトＣＯ１により、中間ガードリングＧＲＣに電気的に接続可能に構成される。
【0096】
図１４の例では、４本の配線Ｌ１ａ～Ｌ１ｄのうち、配線Ｌ１ａ，Ｌ１ｄは、抵抗調整領域において配線が形成されていない配線未形成領域ＬＣＮ（破線枠）を有する。即ち、配線配線Ｌ１ａ，Ｌ１ｄは、配線Ｌｓ１に接触しておらず、配線Ｌｓ１に電気的に接続されていない。一方、図１４の例では、４本の配線Ｌ１ａ～Ｌ１ｄのうち、配線Ｌ１ｂ，Ｌ１ｃは、抵抗調整領域において配線Ｌｓ１に接続された配線接続部ＬＣＢ（斜線部）を有する。即ち、配線配線Ｌ１ｂ，Ｌ１ｃは、配線接続部ＬＣＢにより配線Ｌｓ１に電気的に接続されている。
【0097】
即ち、図１４の例では、４本の配線Ｌ１ａ～Ｌ１ｄのうちの半分の２本の配線が配線Ｌｓ１に接続されており、４本の配線Ｌ１ａ～Ｌ１ｄの全ての配線が配線Ｌｓ１に接続される場合に比べて、ＶＳＳパッドＰｓと中間ガードリングＧＲＣとの間の配線抵抗は大きい。
【0098】
複数の配線Ｌ１のうち、配線Ｌｓ１に電気的に接続される配線の数が多いほど、ＶＳＳパッドＰｓと中間ガードリングＧＲＣとの間の配線抵抗は小さくなる。逆に、配線Ｌｓ１に電気的に接続される配線Ｌ１の数が少ないほど、ＶＳＳパッドＰｓと中間ガードリングＧＲＣとの間の配線抵抗は大きくなる。このように、抵抗調整領域において、いくつの配線接続部ＬＣＢを形成するか（いくつの配線未形成領域ＬＣＮを残すか）によって、ＶＳＳパッドＰｓと中間ガードリングＧＲＣとの間の配線抵抗を適宜設定可能である。
【0099】
【0100】
図１５は図４に示した周辺回路の配線領域ＷＲとは異なる位置における配線領域ＷＲを示している。半導体基板７１の上面部分にウェル領域７２が形成され、ウェル領域７２にはソース及びドレインを構成する２つの拡散層ＤＬ１が形成される。これらの拡散層ＤＬ１相互間の半導体基板７１表面に、ゲート絶縁膜を介してゲートＧＡ１が形成される。各拡散層ＤＬ１及びゲートＧＡ１により、１つのＧＧＮＭＯＳが構成される。
【0101】
一方の拡散層ＤＬ１は、配線層Ｄ１に形成された配線８１にコンタクトを介して接続される。この拡散層ＤＬ１の周辺には、ガードリングＧＲ１，ＧＲ２，ＧＲ３が形成され、拡散層ＤＬ１と各ガードリングＧＲ１～ＧＲ３の間には、素子分離領域ＳＴＩが形成される。なお、ウェル領域７２を区画するＮ型のウェル領域７９も形成される。
【0102】
他方の拡散層ＤＬ１は、配線層Ｄ０に形成された配線８２にコンタクトを介して接続される。この拡散層ＤＬ１の近傍には、素子分離領域ＳＴＩを介して中間ガードリングＧＲＣが形成される。中間ガードリングＧＲＣは、各コンタクトＣＯ１をそれぞれ経由して配線層Ｄ２に形成された配線Ｌ１ａ，Ｌ１ｂ，Ｌ１ｃ，Ｌ１ｄに接続される。即ち、配線Ｌ１ａ，Ｌ１ｂ，Ｌ１ｃ，Ｌ１ｄは、それぞれ個別に中間ガードリングＧＲＣに接続される。
【0103】
このように構成された実施形態においては、抵抗調整領域において、配線Ｌ１を配線Ｌｓ１に接続するための配線接続部ＬＣＢをいくつの数の配線Ｌ１に形成するかを設定する。配線接続部ＬＣＢを形成する数に応じて、ＶＳＳパッドＰｓと中間ガードリングＧＲＣとの間の配線抵抗を適宜設定可能である。ＶＳＳパッドＰｓと中間ガードリングＧＲＣとの間の配線抵抗に応じて、半導体基板７１の電位の浮きやすさを調節することができ、ラッチアップ特性及びＥＳＤ特性の特性の設定が可能である。これにより、ラッチアップの発生を防止しつつ、良好のＥＳＤ特性を得る最適な設定を行うことができる。
【0104】
このように、本実施形態においては、ＧＧＮＭＯＳの比較的近傍に形成された中間ガードリングＧＲＣとＶＳＳパッドＰｓとを接続する配線の配線抵抗を最適化することができ、ラッチアップの発生を防止しながらＥＳＤ特性を向上させることが可能である。
【0105】
（第２の実施形態）
図１６は第２の実施形態を説明するための説明図である。図１６において、図１１と同一の構成要素には同一符号を付して説明を省略する。図１６においても、ＶＰＰパッド及びＶＳＳパッドとＧＧＮＭＯＳのソース及びドレインとの間の配線については図示を省略している。
図１６は第２の実施形態を説明するための説明図である。図１６において、図１１と同一の構成要素には同一符号を付して説明を省略する。図１６においても、ＶＰＰパッド及びＶＳＳパッドとＧＧＮＭＯＳのソース及びドレインとの間の配線については図示を省略している。
【0106】
第１の実施形態は中間ガードリングＧＲＣ上に形成された複数の配線Ｌ１のうち何本の配線を配線Ｌｓ１に接続するかを決定することで、中間ガードリングＧＲＣとＶＳＳパッドＰｓとを接続する配線の配線抵抗を最適化する例を示した。これに対し、本実施形態は中間ガードリングＧＲＣとＶＳＳパッドＰｓとを接続する配線の配線長を適宜設定することで、配線抵抗を最適化する例である。
【0107】
本実施形態においては、配線Ｌｓ１は、ＶＳＳパッドＰｓとガードリングＧＲ１，ＧＲ２との間に接続され、ＶＳＳパッドＰｓと中間ガードリングＧＲＣとの間には接続されない。本実施形態においては、ＶＳＳパッドＰｓと中間ガードリングＧＲＣとを接続する配線として、配線Ｌ２及び配線Ｌｓ２が採用される。
【0108】
配線Ｌ２は、中間ガードリングＧＲＣ上に、中間ガードリングＧＲＣに沿って形成される。配線Ｌｓ２は、一端がＶＳＳパッドＰｓに接続され、他端側は、配線Ｌ２上に、配線Ｌ２に沿って形成される。配線Ｌｓ２は、黒丸印にて示すコンタクトによって、配線Ｌ２を経由して、中間ガードリングＧＲＣに電気的に接続される。例えば、配線Ｌｓ２は配線層Ｄ２に形成され、配線Ｌ２は配線層Ｄ１に形成される。
【0109】
配線Ｌｓ２は、ＶＳＳパッドＰｓに接続される直線状の部分と配線Ｌ２に接続される直線状の直線部Ｌｓ２Ｓとの他に、屈曲した形状の屈曲部Ｌｓ２Ｃを有する。屈曲部Ｌｓ２Ｃは、配線が屈曲した結果、ＶＳＳパッドＰｓに接続される直線部Ｌｓ２Ｓに近接する領域（抵抗調整領域）が１つ以上形成される。なお、図１６の例は、抵抗調整領域は２箇所に設けられているが、抵抗調整領域の数は適宜設定可能である。本実施形態においては、この複数の抵抗調整領域のうちの所定の抵抗調整領域において、屈曲部Ｌｓ２Ｃと直線部Ｌｓ２Ｓとを接続する配線短絡部Ｌｓ２Ｂ（太線部）を形成可能である。
【0110】
図１６の例では、２箇所の抵抗調整領域のうち、一方は配線が形成されていない配線未形成領域Ｌｓ２Ｎ（破線部）であり、他方は太線にて示す配線短絡部Ｌｓ２Ｂである。配線短絡部Ｌｓ２Ｂを設けることで、ＶＳＳパッドＰｓと中間ガードリングＧＲＣとの間の実質的な配線長を短くすることが可能である。即ち、複数の抵抗調整領域のうち、いずれの抵抗調整領域を配線未形成領域Ｌｓ２Ｎとし、いずれの抵抗調整領域を配線短絡部Ｌｓ２Ｂとするかによって、実質的な配線長を調整して、中間ガードリングＧＲＣとＶＳＳパッドＰｓとを接続する配線の配線抵抗を最適化することが可能である。
【0111】
なお、本実施形態は、屈曲する配線に対して配線長を短くするための短絡する経路を設ければよく、配線の屈曲形状は特に限定されるものではない。
【0112】
このように本実施形態においても、第１の実施形態と同様の効果を得ることができる。
【0113】
（第３の実施形態）
図１７及び図１８は第３の実施形態を説明するための説明図である。図１７において図１６と同一の構成要素には同一符号を付して説明を省略する。図１７はＶＰＰパッド及びＶＳＳパッドとＧＧＮＭＯＳとを接続する配線を省略して示したものである。また、図１８は、図１７中の丸印にて囲った領域を拡大して示す平面図である。
図１７及び図１８は第３の実施形態を説明するための説明図である。図１７において図１６と同一の構成要素には同一符号を付して説明を省略する。図１７はＶＰＰパッド及びＶＳＳパッドとＧＧＮＭＯＳとを接続する配線を省略して示したものである。また、図１８は、図１７中の丸印にて囲った領域を拡大して示す平面図である。
【0114】
本実施形態は、中間ガードリングＧＲＣとＶＳＳパッドＰｓとを接続する配線の配線抵抗を最適化する他の手法を示すものである。図１７は、配線Ｌ２及び配線Ｌｓ２に代えて、配線Ｌ３を採用した点が第２の実施形態と異なる。配線Ｌ３は、中間ガードリングＧＲＣ上に、中間ガードリングＧＲＣに沿って形成される配線部Ｌ３ａを含む。配線Ｌ３は、一端がＶＳＳパッドＰｓに接続され、他端側が配線部Ｌ３ａを構成する。
【0115】
配線部Ｌ３ａには、コンタクトホール部による抵抗調整領域が複数設けられる。各抵抗調整領域は、コンタクトホール部にコンタクト材料が充填されたコンタクト形成部ＣＯＢ（四角枠）と、コンタクトホール部にコンタクト材料が充填されていないコンタクト被形成領域ＣＯＮ（破線枠）とを含む。なお、図１８の例は、１２箇所の抵抗調整領域がコンタクト形成部ＣＯＢとして形成され、１０箇所の抵抗調整領域がコンタクト被形成領域ＣＯＮとして形成された例を示している。コンタクト形成部ＣＯＢの数が多いほど中間ガードリングＧＲＣとＶＳＳパッドＰｓとの間の配線抵抗は小さくなり、コンタクト被形成領域ＣＯＮの数が多いほど中間ガードリングＧＲＣとＶＳＳパッドＰｓとの間の配線抵抗は大きくなる。
【0116】
即ち、複数の抵抗調整領域のうち、コンタクト形成部ＣＯＢ（コンタクト被形成領域ＣＯＮ）の個数を調整することで、中間ガードリングＧＲＣとＶＳＳパッドＰｓとを接続する配線の配線抵抗を最適化することが可能である。
【0117】
このように本実施形態においても、上記各実施形態と同様の効果を得ることができる。
【0118】
なお、上記第２及び第３の実施形態を組み合わせて、中間ガードリングＧＲＣとＶＳＳパッドＰｓとを接続する配線の配線抵抗を最適化するようにしてもよい。
【0119】
本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適当な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【0120】
１…メモリコントローラ、２…不揮発性メモリ、１１…プロセッサ、１２…ＲＡＭ、１３…ホストＩ／Ｆ回路、１４…メモリＩ／Ｆ回路、１５…ＥＣＣ回路、２１…ロジック制御回路、２２…入出力回路、２３…メモリセルアレイ、２４…センスアンプ、２５…ロウデコーダ、２６…レジスタ、２７…シーケンサ、２８…電圧供給回路、３２…入出力用パッド群、３４…ロジック制御用パッド群、３５…電源入力用パッド群、７１…半導体基板、Ｐｐ…ＶＰＰパッド、Ｐｓ…ＶＳＳパッド、ＤＬ１，ＤＬ２…拡散層、ＧＡ１，ＧＡ２…ゲート、ＧＲＣ…中間ガードリング、Ｌ１，Ｌ２，Ｌ３，Ｌｓ１，Ｌｓ２…配線、ＰＲ１…第１保護素子群、ＰＲ２…第２保護素子群。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】