知財求人 - 知財ポータルサイト「IP Force」
▶ 株式会社東芝の特許一覧 ▶ 東芝デバイス＆ストレージ株式会社の特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024136056
(43)【公開日】2024-10-04
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/78 20060101AFI20240927BHJP
H01L 29/861 20060101ALI20240927BHJP
H01L 29/872 20060101ALI20240927BHJP
H01L 29/739 20060101ALI20240927BHJP
H01L 29/12 20060101ALI20240927BHJP
【ＦＩ】
H01L29/78 657D
H01L29/91 C
H01L29/86 301F
H01L29/91 K
H01L29/78 652Q
H01L29/78 655G
H01L29/78 653A
H01L29/78 652M
H01L29/78 655B
H01L29/78 655D
H01L29/78 652T
H01L29/86 301D
H01L29/91 F
【審査請求】未請求
【請求項の数】7
【出願形態】ＯＬ
(21)【出願番号】P 2023047012
(22)【出願日】2023-03-23
(71)【出願人】
【識別番号】000003078
【氏名又は名称】株式会社東芝
(71)【出願人】
【識別番号】317011920
【氏名又は名称】東芝デバイス＆ストレージ株式会社
(74)【代理人】
【識別番号】110004026
【氏名又は名称】弁理士法人ｉＸ
(72)【発明者】
【氏名】南川 和生
(72)【発明者】
【氏名】吉川 大輝
(72)【発明者】
【氏名】中村 和敏
(57)【要約】
【課題】スイッチング損失を低減可能な半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第２導電形の第３半導体領域と、第２電極と、を備える。第３半導体領域は、第２半導体領域の上に設けられ、第２半導体領域よりも高い第２導電形の不純物濃度を有する。第２電極は、第３半導体領域の上に設けられている。第２電極は、第１部分と、第２部分と、を含む。第１部分は、第２半導体領域中に設けられている。第２部分は、第１部分の上に位置する。第２部分は、第１電極から第１半導体領域に向かう第１方向に垂直な第２方向において、第３半導体領域と接する。第１部分の第２方向における長さは、第２部分の第２方向における長さよりも長い。
【選択図】図１
【解決手段】実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第２導電形の第３半導体領域と、第２電極と、を備える。第３半導体領域は、第２半導体領域の上に設けられ、第２半導体領域よりも高い第２導電形の不純物濃度を有する。第２電極は、第３半導体領域の上に設けられている。第２電極は、第１部分と、第２部分と、を含む。第１部分は、第２半導体領域中に設けられている。第２部分は、第１部分の上に位置する。第２部分は、第１電極から第１半導体領域に向かう第１方向に垂直な第２方向において、第３半導体領域と接する。第１部分の第２方向における長さは、第２部分の第２方向における長さよりも長い。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１電極と、
前記第１電極の上に設けられた第１導電形の第１半導体領域と、
前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に設けられ、前記第２半導体領域よりも高い第２導電形の不純物濃度を有する、第２導電形の第３半導体領域と、
前記第３半導体領域の上に設けられた第２電極であって、
前記第２半導体領域中に設けられた第１部分と、
前記第１部分の上に位置し、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向において前記第３半導体領域と接する第２部分と、
を含み、前記第１部分の前記第２方向における長さが前記第２部分の前記第２方向における長さよりも長い、前記第２電極と、
を備えた、半導体装置。
前記第１電極の上に設けられた第１導電形の第１半導体領域と、
前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に設けられ、前記第２半導体領域よりも高い第２導電形の不純物濃度を有する、第２導電形の第３半導体領域と、
前記第３半導体領域の上に設けられた第２電極であって、
前記第２半導体領域中に設けられた第１部分と、
前記第１部分の上に位置し、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向において前記第３半導体領域と接する第２部分と、
を含み、前記第１部分の前記第２方向における長さが前記第２部分の前記第２方向における長さよりも長い、前記第２電極と、
を備えた、半導体装置。
【請求項2】
第１電極と、
前記第１電極の上に設けられた第１導電形の第１半導体領域と、
前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に設けられた第２電極であって、
前記第２半導体領域中に設けられた第１部分と、
前記第１部分の上に位置する第２部分と、
を含み、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向における前記第１部分の長さが前記第２方向における前記第２部分の長さよりも長く、前記第１部分と前記第２半導体領域との間にショットキー接合が形成された、前記第２電極と、
を備えた、半導体装置。
前記第１電極の上に設けられた第１導電形の第１半導体領域と、
前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に設けられた第２電極であって、
前記第２半導体領域中に設けられた第１部分と、
前記第１部分の上に位置する第２部分と、
を含み、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向における前記第１部分の長さが前記第２方向における前記第２部分の長さよりも長く、前記第１部分と前記第２半導体領域との間にショットキー接合が形成された、前記第２電極と、
を備えた、半導体装置。
【請求項3】
第１電極と、
前記第１電極の上に設けられた第１導電形の第１半導体領域と、
前記第１半導体領域の上に設けられ、１．０×１０１６ａｔｏｍｓ／ｃｍ３以上１．０×１０１８ａｔｏｍｓ／ｃｍ３以下の第２導電形の不純物濃度を有する第２半導体領域と、
前記第２半導体領域の上に設けられた第２電極であって、
前記第２半導体領域と接する第１部分と、
前記第１部分の上に位置する第２部分と、
を含み、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向における前記第１部分の長さが前記第２方向における前記第２部分の長さよりも長い、前記第２電極と、
を備えた、半導体装置。
前記第１電極の上に設けられた第１導電形の第１半導体領域と、
前記第１半導体領域の上に設けられ、１．０×１０１６ａｔｏｍｓ／ｃｍ３以上１．０×１０１８ａｔｏｍｓ／ｃｍ３以下の第２導電形の不純物濃度を有する第２半導体領域と、
前記第２半導体領域の上に設けられた第２電極であって、
前記第２半導体領域と接する第１部分と、
前記第１部分の上に位置する第２部分と、
を含み、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向における前記第１部分の長さが前記第２方向における前記第２部分の長さよりも長い、前記第２電極と、
を備えた、半導体装置。
【請求項4】
前記第２方向において、絶縁層を介して前記第２半導体領域と対面する導電部をさらに備え、
前記導電部は、前記第２電極と電気的に接続されている、請求項１～３のいずれか１つに記載の半導体装置。
前記導電部は、前記第２電極と電気的に接続されている、請求項１～３のいずれか１つに記載の半導体装置。
【請求項5】
前記第１電極の一部と前記第１半導体領域の一部との間に設けられた第２導電形の第４半導体領域と、
前記第１半導体領域の前記一部の上に設けられた第２導電形の第５半導体領域と、
前記第５半導体領域の上に設けられた第１導電形の第６半導体領域と、
前記第２方向において、ゲート絶縁層を介して前記第５半導体領域と対面するゲート電極と、をさらに備えた、請求項１～３のいずれか１つに記載の半導体装置。
前記第１半導体領域の前記一部の上に設けられた第２導電形の第５半導体領域と、
前記第５半導体領域の上に設けられた第１導電形の第６半導体領域と、
前記第２方向において、ゲート絶縁層を介して前記第５半導体領域と対面するゲート電極と、をさらに備えた、請求項１～３のいずれか１つに記載の半導体装置。
【請求項6】
前記第２電極は、前記第１部分と前記第２部分との間に位置する第３部分をさらに含み、
前記第３部分は、前記第１方向において前記第２半導体領域と接し、
前記第２方向における前記第３部分の長さは、前記第２方向における前記第２部分の長さと同じである、請求項１～３のいずれか１つに記載の半導体装置。
前記第３部分は、前記第１方向において前記第２半導体領域と接し、
前記第２方向における前記第３部分の長さは、前記第２方向における前記第２部分の長さと同じである、請求項１～３のいずれか１つに記載の半導体装置。
【請求項7】
前記第１部分はボイドを含む、請求項１～３のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【0002】
ダイオード、Reverse Conducting Insulated Gate Bipolar Transistor（ＲＣ－ＩＧＢＴ）などの半導体装置は、電力変換等の用途に用いられる。これらの半導体装置について、スイッチング損失は小さいことが望ましい。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１９－１３４１４９号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明が解決しようとする課題は、スイッチング損失を低減可能な半導体装置を提供することである。
【課題を解決するための手段】
【0005】
実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第２導電形の第３半導体領域と、第２電極と、を備える。前記第１半導体領域は、前記第１電極の上に設けられている。前記第２半導体領域は、前記第１半導体領域の上に設けられている。前記第３半導体領域は、前記第２半導体領域の上に設けられ、前記第２半導体領域よりも高い第２導電形の不純物濃度を有する。前記第２電極は、前記第３半導体領域の上に設けられている。前記第２電極は、第１部分と、第２部分と、を含む。前記第１部分は、前記第２半導体領域中に設けられている。前記第２部分は、前記第１部分の上に位置する。前記第２部分は、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向において、前記第３半導体領域と接する。前記第１部分の前記第２方向における長さは、前記第２部分の前記第２方向における長さよりも長い。
【図面の簡単な説明】
【0006】
【発明を実施するための形態】
【0007】
以下に、本発明の各実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【0008】
以下の説明において、ｎ＋、ｎ、ｎ－及びｐ＋、ｐの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、ｎ＋はｎよりもｎ形の不純物濃度が相対的に高く、ｎ－はｎよりもｎ形の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ形の不純物濃度が相対的に高く、ｐ－はｐよりもｐ形の不純物濃度が相対的に低いことを示す。各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
【0009】
また、実施形態の説明では、ＸＹＺ直交座標系を用いる。第１電極から第１半導体領域に向かう方向をＺ方向（第１方向）とする。Ｚ方向に対して垂直であり、相互に直交する２方向をＸ方向（第２方向）及びＹ方向（第３方向）とする。また、説明のために、第１電極から第１半導体領域に向かう方向を「上」と言い、その反対方向を「下」と言う。これらの方向は、第１電極と第１半導体領域との相対的な位置関係に基づき、重力の方向とは無関係である。
【0010】
（第１実施形態）
図１は、第１実施形態に係る半導体装置の一部を示す斜視断面図である。
第１実施形態に係る半導体装置は、ダイオードである。第１実施形態に係る半導体装置１００は、図１に示すように、ｎ－形カソード領域１０１（第１半導体領域の一例）、ｐ形アノード領域１０２（第２半導体領域の一例）、ｐ＋形アノード領域１０３（第３半導体領域の一例）、ｎ＋形カソード領域１０４、カソード電極１１１（第１電極の一例）、及びアノード電極１１２（第２電極の一例）を備える。
図１は、第１実施形態に係る半導体装置の一部を示す斜視断面図である。
第１実施形態に係る半導体装置は、ダイオードである。第１実施形態に係る半導体装置１００は、図１に示すように、ｎ－形カソード領域１０１（第１半導体領域の一例）、ｐ形アノード領域１０２（第２半導体領域の一例）、ｐ＋形アノード領域１０３（第３半導体領域の一例）、ｎ＋形カソード領域１０４、カソード電極１１１（第１電極の一例）、及びアノード電極１１２（第２電極の一例）を備える。
【0011】
カソード電極１１１は、半導体装置１００の下面に設けられている。ｎ＋形カソード領域１０４は、カソード電極１１１の上に設けられ、カソード電極１１１と電気的に接続されている。ｎ－形カソード領域１０１は、ｎ＋形カソード領域１０４の上に設けられている。ｎ－形カソード領域１０１のｎ形不純物濃度は、ｎ＋形カソード領域１０４のｎ形不純物濃度よりも低い。
【0012】
ｐ形アノード領域１０２は、ｎ－形カソード領域１０１の上に設けられている。ｎ－形カソード領域１０１とｐ形アノード領域１０２との間には、ｐｎ接合が形成されている。ｐ＋形アノード領域１０３は、ｐ形アノード領域１０２の上に設けられている。ｐ＋形アノード領域１０３のｐ形不純物濃度は、ｐ形アノード領域１０２のｐ形不純物濃度よりも高い。
【0013】
アノード電極１１２は、ｐ形アノード領域１０２及びｐ＋形アノード領域１０３の上に設けられている。アノード電極１１２は、カソード電極１１１に向けて突出した部分を含む。当該突出した部分は、第１部分１１２ａ及び第２部分１１２ｂを含む。第１部分１１２ａは、ｐ形アノード領域１０２中に設けられ、ｐ形アノード領域１０２と接している。第２部分１１２ｂは、ｐ形アノード領域１０２の上に設けられ、Ｘ方向においてｐ＋形アノード領域１０３と並ぶ。第１部分１１２ａの長さＬ１は、第２部分１１２ｂの長さＬ２よりも長い。第１部分１１２ａ及び第２部分１１２ｂのそれぞれは、Ｘ方向において複数設けられている。例えば、複数の第１部分１１２ａ及び複数の第２部分１１２ｂのそれぞれは、Ｙ方向に延びている。
【0014】
各構成要素の材料の一例を説明する。
ｎ－形カソード領域１０１、ｐ形アノード領域１０２、ｐ＋形アノード領域１０３、及びｎ＋形カソード領域１０４は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。カソード電極１１１及びアノード電極１１２は、チタン、アルミニウムなどの金属を含む。
ｎ－形カソード領域１０１、ｐ形アノード領域１０２、ｐ＋形アノード領域１０３、及びｎ＋形カソード領域１０４は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。カソード電極１１１及びアノード電極１１２は、チタン、アルミニウムなどの金属を含む。
【0015】
例えば、ｎ－形カソード領域１０１のｎ形不純物濃度は、１．０×１０１３ａｔｏｍｓ／ｃｍ３以上１．０×１０１５ａｔｏｍｓ／ｃｍ３以下である。ｐ形アノード領域１０２のｐ形不純物濃度は、１．０×１０１６ａｔｏｍｓ／ｃｍ３以上１．０×１０１８ａｔｏｍｓ／ｃｍ３以下である。ｐ＋形アノード領域１０３のｐ形不純物濃度は、１．０×１０１８ａｔｏｍｓ／ｃｍ３よりも大きく５．０×１０２１ａｔｏｍｓ／ｃｍ３以下である。ｎ＋形カソード領域１０４のｎ形不純物濃度は、１．０×１０１８ａｔｏｍｓ／ｃｍ３以上１．０×１０２１ａｔｏｍｓ／ｃｍ３以下である。
【0016】
図２（ａ）、図２（ｂ）、図３（ａ）、図３（ｂ）、及び図４は、第１実施形態に係る半導体装置の製造方法を示す断面図である。
まず、ｎ＋形半導体層１０４ｘ及びｎ－形半導体層１０１ｘを含む半導体基板を用意する。ｎ－形半導体層１０１ｘは、ｎ＋形半導体層１０４ｘの上に設けられている。ｎ－形半導体層１０１ｘの表面にｐ形不純物をイオン注入し、ｐ形半導体領域１０２ｘを形成する。図２（ａ）に示すように、ｐ形半導体領域１０２ｘの表面にｐ形不純物をイオン注入し、ｐ＋形半導体領域１０３ｘを形成する。
まず、ｎ＋形半導体層１０４ｘ及びｎ－形半導体層１０１ｘを含む半導体基板を用意する。ｎ－形半導体層１０１ｘは、ｎ＋形半導体層１０４ｘの上に設けられている。ｎ－形半導体層１０１ｘの表面にｐ形不純物をイオン注入し、ｐ形半導体領域１０２ｘを形成する。図２（ａ）に示すように、ｐ形半導体領域１０２ｘの表面にｐ形不純物をイオン注入し、ｐ＋形半導体領域１０３ｘを形成する。
【0017】
ｐ形半導体領域１０２ｘ及びｐ＋形半導体領域１０３ｘの上に、フォトリソグラフィ法によりマスクＭを形成する。マスクＭは、複数の開口を有する。マスクＭを用いて、反応性イオンエッチング（ＲＩＥ）により、ｐ形半導体領域１０２ｘの一部及びｐ＋形半導体領域１０３ｘの一部を除去する。これにより、図２（ｂ）に示すように、ｐ＋形半導体領域１０３ｘを貫通する開口ＯＰ１が形成される。
【0018】
マスクＭの表面及び開口ＯＰ１の内面に沿って、保護膜Ｐを形成する。異方性エッチングにより、マスクＭの上面及び開口ＯＰ１の底面に形成された保護膜Ｐを除去する。これにより、図３（ａ）に示すように、開口ＯＰ１の側壁にのみ保護膜Ｐが残される。
【0019】
開口ＯＰ１を通して、等方性イオンエッチングにより、ｐ形半導体領域１０２ｘの一部を除去する。図３（ｂ）に示すように、開口ＯＰ１の底部からｐ形半導体領域１０２ｘが等方的にエッチングされる。開口ＯＰ１の下に、より幅の広い開口ＯＰ２が形成される。
【0020】
マスクＭ及び保護膜Ｐを除去する。化学気相堆積（ＣＶＤ）により、金属層１１２ｘ及び金属層１１２ｙを形成する。金属層１１２ｘは、チタンを含む。金属層１１２ｙは、タングステンを含む。金属層１１２ｘ及び金属層１１２ｙにより、開口ＯＰ１及び開口ＯＰ２が埋め込まれる。図４（ａ）に示すように、金属層１１２ｘ及び金属層１１２ｙの上に、スパッタリングにより、金属層１１２ｚを形成する。金属層１１２ｚは、アルミニウムを含む。
【0021】
ｎ＋形半導体層１０４ｘが所定の厚さになるまで、ｎ＋形半導体層１０４ｘの裏面を研削する。図４（ｂ）に示すように、スパッタリングにより、研削した裏面に金属層１１１ｘを形成する。以上により、第１実施形態に係る半導体装置１００が製造される。
【0022】
半導体装置１００の動作を説明する。
カソード電極１１１に対してアノード電極１１２に正の電圧が印加されると、ｎ－形カソード領域１０１とｐ形アノード領域１０２との間に順方向電圧が加わる。これにより、半導体装置１００がオン状態となり、アノード電極１１２から１１１へ電流が流れる。このとき、アノード電極１１２から１０１へ正孔が注入され、カソード電極１１１から１０１へ電子が注入される。
カソード電極１１１に対してアノード電極１１２に正の電圧が印加されると、ｎ－形カソード領域１０１とｐ形アノード領域１０２との間に順方向電圧が加わる。これにより、半導体装置１００がオン状態となり、アノード電極１１２から１１１へ電流が流れる。このとき、アノード電極１１２から１０１へ正孔が注入され、カソード電極１１１から１０１へ電子が注入される。
【0023】
その後、アノード電極１１２に対してカソード電極１１１に正の電圧が印加されると、アノード電極１１２からカソード電極１１１への電流が停止する。半導体装置１００が、オン状態からオフ状態へ切り替わる。このとき、ｎ－形カソード領域１０１に蓄積されていた電子及び正孔は、それぞれ、カソード電極１１１及びアノード電極１１２へ排出される。
【0024】
第１実施形態の利点を説明する。
半導体装置１００がオン状態のときにｎ－形カソード領域１０１に蓄積されるキャリアが少ないほど、半導体装置１００がオフ状態へ切り替わったときにｎ－形カソード領域１０１から排出されるキャリアが少なくなる。すなわち、半導体装置１００のスイッチングがより高速化し、半導体装置１００のスイッチング損失が低減する。半導体装置１００では、ｎ－形カソード領域１０１に蓄積されるキャリアを低減するために、アノード電極１１２が第１部分１１２ａを含む。第１部分１１２ａは、ｐ形アノード領域１０２中に設けられている。ｐ形アノード領域１０２のｐ形不純物濃度は、ｐ＋形アノード領域１０３のｐ形不純物濃度よりも低い。ｐ形アノード領域１０２と第１部分１１２ａとの間で、ショットキー接合が形成される。半導体装置１００がオン状態のとき、第１部分１１２ａからｐ形アノード領域１０２には、正孔が注入され難い。一方、ｐ形アノード領域１０２から第１部分１１２ａには、電子が排出される。このため、ｎ－形カソード領域１０１に蓄積されるキャリアを減少させることができる。
半導体装置１００がオン状態のときにｎ－形カソード領域１０１に蓄積されるキャリアが少ないほど、半導体装置１００がオフ状態へ切り替わったときにｎ－形カソード領域１０１から排出されるキャリアが少なくなる。すなわち、半導体装置１００のスイッチングがより高速化し、半導体装置１００のスイッチング損失が低減する。半導体装置１００では、ｎ－形カソード領域１０１に蓄積されるキャリアを低減するために、アノード電極１１２が第１部分１１２ａを含む。第１部分１１２ａは、ｐ形アノード領域１０２中に設けられている。ｐ形アノード領域１０２のｐ形不純物濃度は、ｐ＋形アノード領域１０３のｐ形不純物濃度よりも低い。ｐ形アノード領域１０２と第１部分１１２ａとの間で、ショットキー接合が形成される。半導体装置１００がオン状態のとき、第１部分１１２ａからｐ形アノード領域１０２には、正孔が注入され難い。一方、ｐ形アノード領域１０２から第１部分１１２ａには、電子が排出される。このため、ｎ－形カソード領域１０１に蓄積されるキャリアを減少させることができる。
【0025】
特に、第１部分１１２ａの長さＬ１は、第２部分１１２ｂの長さＬ２よりも長い。このため、ｐ形アノード領域１０２と第１部分１１２ａとの接触面積をより大きくできる。接触面積が大きくなることで、ｐ形アノード領域１０２から第１部分１１２ａへ排出される電子の量を増加させることができる。ｎ－形カソード領域１０１に蓄積される電子が減少することで、ｎ－形カソード領域１０１へ注入される正孔も減少する。第１実施形態によれば、半導体装置１００がオン状態のときにｎ－形カソード領域１０１に蓄積されるキャリアを減少させ、半導体装置１００のスイッチング損失を低減できる。
【0026】
ｐ形アノード領域１０２のｐ形不純物濃度は、１．０×１０１６ａｔｏｍｓ／ｃｍ３以上１．０×１０１８ａｔｏｍｓ／ｃｍ３以下であることが好ましい。この濃度範囲であれば、ｐ形アノード領域１０２と第１部分１１２ａとの間で、良好にショットキー接合が形成される。
【0027】
図１に示す例では、アノード電極１１２が、第３部分１１２ｃをさらに含む。第３部分１１２ｃは、第１部分１１２ａと第２部分１１２ｂとの間に位置する。第３部分１１２ｃは、Ｘ方向において、ｐ形アノード領域１０２と接する。第３部分１１２ｃのＸ方向における長さは、第２部分１１２ｂのＸ方向における長さＬ２と同じである。
【0028】
又は、アノード電極１１２は、第３部分１１２ｃを含んでいなくても良い。カソード電極１１１に向けて突出した部分のうち、より幅の広い部分がｐ＋形アノード領域１０３と接しても良い。ただし、この場合、第３部分１１２ｃが設けられる場合に比べて、ｐ＋形アノード領域１０３とアノード電極１１２との接触面積が大きくなる。これにより、アノード電極１１２からｐ＋形アノード領域１０３への正孔の注入が増大する。従って、ｎ－形カソード領域１０１に蓄積されるキャリアを減少させるためには、アノード電極１１２が第３部分１１２ｃを含むことが好ましい。
【0029】
【0030】
図５に示す半導体装置１００ａでは、ｐ＋形アノード領域１０３は、ｐ形アノード領域１０２の一部の上に設けられている。ｐ形アノード領域１０２の別の一部は、Ｘ方向において、ｐ＋形アノード領域１０３と並んでいる。
【0031】
ｐ＋形アノード領域１０３は、Ｘ方向において複数設けられている。１つの第２部分１１２ｂが、一対のｐ＋形アノード領域１０３の間に設けられ、それらのｐ＋形アノード領域１０３と接している。例えば、各ｐ＋形アノード領域１０３は、第１部分１１２ａ及び第２部分１１２ｂに沿って、Ｙ方向に延びている。
【0032】
ｐ＋形アノード領域１０３のＸ－Ｙ面における面積が小さいと、半導体装置１００ａがオン状態のときに、ｎ－形カソード領域１０１へ流れるキャリアが減少する。ｎ－形カソード領域１０１に蓄積されるキャリアも減少する。これにより、半導体装置１００ａのスイッチング損失を低減できる。
【0033】
図６に示す半導体装置１００ｂでは、第２部分１１２ｂが、Ｘ方向においてｐ＋形アノード領域１０３と並んでいるものの、ｐ＋形アノード領域１０３から離れている。例えば、ｐ＋形アノード領域１０３及び第２部分１１２ｂは、Ｘ方向において交互に設けられている。第２部分１１２ｂとｐ＋形アノード領域１０３との間には、ｐ形アノード領域１０２の一部が設けられている。
【0034】
第２部分１１２ｂがｐ＋形アノード領域１０３から離れている場合、ｐ＋形アノード領域１０３とアノード電極１１２との接触面積をより小さくできる。ｐ＋形アノード領域１０３とアノード電極１１２との接触面積が小さいほど、半導体装置１００ｂがオン状態のときに、アノード電極１１２からｐ＋形アノード領域１０３への正孔の注入を抑制できる。これにより、ｎ－形カソード領域１０１に蓄積されるキャリアをより減少させることができる。半導体装置１００ｂによれば、半導体装置１００ａに比べて、スイッチング損失をさらに低減できる。
【0035】
図７に示す半導体装置１００ｃは、導電部１２１をさらに備える。導電部１２１は、Ｘ方向において、絶縁層１２１ａを介してｐ形アノード領域１０２と対面している。導電部１２１は、アノード電極１１２と電気的に接続されている。導電部１２１はＸ方向において複数設けられ、各導電部１２１はＹ方向に延びている。
【0036】
図８に示す半導体装置１００ｄでは、第１部分１１２ａにボイドＶが存在する。例えば、ボイドＶは、第１部分１１２ａのＸ－Ｚ面における略中央に位置し、第２部分１１２ｂの直下に存在する。
【0037】
複数の第１部分１１２ａのそれぞれにボイドＶが存在しても良い。複数の第１部分１１２ａの一部にのみボイドＶが存在しても良い。ボイドＶは、図８に示すように、Ｙ方向に沿って延びていても良い。Ｙ方向において、互いに離れた複数のボイドＶが存在しても良い。
【0038】
半導体装置１００ｄを製造する際、上面側で圧縮応力が発生する。圧縮応力が過度に強いと、半導体領域にクラックが生じる。この結果、例えば、半導体装置１００ｄのリーク電流が増加する。ボイドＶが設けられる場合、ボイドＶの少なくとも一部が圧縮応力に応じて変形する。これにより、半導体装置１００ｄの上面側で発生する圧縮応力を低減できる。クラックの発生を抑制し、半導体装置１００ｄのリーク電流を低減できる。
【0039】
（第２実施形態）
図９は、第２実施形態に係る半導体装置の平面図である。図１０は、図９の部分Ａの拡大平面図である。図１１は、図１０のＢ１－Ｂ２断面図である。図１０は、図１１のＣ１－Ｃ２断面に相当する。
第２実施形態に係る半導体装置は、ＲＣ－ＩＧＢＴである。第２実施形態に係る半導体装置２００は、図１に示すように、ｎ－形（第１導電形）ベース領域２０１（第１半導体領域の一例）、ｐ形（第２導電形）アノード領域２０２（第２半導体領域の一例）、ｐ＋形アノード領域２０３（第３半導体領域の一例）、ｐ＋形コレクタ領域２０４（第４半導体領域の一例）、ｐ形ベース領域２０５（第５半導体領域の一例）、ｎ＋形エミッタ領域２０６（第６半導体領域の一例）、ｐ＋形コンタクト領域２０７、ｎ＋形カソード領域２０８、コレクタ電極２１１（第１電極の一例）、エミッタ電極２１２（第２電極の一例）、ゲートパッド２１３、ゲート電極２２１、導電部２２２、及び絶縁層２２５を備える。
図９は、第２実施形態に係る半導体装置の平面図である。図１０は、図９の部分Ａの拡大平面図である。図１１は、図１０のＢ１－Ｂ２断面図である。図１０は、図１１のＣ１－Ｃ２断面に相当する。
第２実施形態に係る半導体装置は、ＲＣ－ＩＧＢＴである。第２実施形態に係る半導体装置２００は、図１に示すように、ｎ－形（第１導電形）ベース領域２０１（第１半導体領域の一例）、ｐ形（第２導電形）アノード領域２０２（第２半導体領域の一例）、ｐ＋形アノード領域２０３（第３半導体領域の一例）、ｐ＋形コレクタ領域２０４（第４半導体領域の一例）、ｐ形ベース領域２０５（第５半導体領域の一例）、ｎ＋形エミッタ領域２０６（第６半導体領域の一例）、ｐ＋形コンタクト領域２０７、ｎ＋形カソード領域２０８、コレクタ電極２１１（第１電極の一例）、エミッタ電極２１２（第２電極の一例）、ゲートパッド２１３、ゲート電極２２１、導電部２２２、及び絶縁層２２５を備える。
【0040】
図９に示すように、半導体装置２００の上面には、エミッタ電極２１２及びゲートパッド２１３が設けられている。エミッタ電極２１２及びゲートパッド２１３は、互いに離れている。例えば、Ｙ方向において、複数のエミッタ電極２１２が設けられている。各エミッタ電極２１２の周りには、ゲート配線２１３ａが設けられている。ゲート配線２１３ａの一部は、エミッタ電極２１２同士の間をＹ方向に延びている。ゲート配線２１３ａは、ゲートパッド２１３と電気的に接続されている。
【0041】
図９及び図１０に示すように、半導体装置２００は、ダイオード領域Ｒ１及びＩＧＢＴ領域Ｒ２を有する。図９に示す例では、ダイオード領域Ｒ１及びＩＧＢＴ領域Ｒ２のそれぞれは、Ｘ方向及びＹ方向において複数設けられている。Ｘ方向において、ダイオード領域Ｒ１とＩＧＢＴ領域Ｒ２が交互に設けられている。
【0042】
図１１に示すように、半導体装置２００の下面には、コレクタ電極２１１が設けられている。コレクタ電極２１１とエミッタ電極２１２は互いに離れており、複数のダイオード領域Ｒ１及び複数のＩＧＢＴ領域Ｒ２はコレクタ電極２１１とエミッタ電極２１２との間に位置する。
【0043】
各ダイオード領域Ｒ１には、ｎ－形ベース領域２０１の一部、ｐ形アノード領域２０２、ｐ＋形アノード領域２０３、ｎ＋形カソード領域２０８、及び導電部２２２が設けられている。
【0044】
ｎ＋形カソード領域２０８は、コレクタ電極２１１の一部の上に設けられ、コレクタ電極２１１と電気的に接続されている。ｎ－形ベース領域２０１の一部は、ｎ＋形カソード領域２０８の上に設けられている。ｐ形アノード領域２０２は、ｎ－形ベース領域２０１の当該一部の上に設けられ、ｎ＋形カソード領域２０８の上に位置する。
【0045】
導電部２２２は、Ｘ方向において、絶縁層２２２ａを介してｐ形アノード領域２０２と対面する。ｐ＋形アノード領域２０３は、ｐ形アノード領域２０２の上に設けられている。ｐ＋形アノード領域２０３のｐ形不純物濃度は、ｐ形アノード領域２０２のｐ形不純物濃度よりも高い。ｐ形アノード領域２０２、ｐ＋形アノード領域２０３、及び導電部２２２は、エミッタ電極２１２と電気的に接続されている。
【0046】
半導体装置２００におけるエミッタ電極２１２は、半導体装置１００におけるアノード電極１１２と同様に、第１部分２１２ａ及び第２部分２１２ｂを含む。第１部分２１２ａは、ｐ形アノード領域２０２中に設けられている。第１部分２１２ａはｐ形アノード領域２０２と接し、ｐ形アノード領域２０２と第１部分２１２ａとの間にはショットキー接合が形成されている。第２部分２１２ｂは、第１部分２１２ａの上に設けられ、Ｘ方向においてｐ＋形アノード領域２０３と並んでいる。第２部分２１２ｂは、ｐ＋形アノード領域２０３と接している。第１部分２１２ａのＸ方向における長さＬ１は、第２部分２１２ｂのＸ方向における長さＬ２よりも長い。
【0047】
エミッタ電極２１２は、第３部分２１２ｃをさらに含んでも良い。第３部分２１２ｃは、第１部分２１２ａと第２部分２１２ｂとの間に位置する。第３部分２１２ｃは、Ｘ方向において、ｐ形アノード領域２０２と接する。第３部分２１２ｃのＸ方向における長さは、第２部分２１２ｂのＸ方向における長さＬ２と同じである。
【0048】
１つのダイオード領域Ｒ１において、ｐ形アノード領域２０２、ｐ＋形アノード領域２０３、第１部分２１２ａ、第２部分２１２ｂ、及び導電部２２２のそれぞれは、Ｘ方向において複数設けられている。複数のｐ形アノード領域２０２、複数のｐ＋形アノード領域２０３、複数の第１部分２１２ａ、複数の第２部分２１２ｂ、及び複数の導電部２２２のそれぞれは、ストライプ状に設けられており、Ｙ方向に延びている。
【0049】
各ＩＧＢＴ領域Ｒ２には、ｎ－形ベース領域２０１の別の一部、ｐ＋形コレクタ領域２０４、ｐ形ベース領域２０５、ｎ＋形エミッタ領域２０６、ｐ＋形コンタクト領域２０７、及びゲート電極２２１が設けられている。
【0050】
ｐ＋形コレクタ領域２０４は、コレクタ電極２１１の別の一部の上に設けられ、コレクタ電極２１１と電気的に接続されている。ｎ－形ベース領域２０１の別の一部は、ｐ＋形コレクタ領域２０４の上に設けられている。ｐ形ベース領域２０５は、ｎ－形ベース領域２０１の当該別の一部の上に設けられ、ｐ＋形コレクタ領域２０４の上に位置する。
【0051】
エミッタ電極２１２は、コレクタ電極２１１に向けて突出した第４部分２１２ｄをさらに含む。ｎ＋形エミッタ領域２０６は、ｐ形ベース領域２０５の上に設けられ、Ｘ方向において第４部分２１２ｄに接している。ｐ＋形コンタクト領域２０７は、Ｚ方向においてｐ形ベース領域２０５と第４部分２１２ｄとの間に設けられ、ｎ＋形エミッタ領域２０６よりも下方に位置している。ｐ＋形コンタクト領域２０７のｐ形不純物濃度は、ｐ形ベース領域２０５のｐ形不純物濃度よりも高い。
【0052】
ゲート電極２２１は、Ｘ方向において、ゲート絶縁層２２１ａを介してｐ形ベース領域２０５と対面する。図示した例では、ゲート電極２２１は、さらに、ゲート絶縁層２２１ａを介してｎ－形ベース領域２０１及びｎ＋形エミッタ領域２０６とも対面している。
【0053】
エミッタ電極２１２は、ｐ形ベース領域２０５、ｎ＋形エミッタ領域２０６、及びｐ＋形コンタクト領域２０７と電気的に接続されている。エミッタ電極２１２とゲート電極２２１との間には絶縁層２２５が設けられ、エミッタ電極２１２とゲート電極２２１は互いに電気的に分離されている。
【0054】
１つのＩＧＢＴ領域Ｒ２において、ｐ形ベース領域２０５、ｎ＋形エミッタ領域２０６、ｐ＋形コンタクト領域２０７、第４部分２１２ｄ、及びゲート電極２２１のそれぞれは、Ｘ方向において複数設けられている。複数のｐ形ベース領域２０５、複数のｎ＋形エミッタ領域２０６、複数のｐ＋形コンタクト領域２０７、複数の第４部分２１２ｄ、及び複数のゲート電極２２１のそれぞれは、ストライプ状に設けられており、Ｙ方向に延びている。ゲート電極２２１のＹ方向における端部は、ゲート配線２１３ａと電気的に接続されている。ゲート電極２２１は、ゲート配線２１３ａを介して、ゲートパッド２１３と電気的に接続されている。
【0055】
半導体装置２００の動作について説明する。
エミッタ電極２１２に対してコレクタ電極２１１に正の電圧が印加された状態で、ゲート電極２２１に閾値以上の電圧が印加される。これにより、ｐ形ベース領域２０５にチャネル（反転層）が形成される。電子が、チャネルを通ってｎ＋形エミッタ領域２０６からｎ－形ベース領域２０１に流れ、正孔が、ｐ＋形コレクタ領域２０４からｎ－形ベース領域２０１へ流れる。ｎ－形ベース領域２０１に蓄積されるキャリア密度が増大し、電導度変調が生じる。これにより、ｎ－形ベース領域２０１の電気抵抗が大きく低下し、ＩＧＢＴ領域Ｒ２がオン状態となる。その後、ゲート電極２２１に印加される電圧が閾値よりも低くなると、ｐ形ベース領域２０５におけるチャネルが消滅し、ＩＧＢＴ領域Ｒ２がオフ状態に切り替わる。
エミッタ電極２１２に対してコレクタ電極２１１に正の電圧が印加された状態で、ゲート電極２２１に閾値以上の電圧が印加される。これにより、ｐ形ベース領域２０５にチャネル（反転層）が形成される。電子が、チャネルを通ってｎ＋形エミッタ領域２０６からｎ－形ベース領域２０１に流れ、正孔が、ｐ＋形コレクタ領域２０４からｎ－形ベース領域２０１へ流れる。ｎ－形ベース領域２０１に蓄積されるキャリア密度が増大し、電導度変調が生じる。これにより、ｎ－形ベース領域２０１の電気抵抗が大きく低下し、ＩＧＢＴ領域Ｒ２がオン状態となる。その後、ゲート電極２２１に印加される電圧が閾値よりも低くなると、ｐ形ベース領域２０５におけるチャネルが消滅し、ＩＧＢＴ領域Ｒ２がオフ状態に切り替わる。
【0056】
ＩＧＢＴ領域Ｒ２がオフ状態に切り替わった後、ｎ－形ベース領域２０１に蓄積されていた電子は、ｐ＋形コレクタ領域２０４を通ってコレクタ電極２１１へ排出される。正孔は、ｐ形ベース領域２０５を通ってエミッタ電極２１２へ排出される。
【0057】
例えば、半導体装置２００が設けられた回路において誘導起電力が発生し、コレクタ電極２１１に対してエミッタ電極２１２に正の電圧が印加されると、ダイオード領域Ｒ１が動作する。ｐ形アノード領域２０２からｎ－形ベース領域２０１へ正孔が流れ、ｎ＋形カソード領域２０８からｎ－形ベース領域２０１へ電子が流れる。ダイオード領域Ｒ１は、フリーホイールダイオード（ＦＷＤ）として機能する。
【0058】
図１１に示すように、ｐ＋形コレクタ領域２０４とｎ－形ベース領域２０１との間、及びｎ＋形カソード領域２０８とｎ－形ベース領域２０１との間に、ｎ形バッファ領域２０９が設けられても良い。ｎ形バッファ領域２０９のｎ形不純物濃度は、ｎ＋形カソード領域２０８のｎ形不純物濃度よりも低く、ｎ－形ベース領域２０１のｎ形不純物濃度よりも高い。ｎ形バッファ領域２０９を設けることで、ｎ－形ベース領域２０１における空乏層の広がりを、ｎ形バッファ領域２０９でより確実に抑えることができる。
【0059】
ＩＧＢＴ領域Ｒ２において、複数のゲート電極２２１の一部が、導電部２２２に置き換えられても良い。一部のゲート電極２２１を導電部２２２に置き換えることで、ＩＧＢＴ領域Ｒ２がオン状態のときに、ｎ－形ベース領域２０１に蓄積されるキャリアの密度を高め、半導体装置２００の電気抵抗をより低減できる。また、ダイオード領域Ｒ１において、導電部２２２を省略することも可能である。
【0060】
半導体装置２００の各構成要素の材料の一例を説明する。
ｎ－形ベース領域２０１、ｐ形アノード領域２０２、ｐ＋形アノード領域２０３、ｐ＋形コレクタ領域２０４、ｐ形ベース領域２０５、ｎ＋形エミッタ領域２０６、ｐ＋形コンタクト領域２０７、ｎ＋形カソード領域２０８、及びｎ形バッファ領域２０９は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。
ｎ－形ベース領域２０１、ｐ形アノード領域２０２、ｐ＋形アノード領域２０３、ｐ＋形コレクタ領域２０４、ｐ形ベース領域２０５、ｎ＋形エミッタ領域２０６、ｐ＋形コンタクト領域２０７、ｎ＋形カソード領域２０８、及びｎ形バッファ領域２０９は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。
【0061】
コレクタ電極２１１、エミッタ電極２１２、ゲートパッド２１３、及びゲート配線２１３ａは、チタン、タングステン、又はアルミニウムなどの金属を含む。ゲート電極２２１及び導電部２２２は、ポリシリコンなどの導電材料を含む。ゲート絶縁層２２１ａ、絶縁層２２２ａ、絶縁層２２５は、酸化シリコン、窒化シリコン、又は酸窒化シリコンなどの絶縁材料を含む。
【0062】
例えば、ｎ－形ベース領域２０１のｎ形不純物濃度は、１．０×１０１３ａｔｏｍｓ／ｃｍ３以上１．０×１０１５ａｔｏｍｓ／ｃｍ３以下である。ｐ形アノード領域２０２及びｐ形ベース領域２０５のそれぞれのｐ形不純物濃度は、１．０×１０１６ａｔｏｍｓ／ｃｍ３以上１．０×１０１８ａｔｏｍｓ／ｃｍ３以下である。ｐ＋形アノード領域２０３のｐ形不純物濃度は、１．０×１０１８ａｔｏｍｓ／ｃｍ３よりも大きく５．０×１０２１ａｔｏｍｓ／ｃｍ３以下である。ｐ＋形コレクタ領域２０４及びｐ＋形コンタクト領域２０７のそれぞれのｐ形不純物濃度は、１．０×１０１８ａｔｏｍｓ／ｃｍ３よりも大きく１．０×１０２１ａｔｏｍｓ／ｃｍ３以下である。ｎ＋形エミッタ領域２０６及びｎ＋形カソード領域２０８のそれぞれのｎ形不純物濃度は、１．０×１０１８ａｔｏｍｓ／ｃｍ３以上１．０×１０２１ａｔｏｍｓ／ｃｍ３以下である。ｎ形バッファ領域２０９のｎ形不純物濃度は、１．０×１０１４ａｔｏｍｓ／ｃｍ３以上１．０×１０１８ａｔｏｍｓ／ｃｍ３以下である。
【0063】
第２実施形態の利点を説明する。
第２実施形態に係る半導体装置２００では、エミッタ電極２１２が、第１部分２１２ａと第２部分２１２ｂを含む。第１部分２１２ａ及び第２部分２１２ｂは、ダイオード領域Ｒ１に設けられている。ｐ形アノード領域２０２のｐ形不純物濃度はｐ＋形アノード領域２０３のｐ形不純物濃度よりも低く、ｐ形アノード領域２０２と第１部分２１２ａとの間でショットキー接合が形成される。第１部分２１２ａからｐ形アノード領域２０２への正孔の注入が抑制され、ｐ形アノード領域２０２から第１部分２１２ａには電子が排出されることで、ＩＧＢＴ領域Ｒ２がオン状態のときにｎ－形ベース領域２０１に蓄積されるキャリアを減少させることができる。特に、第１部分２１２ａの長さＬ１が第２部分２１２ｂの長さＬ２よりも長いため、ｎ－形ベース領域２０１に蓄積されるキャリアをさらに減少させることができる。第２実施形態によれば、第１実施形態と同様に、半導体装置２００のスイッチング損失を低減できる。
第２実施形態に係る半導体装置２００では、エミッタ電極２１２が、第１部分２１２ａと第２部分２１２ｂを含む。第１部分２１２ａ及び第２部分２１２ｂは、ダイオード領域Ｒ１に設けられている。ｐ形アノード領域２０２のｐ形不純物濃度はｐ＋形アノード領域２０３のｐ形不純物濃度よりも低く、ｐ形アノード領域２０２と第１部分２１２ａとの間でショットキー接合が形成される。第１部分２１２ａからｐ形アノード領域２０２への正孔の注入が抑制され、ｐ形アノード領域２０２から第１部分２１２ａには電子が排出されることで、ＩＧＢＴ領域Ｒ２がオン状態のときにｎ－形ベース領域２０１に蓄積されるキャリアを減少させることができる。特に、第１部分２１２ａの長さＬ１が第２部分２１２ｂの長さＬ２よりも長いため、ｎ－形ベース領域２０１に蓄積されるキャリアをさらに減少させることができる。第２実施形態によれば、第１実施形態と同様に、半導体装置２００のスイッチング損失を低減できる。
【0064】
また、半導体装置２００は、ＩＧＢＴ領域Ｒ２を含む。ＩＧＢＴ領域Ｒ２には、ｎ－形ベース領域２０１及びｐ形ベース領域２０５からなる寄生ダイオードが存在する。ダイオード領域Ｒ１がオン状態のとき、正孔が、ＩＧＢＴ領域Ｒ２の寄生ダイオードを通してｎ－形ベース領域２０１に注入される。このため、ＲＣ－ＩＧＢＴの半導体装置２００では、設計された値よりも多くのキャリアがｎ－形ベース領域２０１に蓄積され易く、スイッチング損失の課題が顕著となり易い。半導体装置２００に第１部分２１２ａ及び第２部分２１２ｂが設けられることで、ｎ－形ベース領域２０１におけるキャリア密度を効果的に低減でき、半導体装置２００のスイッチング損失を低減できる。
【0065】
図８に示す半導体装置１００ｄと同様に、第１部分２１２ａには、ボイドＶが存在しても良い。半導体装置２００では、表面側にゲート絶縁層２２１ａ、絶縁層２２２ａ、絶縁層２２５などが存在する。これらの絶縁層が酸化材料を含む場合、圧縮応力がより大きくなる。このため、ゲート絶縁層２２１ａ、絶縁層２２２ａ、絶縁層２２５などの周囲では、半導体領域にクラックがより発生し易い。第１部分２１２ａにボイドＶが存在する場合、圧縮応力を低減でき、半導体装置２００におけるクラックによるリーク電流を低減できる。
【0066】
半導体装置２００において、ダイオード領域Ｒ１における導電部２２２が省略されても良い。ただし、ダイオード領域Ｒ１に導電部２２２を設け、ＩＧＢＴ領域Ｒ２にゲート電極２２１を設けることで、半導体装置２００を製造する際に、処理の均一性及び安定性を向上させることができる。例えば、ゲート電極２２１ごとの深さ、形状などの差を小さくし、半導体装置２００の特性のばらつきを抑制し、歩留まりを向上できる。また、ダイオード領域Ｒ１の上面側の構造と、ＩＧＢＴ領域Ｒ２の上面側の構造と、の差による電流の集中が発生することを抑制できる。
【0067】
本発明の実施形態は、以下の構成を含む。
（構成１）
第１電極と、
前記第１電極の上に設けられた第１導電形の第１半導体領域と、
前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に設けられ、前記第２半導体領域よりも高い第２導電形の不純物濃度を有する、第２導電形の第３半導体領域と、
前記第３半導体領域の上に設けられた第２電極であって、
前記第２半導体領域中に設けられた第１部分と、
前記第１部分の上に位置し、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向において前記第３半導体領域と接する第２部分と、
を含み、前記第１部分の前記第２方向における長さが前記第２部分の前記第２方向における長さよりも長い、前記第２電極と、
を備えた、半導体装置。
（構成２）
第１電極と、
前記第１電極の上に設けられた第１導電形の第１半導体領域と、
前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に設けられた第２電極であって、
前記第２半導体領域中に設けられた第１部分と、
前記第１部分の上に位置する第２部分と、
を含み、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向における前記第１部分の長さが前記第２方向における前記第２部分の長さよりも長く、前記第１部分と前記第２半導体領域との間にショットキー接合が形成された、前記第２電極と、
を備えた、半導体装置。
（構成３）
第１電極と、
前記第１電極の上に設けられた第１導電形の第１半導体領域と、
前記第１半導体領域の上に設けられ、１．０×１０１６ａｔｏｍｓ／ｃｍ３以上１．０×１０１８ａｔｏｍｓ／ｃｍ３以下の第２導電形の不純物濃度を有する第２半導体領域と、
前記第２半導体領域の上に設けられた第２電極であって、
前記第２半導体領域と接する第１部分と、
前記第１部分の上に位置する第２部分と、
を含み、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向における前記第１部分の長さが前記第２方向における前記第２部分の長さよりも長い、前記第２電極と、
を備えた、半導体装置。
（構成４）
前記第２方向において、絶縁層を介して前記第２半導体領域と対面する導電部をさらに備え、
前記導電部は、前記第２電極と電気的に接続されている、構成１～３のいずれか１つに記載の半導体装置。
（構成５）
前記第１電極の一部と前記第１半導体領域の一部との間に設けられた第２導電形の第４半導体領域と、
前記第１半導体領域の前記一部の上に設けられた第２導電形の第５半導体領域と、
前記第５半導体領域の上に設けられた第１導電形の第６半導体領域と、
前記第２方向において、ゲート絶縁層を介して前記第５半導体領域と対面するゲート電極と、をさらに備えた、構成１～４のいずれか１つに記載の半導体装置。
（構成６）
前記第２電極は、前記第１部分と前記第２部分との間に位置する第３部分をさらに含み、
前記第３部分は、前記第１方向において前記第２半導体領域と接し、
前記第２方向における前記第３部分の長さは、前記第２方向における前記第２部分の長さと同じである、構成１～５のいずれか１つに記載の半導体装置。
（構成７）
前記第１部分はボイドを含む、構成１～６のいずれか１つに記載の半導体装置。
（構成１）
第１電極と、
前記第１電極の上に設けられた第１導電形の第１半導体領域と、
前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に設けられ、前記第２半導体領域よりも高い第２導電形の不純物濃度を有する、第２導電形の第３半導体領域と、
前記第３半導体領域の上に設けられた第２電極であって、
前記第２半導体領域中に設けられた第１部分と、
前記第１部分の上に位置し、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向において前記第３半導体領域と接する第２部分と、
を含み、前記第１部分の前記第２方向における長さが前記第２部分の前記第２方向における長さよりも長い、前記第２電極と、
を備えた、半導体装置。
（構成２）
第１電極と、
前記第１電極の上に設けられた第１導電形の第１半導体領域と、
前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に設けられた第２電極であって、
前記第２半導体領域中に設けられた第１部分と、
前記第１部分の上に位置する第２部分と、
を含み、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向における前記第１部分の長さが前記第２方向における前記第２部分の長さよりも長く、前記第１部分と前記第２半導体領域との間にショットキー接合が形成された、前記第２電極と、
を備えた、半導体装置。
（構成３）
第１電極と、
前記第１電極の上に設けられた第１導電形の第１半導体領域と、
前記第１半導体領域の上に設けられ、１．０×１０１６ａｔｏｍｓ／ｃｍ３以上１．０×１０１８ａｔｏｍｓ／ｃｍ３以下の第２導電形の不純物濃度を有する第２半導体領域と、
前記第２半導体領域の上に設けられた第２電極であって、
前記第２半導体領域と接する第１部分と、
前記第１部分の上に位置する第２部分と、
を含み、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向における前記第１部分の長さが前記第２方向における前記第２部分の長さよりも長い、前記第２電極と、
を備えた、半導体装置。
（構成４）
前記第２方向において、絶縁層を介して前記第２半導体領域と対面する導電部をさらに備え、
前記導電部は、前記第２電極と電気的に接続されている、構成１～３のいずれか１つに記載の半導体装置。
（構成５）
前記第１電極の一部と前記第１半導体領域の一部との間に設けられた第２導電形の第４半導体領域と、
前記第１半導体領域の前記一部の上に設けられた第２導電形の第５半導体領域と、
前記第５半導体領域の上に設けられた第１導電形の第６半導体領域と、
前記第２方向において、ゲート絶縁層を介して前記第５半導体領域と対面するゲート電極と、をさらに備えた、構成１～４のいずれか１つに記載の半導体装置。
（構成６）
前記第２電極は、前記第１部分と前記第２部分との間に位置する第３部分をさらに含み、
前記第３部分は、前記第１方向において前記第２半導体領域と接し、
前記第２方向における前記第３部分の長さは、前記第２方向における前記第２部分の長さと同じである、構成１～５のいずれか１つに記載の半導体装置。
（構成７）
前記第１部分はボイドを含む、構成１～６のいずれか１つに記載の半導体装置。
【0068】
以上で説明した各実施形態によれば、スイッチング損失を低減可能な半導体装置が提供される。
【0069】
各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、走査型静電容量顕微鏡（ＳＣＭ）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。また、各半導体領域における不純物濃度については、例えば、二次イオン質量分析法（ＳＩＭＳ）により測定することが可能である。
【0070】
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【0071】
１００，１００ａ～１００ｄ：半導体装置、 １０１：ｎ－形カソード領域、 １０１ｘ：ｎ－形半導体層、 １０２：ｐ形アノード領域、 １０２ｘ：ｐ形半導体領域、 １０３：ｐ＋形アノード領域、 １０３ｘ：ｐ＋形半導体領域、 １０４：ｎ＋形カソード領域、 １０４ｘ：ｎ＋形半導体層、 １１１：カソード電極、 １１１ｘ：金属層、 １１２：アノード電極、 １１２ａ：第１部分、 １１２ｂ：第２部分、 １１２ｃ：第３部分、 １１２ｘ～１１２ｚ：金属層、 １２１：導電部、 １２１ａ：絶縁層、 ２００：半導体装置、 ２０１：ｎ－形ベース領域、 ２０２：ｐ形アノード領域、 ２０３：ｐ＋形アノード領域、 ２０４：ｐ＋形コレクタ領域、 ２０５：ｐ形ベース領域、 ２０６：ｎ＋形エミッタ領域、 ２０７：ｐ＋形コンタクト領域、 ２０８：ｎ＋形カソード領域、 ２０９：ｎ形バッファ領域、 ２１１：コレクタ電極、 ２１２：エミッタ電極、 ２１２ａ：第１部分、 ２１２ｂ：第２部分、 ２１２ｃ：第３部分、 ２１２ｄ：第４部分、 ２１３：ゲートパッド、 ２１３ａ：ゲート配線、 ２２１：ゲート電極、 ２２１ａ：ゲート絶縁層、 ２２２：導電部、 ２２２ａ，２２５：絶縁層、 Ｍ：マスク、 ＯＰ１，ＯＰ２：開口、 Ｐ：保護膜、 Ｒ１：ダイオード領域、 Ｒ２：ＩＧＢＴ領域、 Ｖ：ボイド
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】