特開 2024-136112 保護回路及び半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024136112

(43)【公開日】2024-10-04

(54)【発明の名称】保護回路及び半導体装置

(51)【国際特許分類】

   H01L 21/822 20060101AFI20240927BHJP

   H01L 27/06 20060101ALI20240927BHJP

【ＦＩ】

H01L27/04 H

H01L27/06 311A

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2023047093

(22)【出願日】2023-03-23

(71)【出願人】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(71)【出願人】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】110003708

【氏名又は名称】弁理士法人鈴榮特許綜合事務所

(72)【発明者】

【氏名】平岡 孝之

【テーマコード（参考）】

5F038

5F048

【Ｆターム（参考）】

5F038AV06

5F038BH02

5F038BH03

5F038BH07

5F038BH12

5F038BH13

5F048AB10

5F048AC01

5F048AC10

5F048CC01

5F048CC05

5F048CC09

5F048CC15

(57)【要約】

【課題】製造コストを抑制する。
【解決手段】実施形態に係る保護回路は、第１電源線ＰＬ１と、第２電源線ＰＬ２と、第１トランジスタ３０と、第１抵抗１１と、第２抵抗１２と、第２トランジスタ１３と、トリガ回路２０と、を含む。第１トランジスタ３０は、ドレインが第１電源線ＰＬ１に接続され、ソースが第２電源線ＰＬ２に接続される。第１抵抗１１は、一端が第１電源線ＰＬ１に接続される。第２抵抗１２は、一端が第２電源線ＰＬ２に接続される。第２トランジスタ１３は、ドレインが第１電源線ＰＬ１に接続され、ソースが第１ノードＮ１に接続され、ゲートが第１抵抗１１の他端と第２抵抗１２の他端とのそれぞれに接続される。トリガ回路２０は、第１ノードＮ１と第２電源線ＰＬ２とのそれぞれに接続され、第１ノードＮ１の電圧の変化に基づいて第１トランジスタ３０を制御する。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１電源線と、
第２電源線と、
ドレインが前記第１電源線に接続され、ソースが前記第２電源線に接続された第１トランジスタと、
一端が前記第１電源線に接続された第１抵抗と、
一端が前記第２電源線に接続された第２抵抗と、
ドレインが前記第１電源線に接続され、ソースが第１ノードに接続され、ゲートが前記第１抵抗の他端と前記第２抵抗の他端とのそれぞれに接続された第２トランジスタと、
前記第１ノードと前記第２電源線とのそれぞれに接続され、前記第１ノードの電圧の変化に基づいて前記第１トランジスタを制御するトリガ回路と、
を含む、保護回路。

【請求項2】

前記トリガ回路は、
一端が前記第１ノードに接続された第３抵抗と、
一方電極が前記第２電源線に接続された第１キャパシタと、
正の電源端が前記第１ノードに接続され、負の電源端が前記第２電源線に接続され、入力端が前記第３抵抗の他端と前記第１キャパシタの他方電極とのそれぞれと接続された第１インバータと、
を含み、前記第１インバータの出力に基づいて、前記第１トランジスタを制御する、
請求項１に記載の保護回路。

【請求項3】

前記トリガ回路は、
正の電源端が前記第１ノードに接続され、負の電源端が前記第２電源線に接続され、入力端が前記第１インバータの出力端と接続された第２インバータと、
正の電源端が前記第１ノードに接続され、負の電源端が前記第２電源線に接続され、入力端が前記第２インバータの出力端と接続され、出力端が前記第１トランジスタのゲートに接続された第３インバータと、
をさらに含む、請求項２に記載の保護回路。

【請求項4】

前記第１キャパシタは、ＭＯＳＦＥＴの構造を利用したキャパシタである、請求項２に記載の保護回路。

【請求項5】

請求項１乃至４のいずれか１項に記載の保護回路と、
前記第１電源線に接続され、外部と接続可能な第１端子と、
前記第２電源線に接続され、外部と接続可能な第２端子と、
を含み、
前記第１トランジスタの前記ドレインは、他のトランジスタを介することなく前記第１電源線に直接接続され、前記第１トランジスタの前記ソースは、他のトランジスタを介すること無く前記第２電源線に直接接続される、半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、保護回路及び半導体装置に関する。

【背景技術】

【0002】

ＥＳＤ（Electro Static Discharge）に対する保護回路が知られている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許出願公開第２００６／００７２２６７号明細書

【特許文献2】特開２０１３－１９８１２６号公報

【特許文献3】特開２０１４－０７５４３５号公報

【特許文献4】特開２０１４－０６３８５４号公報

【特許文献5】特開２０１４－１２０５４７号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

製造コストを抑制する。

【課題を解決するための手段】

【0005】

実施形態に係る保護回路は、第１電源線と、第２電源線と、第１トランジスタと、第１抵抗と、第２抵抗と、第２トランジスタと、トリガ回路と、を含む。第１トランジスタは、ドレインが第１電源線に接続され、ソースが第２電源線に接続される。第１抵抗は、一端が第１電源線に接続される。第２抵抗は、一端が第２電源線に接続される。第２トランジスタは、ドレインが第１電源線に接続され、ソースが第１ノードに接続され、ゲートが第１抵抗の他端と第２抵抗の他端とのそれぞれに接続される。トリガ回路は、第１ノードと第２電源線とのそれぞれに接続され、第１ノードの電圧の変化に基づいて第１トランジスタを制御する。

【図面の簡単な説明】

【0006】

【図1】実施形態に係る保護回路を含む半導体装置の構成例を示す回路図。

【図2】第１比較例に係る保護回路の構成例を示す回路図。

【図3】第２比較例に係る保護回路の構成例を示す回路図。

【発明を実施するための形態】

【0007】

以下、実施形態につき図面を参照して説明する。説明に際し、略同一の機能及び構成を有する構成要素については、同一符号を付す。また、以下に示す実施形態は、技術的思想を例示するものである。実施形態は、構成部品の材質、形状、構造、配置等を特定するものではない。実施形態は、種々の変更を加えることができる。

【0008】

［実施形態］
実施形態に係る半導体装置について説明する。

【0009】

［１］構成
［１－１］半導体装置の全体構成
図１は、実施形態に係る保護回路を含む半導体装置の構成例を示す回路図である。半導体装置ＩＣは、外部から供給された電力を用いて、種々の動作を行う装置である。半導体装置ＩＣは、例えば、ＩＣ（Integrated Circuit）チップである。

【0010】

半導体装置ＩＣは、電源線ＰＬ１及びＰＬ２、端子Ｔ１及びＴ２、保護回路１、並びに機能回路２を含む。

【0011】

電源線ＰＬ１及びＰＬ２のそれぞれは、配線である。電源線ＰＬ１及びＰＬ２のそれぞれは、半導体装置ＩＣに含まれる各回路への電源電圧の供給に使用される。

【0012】

端子Ｔ１及びＴ２のそれぞれは、半導体装置ＩＣの電源端子である。端子Ｔ１及びＴ２のそれぞれは、半導体装置ＩＣの外部と接続可能に構成される。端子Ｔ１は、電源線ＰＬ１に接続される。端子Ｔ１には、例えば電源電圧ＶＣＣＨが印加される。電源電圧ＶＣＣＨは、例えば４０Ｖである。端子Ｔ２は、電源線ＰＬ２に接続される。端子Ｔ２は、例えば接地電圧ＶＳＳに接地される。

【0013】

保護回路１は、電源線ＰＬ１及びＰＬ２に接続された回路を、ＥＳＤから保護する。保護回路１は、電源線ＰＬ１及びＰＬ２に接続される。

【0014】

機能回路２は、半導体装置ＩＣが実行する種々の動作を実現する回路である。機能回路２は、電源線ＰＬ１及びＰＬ２に接続される。

【0015】

［１－２］保護回路１の構成
引き続き図１を参照して、保護回路１の構成を説明する。

【0016】

保護回路１は、レギュレータ回路１０、トリガ回路２０、及びトランジスタ３０を含む。

【0017】

レギュレータ回路１０は、電源線ＰＬ１に印加された電源電圧ＶＣＣＨから、電源電圧ＶＣＣＨよりも低い電源電圧ＶＣＣＬを生成し、ノードＮ１に出力する。電源電圧ＶＣＣＬは、例えば４Ｖである。レギュレータ回路１０は、電源線ＰＬ１及びＰＬ２に接続される。

【0018】

トリガ回路２０は、電源電圧ＶＣＣＬの急上昇を検出して、トランジスタ３０を制御する。トリガ回路２０は、電源線ＰＬ２に接続される。

【0019】

トランジスタ３０は、Ｎ型のＭＯＳＦＥＴである。トランジスタ３０は、トリガ回路２０によって制御され、半導体装置ＩＣにＥＳＤが印加された際にオン状態となり、放電経路として機能する。トランジスタ３０のドレインは、電源線ＰＬ１に接続される。より詳細には、トランジスタ３０のドレインは、他のトランジスタを介すること無く電源線ＰＬ１に直接接続される。トランジスタ３０のソースは、電源線ＰＬ２に接続される。より詳細には、トランジスタ３０のソースは、他のトランジスタを介すること無く電源線ＰＬ２に直接接続される。トランジスタ３０のボディは、電源線ＰＬ２に接続される。トランジスタ３０のゲートは、トリガ回路２０に接続される。

【0020】

レギュレータ回路１０は、抵抗１１及び１２、並びにトランジスタ１３を含む。抵抗１１の抵抗値は、例えば、７００ｋΩである。抵抗１２の抵抗値は、例えば、１００ｋΩである。トランジスタ１３は、Ｎ型のＭＯＳＦＥＴである。トランジスタ１３の閾値電圧は、例えば、１Ｖである。抵抗１１の一端は、電源線ＰＬ１に接続される。抵抗１２の一端は、電源線ＰＬ２に接続される。トランジスタ１３のゲートは、抵抗１１の他端と抵抗１２の他端とのそれぞれに接続される。トランジスタ１３のドレインは、電源線ＰＬ１に接続される。トランジスタ１３のソースは、ノードＮ１に接続される。トランジスタ１３のボディは、ノードＮ１に接続される。

【0021】

電源線ＰＬ１とＰＬ２との間に直列接続されている抵抗１１及び１２は、電源電圧ＶＣＣＨを分圧する。電源電圧ＶＣＣＨが４０Ｖの場合、トランジスタ１３のゲートには抵抗１１の７００ｋΩと抵抗１２の１００ｋΩとで分圧された５Ｖが印加される。トランジスタ１３はノードＮ１に、トランジスタ１３のゲート電圧５Ｖよりも閾値電圧１Ｖだけ低い４Ｖを、電源電圧ＶＣＣＬとして出力する。

【0022】

トリガ回路２０は、抵抗２１及び２６、トランジスタ２２、並びにインバータ２３乃至２５を含む。トランジスタ２２は、Ｎ型のＭＯＳＦＥＴである。抵抗２１の一端は、ノードＮ１に接続される。トランジスタ２２のゲートは、抵抗２１の他端に接続される。トランジスタ２２のドレインは、電源線ＰＬ２に接続される。トランジスタ２２のソースは、電源線ＰＬ２に接続される。トランジスタ２２のボディは、電源線ＰＬ２に接続される。インバータ２３の入力端は、抵抗２１の他端とトランジスタ２２のゲートとのそれぞれと接続される。インバータ２４の入力端は、インバータ２３の出力端と接続される。インバータ２５の入力端は、インバータ２４の出力端と接続される。インバータ２５の出力端は、トランジスタ３０のゲートと接続される。インバータ２３乃至２５それぞれの正の電源端は、ノードＮ１に接続される。インバータ２３乃至２５それぞれの負の電源端は、電源線ＰＬ２に接続される。抵抗２６の一端は、インバータ２５の出力端とトランジスタ３０のゲートとのそれぞれに接続される。抵抗２６の他端は、電源線ＰＬ２に接続される。

【0023】

トランジスタ２２は、Ｎ型のＭＯＳＦＥＴである。トランジスタ２２は、トランジスタの構造を利用したキャパシタとして用いられている。言い換えると、トランジスタ２２のゲートは、キャパシタの一方電極である。トランジスタ２２のドレイン、ソース、及びボディは、キャパシタの他方電極である。

【0024】

抵抗２１の他端とトランジスタ２２のゲートとが接続されたノードの電圧は、ノードＮ１の電圧が変化した際に、ＲＣ時定数だけ遅れて変化する。抵抗２１の抵抗値と、トランジスタ２２で構成されたキャパシタの容量値とから、ＲＣ時定数が定まる。実施形態において、抵抗２１の抵抗値と、トランジスタ２２で構成されたキャパシタの容量値とは、ＲＣ時定数が、ＥＳＤで生じる瞬間的な電流流入の時間よりも十分長くなるような値に定められる。言い換えると、ＥＳＤによる瞬間的な電流流入が生じている間、抵抗２１の他端とトランジスタ２２のゲートとが接続されたノードの電圧は、略一定に保たれる。

【0025】

［２］動作
実施形態に係る保護回路１は、条件に応じて異なる動作を行う。本明細書では、半導体装置ＩＣ単体に対してＥＳＤが印加された場合と、半導体装置ＩＣに電源電圧が印加され通常動作している場合との２つの状態を例に、保護回路１の動作について説明する。

【0026】

まず、半導体装置ＩＣ単体に対してＥＳＤが印加された場合について説明する。半導体装置ＩＣが単体で存在している場合、電源電圧は印加されていないため、回路は動作しておらず、トランジスタ２２で構成されたキャパシタは十分に放電されている。

【0027】

ここで、端子Ｔ１に対してＥＳＤが印加されると、流入した電流によって電源線ＰＬ１の電圧が上昇する。電源線ＰＬ１の電圧が上昇すると、レギュレータ回路１０が動作を開始し、ノードＮ１の電圧が上昇する。ノードＮ１の電圧が上昇すると、トリガ回路２０が動作を開始する。

【0028】

抵抗２１の抵抗値と、トランジスタ２２で構成されたキャパシタの容量値とで定められるＲＣ時定数は、ＥＳＤで生じる瞬間的な電流流入の時間よりも十分長い。このため、抵抗２１の他端とトランジスタ２２のゲートとが接続されたノードの論理レベルは、インバータ２３から“Ｌ”レベルと判定される。

【0029】

インバータ２３は“Ｌ”レベルを反転させ、“Ｈ”レベルをインバータ２４へ出力する。インバータ２４は“Ｈ”レベルを反転させ、“Ｌ”レベルをインバータ２５へ出力する。インバータ２５は“Ｌ”レベルを反転させ、“Ｈ”レベルをトランジスタ３０のゲートへ出力する。よって、トランジスタ３０はオン状態となる。オン状態となったトランジスタ３０によって、電源線ＰＬ１と電源線ＰＬ２とが短絡され、ＥＳＤによって流入した電荷が放電される。

【0030】

このように、半導体装置ＩＣ単体に対してＥＳＤが印加されると、トランジスタ３０がオン状態となり、電源線ＰＬ１と電源線ＰＬ２とを短絡することで、ＥＳＤから半導体装置ＩＣを保護する。

【0031】

続いて、半導体装置ＩＣに電源電圧が印加され通常動作している場合について説明する。半導体装置ＩＣに電源電圧が印加され通常動作している場合、レギュレータ回路１０はノードＮ１に電圧を出力し、トランジスタ２２で構成されたキャパシタは十分に充電されている。このため、抵抗２１の他端とトランジスタ２２のゲートとが接続されたノードの論理レベルは、インバータ２３から“Ｈ”レベルと判定される。

【0032】

インバータ２３は“Ｈ”レベルを反転させ、“Ｌ”レベルをインバータ２４へ出力する。インバータ２４は“Ｌ”レベルを反転させ、“Ｈ”レベルをインバータ２５へ出力する。インバータ２５は“Ｈ”レベルを反転させ、“Ｌ”レベルをトランジスタ３０のゲートへ出力する。よって、トランジスタ３０はオフ状態となる。トランジスタ３０はオフ状態であるから、電源線ＰＬ１と電源線ＰＬ２とを短絡しない。

【0033】

このように、半導体装置ＩＣに電源電圧が印加され通常動作している場合、トランジスタ３０はオフ状態となり、半導体装置ＩＣの通常動作を妨げない。

【0034】

［３］効果
以上で説明した実施形態に係る保護回路１によれば、製造コストを抑制できる。以下に、実施形態に係る保護回路１の詳細な効果について説明する。

【0035】

半導体装置には、ＥＳＤが印加される可能性がある。このため、ＥＳＤから半導体装置を保護するために、半導体装置内部に保護回路が設けられる。

【0036】

保護回路の耐圧は、通常使用時に保護回路を含む半導体装置に印加される電圧に合わせて設定される。通常使用時に半導体装置に印加される電圧が高い場合、保護回路も十分高い耐圧が得られるように構成される。

【0037】

高耐圧の素子は、低耐圧の素子に比べて、サイズが大きい。このため、高耐圧を実現するために保護回路を高耐圧の素子で構成すると、保護回路の面積が広くなり得る。製造コストの観点から、保護回路の面積は狭いことが好ましい。

【0038】

実施形態に係る保護回路１は、電源線ＰＬ１と、電源線ＰＬ２と、ドレインが電源線ＰＬ１に接続され、ソースが電源線ＰＬ２に接続されたトランジスタ３０と、一端が電源線ＰＬ１に接続された抵抗１１と、一端が電源線ＰＬ２に接続された抵抗１２と、ドレインが電源線ＰＬ１に接続され、ソースがノードＮ１に接続され、ゲートが抵抗１１の他端と、抵抗１２の他端とのそれぞれに接続されたトランジスタ１３と、ノードＮ１と電源線ＰＬ２とのそれぞれに接続され、ノードＮ１の電圧の変化に基づいてトランジスタ３０を制御するトリガ回路２０と、を含む。

【0039】

実施形態に係る保護回路１では、抵抗１１と抵抗１２とトランジスタ１３とが、すなわちレギュレータ回路１０が、ノードＮ１に電源電圧ＶＣＣＬを出力する。トリガ回路２０は、電源電圧ＶＣＣＬを用いて動作する。電源電圧ＶＣＣＬは、電源電圧ＶＣＣＨよりも低い。よって、トリガ回路２０を低耐圧の素子で構成することができる。これにより、保護回路の面積を抑制できる。

【0040】

高耐圧素子と低耐圧素子の具体例について、キャパシタを例に説明する。高耐圧素子として、例えばＭＯＭ（Metal Oxide Metal）キャパシタが用いられる。ＭＯＭキャパシタは、半導体基板より上層の配線構造を活用して設けられる。ＭＯＭキャパシタは配線構造を活用しているため、静電容量に影響を与えないように、ＭＯＭキャパシタの周囲や上層に他の配線やパッドを配置することは避けられる。また、ＭＯＭキャパシタは電極間の距離が離れているため、容量当たりの面積が大きい。対して、低耐圧素子として、例えばＭＯＳキャパシタが用いられる。ＭＯＳキャパシタは、ＭＯＳＦＥＴの構造を活用して設けられる。ＭＯＳキャパシタは電極間の距離が近いため、容量当たりの面積が小さい。このように、高耐圧素子のＭＯＭキャパシタを用いずに、低耐圧素子のＭＯＳキャパシタを用いることで、保護回路の面積を抑制できる。

【0041】

また、実施形態に係る保護回路１では、ドレインが電源線ＰＬ１に接続され、ソースが電源線ＰＬ２に接続されたトランジスタ３０、すなわち電源線ＰＬ１と電源線ＰＬ２とを直接短絡できるトランジスタ３０を含む。このトランジスタ３０により、ＥＳＤによって流入した電荷を早く放電することができ、かつ保護回路の面積を抑制できる。

【0042】

トランジスタ３０の効果について説明するために、２つの比較例を参照する。図２は、第１比較例に係る保護回路の構成例を示す回路図である。第１比較例に係る保護回路１ａは、実施形態に係る保護回路１に対して、トリガ回路２０がトリガ回路４０に、トランジスタ３０がトランジスタ５０にそれぞれ置き換えられている。トリガ回路４０は、電源電圧ＶＣＣＬの急上昇を検出して、トランジスタ５０を制御する。トランジスタ５０は、Ｎ型のＭＯＳＦＥＴである。トリガ回路４０は、キャパシタ４１と、抵抗４２とを含む。キャパシタ４１の一方電極は、ノードＮ１に接続される。抵抗４２の一端は、電源線ＰＬ２に接続される。キャパシタ４１の他方電極と、抵抗４２の他端と、トランジスタ５０のゲートとが接続される。トランジスタ５０のドレインは、ノードＮ１に接続される。トランジスタ５０のソースは、電源線ＰＬ２に接続される。トランジスタ５０のボディは、電源線ＰＬ２に接続される。

【0043】

第１比較例に係る保護回路１ａでは、ＥＳＤによって流入した電荷を放電するためのトランジスタ５０が、ノードＮ１と電源線ＰＬ２との間に設けられている。このため、電源線ＰＬ１と電源線ＰＬ２との間で放電を行う際には、トランジスタ１３とトランジスタ５０とを介する経路が用いられる。トランジスタ１３のゲートには、抵抗１１及び抵抗１２によって分圧された電圧が印加される。このため、トランジスタ１３はＥＳＤに対する応答性が低く、ＥＳＤが印加された際に十分にオンしない。放電経路であるトランジスタ１３が、ＥＳＤが印加された際に十分にオンしないため、第１比較例に係る保護回路１ａの放電能力は、実施形態に係る保護回路１よりも低い。このため、第１比較例に係る保護回路１ａは、ＥＳＤが印加された際に電源線ＰＬ１に生じる電圧の高さが高くなり得る。

【0044】

図３は、第２比較例に係る保護回路の構成例を示す回路図である。第２比較例に係る保護回路１ｂは、実施形態に係る保護回路１に対して、トリガ回路２０がトリガ回路６０に、トランジスタ３０がトランジスタ５０にそれぞれ置き換えられ、プルアップ回路７０をさらに含む。トリガ回路６０は、電源電圧ＶＣＣＬの急上昇を検出して、トランジスタ５０を制御する。トランジスタ５０は、Ｎ型のＭＯＳＦＥＴである。プルアップ回路７０は、トリガ回路６０の動作に基づいて、トランジスタ１３のゲートをプルアップする。トリガ回路６０は、抵抗６１と、キャパシタ６２と、インバータ６３とを含む。抵抗６１の一端は、ノードＮ１に接続される。キャパシタ６２の一方電極は、電源線ＰＬ２に接続される。抵抗６１の他端と、キャパシタ６２の他方電極と、インバータ６３の入力端とが接続される。インバータ６３の正の電源端は、ノードＮ１に接続される。インバータ６３の負の電源端は、電源線ＰＬ２に接続される。インバータ６３の出力端は、トランジスタ５０のゲートと接続される。トランジスタ５０のドレインは、ノードＮ１に接続される。トランジスタ５０のソースは、電源線ＰＬ２に接続される。トランジスタ５０のボディは、電源線ＰＬ２に接続される。

【0045】

プルアップ回路７０は、トランジスタ７１乃至７３と、抵抗７４とを含む。トランジスタ７１及び７２は、Ｎ型のＭＯＳＦＥＴである。トランジスタ７３は、Ｐ型のＭＯＳＦＥＴである。トランジスタ７１のゲートと、インバータ６３の出力端と、トランジスタ５０のゲートとが接続される。トランジスタ７１のソースは、電源線ＰＬ２に接続される。トランジスタ７１のボディは、電源線ＰＬ２に接続される。トランジスタ７１のドレインと、トランジスタ７２のソースと、トランジスタ７２のボディとが接続される。トランジスタ７２のゲートと、トランジスタ７３のドレインと、抵抗１１の他端と、抵抗１２の他端と、トランジスタ１３のゲートとが接続される。トランジスタ７２のドレインと、トランジスタ７３のゲートと、抵抗７４の一端とが接続される。トランジスタ７３のソースは、電源線ＰＬ１に接続される。トランジスタ７３のボディは、電源線ＰＬ１に接続される。抵抗７４の他端が、電源線ＰＬ２に接続される。

【0046】

第２比較例に係る保護回路１ｂは、プルアップ回路７０を含む。プルアップ回路７０は、トリガ回路６０のインバータ６３が“Ｈ”レベルを出力した際に、すなわちＥＳＤによる電圧の急上昇が検出された際に、レギュレータ回路１０のトランジスタ１３のゲートをプルアップする。これにより、第２比較例に係る保護回路１ｂは、保護回路１ｂにＥＳＤが印加された際に、トランジスタ１３を十分にオンさせることができる。よって、第２比較例に係る保護回路１ｂは、第１比較例に係る保護回路１ａよりも、放電能力が高い。

【0047】

このように、レギュレータ回路１０の出力であるノードＮ１に、放電用のトランジスタ５０が接続される場合であっても、レギュレータ回路１０にプルアップ回路７０を加えることで、放電能力を確保することができる。しかし、プルアップ回路７０を設ける分、保護回路の面積が大きくなり得る。

【0048】

また、第１比較例及び第２比較例のように、放電経路に複数のトランジスタが含まれる場合、放電経路の抵抗値は、放電経路に含まれる各トランジスタの抵抗値の合計となる。放電経路の抵抗値を低くするために、放電経路に含まれる各トランジスタのサイズを大きくすると、保護回路の面積が大きくなり得る。

【0049】

実施形態に係る保護回路１では、ドレインが他のトランジスタを介すること無く電源線ＰＬ１に直接接続され、ソースが他のトランジスタを介すること無く電源線ＰＬ２に直接接続されたトランジスタ３０が設けられる。つまり、放電経路が１つのトランジスタで構成される。このため、実施形態に係る保護回路１は、放電経路が複数のトランジスタで構成される場合と比べて、面積を抑制できる。

【0050】

［４］変形例等
上記実施形態では、トリガ回路２０が、トランジスタの構造を利用したキャパシタである、トランジスタ２２を含む場合を例に説明した。トリガ回路２０は、トランジスタ２２の代わりに、トランジスタの構造を利用していないキャパシタを含んでもよい。

【0051】

上記実施形態では、トリガ回路２０が、直列に接続されたインバータ２３乃至２５、すなわち直列に接続された３つのインバータを含む場合を例に説明した。トリガ回路２０が含む直列に接続されたインバータの数は、奇数であればよく、例えば１つでも５つでもよい。１つの場合について具体的に説明すると、トリガ回路２０から、インバータ２３及び２５を省略し、インバータ２３の出力端をトランジスタ３０のゲートと接続し、インバータ２３の出力端と電源線ＰＬ２との間に抵抗２６を設けるように変形すればよい。このようにトリガ回路を構成した場合であっても、上記実施形態と同様の効果が得られる。

【0052】

本明細書において“接続”は、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。また、“電気的に接続される”は、電気的に接続されたものと同様に動作することが可能であれば、絶縁体を介していても良い。また、明細書において“オン状態”とは、対応するトランジスタのゲートに当該トランジスタの閾値電圧以上の電圧が印加されていることを示している。“オフ状態”とは、対応するトランジスタのゲートに当該トランジスタの閾値電圧未満の電圧が印加されていることを示し、例えばトランジスタのリーク電流のような微少な電流が流れることを除外しない。

【0053】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0054】

１，１ａ，１ｂ…保護回路、２…機能回路、１０…レギュレータ回路、１１，１２，２１，２６，４２，６１，７４…抵抗、１３，２２，３０，５０，７１，７２，７３…トランジスタ、２０，４０，６０…トリガ回路、２３，２４，２５，６３…インバータ、４１，６２…キャパシタ、７０…プルアップ回路、ＩＣ…半導体装置、ＰＬ１，ＰＬ２…電源線、Ｔ１，Ｔ２…端子。

【図1】

【図2】

【図3】