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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024136121
(43)【公開日】2024-10-04
(54)【発明の名称】磁気メモリデバイス
(51)【国際特許分類】
H10B 61/00 20230101AFI20240927BHJP
H10N 50/80 20230101ALI20240927BHJP
【ＦＩ】
H10B61/00
H10N50/80 Z
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023047106
(22)【出願日】2023-03-23
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】吉川 将寿
(72)【発明者】
【氏名】李 恬
【テーマコード（参考）】
4M119
5F092
【Ｆターム（参考）】
4M119BB01
4M119CC05
4M119CC10
4M119DD06
4M119DD09
4M119DD17
4M119DD33
4M119DD45
4M119EE04
4M119JJ12
4M119JJ15
5F092AB06
5F092AC12
5F092AC26
5F092AD03
5F092AD23
5F092AD25
5F092BB08
5F092BB23
5F092BB36
5F092BB43
5F092BC03
5F092BC07
5F092CA08
5F092CA20
(57)【要約】
【課題】書込み電流を低減する。
【解決手段】磁気メモリデバイスは、第１導電体層と、各々が第１方向に延び、第１導電体層と接して互いに離れて設けられる第１磁気抵抗効果素子及び第２磁気抵抗効果素子と、を備える。第１導電体層は、第１方向に見て第１磁気抵抗効果素子及び第２磁気抵抗効果素子のいずれとも重複しない第１部分と、第１方向に見て第１磁気抵抗効果素子の中央領域と重複する第２部分と、第１方向に見て第１磁気抵抗効果素子の縁領域と重複する第３部分と、を含む。第１部分の抵抗及び第３部分の抵抗は、第２部分の抵抗より低い。
【選択図】図３
【解決手段】磁気メモリデバイスは、第１導電体層と、各々が第１方向に延び、第１導電体層と接して互いに離れて設けられる第１磁気抵抗効果素子及び第２磁気抵抗効果素子と、を備える。第１導電体層は、第１方向に見て第１磁気抵抗効果素子及び第２磁気抵抗効果素子のいずれとも重複しない第１部分と、第１方向に見て第１磁気抵抗効果素子の中央領域と重複する第２部分と、第１方向に見て第１磁気抵抗効果素子の縁領域と重複する第３部分と、を含む。第１部分の抵抗及び第３部分の抵抗は、第２部分の抵抗より低い。
【選択図】図３
【特許請求の範囲】
【請求項1】
第１導電体層と、
各々が第１方向に延び、前記第１導電体層と接して互いに離れて設けられる第１磁気抵抗効果素子及び第２磁気抵抗効果素子と、
を備え、
前記第１導電体層は、
前記第１方向に見て前記第１磁気抵抗効果素子及び前記第２磁気抵抗効果素子のいずれとも重複しない第１部分と、
前記第１方向に見て前記第１磁気抵抗効果素子の中央領域と重複する第２部分と、
前記第１方向に見て前記第１磁気抵抗効果素子の縁領域と重複する第３部分と、
を含み、
前記第１部分の抵抗及び前記第３部分の抵抗は、前記第２部分の抵抗より低い、
磁気メモリデバイス。
各々が第１方向に延び、前記第１導電体層と接して互いに離れて設けられる第１磁気抵抗効果素子及び第２磁気抵抗効果素子と、
を備え、
前記第１導電体層は、
前記第１方向に見て前記第１磁気抵抗効果素子及び前記第２磁気抵抗効果素子のいずれとも重複しない第１部分と、
前記第１方向に見て前記第１磁気抵抗効果素子の中央領域と重複する第２部分と、
前記第１方向に見て前記第１磁気抵抗効果素子の縁領域と重複する第３部分と、
を含み、
前記第１部分の抵抗及び前記第３部分の抵抗は、前記第２部分の抵抗より低い、
磁気メモリデバイス。
【請求項2】
前記第１部分の膜厚及び前記第３部分の膜厚は、前記第２部分の膜厚より厚い、
請求項１記載の磁気メモリデバイス。
請求項１記載の磁気メモリデバイス。
【請求項3】
前記第１導電体層は、タンタル（Ｔａ）、タングステン（Ｗ）、レニウム（Ｒｅ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、銀（Ａｇ）、銅（Ｃｕ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、金（Ａｕ）、マンガン（Ｍｎ）、鉛（Ｐｂ）、ビスマス（Ｂｉ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）、セレン（Ｓｅ）、及びポロニウム（Ｐｏ）から選択される少なくとも１つの元素を含む、
請求項１記載の磁気メモリデバイス。
請求項１記載の磁気メモリデバイス。
【請求項4】
前記第１導電体層は、単層で構成される、
請求項３記載の磁気メモリデバイス。
請求項３記載の磁気メモリデバイス。
【請求項5】
前記第１導電体層は、複数の層が積層されて構成される、
請求項３記載の磁気メモリデバイス。
請求項３記載の磁気メモリデバイス。
【請求項6】
前記第１磁気抵抗効果素子は、
前記第１導電体層と接する第１強磁性層と、
前記第１強磁性層に対して前記第１導電体層と反対側に位置する第２強磁性層と、
前記第１強磁性層と前記第２強磁性層との間に位置する非磁性層と、
を含む、
請求項１記載の磁気メモリデバイス。
前記第１導電体層と接する第１強磁性層と、
前記第１強磁性層に対して前記第１導電体層と反対側に位置する第２強磁性層と、
前記第１強磁性層と前記第２強磁性層との間に位置する非磁性層と、
を含む、
請求項１記載の磁気メモリデバイス。
【請求項7】
前記第１導電体層、前記第１磁気抵抗効果素子、及び前記第２磁気抵抗効果素子が上方に設けられる基板を更に備え、
前記第１磁気抵抗効果素子及び前記第２磁気抵抗効果素子は、前記第１導電体層に対して前記基板と反対側に位置する、
請求項１記載の磁気メモリデバイス。
前記第１磁気抵抗効果素子及び前記第２磁気抵抗効果素子は、前記第１導電体層に対して前記基板と反対側に位置する、
請求項１記載の磁気メモリデバイス。
【請求項8】
前記第１導電体層、前記第１磁気抵抗効果素子、及び前記第２磁気抵抗効果素子が上方に設けられる基板を更に備え、
前記第１導電体層は、前記第１磁気抵抗効果素子及び前記第２磁気抵抗効果素子に対して前記基板と反対側に位置する、
請求項１記載の磁気メモリデバイス。
前記第１導電体層は、前記第１磁気抵抗効果素子及び前記第２磁気抵抗効果素子に対して前記基板と反対側に位置する、
請求項１記載の磁気メモリデバイス。
【請求項9】
積層膜と、
前記積層膜と接して互いに離れて設けられる第１磁気抵抗効果素子及び第２磁気抵抗効果素子と、
を備え、
前記積層膜は、
前記第１磁気抵抗効果素子と接する第１導電体層と、
前記第１導電体層に対して前記第１磁気抵抗効果素子及び前記第２磁気抵抗効果素子と反対側で前記第１磁気抵抗効果素子及び前記第２磁気抵抗効果素子の間に設けられ、前記第１導電体層と接する第２導電体層と、
を含み、
前記第２導電体層の抵抗は、前記第１導電体層の抵抗より低い、
磁気メモリデバイス。
前記積層膜と接して互いに離れて設けられる第１磁気抵抗効果素子及び第２磁気抵抗効果素子と、
を備え、
前記積層膜は、
前記第１磁気抵抗効果素子と接する第１導電体層と、
前記第１導電体層に対して前記第１磁気抵抗効果素子及び前記第２磁気抵抗効果素子と反対側で前記第１磁気抵抗効果素子及び前記第２磁気抵抗効果素子の間に設けられ、前記第１導電体層と接する第２導電体層と、
を含み、
前記第２導電体層の抵抗は、前記第１導電体層の抵抗より低い、
磁気メモリデバイス。
【請求項10】
前記第１導電体層は、前記第２磁気抵抗効果素子と更に接する、
請求項９記載の磁気メモリデバイス。
請求項９記載の磁気メモリデバイス。
【請求項11】
前記積層膜は、前記第２磁気抵抗効果素子と接し、かつ前記第１導電体層と離れて設けられる第３導電体層を更に含み、
前記第２導電体層は、前記第１導電体層に対して前記第１磁気抵抗効果素子及び前記第２磁気抵抗効果素子と反対側で、前記第１導電体層及び前記第３導電体層の各々と接する、
請求項９記載の磁気メモリデバイス。
前記第２導電体層は、前記第１導電体層に対して前記第１磁気抵抗効果素子及び前記第２磁気抵抗効果素子と反対側で、前記第１導電体層及び前記第３導電体層の各々と接する、
請求項９記載の磁気メモリデバイス。
【請求項12】
前記第１導電体層及び前記第３導電体層は、前記第２導電体層を介して電気的に接続される、
請求項１１記載の磁気メモリデバイス。
請求項１１記載の磁気メモリデバイス。
【請求項13】
前記第１磁気抵抗効果素子及び前記第２磁気抵抗効果素子は第１方向に延び、
前記第１導電体層は、
前記第１方向に見て前記第１磁気抵抗効果素子及び前記第２導電体層のいずれとも重複する部分を含む、
請求項９記載の磁気メモリデバイス。
前記第１導電体層は、
前記第１方向に見て前記第１磁気抵抗効果素子及び前記第２導電体層のいずれとも重複する部分を含む、
請求項９記載の磁気メモリデバイス。
【請求項14】
前記第１導電体層は、タンタル（Ｔａ）、タングステン（Ｗ）、レニウム（Ｒｅ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、銀（Ａｇ）、銅（Ｃｕ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、金（Ａｕ）、マンガン（Ｍｎ）、鉛（Ｐｂ）、ビスマス（Ｂｉ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）、セレン（Ｓｅ）、及びポロニウム（Ｐｏ）から選択される少なくとも１つの元素を含む、
請求項９記載の磁気メモリデバイス。
請求項９記載の磁気メモリデバイス。
【請求項15】
前記第１導電体層は、単層で構成される、
請求項１４記載の磁気メモリデバイス。
請求項１４記載の磁気メモリデバイス。
【請求項16】
前記第１導電体層は、複数の層が積層されて構成される、
請求項１４記載の磁気メモリデバイス。
請求項１４記載の磁気メモリデバイス。
【請求項17】
前記第２導電体層は、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、及びモリブデン（Ｍｏ）から選択される少なくとも１個の元素を含む、
請求項１４記載の磁気メモリデバイス。
請求項１４記載の磁気メモリデバイス。
【請求項18】
前記第１磁気抵抗効果素子は、
前記第１導電体層と接する第１強磁性層と、
前記第１強磁性層に対して前記第１導電体層と反対側に位置する第２強磁性層と、
前記第１強磁性層と前記第２強磁性層との間に位置する非磁性層と、
を含む、
請求項９記載の磁気メモリデバイス。
前記第１導電体層と接する第１強磁性層と、
前記第１強磁性層に対して前記第１導電体層と反対側に位置する第２強磁性層と、
前記第１強磁性層と前記第２強磁性層との間に位置する非磁性層と、
を含む、
請求項９記載の磁気メモリデバイス。
【請求項19】
前記積層膜、前記第１磁気抵抗効果素子、及び前記第２磁気抵抗効果素子が上方に設けられる基板を更に備え、
前記第１磁気抵抗効果素子及び前記第２磁気抵抗効果素子は、前記積層膜に対して前記基板と反対側に位置する、
請求項９記載の磁気メモリデバイス。
前記第１磁気抵抗効果素子及び前記第２磁気抵抗効果素子は、前記積層膜に対して前記基板と反対側に位置する、
請求項９記載の磁気メモリデバイス。
【請求項20】
前記積層膜、前記第１磁気抵抗効果素子、及び前記第２磁気抵抗効果素子が上方に設けられる基板を更に備え、
前記積層膜は、前記第１磁気抵抗効果素子及び前記第２磁気抵抗効果素子に対して前記基板と反対側に位置する、
請求項９記載の磁気メモリデバイス。
前記積層膜は、前記第１磁気抵抗効果素子及び前記第２磁気抵抗効果素子に対して前記基板と反対側に位置する、
請求項９記載の磁気メモリデバイス。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、磁気メモリデバイスに関する。
【背景技術】
【0002】
磁気抵抗効果素子を記憶素子として用いた磁気メモリデバイスが知られている。磁気抵抗効果素子へデータを書き込む方式として、種々の手法が提案されている。例えば、磁気抵抗効果素子に直接電流を流すことなくデータを書き込む方式として、スピン軌道トルク（Spin Orbit Torque）を用いた書き込み方式が知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第９１０５８３０号明細書
【特許文献2】米国特許第１１２８９１４３号明細書
【特許文献3】米国特許出願公開第２０２２／００５２２５４号明細書
【特許文献4】米国特許第１１３７４１６６号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
書込み電流を低減する。
【課題を解決するための手段】
【0005】
実施形態の磁気メモリデバイスは、第１導電体層と、各々が第１方向に延び、上記第１導電体層と接して互いに離れて設けられる第１磁気抵抗効果素子及び第２磁気抵抗効果素子と、を備える。上記第１導電体層は、第１部分と、第２部分と、第３部分と、を含む。上記第１部分は、第１方向に見て上記第１磁気抵抗効果素子及び上記第２磁気抵抗効果素子のいずれとも重複しない。上記第２部分は、上記第１方向に見て上記第１磁気抵抗効果素子の中央領域と重複する。上記第３部分は、上記第１方向に見て上記第１磁気抵抗効果素子の縁領域と重複する。上記第１部分の抵抗及び上記第３部分の抵抗は、上記第２部分の抵抗より低い。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係る磁気メモリデバイスの構成の一例を示すブロック図。
【図2】第１実施形態に係るメモリセルアレイの回路構成の一例を示す回路図。
【図3】第１実施形態に係るメモリストリングの一部の断面構造の一例を示す断面図。
【図4】第１実施形態に係る配線及び素子層の形状の二例を示す平面図。
【図5】第１実施形態に係るメモリストリングの一部の製造途中の断面構造の一例を示す断面図。
【図6】第１実施形態に係るメモリストリングの一部の製造途中の断面構造の一例を示す断面図。
【図7】第１実施形態に係るメモリストリングの一部の製造途中の断面構造の一例を示す断面図。
【図8】第１実施形態に係るメモリストリングの一部の製造途中の断面構造の一例を示す断面図。
【図9】第１実施形態の変形例に係るメモリストリングの一部の製造途中の断面構造の一例を示す断面図。
【図10】第１実施形態の変形例に係るメモリストリングの一部の製造途中の断面構造の一例を示す断面図。
【図11】第１実施形態の変形例に係るメモリストリングの一部の製造途中の断面構造の一例を示す断面図。
【図12】第２実施形態に係るメモリストリングの一部の断面構造の一例を示す断面図。
【図13】第２実施形態に係る配線及び素子層の形状の二例を示す平面図。
【図14】第２実施形態の変形例に係るメモリストリングの一部の断面構造の一例を示す断面図。
【図15】第３実施形態に係るメモリストリングの一部の断面構造の一例を示す断面図。
【図16】第３実施形態に係るメモリストリングの一部の製造途中の断面構造の一例を示す断面図。
【図17】第３実施形態に係るメモリストリングの一部の製造途中の断面構造の一例を示す断面図。
【図18】第３実施形態に係るメモリストリングの一部の製造途中の断面構造の一例を示す断面図。
【図19】第３実施形態に係るメモリストリングの一部の製造途中の断面構造の一例を示す断面図。
【図20】第３実施形態に係るメモリストリングの一部の製造途中の断面構造の一例を示す断面図。
【図21】第３実施形態に係るメモリストリングの一部の製造途中の断面構造の一例を示す断面図。
【図22】第４実施形態に係るメモリストリングの一部の断面構造の一例を示す断面図。
【図23】第４実施形態の変形例に係るメモリストリングの一部の断面構造の一例を示す断面図。
【発明を実施するための形態】
【0007】
以下、図面を参照していくつかの実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。添え字は、下付き文字や上付き文字に限らず、例えば、参照符号の末尾に添加される小文字のアルファベット、記号、及び配列を意味するインデックス等を含む。
【0008】
本明細書において、磁気メモリデバイスは、例えば、ＭＲＡＭ（Magnetoresistive Random Access Memory）である。磁気メモリデバイスは、記憶素子として磁気抵抗効果素子を含む。磁気抵抗効果素子は、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）によってトンネル磁気抵抗効果（Magnetoresistance effect）を有する抵抗変化素子である。この磁気抵抗効果素子は、ＭＴＪ素子とも称する。
【0009】
１．第１実施形態
第１実施形態について説明する。
第１実施形態について説明する。
【0010】
１．１ 構成
まず、第１実施形態に係る磁気メモリデバイスの構成について説明する。
まず、第１実施形態に係る磁気メモリデバイスの構成について説明する。
【0011】
１．１．１ 磁気メモリデバイス
図１は、第１実施形態に係る磁気メモリデバイスの構成の一例を示すブロック図である。磁気メモリデバイス１は、メモリセルアレイ１０、ロウ選択回路１１、カラム選択回路１２、デコード回路１３、書込み回路１４、読出し回路１５、電圧生成回路１６、入出力回路１７、及び制御回路１８を備える。
図１は、第１実施形態に係る磁気メモリデバイスの構成の一例を示すブロック図である。磁気メモリデバイス１は、メモリセルアレイ１０、ロウ選択回路１１、カラム選択回路１２、デコード回路１３、書込み回路１４、読出し回路１５、電圧生成回路１６、入出力回路１７、及び制御回路１８を備える。
【0012】
メモリセルアレイ１０は、磁気メモリデバイス１におけるデータの記憶部である。メモリセルアレイ１０は、複数のメモリセルＭＣを備える。複数のメモリセルＭＣの各々は、行（row）及び列（column）の組に対応付けられる。同一行にあるメモリセルＭＣは、同一のワード線ＷＬに対応付けられる。同一列にあるメモリセルＭＣは、同一の読出しビット線ＲＢＬに対応付けられる。
【0013】
ロウ選択回路１１は、メモリセルアレイ１０の行を選択する回路である。ロウ選択回路１１は、ワード線ＷＬを介してメモリセルアレイ１０と接続される。ロウ選択回路１１には、デコード回路１３からのアドレスＡＤＤのデコード結果（ロウアドレス）が供給される。ロウ選択回路１１は、アドレスＡＤＤのデコード結果に基づいた行に対応するワード線ＷＬを選択する。以下において、選択されたワード線ＷＬは、選択ワード線ＷＬと言う。また、選択ワード線ＷＬ以外のワード線ＷＬは、非選択ワード線ＷＬと言う。
【0014】
カラム選択回路１２は、メモリセルアレイ１０の列を選択する回路である。カラム選択回路１２は、読出しビット線ＲＢＬを介してメモリセルアレイ１０と接続される。カラム選択回路１２には、デコード回路１３からのアドレスＡＤＤのデコード結果（カラムアドレス）が供給される。カラム選択回路１２は、アドレスＡＤＤのデコード結果に基づいた列に対応する読出しビット線ＲＢＬを選択する。以下において、選択された読出しビット線ＲＢＬは、選択ビット線ＲＢＬと言う。また、選択ビット線ＲＢＬ以外の読出しビット線ＲＢＬは、非選択ビット線ＲＢＬと言う。
【0015】
デコード回路１３は、入出力回路１７からのアドレスＡＤＤをデコードするデコーダである。デコード回路１３は、アドレスＡＤＤのデコード結果を、ロウ選択回路１１、及びカラム選択回路１２に供給する。アドレスＡＤＤは、カラムアドレス及びロウアドレスを含む。
【0016】
書込み回路１４は、例えば、書込みドライバ（図示せず）を含む。書込み回路１４は、メモリセルＭＣへのデータの書込みを行う。
【0017】
読出し回路１５は、例えば、センスアンプ（図示せず）を含む。読出し回路１５は、メモリセルＭＣからのデータの読出しを行う。
【0018】
電圧生成回路１６は、磁気メモリデバイス１の外部（図示せず）から提供された電源電圧を用いて、メモリセルアレイ１０の各種の動作のための電圧を生成する。例えば、電圧生成回路１６は、書込み動作の際に必要な種々の電圧を生成し、書込み回路１４に出力する。また、例えば、電圧生成回路１６は、読出し動作の際に必要な種々の電圧を生成し、読出し回路１５に出力する。
【0019】
入出力回路１７は、磁気メモリデバイス１の外部との通信を司る。入出力回路１７は、磁気メモリデバイス１の外部からのアドレスＡＤＤを、デコード回路１３に転送する。入出力回路１７は、磁気メモリデバイス１の外部からのコマンドＣＭＤを、制御回路１８に転送する。入出力回路１７は、種々の制御信号ＣＮＴを、磁気メモリデバイス１の外部と、制御回路１８と、の間で送受信する。入出力回路１７は、磁気メモリデバイス１の外部からのデータＤＡＴを書込み回路１４に転送し、読出し回路１５から転送されたデータＤＡＴを磁気メモリデバイス１の外部に出力する。
【0020】
制御回路１８は、例えば、ＣＰＵ（Central Processing Unit）のようなプロセッサ、ＲＯＭ（Read Only Memory）、及びＲＡＭ（Random Access Memory）を含む。制御回路１８は、制御信号ＣＮＴ及びコマンドＣＭＤに基づいて、磁気メモリデバイス１内のロウ選択回路１１、カラム選択回路１２、デコード回路１３、書込み回路１４、読出し回路１５、電圧生成回路１６、及び入出力回路１７の動作を制御する。
【0021】
１．１．２ メモリセルアレイ
次に、第１実施形態に係る磁気メモリデバイスのメモリセルアレイの構成について説明する。
次に、第１実施形態に係る磁気メモリデバイスのメモリセルアレイの構成について説明する。
【0022】
【0023】
メモリセルアレイ１０は、複数のワード線ＷＬ、複数の読出しビット線ＲＢＬ、書込みビット線ＷＢＬ、ソース線ＳＬ、及び複数のメモリストリングＭＳを含む。複数のワード線ＷＬは、（Ｍ＋１）本のワード線ＷＬ＜０＞、…、ＷＬ＜ｍ＞、…、及びＷＬ＜Ｍ＞を含む。Ｍは、１以上の整数である（０≦ｍ≦Ｍ）。なお、図２の例では、Ｍが１以上の整数である場合について示したが、これに限られない。例えば、Ｍは、０であってもよい。複数の読出しビット線ＲＢＬは、（Ｎ＋１）本の読出しビット線ＲＢＬ＜０＞、…、ＲＢＬ＜ｎ＞、…、及びＲＢＬ＜Ｎ＞を含む。Ｎは、１以上の整数である（０≦ｎ≦Ｎ）。
【0024】
複数のメモリストリングＭＳは、（Ｍ＋１）個のメモリストリングＭＳ＜０＞、…、ＭＳ＜ｍ＞、…、及びＭＳ＜Ｍ＞を含む。メモリストリングＭＳ＜０＞～ＭＳ＜Ｍ＞はそれぞれ、ワード線ＷＬ＜０＞～ＷＬ＜Ｍ＞に対応付けられる。メモリストリングＭＳ＜０＞～ＭＳ＜Ｍ＞の各々は、同等の構成を有する。以下では、メモリストリングＭＳ＜ｍ＞を例にして説明する。
【0025】
メモリストリングＭＳ＜ｍ＞は、スイッチング素子ＳＥＬ１＜ｍ＞、配線ＳＯＴＬ＜ｍ＞、及び（Ｎ＋１）個のメモリセルＭＣ＜ｍ，０＞、…、ＭＣ＜ｍ，ｎ＞、…、及びＭＣ＜ｍ，Ｎ＞を含む。
【0026】
スイッチング素子ＳＥＬ１＜ｍ＞は、例えばＭＯＳＦＥＴのような、３端子型のスイッチング素子である。具体的には、スイッチング素子ＳＥＬ１＜ｍ＞は、配線ＳＯＴＬ＜ｍ＞に接続される第１端と、書込みビット線ＷＢＬに接続される第２端と、ワード線ＷＬ＜ｍ＞に接続される制御端と、を有する。
【0027】
配線ＳＯＴＬ＜ｍ＞は、スイッチング素子ＳＥＬ１＜ｍ＞の第１端に接続される第１端と、ソース線ＳＬに接続される第２端と、両端の間の中央部と、を有する。配線ＳＯＴＬ＜ｍ＞の中央部には、（Ｎ＋１）個のメモリセルＭＣ＜ｍ，０＞、…、ＭＣ＜ｍ，ｎ＞、…、及びＭＣ＜ｍ，Ｎ＞が互いに離れて接続される。以下では、配線ＳＯＴＬ＜ｍ＞の中央部のうち、メモリセルＭＣ＜ｍ，０＞～ＭＣ＜ｍ，Ｎ＞のうちのいずれかと接続される部分を“セル部”とも呼ぶ。配線ＳＯＴＬ＜ｍ＞の中央部のうち、隣り合う２個のセル部の間の部分を“配線部”とも呼ぶ。配線ＳＯＴＬ＜ｍ＞の各セル部は、スイッチング素子ＳＥＬ１＜ｍ＞を介して書込みビット線ＷＢＬに接続される第１端と、ソース線ＳＬに接続される第２端と、を有する。
【0028】
メモリセルＭＣ＜ｍ，０＞～ＭＣ＜ｍ，Ｎ＞はそれぞれ、読出しビット線ＲＢＬ＜０＞～ＲＢＬ＜Ｎ＞に対応づけられる。メモリセルＭＣ＜ｍ，０＞～ＭＣ＜ｍ，Ｎ＞の各々は、同等の構成を有する。以下では、メモリセルＭＣ＜ｍ，ｎ＞を例にして説明する。
【0029】
メモリセルＭＣ＜ｍ，ｎ＞は、配線ＳＯＴＬ＜ｍ＞のうちメモリセルＭＣ＜ｍ，ｎ＞に対応するセル部、スイッチング素子ＳＥＬ２＜ｍ，ｎ＞、及び磁気抵抗効果素子ＭＴＪ＜ｍ，ｎ＞を含む。
【0030】
スイッチング素子ＳＥＬ２＜ｍ，ｎ＞は、例えば、ＭＯＳＦＥＴのような３端子型のスイッチング素子である。スイッチング素子ＳＥＬ２＜ｍ，ｎ＞は、磁気抵抗効果素子ＭＴＪ＜ｍ，ｎ＞に接続される第１端と、読出しビット線ＲＢＬ＜ｎ＞に接続される第２端と、制御端と、を有する。
【0031】
磁気抵抗効果素子ＭＴＪ＜ｍ，ｎ＞は、スイッチング素子ＳＥＬ２＜ｍ，ｎ＞と、配線ＳＯＴＬ＜ｍ＞のうちメモリセルＭＣ＜ｍ，ｎ＞に対応するセル部と、の間を直列に接続する。磁気抵抗効果素子ＭＴＪ＜ｍ，ｎ＞は、抵抗変化素子である。磁気抵抗効果素子ＭＴＪ＜ｍ，ｎ＞は、その抵抗状態の変化によってデータを不揮発に記憶する記憶素子として機能する。
【0032】
以上のように、各メモリストリングＭＳは、１本の配線ＳＯＴＬに接続される（Ｎ＋１）個のメモリセルＭＣを含む。このため、メモリセルアレイ１０は、（Ｍ＋１）個のメモリストリングＭＳを有することにより、（Ｍ＋１）×（Ｎ＋１）個のメモリセルＭＣ＜０，０＞、…、ＭＣ＜０，ｎ＞、…、ＭＣ＜０，Ｎ＞、…、ＭＣ＜ｍ，０＞、…、ＭＣ＜ｍ，ｎ＞、…、ＭＣ＜ｍ，Ｎ＞、…、ＭＣ＜Ｍ，０＞、…、ＭＣ＜Ｍ，ｎ＞、…、及びＭＣ＜Ｍ，Ｎ＞を含む構成となる。
【0033】
１．１．３ メモリストリング
次に、第１実施形態に係る磁気メモリデバイスのメモリストリングの構成について説明する。以下では、メモリセルアレイ１０が設けられる基板の表面に平行な面をＸＹ平面とする。基板表面に対してメモリセルアレイ１０が設けられる方向をＺ方向又は上方向とする。ＸＹ平面内において互いに交差する方向をＸ方向及びＹ方向とする。
次に、第１実施形態に係る磁気メモリデバイスのメモリストリングの構成について説明する。以下では、メモリセルアレイ１０が設けられる基板の表面に平行な面をＸＹ平面とする。基板表面に対してメモリセルアレイ１０が設けられる方向をＺ方向又は上方向とする。ＸＹ平面内において互いに交差する方向をＸ方向及びＹ方向とする。
【0034】
図３は、第１実施形態に係るメモリストリングの一部の断面構造の一例を示す断面図である。図３では、１個のメモリストリングＭＳのうち、１本の配線ＳＯＴＬの一部、及び当該配線ＳＯＴＬの一部に接続される３個のメモリセルＭＣが示される。図３に示されるように、メモリストリングＭＳは、導電体層３０及び素子層４０を含む。
【0035】
基板（図示せず）の上方には、絶縁体層２０が設けられる。絶縁体層２０の上面上には、導電体層３０が設けられる。導電体層３０は、Ｘ方向に延びる。導電体層３０は、配線ＳＯＴＬとして使用される。導電体層３０のうちＺ方向に見て素子層４０と重複する部分は、セル部として使用される。導電体層３０のうちＺ方向に見て素子層４０と重複しない部分は、配線部として使用される。
【0036】
導電体層３０は、非磁性及び導電性を有する重金属を含む連続膜である。導電体層３０は、重金属として、例えば、タンタル（Ｔａ）、タングステン（Ｗ）、レニウム（Ｒｅ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、銀（Ａｇ）、銅（Ｃｕ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、金（Ａｕ）、マンガン（Ｍｎ）、鉛（Ｐｂ）、ビスマス（Ｂｉ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）、セレン（Ｓｅ）、及びポロニウム（Ｐｏ）から選択される少なくとも１つの元素を含む。導電体層３０に重金属として含まれる元素は、酸化物、窒化物、又は硫化物を含んでもよい。また、タンタル（Ｔａ）、タングステン（Ｗ）、又はタンタル（Ｔａ）が含まれる場合、当該元素の構造は、β構造が好ましい。導電体層３０には、ルテニウム酸化物（ＲｕＯ２）やイリジウム酸化物（ＩｒＯ２）等のような導電性酸化物が用いられてもよい。また、導電体層３０には、ＷＴｅ２、ＷＳ２、ＷＳｅ２等のような２次元層状構造を有するダイカルゴゲナイド化遷移金属が用いられてもよい。導電体層３０は、上述した材料を含む単層で構成されていてもよいし、上述した材料を含む複数の層が積層されて構成されていてもよい。導電体層３０は、内部を流れる電流により、主としてスピンホール効果起因のスピンを発生させる。また、スピンスプリッタ効果（Spin Splitter Effect）に起因するスピントルク、ラシュバ（Rashba）効果によるスピントルク等を発生させる場合もある。これらのスピントルクを総称して、スピン軌道トルク（ＳＯＴ：Spin Orbit Torque）と呼ぶ。スピン軌道トルクは、素子層４０のうち導電体層３０に接する部分に作用する。
【0037】
導電体層３０の下面は、ＸＹ平面に略平行な第１下面ＬＳ１と、ＸＹ平面に略平行かつ第１下面ＬＳ１より下方に位置する第２下面ＬＳ２と、第１下面ＬＳ１及び第２下面ＬＳ２を接続する第３下面ＬＳ３と、を含む。第１下面ＬＳ１及び第２下面ＬＳ２は、Ｘ方向に交互に繰り返すように並ぶ。導電体層３０の上面は、ＸＹ平面に略平行な第１上面ＵＳ１と、第１上面ＵＳ１より下方に位置する第２上面ＵＳ２と、を含む。第１上面ＵＳ１及び第２上面ＵＳ２は、Ｘ方向に交互に繰り返すように並ぶ。
【0038】
図４は、第１実施形態に係る配線及び素子層の形状の二例を示す平面図である。図４では、図３のＩＶＡ－ＩＶＡ面と導電体層３０との交線（すなわち、Ｚ方向に見た場合における第１上面ＵＳ１と第２上面ＵＳ２との境界）が実線ＥＡとして示される。また、図４では、図３のＩＶＢ－ＩＶＢ面と導電体層３０との交線（すなわち、Ｚ方向に見た場合における第１下面ＬＳ１と第３下面ＬＳ３との境界）が点線ＥＢとして示される。また、図４では、第１上面ＵＳ１のうち、Ｚ方向に見て第２下面ＬＳ２及び第３下面ＬＳ３を含む領域と重複しない部分（すなわち、第１下面ＬＳ１と重複する部分）が、ハッチングされて示される。なお、図３に示される断面は、メモリストリングＭＳを図４に示されるＩＩＩ－ＩＩＩ線で切った断面に対応する。
【0039】
図４の上部（Ａ）には、１個目の例として、実線ＥＡが円を形成し、点線ＥＢが楕円を形成する場合が示される。すなわち、Ｚ方向に見た場合、第１上面ＵＳ１は、円形状となり、第２下面ＬＳ２及び第３下面ＬＳ３を含む領域は、楕円形状となる。そして、図４の上部（Ａ）に示される例では、実線ＥＡ及び点線ＥＢは、交差する。すなわち、第１上面ＵＳ１の一部は、Ｚ方向に見て、第２下面ＬＳ２及び第３下面ＬＳ３を含む領域と重複する。
【0040】
図４の下部（Ｂ）には、２個目の例として、実線ＥＡが正方形を形成し、点線ＥＢが略長方形を形成する場合が示される。すなわち、Ｚ方向に見た場合、第１上面ＵＳ１は、正方形状となり、第２下面ＬＳ２及び第３下面ＬＳ３を含む領域は、略長方形状となる。そして、図４の下部（Ｂ）に示される例では、実線ＥＡ及び点線ＥＢは、交差する。すなわち、第１上面ＵＳ１の一部は、Ｚ方向に見て、第２下面ＬＳ２及び第３下面ＬＳ３を含む領域と重複する。
【0041】
素子層４０と導電体層３０との重複という観点では、実線ＥＡは、Ｚ方向に見た際の素子層４０と導電体層３０とが重複する領域とも見なせる。当該観点において、第２下面ＬＳ２及び第３下面ＬＳ３を含む領域は、Ｚ方向に見て、素子層４０の縁領域とは重複するが、中央領域とは重複しないとも言える。
【0042】
再び図３を参照して、配線ＳＯＴＬについて説明する。
【0043】
導電体層３０の膜厚は、Ｚ方向に見て第１下面ＬＳ１と第１上面ＵＳ１とが重複する部分（素子層４０の中央部と重複する部分）において最も薄い。Ｚ方向に見て第２下面ＬＳ２及び第３下面ＬＳ３を含む領域と第１上面ＵＳ１とが重複する部分（素子層４０の縁部と重複する部分）における導電体層３０の膜厚は、Ｚ方向に見て第１下面ＬＳ１と第１上面ＵＳ１とが重複する部分（素子層４０の中央部と重複する部分）における導電体層３０の膜厚より厚い。Ｚ方向に見て第２下面ＬＳ２と第２上面ＵＳ２とが重複する部分（素子層４０と重複しない部分）における導電体層３０の膜厚は、Ｚ方向に見て第２下面ＬＳ２及び第３下面ＬＳ３を含む領域と第１上面ＵＳ１とが重複する部分（素子層４０の縁部と重複する部分）における導電体層３０の膜厚より厚い。導電体層３０の膜厚は、Ｚ方向に見て第２下面ＬＳ２と第２上面ＵＳ２とが重複する部分（素子層４０と重複しない部分）において最も厚い。すなわち、配線ＳＯＴＬの配線部の膜厚は、セル部の膜厚よりも厚い。
【0044】
導電体層３０は、導電体層３１及び３２の積層構造ともいえる。導電体層３１は、導電体層３０のうち第１下面ＬＳ１より下方の部分に対応する。導電体層３２は、導電体層３０のうち第１下面ＬＳ１より上方の部分に対応する。
【0045】
導電体層３０の第１上面ＵＳ１上には、素子層４０が設けられる。素子層４０は、Ｚ方向に延びる柱形状を有する。素子層４０の下面と、導電体層３０の第１上面ＵＳ１とは、例えば、面一となる。素子層４０の側面は、絶縁体層５０に覆われる。
【0046】
素子層４０は、磁気抵抗効果素子ＭＴＪとして使用される。具体的には、例えば、素子層４０は、強磁性層４１、非磁性層４２、強磁性層４３、非磁性層４４、及び強磁性層４５を含む。強磁性層４１、非磁性層４２、強磁性層４３、非磁性層４４、及び強磁性層４５は、この順に、下方から上方に向けて積層される。すなわち、素子層４０は、Ｚ方向に延びる。
【0047】
強磁性層４１は、導電体層３０の第１上面ＵＳ１と接するように設けられる。強磁性層４１は、強磁性を有する導電膜である。強磁性層４１は、膜面に垂直な方向（Ｚ方向）に磁化容易軸方向を有する。強磁性層４１には、導電体層３０において発生したスピン軌道トルクが作用する。所定の大きさのスピン軌道トルクが作用した場合、強磁性層４１の磁化方向は、反転するように構成される。
【0048】
強磁性層４１は、一般的には、コバルト（Ｃｏ）、鉄（Ｆｅ）、及びニッケル（Ｎｉ）から選択されるいずれかの元素を用いた強磁性層である。コバルト鉄（ＣｏＦｅ）合金、鉄（Ｆｅ）、コバルト鉄ボロン（ＣｏＦｅＢ）、鉄ボロン（ＦｅＢ）、コバルトボロン（ＣｏＢ）、及びコバルト鉄ニッケルボロン（ＣｏＦｅＮｉＢ）等が垂直磁化になる代表的な強磁性層である。これらは、体心立方構造（ＢＣＣ構造）を有する。また、ボロン（Ｂ）に代わる元素としては、リン（Ｐ）、炭素（Ｃ）等も挙げられる。上述したＣｏＦｅＢ等の磁性材料は、ＮａＣｌ（００１）構造を有する酸化物と接することによって、界面で垂直磁気異方性を発生させる。ＭｇＯ（００１）／ＣｏＦｅＢ積層膜等がその典型である。
【0049】
強磁性層４１の上面上には、非磁性層４２が設けられる。非磁性層４２は、非磁性を有する絶縁膜である。非磁性層４２は、トンネルバリア層（Tunnel Barrier Layer）として使用される。非磁性層４２は、強磁性層４１と強磁性層４３との間に設けられて、これら２つの強磁性層と共に磁気トンネル接合を形成する。すなわち、磁気トンネル接合部分で磁気抵抗効果が発生する。また、強磁性層４１の界面層にコバルト鉄ボロン（ＣｏＦｅＢ）等の初期アモルファス層が用いられる場合、非磁性層４２は、強磁性層４１の結晶化処理において、強磁性層４１との界面から結晶質の膜を成長させるための核となるシード材として機能する。同様に、強磁性層４３の界面層としてコバルト鉄ボロン（ＣｏＦｅＢ）が用いられる場合には、非磁性層４２は、強磁性層４３に対してもシード材として機能する。ここで、初期アモルファス層とは、成膜直後にアモルファス状態であり、アニール処理後に結晶化する層である。非磁性層４２は、膜面が（００１）面に配向した正方晶系又は立方晶系の構造を有する。非磁性層４２に用いられる酸化物としては、例えば、酸化マグネシウム（ＭｇＯ）が代表的である。非磁性層４２に用いられる酸化物のその他の例としては、酸化マグネシウムアルミニウム（ＭｇＡｌＯ）、酸化マグネシウムガリウム（ＭｇＧａＯ）、及び酸化マグネシウム亜鉛（ＭｇＺｎＯ）等も挙げられる。以下は、酸化マグネシウム（ＭｇＯ）が適用される場合について説明する。酸化マグネシウム（ＭｇＯ）は、ＮａＣｌ構造を有する。非磁性層４２に酸化マグネシウム（ＭｇＯ）が用いられる場合、酸化マグネシウム（ＭｇＯ）の（００１）界面とコバルト鉄ボロン（ＣｏＦｅＢ）の（００１）界面とは整合してアニール処理により結晶成長する。このため、コバルト鉄ボロン（ＣｏＦｅＢ）は、（００１）配向した体心立方構造となる。
【0050】
非磁性層４２の上面上には、強磁性層４３が設けられる。強磁性層４３は、強磁性を有する導電膜である。強磁性層４３は、参照層（Reference Layer）として使用される。強磁性層４３は、膜面に垂直な方向（Ｚ方向）に磁化容易軸方向を有する。強磁性層４３の磁化方向は、固定されている。なお、「磁化方向が固定されている」とは、強磁性層４１の磁化方向を反転させ得る大きさのトルクによって、磁化方向が変化しないことを意味する。図３の例では、強磁性層４３の磁化方向は、強磁性層４１の方向を向いている。通常、強磁性層４３には界面層を含む。強磁性層４３の界面層としては、コバルト鉄ボロン（ＣｏＦｅＢ）等の初期アモルファス層が用いられる。更に、当該コバルト鉄ボロン（ＣｏＦｅＢ）層のうち、酸化マグネシウム（ＭｇＯ）層に接する面とは反対側の面と接するように、補助的な強磁性層が設けられる。当該補助的な強磁性層は、例えば、コバルト白金（ＣｏＰｔ）、コバルトニッケル（ＣｏＮｉ）、及びコバルトパラジウム（ＣｏＰｄ）から選択される少なくとも１つの合金膜を含む。また、当該補助的な強磁性層としては、Ｃｏ／Ｐｔ積層膜、Ｃｏ／Ｐｄ積層膜等の積層膜も用いることができる。初期アモルファス層となっているコバルト鉄ボロン（ＣｏＦｅＢ）層は、上記のＣｏＰｔ、ＣｏＰｄ、Ｃｏ／Ｐｔ積層膜、Ｃｏ／Ｐｄ積層膜等と積層して用いられる。この場合、強磁性層４３のうちの界面層、例えば上記したＣｏＦｅＢ層は、他の層よりも（００１）配向したＭｇＯが非磁性層４２側に形成される。
【0051】
強磁性層４３の上面上には、非磁性層４４が設けられる。非磁性層４４は、非磁性を有する導電膜である。非磁性層４４は、スペーサ層（Spacer Layer）として使用される。非磁性層４４は、例えば、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）、ロジウム（Ｒｈ）、イリジウム（Ｉｒ）、及びクロム（Ｃｒ）から選択される元素又はこれらの合金からなる。
【0052】
非磁性層４４の上面上には、強磁性層４５が設けられる。強磁性層４５は、強磁性を有する導電膜である。強磁性層４５は、シフトキャンセル層（Shift Cancelling Layer）として使用される。強磁性層４５は、膜面に垂直な方向（Ｚ方向）に磁化容易軸方向を有する。強磁性層４５は、例えば、コバルト白金（ＣｏＰｔ）、コバルトパラジウム（ＣｏＰｄ）、コバルトパラジウム白金（ＣｏＰｄＰｔ）、及びコバルトクロム白金（ＣｏＣｒＰｔ）から選択される少なくとも１つの合金層を含む。また、強磁性層４５として、Ｃｏ／Ｐｔ積層膜、Ｃｏ／Ｐｄ積層膜、及びＣｏ／Ｎｉ積層膜等の積層膜も用いることができる。
【0053】
強磁性層４３及び強磁性層４５は、非磁性層４４によって反強磁性的に結合される。すなわち、強磁性層４３及び強磁性層４５は、互いに反平行な磁化方向を有するように結合される。このような強磁性層４３、非磁性層４４、及び強磁性層４５の反強磁性的磁気結合を、ＳＡＦ（Synthetic Anti - Ferromagnetic）カップリングという。ＳＡＦ結合状態により、強磁性層４５は、強磁性層４３の漏洩磁界が強磁性層４１の磁化方向の変化に与える影響を相殺し、強磁性層４１に与える実質的な強磁性層４３の漏洩磁界の影響を低減することができる。
【0054】
磁気抵抗効果素子ＭＴＪは、記憶層及び参照層の磁化方向の相対関係が平行か反平行かによって、低抵抗状態及び高抵抗状態のいずれかを取ることが出来る。磁気メモリデバイス１では、このような磁気抵抗効果素子ＭＴＪに書込み電流を流すことなく、参照層の磁化方向に対する記憶層の磁化方向を制御する。具体的には、配線ＳＯＴＬに電流を流すことによって発生させたスピン軌道トルクを利用した書込み方式が採用される。
【0055】
配線ＳＯＴＬに、Ｙ方向に或る大きさの書込み電流Ｉｃ０を流すと、記憶層及び参照層の磁化方向の相対関係は、平行になる。この平行状態の場合、磁気抵抗効果素子ＭＴＪの抵抗値は最も低くなり、磁気抵抗効果素子ＭＴＪは低抵抗状態に設定される。この低抵抗状態は、「Ｐ（Parallel）状態」と呼ばれ、例えばデータ“０”の状態と規定される。
【0056】
また、配線ＳＯＴＬに、書込み電流Ｉｃ０と反対方向に書込み電流Ｉｃ１を流すと、記憶層及び参照層の磁化方向の相対関係は、反平行になる。この反平行状態の場合、磁気抵抗効果素子ＭＴＪの抵抗値は最も高くなり、磁気抵抗効果素子ＭＴＪは高抵抗状態に設定される。この高抵抗状態は、「ＡＰ（Anti - Parallel）状態」と呼ばれ、例えばデータ“１”の状態と規定される。
【0057】
なお、データ“１”及びデータ“０”の規定の仕方は、上述した例に限られない。例えば、Ｐ状態をデータ“１”と規定し、ＡＰ状態をデータ“０”と規定してもよい。
【0058】
【0059】
まず、基板の上方に絶縁体層２０及びマスクがこの順に設けられる。そして、フォトリソグラフィ等によって、マスクのうち、Ｚ方向に見て配線ＳＯＴＬの第２下面ＬＳ２及び第３下面ＬＳ３を含む領域が重複する予定の領域が開口される。
【0060】
次に、図５に示されるように、当該マスクを用いた異方性エッチングによって、絶縁体層２０の上部に複数のホールＨ１が形成される。本工程における異方性エッチングには、例えば、ＲＩＥ（Reactive Ion Etching）が使用される。
【0061】
次に、図６に示されるように、絶縁体層２０の上面上に導電体層が設けられる。導電体層は、例えば、導電体層３０と同等の材料を含む。導電体層のうち複数のホールＨ１を埋め込む部分より上方の部分は、例えば、ＣＭＰ（Chemical Mechanical Polishing）によって除去される。これにより、複数のホールＨ１を埋め込むように、複数の導電体層３１が形成される。導電体層３１の上面の一部は、Ｚ方向に見て磁気抵抗効果素子ＭＴＪが設けられる領域の縁と重複するように設けられる。複数の導電体層３１の各々の底面及び側面はそれぞれ、配線ＳＯＴＬの第２下面ＬＳ２及び第３下面ＬＳ３に対応する。
【0062】
次に、図７に示されるように、絶縁体層２０及び導電体層３１の上面上に、導電体層３２Ｌ、強磁性層４１Ｌ、非磁性層４２Ｌ、強磁性層４３Ｌ、非磁性層４４Ｌ、強磁性層４５Ｌ、及びマスク４６Ｌがこの順に積層される。導電体層３２Ｌは、導電体層３１と同様に、導電体層３０と同等の材料を含む。強磁性層４１Ｌは、強磁性層４１と同等の材料を含む。非磁性層４２Ｌは、非磁性層４２と同等の材料を含む。強磁性層４３Ｌは、強磁性層４３と同等の材料を含む。非磁性層４４Ｌは、非磁性層４４と同等の材料を含む。強磁性層４５Ｌは、強磁性層４５と同等の材料を含む。
【0063】
次に、図８に示されるように、フォトリソグラフィ等によって、マスク４６Ｌのうち、Ｚ方向に見て磁気抵抗効果素子ＭＴＪが設けられる予定を除く領域が開口される。しかる後、異方性エッチングによって、強磁性層４１Ｌ、非磁性層４２Ｌ、強磁性層４３Ｌ、非磁性層４４Ｌ、及び強磁性層４５Ｌが加工されて、複数の積層体が形成される。複数の積層体の各々は、下方から上方に向けてこの順に積層された強磁性層４１、非磁性層４２、強磁性層４３、非磁性層４４、及び強磁性層４５を含む。複数の積層体は、Ｚ方向に見て互いに離れて配置される。本工程における異方性エッチングには、例えば、ＩＢＥ（Ion Beam Etching）が用いられる。
【0064】
複数の積層体の間には、連続する１個のホールＨ２が形成される。ホールＨ２の底面には、導電体層３２Ｌが露出する。なお、ホールＨ２内に露出する導電体層３２Ｌは、ＩＢＥによって上部の層と同時に加工される。このため、導電体層３２Ｌの上面のうち、ホールＨ２内に露出する部分の高さは、素子層４０と接する部分よりも低くなる。導電体層３２Ｌの上面のうち素子層４０と接する部分は、配線ＳＯＴＬの第１上面ＵＳ１に対応する。導電体層３２Ｌの上面のホールＨ２内に露出する部分のうち、Ｘ方向に並ぶ素子層４０間の部分は、配線ＳＯＴＬの第２上面ＵＳ２に対応する。
【0065】
この後、導電体層３２Ｌが複数の配線ＳＯＴＬに対応する部分に分断されることにより、複数の導電体層３２が形成される。１個の導電体層３２と、当該の１個の導電体層３２に接する複数の導電体層３１とは、後続するアニール処理等によって、１個の連続膜（すなわち、導電体層３０）となる。
【0066】
以上で説明した製造工程によって、メモリストリングＭＳが形成される。なお、以上で説明した製造工程はあくまで一例であり、これに限定されない。例えば、各製造工程の間にはその他の処理が挿入されてもよいし、一部の工程が省略又は統合されてもよい。また、各製造工程は、その他の処理で代替されてもよい。
【0067】
図９～図１１は、第１実施形態の変形例に係るメモリストリングの製造途中の断面構造の一例を示す断面図である。図９～図１１は、図５及び図６を用いて説明した導電体層３１の形成工程に代替され得る工程の一例を示す。
【0068】
まず、図９に示されるように、基板の上方に絶縁体層２０、導電体層３１Ｌ、及びマスク３３Ｌがこの順に設けられる。
【0069】
次に、フォトリソグラフィ等によって、マスク３３Ｌのうち、Ｚ方向に見て配線ＳＯＴＬの第２下面と第３下面とが重複しない予定の領域が開口される。そして、図１０に示されるように、当該マスク３３Ｌを用いた異方性エッチングによって、導電体層３１Ｌを貫通する複数のホールＨ３が形成される。これにより、導電体層３１Ｌは、複数の導電体層３１に分断される。複数の導電体層３１の各々の底面及び側面はそれぞれ、配線ＳＯＴＬの第２下面ＬＳ２及び第３下面ＬＳ３に対応する。図１０に示される工程で形成される第３下面ＬＳ３は、図６に示される工程で形成される第３下面ＬＳ３とテーパの方向が逆となり得る。
【0070】
次に、図１１に示されるように、複数のホールＨ３が絶縁体層２１によって埋め込まれる。絶縁体層２１のうち複数のホールＨ３を埋め込む部分より上方の部分は、例えば、ＣＭＰによって除去される。これにより、代替される工程によっても、図６で説明した構造と同等の構造を形成することができる。
【0071】
１．３ 第１実施形態に係る効果
第１実施形態によれば、メモリセルアレイ１０は、１本の配線ＳＯＴＬに複数の磁気抵抗効果素子ＭＴＪが接する構成を含むメモリストリングＭＳを有する。配線ＳＯＴＬとして使用される導電体層３０は、Ｚ方向に見て、各々が磁気抵抗効果素子ＭＴＪとして使用される複数の素子層４０のいずれとも重複しない第１部分と、素子層４０の中央領域と重複する第２部分と、素子層４０の縁領域と重複する第３部分と、を含む。第１部分の膜厚及び第３部分の膜厚は、第２部分の膜厚より厚い。これにより、配線部の抵抗を、セル部の抵抗よりも低くすることができる。
第１実施形態によれば、メモリセルアレイ１０は、１本の配線ＳＯＴＬに複数の磁気抵抗効果素子ＭＴＪが接する構成を含むメモリストリングＭＳを有する。配線ＳＯＴＬとして使用される導電体層３０は、Ｚ方向に見て、各々が磁気抵抗効果素子ＭＴＪとして使用される複数の素子層４０のいずれとも重複しない第１部分と、素子層４０の中央領域と重複する第２部分と、素子層４０の縁領域と重複する第３部分と、を含む。第１部分の膜厚及び第３部分の膜厚は、第２部分の膜厚より厚い。これにより、配線部の抵抗を、セル部の抵抗よりも低くすることができる。
【0072】
補足すると、導電体層３０は、素子層４０を加工する工程において、素子層４０と共に上部がエッチングされる。これにより、配線部の膜厚が薄くなり、配線部の電流密度が相対的に増加すると共に、セル部の電流密度が相対的に低下するおそれがある。配線部の電流密度の増加は、配線部の断線を引き起こしうるため、好ましくない。特に、配線部とセル部の境界では、膜厚が最も薄くなり易いため、電流密度の局所的な増加に伴う断線が発生しやすい。また、セル部の電流密度の低下は、書込み電流の増加につながるため、好ましくない。
【0073】
第１実施形態によれば、導電体層３０は、導電体層３１及び導電体層３２を含む。導電体層３１は、Ｘ方向に隣り合う素子層４０間において、導電体層３２の下面と接するように設けられる。これにより、ＩＢＥによって導電体層３２の一部がエッチングされても、配線部の膜厚をセル部よりも厚く保つことができる。このため、ＩＢＥによる導電体層３０のエッチング量のマージンを確保できる。
【0074】
また、導電体層３１の上面の一部は、Ｚ方向に見て、素子層４０の縁部と重複するように設けられる。これにより、セル部と配線部との境界で導電体層３０の膜厚が局所的に薄くなることを抑制できる。このため、断線の発生を抑制すると共に、書込み電流の増加を抑制できる。
【0075】
２． 第２実施形態
次に、第２実施形態に係る磁気メモリデバイスについて説明する。第２実施形態では、配線ＳＯＴＬのセル部と配線部が異なる材料で形成される点において、第１実施形態と異なる。以下では、第１実施形態と異なる構成及び製造方法について主に説明する。第１実施形態と同等の構成及び製造方法については、説明を適宜省略する。
次に、第２実施形態に係る磁気メモリデバイスについて説明する。第２実施形態では、配線ＳＯＴＬのセル部と配線部が異なる材料で形成される点において、第１実施形態と異なる。以下では、第１実施形態と異なる構成及び製造方法について主に説明する。第１実施形態と同等の構成及び製造方法については、説明を適宜省略する。
【0076】
２．１ メモリストリングの構成
図１２は、第２実施形態に係るメモリストリングの一部の断面構造の一例を示す断面図である。図１２は、第１実施形態における図３に対応する。図１２に示されるように、第２実施形態に係るメモリストリングＭＳは、導電体層３０Ａ及び素子層４０を含む。素子層４０の構成は、第１実施形態と同等である。
図１２は、第２実施形態に係るメモリストリングの一部の断面構造の一例を示す断面図である。図１２は、第１実施形態における図３に対応する。図１２に示されるように、第２実施形態に係るメモリストリングＭＳは、導電体層３０Ａ及び素子層４０を含む。素子層４０の構成は、第１実施形態と同等である。
【0077】
絶縁体層２０の上面上には、導電体層３０Ａが設けられる。導電体層３０Ａは、例えば、Ｘ方向に延びる。導電体層３０Ａは、配線ＳＯＴＬとして使用される。導電体層３０ＡのうちＺ方向に見て素子層４０と重複する部分は、セル部として使用される。導電体層３０ＡのうちＺ方向に見て素子層４０と重複しない部分は、配線部として使用される。
【0078】
導電体層３０Ａの下面は、ＸＹ平面に略平行な第１下面ＬＳ１と、ＸＹ平面に略平行かつ第１下面ＬＳ１より下方に位置する第２下面ＬＳ２と、第１下面ＬＳ１及び第２下面ＬＳ２を接続する第３下面ＬＳ３と、を含む。第１下面ＬＳ１及び第２下面ＬＳ２は、Ｘ方向に交互に繰り返すように並ぶ。導電体層３０Ａの上面は、ＸＹ平面に略平行な第１上面ＵＳ１と、第１上面ＵＳ１より下方に位置する第２上面ＵＳ２と、を含む。第１上面ＵＳ１及び第２上面ＵＳ２は、Ｘ方向に交互に繰り返すように並ぶ。
【0079】
導電体層３０Ａは、非磁性及び導電性を有する重金属を含む導電膜と、当該重金属を含む導電膜よりも低い抵抗を有する導電膜と、を含む積層膜である。具体的には、導電体層３０Ａは、複数の導電体層３４及び１個の導電体層３５を含む。
【0080】
複数の導電体層３４は、絶縁体層２０を介して互いに離れてＸ方向に並ぶ。複数の導電体層３４は、第１実施形態における複数の導電体層３１に代えて設けられる。すなわち、複数の導電体層３４の各々の底面及び側面はそれぞれ、導電体層３０Ａの第２下面ＬＳ２及び第３下面ＬＳ３に対応する。また、複数の導電体層３４の各々の上面の高さは、絶縁体層２０の上端の高さと揃う。
【0081】
導電体層３４は、導電体層３５よりも比抵抗が低い材料により構成される。具体的には、例えば、導電体層３４は、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、及びモリブデン（Ｍｏ）から選択される少なくとも１個の元素を含む。なお、耐熱性の観点から、導電体層３４は、上述した元素のうち、タングステン（Ｗ）、銅（Ｃｕ）、及びモリブデン（Ｍｏ）から選択される少なくとも１個の元素を含むことが好ましい。
【0082】
複数の導電体層３４の各々の上面と接するように、導電体層３５が設けられる。導電体層３５を構成する材料は、第１実施形態における導電体層３０を構成する材料と同等である。導電体層３５は、内部を流れる電流により、スピン軌道トルクを発生させる。スピン軌道トルクは、素子層４０のうち導電体層３５に接する部分に作用する。
【0083】
導電体層３５の下面は、導電体層３４に接する部分と、導電体層３４に接しない（絶縁体層２０に接する）部分と、を含む。導電体層３５の下面のうち導電体層３４に接しない部分は、導電体層３０Ａの第１下面ＬＳ１に対応する。
【0084】
導電体層３５の上面は、素子層４０に接する部分と、素子層４０に接しない（絶縁体層５０に接する）部分と、を含む。導電体層３５の上面のうち素子層４０に接する部分は、導電体層３０Ａの第１上面ＵＳ１に対応する。導電体層３５の上面のうち素子層４０に接しない部分は、導電体層３０Ａの第２上面ＵＳ２に対応する。導電体層３５の上面のうち素子層４０に接しない部分のうち最も下方に位置する部分の高さは、導電体層３４の上面より上方に位置する。すなわち、導電体層３５は、導電体層３０Ａのセル部だけでなく、配線部にも設けられる。言い換えると、導電体層３０Ａの配線部は、導電体層３４及び３５の積層構造となる。
【0085】
導電体層３０ＡのうちＺ方向に見て第２上面ＵＳ２と重複する部分の抵抗は、導電体層３０ＡのうちＺ方向に見て第１上面ＵＳ１と重複する部分の抵抗より低くなるように設計される。上述の通り、導電体層３４には、導電体層３５よりも抵抗が低くなる材料が選ばれる。このため、第２実施形態では、導電体層３０Ａの配線部の抵抗がセル部の抵抗に対して十分低いという条件を満たせば、導電体層３０Ａの配線部の膜厚は、セル部の膜厚よりも厚くてもよいし、薄くてもよい。
【0086】
図１３は、第２実施形態に係る配線及び素子層の形状の二例を示す平面図である。図１３は、第１実施形態における図４に対応する。図１３では、図１２のＸＩＩＩＡ－ＸＩＩＩＡ面と導電体層３０Ａとの交線（すなわち、Ｚ方向に見た場合における第１上面ＵＳ１と第２上面ＵＳ２との境界）が実線ＥＡとして示される。また、図１３では、図１２のＸＩＩＩＢ－ＸＩＩＩＢ面と導電体層３０Ａとの交線（すなわち、Ｚ方向に見た場合における第１下面ＬＳ１と第３下面ＬＳ３との境界）が点線ＥＢ’として示される。図１３の上部（Ａ）には、１個目の例として、実線ＥＡが円を形成し、点線ＥＢ’が楕円を形成する場合が示される。図１３の下部（Ｂ）には、２個目の例として、実線ＥＡが正方形を形成し、点線ＥＢ’が略長方形を形成する場合が示される。なお、図１２に示される断面は、メモリストリングＭＳを図１３に示されるＸＩＩ－ＸＩＩ線で切った断面に対応する。
【0087】
導電体層３４の抵抗を導電体層３５の抵抗に対して十分低くすることにより、導電体層３０Ａの配線部の抵抗がセル部の抵抗に対して十分低いという条件を満たすことができる。この場合、図１３の上部（Ａ）の例、及び図１３の下部（Ｂ）の例のいずれにおいても、導電体層３０Ａの第１上面ＵＳ１の一部は、Ｚ方向に見て、第２下面ＬＳ２及び第３下面ＬＳ３を含む領域と重複していなくてもよい。
【0088】
２．２ 第２実施形態に係る効果
第２実施形態によれば、導電体層３０Ａは、導電体層３４及び３５の積層膜により構成される。導電体層３５は、素子層４０と接する。導電体層３４は、導電体層３５に対して素子層４０と反対側で、Ｘ方向に隣り合う素子層４０間に設けられ、導電体層３４と接する。これにより、ＩＢＥによって導電体層３５の一部がエッチングされても、配線部の膜厚をセル部よりも厚く保つことができる。このため、ＩＢＥによる導電体層３０Ａのエッチング量のマージンを確保できる。
第２実施形態によれば、導電体層３０Ａは、導電体層３４及び３５の積層膜により構成される。導電体層３５は、素子層４０と接する。導電体層３４は、導電体層３５に対して素子層４０と反対側で、Ｘ方向に隣り合う素子層４０間に設けられ、導電体層３４と接する。これにより、ＩＢＥによって導電体層３５の一部がエッチングされても、配線部の膜厚をセル部よりも厚く保つことができる。このため、ＩＢＥによる導電体層３０Ａのエッチング量のマージンを確保できる。
【0089】
また、導電体層３４は、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、及びモリブデン（Ｍｏ）から選択される少なくとも１個の元素を含む。これにより、導電体層３４の抵抗を、導電体層３５の抵抗よりも十分低くすることができる。このため、導電体層３５を用いない場合よりも配線部の抵抗を低くすることができる。したがって、第１実施形態と同様に、断線の発生を抑制すると共に、書込み電流の増加を抑制できる。
【0090】
２．３ 第２実施形態の変形例
上述の第２実施形態では、配線ＳＯＴＬの配線部が、セル部と同等の抵抗を有する部分と、セル部より低い抵抗を有する部分と、を含む積層構造である場合について説明したが、これに限られない。例えば、配線ＳＯＴＬの配線部は、セル部と同等の抵抗を有する部分を有していなくてもよい。以下では、第２実施形態と異なる構成及び製造方法について主に説明する。第２実施形態と同等の構成及び製造方法については、説明を適宜省略する。
上述の第２実施形態では、配線ＳＯＴＬの配線部が、セル部と同等の抵抗を有する部分と、セル部より低い抵抗を有する部分と、を含む積層構造である場合について説明したが、これに限られない。例えば、配線ＳＯＴＬの配線部は、セル部と同等の抵抗を有する部分を有していなくてもよい。以下では、第２実施形態と異なる構成及び製造方法について主に説明する。第２実施形態と同等の構成及び製造方法については、説明を適宜省略する。
【0091】
図１４は、第２実施形態の変形例に係るメモリストリングの一部の断面構造の一例を示す断面図である。図１４は、第２実施形態における図１２に対応する。図１４に示されるように、第２実施形態の変形例に係るメモリストリングＭＳは、導電体層３０Ｂ及び素子層４０を含む。素子層４０の構成は、第２実施形態と同等である。
【0092】
絶縁体層２０の上面上には、導電体層３０Ｂが設けられる。導電体層３０Ｂは、例えば、Ｘ方向に延びる。導電体層３０Ｂは、配線ＳＯＴＬとして使用される。導電体層３０ＢのうちＺ方向に見て素子層４０と重複する部分は、セル部として使用される。導電体層３０ＢのうちＺ方向に見て素子層４０と重複しない部分は、配線部として使用される。
【0093】
導電体層３０Ｂの下面は、ＸＹ平面に略平行な第１下面ＬＳ１と、ＸＹ平面に略平行かつ第１下面ＬＳ１より下方に位置する第２下面ＬＳ２と、第１下面ＬＳ１及び第２下面ＬＳ２を接続する第３下面ＬＳ３と、を含む。第１下面ＬＳ１及び第２下面ＬＳ２は、Ｘ方向に交互に繰り返すように並ぶ。導電体層３０Ｂの上面は、ＸＹ平面に略平行な第１上面ＵＳ１と、第１上面ＵＳ１より下方に位置する第２上面ＵＳ２と、を含む。第１上面ＵＳ１及び第２上面ＵＳ２は、Ｘ方向に交互に繰り返すように並ぶ。
【0094】
導電体層３０Ｂは、非磁性及び導電性を有する重金属を含む導電膜と、当該重金属を含む導電膜よりも低い抵抗を有する導電膜と、を含む積層膜である。具体的には、導電体層３０Ｂは、複数の導電体層３６及び複数の導電体層３７を含む。
【0095】
複数の導電体層３６を構成する材料は、第２実施形態における複数の導電体層３４を構成する材料と同等である。複数の導電体層３６は、絶縁体層２０を介して互いに離れてＸ方向に並ぶ。複数の導電体層３６の各々の底面及び側面はそれぞれ、導電体層３０Ｂの第２下面ＬＳ２及び第３下面ＬＳ３に対応する。複数の導電体層３６の各々の上面は、導電体層３７に接する部分と、導電体層３７に接しない部分（絶縁体層５０に接する部分）と、を含む。導電体層３６の上面のうち導電体層３７に接しない部分は、導電体層３０Ｂの第２上面ＵＳ２の一部に対応する。導電体層３６の上面のうち導電体層３７に接しない部分は、導電体層３６の上面のうち導電体層３７に接する部分よりも下方に位置する（窪んでいる）。導電体層３６の上部の窪みは、複数の導電体層３７の間と共に、絶縁体層５０によって埋め込まれている。
【0096】
Ｘ方向に隣り合う導電体層３６の各々の上面の一部と接するように、導電体層３７が設けられる。複数の導電体層３７は、絶縁体層５０を介して互いに離れてＸ方向に並ぶ。導電体層３７を構成する材料は、第２実施形態における導電体層３５を構成する材料と同等である。導電体層３７は、内部を流れる電流により、スピン軌道トルクを発生させる。スピン軌道トルクは、素子層４０のうち導電体層３７に接する部分に作用する。
【0097】
導電体層３７の下面は、導電体層３６に接する部分と、導電体層３６に接しない（絶縁体層２０に接する）部分と、を含む。導電体層３７の下面のうち導電体層３６に接しない部分は、導電体層３０Ｂの第１下面ＬＳ１に対応する。
【0098】
導電体層３７の上面は、素子層４０に接する部分と、素子層４０に接しない（絶縁体層５０に接する）部分と、を含む。導電体層３７の上面のうち素子層４０に接する部分は、導電体層３０Ｂの第１上面ＵＳ１に対応する。導電体層３７の上面のうち素子層４０に接しない部分は、導電体層３０Ｂの第２上面ＵＳ２の一部に対応する。
【0099】
以上のような構成の導電体層３０Ｂの配線部は、スピン軌道トルクを発生させるために用いられるような、比抵抗が比較的大きい材料を含まない。このため、配線部の電流密度を更に低下させることができる。
【0100】
３． 第３実施形態
次に、第３実施形態に係る磁気メモリデバイスについて説明する。第３実施形態では、配線ＳＯＴＬが磁気抵抗効果素子ＭＴＪの上方に設けられる点において、第１実施形態及び第２実施形態と異なる。以下では、第１実施形態と異なる構成及び製造方法について主に説明する。第１実施形態と同等の構成及び製造方法については、説明を適宜省略する。
次に、第３実施形態に係る磁気メモリデバイスについて説明する。第３実施形態では、配線ＳＯＴＬが磁気抵抗効果素子ＭＴＪの上方に設けられる点において、第１実施形態及び第２実施形態と異なる。以下では、第１実施形態と異なる構成及び製造方法について主に説明する。第１実施形態と同等の構成及び製造方法については、説明を適宜省略する。
【0101】
３．１ メモリストリングの構成
図１５は、第３実施形態に係るメモリストリングの一部の断面構造の一例を示す断面図である。図１５は、第１実施形態における図３に対応する。図１５に示されるように、第３実施形態に係るメモリストリングＭＳは、素子層７０及び導電体層８０を含む。
図１５は、第３実施形態に係るメモリストリングの一部の断面構造の一例を示す断面図である。図１５は、第１実施形態における図３に対応する。図１５に示されるように、第３実施形態に係るメモリストリングＭＳは、素子層７０及び導電体層８０を含む。
【0102】
基板の上方には、素子層７０が設けられる。素子層７０は、Ｚ方向に延びる柱形状を有する。素子層７０の側面は、絶縁体層６０に覆われる。
【0103】
素子層７０は、磁気抵抗効果素子ＭＴＪとして使用される。素子層７０は、第１実施形態における素子層４０が上下反転した構成と同等である。具体的には、例えば、素子層７０は、強磁性層７１、非磁性層７２、強磁性層７３、非磁性層７４、及び強磁性層７５を含む。強磁性層７１、非磁性層７２、強磁性層７３、非磁性層７４、及び強磁性層７５は、この順に、下方から上方に向けて積層される。すなわち、素子層７０は、Ｚ方向に延びる。
【0104】
強磁性層７１は、強磁性を有する導電膜である。強磁性層７１は、シフトキャンセル層として使用される。
【0105】
強磁性層７１の上面上には、非磁性層７２が設けられる。非磁性層７２は、非磁性を有する導電膜である。非磁性層７２は、スペーサ層として使用される。
【0106】
非磁性層７２の上面上には、強磁性層７３が設けられる。強磁性層７３は、強磁性を有する導電膜である。強磁性層７３は、参照層として使用される。
【0107】
強磁性層７３の上面上には、非磁性層７４が設けられる。非磁性層７４は、非磁性を有する導電膜である。非磁性層７４は、トンネルバリア層として使用される。
【0108】
非磁性層７４の上面上には、強磁性層７５が設けられる。強磁性層７５は、強磁性を有する導電膜である。強磁性層７５は、記憶層として使用される。
【0109】
強磁性層７５の上面に接するように、導電体層８０が設けられる。導電体層８０は、Ｘ方向に延びる。導電体層８０は、配線ＳＯＴＬとして使用される。導電体層８０のうちＺ方向に見て素子層７０と重複する部分は、セル部として使用される。導電体層８０のうちＺ方向に見て素子層７０と重複しない部分は、配線部として使用される。
【0110】
導電体層８０は、非磁性及び導電性を有する重金属を含む連続膜である。導電体層８０を構成する材料は、第１実施形態における導電体層３０を構成する材料と同等である。導電体層８０は、内部を流れる電流により、スピン軌道トルクを発生させる。スピン軌道トルクは、強磁性層７５に作用する。
【0111】
導電体層８０の上面は、ＸＹ平面に略平行な第３上面ＵＳ３と、ＸＹ平面に略平行かつ第３上面ＵＳ３より上方に位置する第４上面ＵＳ４と、第３上面ＵＳ３及び第４上面ＵＳ４を接続する第５上面ＵＳ５と、を含む。第３上面ＵＳ３及び第４上面ＵＳ４は、Ｘ方向に交互に繰り返すように並ぶ。導電体層８０の下面は、ＸＹ平面に略平行な第４下面ＬＳ４と、第４下面ＬＳ４より上方に位置する第５下面ＬＳ５と、を含む。第４下面ＬＳ４及び第５下面ＬＳ５は、Ｘ方向に交互に繰り返すように並ぶ。第４下面ＬＳ４の一部は、Ｚ方向に見て、第４上面ＵＳ４及び第５上面ＵＳ５を含む領域と重複する。
【0112】
導電体層８０の膜厚は、Ｚ方向に見て第３上面ＵＳ３と第４下面ＬＳ４とが重複する部分において最も薄くなる。Ｚ方向に見て第４上面ＵＳ４及び第５上面ＵＳ５を含む領域と第４下面ＬＳ４とが重複する部分における導電体層８０の膜厚は、Ｚ方向に見て第３上面ＵＳ３と第４下面ＬＳ４とが重複する部分における導電体層８０の膜厚より厚い。Ｚ方向に見て第４上面ＵＳ４と第５下面ＬＳ５とが重複する部分における導電体層８０の膜厚は、Ｚ方向に見て第４上面ＵＳ４及び第５上面ＵＳ５を含む領域と第４下面ＬＳ４とが重複する部分における導電体層８０の膜厚より厚い。導電体層８０の膜厚は、Ｚ方向に見て第４上面ＵＳ４と第５下面ＬＳ５とが重複する部分において最も厚くなる。すなわち、配線ＳＯＴＬの配線部の膜厚は、セル部の膜厚よりも厚い。
【0113】
導電体層８０は、導電体層８１及び８３の積層構造ともいえる。導電体層８１は、導電体層８０のうち第３上面ＵＳ３より下方の部分に対応する。導電体層８３は、導電体層８０のうち第３上面ＵＳ３より上方の部分に対応する。
【0114】
【0115】
まず、図１６に示されるように、基板の上方に強磁性層７１Ｌ、非磁性層７２Ｌ、強磁性層７３Ｌ、非磁性層７４Ｌ、強磁性層７５Ｌ、導電体層８１Ｌ、及びマスク８２Ｌがこの順に設けられる。強磁性層７１Ｌは、強磁性層７１と同等の材料を含む。非磁性層７２Ｌは、非磁性層７２と同等の材料を含む。強磁性層７３Ｌは、強磁性層７３と同等の材料を含む。非磁性層７４Ｌは、非磁性層７４と同等の材料を含む。強磁性層７５Ｌは、強磁性層７５と同等の材料を含む。導電体層８１Ｌは、導電体層８０と同等の材料を含む。
【0116】
次に、図１７に示されるように、フォトリソグラフィ等によって、マスク８２Ｌのうち、Ｚ方向に見て磁気抵抗効果素子ＭＴＪが設けられる予定の領域を除く領域が開口される。マスク８２Ｌは、複数の磁気抵抗効果素子ＭＴＪに対応する複数のマスク８２に加工される。しかる後、当該マスク８２を用いた異方性エッチングによって、強磁性層７１Ｌ、非磁性層７２Ｌ、強磁性層７３Ｌ、非磁性層７４Ｌ、強磁性層７５Ｌ、及び導電体層８１Ｌが加工されて、複数の積層体が形成される。複数の積層体の各々は、下方から上方に向けてこの順に積層された強磁性層７１、非磁性層７２、強磁性層７３、非磁性層７４、強磁性層７５、及び導電体層８１を含む。導電体層８１の下面は、配線ＳＯＴＬの第４下面ＬＳ４に対応する。複数の積層体は、Ｚ方向に見て互いに離れて配置される。本工程における異方性エッチングには、例えば、ＩＢＥが用いられる。複数の積層体の間には、連続する１個のホールＨ４が形成される。
【0117】
次に、図１８に示されるように、ホールＨ４が絶縁体層６０によって埋め込まれる。絶縁体層６０のうちマスク８２より上方の部分は、例えば、ＣＭＰによって除去される。これにより、マスク８２の上面が露出する。
【0118】
次に、図１９に示されるように、マスク８２が除去される。これにより、導電体層８１の上面が露出する。
【0119】
次に、図２０に示されるように、絶縁体層６０及び導電体層８１の上面に導電体層８３Ｌが設けられる。導電体層８３Ｌは、導電体層８０と同等の材料を含む。
【0120】
次に、図２１に示されるように、導電体層８３Ｌの上面上にマスクが形成される。そして、フォトリソグラフィ等によって、当該マスクのうち、Ｚ方向に見て第３上面ＵＳ３が設けられる予定の領域が開口される。しかる後、当該マスクを用いた異方性エッチングによって導電体層８３Ｌが加工されて、複数のホールＨ５が形成される。複数のホールＨ５の各々の底面には、導電体層８１の一部が露出する。複数のホールＨ５の底面に露出した導電体層８１は、配線ＳＯＴＬの第３上面ＵＳ３に対応する。複数のホールＨ５の側面に露出した導電体層８３Ｌは、配線ＳＯＴＬの第５上面ＵＳ５に対応する。導電体層８３Ｌの上面のうち、Ｘ方向に並ぶホールＨ５間の部分は、配線ＳＯＴＬの第４上面ＵＳ４に対応する。導電体層８３Ｌの上面の一部は、Ｚ方向に見て磁気抵抗効果素子ＭＴＪが設けられる領域の縁と重複するように設けられる。
【0121】
この後、導電体層８３Ｌが複数の配線ＳＯＴＬに対応する部分に分断されることにより、複数の導電体層８３が形成される。１個の導電体層８３と、当該の１個の導電体層８３に接する複数の導電体層８１とは、後続するアニール処理等によって、１個の連続膜（すなわち、導電体層８０）となる。
【0122】
以上で説明した製造工程によって、メモリストリングＭＳが形成される。
【0123】
３．３ 第３実施形態に係る効果
第３実施形態によれば、導電体層８０は、Ｚ方向に見て、複数の素子層７０のいずれとも重複しない第１部分と、素子層７０の中央領域と重複する第２部分と、素子層７０の縁領域と重複する第３部分と、を含む。第１部分の膜厚及び第３部分の膜厚は、第２部分の膜厚より厚い。これにより、配線部の抵抗を、セル部の抵抗よりも低くすることができる。
第３実施形態によれば、導電体層８０は、Ｚ方向に見て、複数の素子層７０のいずれとも重複しない第１部分と、素子層７０の中央領域と重複する第２部分と、素子層７０の縁領域と重複する第３部分と、を含む。第１部分の膜厚及び第３部分の膜厚は、第２部分の膜厚より厚い。これにより、配線部の抵抗を、セル部の抵抗よりも低くすることができる。
【0124】
また、導電体層８０は、導電体層８１及び導電体層８３を含む。導電体層８１は、素子層７０の上面と接するように設けられる。導電体層８３は、Ｘ方向に並ぶ複数の導電体層８１の各々の上面を電気的に接続するように設けられた後、Ｚ方向に見て素子層７０と重複する部分がエッチングされて形成される。これにより、配線部の膜厚をセル部の膜厚よりも厚く保つことができる。また、導電体層８３の上面の一部は、Ｚ方向に見て、素子層７０の縁部と重複するように設けられる。これにより、セル部と配線部との境界で導電体層８０の膜厚が局所的に薄くなることを抑制できる。このため、断線の発生を抑制すると共に、書込み電流の増加を抑制できる。
【0125】
４． 第４実施形態
次に、第４実施形態に係る磁気メモリデバイスについて説明する。第４実施形態では、配線ＳＯＴＬのセル部と配線部が異なる材料で形成される点において、第３実施形態と異なる。以下では、第３実施形態と異なる構成及び製造方法について主に説明する。第３実施形態と同等の構成及び製造方法については、説明を適宜省略する。
次に、第４実施形態に係る磁気メモリデバイスについて説明する。第４実施形態では、配線ＳＯＴＬのセル部と配線部が異なる材料で形成される点において、第３実施形態と異なる。以下では、第３実施形態と異なる構成及び製造方法について主に説明する。第３実施形態と同等の構成及び製造方法については、説明を適宜省略する。
【0126】
４．１ メモリストリングの構成
図２２は、第４実施形態に係るメモリストリングの一部の断面構造の一例を示す断面図である。図２２は、第３実施形態における図１５に対応する。図２２に示されるように、第４実施形態に係るメモリストリングＭＳは、導電体層８０Ａ及び素子層７０を含む。素子層７０の構成は、第３実施形態と同等である。
図２２は、第４実施形態に係るメモリストリングの一部の断面構造の一例を示す断面図である。図２２は、第３実施形態における図１５に対応する。図２２に示されるように、第４実施形態に係るメモリストリングＭＳは、導電体層８０Ａ及び素子層７０を含む。素子層７０の構成は、第３実施形態と同等である。
【0127】
複数の素子層７０の各々の上面と接するように、導電体層８０Ａが設けられる。導電体層８０Ａは、例えば、Ｘ方向に延びる。導電体層８０Ａは、配線ＳＯＴＬとして使用される。導電体層８０ＡのうちＺ方向に見て素子層７０と重複する部分は、セル部として使用される。導電体層８０ＡのうちＺ方向に見て素子層７０と重複しない部分は、配線部として使用される。
【0128】
導電体層８０Ａの上面は、ＸＹ平面に略平行な第３上面ＵＳ３と、ＸＹ平面に略平行かつ第３上面ＵＳ３より上方に位置する第４上面ＵＳ４と、第３上面ＵＳ３及び第４上面ＵＳ４を接続する第５上面ＵＳ５と、を含む。第３上面ＵＳ３及び第４上面ＵＳ４は、Ｘ方向に交互に繰り返すように並ぶ。導電体層８０Ａの下面は、ＸＹ平面に略平行な第４下面ＬＳ４と、第４下面ＬＳ４より上方に位置する第５下面ＬＳ５と、を含む。第４下面ＬＳ４及び第５下面ＬＳ５は、Ｘ方向に交互に繰り返すように並ぶ。
【0129】
導電体層８０Ａは、非磁性及び導電性を有する重金属を含む導電膜と、当該重金属を含む導電膜よりも低い抵抗を有する導電膜と、を含む積層膜である。具体的には、導電体層８０Ａは、１個の導電体層８４及び複数の導電体層８５を含む。
【0130】
導電体層８４は、Ｘ方向に並ぶ複数の素子層７０の各々の上面と接するように、Ｘ方向に延びる。すなわち、導電体層８４の底面は、強磁性層７５と接する部分と、強磁性層７５と接しない部分と、を有する。導電体層８４の底面のうち強磁性層７５と接する部分は、導電体層８０Ａの第４下面ＬＳ４に対応する。導電体層８４の底面のうち強磁性層７５と接しない部分は、導電体層８０Ａの第５下面ＬＳ５に対応する。また、導電体層８４の上面のうちＺ方向に見て素子層７０の中央部と重複する部分は、導電体層８０Ａの第３上面ＵＳ３に対応する。導電体層８４を構成する材料は、第３実施形態における導電体層８０を構成する材料と同等である。導電体層８４は、内部を流れる電流により、スピン軌道トルクを発生させる。スピン軌道トルクは、強磁性層７５に作用する。
【0131】
導電体層８４の上面上には、複数の導電体層８５が設けられる。複数の導電体層８５は、互いに離れてＸ方向に並ぶ。複数の導電体層８５の各々は、Ｚ方向に見て、複数の素子層７０のいずれとも重複する。複数の導電体層８５の各々は、Ｚ方向に見て、素子層７０の縁部と重複してもよいし、重複していなくてもよい。複数の導電体層８５の各々の上面は、導電体層８０Ａの第４上面ＵＳ４及び第５上面ＵＳ５に対応する。
【0132】
導電体層８５は、導電体層８４よりも比抵抗が低い材料により構成される。具体的には、例えば、導電体層８５は、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、及びモリブデン（Ｍｏ）から選択される少なくとも１個の元素を含む。なお、耐熱性の観点から、導電体層８５は、上述した元素のうち、タングステン（Ｗ）、銅（Ｃｕ）、及びモリブデン（Ｍｏ）から選択される少なくとも１個の元素を含むことが好ましい。
【0133】
導電体層８０ＡのうちＺ方向に見て第５下面ＬＳ５と重複する部分の抵抗は、導電体層８０ＡのうちＺ方向に見て第４下面ＬＳ４と重複する部分の抵抗より低くなるように設計される。上述の通り、導電体層８５には、導電体層８４よりも抵抗が低くなる材料が選ばれる。このため、第４実施形態では、導電体層８０Ａの配線部の抵抗がセル部の抵抗に対して十分低いという条件を満たせば、導電体層８０Ａの配線部の膜厚は、セル部の膜厚よりも厚くてもよいし、薄くてもよい。
【0134】
４．２ 第４実施形態に係る効果
第４実施形態によれば、導電体層８０Ａは、導電体層８４及び８５の積層膜により構成される。導電体層８４は、素子層７０と接する。導電体層８５は、導電体層８４に対して素子層７０と反対側で、Ｘ方向に隣り合う素子層７０間に設けられ、導電体層８４と接する。これにより、配線部の膜厚をセル部よりも厚く保つことができる。
第４実施形態によれば、導電体層８０Ａは、導電体層８４及び８５の積層膜により構成される。導電体層８４は、素子層７０と接する。導電体層８５は、導電体層８４に対して素子層７０と反対側で、Ｘ方向に隣り合う素子層７０間に設けられ、導電体層８４と接する。これにより、配線部の膜厚をセル部よりも厚く保つことができる。
【0135】
また、導電体層８５は、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、及びモリブデン（Ｍｏ）から選択される少なくとも１個の元素を含む。これにより、導電体層８５の抵抗を、導電体層８４の抵抗よりも十分低くすることができる。このため、導電体層８５を用いない場合よりも配線部の抵抗を低くすることができる。したがって、第３実施形態と同様に、断線の発生を抑制すると共に、書込み電流の増加を抑制できる。
【0136】
４．３ 第４実施形態の変形例
上述の第４実施形態では、配線ＳＯＴＬの配線部が、セル部と同等の抵抗を有する部分と、セル部より低い抵抗を有する部分と、を含む積層構造である場合について説明したが、これに限られない。例えば、配線ＳＯＴＬの配線部は、セル部と同等の抵抗を有する部分を有していなくてもよい。以下では、第４実施形態と異なる構成及び製造方法について主に説明する。第４実施形態と同等の構成及び製造方法については、説明を適宜省略する。
上述の第４実施形態では、配線ＳＯＴＬの配線部が、セル部と同等の抵抗を有する部分と、セル部より低い抵抗を有する部分と、を含む積層構造である場合について説明したが、これに限られない。例えば、配線ＳＯＴＬの配線部は、セル部と同等の抵抗を有する部分を有していなくてもよい。以下では、第４実施形態と異なる構成及び製造方法について主に説明する。第４実施形態と同等の構成及び製造方法については、説明を適宜省略する。
【0137】
図２３は、第４実施形態の変形例に係るメモリストリングの一部の断面構造の一例を示す断面図である。図２３は、第４実施形態における図２２に対応する。図２３に示されるように、第４実施形態の変形例に係るメモリストリングＭＳは、導電体層８０Ｂ及び素子層７０を含む。素子層７０の構成は、第４実施形態と同等である。
【0138】
複数の素子層７０の各々の上面と接するように、導電体層８０Ｂが設けられる。導電体層８０Ｂは、例えば、Ｘ方向に延びる。導電体層８０Ｂは、配線ＳＯＴＬとして使用される。導電体層８０ＢのうちＺ方向に見て素子層７０と重複する部分は、セル部として使用される。導電体層８０ＢのうちＺ方向に見て素子層７０と重複しない部分は、配線部として使用される。
【0139】
導電体層８０Ｂの上面は、ＸＹ平面に略平行な第３上面ＵＳ３と、ＸＹ平面に略平行かつ第３上面ＵＳ３より上方に位置する第４上面ＵＳ４と、第３上面ＵＳ３及び第４上面ＵＳ４を接続する第５上面ＵＳ５と、を含む。第３上面ＵＳ３及び第４上面ＵＳ４は、Ｘ方向に交互に繰り返すように並ぶ。導電体層８０Ｂの下面は、ＸＹ平面に略平行な第４下面ＬＳ４と、第４下面ＬＳ４より上方に位置する第５下面ＬＳ５と、を含む。第４下面ＬＳ４及び第５下面ＬＳ５は、Ｘ方向に交互に繰り返すように並ぶ。
【0140】
導電体層８０Ｂは、非磁性及び導電性を有する重金属を含む導電膜と、当該重金属を含む導電膜よりも低い抵抗を有する導電膜と、を含む積層膜である。具体的には、導電体層８０Ｂは、複数の導電体層８６及び複数の導電体層８７を含む。
【0141】
複数の導電体層８６の各々は、対応する素子層７０の上面上に設けられる。複数の導電体層８６の各々の底面は、導電体層８０Ｂの第４下面ＬＳ４に対応する。また、複数の導電体層８６の各々の上面のうち、Ｚ方向に見て素子層７０の中央部と重複する部分は、導電体層８０Ｂの第３上面ＵＳ３に対応する。導電体層８６を構成する材料は、第４実施形態における導電体層８４を構成する材料と同等である。導電体層８６は、内部を流れる電流により、スピン軌道トルクを発生させる。スピン軌道トルクは、強磁性層７５に作用する。
【0142】
Ｘ方向に隣り合う導電体層８６を接続するように、導電体層８７が設けられる。導電体層８７は、Ｘ方向に隣り合う素子層７０のいずれとも重複しない部分と、素子層７０の縁部と接する部分と、を有する。複数の導電体層８７の各々の底面のうち、Ｚ方向に見て素子層７０と重複しない部分は、導電体層８０Ｂの第５下面ＬＳ５に対応する。複数の導電体層８７の各々の上面は、導電体層８０Ｂの第４上面ＵＳ４及び第５上面ＵＳ５に対応する。複数の導電体層８７を構成する材料は、第４実施形態における導電体層８５を構成する材料と同等である。
【0143】
以上のような構成の導電体層８０Ｂの配線部は、スピン軌道トルクを発生させるために用いられるような、比抵抗が比較的大きい材料を含まない。このため、配線部の電流密度を更に低下させることができる。
【0144】
５． その他
なお、上述の実施形態は、上述の例に限らず、種々の変形が適用可能である。
なお、上述の実施形態は、上述の例に限らず、種々の変形が適用可能である。
【0145】
上述の実施形態では、スイッチング素子ＳＥＬ２に３端子型のスイッチング素子が適用される場合について説明したが、これに限られない。例えば、スイッチング素子ＳＥＬ２には、２端子型のスイッチング素子が適用されてもよい。２端子間に印加する電圧が閾値電圧Ｖｔｈ未満の場合、２端子型のスイッチング素子ＳＥＬ２は、“高抵抗”状態又は“オフ”状態、例えば電気的に非導通状態となる。２端子間に印加する電圧が閾値電圧Ｖｔｈ以上の場合、２端子型のスイッチング素子ＳＥＬ２は“低抵抗”状態又は“オン”状態、例えば電気的に導通状態に変わる。２端子型のスイッチング素子ＳＥＬ２は、２端子間に印加される電圧がどちらの極性でも（流れる電流の方向に依らず）、対応するメモリセルＭＣに印加される電圧の大きさに応じて、電流を流すか遮断するかを切替えることができる。
【0146】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0147】
１…磁気メモリデバイス
１０…メモリセルアレイ
１１…ロウ選択回路
１２…カラム選択回路
１３…デコード回路
１４…書込み回路
１５…読出し回路
１６…電圧生成回路
１７…入出力回路
１８…制御回路
２０，５０，６０，９０…絶縁体層
３０，３０Ａ，３０Ｂ，３１，３１Ｌ，３２Ｌ，３４，３５，３６，３７，８０，８０Ａ，８０Ｂ，８１，８１Ｌ，８３Ｌ，８４，８５，８６，８７…導電体層
４０，７０…素子層
４１，４１Ｌ，４３，４３Ｌ，４５，４５Ｌ，７１，７１Ｌ，７３，７３Ｌ，７５，７５Ｌ…強磁性層
４２，４２Ｌ，４４，４４Ｌ，７２，７２Ｌ，７４，７４Ｌ…非磁性層
４６，４６Ｌ，３３Ｌ，８２，８２Ｌ…マスク
１０…メモリセルアレイ
１１…ロウ選択回路
１２…カラム選択回路
１３…デコード回路
１４…書込み回路
１５…読出し回路
１６…電圧生成回路
１７…入出力回路
１８…制御回路
２０，５０，６０，９０…絶縁体層
３０，３０Ａ，３０Ｂ，３１，３１Ｌ，３２Ｌ，３４，３５，３６，３７，８０，８０Ａ，８０Ｂ，８１，８１Ｌ，８３Ｌ，８４，８５，８６，８７…導電体層
４０，７０…素子層
４１，４１Ｌ，４３，４３Ｌ，４５，４５Ｌ，７１，７１Ｌ，７３，７３Ｌ，７５，７５Ｌ…強磁性層
４２，４２Ｌ，４４，４４Ｌ，７２，７２Ｌ，７４，７４Ｌ…非磁性層
４６，４６Ｌ，３３Ｌ，８２，８２Ｌ…マスク
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
