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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024136148
(43)【公開日】2024-10-04
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/739 20060101AFI20240927BHJP
H01L 29/78 20060101ALI20240927BHJP
H01L 29/12 20060101ALI20240927BHJP
【ＦＩ】
H01L29/78 655G
H01L29/78 652Q
H01L29/78 653C
H01L29/78 655D
H01L29/78 655B
H01L29/78 652M
H01L29/78 657D
H01L29/78 652T
【審査請求】未請求
【請求項の数】7
【出願形態】ＯＬ
(21)【出願番号】P 2023047144
(22)【出願日】2023-03-23
(71)【出願人】
【識別番号】000003078
【氏名又は名称】株式会社東芝
(71)【出願人】
【識別番号】317011920
【氏名又は名称】東芝デバイス＆ストレージ株式会社
(74)【代理人】
【識別番号】110004026
【氏名又は名称】弁理士法人ｉＸ
(72)【発明者】
【氏名】村井 駿太
(72)【発明者】
【氏名】吉川 大輝
(72)【発明者】
【氏名】中村 和敏
(57)【要約】
【課題】スイッチング損失を低減可能な半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、第１電極と、第２電極と、第１領域と、第２領域と、を備える。第１領域は、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の複数の第３半導体領域と、ゲート電極と、導電部と、第２導電形の第４半導体領域と、第１導電形の第５半導体領域と、第２導電形の第６半導体領域と、を含む。ゲート電極は、複数の第３半導体領域の１つとゲート絶縁層を介して対面する。導電部は、複数の第３半導体領域の別の１つと絶縁層を介して対面し、第２電極と電気的に接続されている。第４半導体領域は、複数の第３半導体領域の１つの上に設けられている。第６半導体領域は、複数の第３半導体領域の別の１つの上に設けられている。第３方向における第６半導体領域の長さは、第３方向における第４半導体領域の長さよりも長い。
【選択図】図２
【解決手段】実施形態に係る半導体装置は、第１電極と、第２電極と、第１領域と、第２領域と、を備える。第１領域は、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の複数の第３半導体領域と、ゲート電極と、導電部と、第２導電形の第４半導体領域と、第１導電形の第５半導体領域と、第２導電形の第６半導体領域と、を含む。ゲート電極は、複数の第３半導体領域の１つとゲート絶縁層を介して対面する。導電部は、複数の第３半導体領域の別の１つと絶縁層を介して対面し、第２電極と電気的に接続されている。第４半導体領域は、複数の第３半導体領域の１つの上に設けられている。第６半導体領域は、複数の第３半導体領域の別の１つの上に設けられている。第３方向における第６半導体領域の長さは、第３方向における第４半導体領域の長さよりも長い。
【選択図】図２
【特許請求の範囲】
【請求項1】
第１電極と、
前記第１電極から離れた第２電極と、
前記第１電極と前記第２電極との間において、前記第１電極の一部の上に設けられた第１領域であって、
第１導電形の第１半導体領域と、
一部が前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の前記一部の上に設けられた第１導電形の複数の第３半導体領域と、
前記第１電極から前記第２電極に向かう第１方向に垂直な第２方向において、前記複数の第３半導体領域の１つとゲート絶縁層を介して対面するゲート電極と、
前記第２方向において、前記複数の第３半導体領域の別の１つと絶縁層を介して対面し、前記第２電極と電気的に接続された導電部と、
前記複数の第３半導体領域の前記１つの上に設けられた第２導電形の第４半導体領域と、
前記複数の第３半導体領域の前記１つの上に設けられ、前記複数の第３半導体領域の前記１つよりも高い第１導電形の不純物濃度を有する第１導電形の第５半導体領域と、
前記複数の第３半導体領域の前記別の１つの上に設けられ、前記第１方向及び前記第２方向に垂直な第３方向における長さが前記第４半導体領域よりも長い第２導電形の第６半導体領域と、
を含む前記第１領域と、
前記第１電極と前記第２電極との間において、前記第１電極の別の一部の上に設けられた第２領域であって、
前記第２半導体領域よりも高い第２導電形の不純物濃度を有する第２導電形の第７半導体領域と、
前記第７半導体領域の上に設けられた前記第２半導体領域の別の一部と、
前記第２半導体領域の前記別の一部の上に設けられた第１導電形の第８半導体領域と、
を含む前記第２領域と、
を備えた半導体装置。
前記第１電極から離れた第２電極と、
前記第１電極と前記第２電極との間において、前記第１電極の一部の上に設けられた第１領域であって、
第１導電形の第１半導体領域と、
一部が前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の前記一部の上に設けられた第１導電形の複数の第３半導体領域と、
前記第１電極から前記第２電極に向かう第１方向に垂直な第２方向において、前記複数の第３半導体領域の１つとゲート絶縁層を介して対面するゲート電極と、
前記第２方向において、前記複数の第３半導体領域の別の１つと絶縁層を介して対面し、前記第２電極と電気的に接続された導電部と、
前記複数の第３半導体領域の前記１つの上に設けられた第２導電形の第４半導体領域と、
前記複数の第３半導体領域の前記１つの上に設けられ、前記複数の第３半導体領域の前記１つよりも高い第１導電形の不純物濃度を有する第１導電形の第５半導体領域と、
前記複数の第３半導体領域の前記別の１つの上に設けられ、前記第１方向及び前記第２方向に垂直な第３方向における長さが前記第４半導体領域よりも長い第２導電形の第６半導体領域と、
を含む前記第１領域と、
前記第１電極と前記第２電極との間において、前記第１電極の別の一部の上に設けられた第２領域であって、
前記第２半導体領域よりも高い第２導電形の不純物濃度を有する第２導電形の第７半導体領域と、
前記第７半導体領域の上に設けられた前記第２半導体領域の別の一部と、
前記第２半導体領域の前記別の一部の上に設けられた第１導電形の第８半導体領域と、
を含む前記第２領域と、
を備えた半導体装置。
【請求項2】
前記第４半導体領域と前記第５半導体領域は、前記第３方向において交互に設けられた、請求項１に記載の半導体装置。
【請求項3】
前記第５半導体領域は、前記複数の第３半導体領域の上にそれぞれ設けられ、
前記複数の第３半導体領域の前記別の１つの上に位置する前記第５半導体領域の前記第２方向における長さは、前記複数の第３半導体領域の前記１つの上に位置する別の前記第５半導体領域の前記第２方向における長さよりも長い、請求項１又は２に記載の半導体装置。
前記複数の第３半導体領域の前記別の１つの上に位置する前記第５半導体領域の前記第２方向における長さは、前記複数の第３半導体領域の前記１つの上に位置する別の前記第５半導体領域の前記第２方向における長さよりも長い、請求項１又は２に記載の半導体装置。
【請求項4】
前記第５半導体領域は、前記複数の第３半導体領域の前記別の１つの上において、前記第３方向に複数設けられ、
前記第６半導体領域は、前記第１方向に垂直な第１面に沿って、複数の前記第５半導体領域のそれぞれの周りに設けられた、請求項３に記載の半導体装置。
前記第６半導体領域は、前記第１方向に垂直な第１面に沿って、複数の前記第５半導体領域のそれぞれの周りに設けられた、請求項３に記載の半導体装置。
【請求項5】
前記第１領域は、
前記複数の第３半導体領域の前記１つ、前記第４半導体領域、前記第５半導体領域、及び前記ゲート電極が設けられた第１部分と、
前記複数の第３半導体領域の前記別の１つ、前記第６半導体領域、及び前記導電部が設けられた第２部分と、
を含み、
前記第２部分は、前記第１部分と前記第２領域との間に位置する、請求項１又は２に記載の半導体装置。
前記複数の第３半導体領域の前記１つ、前記第４半導体領域、前記第５半導体領域、及び前記ゲート電極が設けられた第１部分と、
前記複数の第３半導体領域の前記別の１つ、前記第６半導体領域、及び前記導電部が設けられた第２部分と、
を含み、
前記第２部分は、前記第１部分と前記第２領域との間に位置する、請求項１又は２に記載の半導体装置。
【請求項6】
前記第２部分の前記第２方向の長さは、前記第１電極と前記第２電極との間の前記第１方向における距離よりも長い、請求項５に記載の半導体装置。
【請求項7】
第１電極と、
前記第１電極から離れた第２電極と、
前記第１電極と前記第２電極との間において、前記第１電極の一部の上に設けられた第１領域であって、
第１導電形の第１半導体領域と、
一部が前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の前記一部の上に設けられた第１導電形の複数の第３半導体領域と、
前記第１電極から前記第２電極に向かう第１方向に垂直な第２方向において、前記複数の第３半導体領域の１つとゲート絶縁層を介して対面するゲート電極と、
前記第２方向において、前記複数の第３半導体領域の別の１つと絶縁層を介して対面し、前記第２電極と電気的に接続された導電部と、
前記複数の第３半導体領域の前記１つの上に設けられた第２導電形の第４半導体領域と、
前記複数の第３半導体領域の前記１つの上に設けられ、前記複数の第３半導体領域の前記１つよりも高い第１導電形の不純物濃度を有する第１導電形の第５半導体領域と、
前記複数の第３半導体領域の前記別の１つの上に設けられ、前記複数の第３半導体領域の前記別の１つよりも高い第１導電形の不純物濃度を有する第１導電形の第６半導体領域と、
を含み、前記第１方向に垂直な第１面において、単位面積あたりの前記第６半導体領域の面積が単位面積あたりの前記第５半導体領域の面積よりも大きい、前記第１領域と、
前記第１電極と前記第２電極との間において、前記第１電極の別の一部の上に設けられた第２領域であって、
前記第２半導体領域よりも高い第２導電形の不純物濃度を有する第２導電形の第７半導体領域と、
前記第７半導体領域の上に設けられた前記第２半導体領域の別の一部と、
前記第２半導体領域の前記別の一部の上に設けられた第１導電形の第８半導体領域と、
を含む前記第２領域と、
を備えた半導体装置。
前記第１電極から離れた第２電極と、
前記第１電極と前記第２電極との間において、前記第１電極の一部の上に設けられた第１領域であって、
第１導電形の第１半導体領域と、
一部が前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の前記一部の上に設けられた第１導電形の複数の第３半導体領域と、
前記第１電極から前記第２電極に向かう第１方向に垂直な第２方向において、前記複数の第３半導体領域の１つとゲート絶縁層を介して対面するゲート電極と、
前記第２方向において、前記複数の第３半導体領域の別の１つと絶縁層を介して対面し、前記第２電極と電気的に接続された導電部と、
前記複数の第３半導体領域の前記１つの上に設けられた第２導電形の第４半導体領域と、
前記複数の第３半導体領域の前記１つの上に設けられ、前記複数の第３半導体領域の前記１つよりも高い第１導電形の不純物濃度を有する第１導電形の第５半導体領域と、
前記複数の第３半導体領域の前記別の１つの上に設けられ、前記複数の第３半導体領域の前記別の１つよりも高い第１導電形の不純物濃度を有する第１導電形の第６半導体領域と、
を含み、前記第１方向に垂直な第１面において、単位面積あたりの前記第６半導体領域の面積が単位面積あたりの前記第５半導体領域の面積よりも大きい、前記第１領域と、
前記第１電極と前記第２電極との間において、前記第１電極の別の一部の上に設けられた第２領域であって、
前記第２半導体領域よりも高い第２導電形の不純物濃度を有する第２導電形の第７半導体領域と、
前記第７半導体領域の上に設けられた前記第２半導体領域の別の一部と、
前記第２半導体領域の前記別の一部の上に設けられた第１導電形の第８半導体領域と、
を含む前記第２領域と、
を備えた半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【0002】
電力変換等に用いられる半導体装置として、Insulated Gate Bipolar Transistor（ＩＧＢＴ）に、ダイオードを内蔵させたReverse Conducting Insulated Gate Bipolar Transistor（ＲＣ－ＩＧＢＴ）がある。この半導体装置について、スイッチング損失を低減できる技術が求められている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２２－５９４２９号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明が解決しようとする課題は、スイッチング損失を低減可能な半導体装置を提供することである。
【課題を解決するための手段】
【0005】
実施形態に係る半導体装置は、第１電極と、第２電極と、第１領域と、第２領域と、を備える。前記第２電極は、前記第１電極から離れている。前記第１領域は、前記第１電極と前記第２電極との間において、前記第１電極の一部の上に設けられている。前記第１領域は、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の複数の第３半導体領域と、ゲート電極と、導電部と、第２導電形の第４半導体領域と、第１導電形の第５半導体領域と、第２導電形の第６半導体領域と、を含む。前記第２半導体領域の一部は、前記第１半導体領域の上に設けられている。前記複数の第３半導体領域は、前記第２半導体領域の前記一部の上に設けられている。前記ゲート電極は、前記第１電極から前記第２電極に向かう第１方向に垂直な第２方向において、前記複数の第３半導体領域の１つとゲート絶縁層を介して対面する。前記導電部は、前記第２方向において、前記複数の第３半導体領域の別の１つと絶縁層を介して対面し、前記第２電極と電気的に接続されている。前記第４半導体領域は、前記複数の第３半導体領域の前記１つの上に設けられている。前記第５半導体領域は、前記複数の第３半導体領域の前記１つの上に設けられ、前記複数の第３半導体領域の前記１つよりも高い第１導電形の不純物濃度を有する。前記第６半導体領域は、前記複数の第３半導体領域の前記別の１つの上に設けられている。前記第１方向及び前記第２方向に垂直な第３方向における前記第６半導体領域の長さは、前記第３方向における前記第４半導体領域の長さよりも長い。前記第２領域は、前記第１電極と前記第２電極との間において、前記第１電極の別の一部の上に設けられている。前記第２領域は、第２導電形の第７半導体領域と、前記第２半導体領域の別の一部と、第１導電形の第８半導体領域と、を含む。前記第７半導体領域は、前記第２半導体領域よりも高い第２導電形の不純物濃度を有する。前記第２半導体領域の前記別の一部は、前記第７半導体領域の上に設けられている。前記第８半導体領域は、前記第２半導体領域の前記別の一部の上に設けられている。
【図面の簡単な説明】
【0006】
【発明を実施するための形態】
【0007】
以下に、本発明の各実施形態について図面を参照しつつ説明する。図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明において、ｎ＋、ｎ、ｎ－及びｐ＋、ｐの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、ｎ＋はｎよりもｎ形の不純物濃度が相対的に高く、ｎ－はｎよりもｎ形の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ形の不純物濃度が相対的に高いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
以下の説明において、ｎ＋、ｎ、ｎ－及びｐ＋、ｐの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、ｎ＋はｎよりもｎ形の不純物濃度が相対的に高く、ｎ－はｎよりもｎ形の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ形の不純物濃度が相対的に高いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
【0008】
図１は、実施形態に係る半導体装置の平面図である。図２は、図１の部分Ａの拡大平面図である。図３は、図２のＢ１－Ｂ２断面図である。図４は、図２のＣ１－Ｃ２断面図である。図５は、図２のＤ１－Ｄ２断面図である。図２は、図３～図５のＥ１－Ｅ２断面図に相当する。
実施形態に係る半導体装置は、ＲＣ－ＩＧＢＴである。図１～図５に示すように、実施形態に係る半導体装置１００は、ｐ＋形（第１導電形）コレクタ領域１（第１半導体領域）、ｎ－形（第２導電形）ベース領域２（第２半導体領域）、ｐ形ベース領域３（第３半導体領域）、ｎ＋形エミッタ領域４（第４半導体領域）、ｐ＋形コンタクト領域５（第５半導体領域）、ｎ＋形半導体領域６（第６半導体領域）、ｎ＋形カソード領域７（第７半導体領域）、ｐ形アノード領域８（第８半導体領域）、ｐ＋形アノード領域９、ゲート電極２０、導電部２１、絶縁層２５、コレクタ電極３１（第１電極）、エミッタ電極３２（第２電極）、及びゲートパッド３３を備える。
実施形態に係る半導体装置は、ＲＣ－ＩＧＢＴである。図１～図５に示すように、実施形態に係る半導体装置１００は、ｐ＋形（第１導電形）コレクタ領域１（第１半導体領域）、ｎ－形（第２導電形）ベース領域２（第２半導体領域）、ｐ形ベース領域３（第３半導体領域）、ｎ＋形エミッタ領域４（第４半導体領域）、ｐ＋形コンタクト領域５（第５半導体領域）、ｎ＋形半導体領域６（第６半導体領域）、ｎ＋形カソード領域７（第７半導体領域）、ｐ形アノード領域８（第８半導体領域）、ｐ＋形アノード領域９、ゲート電極２０、導電部２１、絶縁層２５、コレクタ電極３１（第１電極）、エミッタ電極３２（第２電極）、及びゲートパッド３３を備える。
【0009】
実施形態の説明では、ＸＹＺ直交座標系を用いる。コレクタ電極３１からエミッタ電極３２に向かう方向をＺ方向（第１方向）とする。Ｚ方向に対して垂直であり、相互に直交する二方向をＸ方向（第３方向）及びＹ方向（第２方向）とする。また、説明のために、コレクタ電極３１からエミッタ電極３２に向かう方向を「上」と言い、その反対方向を「下」と言う。これらの方向は、コレクタ電極３１とエミッタ電極３２の相対的な位置関係に基づき、重力の方向とは無関係である。
【0010】
図１に示すように、半導体装置１００の上面には、エミッタ電極３２及びゲートパッド３３が設けられている。エミッタ電極３２及びゲートパッド３３は、互いに離れている。例えば、Ｘ方向において、複数のエミッタ電極３２が設けられている。各エミッタ電極３２の周りには、ゲート配線３３ａが設けられている。ゲート配線３３ａの一部は、エミッタ電極３２同士の間をＹ方向に延びている。ゲート配線３３ａは、ゲートパッド３３と電気的に接続されている。
【0011】
図１及び図２に示すように、半導体装置１００は、ＩＧＢＴ領域Ｒ１（第１領域）及びダイオード領域Ｒ２（第２領域）を含む。図１に示す例では、ＩＧＢＴ領域Ｒ１及びダイオード領域Ｒ２のそれぞれは、Ｘ方向及びＹ方向において複数設けられている。Ｙ方向において、ＩＧＢＴ領域Ｒ１とダイオード領域Ｒ２が交互に設けられている。
【0012】
図３～図５に示すように、半導体装置１００の下面には、コレクタ電極３１が設けられている。コレクタ電極３１とエミッタ電極３２は互いに離れており、複数のＩＧＢＴ領域Ｒ１及び複数のダイオード領域Ｒ２はコレクタ電極３１とエミッタ電極３２との間に位置する。
【0013】
図２～図５に示すように、各ＩＧＢＴ領域Ｒ１には、ｐ＋形コレクタ領域１、ｎ－形ベース領域２の一部、ｐ形ベース領域３、ｎ＋形エミッタ領域４、ｐ＋形コンタクト領域５、ｎ＋形半導体領域６、ゲート電極２０、及び導電部２１が設けられている。
【0014】
図３～図５に示すように、ｐ＋形コレクタ領域１は、コレクタ電極３１の一部の上に設けられ、コレクタ電極３１と電気的に接続されている。ｎ－形ベース領域２の一部は、ｐ＋形コレクタ領域１の上に設けられている。ｐ形ベース領域３は、ｎ－形ベース領域２の前記一部の上に設けられ、ｐ＋形コレクタ領域１の上に位置する。
【0015】
ｐ形ベース領域３は、Ｙ方向において複数設けられている。各ｐ形ベース領域３は、Ｘ方向に延びている。Ｚ方向から見たときに、複数のｐ形ベース領域３はストライプ状に設けられている。図３及び図４に示すように、複数のｐ形ベース領域３は、ｐ形ベース領域３ａ及びｐ形ベース領域３ｂを含む。ｐ形ベース領域３ａは、複数のｐ形ベース領域３の１つである。ｐ形ベース領域３ｂは、複数のｐ形ベース領域３の別の１つである。
【0016】
ゲート電極２０は、Ｙ方向において、ゲート絶縁層２０ａを介してｐ形ベース領域３ａと対面している。導電部２１は、Ｙ方向において、絶縁層２１ａを介してｐ形ベース領域３ｂと対面している。ｎ＋形エミッタ領域４及びｐ＋形コンタクト領域５は、ｐ形ベース領域３ａの上に設けられている。ｐ＋形コンタクト領域５のｐ形不純物濃度は、ｐ形ベース領域３のｐ形不純物濃度よりも高い。ｎ＋形半導体領域６は、ｐ形ベース領域３ｂの上に設けられている。
【0017】
ｎ＋形エミッタ領域４、ｐ＋形コンタクト領域５、ｎ＋形半導体領域６、ゲート電極２０、及び導電部２１は、Ｙ方向において複数設けられている。具体的には、複数のゲート電極２０が、Ｙ方向において、複数のｐ形ベース領域３ａとそれぞれ対面している。複数のｎ＋形エミッタ領域４が、複数のｐ形ベース領域３ａの上にそれぞれ位置している。複数のｐ＋形コンタクト領域５は、複数のｐ形ベース領域３ａの上にそれぞれ位置している。複数の導電部２１は、Ｙ方向において、複数のｐ形ベース領域３ｂとそれぞれ対面している。複数のｎ＋形半導体領域６は、複数のｐ形ベース領域３ｂの上にそれぞれ位置している。図示したように、別の複数のｐ＋形コンタクト領域５が、複数のｐ形ベース領域３ｂの上にそれぞれ設けられても良い。
【0018】
図示した例では、複数のｐ＋形コンタクト領域５は、ｐ＋形コンタクト領域５ａ及びｐ＋形コンタクト領域５ｂを含む。ｐ＋形コンタクト領域５ａは、複数のｐ＋形コンタクト領域５の１つである。ｐ＋形コンタクト領域５ｂは、複数のｐ＋形コンタクト領域５の別の１つである。各ゲート電極２０及び各導電部２１は、Ｘ方向に延びている。Ｚ方向から見たときに、複数のゲート電極２０及び複数の導電部２１は、ストライプ状に設けられている。１つのｐ形ベース領域３ａの上において、ｎ＋形エミッタ領域４及びｐ＋形コンタクト領域５ａは、Ｘ方向に交互に設けられている。１つのｐ形ベース領域３ｂの上において、ｐ＋形コンタクト領域５ｂは、Ｘ方向に複数設けられている。ｎ＋形半導体領域６は、１つのｐ形ベース領域３ｂの上において、Ｘ－Ｙ面（第１面）に沿って各ｐ＋形コンタクト領域５ｂの周りに設けられている。
【0019】
図２に示すように、ｎ＋形半導体領域６のＸ方向における長さＬ２は、ｎ＋形エミッタ領域４のＸ方向における長さＬ１よりも長い。Ｘ－Ｙ面において、単位面積あたりのｎ＋形半導体領域６の面積は、単位面積あたりのｎ＋形エミッタ領域４の面積よりも大きい。
【0020】
ｐ＋形コンタクト領域５ｂのＹ方向における長さＬ４は、ｐ＋形コンタクト領域５ａのＹ方向における長さＬ３よりも短い。Ｘ－Ｙ面において、単位面積あたりのｐ＋形コンタクト領域５ｂの面積は、単位面積あたりのｐ＋形コンタクト領域５ａの面積よりも小さい。
【0021】
例えば図２～図４に示すように、ＩＧＢＴ領域Ｒ１は、第１部分Ｐ１及び第２部分Ｐ２を含む。ｐ形ベース領域３ａ、ｎ＋形エミッタ領域４、ｐ＋形コンタクト領域５ａ、及びゲート電極２０は、第１部分Ｐ１に設けられている。ｐ形ベース領域３ｂ、ｐ＋形コンタクト領域５ｂ、ｎ＋形半導体領域６、及び導電部２１は、第２部分Ｐ２に設けられている。
【0022】
図示した例では、ＩＧＢＴ領域Ｒ１において、第１部分Ｐ１と第２部分Ｐ２がＹ方向に交互に設けられている。ＩＧＢＴ領域Ｒ１とダイオード領域Ｒ２との境界近傍において、１つの第１部分Ｐ１とダイオード領域Ｒ２との間に、１つの第２部分Ｐ２が位置する。なお、Ｘ－Ｙ面におけるＩＧＢＴ領域Ｒ１とダイオード領域Ｒ２との境界の位置は、Ｘ－Ｙ面におけるｐ＋形コレクタ領域１とｎ＋形カソード領域７との境界の位置に対応する。
【0023】
エミッタ電極３２は、ＩＧＢＴ領域Ｒ１において、ｐ形ベース領域３、ｎ＋形エミッタ領域４、ｐ＋形コンタクト領域５、ｎ＋形半導体領域６、及び導電部２１と電気的に接続されている。より具体的には、エミッタ電極３２は、コレクタ電極３１に向けて突出したコンタクト部３２ａ～３２ｄを含む。図２では、コンタクト部３２ａ～３２ｄが破線で示されている。コンタクト部３２ａは、ｐ形ベース領域３ａの上に位置し、ｎ＋形エミッタ領域４及びｐ＋形コンタクト領域５ａと接する。コンタクト部３２ｂは、ｐ形ベース領域３ｂの上に位置し、ｐ＋形コンタクト領域５ｂ及びｎ＋形半導体領域６と接する。コンタクト部３２ｃは、導電部２１の上に位置し、導電部２１と接する。
【0024】
ゲート電極２０のＸ方向における端部は、ゲート配線３３ａと電気的に接続されている。ゲート電極２０は、ゲート配線３３ａを介して、ゲートパッド３３と電気的に接続されている。ゲート電極２０とエミッタ電極３２との間には、絶縁層２５が設けられている。絶縁層２５により、ゲート電極２０とエミッタ電極３２は、互いに電気的に分離されている。
【0025】
各ダイオード領域Ｒ２には、ｎ＋形カソード領域７、ｎ－形ベース領域２の別の一部、ｐ形アノード領域８、ｐ＋形アノード領域９、及び導電部２１が設けられている。
【0026】
ｎ＋形カソード領域７は、コレクタ電極３１の別の一部の上に設けられ、コレクタ電極３１と電気的に接続されている。ｎ－形ベース領域２の別の一部は、ｎ＋形カソード領域７の上に設けられている。ｎ＋形カソード領域７のｎ形不純物濃度は、ｎ－形ベース領域２のｎ形不純物濃度よりも高い。ｐ形アノード領域８は、ｎ－形ベース領域２の前記別の一部の上に設けられ、ｎ＋形カソード領域７の上に位置する。
【0027】
導電部２１は、Ｙ方向において、絶縁層２１ａを介してｐ形アノード領域８と対面する。ｐ＋形アノード領域９は、ｐ形アノード領域８の上に設けられている。ｐ＋形アノード領域９のｐ形不純物濃度は、ｐ形アノード領域８のｐ形不純物濃度よりも高い。
【0028】
エミッタ電極３２は、ダイオード領域Ｒ２において、ｐ形アノード領域８、ｐ＋形アノード領域９、及び導電部２１と電気的に接続されている。エミッタ電極３２のコンタクト部３２ｃは、導電部２１と接している。コンタクト部３２ｄは、ｐ形アノード領域８及びｐ＋形アノード領域９と接している。
【0029】
１つのダイオード領域Ｒ２において、ｐ形アノード領域８、ｐ＋形アノード領域９、及び導電部２１のそれぞれは、Ｙ方向において複数設けられている。各ｐ形アノード領域８及び各導電部２１は、Ｘ方向に延びている。Ｚ方向から見たときに、複数のｐ形アノード領域８及び複数の導電部２１は、ストライプ状に設けられている。ｐ＋形アノード領域９は、１つのｐ形アノード領域８の上において、さらにＸ方向に複数設けられている。
【0030】
半導体装置１００の動作について説明する。
エミッタ電極３２に対してコレクタ電極３１に正の電圧が印加された状態で、ゲート電極２０に閾値以上の電圧が印加される。これにより、ｐ形ベース領域３にチャネル（反転層）が形成される。電子が、チャネルを通ってｎ＋形エミッタ領域４からｎ－形ベース領域２に流れ、正孔が、ｐ＋形コレクタ領域１からｎ－形ベース領域２へ流れる。ｎ－形ベース領域２に蓄積されるキャリア密度が増大し、電導度変調が生じる。これにより、ｎ－形ベース領域２の電気抵抗が大きく低下し、ＩＧＢＴ領域Ｒ１がオン状態となる。その後、ゲート電極２０に印加される電圧が閾値よりも低くなると、ｐ形ベース領域３におけるチャネルが消滅し、ＩＧＢＴ領域Ｒ１がオフ状態に切り替わる。
エミッタ電極３２に対してコレクタ電極３１に正の電圧が印加された状態で、ゲート電極２０に閾値以上の電圧が印加される。これにより、ｐ形ベース領域３にチャネル（反転層）が形成される。電子が、チャネルを通ってｎ＋形エミッタ領域４からｎ－形ベース領域２に流れ、正孔が、ｐ＋形コレクタ領域１からｎ－形ベース領域２へ流れる。ｎ－形ベース領域２に蓄積されるキャリア密度が増大し、電導度変調が生じる。これにより、ｎ－形ベース領域２の電気抵抗が大きく低下し、ＩＧＢＴ領域Ｒ１がオン状態となる。その後、ゲート電極２０に印加される電圧が閾値よりも低くなると、ｐ形ベース領域３におけるチャネルが消滅し、ＩＧＢＴ領域Ｒ１がオフ状態に切り替わる。
【0031】
ＩＧＢＴ領域Ｒ１がオフ状態に切り替わった後、ｎ－形ベース領域２に蓄積されていた電子は、ｐ＋形コレクタ領域１を通ってコレクタ電極３１へ排出される。正孔は、ｐ形ベース領域３を通ってエミッタ電極３２へ排出される。
【0032】
例えば、複数の半導体装置１００によって、ブリッジ回路が構成される。１つの半導体装置１００がオン状態からオフ状態に切り替わると、ブリッジ回路のインダクタンス成分により、別の半導体装置１００のエミッタ電極３２に誘導起電力が加わる。これにより、前記別の半導体装置１００において、ダイオード領域Ｒ２が動作する。ｐ形アノード領域８からｎ－形ベース領域２へ正孔が流れ、ｎ＋形カソード領域７からｎ－形ベース領域２へ電子が流れる。ダイオード領域Ｒ２は、フリーホイールダイオード（ＦＷＤ）として機能する。
【0033】
図３～図５に示すように、ｐ＋形コレクタ領域１とｎ－形ベース領域２との間、及びｎ＋形カソード領域７とｎ－形ベース領域２との間に、ｎ形チャネルストッパ領域１０が設けられても良い。ｎ形チャネルストッパ領域１０のｎ形不純物濃度は、ｎ＋形カソード領域７のｎ形不純物濃度よりも低く、ｎ－形ベース領域２のｎ形不純物濃度よりも高い。ｎ形チャネルストッパ領域１０を設けることで、ｎ－形ベース領域２における空乏層の広がりを、ｎ形チャネルストッパ領域１０でより確実に抑えることができる。
【0034】
半導体装置１００の各構成要素の材料の一例を説明する。
ｐ＋形コレクタ領域１、ｎ－形ベース領域２、ｐ形ベース領域３、ｎ＋形エミッタ領域４、ｐ＋形コンタクト領域５、ｎ＋形半導体領域６、ｎ＋形カソード領域７、ｐ形アノード領域８、ｐ＋形アノード領域９、及びｎ形チャネルストッパ領域１０は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。
ｐ＋形コレクタ領域１、ｎ－形ベース領域２、ｐ形ベース領域３、ｎ＋形エミッタ領域４、ｐ＋形コンタクト領域５、ｎ＋形半導体領域６、ｎ＋形カソード領域７、ｐ形アノード領域８、ｐ＋形アノード領域９、及びｎ形チャネルストッパ領域１０は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。
【0035】
ゲート電極２０及び導電部２１は、ポリシリコンなどの導電材料を含む。ゲート絶縁層２０ａ、絶縁層２１ａ、及び絶縁層２５は、酸化シリコン、窒化シリコン、又は酸窒化シリコンなどの絶縁材料を含む。コレクタ電極３１、エミッタ電極３２、ゲートパッド３３、及びゲート配線３３ａは、チタン、アルミニウムなどの金属を含む。
【0036】
図６は、参考例に係る半導体装置の一部を示す平面図である。
図６に示した参考例に係る半導体装置１００ｒは、半導体装置１００と比べると、ｐ＋形コンタクト領域５及びｎ＋形半導体領域６の代わりに、ｐ＋形コンタクト領域５ｒ及びｎ＋形半導体領域６ｒが設けられている。ｐ＋形コンタクト領域５ｒ及びｎ＋形半導体領域６ｒは、導電部２１と対面するｐ形ベース領域３ｂ（図６に不図示）の上に設けられている。ｐ＋形コンタクト領域５ｒのＸ方向における長さは、ｐ＋形コンタクト領域５のＸ方向における長さと同じである。ｎ＋形半導体領域６ｒのＸ方向における長さは、ｎ＋形エミッタ領域４のＸ方向における長さと同じである。
図６に示した参考例に係る半導体装置１００ｒは、半導体装置１００と比べると、ｐ＋形コンタクト領域５及びｎ＋形半導体領域６の代わりに、ｐ＋形コンタクト領域５ｒ及びｎ＋形半導体領域６ｒが設けられている。ｐ＋形コンタクト領域５ｒ及びｎ＋形半導体領域６ｒは、導電部２１と対面するｐ形ベース領域３ｂ（図６に不図示）の上に設けられている。ｐ＋形コンタクト領域５ｒのＸ方向における長さは、ｐ＋形コンタクト領域５のＸ方向における長さと同じである。ｎ＋形半導体領域６ｒのＸ方向における長さは、ｎ＋形エミッタ領域４のＸ方向における長さと同じである。
【0037】
実施形態の利点を説明する。
半導体装置１００ｒは、ｐ＋形コレクタ領域１、ｎ－形ベース領域２、ｐ形ベース領域３、及びｎ＋形エミッタ領域４からなる寄生サイリスタを含む。ＩＧＢＴ領域Ｒ１がオフ状態に切り替わった際、ｐ形ベース領域３には、正孔が流れる。正孔の流れによってｐ形ベース領域３の電位が上昇すると、寄生サイリスタが動作しうる。寄生サイリスタが動作すると、半導体装置１００ｒに大電流が流れ、半導体装置１００ｒが破壊される。
半導体装置１００ｒは、ｐ＋形コレクタ領域１、ｎ－形ベース領域２、ｐ形ベース領域３、及びｎ＋形エミッタ領域４からなる寄生サイリスタを含む。ＩＧＢＴ領域Ｒ１がオフ状態に切り替わった際、ｐ形ベース領域３には、正孔が流れる。正孔の流れによってｐ形ベース領域３の電位が上昇すると、寄生サイリスタが動作しうる。寄生サイリスタが動作すると、半導体装置１００ｒに大電流が流れ、半導体装置１００ｒが破壊される。
【0038】
半導体装置１００ｒでは、寄生サイリスタの動作を抑制するために、ｐ＋形コンタクト領域５及びｐ＋形コンタクト領域５ｒが設けられている。ｐ＋形コンタクト領域５及びｐ＋形コンタクト領域５ｒのそれぞれのｐ形不純物濃度は、ｐ形ベース領域３のｐ形不純物濃度よりも高い。ｐ形ベース領域３に正孔が流れた際、正孔が、ｐ＋形コンタクト領域５及びｐ＋形コンタクト領域５ｒを通してエミッタ電極３２へ排出され易くなる。これにより、寄生サイリスタの動作を抑制できる。換言すると、半導体装置１００ｒのラッチアップ耐量を向上できる。
【0039】
一方、ＩＧＢＴ領域Ｒ１は、ｎ－形ベース領域２とｐ形ベース領域３からなる寄生ダイオードも含む。ダイオード領域Ｒ２がオン状態のとき、ＩＧＢＴ領域Ｒ１の寄生ダイオードの動作により、エミッタ電極３２からｎ－形ベース領域２へ正孔が流れうる。特に、ｐ＋形コンタクト領域５とエミッタ電極３２との間の電気抵抗、及びｐ＋形コンタクト領域５ｒとエミッタ電極３２との間の電気抵抗が低いため、より多くの正孔がｎ－形ベース領域２へ流れる。これにより、ｎ－形ベース領域２に蓄積されるキャリアが増加する。ダイオード領域Ｒ２がオフ状態に切り替わったとき、ｎ－形ベース領域２に蓄積されたキャリアの排出に、より長い時間を要する。この結果、ダイオード領域Ｒ２のオン状態からオフ状態への切り替わりが遅くなる。ダイオード領域Ｒ２の動作速度が低下し、半導体装置１００ｒのスイッチング損失が増大する。
【0040】
この課題について、実施形態に係る半導体装置１００では、ＩＧＢＴ領域Ｒ１の一部において、ｎ＋形半導体領域６ｒに代えてｎ＋形半導体領域６が設けられている。ｎ＋形半導体領域６の長さＬ２は、ｎ＋形エミッタ領域４の長さＬ１よりも長い。ダイオード領域Ｒ２の動作中、ｎ－形ベース領域２に注入された電子は、ｐ形アノード領域８及びｐ＋形アノード領域９の他に、ｎ＋形半導体領域６からも排出される。ｎ＋形エミッタ領域４よりも長いｎ＋形半導体領域６が設けられる場合、ｎ＋形半導体領域６を通して、より多くの電子をエミッタ電極３２へ排出できる。このため、ダイオード領域Ｒ２の動作時に、ｎ－形ベース領域２に蓄積されるキャリアの密度を低減できる。この結果、ダイオード領域Ｒ２の動作速度を向上させ、半導体装置１００のスイッチング損失を低下させることができる。
【0041】
なお、ダイオード領域Ｒ２が動作したとき、ｎ＋形エミッタ領域４からも電子が排出される。ｎ＋形エミッタ領域４を長くすることでも、ダイオード領域Ｒ２の動作時に、ｎ－形ベース領域２に蓄積されるキャリアの密度を低減できる。しかし、ｐ＋形コンタクト領域５に対してｎ＋形エミッタ領域４を長くすると、ｎ＋形エミッタ領域４近傍の電位が上昇し易くなる。この結果、半導体装置１００のラッチアップ耐量が低下する。ｎ＋形半導体領域６は、導電部２１と対面するｐ形ベース領域３ｂの上に設けられている。すなわち、ＩＧＢＴ領域Ｒ１がオン状態のときに、ｐ形ベース領域３ｂにはチャネルが形成されない。従って、ＩＧＢＴ領域Ｒ１がターンオフされたときにｐ形ベース領域３ｂの電位が上昇しても、寄生サイリスタは動作しない。ｎ＋形エミッタ領域４ではなく、ｎ＋形半導体領域６をより長くすることで、半導体装置１００のラッチアップ耐量の低下を抑制しつつ、半導体装置１００のスイッチング損失を低減できる。
【0042】
図２に示すように、ｐ＋形コンタクト領域５ｂの長さＬ４は、ｐ＋形コンタクト領域５ａの長さＬ３よりも短いことが好ましい。ダイオード領域Ｒ２の動作時、ＩＧＢＴ領域Ｒ１の寄生ダイオードでは、ｐ＋形コンタクト領域５を通して正孔が注入される。長さＬ４を長さＬ３よりも短くすることで、ｐ＋形コンタクト領域５ｂを通した正孔の注入を抑制できる。これにより、ｎ－形ベース領域２に蓄積されるキャリアの密度をさらに低減できる。また、ｐ＋形コンタクト領域５ｂは、ｐ形ベース領域３ｂの上に設けられている。長さＬ４が短いと、ＩＧＢＴ領域Ｒ１がターンオフされたときにｐ形ベース領域３ｂの電位が上昇し易くなる。しかし、上述した通り、ｐ形ベース領域３ｂの電位が上昇しても寄生サイリスタは動作しない。長さＬ４を長さＬ３よりも短くすることで、ラッチアップ耐量の低下をさらに抑制しつつ、半導体装置１００のスイッチング損失をより低減できる。
【0043】
ＩＧＢＴ領域Ｒ１及びダイオード領域Ｒ２の少なくともいずれかにおいて、ｎ－形ベース領域２に、水素、ヘリウム、及び白金からなる群より選択される１つ以上の元素がイオン注入されても良い。当該元素がｎ－形ベース領域２に注入されることで、ｎ－形ベース領域２におけるライフタイムを短くできる。これにより、半導体装置１００のスイッチング損失をさらに低減できる。元素の注入に代えて、ｎ－形ベース領域２に電子線が照射されても良い。電子線の照射により、ｎ－形ベース領域２に結晶欠陥が形成される。結晶欠陥の密度が増加するほど、ｎ－形ベース領域２におけるライフタイムが短くなる。
【0044】
図７～図１１は、実施形態の変形例に係る半導体装置の一部を示す平面図である。
第１部分Ｐ１と第２部分Ｐ２との配置は、図２～図４に示す例に限らず、適宜変更可能である。例えば、図７に示す半導体装置１１０では、ＩＧＢＴ領域Ｒ１とダイオード領域Ｒ２との境界近傍において、第２部分Ｐ２とダイオード領域Ｒ２との間に第１部分Ｐ１が位置する。第１部分Ｐ１の位置及び第２部分Ｐ２の位置に拘わらず、ｐ形ベース領域３ｂの上には、ｎ＋形エミッタ領域４よりも長いｎ＋形半導体領域６が設けられる。これにより、半導体装置１１０のラッチアップ耐量の低下を抑制しつつ、半導体装置１１０のスイッチング損失を低減できる。
第１部分Ｐ１と第２部分Ｐ２との配置は、図２～図４に示す例に限らず、適宜変更可能である。例えば、図７に示す半導体装置１１０では、ＩＧＢＴ領域Ｒ１とダイオード領域Ｒ２との境界近傍において、第２部分Ｐ２とダイオード領域Ｒ２との間に第１部分Ｐ１が位置する。第１部分Ｐ１の位置及び第２部分Ｐ２の位置に拘わらず、ｐ形ベース領域３ｂの上には、ｎ＋形エミッタ領域４よりも長いｎ＋形半導体領域６が設けられる。これにより、半導体装置１１０のラッチアップ耐量の低下を抑制しつつ、半導体装置１１０のスイッチング損失を低減できる。
【0045】
ただし、図２に示すように、第１部分Ｐ１とダイオード領域Ｒ２との間に、第２部分Ｐ２が位置することがより好ましい。第２部分Ｐ２がよりダイオード領域Ｒ２に近いほど、ｎ＋形半導体領域６を通した電子の排出をより大きくできる。また、第１部分Ｐ１がダイオード領域Ｒ２から離れるほど、ｐ＋形コンタクト領域５ａを通した正孔の注入を抑制できる。これにより、ｎ－形ベース領域２に蓄積されるキャリアの密度をさらに低減できる。
【0046】
１つの第１部分Ｐ１に設けられるｐ形ベース領域３ａの数、ゲート電極２０の数などは、任意である。ｐ形ベース領域３ａの数、ゲート電極２０の数などは、第１部分Ｐ１ごとに異なっても良い。また、１つの第２部分Ｐ２に設けられるｐ形ベース領域３ｂの数、導電部２１の数などは、任意である。ｐ形ベース領域３ｂの数、導電部２１の数などは、第２部分Ｐ２ごとに異なっても良い。図８に示す半導体装置１２０では、図２に示す半導体装置１００に比べて、１つの第２部分Ｐ２に、より多くの導電部２１が設けられている。
【0047】
好ましくは、第２部分Ｐ２のＹ方向における長さＬ５は、コレクタ電極３１とエミッタ電極３２との間のＺ方向における距離Ｄ１（図４に示す）よりも長い。長さＬ５が距離Ｄ１よりも長いと、第１部分Ｐ１をダイオード領域Ｒ２から十分に離すことができる。第１部分Ｐ１とダイオード領域Ｒ２との距離が長いほど、第１部分Ｐ１の寄生ダイオードからダイオード領域Ｒ２のｎ＋形カソード領域７へ正孔が流れ難くなる。ダイオード領域Ｒ２の動作時に、ｐ＋形コンタクト領域５ａからｎ－形ベース領域２への正孔の注入を抑制できる。また、第２部分Ｐ２が十分に長く設けられることで、ダイオード領域Ｒ２の動作時に、ｎ＋形半導体領域６を通した電子の排出を促すことができる。これにより、半導体装置１２０のスイッチング損失をさらに低減できる。
【0048】
図９に示す半導体装置１３０のように、ｐ＋形コンタクト領域５ｂ及びｎ＋形半導体領域６が、半導体装置１００と異なっていても良い。半導体装置１３０では、不図示のｐ形ベース領域３ｂの上において、ｐ＋形コンタクト領域５ｂとｎ＋形半導体領域６とがＸ方向に交互に設けられている。ただし、ｎ＋形半導体領域６のＸ方向における長さＬ２は、ｎ＋形エミッタ領域４のＸ方向における長さＬ１よりも長い。半導体装置１３０によれば、半導体装置１００と同様に、ラッチアップ耐量の低下を抑制しつつ、スイッチング損失を低減できる。
【0049】
より好ましくは、図２に示す半導体装置１００のように、各ｐ＋形コンタクト領域５ｂの周りに１つの大きなｎ＋形半導体領域６が設けられる。図２に示す構造によれば、Ｘ－Ｙ面において、単位面積あたりのｎ＋形半導体領域６の面積をより大きくでき、単位面積あたりのｐ＋形コンタクト領域５ｂの面積をより小さくできる。ｎ＋形半導体領域６の面積がより広いほど、又はｐ＋形コンタクト領域５ｂの面積がより小さいほど、ダイオード領域Ｒ２の動作時に、ｎ－形ベース領域２に蓄積されるキャリアを低減できる。このため、半導体装置１００の構造によれば、半導体装置１３０の構造に比べて、スイッチング損失をさらに低減できる。
【0050】
図１０に示す半導体装置１４０のように、第２部分Ｐ２において、ｐ＋形コンタクト領域５ｂが省略されても良い。半導体装置１４０では、ｐ形ベース領域３ｂの上の全体に、ｎ＋形半導体領域６が設けられている。半導体装置１４０によれば、半導体装置１００の構造に比べて、スイッチング損失をさらに低減できる。
【0051】
図１１に示す半導体装置１５０のように、ダイオード領域Ｒ２において、ｐ形アノード領域８の上の全面にｐ＋形アノード領域９が設けられていても良い。ｐ＋形アノード領域９の面積が増加するほど、ダイオード領域Ｒ２の動作中に、より多くのキャリアがｎ－形ベース領域２に注入される。半導体装置１５０によれば、半導体装置１２０の構造に比べて、ダイオード領域Ｒ２の動作時におけるオン抵抗を低減できる。
【0052】
一方で、ｎ－形ベース領域２へのキャリアの注入が増加すると、ｎ－形ベース領域２に蓄積されるキャリアも増加する。この結果、半導体装置１５０のスイッチング損失が増大しうる。しかし、本発明の実施形態によれば、ダイオード領域Ｒ２の動作中に、ｎ＋形半導体領域６を通して、より多くの電子をエミッタ電極３２へ排出できる。ｐ＋形アノード領域９の面積が増加した場合でも、半導体装置１５０のスイッチング損失の増加を抑えることができる。
【0053】
本発明の実施形態は、以下の構成を含む。
（構成１）
第１電極と、
前記第１電極から離れた第２電極と、
前記第１電極と前記第２電極との間において、前記第１電極の一部の上に設けられた第１領域であって、
第１導電形の第１半導体領域と、
一部が前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の前記一部の上に設けられた第１導電形の複数の第３半導体領域と、
前記第１電極から前記第２電極に向かう第１方向に垂直な第２方向において、前記複数の第３半導体領域の１つとゲート絶縁層を介して対面するゲート電極と、
前記第２方向において、前記複数の第３半導体領域の別の１つと絶縁層を介して対面し、前記第２電極と電気的に接続された導電部と、
前記複数の第３半導体領域の前記１つの上に設けられた第２導電形の第４半導体領域と、
前記複数の第３半導体領域の前記１つの上に設けられ、前記複数の第３半導体領域の前記１つよりも高い第１導電形の不純物濃度を有する第１導電形の第５半導体領域と、
前記複数の第３半導体領域の前記別の１つの上に設けられ、前記第１方向及び前記第２方向に垂直な第３方向における長さが前記第４半導体領域よりも長い第２導電形の第６半導体領域と、
を含む前記第１領域と、
前記第１電極と前記第２電極との間において、前記第１電極の別の一部の上に設けられた第２領域であって、
前記第２半導体領域よりも高い第２導電形の不純物濃度を有する第２導電形の第７半導体領域と、
前記第７半導体領域の上に設けられた前記第２半導体領域の別の一部と、
前記第２半導体領域の前記別の一部の上に設けられた第１導電形の第８半導体領域と、
を含む前記第２領域と、
を備えた半導体装置。
（構成２）
前記第４半導体領域と前記第５半導体領域は、前記第３方向において交互に設けられた、構成１に記載の半導体装置。
（構成３）
前記第５半導体領域は、前記複数の第３半導体領域の上にそれぞれ設けられ、
前記複数の第３半導体領域の前記別の１つの上に位置する前記第５半導体領域の前記第２方向における長さは、前記複数の第３半導体領域の前記１つの上に位置する前記複数の第５半導体領域の１つの前記第２方向における長さよりも長い、構成１又は２に記載の半導体装置。
（構成４）
前記第５半導体領域は、前記複数の第３半導体領域の前記別の１つの上において、前記第３方向に複数設けられ、
前記第６半導体領域は、前記第１方向に垂直な第１面に沿って、前記複数の第５半導体領域のそれぞれの周りに設けられた、構成３に記載の半導体装置。
（構成５）
前記第１領域は、
前記複数の第３半導体領域の前記１つ、前記第４半導体領域、前記第５半導体領域、及び前記ゲート電極が設けられた第１部分と、
前記複数の第３半導体領域の前記別の１つ、前記第６半導体領域、及び前記導電部が設けられた第２部分と、
を含み、
前記第２部分は、前記第１部分と前記第２領域との間に位置する、構成１～４のいずれか１つに記載の半導体装置。
（構成６）
前記第２部分の前記第２方向の長さは、前記第１電極と前記第２電極との間の前記第１方向における距離よりも長い、構成５に記載の半導体装置。
（構成１）
第１電極と、
前記第１電極から離れた第２電極と、
前記第１電極と前記第２電極との間において、前記第１電極の一部の上に設けられた第１領域であって、
第１導電形の第１半導体領域と、
一部が前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の前記一部の上に設けられた第１導電形の複数の第３半導体領域と、
前記第１電極から前記第２電極に向かう第１方向に垂直な第２方向において、前記複数の第３半導体領域の１つとゲート絶縁層を介して対面するゲート電極と、
前記第２方向において、前記複数の第３半導体領域の別の１つと絶縁層を介して対面し、前記第２電極と電気的に接続された導電部と、
前記複数の第３半導体領域の前記１つの上に設けられた第２導電形の第４半導体領域と、
前記複数の第３半導体領域の前記１つの上に設けられ、前記複数の第３半導体領域の前記１つよりも高い第１導電形の不純物濃度を有する第１導電形の第５半導体領域と、
前記複数の第３半導体領域の前記別の１つの上に設けられ、前記第１方向及び前記第２方向に垂直な第３方向における長さが前記第４半導体領域よりも長い第２導電形の第６半導体領域と、
を含む前記第１領域と、
前記第１電極と前記第２電極との間において、前記第１電極の別の一部の上に設けられた第２領域であって、
前記第２半導体領域よりも高い第２導電形の不純物濃度を有する第２導電形の第７半導体領域と、
前記第７半導体領域の上に設けられた前記第２半導体領域の別の一部と、
前記第２半導体領域の前記別の一部の上に設けられた第１導電形の第８半導体領域と、
を含む前記第２領域と、
を備えた半導体装置。
（構成２）
前記第４半導体領域と前記第５半導体領域は、前記第３方向において交互に設けられた、構成１に記載の半導体装置。
（構成３）
前記第５半導体領域は、前記複数の第３半導体領域の上にそれぞれ設けられ、
前記複数の第３半導体領域の前記別の１つの上に位置する前記第５半導体領域の前記第２方向における長さは、前記複数の第３半導体領域の前記１つの上に位置する前記複数の第５半導体領域の１つの前記第２方向における長さよりも長い、構成１又は２に記載の半導体装置。
（構成４）
前記第５半導体領域は、前記複数の第３半導体領域の前記別の１つの上において、前記第３方向に複数設けられ、
前記第６半導体領域は、前記第１方向に垂直な第１面に沿って、前記複数の第５半導体領域のそれぞれの周りに設けられた、構成３に記載の半導体装置。
（構成５）
前記第１領域は、
前記複数の第３半導体領域の前記１つ、前記第４半導体領域、前記第５半導体領域、及び前記ゲート電極が設けられた第１部分と、
前記複数の第３半導体領域の前記別の１つ、前記第６半導体領域、及び前記導電部が設けられた第２部分と、
を含み、
前記第２部分は、前記第１部分と前記第２領域との間に位置する、構成１～４のいずれか１つに記載の半導体装置。
（構成６）
前記第２部分の前記第２方向の長さは、前記第１電極と前記第２電極との間の前記第１方向における距離よりも長い、構成５に記載の半導体装置。
【0054】
以上で説明した各実施形態によれば、スイッチング損失を低減可能な半導体装置が提供される。
【0055】
各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア密度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア密度の相対的な高低についても、ＳＣＭを用いて確認することができる。また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
【0056】
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【0057】
１：ｐ＋形コレクタ領域、 ２：ｎ－形ベース領域、 ３，３ａ，３ｂ：ｐ形ベース領域、 ４：ｎ＋形エミッタ領域、 ５，５ａ，５ｂ，５ｒ：ｐ＋形コンタクト領域、 ６，６ｒ：ｎ＋形半導体領域、 ７：ｎ＋形カソード領域、 ８：ｐ形アノード領域、 ９：ｐ＋形アノード領域、 １０：ｎ形チャネルストッパ領域、 ２０：ゲート電極、 ２０ａ：ゲート絶縁層、 ２１：導電部、 ２１ａ：絶縁層、 ２５：絶縁層、 ３１：コレクタ電極、 ３２：エミッタ電極、 ３２ａ～３２ｄ：コンタクト部、 ３３：ゲートパッド、 ３３ａ：ゲート配線、 １００，１００ｒ，１１０～１４０：半導体装置、 Ｄ１：距離、 Ｐ１：第１部分、 Ｐ２：第２部分、 Ｒ１：ＩＧＢＴ領域、 Ｒ２：ダイオード領域
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】