特開 2024-136179 半導体装置及び半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024136179

(43)【公開日】2024-10-04

(54)【発明の名称】半導体装置及び半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/822 20060101AFI20240927BHJP

【ＦＩ】

H01L27/04 C

【審査請求】未請求

【請求項の数】4

【出願形態】ＯＬ

(21)【出願番号】P 2023047204

(22)【出願日】2023-03-23

(71)【出願人】

【識別番号】390009667

【氏名又は名称】セイコーＮＰＣ株式会社

(74)【代理人】

【識別番号】110001519

【氏名又は名称】弁理士法人太陽国際特許事務所

(72)【発明者】

【氏名】倉光 良明

(72)【発明者】

【氏名】田中 正宗

(72)【発明者】

【氏名】菱沼 邦之

【テーマコード（参考）】

5F038

【Ｆターム（参考）】

5F038AC03

5F038EZ20

(57)【要約】

【課題】ゲート電極直下の拡散層における不純物濃度勾配の調整を不要にしつつ、Ｃ－Ｖ特性を直線性のよい状態にする。
【解決手段】半導体装置は、ｐ型基板１２（第１導電型半導体基板）と、ｐ型基板１２上に設けられた絶縁物層１４と、ｐ型基板１２上に絶縁物層１４を介して設けられたゲート電極１６（導電体層）と、ｐ型基板１２のうち、ゲート電極１６に対向する表面近傍を含む領域に設けられたｎウェル１８（第２導電型不純物領域）と、ｎウェル１８のうち、ゲート電極１６に対向する表面近傍を含む領域に設けられ、ゲート電極１６の一部と対向するｐ－拡散層２０（第１導電型の低濃度層）と、を有する。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１導電型半導体基板と、
前記第１導電型半導体基板上に設けられた絶縁物層と、
前記第１導電型半導体基板上に前記絶縁物層を介して設けられた導電体層と、
前記第１導電型半導体基板のうち、前記導電体層に対向する表面近傍を含む領域に設けられた第２導電型不純物領域と、
前記第２導電型不純物領域のうち、前記導電体層に対向する表面近傍を含む領域に設けられ、前記導電体層の一部と対向する第１導電型の低濃度層と、
を有する半導体装置。

【請求項2】

前記導電体層の前記第２導電型不純物領域に対向する面積をＡとし、
前記第２導電型不純物領域のうち前記導電体層に対向する表面近傍の前記第１導電型の低濃度層が存在しない領域Ｓの面積をＢとすると、
Ｂ／Ａ＝１／５～１／２である請求項１に記載の半導体装置。

【請求項3】

前記領域Ｓが複数設けられている請求項２に記載の半導体装置。

【請求項4】

第１導電型半導体基板上に絶縁物層を設ける工程と、
前記第１導電型半導体基板上に前記絶縁物層を介して導電体層を設ける工程と、
前記第１導電型半導体基板のうち、前記導電体層に対向する表面近傍を含む領域に第２導電型不純物領域を設ける工程と、
前記第２導電型不純物領域のうち、前記導電体層に対向する表面近傍を含む領域に、前記導電体層の一部と対向する第１導電型の低濃度層を設ける工程と、
を有する半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置及び半導体装置の製造方法に関する。

【背景技術】

【0002】

ゲート電極に印加される制御電圧（ゲート電圧）に対し容量が変化するＭＯＳ型キャパシタが開示されている（特許文献１参照）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特許第４１０７３６２号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、ＭＯＳ型キャパシタにおいて、容量とゲート電圧の関係（Ｃ－Ｖ特性）を直線性のよい状態とする場合、ゲート電極直下の拡散層において、不純物の濃度勾配を特別にコントロールする必要がある。具体的には、絶縁物層に近い領域（浅い領域）の濃度が高く、絶縁物層から遠い領域（深い領域）の濃度が低くなるように、不純物濃度が設定される。

【0005】

本発明は、ゲート電極直下の拡散層における不純物濃度勾配の調整を不要にしつつ、Ｃ－Ｖ特性を直線性のよい状態にすることを目的とする。

【課題を解決するための手段】

【0006】

第１の態様に係る半導体装置は、第１導電型半導体基板と、前記第１導電型半導体基板上に設けられた絶縁物層と、前記第１導電型半導体基板上に前記絶縁物層を介して設けられた導電体層と、前記第１導電型半導体基板のうち、前記導電体層に対向する表面近傍を含む領域に設けられた第２導電型不純物領域と、前記第２導電型不純物領域のうち、前記導電体層に対向する表面近傍を含む領域に設けられ、前記導電体層の一部と対向する第１導電型の低濃度層と、を有する。

【0007】

この半導体装置では、第２導電型不純物領域のうち導電体層に対向する表面近傍を含む領域に第１導電型の低濃度層が設けられており、該第１導電型の低濃度層は導電体層の一部と対向している。換言すれば、第２導電型不純物領域のうち導電体層に対向する表面近傍には、第１導電型の低濃度層が存在しない領域Ｓがある。これにより、導電体層に印加される制御電圧により第１導電型半導体基板のうち導電体層に対向する部分に生じる空乏層が、制御電圧の上昇に伴い広がり易い。これにより、Ｃ－Ｖ特性の直線性を高めることができる。

【0008】

第２の態様は、第１の態様に係る半導体装置において、前記導電体層の前記第２導電型不純物領域に対向する面積をＡとし、前記第２導電型不純物領域のうち前記導電体層に対向する表面近傍の前記第１導電型の低濃度層が存在しない領域Ｓの面積をＢとすると、Ｂ／Ａ＝１／５～１／２である。

【0009】

ここで、Ｂ／Ａが１／５を下回ると、制御電圧が低いとき（例えば０Ｖ）の容量が大きくなり、Ｃ－Ｖ特性の直線性が低下する。Ｂ／Ａが１／２を上回ると、制御電圧が低いとき（例えば０Ｖ）を印加していないときの容量が小さくなり過ぎ、制御電圧による容量の可変の幅が少なくなる。

【0010】

この半導体装置では、Ｂ／Ａの範囲を適切に設定しているので、容量の可変の幅を確保しつつ、Ｃ－Ｖ特性の直線性を高めることができる。

【0011】

第３の態様は、第２の態様に係る半導体装置において、前記領域Ｓが複数設けられている。

【0012】

この半導体装置では、第２導電型不純物領域のうち導電体層に対向する表面近傍に第１導電型の低濃度層が存在しない領域Ｓが複数設けられており、領域Ｓが複数でも合計の面積が同じであれば効果は同じとなる。

【0013】

第４の態様に係る半導体装置の製造方法は、第１導電型半導体基板上に絶縁物層を設ける工程と、前記第１導電型半導体基板上に前記絶縁物層を介して導電体層を設ける工程と、前記第１導電型半導体基板のうち、前記導電体層に対向する表面近傍を含む領域に第２導電型不純物領域を設ける工程と、前記第２導電型不純物領域のうち、前記導電体層に対向する表面近傍を含む領域に、前記導電体層の一部と対向する第１導電型の低濃度層を設ける工程と、を有する。

【0014】

この半導体装置の製造方法では、Ｃ－Ｖ特性の直線性を高めることが可能な半導体装置を製造できる。

【発明の効果】

【0015】

本発明によれば、ゲート電極直下の拡散層における不純物濃度勾配の調整を不要にしつつ、Ｃ－Ｖ特性を直線性のよい状態にすることができる。

【図面の簡単な説明】

【0016】

【図1】本実施形態に係るＭＯＳ型キャパシタを模式的に示す断面図である。

【図2】変形例１に係るＭＯＳ型キャパシタを示す断面図である。

【図3】変形例２に係るＭＯＳ型キャパシタを示す平面図である。

【図4】変形例３に係るＭＯＳ型キャパシタを示す平面図である。

【図5】本実施形態に係るＭＯＳ型キャパシタにおいて、低い制御電圧を印加したときの空乏層の状態を模式的に示す断面図である。

【図6】本実施形態に係るＭＯＳ型キャパシタにおいて、高い制御電圧を印加したときの空乏層の状態を模式的に示す断面図である。

【図7】Ｂ／Ａの違いによるＣ－Ｖ特性を示す線図である。

【発明を実施するための形態】

【0017】

以下、本発明を実施するための形態を図面に基づき説明する。図１において、本実施形態に係る半導体装置の一例としてのＭＯＳ型キャパシタ１０は、第１導電型半導体基板の一例としてのｐ型基板１２と、絶縁物層１４と、導電体層の一例としてのゲート電極１６と、第２導電型不純物領域の一例としてのｎウェル１８と、第１導電型の低濃度層の一例としてのｐ－拡散層２０と、を有している。

【0018】

ｐ型基板１２は、例えばシリコン（Ｓｉ）基板である。

【0019】

絶縁物層１４は、ｐ型基板１２上に設けられている。

【0020】

ゲート電極１６は、ｐ型基板１２上に絶縁物層１４を介して設けられている。ゲート電極１６の両側で絶縁物層１４の上には、サイドウォール２２が設けられている。ゲート電極１６は、導電性金属、例えば、金、銀、銅、アルミニウムなどによって形成されている。

【0021】

ｎウェル１８は、ｐ型基板１２のうち、ゲート電極１６に対向する表面近傍を含む領域に設けられている。図示の例では、ｎウェル１８は、ゲート電極１６に対向する領域から、ゲート電極１６と対向しない領域まで設けられている。ｎウェル１８は、ｐ型基板１２の表面に例えばリン（Ｐ）を不純物として添加して形成されている。

【0022】

ｐ－拡散層２０は、ｎウェル１８のうち、ゲート電極１６に対向する表面近傍を含む領域に設けられ、ゲート電極１６の一部と対向している。換言すれば、ｎウェル１８のうちゲート電極１６に対向する表面近傍には、ｐ－拡散層２０が存在しない領域Ｓがある。図１では、領域Ｓは、ゲート電極１６の右端に配置されている。ｐ－拡散層２０は、ｎウェル１８の表面に例えばボロン（Ｂ）を不純物として添加して形成されている。ｐ－拡散層２０の不純物濃度は一定でよく、不純物濃度勾配を付けなくてよい。

【0023】

図２に示される変形例１のように、領域Ｓは、ゲート電極１６の右端でも左端でもなく、その中間的な位置に配置されていてもよい。図３に示される変形例２のように、領域Ｓは、ゲート電極１６の長さ方向におけるある領域に設けられていてもよい。領域Ｓは複数設けられていてもよい。図４に示される変形例３のように、領域Ｓは、ゲート電極１６の長さ方向の一部と、幅方向の一部に設けられて、互いに交差していてもよい。また、領域Ｓとｐ－拡散層２０とが交互に並んでいてもよい。

【0024】

ここで、ゲート電極１６のｎウェル１８に対向する面積をＡとし、領域Ｓの面積をＢとしたとき、Ｂ／Ａ＝１／５～１／２としてもよい。Ｂ／Ａが１／５を下回ると、制御電圧が低いとき（例えば０Ｖ）の容量が大きくなり、電圧－容量特性（Ｃ－Ｖ特性）の直線性が低下する。Ｂ／Ａが１／２を上回ると、制御電圧が低いとき（例えば０Ｖ）の容量が小さくなり過ぎ、制御電圧による容量の可変の幅が少なくなる。なお、「１／５～１／２」のような数値範囲の表記は、下限値および上限値がその範囲に含まれることを意味する。

【0025】

ｎウェル１８におけるゲート電極１６の両側には、ｐ＋拡散層２４，２６が設けられていてもよい。ｐ＋拡散層２４には、例えばソース電極（図示せず）を設けることができる。また、ｐ＋拡散層２６には、例えばドレイン電極（図示せず）を設けることができる。

【0026】

（作用）
本実施形態は、上記のように構成されており、以下その作用について説明する。図５、図６において、本実施形態に係るＭＯＳ型キャパシタ１０では、ｎウェル１８のうちゲート電極１６に対向する表面近傍を含む領域にｐ－拡散層２０が設けられており、該ｐ－拡散層２０はゲート電極１６の一部と対向している。換言すれば、ｎウェル１８のうちゲート電極１６に対向する表面近傍には、ｐ－拡散層２０が存在しない領域Ｓがある。これにより、ゲート電極１６に印加される制御電圧によりｐ型基板１２のうちゲート電極１６に対向する部分に生じる空乏層３０が、制御電圧の上昇に伴い広がり易い。

【0027】

この空乏層３０の変化について模式的に説明する。図５は、制御電圧が低い場合を示している。このとき空乏層３０は、ｐ－拡散層２０の絶縁物層１４側の表面と、領域Ｓにおけるｎウェル１８の表面から底部までの領域に生じる。図６に示されるように、空乏層３０は、制御電圧の上昇に伴い拡大する。ｐ－拡散層２０の絶縁物層１４側の表面の空乏層３０は、図５のときより深くなり、ｎウェル１８の空乏層３０は横に広がる。これにより、ＭＯＳ型キャパシタ１０の容量が小さくなる。

【0028】

ゲート電極１６のｎウェル１８に対向する面積Ａと、領域Ｓの面積Ｂについて、Ｂ／Ａ＝１／５～１／２とすることで、容量の可変の幅を確保しつつ、Ｃ－Ｖ特性の直線性を高めることができる。このことを示すため、図７には、Ｂ／Ａを１／１０～６／１０に変化させた場合のＣ－Ｖ特性が示されている。「２／１０」は「１／５」に等しく、「５／１０」は１／２に等しい。Ｂ／Ａ＝１／１０では、容量が大きい分制御電圧の上昇による容量の低下が大きくなり、直線性が低くなる。また、Ｂ／Ａ＝６／１０（３／５と等値）では、容量が小さいため、制御電圧の上昇による容量の可変の幅が小さくなる。

【0029】

このように、本実施形態によれば、ゲート電極１６直下のｐ－拡散層２０における不純物濃度勾配の調整を不要にしつつ、Ｃ－Ｖ特性を直線性のよい状態にすることができる。

【0030】

なお、領域Ｓが複数設けられている場合でも、合計の面積が同じであれば効果は同じとなる。

【0031】

［ＭＯＳ型キャパシタの製造方法］
ＭＯＳ型キャパシタの製造方法は、
ｐ型基板１２上に絶縁物層１４を設ける工程と、
ｐ型基板１２上に絶縁物層１４を介してゲート電極１６を設ける工程と、
ｐ型基板１２のうち、ゲート電極１６に対向する表面近傍を含む領域にｎウェル１８を設ける工程と、
ｎウェル１８のうち、ゲート電極１６に対向する表面近傍を含む領域に、ゲート電極１６の一部と対向するｐ－拡散層２０を設ける工程と、
を有する。

【0032】

なお、これらの工程は、ｎウェル１８を設ける工程、ｐ－拡散層２０を設ける工程、絶縁物層１４を設ける工程、そしてゲート電極１６を設ける工程の順に行われる。

【0033】

このＭＯＳ型キャパシタの製造方法では、Ｃ－Ｖ特性の直線性を高めることが可能なＭＯＳ型キャパシタを製造できる。

【0034】

［他の実施形態］
以上、本発明の実施形態の一例について説明したが、本発明の実施形態は、上記に限定されるものでなく、上記以外にも、その主旨を逸脱しない範囲内において種々変形して実施可能であることは勿論である。

【0035】

第１導電型半導体基板をｐ型基板とし、第２導電型不純物領域をｎウェル１８とし、第１導電型の低濃度層をｐ－拡散層２０としたが、逆に第１導電型半導体基板をｎ型基板とし、第２導電型不純物領域をｐウェル１８とし、第１導電型の低濃度層をｎ－拡散層２０としてもよい。

【符号の説明】

【0036】

１０ ＭＯＳ型キャパシタ（半導体装置）
１２ ｐ型基板（第１導電型半導体基板）
１４ 絶縁物層
１６ ゲート電極（導電体層）
１８ ｎウェル（第２導電型不純物領域）
２０ ｐ－拡散層（第１導電型の低濃度層）
Ｓ 領域

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】