特開 2024-136218 積層セラミック電子部品、回路基板、電子部品包装体、及び積層セラミック電子部品の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024136218

(43)【公開日】2024-10-04

(54)【発明の名称】積層セラミック電子部品、回路基板、電子部品包装体、及び積層セラミック電子部品の製造方法

(51)【国際特許分類】

   H01G 4/30 20060101AFI20240927BHJP

   H01G 2/06 20060101ALI20240927BHJP

   H01G 13/00 20130101ALI20240927BHJP

   H01G 4/224 20060101ALI20240927BHJP

【ＦＩ】

H01G4/30 201K

H01G4/30 201M

H01G4/30 201N

H01G2/06 500

H01G13/00 321D

H01G4/30 311Z

H01G4/30 512

H01G4/224 100

H01G4/30 517

【審査請求】未請求

【請求項の数】20

【出願形態】ＯＬ

(21)【出願番号】P 2023047255

(22)【出願日】2023-03-23

(71)【出願人】

【識別番号】000204284

【氏名又は名称】太陽誘電株式会社

(74)【代理人】

【識別番号】100087480

【弁理士】

【氏名又は名称】片山 修平

(72)【発明者】

【氏名】浅子 ひかり

(72)【発明者】

【氏名】北村 翔平

(72)【発明者】

【氏名】松岡 亜友美

(72)【発明者】

【氏名】城田 歩

【テーマコード（参考）】

5E001

5E082

【Ｆターム（参考）】

5E001AD02

5E001AD05

5E001AE02

5E001AE03

5E001AF06

5E001AG01

5E001AJ02

5E001AJ04

5E082AA01

5E082AB03

5E082BC33

5E082EE04

5E082EE23

5E082EE35

5E082FF05

5E082FG04

5E082FG16

5E082FG26

5E082FG46

5E082GG10

5E082GG11

5E082GG28

5E082HH26

5E082HH48

5E082HH55

(57)【要約】

【課題】 信頼性を向上することができる積層セラミック電子部品、回路基板、電子部品包装体、及び積層セラミック電子部品の製造方法を提供する。
【解決手段】 積層セラミック電子部品は、複数の誘電体層及び複数の内部電極層が積層された略直方体形状の積層部と、前記積層部の積層方向と、前記積層方向に対して略直交する前記積層部の幅方向とに沿った断面視において、前記積層部の周囲を覆う誘電体を含む内周部と、前記断面視において、前記内周部の周囲を覆う誘電体を含む外周部とを有し、前記断面視において、前記内周部の断面積に対する前記内周部内のポアの断面積の合計の比は、前記外周部の断面積に対する前記外周部内のポアの断面積の合計の比より小さい。
【選択図】図５

【特許請求の範囲】

【請求項1】

複数の誘電体層及び複数の内部電極層が積層された略直方体形状の積層部と、
前記積層部の積層方向と、前記積層方向に対して略直交する前記積層部の幅方向とに沿った断面視において、前記積層部の周囲を覆う誘電体を含む内周部と、
前記断面視において、前記内周部の周囲を覆う誘電体を含む外周部とを有し、
前記断面視において、前記内周部の断面積に対する前記内周部内のポアの断面積の合計の比は、前記外周部の断面積に対する前記外周部内のポアの断面積の合計の比より小さいことを特徴とする積層セラミック電子部品。

【請求項2】

前記断面視において、前記内周部の断面積に対する前記内周部内のポアの断面積の合計の比は、３％未満であり、前記外周部の断面積に対する前記外周部内のポアの断面積の合計の比は、３％以上であることを特徴とする請求項１に記載の積層セラミック電子部品。

【請求項3】

前記断面視において、前記外周部の断面積に対する前記外周部内のポアの断面積の合計の比は、１２％以下であることを特徴とする請求項２に記載の積層セラミック電子部品。

【請求項4】

前記断面視において、前記外周部の断面積は、前記内周部の断面積より大きいことを特徴とする請求項１または２に記載の積層セラミック電子部品。

【請求項5】

前記断面視において、前記外周部の断面積は、前記内周部の断面積と前記外周部の断面積の合計の８２％以上であることを特徴とする請求項４に記載の積層セラミック電子部品。

【請求項6】

前記断面視において、前記外周部の断面積は、前記内周部と前記外周部の断面積の合計の９０％以下であることを特徴とする請求項４に記載の積層セラミック電子部品。

【請求項7】

前記断面視において、前記内周部内のポアの最大径は、０．４μｍ未満であり、前記外周部内のポアの最大径は、０．４μｍ以上であることを特徴とする請求項１または２に記載の積層セラミック電子部品。

【請求項8】

前記断面視において、前記外周部内のポアの最大径は、１．０μｍ以下であることを特徴とする請求項７に記載の積層セラミック電子部品。

【請求項9】

前記積層方向及び前記幅方向に対して略直交する長さ方向のサイズが、０．２５ｍｍ以下であり、
前記幅方向のサイズが、０．１２５ｍｍ以下であり、
前記積層方向のサイズが、０．１２５ｍｍ以下であることを特徴とする請求項１または２に記載の積層セラミック電子部品。

【請求項10】

前記断面視において、前記幅方向で互いに対向する前記積層部の一対の面から外側の前記内周部及び前記外周部の断面積に対する前記外周部の断面積の比率は、前記積層方向で互いに対向する他の一対の前記積層部の面を前記積層方向から覆う前記内周部及び前記外周部の断面積に対する前記外周部の比率より大きいことを特徴とする請求項１または２に記載の積層セラミック電子部品。

【請求項11】

前記幅方向で互いに対向する前記積層部の一対の面を覆う前記内周部及び前記外周部の厚みは、前記積層セラミック電子部品の前記幅方向のサイズの１３％以上であることを特徴とする請求項１または２に記載の積層セラミック電子部品。

【請求項12】

前記幅方向で互いに対向する前記積層部の一対の面を覆う前記内周部及び前記外周部の厚みは、前記積層セラミック電子部品の前記幅方向のサイズの１５％以下であることを特徴とする請求項１または２に記載の積層セラミック電子部品。

【請求項13】

前記断面視において、前記外周部内のポアのうち、最長部分の長さに対する最短部分の長さの比が０．４５未満であるポアの個数は、前記最長部分の長さに対する前記最短部分の長さの比が０．４５以上であるポアの個数の５０％以下であることを特徴とする請求項１または２に記載の積層セラミック電子部品。

【請求項14】

前記外周部内のポアに有機物が充填されていることを特徴とする請求項１または２に記載の積層セラミック電子部品。

【請求項15】

積層セラミック電子部品を実装した回路基板において、
前記積層セラミック電子部品は、
複数の誘電体層及び複数の内部電極層が積層された積層部と、
前記積層部の積層方向と、前記積層方向に対して略直交する前記積層部の幅方向とに沿った断面視において、前記積層部の周囲を覆う誘電体を含む内周部と、
前記断面視において、前記内周部の周囲を覆う誘電体を含む外周部とを有し、
前記断面視において、前記内周部の断面積に対する前記内周部内のポアの断面積の合計の比は、前記外周部の断面積に対する前記外周部内のポアの断面積の合計の比より小さいことを特徴とする回路基板。

【請求項16】

積層セラミック電子部品を収容する複数の凹部が設けられた収容部と、
前記凹部の開口を封止する封止部とを有し、
前記積層セラミック電子部品は、
複数の誘電体層及び複数の内部電極層が積層された積層部と、
前記積層部の積層方向と、前記積層方向に対して略直交する前記積層部の幅方向とに沿った断面視において、前記積層部の周囲を覆う誘電体を含む内周部と、
前記断面視において、前記内周部の周囲を覆う誘電体を含む外周部とを有し、
前記断面視において、前記内周部の断面積に対する前記内周部内のポアの断面積の合計の比は、前記外周部の断面積に対する前記外周部内のポアの断面積の合計の比より小さいことを特徴とする電子部品包装体。

【請求項17】

複数の第１誘電体グリーンシートの表面に内部電極パターンを形成する工程と、
前記複数の第１誘電体グリーンシートを、前記内部電極パターン同士が前記第１誘電体グリーンシートを介して対向するように積層する工程と、
積層された前記複数の第１誘電体グリーンシートの積層方向の両側に一対の第２誘電体グリーンシートを積層する工程と、
前記一対の第２誘電体グリーンシートの前記積層方向の両側に、前記一対の第２誘電体グリーンシートより多くの樹脂を含む一対の第３誘電体グリーンシートを積層する工程と、
積層された前記複数の第１誘電体グリーンシート、前記一対の第２誘電体グリーンシート、及び前記一対の第３誘電体グリーンシートを略直方体形状の複数の積層体に分断する工程と、
前記積層体の積層方向に対して略直交する前記積層体の幅方向において互いに対向する一対の面を覆う一対の第１セラミック層を形成する工程と、
前記一対の第１セラミック層より多くの樹脂を含み、前記一対の第１セラミック層を前記幅方向及び前記積層方向から覆う一対の第２セラミック層を形成する工程と、
前記積層体を焼成する工程とを有することを特徴とする積層セラミック電子部品の製造方法。

【請求項18】

前記積層体を焼成する工程において前記樹脂が揮発して形成されるポア内に有機物が含まれるように、前記積層体を前記有機物に浸す工程を有することを特徴とする請求項１７に記載の積層セラミック電子部品の製造方法。

【請求項19】

前記有機物は、セルロース、ＰＶＢ、及び芳香族系であることを特徴とする請求項１８に記載の積層セラミック電子部品の製造方法。

【請求項20】

前記一対の第２誘電体グリーンシートまたは前記第２セラミック層は、凝集剤を含むことを特徴とする請求項１７乃至１９の何れかに記載の積層セラミック電子部品の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、積層セラミック電子部品、回路基板、電子部品包装体、及び積層セラミック電子部品の製造方法に関する。

【背景技術】

【0002】

特許文献１には、クラックの発生が抑制されるようにサイドマージン部にポアが形成された積層セラミックコンデンサが記載されている。また、特許文献２には、積層セラミックコンデンサの積層方向において、内側の誘電体の単位面積当たりのポアの断面積の合計に対する、外側の誘電体の単位面積当たりのポアの断面積の合計の比率が１以下となるように形成されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１８－１０７２３９号公報

【特許文献2】特開２０１６－８２１８３号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかし、特許文献１に開示された積層セラミックコンデンサには、カバー層にポアが形成されておらず、クラック発生を十分に抑制することができないおそれがある。また、特許文献２に開示されたポアの断面積の比率によると、内側の誘電体内部のポアが占める面積が外側の誘電体より広くなるため、外部から積層セラミックコンデンサに応力が作用した際、内部電極が積層された容量部に、ポアを起点とするクラックが発生しやすく、信頼性が低下するおそれがある。

【0005】

本発明は、上記課題に鑑みなされたものであり、信頼性を向上することができる積層セラミック電子部品、回路基板、電子部品包装体、及び積層セラミック電子部品の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0006】

本発明の積層セラミック電子部品は、複数の誘電体層及び複数の内部電極層が積層された略直方体形状の積層部と、前記積層部の積層方向と、前記積層方向に対して略直交する前記積層部の幅方向とに沿った断面視において、前記積層部の周囲を覆う誘電体を含む内周部と、前記断面視において、前記内周部の周囲を覆う誘電体を含む外周部とを有し、前記断面視において、前記内周部の断面積に対する前記内周部内のポアの断面積の合計の比は、前記外周部の断面積に対する前記外周部内のポアの断面積の合計の比より小さいことを特徴とする。

【0007】

上記の積層セラミック電子部品において、前記断面視において、前記内周部の断面積に対する前記内周部内のポアの断面積の合計の比は、３％未満であり、前記外周部の断面積に対する前記外周部内のポアの断面積の合計の比は、３％以上であってもよい。

【0008】

上記の積層セラミック電子部品において、前記断面視において、前記外周部の断面積に対する前記外周部内のポアの断面積の合計の比は、１２％以下であってもよい。

【0009】

上記の積層セラミック電子部品において、前記断面視において、前記外周部の断面積は、前記内周部の断面積より大きくてもよい。

【0010】

上記の積層セラミック電子部品において、前記断面視において、前記外周部の断面積は、前第１誘電体部の断面積と前記外周部の断面積の合計の８２％以上であってもよい。

【0011】

上記の積層セラミック電子部品において、前記断面視において、前記外周部の断面積は、前第１誘電体部と前記外周部の断面積の合計の９０％以下であってもよい。

【0012】

上記の積層セラミック電子部品において、前記断面視において、前記内周部内のポアの最大径は、０．４μｍ未満であり、前記外周部内のポアの最大径は、０．４μｍ以上であってもよい。

【0013】

上記の積層セラミック電子部品において、前記断面視において、前記外周部内のポアの最大径は、１．０μｍ以下であってもよい。

【0014】

上記の積層セラミック電子部品において、前記積層方向及び前記幅方向に対して略直交する長さ方向のサイズが、０．２５ｍｍ以下であり、前記幅方向のサイズが、０．１２５ｍｍ以下であり、前記積層方向のサイズが、０．１２５ｍｍ以下であってもよい。

【0015】

上記の積層セラミック電子部品において、前記断面視において、前記幅方向で互いに対向する前記積層体の一対の面から外側の前記内周部及び前記外周部の断面積に対する前記外周部の断面積の比率は、前記積層方向で互いに対向する他の一対の前記積層体の面を前記積層方向から覆う前記内周部及び前記外周部の断面積に対する前記外周部の比率より大きくてもよい。

【0016】

上記の積層セラミック電子部品において、前記幅方向で互いに対向する前記積層体の一対の面を覆う前記内周部及び前記外周部の厚みは、前記積層セラミック電子部品の前記幅方向のサイズの１３％以上であってもよい。

【0017】

上記の積層セラミック電子部品において、前記幅方向で互いに対向する前記積層部の一対の面を覆う前記内周部及び前記外周部の厚みは、前記積層セラミック電子部品の前記幅方向のサイズの１５％以下であってもよい。

【0018】

上記の積層セラミック電子部品において、前記断面視において、前記外周部内のポアのうち、最長部分の長さに対する最短部分の長さの比が０．４５未満であるポアの個数は、前記最長部分の長さに対する前記最短部分の長さの比が０．４５以上であるポアの個数の５０％以下であってもよい。

【0019】

上記の積層セラミック電子部品において、前記外周部内のポアに有機物が充填されてもよい。

【0020】

本発明の回路基板は、積層セラミック電子部品を実装し、前記積層セラミック電子部品は、複数の誘電体層及び複数の内部電極層が積層された積層部と、前記積層部の積層方向と、前記積層方向に対して略直交する前記積層部の幅方向とに沿った断面視において、前記積層部の周囲を覆う誘電体を含む内周部と、前記断面視において、前記内周部の周囲を覆う誘電体を含む外周部とを有し、前記断面視において、前記内周部の断面積に対する前記内周部内のポアの断面積の合計の比は、前記外周部の断面積に対する前記外周部内のポアの断面積の合計の比より小さいことを特徴とする。

【0021】

本発明の電子部品包装体は、積層セラミック電子部品を収容する複数の凹部が設けられた収容部と、前記凹部の開口を封止する封止部とを有し、前記積層セラミック電子部品は、複数の誘電体層及び複数の内部電極層が積層された積層部と、前記積層部の積層方向と、前記積層方向に対して略直交する前記積層部の幅方向とに沿った断面視において、前記積層部の周囲を覆う誘電体を含む内周部と、前記断面視において、前記内周部の周囲を覆う誘電体を含む外周部とを有し、前記断面視において、前記内周部の断面積に対する前記内周部内のポアの断面積の合計の比は、前記外周部の断面積に対する前記外周部内のポアの断面積の合計の比より小さいことを特徴とする。

【0022】

本発明の積層セラミック電子部品の製造方法は、複数の第１誘電体グリーンシートの表面に内部電極パターンを形成する工程と、前記複数の第１誘電体グリーンシートを、前記内部電極パターン同士が前記第１誘電体グリーンシートを介して対向するように積層する工程と、積層された前記複数の第１誘電体グリーンシートの積層方向の両側に一対の第２誘電体グリーンシートを積層する工程と、前記一対の第２誘電体グリーンシートの前記積層方向の両側に、前記一対の第２誘電体グリーンシートより多くの樹脂を含む一対の第３誘電体グリーンシートを積層する工程と、積層された前記複数の第１誘電体グリーンシート、前記一対の第２誘電体グリーンシート、及び前記一対の第３誘電体グリーンシートを略直方体形状の複数の積層体に分断する工程と、前記積層体の積層方向に対して略直交する前記積層体の幅方向において互いに対向する一対の面を覆う一対の第１セラミック層を形成する工程と、前記一対の第１セラミック層より多くの樹脂を含み、前記一対の第１セラミック層を前記幅方向及び前記積層方向から覆う一対の第２セラミック層を形成する工程と、前記積層体を焼成する工程とを有することを特徴とする。

【0023】

上記の製造方法において、前記積層体を焼成する工程において前記樹脂が揮発して形成されるポア内に有機物が含まれるように、前記積層体を前記有機物に浸す工程を有してもよい。

【0024】

上記の製造方法において、前記有機物は、セルロース、ＰＶＢ、及び芳香族系であってもよい。

【0025】

上記の製造方法において、前記一対の第２誘電体グリーンシートまたは前記第２セラミック層は、凝集剤を含んでもよい。

【発明の効果】

【0026】

本発明によると、積層セラミック電子部品の信頼性を向上することができる。

【図面の簡単な説明】

【0027】

【図1】図１は、積層セラミックコンデンサの一例を示す斜視図である。

【図2】図２は、図１のＡ－Ａ線に沿った積層セラミックコンデンサの断面図である。

【図3】図１のＢ－Ｂ線に沿った積層セラミックコンデンサの断面図である。

【図4】図２のＣ－Ｃ線に沿った積層セラミックコンデンサの断面図である。

【図5】図５は、積層セラミックコンデンサの内周部及び外周部の一例を示す断面図である。

【図6】図６は、積層セラミックコンデンサが実装された回路基板の一例を示す側面図である。

【図7】図７は、ポアＰの形状の例を示す図である。

【図8】図８は、積層セラミックコンデンサを包装した包装体の一例を示す平面図である。

【図9】図９は、積層セラミックコンデンサの製造工程の一例を示すフローチャートである。

【図10】図１０は、グリーンシート成形工程から圧着工程までの一例を示す断面図である。

【図11】図１１は、焼成前の積層体の端面を正面視した場合の内部サイドマージン形成工程の一例を示す側面図である（その１）。

【図12】図１２は、焼成前の積層体の端面を正面視した場合の内部サイドマージン形成工程の一例を示す側面図である（その２）。

【図13】図１３は、焼成前の積層体の端面を正面視した場合の内部サイドマージン形成工程の一例を示す側面図である（その３）。

【図14】図１４は、焼成前の積層体の端面を正面視した場合の外部サイドマージン形成工程の一例を示す側面図である（その１）。

【図15】図１５は、焼成前の積層体の端面を正面視した場合の外部サイドマージン形成工程の一例を示す側面図である（その２）。

【図16】図１６は、焼成前の積層体の端面を正面視した場合の外部サイドマージン形成工程の一例を示す側面図である（その３）。

【発明を実施するための形態】

【0028】

［実施形態］
（積層セラミックコンデンサの構成）
図１は、積層セラミックコンデンサ１の一例を示す斜視図である。図２は、図１のＡ－Ａ線に沿った積層セラミックコンデンサ１の断面図である。図３は、図１のＢ－Ｂ線に沿った積層セラミックコンデンサ１の断面図である。図４は、図２のＣ－Ｃ線に沿った積層セラミックコンデンサ１の断面図である。

【0029】

積層セラミックコンデンサ１は積層セラミック電子部品の一例である。積層セラミックコンデンサ１は、略直方体形状を有する積層チップ２と、積層チップ２において互いに対向する一対の端面２Ａ，２Ｂに設けられた外部電極３ａ，３ｂとを有する。

【0030】

図１～図４には、互いに略直交するＸ方向、Ｙ方向、及びＺ方向が示されている。Ｘ方向は、積層セラミックコンデンサ１の長さ（Ｌ）方向であり、積層チップ２の一対の端面２Ａ，２Ｂが対向する方向に一致する。Ｙ方向は、積層セラミックコンデンサ１の幅（Ｗ）方向であり、積層チップ２の一対の側面２Ｅ，２Ｆが対向する方向に一致する。Ｚ方向は、積層セラミックコンデンサ１の高さ（Ｈ）方向であり、積層セラミックコンデンサ１の積層方向に一致する。積層チップ２の上面２Ｃと下面２Ｄは積層方向において互いに対向する。

【0031】

積層チップ２は、積層構造を有する略直方体形状の積層部２ｓ、積層部２ｓを幅方向の両側から挟むように覆う一対のサイドマージン部４０，４１、及び積層部２ｓを積層方向の両側から挟むように覆うカバー部２０，２１を有する。

【0032】

積層部２ｓは、誘電体として機能するセラミック材料を含む誘電体層２２と、内部電極層２３とが、交互に積層されている。積層部２ｓは、積層方向において誘電体層２２を挟んで内部電極層２３が互いに対向した積層構造を備え、積層セラミックコンデンサ１の静電容量を実現する。

【0033】

内部電極層２３は、積層方向で正面視した場合、略矩形形状であり、一端が端面２Ａ，２Ｂに交互に引き出されている。図４の例では、長さ方向における内部電極層２３の一端２３Ｌが端面２Ａに引き出されて一方の外部電極３ｂと接続されている。また、内部電極層２３の他の一端２３Ｒは端面２Ｂに引き出されておらず、外部電極３ｂと接続されていない。幅方向における内部電極層２３の両端部２３Ｕ，２３Ｄはサイドマージン部４０，４１によりそれぞれ覆われている。

【0034】

図３に示されるように、サイドマージン部４０は積層チップ２の側面２Ｅに設けられ、サイドマージン部４１は積層チップ２の側面２Ｆに設けられている。サイドマージン部４０，４１は、積層チップ２の積層方向に沿って延びている。

【0035】

サイドマージン部４０は、幅方向に積層された内部サイドマージン層４００及び外部サイドマージン層４０１を有し、サイドマージン部４１は、幅方向に積層された内部サイドマージン層４１０及び外部サイドマージン層４１１を有する。外部サイドマージン層４０１は側面２Ｅに露出し、外部サイドマージン層４１１は側面２Ｆに露出している。

【0036】

また、内部サイドマージン層４００，４１０は、積層体２ｐの側面２Ｅ，２Ｆを覆っている。内部サイドマージン層４００，４１０は、積層部２ｓの積層方向及び幅方向から外部サイドマージン層４０１，４１１により覆われているため、上面２Ｃ、下面２Ｄ、及び側面２Ｅ，２Ｆには露出していない。

【0037】

内部サイドマージン層４００，４１０及び外部サイドマージン層４０１，４１１には、それぞれ、複数のポアＰが含まれる。ポアＰは、積層セラミックコンデンサ１の製造工程において樹脂などのバインダが揮発することにより形成される。

【0038】

また、カバー部２０は積層チップ２の上面２Ｃに設けられ、カバー部２１は積層チップ２の下面２Ｄに設けられている。カバー部２０，２１は、積層チップ２の幅方向に沿ってサイドマージン部４０，４１の間に延びる。

【0039】

カバー部２０は、積層チップ２の積層方向に積層された内部カバー層２００及び外部カバー層２０１を有し、カバー部２１は、積層チップ２の積層方向に積層された内部カバー層２１０及び外部カバー層２１１を有する。外部カバー層２０１は上面２Ｃに露出し、外部カバー層２１１は下面２Ｄに露出している。

【0040】

幅方向における内部カバー層２００の両端部は、内部サイドマージン層４００，４１０の上面２Ｃ側の端部に接続されている。幅方向における内部カバー層２１０の両端部は、内部サイドマージン層４００，４１０の下面２Ｄ側の端部に接続されている。

【0041】

また、幅方向における外部カバー層２０１の両端部は、外部サイドマージン層４０１，４１１の上面２Ｃ側の端部に接続されている。幅方向における外部カバー層２１１の両端部は、外部サイドマージン層４０１，４１１の下面２Ｄ側の端部に接続されている。

【0042】

内部カバー層２００，２１０及び外部カバー層２０１，２１１には、それぞれ、複数のポアＰが含まれる。なお、ポアＰは誘電体層２２にも含まれるが、その図示は省略する。

【0043】

このように、積層部２ｓの周囲は、内部サイドマージン層４００，４１０及び内部カバー層２００，２１０により覆われ、さらに内部サイドマージン層４００，４１０及び内部カバー層２００，２１０の周囲は、外部サイドマージン層４０１，４１１及び外部カバー層２０１，２１１により覆われている。

【0044】

内部電極層２３は、Ｎｉ（ニッケル），Ｃｕ（銅），Ｓｎ（スズ）等の卑金属を主成分とする。内部電極層２３として、Ｐｔ（白金）、Ｐｄ（パラジウム）、Ａｇ（銀）、Ａｕ（金）などの貴金属やこれらを含む合金を用いてもよい。内部電極層２３の厚みは、例えば０．３～１．３（μｍ）である。

【0045】

誘電体層２２は、例えば、一般式ＡＢＯ_３で表されるペロブスカイト構造を有するセラミック材料を主相とする。なお、当該ペロブスカイト構造は、化学量論組成から外れたＡＢＯ_３－αを含む。例えば、当該セラミック材料として、ＢａＴｉＯ_３（チタン酸バリウム），ＣａＺｒＯ_３（ジルコン酸カルシウム），ＣａＴｉＯ_３（チタン酸カルシウム），ＳｒＴｉＯ_３（チタン酸ストロンチウム），ＭｇＴｉＯ_３（チタン酸マグネシウム），ペロブスカイト構造を形成するＢａ_{１-ｘ－ｙ}Ｃａ_ｘＳｒ_ｙＴｉ_１－ｚＺｒ_ｚＯ_３(０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１)等のうち少なくとも１つから選択して用いることができる。Ｂａ_{１-ｘ－ｙ}Ｃａ_ｘＳｒ_ｙＴｉ_１－ｚＺｒ_ｚＯ_３は、チタン酸バリウムストロンチウム、チタン酸バリウムカルシウム、ジルコン酸バリウム、チタン酸ジルコン酸バリウム、チタン酸ジルコン酸カルシウムおよびチタン酸ジルコン酸バリウムカルシウムなどである。誘電体層２２の厚みは、例えば０．３～４．０（μｍ）である。また、サイドマージン部４０，４１及びカバー部２０，２１も誘電体層２２と同様の組成を有する。

【0046】

外部電極３ａ，３ｂは、積層セラミックコンデンサ１の長さ方向において互いに対向する積層チップ２の端面２Ａ，２Ｂをそれぞれ覆う。また、外部電極３ａ，３ｂは、上面２Ｃ、下面２Ｄ、及び側面２Ｅ，２Ｆに延在している。ただし、外部電極３ａ，３ｂは、上面２Ｃ、下面２Ｄ、及び側面２Ｅ，２Ｆにおいて互いに離間している。

【0047】

（内周部及び外周部のポア面積率）
図５は、積層セラミックコンデンサ１の内周部Ｓｉｎ及び外周部Ｓｏｕｔの一例を示す断面図である。図５は、積層方向及び幅方向に沿った積層チップ２の断面視を示す。図５において、図３と共通する構成には同一の符号を付し、その説明は省略する。

【0048】

積層セラミックコンデンサ１は、積層部２ｓと、積層部２ｓを囲む内周部Ｓｉｎ及び外周部Ｓｏｕｔを有する。内周部Ｓｉｎは、略矩形形状の境界線Ｂｉｎ及びＢｏｕｔの間に挟まれた領域である。内周部Ｓｉｎは積層部２ｓを覆う誘電体を含む。外周部Ｓｏｕｔは、境界線Ｂｏｕｔより外側の領域である。外周部Ｓｏｕｔは内周部Ｓｉｎを覆う誘電体を含む。

【0049】

内周部Ｓｉｎの断面積に対する内周部Ｓｉｎ内のポアＰの断面積の合計の比（以下、内周部Ｓｉｎのポア面積比と表記）は、外周部Ｓｏｕｔの断面積に対する外周部Ｓｏｕｔ部内のポアＰの断面積の合計の比（以下、外周部Ｓｏｕｔのポア面積比と表記）より小さい。このため、外部から積層チップ２に応力が作用した場合、内周部Ｓｉｎ内及び外周部Ｓｏｕｔ内のポアＰにより応力を緩和することができる。さらに、内周部Ｓｉｎのポア面積比が外周部Ｓｏｕｔのポア面積比より小さいため、内周部Ｓｉｎ内のポアＰを起点とするクラックが発生して、内周部Ｓｉｎに隣接する積層部２ｓが損傷することが抑制される。

【0050】

内周部Ｓｉｎ及び外周部Ｓｏｕｔは、一例として、積層方向に沿った線分Ｖ１～Ｖ４と、幅方向に沿った線分Ｈ１～Ｈ４とに基づいて決定される。線分Ｖ２，Ｖ３，Ｈ２，Ｈ３は、誘電体層２２及び内部電極層２３が交互に積層された積層部２ｓを囲んでいる。

【0051】

線分Ｖ２，Ｖ３は内部電極層２３の端部に沿って積層方向に延びる。ここで、幅方向、つまりＹ軸における内部電極層２３の端部の位置にはばらつきがある。このため、線分Ｖ２のＹ軸方向の座標は、側面２Ｅ側の内部電極層２３の各端部と、側面２ＥとのＹ軸方向の距離の平均値だけ、側面２Ｅから内部側に位置する。また、線分Ｖ３のＹ軸方向の座標は、側面２Ｆ側の内部電極層２３の各端部と、側面２ＦとのＹ軸方向の距離の平均値だけ、側面２Ｆから内部側に位置する。

【0052】

例えば、内部電極層２３の層数が３０以下である場合、全ての内部電極層２３の端部と、側面２Ｅ，２ＦとのＹ軸方向の距離の平均値を用いてもよい。また、内部電極層２３の層数が３０より多い場合、上面２Ｃに近い１０層の内部電極層２３、下面２Ｄに近い１０層の内部電極層２３、及び上面２Ｃと下面２Ｄの中間付近の１０層の内部電極層２３の各端部と、側面２Ｅ，２ＦとのＹ軸方向の距離の平均値を用いてもよい。

【0053】

また、線分Ｈ２は、内部電極層２３のうち、最も上面２Ｃに近い内部電極層２３に沿って幅方向に延び、線分Ｈ３は、内部電極層２３のうち、最も下面２Ｄに近い内部電極層２３に沿って幅方向に延びる。積層方向、つまりＺ軸上の線分Ｈ２，Ｈ３の位置は、例えば上面２Ｃに最も近い内部電極層２３、及び下面２Ｄに最も近い内部電極層２３に沿った線分により決定される。以下に上面２Ｃに最も近い内部電極層２３を例に挙げて説明する。

【0054】

符号Ｇａは、上面２Ｃに最も近い内部電極層２３のうち、線分Ｖ２と線分Ｖ３の間の幅方向の距離の３分の１の長さを持つ中央部分（点線枠参照）の拡大図である。凹凸のある内部電極層２３の上面２Ｃ側の表面上の任意の数（例えば３０点）の位置ｍの積層方向の座標（Ｚ軸上の座標）の平均値から、線分Ｈ２の積層方向の座標が決定される。線分Ｈ２は、その座標をＹ座標としてＹ方向に沿ってサイドマージン部４０，４１まで延長された延長線である。

【0055】

また、線分Ｖ１，Ｖ４，Ｈ１，Ｈ４は、カバー部２０，２１及びサイドマージン部４０，４１のうち、ポア面積比が所定値未満となる領域を囲むように設定される。ここで、所定値は、例えば３（％）であるが、これに限定されない。
線分Ｖ１，Ｖ４は線分Ｖ２，Ｖ３と平行であり、線分Ｈ１，Ｈ４は線分Ｈ２，Ｈ３と平行である。線分Ｖ１の幅方向における位置は、サイドマージン部４０の厚みｄ１の半分の位置、またはその半分の位置より積層部２ｓ側に近い位置に設定される。線分Ｖ４の幅方向における位置は、サイドマージン部４１の厚みｄ２の半分の位置、またはその半分の位置より積層部２ｓ側に近い位置に設定される。

【0056】

また、線分Ｈ１の積層方向における位置は、上面２Ｃ側のカバー部２０の厚みｅ１の半分の位置、またはその半分の位置より積層部２ｓ側に近い位置に設定される。線分Ｈ４の積層方向における位置は、下面２Ｄ側のカバー部２１の厚みｅ２の半分の位置、またはその半分の位置より積層部２ｓ側に近い位置に設定される。

【0057】

これにより、線分Ｖ１，Ｖ４，Ｈ１，Ｈ４は、内周部Ｓｉｎと外周部Ｓｏｕｔの境界線Ｂｏｕｔを規定する。ここで、境界線Ｂｏｕｔの四隅の角部は、線分Ｖ１，Ｖ４，Ｈ１，Ｈ４が交差する直角の角部を切り欠いた形状を有する。例えば線分Ｈ１，Ｖ１の交差する角部は、線分Ｈ１と線分Ｖ２の交点と線分Ｈ２と線分Ｖ１の交点とを結ぶ直線ｋと平行な直線ｊにより切り欠いた角部である。ここで直線ｊは以下のように規定される。

【0058】

符号Ｇｂは、上面２Ｃと側面２Ｅにわたる角部の断面（点線枠参照）の拡大図である。まず、線分Ｈ２と線分Ｖ２との交点Ｑａと、線分Ｈ１と線分Ｖ１との交点Ｑｃ及び交点Ｑａを通る線分ｎを延長したときに外周部Ｓｏｕｔの外表面と交わる交点Ｑｂとを規定する。線分ｎ上の点Ｑａと点Ｑｂとを距離ｓとすると、線分ｎ上の線分ｋと線分ｊとの距離ａは、距離ｓの５分の１以下に設定される。なお、他の３つの角部についても、これと同様に規定される。このようにして境界線Ｂｏｕｔは設定される。

【0059】

また、線分Ｖ２，Ｖ３，Ｈ２，Ｈ３は、内周部Ｓｉｎと積層部２ｓの境界線Ｂｉｎを規定する。ここで、境界線Ｂｉｎの四隅の角部は、外側の境界線Ｂｏｕｔの角部と相似な形状の角部である。このようにして境界線Ｂｉｎは設定される。

【0060】

例えば、内周部Ｓｉｎのポア面積比は３（％）未満であるのに対し、外周部Ｓｏｕｔのポア面積比は３（％）以上である。このポア面積比によると、外周部Ｓｏｕｔが外部からの作用する応力を抑制するために十分な弾性力を発揮し、内周部ＳｉｎのポアＰからクラックが生ずることを十分に抑えることが可能である。さらに好ましくは、内周部Ｓｉｎのポア面積比は２．５（％）以下であるのに対し、外周部Ｓｏｕｔのポア面積比は３（％）以上であってもよい。

【0061】

また、外周部Ｓｏｕｔのポア面積比は１２（％）以下とすることが好ましい。これは、外周部Ｓｏｕｔのポア面積比が過剰に大きいと、応力を緩和する効果よりも硬度不足によりクラックが発生する効果が強く働くからである。さらに好ましくは、外周部Ｓｏｕｔのポア面積比は１０（％）以下としてもよい。

【0062】

また、外周部Ｓｏｕｔの断面積は、内周部Ｓｉｎの断面積より大きい。このため、外周部Ｓｏｕｔ及び内周部Ｓｉｎの各断面積が等しい場合と比べると、外周部Ｓｏｕｔ内のポアＰの数を増加させ、より効果的にクラックを抑制することができる。この観点から、例えば、外周部Ｓｏｕｔの断面積は、内周部Ｓｉｎの断面積と外周部Ｓｏｕｔの断面積の合計の８２（％）以上であると好ましい。また、内周部ＳｉｎのポアＰを起点とするクラックが発生して、内周部Ｓｉｎに隣接する積層部２ｓが損傷する場合があるため、最低限度の内周部Ｓｉｎのポア面積比を確保することが望ましいという観点から、外周部Ｓｏｕｔの断面積は、内周部Ｓｉｎの断面積と外周部Ｓｏｕｔの断面積の合計の９０（％）以下であると好ましい。

【0063】

また、クラックの抑制の観点から、内周部Ｓｉｎ内のポアＰの最大径は、０．４（μｍ）未満であり、外周部Ｓｏｕｔ内のポアＰの最大径は、０．４（μｍ）以上であると好ましい。これは、内周部Ｓｉｎ内のポアＰの径が小さいほど、ポアＰに起因するクラックは発生しにくく、外周部Ｓｏｕｔ内のポアＰの径が大きいほど、応力を緩和することができるからである。さらに好ましくは、内周部Ｓｉｎ内のポアＰの最大径は０．１（μｍ）未満であり、外周部Ｓｏｕｔ内のポアＰの最大径は０．４５（μｍ）以上としてもよい。また、外周部Ｓｏｕｔ内のポアＰの最大径は、１．０（μｍ）以下としてもよい。この場合、外周部ＳｏｕｔのポアＰの径が過剰に大きくなると、応力を緩和する効果よりも硬度不足によりクラックが発生する効果が強く働くため、より効果的にクラックが抑制される。

【0064】

また、サイドマージン部４０，４１の断面積に占める外周部Ｓｏｕｔの断面積の比率は、カバー部２０，２１の断面積に占める外周部Ｓｏｕｔの断面積の比率より大きくてもよい。この場合、外周部Ｓｏｕｔの厚みを積層部２ｓの積層方向より幅方向において増加させることができるため、積層チップ２に積層方向から加わる圧力Ｐｖよりも幅方向から加わる圧力Ｐｈを効果的に分散して積層部２ｓを圧力から保護することができる。

【0065】

ここで積層方向から加わる圧力Ｐｖは、内部電極層２３の電極面に対して実質的に垂直方向に作用し、幅方向から加わる圧力Ｐｈは、内部電極層２３の端部に対して平行に作用する。このため、内部電極層２３において、圧力Ｐｖが加わる領域の面積は、圧力Ｐｈが加わる面積よりも広いため、圧力Ｐｖは圧力Ｐｈより分散されやすい。逆に言えば、圧力Ｐｈは分散されにくいため、圧力Ｐｖより内部電極層２３に与える影響（例えば、内部電極層２３間のショートなど）が大きい。

【0066】

したがって、上記のようにサイドマージン部４０，４１内の外周部Ｓｏｕｔの面積の比率を、カバー部２０，２１内の外周部Ｓｏｕｔの面積の比率より大きくすることにより、積層部２ｓを圧力Ｐｈから効果的に保護することができる。なお、サイドマージン部４０，４１は、幅方向で互いに対向する積層部２ｓの一対の面から外側の内周部Ｓｉｎ及び外周部Ｓｏｕｔの一例であり、カバー部２０，２１は、積層方向で互いに対向する他の一対の積層部２ｓの面を積層方向から覆う内周部Ｓｉｎ及び外周部Ｓｏｕｔの一例である。

【0067】

また、幅方向におけるサイドマージン部４０，４１の厚みｄ１，ｄ２は、積層セラミックコンデンサ１の幅方向のサイズ、つまり幅Ｗの１３（％）以上であってもよい。この場合も、上記と同様の理由により積層部２ｓを圧力Ｐｈから効果的に保護することができる。さらに好ましくは、サイドマージン部４０，４１の厚みｄ１，ｄ２は、積層セラミックコンデンサ１の幅Ｗの１５（％）以上であってもよい。

【0068】

また、積層セラミックコンデンサ１のサイズは、回路基板に実装した際の応力を低減するため、長さ方向が１．９（ｍｍ）、幅方向が０．１２５（ｍｍ）、積層方向が０．１２５（ｍｍ）以下であると規定する。

【0069】

図６は、積層セラミックコンデンサ１が実装された回路基板９の一例を示す側面図である。図６において、図１と共通する構成には同一の符号を付し、その説明は省略する。積層セラミックコンデンサ１は、外部電極３ａ，３ｂを介してハンダ９０により回路基板９のパッド（不図示）に接続されている。

【0070】

図６には、回路基板９が撓んでいないときの状態（通常時）と、回路基板９が撓んでいるとき（撓み時）とが示されている。回路基板９が撓んでいるとき、積層セラミックコンデンサ１には、外部電極３ａ，３ｂを起点として、回路基板９に沿って外側に向かう応力Ｆが作用する。このため、積層セラミックコンデンサ１のサイズが小さいほど、単位体積当たりに加わる応力が大きくなるため、ポアＰにより応力をより効果的に分散することができる。

【0071】

したがって、積層セラミックコンデンサ１のサイズが、長さ方向が０．２５（ｍｍ）以下であり、幅方向が０．１２５（ｍｍ）以下であり、積層方向が０．１２５（ｍｍ）以下である場合、ポアＰにより応力をより効果的に分散することができる。

【0072】

図７は、ポアＰの形状の例を示す図である。本実施形態では、ポアＰの形状を、ポアＰの最長部分の長さＲＬと、ポアＰの最短部分の長さＲＳとにより規定する。例えば、長さＲＬに対する長さＲＳの比（ＲＳ／ＲＬ）が０．４５未満である場合、図７の紙面上部に示されるように、ポアＰは、２つの円形が結合した形状を有する。この場合、結合部分が縊れているため、応力が作用した際、符号Ｘで示されるように、縊れからクラックが生じやすい。

【0073】

また、ＲＳ／ＲＬが０．４５以上である場合、図７の紙面下部に示されるように、ポアＰは実質的に円形である。この場合、クラックの起点となる縊れがポアＰにはないため、ＲＳ／ＲＬが０．４５未満である場合よりクラックが生じにくい。

【0074】

したがって、図５に示される断面視において、例えば、内周部Ｓｉｎ内のポアＰのうち、ＲＳ／ＲＬが０．４５未満であるポアＰの個数は、ＲＳ／ＲＬが０．４５以上であるポアＰの個数の５０（％）以下である場合、クラックの発生が抑制される。

【0075】

また、内周部Ｓｉｎ及び外周部Ｓｏｕｔ内のポアＰに、樹脂などの有機物が充填されていると好ましい。これにより、流動性のある樹脂により応力が緩和されるだけでなく、ポアＰの空隙を樹脂で埋めることで外周部Ｓｏｕｔの硬度が保たれるため、応力によるクラックと、硬度不足によるクラックとが同時に抑制される。樹脂としてはエポキシ樹脂が挙げられるが、これに限定されない。また、複数種類の有機物の混合物がポアＰ内に含まれてもよい。有機物の含有量は、例えばポアＰの大きさに応じて決定される。有機物の粘度は、ポアＰの最大粒径が０．４～１．０（μｍ）以下であれば、３．２（Ｐ）とするのが好ましい。また、積層セラミックコンデンサ１の外表面に近いポアＰのみに有機物が充填されていてもよい。

【0076】

（積層セラミックコンデンサの包装体）
図８は、積層セラミックコンデンサ１を包装した包装体８の一例を示す平面図である。包装体８は電子部品包装体の一例である。包装体８は、所定方向に延びたテープ状の形態を有し、その方向に配列された複数の積層セラミックコンデンサ１を収容する。

【0077】

包装体８は収容部８０及び封止部８１を有する。収容部８０は、例えばキャリアテープであり、所定方向に延びる。収容部８０には、積層セラミックコンデンサ１を収容する凹部８００が所定間隔をおいて形成されている。凹部８００のサイズは、収容する積層セラミックコンデンサ１のサイズに応じて設定される。

【0078】

封止部８１は、積層セラミックコンデンサ１の取り出し口となる凹部８００の開口８００ａを封止するように収容部８０上に設けられる。封止部８１は収容部８０の表面に対して剥離可能に貼り付けられている。

【0079】

（積層セラミックコンデンサの製造方法）
図９は、積層セラミックコンデンサ１の製造工程の一例を示すフローチャートである。本製造工程は積層セラミック電子部品の製造方法の一例である。

【0080】

また、図１０は、グリーンシート成形工程Ｓｔ１から圧着工程Ｓｔ６までの一例を示す断面図である。図１０は、積層方向及び幅方向に沿った断面を示す。

【0081】

（グリーンシート成形工程）
まずグリーンシート成形工程Ｓｔ１が行われる。本工程では、例えばセラミック粉末に各種の添加化合物（焼結補助剤など）を添加することで得た誘電体材料に、ポリビニルブチラール（ＰＶＢ）樹脂等のバインダと、エタノール、トルエン等の有機溶剤と、可塑剤とを加えて湿式混合する。得られたスラリーを使用して、例えばダイコータ法やドクターブレード法により、基材上に誘電体グリーンシート７，７０ａ，７０ｂ，７１ａ，７１ｂを塗工して乾燥させる。基材は、例えば、ＰＥＴ（ポリエチレンテレフタレート）フィルムである。

【0082】

なお、セラミック粉末の添加化合物としては、Ｍｇ（マグネシウム），Ｍｎ（マンガン），Ｖ（バナジウム），Ｃｒ（クロム），希土類元素(Ｙ（イットリウム）,Ｓｍ（サマリウム），Ｅｕ（ユーロピウム），Ｇｄ（ガドリニウム），Ｔｂ（テルビウム），Ｄｙ（ジスプロシウム）,Ｈｏ（ホルミウム）,Ｅｒ(エルビウム)，Ｔｍ（ツリウム）およびＹｂ（イッテルビウム）)の酸化物、並びに、Ｃｏ（コバルト），Ｎｉ，Ｌｉ（リチウム），Ｂ（ホウ素），Ｎａ（ナトリウム），Ｋ（カリウム）およびＳｉ（シリコン）の酸化物もしくはガラスが用いられる。

【0083】

誘電体グリーンシート７は第１誘電体グリーンシートの一例である。誘電体グリーンシート７は主に誘電体層２２を形成する。

【0084】

誘電体グリーンシート７０ａ，７０ｂは第２誘電体グリーンシートの一例であり、誘電体グリーンシート７１ａ，７１ｂは第３誘電体グリーンシートの一例である。誘電体グリーンシート７０ａは主に内部カバー層２００を形成し、誘電体グリーンシート７１ａは主に外部カバー層２０１を形成する。誘電体グリーンシート７０ｂは主に内部カバー層２１０を形成し、誘電体グリーンシート７１ｂは主に外部カバー層２１１を形成する。

【0085】

誘電体グリーンシート７１ａ，７１ｂには、誘電体グリーンシート７０ａ，７０ｂより多くの樹脂がバインダとして含まれる。誘電体グリーンシート７１ａ，７１ｂ間の樹脂量のセラミック粉体に対する重量比の差分は、例えば３（％）以上であると好ましい。

【0086】

（内部電極印刷工程）
次に内部電極印刷工程Ｓｔ２が行われる。本工程は、セラミック粒子が添加された導電ペーストを複数の誘電体グリーンシート７の表面にそれぞれ塗布することにより内部電極パターン６を形成する。内部電極パターン６は内部電極層２３に対応する形状を有する。

【0087】

本工程では、基材上の誘電体グリーンシート７に、有機バインダを含む内部電極形成用の金属の導電ペーストをグラビア印刷などにより印刷することで、複数の内部電極パターン６を互いに離間させて成膜する。導電ペーストには、共材としてセラミック粒子を添加する。セラミック粒子の主成分は、特に限定するものではないが、誘電体層２２の主成分セラミックと同じであることが好ましい。

【0088】

（誘電体層積層工程）
次に誘電体層積層工程Ｓｔ３が行われる。本工程では、内部電極層２３となる内部電極パターン６が印刷された複数の誘電体グリーンシート７を積層する。

【0089】

（内部カバー層積層工程）
次に内部カバー層積層工程Ｓｔ４が行われる。本工程では、内部カバー層２００，２１０となる誘電体グリーンシート７０ａ，７０ｂを、積層された複数の誘電体グリーンシート７の積層方向の両側に積層する。

【0090】

（外部カバー層積層工程）
次に外部カバー層積層工程Ｓｔ５が行われる。本工程では、外部カバー層２０１，２１１となる誘電体グリーンシート７１ａ，７１ｂを、積層された誘電体グリーンシート７０ａ，７０ｂの積層方向の両側に積層する。

【0091】

（圧着工程）
次に圧着工程Ｓｔ６が行われる。本工程では、積層された複数の誘電体グリーンシート７，７０ａ，７０ｂ，７１ａ，７１ｂを加圧することにより誘電体グリーンシート７，７０ａ，７０ｂ，７１ａ，７１ｂ間を圧着する。圧着手段としては、例えば静水圧プレスが挙げられるが、これに限定されない。

【0092】

（切断工程）
次に切断工程Ｓｔ７が行われる。本工程は、圧着で得られた積層シート７Ｓを略直方体形状の複数個の積層体に分断する工程の一例である。本工程では、ブレードにより積層シート７Ｓを所定のカット線ＬＷに沿って積層方向に切断することにより焼成前の複数の積層体が得られる。この積層体は、上記の積層部２ｓを積層方向の両側からカバー部２０，２１で覆ったものである。

【0093】

（内部サイドマージン形成工程）
次に内部サイドマージン形成工程Ｓｔ８が行われる。本工程は、焼成後に内部サイドマージン層４００，４１０となるセラミックシートを形成する。

【0094】

図１１～図１３は、焼成前の積層体２ｐの端面２Ａを正面視した場合の内部サイドマージン形成工程Ｓｔ８の一例を示す側面図である。本例では、一方の側面２Ｆ上に内部サイドマージン層４１０を形成する過程を挙げるが、他方の側面２Ｅ上に内部サイドマージン層４００を形成する過程も同様である。

【0095】

まず、図１１に示されるように、平板状の弾性体ＢＳの板面上にセラミックシート５０を配置する。セラミックシート５０は焼成後の内部サイドマージン層４１０に該当する。なお、セラミックシート５０は第１セラミック層の一例である。

【0096】

また、積層体２ｐの一方の側面２ＥをテープＴＳにより固定しておき、他方の側面２Ｆがセラミックシート５０の表面と対向するように、その上方に積層体２ｐを配置する。このとき、セラミックシート５０は、点線で示されるように、積層体２ｐの側面２Ｆのうち、一方の内部カバー層２００から他方の内部カバー層２１０までの範囲内の領域Ｒと実質的に同程度の面積を有する。

【0097】

次に、テープＴＳを不図示の押圧装置により下方へ移動させる。これにより、積層体２ｐが符号Ｄで示されるようにセラミックシート５０に向かって移動する。セラミックシート５０は、移動後、積層体２ｐの側面２Ｆの領域Ｒと接触する。

【0098】

これにより、図１２に示されるように、積層体２ｐの側面２Ｆはセラミックシート５０の表面に押し付けられる。このため、セラミックシート５０の表面が積層体２ｐの側面２Ｆの領域Ｒに貼り付く。これにより、セラミックシート５０は側面２Ｆの領域Ｒを覆う。なお、側面２Ｆ，２Ｅは積層体２ｐの幅方向において互いに対向する一対の面の一例である。

【0099】

次に、図１３に示されるように、テープＴＳを不図示の押圧装置により上方へ移動させる。これにより、積層体２ｐが符号Ｕで示されるように弾性体ＢＳから離れるように移動する。このとき、セラミックシート５０は積層部２ｓの側面２Ｆに貼り付き、焼成後に内部サイドマージン層４１０として形成される。

【0100】

（外部サイドマージン形成工程）
次に外部サイドマージン形成工程Ｓｔ９が行われる。本工程は、焼成後に外部サイドマージン層４０１，４１１となるセラミックシートを形成する。

【0101】

図１４～図１６は、焼成前の積層体２ｐの端面２Ａを正面視した場合の外部サイドマージン形成工程Ｓｔ９の一例を示す側面図である。本例では、一方の側面２Ｆ上に外部サイドマージン層４１１を形成する過程を挙げるが、他方の側面２Ｅ上に外部サイドマージン層４０１を形成する過程も同様である。

【0102】

まず、図１４に示されるように、平板状の弾性体ＢＳの板面上にセラミックシート５１を配置する。セラミックシート５１は焼成後の外部サイドマージン層４１１に該当する。セラミックシート５１には、セラミックシート５０より多くの樹脂が含まれる。

【0103】

また、積層体２ｐの一方の側面２ＥをテープＴＳにより固定しておき、他方の側面２Ｆがセラミックシート５１の表面と対向するように、その上方に積層体２ｐを配置する。このとき、セラミックシート５１は積層体２ｐの側面２Ｆより広い面積を有する。

【0104】

次に、テープＴＳを不図示の押圧装置により下方へ移動させる。これにより、積層体２ｐが符号Ｄａで示されるようにセラミックシート５１に向かって移動する。セラミックシート５１は、移動後、積層体２ｐの側面２Ｆ上に貼り付いたセラミックシート５０と接触する。

【0105】

これにより、図１５に示されるように、積層体２ｐの側面２Ｆ上のセラミックシート５０はセラミックシート５１の表面に押し付けられる。このため、セラミックシート５１の表面がセラミックシート５０の表面に貼り付く。

【0106】

このとき、セラミックシート５１の押し付けられた部分は、積層体２ｐ側のセラミックシート５０からの押圧により凹み、その下方の弾性体ＢＳも凹む。セラミックシート５１の該当部分は、弾性体ＢＳからの復元力により積層体２ｐ側のセラミックシート５０に押し当てられる。これにより、側面２Ｆ上の露出した端部２Ｆａ，２Ｆｂ、及びセラミックシート５０の露出した表面を覆うようにセラミックシート５１の一部が貼り付く。ここで端部２Ｆａ，２Ｆｂは外部カバー層２１１，２０１の幅方向の端面にそれぞれ該当する。

【0107】

このとき、側面２Ｆ上のセラミックシート５０は、下部のセラミックシート５１の内側に位置するため、露出した部分がなくなる。その後、積層体２ｐの押圧力が増加すると、セラミックシート５１の貼り付いた部分とその他の部分の間にせん断力が生ずるため、両部分は互いに切り離される。

【0108】

次に、図１６に示されるように、テープＴＳを不図示の押圧装置により上方へ移動させる。これにより、積層体２ｐが符号Ｕａで示されるように弾性体ＢＳから離れるように移動する。このとき、セラミックシート５１から分離したセラミックシート５１ａは、内側のセラミックシート５０を積層体２ｐの積層方向及び幅方向から覆うように積層部２ｓの側面２Ｆに貼り付き、焼成後に内部サイドマージン層４１０として形成される。なお、セラミックシート５１ａは第２セラミック層の一例である。

【0109】

このように、内部サイドマージン形成工程Ｓｔ８は、側面２Ｆ，２Ｅを覆う一対のセラミックシート５０を形成し、外部サイドマージン形成工程Ｓｔ９は、一対のセラミックシート５０を積層体２ｐの幅方向及び積層方向から覆う一対のセラミックシート５１ａを形成する。このようにして積層体２ｐの側面２Ｆ，２Ｅにサイドマージン部４１，４０がそれぞれ形成され、図５で示されるような焼成前の積層チップ２が作製される。

【0110】

（焼成工程）
次に焼成工程Ｓｔ１０が行われる。本工程では、焼成前の積層チップ２を２５０～５００℃のＮ２雰囲気中で脱バインダ処理した後に、酸素分圧０．００３（Ｐａ）の還元雰囲気中で１２００℃以上の焼成温度で１時間程度焼成することで、積層チップ２内の各粒子が焼結する。これにより、誘電体グリーンシート７は誘電体層２２となり、誘電体グリーンシート７０ａ，７０ｂ，７１ａ，７１ｂはカバー部２０，２１となり、内部電極パターン６は内部電極層２３となる。

【0111】

本工程により、誘電体グリーンシート７０ａ，７０ｂ，７１ａ，７１ｂ、及びセラミックシート５０，５１ａに含まれる樹脂は揮発してポアＰとなる。ここで、誘電体グリーンシート７１ａ，７１ｂには、誘電体グリーンシート７０ａ，７０ｂより多くの樹脂がバインダとして含まれる。セラミックシート５１には、セラミックシート５０より多くの樹脂が含まれる。このため、上述したように、内周部Ｓｉｎのポア面積比は外周部Ｓｏｕｔのポア面積比より小さくなる。また、内周部ＳｉｎのポアＰを外周部ＳｏｕｔのポアＰより小さくすることができる。また、外周部Ｓｏｕｔの樹脂量が多いため、樹脂量が少ない場合より外周部Ｓｏｕｔの内周部Ｓｉｎに対する密着性が向上する。

【0112】

また、外周部ＳｏｕｔのポアＰの径をより大きくするため、誘電体グリーンシート７１ａ，７１ｂ及びセラミックシート５１のスラリーに凝集剤を添加してもよい。ここで、凝集剤とは樹脂を凝集させるものを含む。凝集剤の作用により凝集した樹脂が蒸散することにより、ポアＰの径が大きくなる。凝集剤としては、例えばポリアクリルアミド、ポリアクリルアミド、ポリアクリル酸エステル、ポリアクリル酸エステル、ポリダドマック、ポリミアン、及びジシアンジアミド等が挙げられる。

【0113】

（樹脂含浸工程）
次に樹脂含浸工程Ｓｔ１１が行われる。本工程では、ポアＰ内に樹脂が含まれるように積層チップ２を樹脂に浸す。これにより、外表面の近傍のポアＰ内に樹脂が浸漬される。例えば、樹脂の粘度は０．１～０．２（Ｐ）であり、樹脂に浸す時間は１時間である。このとき、積層チップ２が浸される樹脂を加温することにより、より内側のポアＰ内にも樹脂を浸漬させてもよい。この場合、樹脂の粘度は２．２～３．２（Ｐ）であってもよい。なお、樹脂としてはエポキシ樹脂が挙げられるが、これに限定されない。

【0114】

その後、真空加熱脱泡装置を用いて積層チップ２の脱泡を行う。このとき、積層チップ２の周囲の圧力を０．１（ＭＰａ）まで減圧して脱気する処理を脱泡が確認されるまで繰り返す。その後、再びポアＰ内に樹脂が含まれるように積層チップ２を樹脂に浸す。なお、樹脂に代えて他の有機物をポアＰ内に含ませてもよい。有機物としては、セルロース、ＰＶＢ、及び芳香族系が挙げられる。これらは、安定性が高く変性しにくいという利点がある。

【0115】

（外部電極形成工程）
次に外部電極形成工程Ｓｔ１２が行われる。本工程では、例えば金属粉末、ガラスフリット、バインダ、および溶剤を含む導電ペーストを積層チップ２の各端面２Ａ，２Ｂ、上面２Ｃ、下面２Ｄ、及び各側面２Ｅ，２Ｆに塗布する。導電ペーストの塗布後、乾燥させることにより、外部電極３ａ，３ｂが形成される。

【実施例0116】

次に積層セラミックコンデンサ１を作製して評価した結果を説明する。

【0117】

（ポア面積比）

【表1】

【0118】

表１は、内周部Ｓｉｎ及び外周部Ｓｏｕｔの各ポア面積比と、クラックの発生率（％）とを示す。積層セラミックコンデンサ１の１００個のサンプルを上記の製造工程に従って作製してクラックの発生率を測定した。各サンプルのサイズについて、長さＬは４．５（ｍｍ）とし、幅Ｗは３．２（ｍｍ）とし、高さＨは２．５（ｍｍ）とした。サンプルの内周部Ｓｉｎのポア面積比は０．１～３．０（％）とし、サンプルの外周部Ｓｏｕｔポア面積比は１．０～１２．５（％）とした。

【0119】

クラックの発生率は、プリント基板の曲げ性試験により測定した。この試験では、厚さ１．６（ｍｍ）のプリント基板にサンプルを実装し、その実装面を下方に向け、サンプルから等距離（４５（ｍｍ））となるプリント基板の位置を一対の支持部材で下面から支持しておき、プリント基板上のサンプルの実装位置を押し当て治具で上方から、曲げ深さが３（ｍｍ）となるまで押圧して曲げた。クラックの発生率が４５（％）未満であるサンプルを良品と判定し、クラックの発生率が４５（％）以上であるサンプルを不良品と判定した。表１の点線枠は、クラックの発生率が４５（％）未満である範囲を示す。

【0120】

ポア面積比は、図５に示されるような各サンプルの長さ方向の中心における断面をＳＥＭ(Scanning Electron Microscope)により撮像することにより測定した。このとき、ポアの断面形状は、上述したように円形だけでなく、２つの円形が結合した形状などもある。このため、ポアの断面積は画像処理ソフトを用いて、ポア部分を二値化して算出した。なお、この手法は以下の実施例でも同様に用いた。

【0121】

内周部Ｓｉｎのポア面積比は３（％）未満であり、外周部Ｓｏｕｔのポア面積比は３（％）以上かつ１２（％）以下である場合、クラックの発生率が４５（％）未満となった。このポア面積比によると、外周部Ｓｏｕｔが外部からの作用する応力を抑制するために十分な弾性力を発揮し、内周部ＳｉｎのポアＰからクラックが生ずることが十分に抑えられた。さらに好ましくは、内周部Ｓｉｎのポア面積比は２．５（％）未満であるのに対し、外周部Ｓｏｕｔのポア面積比は３（％）以上であってもよい。

【0122】

また、内周部Ｓｉｎのポア面積比は３（％）未満であり、外周部Ｓｏｕｔのポア面積比が１２（％）以下である場合、クラックの発生率が４５（％）未満となった。これは、外周部Ｓｏｕｔのポア面積比が必要以上に高まると、応力を緩和する効果よりも硬度不足によりクラックが発生する効果が強く働くからである。さらに好ましくは、外周部Ｓｏｕｔのポア面積比は１０（％）以下としてもよい。

【0123】

（外周部の面積比）

【表2】

【0124】

表２は、内周部Ｓｉｎ及び外周部Ｓｏｕｔの断面図の合計に対する外周部Ｓｏｕｔの面積の比（％）（以下、外周部面積比と表記）と、クラックの発生率（％）とを示す。積層セラミックコンデンサ１の１００個のサンプルを上記の製造工程に従って作製してクラックの発生率を測定した。各サンプルのサイズについて、長さＬは４．５（ｍｍ）とし、幅Ｗは３．２（ｍｍ）とし、高さＨは２．５（ｍｍ）とした。サンプルの内周部Ｓｉｎのポア面積比は２．５（％）とし、サンプルの外周部Ｓｏｕｔのポア面積比は１２（％）とした。外周部面積比は３０～９３（％）とした。

【0125】

クラックの発生率は、上記の測定手法により測定した。クラックの発生率が３５（％）未満であるサンプルを良品と判定し、クラックの発生率が３５（％）以上であるサンプルを不良品と判定した。表２の点線枠は、クラックの発生率が３５（％）未満である範囲を示す。

【0126】

外周部面積比は８２～９０（％）である場合、クラックの発生率が３５（％）未満となった。外周部面積比が８２（％）以上である場合、ポア面積比が高い外周部Ｓｏｕｔが応力を緩和するため、クラックを抑制することができる。また、容量部に近接した部分でポアが起点となったクラックが生じた場合、積層部２ｓが損傷し電気特性が悪化する可能性があるため、外周部面積比は９０（％）以下であると好ましい。

【0127】

（ポア最大径）

【表3】

【0128】

表３は、内周部Ｓｉｎ内のポアＰ及び外周部Ｓｏｕｔ内のポアＰの最大径と、クラックの発生率（％）とを示す。積層セラミックコンデンサ１の１００個のサンプルを上記の製造工程に従って作製してクラックの発生率を測定した。各サンプルのサイズについて、長さＬは４．５（ｍｍ）とし、幅Ｗは３．２（ｍｍ）とし、高さＨは２．５（ｍｍ）とした。サンプルの内周部Ｓｉｎのポア面積比は２．５（％）とし、サンプルの外周部Ｓｏｕｔのポア面積比は１２（％）とした。内周部Ｓｉｎ内のポアＰの最大径は０．１～０．４（μｍ）とし、外周部Ｓｏｕｔ内のポアＰの最大径は１．０～３．０（μｍ）とした。

【0129】

クラックの発生率は、上記の測定手法により測定した。クラックの発生率が３０（％）未満であるサンプルを良品と判定し、クラックの発生率が３０（％）以上であるサンプルを不良品と判定した。表３の点線枠は、クラックの発生率が３０（％）未満である範囲を示す。

【0130】

内周部Ｓｉｎ内のポアＰの最大径が０．１～０．３５（μｍ）であり、外周部Ｓｏｕｔ内のポアＰの最大径が０．４～１．０（μｍ）である場合、クラックの発生率が３０（％）未満であった。内周部Ｓｉｎ内のポアＰの最大径が０．４（μｍ）未満であり、外周部Ｓｏｕｔ内のポアＰの最大径が０．４（μｍ）以上である場合、内周部Ｓｉｎ内のポアＰの径が小さい程、ポアＰに起因するクラックは発生しにくく、外周部Ｓｏｕｔ内のポアＰの径が大きい程、応力を緩和できるため、クラックの発生が効果的に抑制される。また、外周部Ｓｏｕｔ内のポアＰの最大径が１．０（μｍ）以下である場合、外周部Ｓｏｕｔのポア面積比が必要以上に高まると、応力を緩和する効果よりも硬度不足によりクラックが発生する効果が強く働くため、より効果的にクラックが抑制される。さらに、内周部Ｓｉｎ内のポアＰの最大径が０．１（μｍ）以下であり、外周部Ｓｏｕｔ内のポアＰの最大径が０．４５（μｍ）以上である場合、さらにクラックの発生が抑制される。

【0131】

（積層チップのサイズ）

【表4】

【0132】

表４は、積層セラミックコンデンサ１のサイズ（長さＬ×幅Ｗ×高さＨ（ｍｍ））と、実施例及び比較例のクラックの発生率（％）と、その差分を示す。積層セラミックコンデンサ１の１００個の実施例のサンプルを上記の製造工程に従って作製してクラックの発生率を測定した。実施例のサンプルの内周部Ｓｉｎのポア面積比は３（％）未満とし、サンプルの外周部Ｓｏｕｔのポア面積比は３（％）以上かつ１２（％）以下とした。積層セラミックコンデンサ１のサイズは、４．３×３．２×２．５（ｍｍ）、３．２×２．５×２．５（ｍｍ）、２．０×１．２５×１．２５（ｍｍ）、１．０×０．５×０．５（ｍｍ）、０．４×０．２×０．２（ｍｍ）、及び０．２５×０．１２５×０．１２５（ｍｍ）とした。

【0133】

また、実施例のサンプルに対する１００個の比較例のサンプルを作製した。比較例のサンプルは、実施例とは異なり、内周部Ｓｉｎ及び外周部Ｓｏｕｔの区別がなく、ポア面積比が３（％）以上のカバー層及びサイドマージン部を備えた積層セラミックコンデンサである。比較例のサンプルのサイズは、上記と同一である。

【0134】

クラック発生率は、上記の測定手法により測定した。比較例のクラック発生率に対する差分が２９（％）以上である実施例のサンプルを良品と判定し、差分が２９（％）より小さいサンプルを不良品と判定した。

【0135】

０．２５×０．１２５×０．１２５（ｍｍ）のサイズの実施例のサンプルの差分だけが２９（％）以上となった。したがって、積層セラミックコンデンサ１において、長さ方向のサイズが０．２５（ｍｍ）以下であり、幅方向のサイズが０．１２５（ｍｍ）以下であり、積層方向のサイズが０．１２５（ｍｍ）以下である場合、ポアＰにより応力をより効果的に分散することができる。

【0136】

（外周部面積比）

【表5】

【0137】

表５は、サイドマージン部４０，４１の断面積に占める外周部Ｓｏｕｔの断面積の比率（サイドマージン外周面積比）（％）と、カバー部２０，２１の断面積に占める外周部Ｓｏｕｔの断面積の比率（カバー層外周面積比）（％）と、クラックの発生率（％）とを示す。

【0138】

Ｒside＝Ｓside_outer／（Ｓside_outer＋Ｓside_inner） ・・・（１）
Ｒcover＝Ｓcover_outer／（Ｓcover_outer＋Ｓcover_inner） ・・・（２）

【0139】

サイドマージン外周面積比Ｒsideは、上記の式（１）により算出される。式（１）において、Ｓside_outerは、サイドマージン部４０，４１内の外周部Ｓｏｕｔの断面積を示し、Ｓside_innerは、サイドマージン部４０，４１内の内周部Ｓｉｎの断面積を示す。

【0140】

カバー層外周面積比Ｒcoverは、上記の式（２）により算出される。式（２）において、Ｓcover_outerは、カバー部２０，２１内の外周部Ｓｏｕｔの断面積を示し、Ｓcover_innerは、カバー部２０，２１内の内周部Ｓｉｎの断面積を示す。

【0141】

積層セラミックコンデンサ１の１００個のサンプルを上記の製造工程に従って作製してクラックの発生率を測定した。各サンプルのサイズについて、長さＬは０．２５（ｍｍ）とし、幅Ｗは３．２（ｍｍ）とし、高さＨは２．５（ｍｍ）とした。サンプルの内周部Ｓｉｎのポア面積比は２．５（％）とし、サンプルの外周部Ｓｏｕｔのポア面積比は１２（％）とした。サイドマージン外周面積比は７０～９５（％）とし、カバー層外周面積比は７０～９５（％）とした。

【0142】

クラックの発生率は、上記の測定手法により測定した。クラックの発生率が１３（％）以下であるサンプルを良品と判定し、クラックの発生率が１３（％）より大きいサンプルを不良品と判定した。表５の点線枠は、クラックの発生率が１３（％）以下である範囲を示す。

【0143】

カバー層外周面積比が８０（％）であり、サイドマージン外周面積比が８５（％）以上である場合、及び、カバー層外周面積比が８５（％）であり、サイドマージン外周面積比が９０（％）以上である場合、クラックの発生率が１３（％）以下となった。このように、サイドマージン外周面積比＞カバー層外周面積比が成立する場合、図５を参照して述べたように、外周部Ｓｏｕｔの厚みを積層部２ｓの積層方向より幅方向において増加させることができるため、積層チップ２に積層方向から加わる圧力Ｐｖよりも幅方向から加わる圧力Ｐｈを効果的に分散して積層部２ｓを圧力から保護することができる。

【0144】

（サイドマージンの厚み）

【表6】

【0145】

表６は、積層セラミックコンデンサ１の幅Ｗに対するサイドマージン部４０，４１の幅方向における厚みｄ１、ｄ２（図５参照）の比（サイドマージン厚み比）（％）と、積層セラミックコンデンサ１のショート率（％）と、サイドマージン厚み比が８（％）である積層セラミックコンデンサ１に対する静電容量の差（％）とを示す。ここで、サイドマージン厚み比は、ｄ１／Ｗまたはｄ２／Ｗにより算出される。積層セラミックコンデンサ１の１００個のサンプルを上記の製造工程に従って作製してショート率を測定した。各サンプルのサイズについて、長さＬは０．２５（ｍｍ）とし、幅Ｗは０．１２５（ｍｍ）とし、高さＨは０．１２５（ｍｍ）とした。サンプルの内周部Ｓｉｎのポア面積比は２．５（％）とし、サンプルの外周部Ｓｏｕｔのポア面積比は１２（％）とした。サイドマージン厚み比は８～２０（％）とした。

【0146】

ショート率及び静電容量は、ヒューレットパッカード社製の検出器により測定した。ショート率が２３（％）以下であるサンプルを良品と判定し、ショート率が２３（％）より大きいサンプルを不良品と判定した。表６の点線枠は、ショート率が２３（％）以下である範囲を示す。

【0147】

サイドマージン厚み比が１３（％）以上である場合、ショート率が２３（％）以下となった。このサイドマージン厚み比では、サイドマージン部４０，４１が厚いため、積層部２ｓを圧力Ｐｈから保護し、ショートを抑制することができる。また、サイドマージン厚み比が１３～１５（％）である場合、容量差の減少率が他のサイドマージン厚み比の場合より小さいため、静電容量の観点から好ましい。

【0148】

（ポア形状）

【表7】

【0149】

表７は、内周部Ｓｉｎ内のポアＰのうち、図７に示される長さＲＬに対する長さＲＳの比（ＲＳ／ＲＬ）が０．４５未満であるポアＰの個数について、ＲＳ／ＲＬが０．４５以上であるポアＰの個数に対する比率（ポア個数比）と、クラックの発生率（％）とを示す。積層セラミックコンデンサ１の１００個のサンプルを上記の製造工程に従って作製してクラックの発生率を測定した。各サンプルのサイズについて、長さＬは０．２５（ｍｍ）とし、幅Ｗは０．１２５（ｍｍ）とし、高さＨは０．１２５（ｍｍ）とした。サンプルの内周部Ｓｉｎのポア面積比は２．５（％）とし、サンプルの外周部Ｓｏｕｔのポア面積比は１２（％）とした。ポア個数比は３０～９０（％）とした。

【0150】

クラックの発生率は、上記の測定手法により測定した。クラックの発生率が３（％）以下であるサンプルを良品と判定し、クラックの発生率が３（％）より大きいサンプルを不良品と判定した。表７の点線枠は、クラックの発生率が３（％）以下である範囲を示す。

【0151】

ポア個数比が３０～５０（％）である場合、クラックの発生率は３（％）以下となった。ポア個数比が５０（％）以下である場合、図５に示される断面において、２つの円形が結合した形状のポアＰの個数が、実質的に円形状のポアＰの個数に対して小さくなるため、図７を参照して述べたようにクラックが生じにくくなる。

【0152】

以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

【符号の説明】

【0153】

１ 積層セラミックコンデンサ
２ 積層チップ
２ｓ 積層部
８ 包装体
８０ 収容部
８１ 封止部
８００ 凹部
８００ａ 開口
９ 回路基板
２０，２１ カバー部
２２ 誘電体層
２３ 内部電極層
４０，４１ サイドマージン部
５０，５１，５１ａ セラミックシート
Ｐ ポア
Ｓｉｎ 内周部
Ｓｏｕｔ 外周部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】