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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024136277
(43)【公開日】2024-10-04
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
H10B 12/00 20230101AFI20240927BHJP
H01L 29/786 20060101ALI20240927BHJP
【ＦＩ】
H10B12/00 621A
H10B12/00 671C
H10B12/00 671Z
H01L29/78 613B
H01L29/78 618B
H01L29/78 612C
【審査請求】未請求
【請求項の数】19
【出願形態】ＯＬ
(21)【出願番号】P 2023047353
(22)【出願日】2023-03-23
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001612
【氏名又は名称】弁理士法人きさらぎ国際特許事務所
(72)【発明者】
【氏名】増田 貴史
(72)【発明者】
【氏名】岡嶋 睦
(72)【発明者】
【氏名】斉藤 信美
(72)【発明者】
【氏名】池田 圭司
【テーマコード（参考）】
5F083
5F110
【Ｆターム（参考）】
5F083AD02
5F083AD11
5F083GA09
5F083JA02
5F083JA03
5F083JA38
5F083JA39
5F083JA40
5F083JA42
5F083JA43
5F083JA60
5F083KA01
5F083KA05
5F083KA19
5F083LA12
5F083LA16
5F083LA19
5F083MA06
5F083MA16
5F083PR05
5F083PR21
5F110AA04
5F110BB06
5F110BB11
5F110CC10
5F110DD05
5F110EE04
5F110EE07
5F110EE45
5F110FF01
5F110FF29
5F110GG01
5F110GG44
5F110HK04
5F110HK07
5F110HK34
5F110HM12
(57)【要約】
【課題】好適に動作する半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第１方向に並ぶ複数のメモリ層と、第１方向に延伸するビア配線と、を備える。複数のメモリ層は、それぞれ、ビア配線に電気的に接続された半導体層と、半導体層の、第１方向の一方側及び他方側の面に対向するゲート電極と、半導体層に対して第２方向の一方側に設けられ、半導体層に電気的に接続されたメモリ部と、半導体層に対して第２方向の他方側に設けられ、ゲート電極に電気的に接続され、第３方向に延伸する配線と、ゲート電極及び配線に接続された接続配線と、を備える。接続配線は、ゲート電極の第３方向の一方側の側面に沿って第２方向に延伸し、ゲート電極の第３方向の一方側の側面に接続された第１部分と、第１部分と連続し、配線の第２方向のビア配線側の側面に沿って第３方向に延伸し、配線の第２方向のビア配線側の側面に接続された第２部分と、を備える
【選択図】図５
【解決手段】半導体記憶装置は、第１方向に並ぶ複数のメモリ層と、第１方向に延伸するビア配線と、を備える。複数のメモリ層は、それぞれ、ビア配線に電気的に接続された半導体層と、半導体層の、第１方向の一方側及び他方側の面に対向するゲート電極と、半導体層に対して第２方向の一方側に設けられ、半導体層に電気的に接続されたメモリ部と、半導体層に対して第２方向の他方側に設けられ、ゲート電極に電気的に接続され、第３方向に延伸する配線と、ゲート電極及び配線に接続された接続配線と、を備える。接続配線は、ゲート電極の第３方向の一方側の側面に沿って第２方向に延伸し、ゲート電極の第３方向の一方側の側面に接続された第１部分と、第１部分と連続し、配線の第２方向のビア配線側の側面に沿って第３方向に延伸し、配線の第２方向のビア配線側の側面に接続された第２部分と、を備える
【選択図】図５
【特許請求の範囲】
【請求項1】
基板と、
前記基板の表面と交差する第１方向に並ぶ複数のメモリ層と、
前記第１方向に延伸する第１ビア配線と
を備え、
前記複数のメモリ層は、それぞれ、
前記第１ビア配線に電気的に接続された第１半導体層と、
前記第１半導体層の、前記第１方向の一方側及び他方側の面に対向する第１ゲート電極と、
前記第１半導体層に対して、前記第１方向と交差する第２方向の一方側に設けられ、前記第１半導体層に電気的に接続された第１メモリ部と、
前記第１半導体層に対して、前記第２方向の他方側に設けられ、前記第１ゲート電極に電気的に接続され、前記第１方向及び前記第２方向と交差する第３方向に延伸する第１配線と、
前記第１ゲート電極及び前記第１配線に接続された接続配線と
を備え、
前記接続配線は、
前記第１ゲート電極の前記第３方向の一方側の側面に沿って前記第２方向に延伸し、前記第１ゲート電極の前記第３方向の前記一方側の側面に接続された第１部分と、
前記第１部分と連続し、前記第１配線の前記第２方向の前記第１ビア配線側の側面に沿って前記第３方向に延伸し、前記第１配線の前記第２方向の前記第１ビア配線側の側面に接続された第２部分と、
を備える半導体記憶装置。
前記基板の表面と交差する第１方向に並ぶ複数のメモリ層と、
前記第１方向に延伸する第１ビア配線と
を備え、
前記複数のメモリ層は、それぞれ、
前記第１ビア配線に電気的に接続された第１半導体層と、
前記第１半導体層の、前記第１方向の一方側及び他方側の面に対向する第１ゲート電極と、
前記第１半導体層に対して、前記第１方向と交差する第２方向の一方側に設けられ、前記第１半導体層に電気的に接続された第１メモリ部と、
前記第１半導体層に対して、前記第２方向の他方側に設けられ、前記第１ゲート電極に電気的に接続され、前記第１方向及び前記第２方向と交差する第３方向に延伸する第１配線と、
前記第１ゲート電極及び前記第１配線に接続された接続配線と
を備え、
前記接続配線は、
前記第１ゲート電極の前記第３方向の一方側の側面に沿って前記第２方向に延伸し、前記第１ゲート電極の前記第３方向の前記一方側の側面に接続された第１部分と、
前記第１部分と連続し、前記第１配線の前記第２方向の前記第１ビア配線側の側面に沿って前記第３方向に延伸し、前記第１配線の前記第２方向の前記第１ビア配線側の側面に接続された第２部分と、
を備える半導体記憶装置。
【請求項2】
前記第１ビア配線と前記第３方向に並び、前記第１方向に延伸する第２ビア配線を備え、
前記複数のメモリ層は、それぞれ、
前記第２ビア配線に電気的に接続された第２半導体層と、
前記第２半導体層の、前記第１方向の一方側及び他方側の面に対向する第２ゲート電極と、
前記第２半導体層に対して前記第２方向の一方側に設けられ、前記第２半導体層に電気的に接続された第２メモリ部と
を備え、
前記接続配線は、前記第２部分と連続し、前記第２ゲート電極の前記第３方向の他方側の側面に沿って前記第２方向に延伸し、前記第２ゲート電極の前記第３方向の前記他方側の側面に接続された第３部分を備える
請求項１記載の半導体記憶装置。
前記複数のメモリ層は、それぞれ、
前記第２ビア配線に電気的に接続された第２半導体層と、
前記第２半導体層の、前記第１方向の一方側及び他方側の面に対向する第２ゲート電極と、
前記第２半導体層に対して前記第２方向の一方側に設けられ、前記第２半導体層に電気的に接続された第２メモリ部と
を備え、
前記接続配線は、前記第２部分と連続し、前記第２ゲート電極の前記第３方向の他方側の側面に沿って前記第２方向に延伸し、前記第２ゲート電極の前記第３方向の前記他方側の側面に接続された第３部分を備える
請求項１記載の半導体記憶装置。
【請求項3】
前記接続配線の前記第１方向の長さは、前記第１ゲート電極の前記第１方向の長さと一致する
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項4】
前記接続配線の前記第１方向の長さは、前記第１配線の前記第１方向の長さと一致する
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項5】
前記接続配線は、
前記第１方向に並び、前記第１方向に互いに離間する第４部分及び第５部分と、
前記第４部分及び前記第５部分と連続する第６部分と
を備える請求項１記載の半導体記憶装置。
前記第１方向に並び、前記第１方向に互いに離間する第４部分及び第５部分と、
前記第４部分及び前記第５部分と連続する第６部分と
を備える請求項１記載の半導体記憶装置。
【請求項6】
前記第４部分及び前記第５部分の間に空隙が設けられている
請求項５記載の半導体記憶装置。
請求項５記載の半導体記憶装置。
【請求項7】
前記第４部分及び前記第５部分の間に絶縁層が設けられている
請求項５記載の半導体記憶装置。
請求項５記載の半導体記憶装置。
【請求項8】
前記第４部分及び前記第５部分の間に導電層が設けられている
請求項５記載の半導体記憶装置。
請求項５記載の半導体記憶装置。
【請求項9】
前記第１ゲート電極は、前記第１半導体層の前記第１方向の一方側の面に対向する第１部分と、前記第１半導体層の前記第１方向の他方側の面に対向する第２部分と、を含み、
前記第１方向と垂直であり、前記複数のメモリ層のうちの一つに対応する前記第１ゲート電極の前記第１部分又は前記第２部分の一部を含む断面において、前記第１ビア配線は、前記第１ゲート電極に対向する第１の面と、前記第１ゲート電極に対向しない第２の面と、を備える
請求項１記載の半導体記憶装置。
前記第１方向と垂直であり、前記複数のメモリ層のうちの一つに対応する前記第１ゲート電極の前記第１部分又は前記第２部分の一部を含む断面において、前記第１ビア配線は、前記第１ゲート電極に対向する第１の面と、前記第１ゲート電極に対向しない第２の面と、を備える
請求項１記載の半導体記憶装置。
【請求項10】
前記第１半導体層及び前記第１ゲート電極の間に設けられたゲート絶縁膜を更に備え、
前記断面において、前記第１ゲート電極は、前記ゲート絶縁膜を介して、前記第１ビア配線の前記第１の面と対向する
請求項９記載の半導体記憶装置。
前記断面において、前記第１ゲート電極は、前記ゲート絶縁膜を介して、前記第１ビア配線の前記第１の面と対向する
請求項９記載の半導体記憶装置。
【請求項11】
前記断面において、前記第１ゲート電極の前記第１メモリ部側の面は、前記第１ビア配線の中心点を中心とする円に沿った曲面である
請求項９記載の半導体記憶装置。
請求項９記載の半導体記憶装置。
【請求項12】
前記断面において、前記第１ゲート電極の前記第１ビア配線側の面は、前記第１ビア配線の中心点を中心とする円に沿った曲面である
請求項９記載の半導体記憶装置。
請求項９記載の半導体記憶装置。
【請求項13】
前記断面において、
前記第１ゲート電極の前記第１メモリ部側の面は、前記第１ビア配線の中心点を中心とする第１の円に沿った曲面であり、
前記第１ゲート電極の前記第１ビア配線側の面は、前記第１ビア配線の中心点を中心とする第２の円に沿った曲面であり、
前記第１の円の半径は、前記第２の円の半径よりも大きい
請求項９記載の半導体記憶装置。
前記第１ゲート電極の前記第１メモリ部側の面は、前記第１ビア配線の中心点を中心とする第１の円に沿った曲面であり、
前記第１ゲート電極の前記第１ビア配線側の面は、前記第１ビア配線の中心点を中心とする第２の円に沿った曲面であり、
前記第１の円の半径は、前記第２の円の半径よりも大きい
請求項９記載の半導体記憶装置。
【請求項14】
前記第１方向と垂直であり、前記複数のメモリ層のうちの一つに対応する前記第１半導体層の一部を含む断面において、前記第１半導体層の前記第１メモリ部側の面は、前記第１ビア配線の中心点を中心とする円に沿った曲面である
請求項９記載の半導体記憶装置。
請求項９記載の半導体記憶装置。
【請求項15】
前記第１ビア配線は、前記第１方向に延伸する導電部材と、前記導電部材の外周面に沿って前記第１方向に延伸する半導体膜と、を備え、
前記第１方向と垂直であり、前記複数のメモリ層のうちの一つに対応する前記第１半導体層の一部を含む断面において、
前記第１半導体層の前記第１メモリ部側の面は、前記第１ビア配線の中心点を中心とする第１の円に沿った曲面であり、
前記第１半導体層は、前記半導体膜と連続し、
前記半導体膜の前記第１配線側の面は、前記第１ビア配線の中心点を中心とする第２の円に沿った曲面であり、
前記第１の円の半径は、前記第２の円の半径よりも大きい
請求項１記載の半導体記憶装置。
前記第１方向と垂直であり、前記複数のメモリ層のうちの一つに対応する前記第１半導体層の一部を含む断面において、
前記第１半導体層の前記第１メモリ部側の面は、前記第１ビア配線の中心点を中心とする第１の円に沿った曲面であり、
前記第１半導体層は、前記半導体膜と連続し、
前記半導体膜の前記第１配線側の面は、前記第１ビア配線の中心点を中心とする第２の円に沿った曲面であり、
前記第１の円の半径は、前記第２の円の半径よりも大きい
請求項１記載の半導体記憶装置。
【請求項16】
前記第１配線と前記第１ビア配線との間の距離は、前記第１ゲート電極と前記第１ビア配線との間の距離よりも大きい
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項17】
前記第１メモリ部は、キャパシタである
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項18】
前記第１半導体層は、酸化物半導体を含む
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項19】
前記第１半導体層は、ガリウム（Ｇａ）及びアルミニウム（Ａｌ）のうち少なくとも一つの元素と、インジウム（Ｉｎ）と、亜鉛（Ｚｎ）と、酸素（Ｏ）と、を含む
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
半導体記憶装置の高集積化に伴い、半導体記憶装置の三次元化に関する検討が進められている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第９，５１４，７９２号明細書
【特許文献1】米国特許第１０，７０７，２１０号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
好適に動作する半導体記憶装置を提供する。
【課題を解決するための手段】
【0005】
一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向に並ぶ複数のメモリ層と、第１方向に延伸する第１ビア配線と、を備える。複数のメモリ層は、それぞれ、第１ビア配線に電気的に接続された第１半導体層と、第１半導体層の、第１方向の一方側及び他方側の面に対向する第１ゲート電極と、第１半導体層に対して、第１方向と交差する第２方向の一方側に設けられ、第１半導体層に電気的に接続された第１メモリ部と、第１半導体層に対して、第２方向の他方側に設けられ、第１ゲート電極に電気的に接続され、第１方向及び第２方向と交差する第３方向に延伸する第１配線と、第１ゲート電極及び第１配線に接続された接続配線と、を備える。接続配線は、第１ゲート電極の第３方向の一方側の側面に沿って第２方向に延伸し、第１ゲート電極の第３方向の一方側の側面に接続された第１部分と、第１部分と連続し、第１配線の第２方向の第１ビア配線側の側面に沿って第３方向に延伸し、第１配線の第２方向の第１ビア配線側の側面に接続された第２部分と、を備える。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。
【図2】同半導体記憶装置の一部の構成を示す模式的な斜視図である。
【図3】同半導体記憶装置の一部の構成を示す模式的な断面図である。
【図4】同半導体記憶装置の一部の構成を示す模式的な斜視図である。
【図5】同半導体記憶装置の一部の構成を示す模式的な断面図である。
【図6】同半導体記憶装置の一部の構成を示す模式的な断面図である。
【図7】同半導体記憶装置の一部の構成を示す模式的な断面図である。
【図8】同半導体記憶装置の一部の構成を示す模式的な断面図である。
【図9】同半導体記憶装置の一部の構成を示す模式的な斜視図である。
【図10】第１実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。
【図11】同製造方法について説明するための模式的な断面図である。
【図12】同製造方法について説明するための模式的な断面図である。
【図13】同製造方法について説明するための模式的な断面図である。
【図14】同製造方法について説明するための模式的な断面図である。
【図15】同製造方法について説明するための模式的な断面図である。
【図16】同製造方法について説明するための模式的な断面図である。
【図17】同製造方法について説明するための模式的な断面図である。
【図18】同製造方法について説明するための模式的な断面図である。
【図19】同製造方法について説明するための模式的な断面図である。
【図20】同製造方法について説明するための模式的な断面図である。
【図21】同製造方法について説明するための模式的な断面図である。
【図22】同製造方法について説明するための模式的な断面図である。
【図23】同製造方法について説明するための模式的な断面図である。
【図24】同製造方法について説明するための模式的な断面図である。
【図25】同製造方法について説明するための模式的な断面図である。
【図26】同製造方法について説明するための模式的な断面図である。
【図27】同製造方法について説明するための模式的な断面図である。
【図28】同製造方法について説明するための模式的な断面図である。
【図29】同製造方法について説明するための模式的な断面図である。
【図30】同製造方法について説明するための模式的な断面図である。
【図31】同製造方法について説明するための模式的な断面図である。
【図32】同製造方法について説明するための模式的な断面図である。
【図33】同製造方法について説明するための模式的な断面図である。
【図34】同製造方法について説明するための模式的な断面図である。
【図35】同製造方法について説明するための模式的な断面図である。
【図36】同製造方法について説明するための模式的な断面図である。
【図37】同製造方法について説明するための模式的な断面図である。
【図38】同製造方法について説明するための模式的な断面図である。
【図39】同製造方法について説明するための模式的な断面図である。
【図40】同製造方法について説明するための模式的な断面図である。
【図41】同製造方法について説明するための模式的な断面図である。
【図42】同製造方法について説明するための模式的な断面図である。
【図43】同製造方法について説明するための模式的な断面図である。
【図44】同製造方法について説明するための模式的な断面図である。
【図45】同製造方法について説明するための模式的な断面図である。
【図46】同製造方法について説明するための模式的な断面図である。
【図47】同製造方法について説明するための模式的な断面図である。
【図48】同製造方法について説明するための模式的な断面図である。
【図49】同製造方法について説明するための模式的な断面図である。
【図50】同製造方法について説明するための模式的な断面図である。
【図51】同製造方法について説明するための模式的な断面図である。
【図52】同製造方法について説明するための模式的な断面図である。
【図53】同製造方法について説明するための模式的な断面図である。
【図54】同製造方法について説明するための模式的な断面図である。
【図55】同製造方法について説明するための模式的な断面図である。
【図56】同製造方法について説明するための模式的な断面図である。
【図57】同製造方法について説明するための模式的な断面図である。
【図58】同製造方法について説明するための模式的な断面図である。
【図59】同製造方法について説明するための模式的な断面図である。
【図60】同製造方法について説明するための模式的な断面図である。
【図61】同製造方法について説明するための模式的な断面図である。
【図62】同製造方法について説明するための模式的な断面図である。
【図63】同製造方法について説明するための模式的な断面図である。
【図64】同製造方法について説明するための模式的な断面図である。
【図65】同製造方法について説明するための模式的な断面図である。
【図66】同製造方法について説明するための模式的な断面図である。
【図67】同製造方法について説明するための模式的な断面図である。
【図68】同製造方法について説明するための模式的な断面図である。
【図69】同製造方法について説明するための模式的な断面図である。
【図70】同製造方法について説明するための模式的な断面図である。
【図71】同製造方法について説明するための模式的な断面図である。
【図72】同製造方法について説明するための模式的な断面図である。
【図73】同製造方法について説明するための模式的な断面図である。
【図74】同製造方法について説明するための模式的な断面図である。
【図75】同製造方法について説明するための模式的な断面図である。
【図76】同製造方法について説明するための模式的な断面図である。
【図77】同製造方法について説明するための模式的な断面図である。
【図78】同製造方法について説明するための模式的な断面図である。
【図79】同製造方法について説明するための模式的な断面図である。
【図80】同製造方法について説明するための模式的な断面図である。
【図81】同製造方法について説明するための模式的な断面図である。
【図82】同製造方法について説明するための模式的な断面図である。
【図83】同製造方法について説明するための模式的な断面図である。
【図84】同製造方法について説明するための模式的な断面図である。
【図85】同製造方法について説明するための模式的な断面図である。
【図86】同製造方法について説明するための模式的な断面図である。
【図87】第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
【図88】第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
【図89】第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
【図90】第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
【図91】第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
【図92】第３実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。
【図93】第３実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。
【図94】第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
【図95】第４実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
【図96】第５実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
【図97】第６実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。
【図98】第６実施形態に係る半導体記憶装置の一部の構成を示す模式的なＸＹ断面図である。
【発明を実施するための形態】
【0007】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
【0008】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【0009】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【0010】
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に電気的に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に電気的に接続されていることを意味する場合がある。
【0011】
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
【0012】
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
【0013】
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
【0014】
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
【0015】
また、本明細書において、ある構成の「中心位置」と言った場合、例えば、この構成の外接円の中心の位置を意味しても良いし、この構成の画像上の重心を意味しても良い。
【0016】
［第１実施形態］
［回路構成］
図１は、第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。図１に示す様に、本実施形態に係る半導体記憶装置は、メモリセルアレイＭＣＡを備える。メモリセルアレイＭＣＡは、複数のメモリ層ＭＬと、これら複数のメモリ層ＭＬに接続された複数のビット線ＢＬと、複数のメモリ層ＭＬに接続されたプレート線ＰＬと、を備える。
［回路構成］
図１は、第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。図１に示す様に、本実施形態に係る半導体記憶装置は、メモリセルアレイＭＣＡを備える。メモリセルアレイＭＣＡは、複数のメモリ層ＭＬと、これら複数のメモリ層ＭＬに接続された複数のビット線ＢＬと、複数のメモリ層ＭＬに接続されたプレート線ＰＬと、を備える。
【0017】
メモリ層ＭＬは、それぞれ、複数のワード線ＷＬと、これら複数のワード線ＷＬに接続された複数のメモリセルＭＣと、を備える。メモリセルＭＣは、それぞれ、トランジスタＴｒＣと、キャパシタＣｐＣと、を備える。トランジスタＴｒＣのソース電極は、ビット線ＢＬに接続されている。トランジスタＴｒＣのドレイン電極は、キャパシタＣｐＣに接続されている。トランジスタＴｒＣのゲート電極は、ワード線ＷＬに接続されている。キャパシタＣｐＣの一方の電極は、トランジスタＴｒＣのドレイン電極に接続されている。キャパシタＣｐＣの他方の電極は、プレート線ＰＬに接続されている。各ビット線ＢＬは、複数のメモリ層ＭＬに対応する複数のメモリセルＭＣに接続されている。
【0018】
［構造］
図２は、第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な斜視図である。図３は、同半導体記憶装置の一部の構成を示す模式的なＸＹ断面図であり、図２の一部を示している。図４は、同半導体記憶装置の一部の構成を示す模式的な斜視図であり、図２の一部を拡大して示している。図５及び図７は、同半導体記憶装置の一部の構成を示す模式的なＸＹ断面図である。尚、図５は、後述する半導体層１１１に対応する高さ位置（Ｚ方向の位置）におけるＸＹ断面を図示している。また、図７は、後述する導電層１１３の部分１１３ｕ又は部分１１３ｌに対応する高さ位置（Ｚ方向の位置）におけるＸＹ断面を図示している。図６は、同半導体記憶装置の一部の構成を示す模式的な断面図であり、図５に示す構造をＡ－Ａ´線に沿って切断し、矢印の方向に沿って見た構成を示している。図８は、同半導体記憶装置の一部の構成を示す模式的な断面図であり、図３に示す構造をＢ－Ｂ´線に沿って切断し、矢印の方向に沿って見た構成を示している。図９は、同半導体記憶装置の一部の構成を示す模式的な斜視図である。
図２は、第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な斜視図である。図３は、同半導体記憶装置の一部の構成を示す模式的なＸＹ断面図であり、図２の一部を示している。図４は、同半導体記憶装置の一部の構成を示す模式的な斜視図であり、図２の一部を拡大して示している。図５及び図７は、同半導体記憶装置の一部の構成を示す模式的なＸＹ断面図である。尚、図５は、後述する半導体層１１１に対応する高さ位置（Ｚ方向の位置）におけるＸＹ断面を図示している。また、図７は、後述する導電層１１３の部分１１３ｕ又は部分１１３ｌに対応する高さ位置（Ｚ方向の位置）におけるＸＹ断面を図示している。図６は、同半導体記憶装置の一部の構成を示す模式的な断面図であり、図５に示す構造をＡ－Ａ´線に沿って切断し、矢印の方向に沿って見た構成を示している。図８は、同半導体記憶装置の一部の構成を示す模式的な断面図であり、図３に示す構造をＢ－Ｂ´線に沿って切断し、矢印の方向に沿って見た構成を示している。図９は、同半導体記憶装置の一部の構成を示す模式的な斜視図である。
【0019】
図２には、半導体基板Ｓｕｂの一部と、半導体基板Ｓｕｂの上方に設けられたメモリセルアレイＭＣＡと、を示している。
【0020】
半導体基板Ｓｕｂは、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むシリコン（Ｓｉ）等の半導体基板である。半導体基板Ｓｕｂの上面には、図示しない絶縁層及び電極層が設けられている。半導体基板Ｓｕｂの上面、図示しない絶縁層及び電極層は、第１実施形態に係る半導体記憶装置を制御するための制御回路を構成する。例えば、メモリセルアレイＭＣＡの直下の領域には、センスアンプ回路が設けられる。センスアンプ回路は、ビット線ＢＬに電気的に接続される。センスアンプ回路は、読出動作において、ビット線ＢＬの電圧の変動又は電流を検出することにより、選択メモリセルＭＣに記憶されたデータを読み出すことが可能である。
【0021】
メモリセルアレイＭＣＡは、Ｚ方向に並ぶ複数のメモリ層ＭＬを備える。また、複数のメモリ層ＭＬの間には、それぞれ、酸化シリコン（ＳｉＯ２）等の絶縁層１０３が設けられている。
【0022】
また、メモリセルアレイＭＣＡには、導電層１０２が設けられている。導電層１０２はＹ方向及びＺ方向に延伸し、メモリ層ＭＬをＸ方向に分断する。
【0023】
導電層１０２は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層構造等を含む。導電層１０２は、例えば、プレート線ＰＬ（図１）として機能する。
【0024】
また、メモリセルアレイＭＣＡには、複数のビア配線１０４が設けられている。複数のビア配線１０４は、Ｙ方向に並び、複数のメモリ層ＭＬを貫通してＺ方向に延伸する。
【0025】
ビア配線１０４は、図４に示す様に、例えば、後述する半導体層１１１と同様の材料を含む半導体膜１０４ａ、導電性酸化物を含む導電性酸化膜１０４ｂ、窒化チタン（ＴｉＮ）等のバリア導電膜１０４ｃ、及び、タングステン（Ｗ）等の導電部材１０４ｄを含む。尚、ビア配線１０４は、導電性酸化膜１０４ｂのかわりに、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）又はその他の金属を含んでいても良い。また、ビア配線１０４は、導電性酸化物のみを含んでいても良いし、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）又はその他の金属のみを含んでいても良い。
【0026】
尚、本明細書において、「導電性酸化物」は、例えば、酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）、酸化ルテニウム（ＲｕＯ２）、酸化イリジウム（ＩｒＯ２）、又は、その他の酸素を含む導電性の材料を含むこととする。
【0027】
導電部材１０４ｄは、Ｚ方向に延伸する略円柱状の形状を備える。バリア導電膜１０４ｃは、導電部材１０４ｄの外周面に沿ってＺ方向に延伸する略円筒状の形状を備える。導電性酸化膜１０４ｂは、バリア導電膜１０４ｃの外周面に沿ってＺ方向に延伸する略円筒状の形状を備える。半導体膜１０４ａは、導電性酸化膜１０４ｂの外周面に沿ってＺ方向に延伸する略円筒状の形状を備える。また、半導体膜１０４ａの外周面には、後述する絶縁層１１２の一部が設けられている。ビア配線１０４は、例えば、ビット線ＢＬ（図１）として機能する。ビット線ＢＬは、例えば図２に示す様に、メモリ層ＭＬに含まれる複数のトランジスタＴｒＣに対応して、複数設けられている。
【0028】
尚、図７に例示するＸＹ断面において、ビット線ＢＬの外周面の一部Ｓ１は、後述する絶縁層１１２の一部を介して、後述する導電層１１３と対向する。また、ビット線ＢＬの外周面の他の一部Ｓ２は、導電層１１３と対向しない。
【0029】
また、例えば図３に示す様に、Ｙ方向に並ぶ複数のビア配線１０４の間の領域のうち、Ｙ方向の一方側から数えて偶数番目又は奇数番目の領域には、酸化シリコンＳｉＯ２等の絶縁層１１５が設けられている。また、Ｙ方向に並ぶ複数のビア配線１０４の間の領域のうち、それ以外の領域（奇数番目又は偶数番目の領域）には、酸化シリコンＳｉＯ２等の絶縁層１１６が設けられている。絶縁層１１５は、複数のメモリ層ＭＬを貫通してＺ方向に延伸する。絶縁層１１６は、複数のメモリ層ＭＬを貫通してＺ方向に延伸する部分１１６ａと、複数のメモリ層ＭＬに対応して設けられた複数の部分１１６ｂと、を備える。
【0030】
［メモリ層ＭＬの構造］
メモリ層ＭＬは、図３に示す様に、複数のビア配線１０４に対応してＹ方向に並ぶ複数のトランジスタ構造１１０と、これら複数のトランジスタ構造１１０に対して導電層１０２と反対側に設けられた導電層１２０と、複数のトランジスタ構造１１０に対応してＹ方向に並び、複数のトランジスタ構造１１０及び導電層１０２の間に設けられた複数のキャパシタ構造１３０と、を備える。また、Ｙ方向に並ぶ複数のトランジスタ構造１１０の間の領域のうち、絶縁層１１５に対応する領域には、それぞれ、Ｙ方向に隣り合う２つのトランジスタ構造１１０と、導電層１２０と、に接続された接続配線１４０が設けられている。また、トランジスタ構造１１０と導電層１２０との間の領域には、絶縁層１１６の上記部分１１６ｂが設けられている。
メモリ層ＭＬは、図３に示す様に、複数のビア配線１０４に対応してＹ方向に並ぶ複数のトランジスタ構造１１０と、これら複数のトランジスタ構造１１０に対して導電層１０２と反対側に設けられた導電層１２０と、複数のトランジスタ構造１１０に対応してＹ方向に並び、複数のトランジスタ構造１１０及び導電層１０２の間に設けられた複数のキャパシタ構造１３０と、を備える。また、Ｙ方向に並ぶ複数のトランジスタ構造１１０の間の領域のうち、絶縁層１１５に対応する領域には、それぞれ、Ｙ方向に隣り合う２つのトランジスタ構造１１０と、導電層１２０と、に接続された接続配線１４０が設けられている。また、トランジスタ構造１１０と導電層１２０との間の領域には、絶縁層１１６の上記部分１１６ｂが設けられている。
【0031】
トランジスタ構造１１０は、例えば図４に示す様に、ビア配線１０４に接続され、Ｘ方向に延伸する半導体層１１１と、半導体層１１１の上面、下面、Ｙ方向の両側面、及び、Ｘ方向の一方側（導電層１２０側）の側面に設けられた絶縁層１１２と、絶縁層１１２の上面、下面、及び、Ｙ方向の両側面に設けられた導電層１１３と、を備える。
【0032】
半導体層１１１は、例えば、トランジスタＴｒＣ（図１）のチャネル領域として機能する。半導体層１１１は、例えば、ガリウム（Ｇａ）及びアルミニウム（Ａｌ）のうち少なくとも一つの元素と、インジウム（Ｉｎ）と、亜鉛（Ｚｎ）と、酸素（Ｏ）と、を含む半導体であっても良いし、その他の酸化物半導体であっても良い。例えば図６に示す様に、Ｚ方向に並ぶ複数の半導体層１１１は、Ｚ方向に延伸するビア配線１０４に共通に接続されている。
【0033】
図５に例示する様なＸＹ断面において、半導体層１１１のＹ方向の中央位置は、対応するビア配線１０４のＹ方向の中央位置と略一致していても良い。また、半導体層１１１のＸ方向の一方側（導電層１０２側）の側面は、ビア配線１０４の中心位置を中心とする円に沿って形成されていても良い。この円の半径は、図５に例示する様なＸＹ断面において、ビア配線１０４の外周面（半導体膜１０４ａ）の外周面の外接円の半径より大きい。また、半導体層１１１のＸ方向の他方側（導電層１２０側）の側面は、ビア配線１０４中の半導体膜１０４ａと連続していても良い。また、半導体層１１１のＹ方向における一方側の側面（接続配線１４０と反対側の側面）は、絶縁層１１６のＹ方向の側面に沿って直線状に形成されていても良い。また、半導体層１１１のＹ方向における他方側の側面（接続配線１４０側の側面）は、接続配線１４０及び絶縁層１１５のＹ方向の側面に沿って形成された段差に沿って形成されていても良い。
【0034】
絶縁層１１２は、例えば、トランジスタＴｒＣ（図１）のゲート絶縁膜として機能する。絶縁層１１２は、例えば、酸化シリコン（ＳｉＯ２）等を含む。
【0035】
図５に例示する様なＸＹ断面において、絶縁層１１２のＸ方向の導電層１２０側の側面は、ビア配線１０４の外周面の一部（ビア配線１０４の外周面のうち、導電層１２０側に設けられた部分）を覆い、ビア配線１０４の中心位置を中心とする円に沿って形成されていても良い。また、絶縁層１１２のＹ方向における一方側の側面（接続配線１４０と反対側の側面）は、絶縁層１１６のＹ方向の側面に沿って直線状に形成されていても良い。また、絶縁層１１２のＹ方向における他方側の側面（接続配線１４０側の側面）は、接続配線１４０及び絶縁層１１５のＹ方向の側面に沿って形成された段差に沿って形成されていても良い。
【0036】
図７に例示する様なＸＹ断面において、絶縁層１１２は、ビア配線１０４の外周面を、全周にわたって覆っていても良い。
【0037】
導電層１１３は、例えば、トランジスタＴｒＣ（図１）のゲート電極として機能する。導電層１１３は、例えば、窒化チタン（ＴｉＮ）、酸化インジウムスズ（ＩＴＯ）等の導電性酸化物を含む。例えば図３に示す様に、Ｙ方向に並ぶ複数の導電層１１３は、接続配線１４０を介して、Ｙ方向に延伸する導電層１２０に共通に接続されている。導電層１１３は、絶縁層１１２を介して、半導体層１１１の上面、下面、Ｙ方向の両側面、及び、Ｘ方向の一方側（導電層１２０側）の側面と対向している。
【0038】
図５に例示する様なＸＹ断面において、導電層１１３のＹ方向の中央位置は、対応するビア配線１０４のＹ方向の中央位置と略一致していても良い。また、導電層１１３のＹ方向における一方側の側面（接続配線１４０と反対側の側面）は、絶縁層１１６のＹ方向の側面に沿って直線状に形成されていても良い。また、導電層１１３のＹ方向における他方側の側面（接続配線１４０側の側面）は、接続配線１４０及び絶縁層１１５のＹ方向の側面に沿って形成された段差に沿って形成されていても良い。
【0039】
図７に例示する様なＸＹ断面において、導電層１１３のＹ方向の中央位置は、対応するビア配線１０４のＹ方向の中央位置と略一致していても良い。また、導電層１１３のＸ方向の一方側（導電層１０２側）の側面Ｓ１２は、ビア配線１０４の中心位置を中心とする円ｃ２に沿って形成されていても良い。また、導電層１１３のＸ方向の他方側（導電層１２０側）の側面は、図７に示す様に、Ｙ方向に離間し、Ｙ方向に延伸する２つの直線状の部分と、これら２つの直線状の部分の間に設けられた曲線状の部分Ｓ１１と、を備えていても良い。この曲線状の部分Ｓ１１は、ビア配線１０４の中心位置を中心とする円ｃ１（図示の例では、絶縁層１１２の外周面に対応する円ｃ１。円ｃ２の半径は、円ｃ１の半径よりも大きい。）に沿って形成され、絶縁層１１２を介して、ビア配線１０４の外周面の一部Ｓ１と対向していても良い。また、導電層１１３のＹ方向における一方側の側面（接続配線１４０と反対側の側面）は、絶縁層１１６のＹ方向の側面に沿って直線状に形成されていても良い。また、導電層１１３のＹ方向における他方側の側面（接続配線１４０側の側面）は、接続配線１４０及び絶縁層１１５のＹ方向の側面に沿って形成された段差に沿って形成されていても良い。
【0040】
尚、図６には、導電層１１３の、半導体層１１１の上面を覆う部分を部分１１３ｕと、半導体層１１１の下面を覆う部分を部分１１３ｌと表記している。また、図５には、これらの間に設けられた部分１１３ｃを表記している。部分１１３ｃは、Ｚ方向に延伸し、上端において部分１１３ｕと連続し、下端において部分１１３ｌと連続する。部分１１３ｃは、接続配線１４０のＹ方向の側面に接する。
【0041】
導電層１２０は、例えば、ワード線ＷＬ（図１）として機能する。導電層１２０は、例えば図３に示す様に、Ｙ方向に延伸し、接続配線１４０を介して、Ｙ方向に並ぶ複数の導電層１１３に接続されている。導電層１２０は、例えば図４に示す様に、窒化チタン（ＴｉＮ）等のバリア導電膜１２１と、タングステン（Ｗ）の導電膜１２２と、を備える。
【0042】
図７に示す様に、導電層１２０とビア配線１０４との間の距離は、導電層１１３とビア配線１０４との間の距離（絶縁層１１２の厚み）よりも大きい。
【0043】
キャパシタ構造１３０は、例えば図５及び図６に示す様に、導電層１３１と、導電層１３１の上面、下面、Ｙ方向の両側面、及び、Ｘ方向の一方側（トランジスタ構造１１０側）の側面に設けられた導電層１３２と、導電層１３２の上面、下面、Ｙ方向の両側面、及び、Ｘ方向の一方側（トランジスタ構造１１０側）の側面に設けられた絶縁層１３３と、絶縁層１３３の上面、下面、Ｙ方向の両側面、及び、Ｘ方向の一方側（トランジスタ構造１１０側）の側面に設けられた導電層１３４と、導電層１３４の上面、下面、及び、Ｙ方向の両側面に設けられた絶縁層１３５と、絶縁層１３５の上面、下面、及び、Ｙ方向の両側面に設けられた導電層１３６と、導電層１３６の上面、下面、及び、Ｙ方向の両側面に設けられた導電層１３７と、を備える。
【0044】
導電層１３１，１３２，１３６，１３７は、キャパシタＣｐＣ（図１）の一方の電極として機能する。導電層１３１，１３７は、例えば、タングステン（Ｗ）等を含む。導電層１３２，１３６は、例えば、窒化チタン（ＴｉＮ）等を含む。導電層１３１，１３２，１３６，１３７は、導電層１０２に接続されている。
【0045】
絶縁層１３３，１３５は、キャパシタＣｐＣ（図１）の絶縁層として機能する。絶縁層１３３，１３５は、例えば、ジルコニア（ＺｒＯ２）、アルミナ（Ａｌ２Ｏ３）又はその他の絶縁性の金属酸化物であっても良い。また、絶縁層１３３，１３５は、例えば、複数の絶縁性の金属酸化物の積層膜（例えば、ジルコニア及びアルミナの積層膜）であっても良い。
【0046】
導電層１３４は、例えば、キャパシタＣｐＣ（図１）の他方の電極として機能する。導電層１３４は、例えば、酸化インジウムスズ（ＩＴＯ）等の導電性酸化物を含む。導電層１３４は、絶縁層１３３，１３５を介して、導電層１３１，１３２，１３６，１３７から絶縁されている。導電層１３４は、半導体層１１１のＸ方向の側面に接続されている。
【0047】
接続配線１４０は、例えば図３に示す様に、Ｘ方向に延伸する２つの部分１４１と、これら２つの部分１４１の導電層１２０側の端部と連続し、Ｙ方向に延伸する部分１４２と、を備える。部分１４１の導電層１０２側の端部は、導電層１１３のＹ方向の側面に沿ってＸ方向に延伸し、この側面に接する。部分１４２は、導電層１２０のトランジスタ構造１１０側の側面に沿ってＹ方向に延伸し、この側面に接する。
【0048】
図９の例において、接続配線１４０のＺ方向の長さは、導電層１１３のＺ方向の長さ、導電層１２０のＺ方向の長さ、及び、導電層１３４のＺ方向の長さと一致する。また、図９の例において、接続配線１４０は、Ｚ方向に隣り合う２つの絶縁層１０３に接する。
【0049】
［製造方法］
図１０～図８６は、第１実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。図１０、図３０、図３２、図３４、図３６、図３８、図４０、図４２、図４４、図４６、図４８、図５０、図５２、図５４、図５６、図５８、図６０、図６２、図６４、図６６、図６８、図７０、図７２、図７４、図７６、図７８、図８０、図８２、図８４及び図８６は、図６に対応する断面を示している。図１１、図１３、図１５、図１７、図１９、図２１、図２３、図２５、図２７、図２９、図３１、図３３、図３５、図３７、図３９、図４１、図４３、図４５、図４７、図４９、図５１、図５３、図５５、図５７、図５９、図６１、図６３、図６５、図６７、図６９、図７１、図７３、図７５、図７７、図７９、図８１、図８３及び図８５は、図５に対応する断面を示している。図１２、図１４、図１６、図１８、図２０、図２２、図２４、図２６及び図２８は、図８に対応する断面を示している。
図１０～図８６は、第１実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。図１０、図３０、図３２、図３４、図３６、図３８、図４０、図４２、図４４、図４６、図４８、図５０、図５２、図５４、図５６、図５８、図６０、図６２、図６４、図６６、図６８、図７０、図７２、図７４、図７６、図７８、図８０、図８２、図８４及び図８６は、図６に対応する断面を示している。図１１、図１３、図１５、図１７、図１９、図２１、図２３、図２５、図２７、図２９、図３１、図３３、図３５、図３７、図３９、図４１、図４３、図４５、図４７、図４９、図５１、図５３、図５５、図５７、図５９、図６１、図６３、図６５、図６７、図６９、図７１、図７３、図７５、図７７、図７９、図８１、図８３及び図８５は、図５に対応する断面を示している。図１２、図１４、図１６、図１８、図２０、図２２、図２４、図２６及び図２８は、図８に対応する断面を示している。
【0050】
同製造方法においては、例えば図１０に示す様に、複数の絶縁層１０３と、複数の犠牲層ＭＬＡと、を交互に形成する。犠牲層ＭＬＡは、例えば、窒化シリコン（Ｓｉ３Ｎ４）等を含む。この工程は、例えば、ＣＶＤ（Chemical Vapor Deposition）等によって行う。
【0051】
次に、例えば図１１及び図１２に示す様に、絶縁層１１５に対応する位置に、開口１１５Ａを形成する。また、絶縁層１１６の部分１１６ａに対応する位置に、開口１１６Ａを形成する。開口１１５Ａ，１１６Ａは、図１２に示す様にＺ方向に延伸し、Ｚ方向に並ぶ複数の絶縁層１０３及び複数の犠牲層ＭＬＡを貫通する。この工程は、例えば、ＲＩＥ等によって行う。
【0052】
次に、例えば図１３及び図１４に示す様に、開口１１５Ａの内壁面に、絶縁層１１５Ｂを形成する。また、開口１１６Ａの内壁面に、絶縁層１１６Ｂを形成する。絶縁層１１５Ｂ，１１６Ｂは、例えば、炭素（Ｃ）等を含む。この工程は、例えば、ＣＶＤ等によって行う。尚、図示は省略するものの、絶縁層１１５Ｂ，１１６Ｂの形成後、開口１１６Ａの上部を、絶縁層等によって閉塞させる。
【0053】
次に、例えば図１５及び図１６に示す様に、絶縁層１１５Ｂのうち、開口１１５ＡのＸ方向の端部近傍に設けられた部分を除去する。この工程は、例えば、絶縁層１１５Ｂのうち、開口１１５ＡのＸ方向の端部近傍に設けられた部分以外の部分、及び、絶縁層１１６Ｂを覆うマスクを用いたＲＩＥ等によって行う。
【0054】
次に、例えば図１７及び図１８に示す様に、接続配線１４０に対応する位置に、開口１４０Ａを形成する。開口１４０Ａの内部には、絶縁層１０３の上面の一部及び下面の一部、並びに、犠牲層ＭＬＡのＸ方向及びＹ方向の側面の一部が露出する。この工程では、例えば、開口１１５Ａを介して、犠牲層ＭＬＡの一部を選択的に除去する。この工程は、例えば、ウェットエッチング等によって行う。尚、この工程では、開口１１６Ａの上部が、絶縁層等によって閉塞している。従って、開口１１６Ａの内部では、犠牲層ＭＬＡが除去されない。
【0055】
次に、例えば図１９及び図２０に示す様に、開口１１５Ａの内壁面及び開口１４０Ａの内部に、導電層１４０Ｂを形成する。開口１４０Ａは導電層１４０Ｂによって埋め込まれ、開口１１５Ａは導電層１４０Ｂによって埋め込まれない。この工程は、例えば、ＣＶＤ等によって行う。尚、この工程では、開口１１６Ａの上部が、絶縁層等によって閉塞している。従って、開口１１６Ａの内部には、導電層１４０Ｂが形成されない。
【0056】
次に、例えば図２１及び図２２に示す様に、接続配線１４０を形成する。この工程では、例えば、導電層１４０Ｂの、開口１１５Ａの内壁面に設けられた部分を除去し、導電層１４０Ｂを、Ｚ方向に分断する。この工程は、例えば、ウェットエッチング等によって行う。尚、図示は省略するものの、接続配線１４０の形成後、開口１１６Ａ上部の絶縁層等を除去して、開口１１６Ａを外部と連通させる。
【0057】
【0058】
次に、例えば図２５及び図２６に示す様に、ビア配線１０４に対応する位置に、開口１０４Ａを形成する。開口１０４Ａは、図２６に示す様にＺ方向に延伸し、Ｚ方向に並ぶ複数の絶縁層１０３及び複数の犠牲層ＭＬＡを貫通する。この工程は、例えば、ＲＩＥ等によって行う。
【0059】
次に、例えば図２７及び図２８に示す様に、開口１１５Ａ，１１６Ａの内壁面、及び、開口１０４Ａの内周面に、絶縁層１１５Ｃ，１１６Ｃ、及び、絶縁層１０４Ｃを形成する。絶縁層１１５Ｃ，１１６Ｃ、及び、絶縁層１０４Ｃは、例えば、酸化シリコン（ＳｉＯ２）等を含む。この工程は、例えば、ＣＶＤ等によって行う。
【0060】
次に、例えば図２９及び図３０に示す様に、導電層１２０に対応する位置の近傍に、開口１０１Ａを形成する。開口１０１Ａは、Ｙ方向及びＺ方向に延伸し、Ｚ方向に並ぶ複数の絶縁層１０３及び複数の犠牲層ＭＬＡを貫通して、これらの構成をＸ方向に分断する。この工程は、例えば、ＲＩＥ等によって行う。
【0061】
次に、例えば図３１及び図３２に示す様に、導電層１２０に対応する位置に、開口１２０Ａを形成する。開口１２０Ａの内部には、絶縁層１０３の上面の一部及び下面の一部、犠牲層ＭＬＡのＸ方向の側面の一部、導電層１４０ＢのＸ方向及びＹ方向の側面の一部、絶縁層１１６ＣのＸ方向及びＹ方向の側面の一部、並びに、絶縁層１０４Ｃの外周面の一部が露出する。この工程では、例えば、開口１０１Ａを介して、犠牲層ＭＬＡの一部を選択的に除去する。この工程は、例えば、ウェットエッチング等によって行う。
【0062】
次に、例えば図３３及び図３４に示す様に、開口１０１Ａの内壁面及び開口１２０Ａの内部に、シリコン（Ｓｉ）等の犠牲層１０１Ｂを埋め込む。開口１２０Ａは犠牲層１０１Ｂによって埋め込まれ、開口１０１Ａは犠牲層１０１Ｂによって埋め込まれない。この工程は、例えば、ＣＶＤ等によって行う。
【0063】
次に、例えば図３５及び図３６に示す様に、開口１０１Ａの内部及び開口１２０Ａの内部に、窒化シリコン（ＳｉＮ）等の犠牲層１０１Ｃを形成する。この工程では、例えば、開口１０１Ａを介したウェットエッチング等によって、犠牲層１０１Ｂの一部を除去して、接続配線１４０のＸ方向の側面を露出させる。また、ＣＶＤ等によって犠牲層１０１Ｃを形成する。
【0064】
次に、例えば図３７及び図３８に示す様に、絶縁層１１５Ｃ，１１６Ｃを除去する。また、犠牲層１０１Ｂを除去して、絶縁層１１６の部分１１６ｂに対応する位置に、開口１１６Ｄを形成する。この工程は、例えば、ウェットエッチング等によって行う。
【0065】
【0066】
【0067】
次に、例えば図４３及び図４４に示す様に、半導体層１１１に対応する位置に、開口１１１Ａを形成する。開口１１１Ａの内部には、絶縁層１０３の上面の一部及び下面の一部、犠牲層ＭＬＡのＸ方向の側面の一部、絶縁層１１５のＹ方向の側面の一部、並びに、絶縁層１１６のＹ方向及びＸ方向の側面の一部が露出する。この工程では、例えば、開口１０４Ａを介して、犠牲層ＭＬＡの一部を選択的に除去する。この工程は、例えば、ウェットエッチング等によって行う。
【0068】
次に、例えば図４５及び図４６に示す様に、開口１１１Ａ及び開口１０４Ａの内部に、導電層１１３Ａ及びシリコン（Ｓｉ）等の犠牲層１１１Ｂを形成する。導電層１１３Ａは、絶縁層１０３の上面の一部、下面の一部及び開口１０４Ａへの露出面、犠牲層ＭＬＡのＸ方向の側面の一部、絶縁層１１５のＹ方向の側面の一部、並びに、絶縁層１１６のＹ方向及びＸ方向の側面の一部に形成される。また、開口１１１Ａは犠牲層１１１Ｂによって埋め込まれ、開口１０４Ａは犠牲層１１１Ｂによって埋め込まれない。この工程は、例えば、ＣＶＤ等によって行う。尚、図示は省略するものの、導電層１１３Ａ及び犠牲層１１１Ｂの形成後、開口１０４Ａの上部を、絶縁層等によって閉塞させる。
【0069】
次に、例えば図４７及び図４８に示す様に、導電層１０２に対応する位置に、開口１０２Ａを形成する。開口１０２Ａは、Ｙ方向及びＺ方向に延伸し、Ｚ方向に並ぶ複数の絶縁層１０３及び複数の犠牲層ＭＬＡ、絶縁層１１５、並びに、絶縁層１１６を貫通して、これらの構成をＸ方向に分断する。この工程は、例えば、ＲＩＥ等によって行う。
【0070】
次に、例えば図４９及び図５０に示す様に、キャパシタ構造１３０に対応する位置に、開口１３０Ａを形成する。この工程では、開口１０２Ａを介して、犠牲層ＭＬＡを除去する。また、導電層１１３Ａのうち、犠牲層１１１ＢのＸ方向の一方側の側面（開口１０２Ａ側の側面）を覆う部分を除去する。この工程では、開口１０２Ａの内部に犠牲層１１１ＢのＸ方向の側面が露出する。この工程は、例えば、ウェットエッチング等によって行う。
【0071】
次に、例えば図５１及び図５２に示す様に、開口１０２Ａ及び開口１３０Ａを介して、犠牲層１１１Ｂに酸化処理を行い、絶縁層１１１Ｃを形成する。また、開口１０２Ａ及び開口１３０Ａに、シリコン（Ｓｉ）等の犠牲層１３０Ｂを埋め込む。この工程は、例えば、ＣＶＤ等によって行う。
【0072】
次に、例えば図５３及び図５４に示す様に、導電層１１３を形成する。この工程では、例えば、犠牲層１１１Ｂのうち、開口１０４Ａの内周面に設けられた部分を除去する。次に、導電層１１３Ａのうち、開口１０４Ａの内周面に設けられた部分を除去し、導電層１１３ＡをＺ方向に分断する。この工程は、例えば、ウェットエッチング等によって行う。
【0073】
【0074】
【0075】
次に、例えば図５９及び図６０に示す様に、開口１１１Ａ及び開口１０４Ａの内部に、絶縁層１１２Ａ及び犠牲層１１１Ｂを形成する。絶縁層１１２Ａは、導電層１１３の上面、下面及び開口１１１Ａへの露出面、絶縁層１０３の上面の一部、下面の一部及び開口１０４Ａへの露出面、犠牲層１３０ＢのＸ方向の側面の一部、絶縁層１１５のＹ方向の側面の一部、並びに、絶縁層１１６のＹ方向及びＸ方向の側面の一部に形成される。また、開口１１１Ａは犠牲層１１１Ｂによって埋め込まれ、開口１０４Ａは犠牲層１１１Ｂによって埋め込まれない。この工程は、例えば、ＣＶＤ等によって行う。尚、図示は省略するものの、絶縁層１１２Ａ及び犠牲層１１１Ｂの形成後、開口１０４Ａの上部を、絶縁層等によって閉塞させる。
【0076】
【0077】
次に、例えば図６３及び図６４に示す様に、絶縁層１１２を形成する。この工程では、開口１０２Ａ及び開口１３０Ａを介して、絶縁層１１２Ａのうち、犠牲層１１１ＢのＸ方向の一方側の側面（開口１０２Ａ側の側面）を覆う部分を除去する。この工程では、開口１０２Ａの内部に犠牲層１１１ＢのＸ方向の側面が露出する。この工程は、例えば、ウェットエッチング等によって行う。
【0078】
次に、例えば図６５及び図６６に示す様に、開口１０２Ａ及び開口１３０Ａを介して、犠牲層１１１ＢのＸ方向の一方側の側面（開口１０２Ａ側の側面）、絶縁層１１５のＸ方向の一方側（開口１０２Ａ側）の側面及びＹ方向の両側面、絶縁層１１６のＸ方向の一方側（開口１０２Ａ側）の側面及びＹ方向の両側面、並びに、絶縁層１０３の上面、下面及びＸ方向の一方側（開口１０２Ａ側）の側面に、導電層１３４Ａを形成する。この工程は、例えば、ＡＬＤ（Atomic Layer Deposition）等によって行う。
【0079】
次に、例えば図６７及び図６８に示す様に、開口１０２Ａの内部に、シリコン（Ｓｉ）等の犠牲層１３０Ｃを形成する。開口１３０Ａは犠牲層１３０Ｃによって埋め込まれ、開口１０２Ａは犠牲層１３０Ｃによって埋め込まれない。この工程は、例えば、ＣＶＤ等によって行う。
【0080】
次に、例えば図６９及び図７０に示す様に、開口１０２Ａを介して、犠牲層１３０Ｃの一部を除去する。この工程では、例えば、導電層１３４Ａの、絶縁層１１５，１１６及び絶縁層１０３のＸ方向の側面に設けられた部分を露出させる。この工程は、例えば、ウェットエッチング等によって行う。
【0081】
次に、例えば図７１及び図７２に示す様に、導電層１３４を形成する。この工程では、例えば、導電層１３４Ａの、絶縁層１１５，１１６及び絶縁層１０３のＸ方向の側面に設けられた部分を除去し、導電層１３４Ａを、Ｙ方向及びＺ方向に分断する。この工程は、例えば、ウェットエッチング等によって行う。
【0082】
【0083】
次に、例えば図７５及び図７６に示す様に、開口１０２Ａを介して、絶縁層１１５，１１６の一部、及び、絶縁層１０３の一部を除去して、開口１３０Ｄを形成する。図示の例では、導電層１３４の内側の領域を開口１３０Ａと、導電層１３４の外側の領域を開口１３０Ｄとして示している。この工程では、導電層１１３が、開口１３０Ｄに露出しない程度の範囲で、絶縁層１１５，１１６及び絶縁層１０３を除去する。この工程は、例えば、ウェットエッチング等によって行う。
【0084】
次に、例えば図７７及び図７８に示す様に、開口１３０Ａ、開口１３０Ｄ及び開口１０２Ａを介して、導電層１３４の上面、下面、Ｘ方向の一方側の側面（開口１０２Ａ側の側面）及びＹ方向の両側面に、絶縁層１３３，１３５、導電層１３２，１３６、及び、導電層１３１，１３７，１０２を形成する。この工程は、例えば、ＣＶＤ等によって行う。
【0085】
【0086】
次に、例えば図８１及び図８２に示す様に、開口１１１Ａ及び開口１０４Ａの内部に、半導体層１１１を形成する。開口１１１Ａは、半導体層１１１によって埋め込まれる。開口１０４Ａは、半導体層１１１によって埋め込まれない。この工程は、例えば、ＡＬＤ等によって行う
【0087】
【0088】
【0089】
【0090】
［効果］
本実施形態に係る半導体記憶装置は、Ｚ方向に並ぶ複数のメモリ層ＭＬと、Ｚ方向に延伸するビア配線１０４と、を備える。また、複数のメモリ層ＭＬは、それぞれ、トランジスタ構造１１０と、トランジスタ構造１１０に対してＸ方向の一方側に設けられたキャパシタ構造１３０と、トランジスタ構造１１０に対してＸ方向の他方側に設けられた導電層１２０と、を備える。
本実施形態に係る半導体記憶装置は、Ｚ方向に並ぶ複数のメモリ層ＭＬと、Ｚ方向に延伸するビア配線１０４と、を備える。また、複数のメモリ層ＭＬは、それぞれ、トランジスタ構造１１０と、トランジスタ構造１１０に対してＸ方向の一方側に設けられたキャパシタ構造１３０と、トランジスタ構造１１０に対してＸ方向の他方側に設けられた導電層１２０と、を備える。
【0091】
この様な構成は、メモリセルアレイＭＣＡに含まれるメモリ層ＭＬの数が増大した場合であっても、積層工程（図１０を参照して説明した工程）以外には工程数を増やすことなく製造可能である。従って、比較的容易に高集積化を実現可能である。
【0092】
また、本実施形態に係るトランジスタ構造１１０においては、導電層１１３が、半導体層１１１の上面及び下面に対向している。
【0093】
この様な構成では、Ｚ方向に並ぶ複数の半導体層１１１の間で、電界の干渉が生じることを抑制可能である。従って、メモリセルアレイＭＣＡのＺ方向における高集積化を図った場合であっても、半導体層１１１を好適にＯＮ状態又はＯＦＦ状態に制御可能であり、好適に動作する半導体記憶装置を提供可能である。
【0094】
また、トランジスタＴｒＣをＯＮ状態とする際に、半導体層１１１の上面、下面、及び、Ｙ方向の両側面にチャネルが形成される。従って、トランジスタＴｒＣのＯＮ電流を比較的大きくすることが可能である。これにより、動作の高速化・安定化を図ることが可能である。
【0095】
ここで、例えば、ワード線ＷＬとして機能する配線（Ｙ方向に延伸する配線）を、ビア配線１０４と、キャパシタ構造１３０との間に設け、且つ、このワード線ＷＬとして機能する配線の一部を、トランジスタＴｒＣのゲート電極として利用することも考えられる。しかしながら、この様な構造は、トランジスタＴｒＣのチャネル領域として機能する半導体層と、ワード線ＷＬとして機能する配線とが、Ｚ方向から見て交差する構造となる。従って、例えば、半導体層をＸ方向に分断することなく、Ｙ方向に延伸する配線を加工する必要が生じてしまい、製造の難易度が高い。また、メモリ層のＺ方向における幅が大きくなってしまう。
【0096】
この点、本実施形態においては、ワード線ＷＬとして機能する導電層１２０が、トランジスタ構造１１０に対して、プレート線ＰＬの反対側に設けられており、Ｚ方向から見てトランジスタ構造１１０と重ならない位置に設けられている。従って、導電層１２０とトランジスタ構造１１０とを独立して形成することが可能であり、比較的容易に製造可能である。また、メモリ層ＭＬのＺ方向の幅を抑えつつ、導電層１２０の配線抵抗を比較的小さい値とすることが可能である。
【0097】
また、この様な構成では、ビット線ＢＬとして機能するビア配線１０４と、トランジスタＴｒＣのゲート電極として機能する導電層１１３とが、絶縁層１１２を介して対向する。従って、ビット線ＢＬと、トランジスタＴｒＣのゲート電極との間に、寄生容量が生じてしまう。ここで、ビット線ＢＬの寄生容量が大きいと、上述したセンスアンプ回路によってキャパシタＣｐＣに蓄積された電荷を好適に検出することが出来ず、読出動作を好適に実行することが出来ない場合がある。従って、この様な構成において読出動作を好適に実行するためには、例えば、ビア配線１０４と導電層１１３との対向面積を削減して、ビット線ＢＬと、トランジスタＴｒＣのゲート電極と、の間の静電容量を削減することが考えられる。
【0098】
また、この様な構成では、Ｚ方向に隣り合う２つの導電層１１３の間に、寄生容量が生じてしまう。ここで、Ｚ方向に隣り合う２つの導電層１１３の間の寄生容量が大きいと、読出動作や書込動作に際して、動作速度が遅くなってしまう場合がある。従って、導電層１１３のＸＹ断面における面積は、小さいことが好ましい。
【0099】
そこで、本実施形態に係る半導体記憶装置においては、図７を参照して説明した様に、ビア配線１０４の外周面の一部Ｓ１が導電層１１３と対向し、その他の部分（他の一部Ｓ２）は導電層１１３と対向しない構成を採用している。この様な構成によれば、ビア配線１０４と導電層１１３との対向面積を削減し、これらの間の寄生容量を削減可能である。また、導電層１１３のＸＹ断面における面積を削減し、これらの間の寄生容量を削減可能である。
【0100】
また、本実施形態においては、導電層１２０とビア配線１０４との間の距離が、導電層１１３とビア配線１０４との間の距離よりも大きい。従って、ビット線ＢＬとワード線ＷＬとの間の寄生容量も、削減可能である。
【0101】
また、この様な構成では、図１７及び図１８を参照して説明した工程において、接続配線１４０に対応する位置に開口１４０Ａを形成している。ここで、開口１４０Ａの形成はウェットエッチング等によって行うため、犠牲層ＭＬＡの除去量を、Ｚ方向の一方側から他方側にかけて略一定の大きさに揃えることは、比較的容易である。ここで、接続配線１４０は、主として、図１９及び図２０を参照して説明した工程で形成される導電層１４０Ｂのうち、開口１４０Ａの内部に形成された部分から形成される。従って、接続配線１４０の部分１４１のＹ方向の幅、及び、接続配線１４０の部分１４２のＸ方向の幅は、おおよそ、図１７及び図１８を参照して説明した工程における、犠牲層ＭＬＡの除去量によって規定される。従って、本実施形態では、接続配線１４０の部分１４１のＹ方向の幅、及び、接続配線１４０の部分１４２のＸ方向の幅を、Ｚ方向の一方側から他方側にかけて略一定の大きさに揃えることも、比較的容易である。
【0102】
ここで、例えば、Ｚ方向の一方側から他方側にかけて、これら２つの幅が大きくバラついてしまう場合、これら２つの幅を小さくすると、一部のメモリ層ＭＬにおいて接続配線１４０が断線してしまい、導電層１２０と導電層１１３とを確実に接続することが出来ない。従って、導電層１２０と導電層１１３とを確実に接続するために、これら２つの幅を大きくする必要が生じてしまう。しかしながら、これら２つの幅を大きくすると、Ｚ方向に隣り合う２つの接続配線１４０の間の静電容量が大きくなってしまう。
【0103】
この点、本実施形態では、上述の通り、接続配線１４０の部分１４１のＹ方向の幅、及び、接続配線１４０の部分１４２のＸ方向の幅を、Ｚ方向の一方側から他方側にかけて略一定の大きさに揃えることが、比較的容易である。従って、接続配線１４０の配線幅を比較的小さい大きさとしても、Ｚ方向の一方側から他方側にかけて、接続配線１４０を好適に形成可能である。これにより、Ｚ方向に隣り合う２つの接続配線１４０の間の寄生容量を、比較的小さい値に抑えることが可能である。
【0104】
また、この様な構成では、トランジスタ構造１１０中の構成（半導体層１１１、絶縁層１１２及び導電層１１３）が、ビア配線１０４の外周面に沿って延伸する弧状の側面と、ビア配線１０４の中心位置を中心とする円に沿って延伸する弧状の側面と、を備える。この様な構成では、半導体層１１１の、ビア配線１０４との接続部分と、キャパシタ構造１３０との接続部分と、の距離が略一定となるため、トランジスタ構造１１０のＸ方向及びＹ方向の大きさを最小限に抑えつつ、トランジスタ構造１１０におけるＯＦＦリーク電流を抑制可能である。
【0105】
［第２実施形態］
図８７は、第２実施形態に係る半導体記憶装置の一部の構成を示す模式的なＸＹ断面図である。図８８及び図９０は、同半導体記憶装置の一部の構成を示す模式的なＸＹ断面図である。尚、図８８は、後述する半導体層２１１に対応する高さ位置（Ｚ方向の位置）におけるＸＹ断面を図示している。また、図９０は、後述する導電層２１３の部分１１３ｕ又は部分１１３ｌに対応する高さ位置（Ｚ方向の位置）におけるＸＹ断面を図示している。図８９は、同半導体記憶装置の一部の構成を示す模式的な断面図であり、図８８及び図９０に示す構造をＡ－Ａ´線に沿って切断し、矢印の方向に沿って見た構成を示している。図９１は、同半導体記憶装置の一部の構成を示す模式的な断面図であり、図８８及び図９０に示す構造をＡ´´－Ａ´線に沿って切断し、矢印の方向に沿って見た構成を示している。
図８７は、第２実施形態に係る半導体記憶装置の一部の構成を示す模式的なＸＹ断面図である。図８８及び図９０は、同半導体記憶装置の一部の構成を示す模式的なＸＹ断面図である。尚、図８８は、後述する半導体層２１１に対応する高さ位置（Ｚ方向の位置）におけるＸＹ断面を図示している。また、図９０は、後述する導電層２１３の部分１１３ｕ又は部分１１３ｌに対応する高さ位置（Ｚ方向の位置）におけるＸＹ断面を図示している。図８９は、同半導体記憶装置の一部の構成を示す模式的な断面図であり、図８８及び図９０に示す構造をＡ－Ａ´線に沿って切断し、矢印の方向に沿って見た構成を示している。図９１は、同半導体記憶装置の一部の構成を示す模式的な断面図であり、図８８及び図９０に示す構造をＡ´´－Ａ´線に沿って切断し、矢印の方向に沿って見た構成を示している。
【0106】
第２実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第２実施形態に係る半導体記憶装置は、複数のメモリ層ＭＬのかわりに、複数のメモリ層ＭＬ２を備える。メモリ層ＭＬ２は、基本的には、メモリ層ＭＬと同様に構成されている。ただし、メモリ層ＭＬ２は、トランジスタ構造１１０のかわりに、トランジスタ構造２１０を備える。
【0107】
トランジスタ構造２１０は、半導体層２１１と、絶縁層２１２と、導電層２１３と、を備える。半導体層２１１、絶縁層２１２及び導電層２１３は、基本的には、半導体層１１１、絶縁層１１２及び導電層１１３と同様に構成されている。ただし、図５及び図７を参照して説明した様に、半導体層１１１、絶縁層１１２及び導電層１１３のＹ方向の中央位置は、対応するビア配線１０４のＹ方向の中央位置と略一致している。一方、半導体層２１１、絶縁層２１２及び導電層２１３のＹ方向の中央位置は、対応するビア配線１０４のＹ方向の中央位置と略一致していない。
【0108】
例えば、図８８の例では、ビア配線１０４中の半導体膜１０４ａが半導体層２１１のＹ方向の一方側（絶縁層１１６側）の側面と連続しており、Ｙ方向の他方側（絶縁層１１５側）の側面からは離間している。図示の例において、ビア配線１０４は、約９０°の角度範囲にわたって、半導体層２１１と連続している。
【0109】
また、図９０の例では、ビア配線１０４が導電層２１３のＹ方向の一方側（絶縁層１１６側）の側面と近接しており、Ｙ方向の他方側（絶縁層１１５側）の側面からは離間している。図示の例において、ビア配線１０４は、約９０°の角度範囲にわたって、導電層２１３と対向している。
【0110】
この様な構成によれば、ビット線ＢＬと、トランジスタＴｒＣのゲート電極と、の間の静電容量を、更に削減することが可能である。また、Ｚ方向に並ぶ２つのトランジスタＴｒＣのゲート電極の間の寄生容量を、更に削減可能である。
【0111】
［第３実施形態］
図９２及び図９３は、第３実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。図９２は、図１７及び図１８を参照して説明した工程における、図１８の一部に対応する位置の断面を示している。図９３は、図１９及び図２０を参照して説明した工程における、図２０の一部に対応する位置の断面を示している。
図９２及び図９３は、第３実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。図９２は、図１７及び図１８を参照して説明した工程における、図１８の一部に対応する位置の断面を示している。図９３は、図１９及び図２０を参照して説明した工程における、図２０の一部に対応する位置の断面を示している。
【0112】
第１実施形態に係る半導体記憶装置の製造に際しては、図１７及び図１８を参照して説明した通り、開口１４０Ａを形成する。図９２には、この開口１４０Ａを、より深い位置まで形成した図を示している。また、図１９及び図２０を参照して説明した通り、開口１１５Ａの内壁面及び開口１４０Ａの内部に、導電層１４０Ｂを形成する。図９３には、導電層１４０Ｂが、開口１４０Ａが埋め込まれない程度まで形成された図を示している。
【0113】
ここで、導電層１４０Ｂは、開口１４０Ａの内部において、絶縁層１０３の上面及び下面に形成される。この工程が進むにつれて、導電層１４０ＢのＺ方向の厚みが大きくなり、成膜に用いるガスが、開口１４０Ａの内部に入り込みづらくなる場合がある。また、開口１４０Ａが導電層１４０Ｂによって埋め込まれる前に開口１４０Ａが閉塞してしまい、接続配線１４０の内部に空隙が形成される場合がある。
【0114】
以下、第３実施形態に係る半導体記憶装置として、この様な構造を例示する。
【0115】
図９４は、第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。図９４は、図８の一部に対応する位置の断面を示している。第３実施形態に係る半導体記憶装置は、基本的には、第１実施形態又は第２実施形態に係る半導体記憶装置と同様に製造される。ただし、第３実施形態に係る半導体記憶装置の製造に際しては、図１７及び図１８を参照して説明において、開口１４０Ａが、図９２に示す程度の位置まで形成される。また、第３実施形態に係る半導体記憶装置は、基本的には、第１実施形態又は第２実施形態に係る半導体記憶装置と同様に構成されている。ただし、第３実施形態に係る半導体記憶装置は、接続配線１４０のかわりに、接続配線３４０を備える。
【0116】
接続配線３４０は、基本的には、接続配線１４０と同様に構成されている。ただし、接続配線３４０は、図９４に例示する様に、Ｚ方向に並ぶ２つの部分３４１，３４２と、これら２つの部分３４１，３４２に対して絶縁層１１５と反対側に設けられた部分３４３と、これら２つの部分３４１，３４２に対して絶縁層１１５側に設けられた部分３４４と、を備える。部分３４１の下面は、接続配線３４０の下面と一致しており、絶縁層１０３の上面に接する。部分３４２の上面は、接続配線３４０の上面と一致しており、絶縁層１０３の下面に接する。部分３４３は、部分３４１，３４２と連続する。図示は省略するものの、部分３４３のＸ方向の一方側（導電層１２０側）の端部は、接続配線３４０のＸ方向の一方側（導電層１２０側）の端部と一致しており、導電層１２０に接続されている。部分３４４は、部分３４１，３４２と連続する。部分３４４のＸ方向及びＹ方向の一方側（絶縁層１１５側）の端部は、接続配線３４０のＸ方向及びＹ方向の一方側（絶縁層１１５側）の端部と一致しており、絶縁層１１５に接続されている。
【0117】
また、第３実施形態において、部分３４１，３４２の間の領域には、空隙３４５が設けられている。
【0118】
［第４実施形態］
第３実施形態に係る半導体記憶装置の製造に際しては、図９３を参照して説明した工程において、導電層１４０Ｂの形成を、開口１４０Ａが閉塞するまで続ける。しかしながら、この様な方法はあくまでも例示であり、開口１４０Ａが閉塞する前に導電層１４０Ｂの形成を終了しても良い。また、開口１４０Ａには、他の材料を形成しても良い。
第３実施形態に係る半導体記憶装置の製造に際しては、図９３を参照して説明した工程において、導電層１４０Ｂの形成を、開口１４０Ａが閉塞するまで続ける。しかしながら、この様な方法はあくまでも例示であり、開口１４０Ａが閉塞する前に導電層１４０Ｂの形成を終了しても良い。また、開口１４０Ａには、他の材料を形成しても良い。
【0119】
以下、第４実施形態に係る半導体記憶装置として、この様な構造を例示する。
【0120】
図９５は、第４実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。図９５は、図９４に対応する位置の断面を示している。第４実施形態に係る半導体記憶装置は、基本的には、第３実施形態に係る半導体記憶装置と同様に構成されている。ただし、第４実施形態に係る半導体記憶装置は、接続配線３４０のかわりに、接続配線４４０を備える。
【0121】
接続配線４４０は、基本的には、接続配線３４０と同様に構成されている。ただし、接続配線４４０は、部分３４４を備えていない。
【0122】
また、第４実施形態において、部分３４１，３４２の間の領域には、酸化シリコン（ＳｉＯ２）等の絶縁層４４５が設けられている。
【0123】
［第５実施形態］
第４実施形態に係る半導体記憶装置の製造に際しては、導電層１４０Ｂの形成後、開口１４０Ａに、絶縁層４４５を形成する。しかしながら、この様な方法はあくまでも例示である。例えば、導電層１４０Ｂの形成後、開口１４０Ａに、導電層を形成しても良い。
第４実施形態に係る半導体記憶装置の製造に際しては、導電層１４０Ｂの形成後、開口１４０Ａに、絶縁層４４５を形成する。しかしながら、この様な方法はあくまでも例示である。例えば、導電層１４０Ｂの形成後、開口１４０Ａに、導電層を形成しても良い。
【0124】
以下、第５実施形態に係る半導体記憶装置として、この様な構造を例示する。
【0125】
図９６は、第５実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。図９６は、図９５に対応する位置の断面を示している。第５実施形態に係る半導体記憶装置は、基本的には、第４実施形態に係る半導体記憶装置と同様に構成されている。ただし、第５実施形態に係る半導体記憶装置は、接続配線４４０のかわりに、接続配線５４０を備える。
【0126】
接続配線５４０は、基本的には、接続配線４４０と同様に構成されている。ただし、接続配線５４０は、部分３４１，３４２の間の領域に設けられた導電層５４５を備える。導電層５４５は、例えば、タングステン（Ｗ）を含んでいても良い。
【0127】
［第６実施形態］
図９７は、第６実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。
図９７は、第６実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。
【0128】
第１実施形態に係る半導体記憶装置の製造に際しては、図３５及び図３６を参照して説明した工程において、犠牲層１０１Ｂの一部を除去して、接続配線１４０のＸ方向の側面を露出させる。この工程では、接続配線１４０のＸ方向の側面だけでなく、Ｙ方向の側面も、一部露出させても良い。これにより、接続配線１４０のＸ方向の側面をより確実に露出させて、半導体記憶装置の歩留まりを改善させることが可能である。
【0129】
図９８は、第６実施形態に係る半導体記憶装置の一部の構成を示す模式的なＸＹ断面図である。第６実施形態に係る半導体記憶装置は、基本的には、第１実施形態又は第２実施形態に係る半導体記憶装置と同様に構成されている。ただし、第６実施形態に係る半導体記憶装置は、導電層１２０のかわりに、導電層６２０を備える。
【0130】
導電層６２０は、基本的には、導電層１２０と同様に構成されている。ただし、導電層６２０は、接続配線１４０のＸ方向の側面だけでなく、接続配線１４０のＹ方向の側面の一部にも接続されている。また、導電層６２０は、例えば、バリア導電膜６２１と、導電膜６２２と、を備える。バリア導電膜６２１及び導電膜６２２は、基本的には、バリア導電膜１２１及び導電膜１２２と同様に構成されている。ただし、第６実施形態の製造に際しては、図９７に対応する工程において、接続配線１４０のＸ方向の側面だけでなく、Ｙ方向の側面も、一部露出させる。また、絶縁層１１６ＣのＸ方向の側面、及び、Ｙ方向の側面の一部を露出させる。このため、接続配線１４０のＸ方向の側面と、犠牲層１０１ＢのＸ方向の側面と、の間には、段差が形成される。同様に、絶縁層１１６ＣのＸ方向の側面と、犠牲層１０１ＢのＸ方向の側面と、の間にも、段差が形成される。バリア導電膜６２１及び導電膜６２２は、これらの段差に沿って形成される。
【0131】
［その他の実施形態］
以上、第１実施形態～第６実施形態に係る半導体記憶装置について説明した。しかしながら、これらの実施形態に係る半導体記憶装置はあくまでも例示であり、具体的な構成等は適宜調整可能である。
以上、第１実施形態～第６実施形態に係る半導体記憶装置について説明した。しかしながら、これらの実施形態に係る半導体記憶装置はあくまでも例示であり、具体的な構成等は適宜調整可能である。
【0132】
例えば、第２実施形態に係る半導体記憶装置は、接続配線１４０のかわりに、接続配線３４０（図９４）、接続配線４４０（図９５）、又は、接続配線５４０（図９６）を備えていても良い。また、第２実施形態に係る半導体記憶装置は、導電層１２０のかわりに、導電層６２０（図９８）を備えていても良い。
【0133】
また、第１実施形態～第６実施形態に係る半導体記憶装置においては、ビット線として機能するビア配線１０４が、酸化インジウムスズ（ＩＴＯ）等の導電性酸化物を含む。しかしながら、この様な導電性酸化物は、Ｚ方向に延伸するビア配線１０４ではなく、トランジスタ構造１１０，２１０に含まれていても良い。また、ビア配線１０４及びトランジスタ構造１１０，２１０は、その他の材料等を含んでいても良い。
【0134】
また、以上の説明では、トランジスタ構造１１０に接続されるメモリ部として、キャパシタＣｐＣが採用される例について説明した。しかしながら、メモリ部は、キャパシタＣｐＣでなくても良い。例えば、メモリ部は、強誘電体、強磁性体、ＧｅＳｂＴｅ等のカルコゲン材料又はその他の材料を含み、これら材料の特性を利用してデータを記録するものであっても良い。例えば、以上において説明したいずれかの構造において、キャパシタＣｐＣを形成する電極間の絶縁層に、これら材料のいずれかを含ませても良い。
【0135】
また、第１実施形態～第６実施形態に係る半導体記憶装置の製造方法も、適宜調整可能である。例えば、上述した工程のいずれか２つの順番を入れ替えたり、上述した工程のいずれか２つを同時に実行したりしても良い。
【0136】
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0137】
Ｓｕｂ…半導体基板、ＭＬ…メモリ層、ＢＬ…ビット線、ＷＬ…ワード線、ＰＬ…プレート線、ＴｒＣ…トランジスタ、ＣｐＣ…キャパシタ、１０２…導電層、１０４…ビア配線、１１０…トランジスタ構造、１１１…半導体層、１１２…絶縁層、１１３…導電層、１２０…導電層、１３０…キャパシタ構造、１４０…接続配線。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
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【図51】
【図52】
【図53】
【図54】
【図55】
【図56】
【図57】
【図58】
【図59】
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【図62】
【図63】
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【図80】
【図81】
【図82】
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【図84】
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【図88】
【図89】
【図90】
【図91】
【図92】
【図93】
【図94】
【図95】
【図96】
【図97】
【図98】