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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024136330
(43)【公開日】2024-10-04
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
G11C 29/02 20060101AFI20240927BHJP
H10B 43/27 20230101ALI20240927BHJP
H10B 43/40 20230101ALI20240927BHJP
H01L 21/336 20060101ALI20240927BHJP
G11C 16/04 20060101ALI20240927BHJP
【ＦＩ】
G11C29/02 140
H10B43/27
H10B43/40
H01L29/78 371
G11C16/04 170
【審査請求】未請求
【請求項の数】5
【出願形態】ＯＬ
(21)【出願番号】P 2023047415
(22)【出願日】2023-03-23
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001612
【氏名又は名称】弁理士法人きさらぎ国際特許事務所
(72)【発明者】
【氏名】舘 喜一
【テーマコード（参考）】
5B225
5F083
5F101
5L206
【Ｆターム（参考）】
5B225DE07
5B225EA05
5B225EJ09
5B225EJ10
5B225FA07
5F083EP18
5F083EP22
5F083EP33
5F083EP34
5F083EP47
5F083EP48
5F083EP76
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083ER22
5F083GA10
5F083GA30
5F083JA04
5F083JA19
5F083JA36
5F083JA37
5F083JA39
5F083JA40
5F083KA01
5F083KA05
5F083KA11
5F083LA12
5F083LA16
5F083LA20
5F083MA06
5F083MA16
5F083PR05
5F083PR21
5F083ZA28
5F083ZA29
5F101BA45
5F101BB04
5F101BC02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE07
5F101BH02
5F101BH04
5F101BH15
5L206AA10
5L206DD33
5L206EE02
(57)【要約】
【課題】不良を好適に検出可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、積層方向（Ｚ）に積層され積層方向と交差する第１方向に延伸する複数の導電層（ＷＬ）と、積層方向に延伸し複数の導電層と対向する複数の半導体柱と、複数の導電層と複数の半導体柱との間に設けられた複数の電荷蓄積膜と、複数の導電層に対して積層方向の一方側に設けられ第１方向に並び複数の半導体柱と電気的に接続された複数の配線と、複数の配線のうちの複数の第１配線（ＢＬ）に電気的に接続された複数のセンスアンプユニット（ＳＡＵ）と、複数の配線のうちの複数の第２配線（ＤＢＬ）に電気的に共通に接続されたノード（Ｎ１）と、を備える。複数のセンスアンプユニットのうちの一つは、ａ（ａは１以上の整数）本の第１配線に電気的に接続されている。ノードは、ｂ（ｂはａより大きい２以上の整数）本の第２配線に電気的に接続されている。
【選択図】図９
【解決手段】半導体記憶装置は、積層方向（Ｚ）に積層され積層方向と交差する第１方向に延伸する複数の導電層（ＷＬ）と、積層方向に延伸し複数の導電層と対向する複数の半導体柱と、複数の導電層と複数の半導体柱との間に設けられた複数の電荷蓄積膜と、複数の導電層に対して積層方向の一方側に設けられ第１方向に並び複数の半導体柱と電気的に接続された複数の配線と、複数の配線のうちの複数の第１配線（ＢＬ）に電気的に接続された複数のセンスアンプユニット（ＳＡＵ）と、複数の配線のうちの複数の第２配線（ＤＢＬ）に電気的に共通に接続されたノード（Ｎ１）と、を備える。複数のセンスアンプユニットのうちの一つは、ａ（ａは１以上の整数）本の第１配線に電気的に接続されている。ノードは、ｂ（ｂはａより大きい２以上の整数）本の第２配線に電気的に接続されている。
【選択図】図９
【特許請求の範囲】
【請求項1】
基板と、
前記基板の表面と交差する積層方向に積層され、前記積層方向と交差する第１方向に延伸する複数の導電層と、
前記積層方向に延伸し、前記複数の導電層と対向する複数の半導体柱と、
前記複数の導電層と、前記複数の半導体柱と、の間に設けられた複数の電荷蓄積膜と、
前記複数の導電層に対して前記積層方向の一方側に設けられ、前記第１方向に並び、前記複数の半導体柱と電気的に接続された複数の配線と、
前記複数の配線のうちの複数の第１配線に電気的に接続された複数のセンスアンプユニットと、
前記複数の配線のうちの複数の第２配線に電気的に共通に接続されたノードと
を備え、
前記複数のセンスアンプユニットのうちの一つは、ａ（ａは１以上の整数）本の前記第１配線に電気的に接続され、
前記ノードは、ｂ（ｂはａより大きい２以上の整数）本の前記第２配線に電気的に接続されている
半導体記憶装置。
前記基板の表面と交差する積層方向に積層され、前記積層方向と交差する第１方向に延伸する複数の導電層と、
前記積層方向に延伸し、前記複数の導電層と対向する複数の半導体柱と、
前記複数の導電層と、前記複数の半導体柱と、の間に設けられた複数の電荷蓄積膜と、
前記複数の導電層に対して前記積層方向の一方側に設けられ、前記第１方向に並び、前記複数の半導体柱と電気的に接続された複数の配線と、
前記複数の配線のうちの複数の第１配線に電気的に接続された複数のセンスアンプユニットと、
前記複数の配線のうちの複数の第２配線に電気的に共通に接続されたノードと
を備え、
前記複数のセンスアンプユニットのうちの一つは、ａ（ａは１以上の整数）本の前記第１配線に電気的に接続され、
前記ノードは、ｂ（ｂはａより大きい２以上の整数）本の前記第２配線に電気的に接続されている
半導体記憶装置。
【請求項2】
前記ノードを介して前記複数の第２配線に電気的に共通に接続された第１トランジスタを更に備える
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項3】
前記第１トランジスタを介して前記複数の第２配線に電気的に接続された外部パッド電極を更に備える
請求項２記載の半導体記憶装置。
請求項２記載の半導体記憶装置。
【請求項4】
前記第１トランジスタを介して前記複数の第２配線に電気的に接続された電流検知回路を更に備える
請求項２記載の半導体記憶装置。
請求項２記載の半導体記憶装置。
【請求項5】
前記複数の第２配線に電気的に接続された複数の第２トランジスタを更に備え、
前記ノードは、前記複数の第２トランジスタを介して、前記複数の第２配線に電気的に共通に接続されている
請求項１記載の半導体記憶装置。
前記ノードは、前記複数の第２トランジスタを介して、前記複数の第２配線に電気的に共通に接続されている
請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
基板と、基板の表面と交差する方向に積層された複数の導電層と、これら複数の導電層に対向する半導体柱と、複数の導電層及び半導体柱の間に設けられた電荷蓄積膜と、を備える半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第１１３０９３９４号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
不良を好適に検出可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【0005】
一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する積層方向に積層され積層方向と交差する第１方向に延伸する複数の導電層と、積層方向に延伸し複数の導電層と対向する複数の半導体柱と、複数の導電層と複数の半導体柱との間に設けられた複数の電荷蓄積膜と、複数の導電層に対して積層方向の一方側に設けられ第１方向に並び複数の半導体柱と電気的に接続された複数の配線と、複数の配線のうちの複数の第１配線に電気的に接続された複数のセンスアンプユニットと、複数の配線のうちの複数の第２配線に電気的に共通に接続されたノードと、を備える。複数のセンスアンプユニットのうちの一つは、ａ（ａは１以上の整数）本の第１配線に電気的に接続されている。ノードは、ｂ（ｂはａより大きい２以上の整数）本の第２配線に電気的に接続されている。
【図面の簡単な説明】
【0006】
【図1】パッケージ１０の構造を示す模式的な側面図である。
【図2】パッケージ１０の構造を示す模式的な平面図である。
【図3】メモリダイＭＤの一部の構成を示す模式的な回路図である。
【図4】メモリセルアレイＭＣＡの一部の構成を示す模式的な平面図である。
【図5】メモリセルアレイＭＣＡの一部の構成を示す模式的な平面図である。
【図6】メモリセルアレイＭＣＡの一部の構成を示す模式的な平面図である。
【図7】メモリセルアレイＭＣＡの一部の構成を示す模式的な斜視図である。
【図8】メモリセルアレイＭＣＡの一部の構成を示す模式的な断面図である。
【図9】周辺回路ＰＣの一部の構成を示す模式的な回路図である。
【図10】周辺回路ＰＣの一部の構成を示す模式的な回路図である。
【図11】周辺回路ＰＣの一部の構成を示す模式的な回路図である。
【図12】メモリダイＭＤの製造方法について説明するための模式的な断面図である。
【図13】同製造方法について説明するための模式的な断面図である。
【図14】同製造方法について説明するための模式的な断面図である。
【図15】同製造方法について説明するための模式的な断面図である。
【図16】同製造方法について説明するための模式的な断面図である。
【図17】同製造方法について説明するための模式的な断面図である。
【図18】同製造方法について説明するための模式的な断面図である。
【図19】同製造方法について説明するための模式的な断面図である。
【図20】同製造方法について説明するための模式的な断面図である。
【図21】同製造方法について説明するための模式的な断面図である。
【図22】同製造方法について説明するための模式的な断面図である。
【図23】導電層１１０－半導体柱１２０間の短絡の一因について説明するための模式的な断面図である。
【図24】導電層１１０－半導体柱１２０間の短絡の一因について説明するための模式的な断面図である。
【図25】第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。
【図26】第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。
【図27】第４実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。
【図28】第５実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。
【図29】第６実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。
【図30】第７実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。
【図31】第８実施形態に係るメモリダイＭＤ８の模式的な平面図である。
【図32】メモリダイＭＤ８の一部の構成を示す模式的な平面図である。
【図33】メモリダイＭＤ８の一部の構成を示す模式的な断面図である。
【図34】メモリダイＭＤ８の一部の構成を示す模式的な平面図である。
【図35】メモリダイＭＤ８の一部の構成を示す模式的な平面図である。
【図36】メモリダイＭＤ８の一部の構成を示す模式的な断面図である。
【図37】メモリダイＭＤ８の一部の構成を示す模式的な断面図である。
【図38】メモリダイＭＤ８の一部の構成を示す模式的な平面図である。
【図39】第９実施形態に係るメモリダイＭＤ９の模式的な分解斜視図である。
【図40】メモリダイＭＤ９の一部の構成を示す模式的な底面図である。
【図41】メモリダイＭＤ９の一部の構成を示す模式的な底面図である。
【図42】メモリダイＭＤ９の一部の構成を示す模式的な断面図である。
【図43】メモリダイＭＤ９の一部の構成を示す模式的な底面図である。
【発明を実施するための形態】
【0007】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
【0008】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【0009】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【0010】
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
【0011】
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
【0012】
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
【0013】
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向等と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
【0014】
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
【0015】
［第１実施形態］
［パッケージ１０］
図１は、複数のメモリダイＭＤを含むパッケージ１０の構造を示す模式的な側面図である。図２は、パッケージ１０の構造を示す模式的な平面図である。説明の都合上、図１及び図２では一部の構成を省略する。
［パッケージ１０］
図１は、複数のメモリダイＭＤを含むパッケージ１０の構造を示す模式的な側面図である。図２は、パッケージ１０の構造を示す模式的な平面図である。説明の都合上、図１及び図２では一部の構成を省略する。
【0016】
図１に示す様に、パッケージ１０は、実装基板ＭＳＢと、複数のメモリダイＭＤと、を備える。実装基板ＭＳＢの上面のうち、Ｙ方向の端部の領域には外部パッド電極Ｐが設けられる。実装基板ＭＳＢの上面のうち、Ｙ方向の端部以外の領域の一部は、接着剤等を介してメモリダイＭＤの下面に接着される。複数のメモリダイＭＤは、実装基板ＭＳＢに積層される。メモリダイＭＤの上面のうち、Ｙ方向の端部の領域には外部パッド電極Ｐが設けられる。メモリダイＭＤの上面のうち、Ｙ方向の端部以外の領域は、接着剤等を介して他のメモリダイＭＤの下面に接着される。
【0017】
図２に示す様に、実装基板ＭＳＢ及び複数のメモリダイＭＤは、それぞれ、Ｘ方向に並ぶ複数の外部パッド電極Ｐを備える。これら複数の外部パッド電極Ｐの一部は、例えば、電源電圧ＶＣＣが供給され、これをメモリダイＭＤの内部に供給する。また、これら複数の外部パッド電極Ｐの他の一部は、例えば、接地電圧ＶＳＳが供給され、これをメモリダイＭＤの内部に供給する。実装基板ＭＳＢ及び複数のメモリダイＭＤに設けられた複数の外部パッド電極Ｐは、それぞれ、ボンディングワイヤＢを介してお互いに接続される。
【0018】
尚、図１及び図２に示した構成は例示に過ぎず、具体的な構成は適宜調整可能である。例えば、複数のメモリダイＭＤは、ボンディングワイヤＢではなく、貫通電極等を介してお互いに接続されても良い。また、パッケージ１０は、メモリダイＭＤを制御するコントローラを含んでいても良い。
【0019】
【0020】
［メモリセルアレイＭＣＡ］
メモリセルアレイＭＣＡは、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳと、複数のダミーストリングＤＭＳと、を備える。複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。複数のダミーストリングＤＭＳの一端は、それぞれ、ダミービット線ＤＢＬを介して周辺回路ＰＣに接続される。また、複数のメモリストリングＭＳ及び複数のダミーストリングＤＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
メモリセルアレイＭＣＡは、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳと、複数のダミーストリングＤＭＳと、を備える。複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。複数のダミーストリングＤＭＳの一端は、それぞれ、ダミービット線ＤＢＬを介して周辺回路ＰＣに接続される。また、複数のメモリストリングＭＳ及び複数のダミーストリングＤＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
【0021】
メモリストリングＭＳは、ドレイン側選択トランジスタＳＴＤと、複数のメモリセルＭＣ（メモリトランジスタ）と、ソース側選択トランジスタＳＴＳと、を備える。ドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ、及び、ソース側選択トランジスタＳＴＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続される。以下、ドレイン側選択トランジスタＳＴＤ及びソース側選択トランジスタＳＴＳを、単に選択トランジスタＳＴＤ，ＳＴＳと呼ぶ事がある。
【0022】
メモリセルＭＣは、電界効果型のトランジスタである。メモリセルＭＣは、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層は、チャネル領域として機能する。ゲート絶縁膜は、電荷蓄積膜を含む。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのデータを記憶する。尚、１つのメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１つのメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
【0023】
選択トランジスタＳＴＤ，ＳＴＳは、電界効果型のトランジスタである。選択トランジスタＳＴＤ，ＳＴＳは、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層はチャネル領域として機能する。ゲート絶縁膜は、電荷蓄積膜を含む。選択トランジスタＳＴＤ，ＳＴＳのゲート電極には、それぞれ、選択ゲート線ＳＧＤ，ＳＧＳが接続される。１つのドレイン側選択ゲート線ＳＧＤは、１つのストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。１つのソース側選択ゲート線ＳＧＳは、１つのメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
【0024】
ダミーストリングＤＭＳは、ダミービット線ＤＢＬ及びソース線ＳＬの間に直列に接続された複数のダミートランジスタＤＴｒを備える。
【0025】
ダミートランジスタＤＴｒは、電界効果型のトランジスタである。ダミートランジスタＤＴｒは、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層は、チャネル領域として機能する。ゲート絶縁膜は、電荷蓄積膜を含む。ただし、ダミートランジスタＤＴｒは、データの記憶には用いられない。１つのダミーストリングＤＭＳに対応する複数のダミートランジスタＤＴｒのゲート電極には、それぞれ、ワード線ＷＬ、ドレイン側選択ゲート線ＳＧＤ又はソース側選択ゲート線ＳＧＳが接続される。ワード線ＷＬ及びソース側選択ゲート線ＳＧＳは、それぞれ、１つのメモリブロックＢＬＫ中の全てのダミーストリングＤＭＳに共通に接続される。１つのドレイン側選択ゲート線ＳＧＤは、１つのストリングユニットＳＵ中の全てのダミーストリングＤＭＳに共通に接続される。
【0026】
図４は、メモリセルアレイＭＣＡの一部の構成を示す模式的な平面図である。図５及び図６は、メモリセルアレイＭＣＡの一部の構成を示す模式的な平面図であり、図４に示す構造の一部を拡大して示している。図７は、メモリセルアレイＭＣＡの一部の構成を示す模式的な斜視図である。図８は、メモリセルアレイＭＣＡの一部の構成を示す模式的な断面図である。尚、図８は、ＹＺ断面を示しているが、半導体柱１２０の中心軸に沿ったＹＺ断面以外の断面（例えば、ＸＺ断面）を観察した場合にも、図８と同様の構造が観察される。
【0027】
図４に示す様に、メモリセルアレイＭＣＡは、メモリホール領域ＲＭＨ及びダミーメモリホール領域ＲＤＭＨを含むパターン領域ＲＰＴＮを備える。メモリホール領域ＲＭＨには、複数のメモリストリングＭＳ（図３）及び複数のビット線ＢＬ（図３）が設けられる。ダミーメモリホール領域ＲＤＭＨには、複数のダミーストリングＤＭＳ（図３）及び複数のダミービット線ＤＢＬ（図３）が設けられる。
【0028】
パターン領域ＲＰＴＮは、メモリダイＭＤの製造に際し、後述する半導体柱１２０のパターニング、並びに、ビット線ＢＬ及びダミービット線ＤＢＬのパターニングに際して、略均一なパターンが形成される領域である。ここで、パターン領域ＲＰＴＮ中、Ｘ方向の端部から離れた範囲には、露光に際して、比較的好適なパターンが形成される傾向がある。一方、パターン領域ＲＰＴＮ中、Ｘ方向の端部に近い範囲には、露光に際して、形状のバラつき等が生じやすい傾向がある。このため、本実施形態では、パターン領域ＲＰＴＮ中、Ｘ方向の端部に近い範囲に形成された構成を、メモリストリングＭＳ等として利用せず、ダミーストリングＤＭＳとする。
【0029】
図４には、パターン領域ＲＰＴＮのＸ方向の一方側の端部から所定距離だけパターン領域ＲＰＴＮの内側に設けられた境界線ＬＢ１を図示している。また、図４には、パターン領域ＲＰＴＮのＸ方向の他方側の端部から所定距離だけパターン領域ＲＰＴＮの内側に設けられた境界線ＬＢ２を図示している。図示の例では、境界線ＬＢ１，ＬＢ２の間の範囲に、メモリホール領域ＲＭＨが設けられている。また、パターン領域ＲＰＴＮのＸ方向の一方側の端部と境界線ＬＢ１との間の範囲、及び、パターン領域ＲＰＴＮのＸ方向の他方側の端部と境界線ＬＢ２との間の範囲に、ダミーメモリホール領域ＲＤＭＨが設けられている。
【0030】
図４に示す様に、メモリセルアレイＭＣＡは、Ｙ方向に並ぶ複数のフィンガー構造ＦＳを備える。本実施形態において、フィンガー構造ＦＳは、それぞれ、図３を参照して説明したメモリブロックＢＬＫに対応する。ただし、フィンガー構造ＦＳとメモリブロックＢＬＫとの対応関係は適宜調整可能である。例えば、複数のフィンガー構造ＦＳが、１つのメモリブロックＢＬＫとして機能しても良い。Ｙ方向に隣り合う２つのフィンガー構造ＦＳの間には、フィンガー間構造ＳＴが設けられている。
【0031】
図５に示す様に、フィンガー構造ＦＳは、Ｙ方向に並ぶ複数のストリングユニットＳＵを備える。Ｙ方向に隣り合う２つのストリングユニットＳＵの間には、ストリングユニット間絶縁層ＳＨＥが設けられている。
【0032】
フィンガー構造ＦＳは、例えば図７に示す様に、Ｚ方向に積層された複数の導電層１１０と、これら複数の導電層１１０の下方に設けられた導電層１１２と、Ｚ方向に延伸する複数の半導体柱１２０と、を備える。また、図８に示す様に、複数の導電層１１０及び複数の半導体柱１２０の間には、それぞれ、ゲート絶縁膜１３０が設けられている。
【0033】
導電層１１０は、Ｘ方向に延伸する略板状の形状を備える。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１（図８）が設けられている。
【0034】
複数の導電層１１０は、ワード線ＷＬ（図３）、これに接続された複数のメモリセルＭＣ（図３）のゲート電極、及び、これに接続されたダミートランジスタＤＴｒ（図３）のゲート電極として機能する。以下の説明では、この様な導電層１１０を、導電層１１０（ＷＬ）と呼ぶ場合がある。これら複数の導電層１１０（ＷＬ）は、それぞれ、フィンガー構造ＦＳ毎に電気的に独立している。図７の例では、Ｙ方向に隣り合う２つのフィンガー構造ＦＳに対応する導電層１１０（ＷＬ）が、フィンガー間構造ＳＴを介して絶縁されている。
【0035】
複数の導電層１１０（ＷＬ）よりも下方に位置する一又は複数の導電層１１０は、ソース側選択ゲート線ＳＧＳ（図３）、これに接続された複数のソース側選択トランジスタＳＴＳ（図３）のゲート電極、及び、これに接続されたダミートランジスタＤＴｒ（図３）のゲート電極として機能する。以下の説明では、この様な導電層１１０を、導電層１１０（ＳＧＳ）と呼ぶ場合がある。この一又は複数の導電層１１０（ＳＧＳ）は、フィンガー構造ＦＳ毎に電気的に独立している。図７の例では、Ｙ方向に隣り合う２つのフィンガー構造ＦＳに対応する導電層１１０（ＳＧＳ）が、フィンガー間構造ＳＴを介して絶縁されている。
【0036】
複数の導電層１１０（ＷＬ）よりも上方に位置する一又は複数の導電層１１０は、ドレイン側選択ゲート線ＳＧＤ（図３）、これに接続された複数のドレイン側選択トランジスタＳＴＤ（図３）のゲート電極、及び、これに接続されたダミートランジスタＤＴｒ（図３）のゲート電極として機能する。以下の説明では、この様な導電層１１０を、導電層１１０（ＳＧＤ）と呼ぶ場合がある。図５に示す様に、導電層１１０（ＳＧＤ）のＹ方向の幅ＹＳＧＤは、導電層１１０（ＷＬ）のＹ方向の幅ＹＷＬよりも小さい。また、１つのフィンガー構造ＦＳ内でＹ方向に隣り合う２つの導電層１１０（ＳＧＤ）の間には、ストリングユニット間絶縁層ＳＨＥが設けられている。これら複数の導電層１１０（ＳＧＤ）は、それぞれ、ストリングユニットＳＵ毎に電気的に独立している。各フィンガー構造ＦＳ中において、Ｙ方向の一方側（例えば、Ｙ方向負側）から数えて１番目及び５番目のストリングユニットＳＵに対応する導電層１１０（ＳＧＤ）は、フィンガー構造ＦＳ間に設けられたフィンガー間構造ＳＴを介して、他のフィンガー構造ＦＳ中の構成から電気的に絶縁されている。また、各フィンガー構造ＦＳ中において、Ｙ方向に隣り合う２つの導電層１１０（ＳＧＤ）は、ストリングユニット間絶縁層ＳＨＥを介して、電気的に絶縁されている。
【0037】
導電層１１２（図７）は、例えば、リン（Ｐ）等のＮ型の不純物を含む多結晶シリコン等を含んでいても良い。また、導電層１１２の下面には、タングステン（Ｗ）等の金属、タングステンシリサイド等の導電層又はその他の導電層が設けられていても良い。導電層１１２は、ソース線ＳＬ（図３）の一部として機能する。
【0038】
半導体柱１２０は、例えば図５に示す様に、Ｘ方向及びＹ方向に所定のパターンで並ぶ。図示の例では、１つのフィンガー構造ＦＳに対応して、複数の半導体柱１２０が、２４列にわたって設けられている。また、各列では、複数の半導体柱１２０が、Ｘ方向に略一定のピッチで並んでいる。図４に示す様に、半導体柱１２０は、パターン領域ＲＰＴＮ全体にわたって、規則的なパターンで設けられている。
【0039】
半導体柱１２０は、例えば、多結晶シリコン（Ｓｉ）等を含む。半導体柱１２０は、略円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１２５（図５）が設けられている。また、半導体柱１２０の外周面は、それぞれ導電層１１０によって囲まれており、導電層１１０と対向している。
【0040】
メモリホール領域ＲＭＨに設けられた半導体柱１２０は、１つのメモリストリングＭＳ（図３）に含まれる複数のメモリセルＭＣ及び選択トランジスタ（ＳＴＤ、ＳＴＳ）のチャネル領域として機能する。
【0041】
ダミーメモリホール領域ＲＤＭＨに設けられた半導体柱１２０は、１つのダミーストリングＤＭＳ（図３）に含まれる複数のダミートランジスタＤＴｒのチャネル領域として機能する。
【0042】
半導体柱１２０の上端部には、リン（Ｐ）等のＮ型の不純物を含む不純物領域が設けられている。この不純物領域は、ビット線ＢＬ又はダミービット線ＤＢＬに電気的に接続される。一つのストリングユニットＳＵに対応する複数の半導体柱１２０は、全て異なるビット線ＢＬ又はダミービット線ＤＢＬに接続されている。図５の例では、Ｘ方向に並ぶ複数の半導体柱１２０を含む列が、一つのストリングユニットＳＵに対応して、Ｙ方向に４つ並んでいる。これら４つの列に含まれる複数の半導体柱１２０は、全て異なるビット線ＢＬ又はダミービット線ＤＢＬに接続されている。
【0043】
ビット線ＢＬ及びダミービット線ＤＢＬは、例えば図６に示す様に、それぞれ、Ｘ方向に並び、Ｙ方向に延伸する。ビット線ＢＬ及びダミービット線ＤＢＬは、パターン領域ＲＰＴＮ全体にわたって、略均一なパターンで設けられている。また、図５に示す様に、上方から見て半導体柱１２０と重なる位置には、コンタクト電極Ｃｈが設けられている。更に、上方から見てコンタクト電極Ｃｈ、及び、ビット線ＢＬ又はダミービット線ＤＢＬと重なる位置には、コンタクト電極Ｖｙが設けられている。半導体柱１２０は、これらのコンタクト電極Ｃｈ，Ｖｙを介して、ビット線ＢＬ又はダミービット線ＤＢＬに電気的に接続される。
【0044】
半導体柱１２０の下端部には、リン（Ｐ）等のＮ型の不純物を含む不純物領域が設けられている。この不純物領域は、導電層１１２（図７）に接続されている。尚、図示の例では、一つのメモリセルアレイＭＣＡに対応する複数の半導体柱１２０が、全て共通の導電層１１２に接続されている。
【0045】
ゲート絶縁膜１３０（図８）は、半導体柱１２０の外周面を覆う略円筒状の形状を有する。ゲート絶縁膜１３０は、例えば図８に示す様に、半導体柱１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ２）等を含む。電荷蓄積膜１３２は、例えば、窒化シリコン（ＳｉＮ）等の電荷を蓄積可能な膜を含む。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体柱１２０と導電層１１２との接触部を除く半導体柱１２０の外周面に沿ってＺ方向に延伸する。
【0046】
尚、図８には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示している。しかしながら、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
【0047】
フィンガー間構造ＳＴは、例えば図７に示す様に、Ｘ方向及びＺ方向に延伸する。フィンガー間構造ＳＴは、導電層１４１と、導電層１４１のＹ方向の側面に設けられた酸化シリコン（ＳｉＯ２）等の絶縁層１４２と、を備える。導電層１４１は、ソース線ＳＬ（図３）の一部として機能する。導電層１４１の下端は、導電層１１２に接続されている。導電層１４１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１４１は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。
【0048】
尚、図４には、パターン領域ＲＰＴＮの外側に設けられた支持構造ＨＲを図示している。支持構造ＨＲは、メモリダイＭＤの製造に際し、図２０を参照して後述する工程において、Ｚ方向に並ぶ複数の絶縁層１０１を支持する。支持構造ＨＲは、例えば、酸化シリコン（ＳｉＯ２）等の絶縁層を含んでいても良い。また、支持構造ＨＲは、例えば、半導体柱１２０、絶縁層１２５及びゲート絶縁膜１３０と同様の材料を含んでいても良い。
【0049】
【0050】
図９に示す様に、周辺回路ＰＣは、例えば、複数のビット線ＢＬに対応して設けられた複数のセンスアンプユニットＳＡＵと、複数のダミービット線ＤＢＬに共通に接続されたノードＮ１と、ノードＮ１及び接地電圧ＶＳＳが供給される外部パッド電極Ｐ（以下、「外部パッド電極Ｐ（ＶＳＳ）」と呼ぶ。）の間に電気的に接続されたトランジスタＴｒＤＥＣと、メモリセルアレイＭＣＡ等に供給される電圧を生成する電圧生成回路ＶＧと、を備える。また、周辺回路ＰＣは、ワード線ＷＬに電気的に接続された電流検知回路ＤＥＣを備えている。
【0051】
また、図示は省略するものの、周辺回路ＰＣは、電圧生成回路ＶＧによって生成された電圧をメモリセルアレイＭＣＡ中の構成に供給するドライバ回路及びデコード回路、センスアンプユニットＳＡＵに入力するデータ及びセンスアンプユニットＳＡＵから出力されたデータを一時的に保持するキャッシュメモリ、アドレスレジスタ、コマンドレジスタ、ステータスレジスタ、入出力制御回路、シーケンサ等を備える。
【0052】
センスアンプユニットＳＡＵは、図１０に示す様に、ビット線ＢＬに電気的に接続されたセンスアンプ回路ＳＡと、センスアンプ回路ＳＡに電気的に接続された配線ＬＢＵＳと、配線ＬＢＵＳに電気的に接続された複数のデータラッチ回路ＳＤＬ，ＤＬ０～ＤＬｎＬ（ｎＬは、１以上の整数）と、を備える。
【0053】
センスアンプ回路ＳＡは、読出動作に際してビット線ＢＬの電流又は電圧を検出し、配線ＬＢＵＳに、“Ｈ”又は“Ｌ”の信号を出力する。また、センスアンプ回路ＳＡは、書込動作に際し、データラッチ回路ＳＤＬに保持されたデータに基づいて、ビット線ＢＬを、電圧供給線ＶＳＲＣ又は電圧供給線ＶＤＤＳＡと導通させる。
【0054】
尚、電圧供給線ＶＳＲＣ，ＶＤＤＳＡには、それぞれ、電圧生成回路ＶＧ（図９）によって生成された動作電圧が供給される。電圧生成回路ＶＧは、電源電圧ＶＣＣが供給される外部パッド電極Ｐ（以下、「外部パッド電極Ｐ（ＶＣＣ）」と呼ぶ。）及び外部パッド電極Ｐ（ＶＳＳ）に電気的に接続されており、電源電圧ＶＣＣ及び接地電圧ＶＳＳに基づいて、複数の動作電圧を生成する。
【0055】
図１０に示す様に、複数のビット線ＢＬに対応する複数のセンスアンプ回路ＳＡは、複数の信号線ＳＳＡに、共通に接続されている。これら複数の信号線ＳＳＡは、図示しないシーケンサに接続され、このシーケンサによって一括して制御される。
【0056】
データラッチ回路ＳＤＬ，ＤＬ０～ＤＬｎＬは、それぞれ、１ビットのデータを保持可能に構成されている。データラッチ回路ＳＤＬは、書込動作等に際して、ビット線ＢＬの電圧の制御に使用される。例えば、データ“０”を保持するデータラッチ回路ＳＤＬに対応するビット線ＢＬは、電圧供給線ＶＳＲＣと導通する。また、データ“１”を保持するデータラッチ回路ＳＤＬに対応するビット線ＢＬは、電圧供給線ＶＤＤＳＡと導通する。データラッチ回路ＤＬ０～ＤＬｎＬは、読出動作に際して、メモリセルＭＣから読み出されたデータを保持する。また、データラッチ回路ＤＬ０～ＤＬｎＬは、書込動作に際して、メモリセルＭＣに書き込むデータを保持する。例えば、１つのメモリセルＭＣが、最大で３ビットのデータを記憶する場合、センスアンプユニットＳＡＵは、少なくとも、３つのデータラッチ回路ＤＬ０，ＤＬ１，ＤＬ２を有する。
【0057】
複数のビット線ＢＬに対応する複数のデータラッチ回路ＳＤＬ，ＤＬ０～ＤＬｎＬは、それぞれ、複数の信号線ＳＴＬ，ＴＬ０～ＴＬｎＬに共通に接続されている。また、複数のビット線ＢＬに対応する複数のデータラッチ回路ＳＤＬ，ＤＬ０～ＤＬｎＬは、それぞれ、複数の信号線ＳＴＩ，ＴＩ０～ＴＩｎＬに共通に接続されている。これら複数の信号線ＳＴＬ，ＴＬ０～ＴＬｎＬ，ＳＴＩ，ＴＩ０～ＴＩｎＬは、図示しないシーケンサに接続され、このシーケンサによって、複数のビット線ＢＬに対応する複数のデータラッチ回路ＳＤＬ，ＤＬ０～ＤＬｎＬは、それぞれ一括して制御される。
【0058】
ノードＮ１（図１１）は、トランジスタ等のスイッチング素子を介さずに、複数のダミービット線ＤＢＬに電気的に接続されている。ノードＮ１に接続された複数のダミービット線ＤＢＬは、電気的に共通であり、電気的に導通している。
【0059】
トランジスタＴｒＤＥＣ（図１１）は、例えば、電界効果型のトランジスタであり、メモリダイＭＤの出荷前のテスト工程においてＯＮ状態に制御することで、ダミートランジスタＤＴｒの、半導体層－ゲート電極間の短絡の検出に用いられる。
【0060】
トランジスタＴｒＤＥＣのソース電極は、図１１に示す様に、外部パッド電極Ｐ（ＶＳＳ）に電気的に接続されている。トランジスタＴｒＤＥＣのドレイン電極は、ノードＮ１を介して、複数のダミービット線ＤＢＬに共通に接続されている。トランジスタＴｒＤＥＣのゲート電極は、図示しないシーケンサに接続され、このシーケンサによって制御される。
【0061】
トランジスタＴｒＤＥＣは、テスト工程の実行時以外はＯＦＦ状態に制御される。従って、例えば、メモリセルＭＣに対する読出動作、書込動作の実行に際して、ダミービット線ＤＢＬは、フローティング状態となる。
【0062】
電流検知回路ＤＥＣ（図９）は、ワード線ＷＬに流れる電流を検知可能に構成されている。電流検知回路ＤＥＣは、センスアンプユニットＳＡＵと異なり、データラッチ回路を備えていない。
【0063】
［製造方法］
次に、本実施形態に係る半導体記憶装置の製造方法について説明し、これに基づいて、導電層１１０－半導体柱１２０間の短絡の一因を例示する。
次に、本実施形態に係る半導体記憶装置の製造方法について説明し、これに基づいて、導電層１１０－半導体柱１２０間の短絡の一因を例示する。
【0064】
【0065】
本実施形態に係るメモリダイＭＤの製造に際しては、まず、例えば図１２に示す様に、絶縁層１０２上に、シリコン等の半導体層１１３Ａ、酸化シリコン等の犠牲層１１３Ｂ、窒化シリコン等の犠牲層１１３Ｃ、酸化シリコン等の犠牲層１１３Ｄ、及び、シリコン等の半導体層１１３Ｅを形成する。また、複数の絶縁層１０１及び複数の犠牲層としての絶縁層１１０Ａを交互に形成する。絶縁層１１０Ａは、例えば、窒化シリコン等を含む。更に、複数の絶縁層１０１及び複数の絶縁層１１０Ａの上方に、酸化シリコン等の絶縁層１０３を形成する。この工程は、例えば、ＣＶＤ（Chemical Vapor Deposition）等の方法によって行われる。
【0066】
次に、例えば図１３に示す様に、図４を参照して説明したパターン領域ＲＰＴＮにおいて、半導体柱１２０に対応する位置に、複数のメモリホールＭＨを形成する。このメモリホールＭＨは、Ｚ方向に延伸し、絶縁層１０３、複数の絶縁層１０１及び複数の絶縁層１１０Ａ、並びに、犠牲層１１３Ｂ，犠牲層１１３Ｃ，犠牲層１１３Ｄ及び半導体層１１３Ｅを貫通し、半導体層１１３Ａの上面を露出させる貫通孔である。この工程は、例えば、ＲＩＥ等の方法によって行う。
【0067】
次に、例えば図１４に示す様に、メモリホールＭＨの内部に、ゲート絶縁膜１３０、半導体柱１２０及び絶縁層１２５を形成する。この工程では、例えば、ＣＶＤ等による成膜が行われ、メモリホールＭＨの内部に、アモルファスシリコン膜が形成される。また、例えば、アニール処理等によって、このアモルファスシリコン膜の結晶構造を改質する。
【0068】
次に、例えば図１５に示す様に、図１４に示す構造の上方に、絶縁層１０３を更に形成する。この工程は、例えば、ＣＶＤ等によって行う。また、フィンガー間構造ＳＴに対応する位置に、溝ＳＴＡを形成する。溝ＳＴＡは、Ｚ方向及びＸ方向に延伸し、絶縁層１０３、複数の絶縁層１０１及び複数の絶縁層１１０Ａ、半導体層１１３Ｅ及び犠牲層１１３ＤをＹ方向に分断し、犠牲層１１３Ｃの上面を露出させる溝である。この工程は、例えば、ＲＩＥ等の方法によって行う。
【0069】
次に、例えば図１６に示す様に、溝ＳＴＡのＹ方向の側面に、窒化シリコン等の保護膜ＳＴＳＷを形成する。この工程では、例えば、ＣＶＤ等の方法によって溝ＳＴＡのＹ方向の側面及び底面に、窒化シリコン等の絶縁膜が形成される。また、ＲＩＥ等の方法によって、この絶縁膜のうち、溝ＳＴＡの底面を覆う部分が除去される。
【0070】
次に、例えば図１７に示す様に、犠牲層１１３Ｂ，犠牲層１１３Ｃ，犠牲層１１３Ｄ及びゲート絶縁膜１３０の一部を除去し、半導体柱１２０の一部を露出させる。この工程は、例えば、ウェットエッチング等の方法によって行われる。
【0071】
次に、例えば図１８に示す様に、導電層１１２を形成する。この工程は、例えば、エピタキシャル成長等の方法によって行う。
【0072】
次に、例えば図１９に示す様に、保護膜ＳＴＳＷを除去する。この工程は、例えば、ウェットエッチング等の方法によって行われる。
【0073】
次に、例えば図２０に示す様に、溝ＳＴＡを介して絶縁層１１０Ａを除去する。これにより、Ｚ方向に並ぶ複数の絶縁層１０１と、この絶縁層１０１を支持するメモリホールＭＨ内の構造（半導体柱１２０、ゲート絶縁膜１３０及び絶縁層１２５）と、が形成される。この工程は、例えば、ウェットエッチング等の方法によって行う。
【0074】
次に、例えば図２１に示す様に、導電層１１０を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
【0075】
次に、例えば図２２に示す様に、溝ＳＴＡ内にフィンガー間構造ＳＴを形成する。この工程は、例えば、ＣＶＤ及びＲＩＥ等の方法によって行う。
【0076】
【0077】
例えば、図１７を参照して説明した工程において、図２３に示す様に、半導体層１１３Ｅ、絶縁層１１０Ａ、及び絶縁層１０１等の一部が除去され、例えば図２０を参照して説明した工程において、図２４に示す様に、半導体柱１２０の外周面の一部が溝ＳＴＡに露出する懸念がある。このため、半導体柱１２０の露出した部分に、図２１を参照して説明した工程において、導電層１１０に含まれる窒化チタン、タングステン等の金属が形成されてしまう場合がある。この金属原子は、半導体柱１２０の外周面に沿ってＺ方向に移動し、更に、ゲート絶縁膜１３０中を拡散して、導電層１１０－半導体柱１２０間の短絡を引き起こす一因となり得る。例えば、ダミーメモリホール領域ＲＤＭＨに配置された半導体柱１２０が２以上の導電層１１０と短絡した場合、これら２以上の導電層１１０に、電圧を好適に供給することが出来なくなってしまう。
【0078】
［効果］
図９及び図１０を参照して説明した様に、メモリホール領域ＲＭＨに配置された半導体柱１２０は、ビット線ＢＬを介して、センスアンプユニットＳＡＵに接続されている。従って、ビット線ＢＬ及びワード線ＷＬに電圧を供給してビット線ＢＬ又はワード線ＷＬの電圧又は電流を検知することにより、導電層１１０－半導体柱１２０間の短絡を検出可能である。
図９及び図１０を参照して説明した様に、メモリホール領域ＲＭＨに配置された半導体柱１２０は、ビット線ＢＬを介して、センスアンプユニットＳＡＵに接続されている。従って、ビット線ＢＬ及びワード線ＷＬに電圧を供給してビット線ＢＬ又はワード線ＷＬの電圧又は電流を検知することにより、導電層１１０－半導体柱１２０間の短絡を検出可能である。
【0079】
そこで、ダミーメモリホール領域ＲＤＭＨに配置された半導体柱１２０と導電層１１０との短絡を検出するためには、例えば、複数のダミービット線ＤＢＬに対応して、複数のセンスアンプユニットＳＡＵを設けることも考えられる。しかしながら、この様な構成を採用した場合、回路面積の増大を招いてしまう。
【0080】
一方、ダミービット線ＤＢＬに対応するセンスアンプユニットＳＡＵを単純に省略してしまうと、ダミービット線ＤＢＬに電圧を供給することが出来ないため、ダミーメモリホール領域ＲＤＭＨに配置された半導体柱１２０と導電層１１０との短絡を検出することが出来ない。
【0081】
そこで、本実施形態に係る半導体記憶装置においては、複数のダミービット線ＤＢＬを、ノードＮ１及びトランジスタＴｒＤＥＣを介して、外部パッド電極Ｐ（ＶＳＳ）に電気的に接続している。この様な構成によれば、ダミービット線ＤＢＬ及びワード線ＷＬに電圧を供給して、ダミービット線ＤＢＬ又はワード線ＷＬの電圧又は電流を検知することにより、ダミーメモリホール領域ＲＤＭＨに配置された半導体柱１２０と導電層１１０との短絡を検出することが可能である。また、この様な構成は、複数のダミービット線ＤＢＬに対応して複数のセンスアンプユニットＳＡＵを設ける様な構成と比較して、少ない面積で実現可能である。
【0082】
［メモリダイＭＤの出荷前のテスト工程］
メモリダイＭＤの出荷前のテスト工程においては、例えば、複数のワード線ＷＬ（図９）及びドレイン側選択ゲート線ＳＧＤ（図９）に、ダミートランジスタＤＴｒのしきい値電圧よりも大きい電圧を供給する。これにより、複数のワード線ＷＬ（図９）及びドレイン側選択ゲート線ＳＧＤ（図９）に接続された複数のダミートランジスタＤＴｒがＯＮ状態となる。また、ソース側選択ゲート線ＳＧＳ（図９）に、ダミートランジスタＤＴｒのしきい値電圧よりも小さい電圧を供給する。これにより、ソース側選択ゲート線ＳＧＳ（図９）に接続された複数のダミートランジスタＤＴｒがＯＦＦ状態となる。
メモリダイＭＤの出荷前のテスト工程においては、例えば、複数のワード線ＷＬ（図９）及びドレイン側選択ゲート線ＳＧＤ（図９）に、ダミートランジスタＤＴｒのしきい値電圧よりも大きい電圧を供給する。これにより、複数のワード線ＷＬ（図９）及びドレイン側選択ゲート線ＳＧＤ（図９）に接続された複数のダミートランジスタＤＴｒがＯＮ状態となる。また、ソース側選択ゲート線ＳＧＳ（図９）に、ダミートランジスタＤＴｒのしきい値電圧よりも小さい電圧を供給する。これにより、ソース側選択ゲート線ＳＧＳ（図９）に接続された複数のダミートランジスタＤＴｒがＯＦＦ状態となる。
【0083】
また、このテスト工程においては、トランジスタＴｒＤＥＣ（図９）のゲート電極に、トランジスタＴｒＤＥＣのしきい値電圧よりも大きい電圧を供給する。これにより、トランジスタＴｒＤＥＣがＯＮ状態となり、複数のダミービット線ＤＢＬに、接地電圧ＶＳＳが供給される。また、ダミーストリングＤＭＳ内の複数のダミートランジスタＤＴｒのチャネル領域に、接地電圧ＶＳＳが供給される。
【0084】
ここで、ダミートランジスタＤＴｒの、半導体層とゲート電極とが短絡していない場合、ワード線ＷＬには電流が流れない。一方、ダミートランジスタＤＴｒの、半導体層とゲート電極とが短絡している場合、ワード線ＷＬに電流が流れる。従って、例えば、電流検知回路ＤＥＣ（図９）によってワード線ＷＬに流れる電流を測定することにより、ダミートランジスタＤＴｒの、半導体層－ゲート電極間の短絡を検出することが可能である。短絡が検出された場合には、例えば、このダミートランジスタＤＴｒに対応するメモリブロックＢＬＫを不良ブロックとし、不良ブロックとされたメモリブロックＢＬＫの使用を禁止することが可能である。
【0085】
［第２実施形態］
図１１を参照して説明した様に、第１実施形態においては、１つのトランジスタＴｒＤＥＣが、ノードＮ１を介して、複数のダミービット線ＤＢＬに接続される。しかしながら、この様な構成はあくまでも例示であり、例えば、複数のダミービット線ＤＢＬに対応して複数のトランジスタを設けることも可能である。以下、第２実施形態として、この様な例について説明する。
図１１を参照して説明した様に、第１実施形態においては、１つのトランジスタＴｒＤＥＣが、ノードＮ１を介して、複数のダミービット線ＤＢＬに接続される。しかしながら、この様な構成はあくまでも例示であり、例えば、複数のダミービット線ＤＢＬに対応して複数のトランジスタを設けることも可能である。以下、第２実施形態として、この様な例について説明する。
【0086】
図２５は、第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。第２実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成される。ただし、図２５に示す様に、第２実施形態に係る半導体記憶装置は、ノードＮ１及びトランジスタＴｒＤＥＣのかわりに、ノードＮ２及び複数のトランジスタＴｒＤＥＣ２を備えている。
【0087】
トランジスタＴｒＤＥＣ２のソース電極は、ノードＮ２を介して、外部パッド電極Ｐ（ＶＳＳ）に電気的に接続されている。トランジスタＴｒＤＥＣ２のドレイン電極は、１つのダミービット線ＤＢＬに接続されている。複数のトランジスタＴｒＤＥＣ２のゲート電極は、図示しないシーケンサに共通に接続され、このシーケンサによって一括して制御される。
【0088】
ノードＮ２は、複数のトランジスタＴｒＤＥＣ２を介して、複数のダミービット線ＤＢＬに電気的に接続されている。
【0089】
この様な構成によっても、第１実施形態に係る半導体記憶装置と同様の効果を奏することが可能である。
【0090】
また、ダミーメモリホール領域ＲＤＭＨにおいて、複数の半導体柱１２０が導電層１１０と短絡している場合、外部パッド電極Ｐ（ＶＳＳ）に、比較的大きい電流が流れるおそれがある。この点、第２実施形態では、１つのダミービット線ＤＢＬに対応して１つのトランジスタＴｒＤＥＣ２が設けられているため、１つのトランジスタＴｒＤＥＣ２に流れる電流の最大値を小さくすることが可能である。
【0091】
尚、第２実施形態では、複数のダミービット線ＤＢＬに対応して複数のトランジスタＴｒＤＥＣ２を設けるため、第１実施形態と比較して、回路面積が大きくなる可能性もある。しかしながら、例えば、複数のダミービット線ＤＢＬに対応して複数のセンスアンプユニットＳＡＵを設ける場合と比較した場合には、少ない面積で実現可能である。
【0092】
［第３実施形態］
図１１を参照して説明した様に、第１実施形態においては、ダミービット線ＤＢＬが、トランジスタＴｒＤＥＣを介して、外部パッド電極Ｐ（ＶＳＳ）に電気的に接続される。しかしながら、この様な構成はあくまでも例示であり、ダミービット線ＤＢＬを、他の構成と電気的に接続することも可能である。以下、第３実施形態として、この様な例について説明する。
図１１を参照して説明した様に、第１実施形態においては、ダミービット線ＤＢＬが、トランジスタＴｒＤＥＣを介して、外部パッド電極Ｐ（ＶＳＳ）に電気的に接続される。しかしながら、この様な構成はあくまでも例示であり、ダミービット線ＤＢＬを、他の構成と電気的に接続することも可能である。以下、第３実施形態として、この様な例について説明する。
【0093】
図２６は、第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。第３実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成される。
【0094】
ただし、第３実施形態では、複数のダミービット線ＤＢＬが、ノードＮ１及びトランジスタＴｒＤＥＣを介して、図９を参照して説明した電流検知回路ＤＥＣに電気的に接続されている。
【0095】
この様な構成によっても、第１実施形態に係る半導体記憶装置と同様の効果を奏することが可能である。
【0096】
また、第１実施形態では、電流検知回路ＤＥＣ（図９）によってワード線ＷＬに流れる電流を測定し、これによって、半導体層－ゲート電極間の短絡を検出する。この様な方法では、メモリホール領域ＲＭＨにおける短絡と、ダミーメモリホール領域ＲＤＭＨにおける短絡と、を直接的に区別することが出来ない。従って、例えば、不良個所の特定に時間がかかってしまう懸念がある。
【0097】
一方、第３実施形態では、電流検知回路ＤＥＣによってダミービット線ＤＢＬに流れる電流を測定し、これによって、半導体層－ゲート電極間の短絡を検出することが可能である。従って、第３実施形態では、メモリホール領域ＲＭＨにおける短絡と、ダミーメモリホール領域ＲＤＭＨにおける短絡と、を直接的に区別することが可能である。従って、例えば、不良個所の特定を、比較的容易に行うことが可能である。
【0098】
［第４実施形態］
図２７は、第４実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。第４実施形態に係る半導体記憶装置は、基本的には、第２実施形態に係る半導体記憶装置と同様に構成される。
図２７は、第４実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。第４実施形態に係る半導体記憶装置は、基本的には、第２実施形態に係る半導体記憶装置と同様に構成される。
【0099】
ただし、第４実施形態では、複数のダミービット線ＤＢＬが、複数のトランジスタＴｒＤＥＣ２及びノードＮ２を介して、図９を参照して説明した電流検知回路ＤＥＣに電気的に接続されている。
【0100】
この様な構成によっても、第１実施形態～第３実施形態に係る半導体記憶装置と同様の効果を奏することが可能である。
【0101】
［第５実施形態］
図２８は、第５実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。第５実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成される。
図２８は、第５実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。第５実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成される。
【0102】
ただし、第５実施形態に係る半導体記憶装置においては、ダミービット線ＤＢＬが、ノードＮ１及びトランジスタＴｒＤＥＣを介して、外部パッド電極Ｐ（ＶＭＯＮ）に電気的に接続される。外部パッド電極Ｐ（ＶＭＯＮ）は、図２を参照して説明した複数の外部パッド電極Ｐのうちの一つであり、電圧の測定等に用いられる。
【0103】
第５実施形態に係る半導体記憶装置のテスト工程においては、外部パッド電極Ｐ（ＶＭＯＮ）にテスタのプローブを接触させ、テスタによって電圧を供給し、リーク電流を測定する。
【0104】
この様な構成によっても、第１実施形態及び第３実施形態に係る半導体記憶装置と同様の効果を奏することが可能である。
【0105】
また、第５実施形態では、テスト工程において、ダミービット線ＤＢＬの電圧をテスタによって制御するため、供給する電圧を自由に制御することが可能である。
【0106】
［第６実施形態］
図２９は、第６実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。第６実施形態に係る半導体記憶装置は、基本的には、第２実施形態に係る半導体記憶装置と同様に構成される。
図２９は、第６実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。第６実施形態に係る半導体記憶装置は、基本的には、第２実施形態に係る半導体記憶装置と同様に構成される。
【0107】
ただし、第６実施形態に係る半導体記憶装置においては、複数のダミービット線ＤＢＬが、複数のトランジスタＴｒＤＥＣ２及びノードＮ２を介して、外部パッド電極Ｐ（ＶＭＯＮ）に電気的に接続される。
【0108】
この様な構成によっても、第１実施形態～第５実施形態に係る半導体記憶装置と同様の効果を奏することが可能である。
【0109】
［第７実施形態］
図３０は、第７実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。第７実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成される。
図３０は、第７実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。第７実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成される。
【0110】
ただし、図３０に示す様に、第７実施形態に係る半導体記憶装置は、ビット線選択回路ＢＬＳを備える。ここで、図６を参照して説明した様に、ビット線ＢＬは、Ｘ方向に並ぶ。ビット線選択回路ＢＬＳは、Ｘ方向の一方側から数えて偶数番目のビット線ＢＬｅ（図３０）、及び、Ｘ方向の一方側から数えて奇数番目のビット線ＢＬｏ（図３０）の一方を選択し、選択した一方のみをセンスアンプユニットＳＡＵと導通させる。
【0111】
ビット線選択回路ＢＬＳは、複数のビット線ＢＬｅに対応して設けられた複数のトランジスタＴｒＢＬｅと、複数のビット線ＢＬｏに対応して設けられた複数のトランジスタＴｒＢＬｏと、を備える。
【0112】
トランジスタＴｒＢＬｅのソース電極は、センスアンプユニットＳＡＵに接続されている。トランジスタＴｒＢＬｅのドレイン電極は、ビット線ＢＬｅに接続されている。ビット線選択回路ＢＬＳ中の複数のトランジスタＴｒＢＬｅのゲート電極は、図示しないシーケンサに共通に接続され、このシーケンサによって一括して制御される。
【0113】
トランジスタＴｒＢＬｏのソース電極は、センスアンプユニットＳＡＵに接続されている。トランジスタＴｒＢＬｏのドレイン電極は、ビット線ＢＬｏに接続されている。ビット線選択回路ＢＬＳ中の複数のトランジスタＴｒＢＬｏのゲート電極は、図示しないシーケンサに共通に接続され、このシーケンサによって一括して制御される。
【0114】
図３０の例では、２本のビット線ＢＬ（ビット線ＢＬｅ，ＢＬｏ）が、ビット線選択回路ＢＬＳを介して、１つの共通のセンスアンプユニットＳＡＵに、電気的に接続されている。ただし、３本以上のビット線ＢＬが、ビット線選択回路ＢＬＳを介して、１つの共通のセンスアンプユニットＳＡＵに、電気的に接続されても良い。
【0115】
ここで、１つのセンスアンプユニットＳＡＵに電気的に接続されるビット線ＢＬの本数をａ（ａは１以上の整数）本とし、ノードＮ１（図１１）に電気的に接続されるダミービット線ＤＢＬの本数をｂ（ｂは２以上の整数）本とすると、ｂはａよりも大きい。
【0116】
尚、第２実施形態～第６実施形態に係る半導体記憶装置は、第７実施形態に係る半導体記憶装置と同様に、ビット線選択回路ＢＬＳを備えていても良い。いずれの場合も、１つのセンスアンプユニットＳＡＵに電気的に接続されるビット線ＢＬの本数をａ（ａは１以上の整数）本とし、ノードＮ１（図１１）又はノードＮ２（図２５）に電気的に接続されるダミービット線ＤＢＬの本数をｂ（ｂは２以上の整数）本とすると、ｂはａよりも大きい。
【0117】
［第８実施形態］
次に、第８実施形態として、より具体的な構造への適用例について説明する。第８実施形態に係る半導体記憶装置は、例えば、第１実施形態に係る周辺回路ＰＣを備える。
次に、第８実施形態として、より具体的な構造への適用例について説明する。第８実施形態に係る半導体記憶装置は、例えば、第１実施形態に係る周辺回路ＰＣを備える。
【0118】
図３１は、第８実施形態に係るメモリダイＭＤ８の模式的な平面図である。図３２は、メモリダイＭＤ８の一部の構成を示す模式的な平面図であり、図３１の一部の構成を拡大して示している。図３３は、メモリダイＭＤ８の一部の構成を示す模式的な断面図である。図３４は、メモリダイＭＤ８の一部の構成を示す模式的な平面図である。図３５は、メモリダイＭＤ８の一部の構成を示す模式的な平面図であり、図３４のＡで示した部分の模式的な拡大図である。図３６は、メモリダイＭＤ８の一部の構成を示す模式的な断面図であり、図３４に示す構造をＢ－Ｂ´線に沿って切断し、矢印の方向に沿って見た模式的な断面を示している。図３７は、メモリダイＭＤ８の一部の構成を示す模式的な断面図である。図３８は、メモリダイＭＤ８の一部の構成を示す模式的な平面図である。
【0119】
メモリダイＭＤ８は、例えば図３１に示す様に、半導体基板１００を備える。図示の例において、半導体基板１００にはＸ方向及びＹ方向に並ぶ４つのメモリセルアレイ領域ＲＭＣＡが設けられる。また、半導体基板１００のＹ方向の端部には、周辺領域ＲＰが設けられている。
【0120】
メモリセルアレイ領域ＲＭＣＡは、例えば図３２に示す様に、Ｙ方向に並ぶ複数のフィンガー構造ＦＳを備えている。
【0121】
また、メモリセルアレイ領域ＲＭＣＡは、Ｘ方向に並ぶ複数のメモリホール領域ＲＭＨと、これらメモリホール領域ＲＭＨの間にそれぞれ設けられた複数のコンタクト接続領域ＲＣ４と、を備える。更に、メモリセルアレイ領域ＲＭＣＡのＸ方向の中央位置には、Ｘ方向に並ぶ２つのフックアップ領域ＲＨＵが設けられている。
【0122】
ここで、図３３を参照して後述する様に、第８実施形態に係るメモリダイＭＤ８では、メモリセルアレイＭＣＡを構成する各構成（導電層１１０、半導体柱１２０等）の下方に配線層Ｄ０～Ｄ２が設けられており、上方に配線層Ｍ０が設けられている。コンタクト接続領域ＲＣ４は、これらの配線層Ｄ０～Ｄ２，Ｍ０中の構成を電気的に接続するために設けられている。
【0123】
また、フックアップ領域ＲＨＵは、Ｚ方向に積層された複数の導電層１１０を、周辺回路ＰＣに電気的に接続するために設けられている。
【0124】
ここで、コンタクト接続領域ＲＣ４及びフックアップ領域ＲＨＵには、半導体柱１２０及びビット線ＢＬが形成されない。このため、第８実施形態では、メモリセルアレイ領域ＲＭＣＡの端部とコンタクト接続領域ＲＣ４との間の範囲、Ｘ方向に隣り合う２つのコンタクト接続領域ＲＣ４の間の範囲、及び、コンタクト接続領域ＲＣ４とフックアップ領域ＲＨＵとの間の範囲が、図４を参照して説明したパターン領域ＲＰＴＮとなる。また、各パターン領域ＲＰＴＮのＸ方向の一方側及び他方側の端部に、ダミーメモリホール領域ＲＤＭＨが設けられる。
【0125】
メモリダイＭＤ８は、例えば図３３に示す様に、半導体基板１００と、半導体基板１００上に設けられたトランジスタ層ＬＴＲと、トランジスタ層ＬＴＲの上方に設けられた配線層Ｄ０と、配線層Ｄ０の上方に設けられた配線層Ｄ１と、配線層Ｄ１の上方に設けられた配線層Ｄ２と、配線層Ｄ２の上方に設けられたメモリセルアレイ層ＬＭＣＡと、メモリセルアレイ層ＬＭＣＡの上方に設けられた配線層Ｍ０と、を備える。
【0126】
半導体基板１００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）からなる半導体基板である。半導体基板１００の表面には、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェル領域と、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェル領域と、Ｎ型ウェル領域及びＰ型ウェル領域が設けられていない半導体基板領域と、絶縁領域１００Ｉと、が設けられている。
【0127】
トランジスタ層ＬＴＲは、半導体基板１００の上面に設けられた図示しない絶縁層と、この絶縁層の上面に設けられた電極層ＧＣと、を備える。電極層ＧＣは、半導体基板１００の表面と対向する複数の電極ｇｃを含む。また、半導体基板１００の各領域及び電極層ＧＣに含まれる複数の電極ｇｃは、それぞれ、コンタクト電極ＣＳに接続されている。
【0128】
半導体基板１００のＮ型ウェル領域、Ｐ型ウェル領域及び半導体基板領域は、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒのチャネル領域等として機能する。半導体基板１００の上面に設けられた図示しない絶縁層は、周辺回路ＰＣを構成する複数のトランジスタＴｒのゲート絶縁膜等として機能する。電極層ＧＣに含まれる複数の電極ｇｃは、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒのゲート電極等として機能する。
【0129】
コンタクト電極ＣＳは、Ｚ方向に延伸し、下端において半導体基板１００又は電極ｇｃの上面に接続されている。コンタクト電極ＣＳと半導体基板１００との接続部分には、Ｎ型の不純物又はＰ型の不純物を含む不純物領域が設けられている。コンタクト電極ＣＳは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
【0130】
例えば図３３に示す様に、配線層Ｄ０、配線層Ｄ１、配線層Ｄ２は、それぞれ、複数の配線ｄ０、配線ｄ１、配線ｄ２を含む。これら複数の配線ｄ０，配線ｄ１，配線ｄ２は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。複数の配線ｄ０，配線ｄ１，配線ｄ２は、メモリセルアレイＭＣＡ中の構成及び周辺回路ＰＣ中の構成の少なくとも一方に、電気的に接続される。
【0131】
【0132】
一方、例えば図３５に示す様に、メモリセルアレイ層ＬＭＣＡのコンタクト接続領域ＲＣ４において、フィンガー構造ＦＳは、Ｙ方向に並ぶ２つの領域ＲＣ４Ａと、これら２つの領域ＲＣ４Ａの間に設けられた領域ＲＣ４Ｂと、を備える。領域ＲＣ４Ｂ中の構成は、メモリセルアレイ層ＬＭＣＡの下方に設けられた構成と、メモリセルアレイ層ＬＭＣＡの上方に設けられた構成と、を電気的に接続する。領域ＲＣ４Ａ中の構成は、領域ＲＣ４Ｂに対してＸ方向の一方側に設けられたメモリホール領域ＲＭＨと、Ｘ方向の他方側に設けられたメモリホール領域ＲＭＨと、の間で、導電層１１０を導通させる。また、領域ＲＣ４Ａ，ＲＣ４Ｂの間には、酸化シリコン（ＳｉＯ２）等の絶縁層ＯＳＴが設けられている。
【0133】
領域ＲＣ４Ａは、例えば図３６に示す様に、Ｚ方向に並ぶ複数の導電層１１０Ｃ４を備える。導電層１１０Ｃ４は、Ｘ方向に延伸する略板状の層である。導電層１１０Ｃ４は、図３５に示す様に、メモリホール領域ＲＭＨ中に設けられた導電層１１０と同じ材料を含んで連続的に形成されている。即ち、コンタクト接続領域ＲＣ４に配置された導電層１１０Ｃ４の部分を含む導電層１１０は、Ｘ方向に並ぶ複数のメモリホール領域ＲＭＨ、ダミーメモリホール領域ＲＤＭＨ及び複数のコンタクト接続領域ＲＣ４にまたがってＸ方向に延伸している。導電層１１０Ｃ４の少なくとも一部のＹ方向における幅は、メモリホール領域ＲＭＨ中の導電層１１０のＹ方向における幅よりも小さい。図３６に示す様に、Ｚ方向に並ぶ複数の導電層１１０Ｃ４の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
【0134】
また、図３５に示す様に、領域ＲＣ４Ａには、Ｘ方向及びＹ方向に所定のパターンで並ぶ複数の支持構造ＨＲが設けられている。
【0135】
領域ＲＣ４Ｂは、例えば図３６に示す様に、Ｚ方向に並ぶ複数の絶縁層１１０Ａと、これら複数の絶縁層１１０Ａの間の絶縁層１０１と、Ｚ方向に延伸する複数のコンタクト電極Ｃ４と、を備える。
【0136】
絶縁層１１０Ａは、Ｘ方向に延伸する略板状の層である。絶縁層１１０Ａは、窒化シリコン（ＳｉＮ）等を含んでいても良い。絶縁層１１０ＡのＹ方向における側面は、絶縁層ＯＳＴと接している。また、図３５に示す様に、絶縁層１１０ＡのＸ方向における側面は、導電層１１０Ｃ４と接している。
【0137】
コンタクト電極Ｃ４は、例えば図３４に示す様に、Ｘ方向に複数並んでいる。コンタクト電極Ｃ４は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。例えば図３６に示す様に、コンタクト電極Ｃ４の外周面は、それぞれ絶縁層１１０Ａ及び絶縁層１０１によって囲まれており、これらの絶縁層１１０Ａ及び絶縁層１０１に接続されている。図３３に示す様に、コンタクト電極Ｃ４はＺ方向に延伸し、上端において配線層Ｍ０中の配線ｍ０とコンタクト電極Ｃｈ，Ｖｙを介して接続され、下端において配線層Ｄ２中の配線ｄ２と接続されている。
【0138】
絶縁層ＯＳＴは、例えば図３６に示す様に、Ｚ方向に延伸する。絶縁層ＯＳＴのＹ方向における一方側の側面は、Ｚ方向に並ぶ複数の絶縁層１１０Ａ及び複数の絶縁層１０１に接する。絶縁層ＯＳＴのＹ方向における他方側の側面は、Ｚ方向に並ぶ複数の導電層１１０Ｃ４及び複数の絶縁層１０１に接する。絶縁層ＯＳＴの下端は、導電層１１２に接続されている。
【0139】
例えば、図３３に示す様に、フックアップ領域ＲＨＵには、Ｚ方向に並ぶ複数の導電層１１０のテラス部Ｔが設けられている。テラス部Ｔは、導電層１１０の上面のうち、上方から見て他の導電層１１０と重ならない領域である。また、例えば図３３に示す様に、フックアップ領域ＲＨＵは、複数のコンタクト電極ＣＣを備える。コンタクト電極ＣＣは、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。コンタクト電極ＣＣはＺ方向に延伸し、上端において配線層Ｍ０中の配線ｍ０とコンタクト電極Ｃｈ，Ｖｙを介して接続され、下端において導電層１１０と接続されている。
【0140】
例えば図３３に示す様に、配線層Ｍ０に含まれる複数の配線ｍ０は、メモリセルアレイ層ＬＭＣＡ中の構成及びトランジスタ層ＬＴＲ中の構成の少なくとも一方に、電気的に接続される。これら複数の配線ｍ０は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。複数の配線ｍ０のうち、メモリホール領域ＲＭＨに設けられたものは、ビット線ＢＬ（図３）として機能する。また、複数の配線ｍ０のうち、ダミーメモリホール領域ＲＤＭＨに設けられたものは、ダミービット線ＤＢＬ（図３）として機能する。
【0141】
ここで、例えば図３７に示す様に、ダミービット線ＤＢＬは、コンタクト電極Ｃ４を介して、メモリセルアレイ層ＬＭＣＡの下方に設けられた配線ｄ０，ｄ１，ｄ２に電気的に接続され、これらを介して、半導体基板１００上に設けられたトランジスタＴｒＤＥＣのドレイン電極に電気的に接続される。また、トランジスタＴｒＤＥＣのソース電極は、配線ｄ０，ｄ１，ｄ２を介してコンタクト電極Ｃ４に接続され、これを介して、外部パッド電極Ｐ（ＶＳＳ）に電気的に接続される。
【0142】
この様な構成において、ノードＮ１は、配線層Ｍ０に設けても良いし、配線層Ｄ０，Ｄ１，Ｄ２のいずれかに設けても良い。ノードＮ１を配線層Ｍ０に設ける場合、例えば図３８に示す様に、複数のダミービット線ＤＢＬと、これらのＹ方向の端部に接続されたノードＮ１と、を１つの配線ｍ０として形成することが可能である。この様な構成によれば、複数のダミービット線ＤＢＬとトランジスタＴｒＤＥＣとを電気的に接続するためのコンタクト電極Ｃ４の数を削減可能である。
【0143】
尚、第８実施形態に係るメモリダイＭＤ８は、例えば、第１実施形態に係る周辺回路ＰＣを備えるものとして説明したが、同様の構成において、第２実施形態～第７実施形態に係る周辺回路ＰＣを実現することも可能である。ここで、第２実施形態、第４実施形態又は第６実施形態に係る周辺回路ＰＣを実現する場合、ノードＮ２は、トランジスタＴｒＤＥＣ２のソース電極と、外部パッド電極Ｐ又は電流検知回路ＤＥＣと、の間の電流経路に設けられた配線ｍ０，ｄ０，ｄ１，２のいずれかによって実現される。
【0144】
［第９実施形態］
次に、第９実施形態として、他の構造への適用例について説明する。第９実施形態に係る半導体記憶装置は、例えば、第１実施形態に係る周辺回路ＰＣを備える。
次に、第９実施形態として、他の構造への適用例について説明する。第９実施形態に係る半導体記憶装置は、例えば、第１実施形態に係る周辺回路ＰＣを備える。
【0145】
図３９は、第９実施形態に係るメモリダイＭＤ９の模式的な分解斜視図である。図４０は、メモリダイＭＤ９の一部の構成を示す模式的な底面図である。図４１は、メモリダイＭＤ９の一部の構成を示す模式的な底面図であり、図４０の一部の構成を拡大して示している。図４２は、メモリダイＭＤ９の一部の構成を示す模式的な断面図である。図４３は、メモリダイＭＤ９の一部の構成を示す模式的な底面図である。
【0146】
【0147】
チップＣＭの上面には、図示しないボンディングワイヤに接続可能な複数の外部パッド電極ＰＸが設けられている。これら複数の外部パッド電極ＰＸは、図２等を参照して説明した複数の外部パッド電極Ｐに対応している。また、チップＣＭの下面には、複数の貼合電極ＰＩ１が設けられている。また、チップＣＰの上面には、複数の貼合電極ＰＩ２が設けられている。以下、チップＣＭについては、複数の貼合電極ＰＩ１が設けられる面を表面と呼び、複数の外部パッド電極ＰＸが設けられる面を裏面と呼ぶ。また、チップＣＰについては、複数の貼合電極ＰＩ２が設けられる面を表面と呼び、表面の反対側の面を裏面と呼ぶ。図示の例において、チップＣＰの表面はチップＣＰの裏面よりも上方に設けられ、チップＣＭの裏面はチップＣＭの表面よりも上方に設けられる。
【0148】
チップＣＭ及びチップＣＰは、チップＣＭの表面とチップＣＰの表面とが対向するよう配置される。複数の貼合電極ＰＩ１は、複数の貼合電極ＰＩ２にそれぞれ対応して設けられ、複数の貼合電極ＰＩ２に貼合可能な位置に配置される。貼合電極ＰＩ１と貼合電極ＰＩ２とは、チップＣＭとチップＣＰとを貼合し、かつ電気的に導通させるための部材として機能する。
【0149】
尚、図３９の例において、チップＣＭの角部ａ１、ａ２、ａ３、ａ４は、それぞれ、チップＣＰの角部ｂ１、ｂ２、ｂ３、ｂ４と対応する。
【0150】
チップＣＭは、例えば図４０に示す様に、Ｘ方向及びＹ方向に並ぶ４つのメモリセルアレイ領域ＲＭＣＡ９を備える。また、チップＣＭのＹ方向の端部には、周辺領域ＲＰ９が設けられている。周辺領域ＲＰ９は、Ｘ方向に並ぶ複数の入出力領域ＲＩＯを備える。
【0151】
メモリセルアレイ領域ＲＭＣＡ９は、例えば図４１に示す様に、Ｙ方向に並ぶ複数のフィンガー構造ＦＳを備えている。
【0152】
また、メモリセルアレイ領域ＲＭＣＡ９は、Ｘ方向に並ぶ２つのメモリホール領域ＲＭＨと、これらメモリホール領域ＲＭＨの間に設けられた２つのフックアップ領域ＲＨＵと、を備える。
【0153】
第９実施形態では、メモリセルアレイ領域ＲＭＣＡの端部とフックアップ領域ＲＨＵとの間の範囲が、図４を参照して説明したパターン領域ＲＰＴＮとなる。また、各パターン領域ＲＰＴＮのＸ方向の一方側及び他方側の端部に、ダミーメモリホール領域ＲＤＭＨが設けられる。
【0154】
チップＣＭは、例えば図４２に示す様に、基体構造ＬＳＢと、基体構造ＬＳＢの下方に設けられたメモリセルアレイ層ＬＭＣＡ９と、メモリセルアレイ層ＬＭＣＡ９の下方に設けられた複数の配線層Ｍ０，Ｍ１，ＭＢと、を備える。
【0155】
メモリセルアレイ層ＬＭＣＡ９のメモリホール領域ＲＭＨ及びダミーメモリホール領域ＲＤＭＨにおいて、フィンガー構造ＦＳは、図４～図８を参照して説明した様な構造を備える。ただし、製造工程上の都合から、本実施形態に係るフィンガー構造ＦＳ中の構成は、例えば、第８実施形態に係るフィンガー構造ＦＳ中の構成と、上下反対に形成されている。また、図４２の例において、導電層１１２は、メモリセルアレイ層ＬＭＣＡ９ではなく、基体構造ＬＳＢに含まれている。
【0156】
メモリセルアレイ層ＬＭＣＡ９の入出力領域ＲＩＯは、酸化シリコン（ＳｉＯ２）等の絶縁層１０３と、絶縁層１０３を貫通してＺ方向に延伸するコンタクト電極ＣＣと、を備える。
【0157】
基体構造ＬＳＢは、メモリセルアレイ層ＬＭＣＡ９の上面に設けられた導電層１１２を含む。また、基体構造ＬＳＢは、導電層１１２の上面に設けられた絶縁層１１５と、絶縁層１１５の上面に設けられた裏面配線層ＭＡと、裏面配線層ＭＡの上面に設けられた絶縁層１１６と、を備える。
【0158】
本実施形態において、導電層１１２は、Ｘ方向及びＹ方向に並ぶ４つのメモリセルアレイ領域ＲＭＣＡ９（図４０）に対応して４つ設けられている。メモリセルアレイ領域ＲＭＣＡ９のＸ方向及びＹ方向の端部には、導電層１１２を含まない領域ＶＺが設けられている。
【0159】
絶縁層１１５は、例えば、酸化シリコン（ＳｉＯ２）等を含む。
【0160】
裏面配線層ＭＡは、複数の配線ｍａを含む。これら複数の配線ｍａは、例えば、アルミニウム（Ａｌ）等を含んでいても良い。
【0161】
メモリセルアレイ領域ＲＭＣＡ９では、複数の配線ｍａのうちの一部が、導電層１１２に電気的に接続されてＮＡＮＤフラッシュメモリのソース線ＳＬ（図３）の一部として機能しても良い。この様な配線ｍａは、Ｘ方向及びＹ方向に並ぶ４つのメモリセルアレイ領域ＲＭＣＡ９（図４０）に対応して４つ設けられても良い。
【0162】
入出力領域ＲＩＯでは、複数の配線ｍａのうちの一部が、外部パッド電極ＰＸとして機能する。この配線ｍａの一部は、絶縁層１１５を介して導電層１１２の上方に設けられ、絶縁層１１６に設けられた開口ＴＶを介してメモリダイＭＤ９の外部に露出する。また、この配線ｍａの他の一部は、導電層１１２を含まない領域ＶＺに設けられており、絶縁層１０３の上面及びコンタクト電極ＣＣの上端に接続されている。
【0163】
絶縁層１１６は、例えば、ポリイミド等の樹脂材料を上層部に含むパッシベーション層である。
【0164】
配線層Ｍ０，Ｍ１，ＭＢに含まれる複数の配線や電極は、例えば、メモリセルアレイ層ＬＭＣＡ９中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
【0165】
配線層Ｍ０は、図３３等を参照して説明した配線層Ｍ０と同様に構成されている。
【0166】
配線層Ｍ１は、例えば図４２に示す様に、複数の配線ｍ１を含む。これら複数の配線ｍ１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
【0167】
配線層ＭＢは、複数の貼合電極ＰＩ１を含む。これら複数の貼合電極ＰＩ１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜ｐＩ１Ｂ及び銅（Ｃｕ）等の金属膜ｐＩ１Ｍの積層膜等を含んでいても良い。
【0168】
チップＣＰは、例えば図４２に示す様に、半導体基板２００と、半導体基板２００の上方に設けられた電極層ＧＣと、電極層ＧＣの上方に設けられた配線層Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，ＤＢと、を備える。
【0169】
半導体基板２００は、図３３等を参照して説明した半導体基板１００と同様に構成されている。
【0170】
電極層ＧＣは、図３３等を参照して説明した電極層ＧＣと同様に構成されている。
【0171】
例えば図４２に示す様に、配線層Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，ＤＢに含まれる複数の配線や電極は、例えば、メモリセルアレイ層ＬＭＣＡ９中の構成及びチップＣＰ９中の構成の少なくとも一方に、電気的に接続される。
【0172】
配線層Ｄ０，Ｄ１，Ｄ２は、図３３等を参照して説明した配線層Ｄ０，Ｄ１，Ｄ２と同様に構成されている。
【0173】
配線層Ｄ３，Ｄ４は、それぞれ、複数の配線ｄ３，ｄ４を含む。これら複数の配線ｄ３，ｄ４は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。
【0174】
配線層ＤＢは、複数の貼合電極ＰＩ２を含む。これら複数の貼合電極ＰＩ２は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜ｐＩ２Ｂ及び銅（Ｃｕ）等の金属膜ｐＩ２Ｍの積層膜等を含んでいても良い。
【0175】
ここで、貼合電極ＰＩ１と貼合電極ＰＩ２とに銅（Ｃｕ）等の金属膜ｐＩ１Ｍ，ｐＩ２Ｍを用いると、金属膜ｐＩ１Ｍと金属膜ｐＩ２Ｍとが一体化して、互いの境界の確認が困難となる。但し、貼り合せの位置ずれによる貼合電極ＰＩ１と貼合電極ＰＩ２とを貼り合せた形状の歪み、バリア導電膜ｐＩ１Ｂ，ｐＩ２Ｂの位置ずれ（側面における不連続箇所の発生）により貼り合せ構造が確認できる。また、貼合電極ＰＩ１及び貼合電極ＰＩ２をダマシン法により形成する場合、それぞれの側面はテーパー形状を有する。このため、貼合電極ＰＩ１と貼合電極ＰＩ２とを貼り合せた部分におけるＺ方向に沿った断面の形状は、側壁が直線状とはならず、非矩形形状となる。また、貼合電極ＰＩ１と貼合電極ＰＩ２とを貼り合せた場合、これらを形成する各Ｃｕの底面、側面、及び上面をバリアメタルが覆う構造となる。これに対し、一般的なＣｕを用いた配線層では、Ｃｕの上面にＣｕの酸化防止機能を有する絶縁層（ＳｉＮまたはＳｉＣＮ等）が設けられ、バリアメタルは設けられていない。このため、貼り合せの位置ずれが発生していなくても、一般的な配線層との区別は可能である。
【0176】
本実施形態においては、ダミービット線ＤＢＬは、配線ｍ１、貼合電極ＰＩ１，ＰＩ２、及び、配線ｄ０～ｄ４を介して、半導体基板２００上に設けられたトランジスタＴｒＤＥＣのドレイン電極に電気的に接続される。また、トランジスタＴｒＤＥＣのソース電極は、配線ｄ０～ｄ４、貼合電極ＰＩ２，ＰＩ１、配線ｍ１，ｍ０及びコンタクト電極ＣＣを介して、外部パッド電極Ｐ（ＶＳＳ）に電気的に接続される。
【0177】
この様な構成において、ノードＮ１は、配線層Ｍ０，Ｍ１のいずれかに設けても良いし、配線層Ｄ０～Ｄ４のいずれかに設けても良い。ノードＮ１を配線層Ｍ０に設ける場合、例えば図３８を参照して説明した様に、複数のダミービット線ＤＢＬと、これらのＹ方向の端部に接続されたノードＮ１と、を１つの配線ｍ０として形成することが可能である。この様な構成によれば、複数のダミービット線ＤＢＬとトランジスタＴｒＤＥＣとを電気的に接続するための貼合電極ＰＩ１，ＰＩ２の数を削減可能である。また、ノードＮ１を配線層Ｍ１に設ける場合、例えば図４３に示す様に、配線層Ｍ１に、Ｘ方向に延伸し、複数のダミービット線ＤＢＬと重なる位置に設けられた配線ｍ１を設け、これをノードＮ１とすることが可能である。
【0178】
尚、第９実施形態に係るメモリダイＭＤ９は、例えば、第１実施形態に係る周辺回路ＰＣを備えるものとして説明したが、同様の構成において、第２実施形態～第７実施形態に係る周辺回路ＰＣを実現することも可能である。ここで、第２実施形態、第４実施形態又は第６実施形態に係る周辺回路ＰＣを実現する場合、ノードＮ２は、トランジスタＴｒＤＥＣ２のソース電極と、外部パッド電極ＰＸ又は電流検知回路ＤＥＣと、の間の電流経路に設けられた配線ｍ０，ｍ１，ｄ０，ｄ１，ｄ２，ｄ３，ｄ４のいずれかによって実現される。
【0179】
［その他の実施形態］
以上、第１実施形態～第９実施形態に係る半導体記憶装置について説明した。しかしながら、これらの実施形態に係る半導体記憶装置はあくまでも例示であり、具体的な構成、動作等は適宜調整可能である。
以上、第１実施形態～第９実施形態に係る半導体記憶装置について説明した。しかしながら、これらの実施形態に係る半導体記憶装置はあくまでも例示であり、具体的な構成、動作等は適宜調整可能である。
【0180】
例えば、第１実施形態～第９実施形態において、Ｚ方向に並ぶ導電層１１０の数や、フィンガー構造ＦＳに含まれる半導体柱１２０の数等は、適宜調整可能である。また、第１実施形態～第９実施形態に係るメモリダイＭＤ，ＭＤ８，ＭＤ９に含まれる配線層（例えば、図３３に例示する配線層Ｄ０，Ｄ１，Ｄ２，Ｍ０、又は、図４２に例示する配線層Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，ＤＢ，Ｍ０，Ｍ１，ＭＢ）の数等も、適宜調整可能である。
【0181】
更に、例えば、図１１、図２６又は図２８に示す様な構成において、複数のダミービット線ＤＢＬを複数のグループに分けて、共通のグループに属するダミービット線ＤＢＬを共通のノードＮ１及びトランジスタＴｒＤＥＣに電気的に接続することも可能である。これにより、１つのトランジスタＴｒＤＥＣに流れる電流の最大値を小さくしつつ、回路面積を抑えることが可能である。
【0182】
また、例えば、図１１、及び、図２５～図２９のいずれかに示す様な構成において、複数のダミービット線ＤＢＬを複数のグループに分けて、異なるグループ間で、トランジスタＴｒＤＥＣ，ＴｒＤＥＣ２の信号を、独立して制御出来る様な構成を採用することも可能である。これにより、不良個所の特定を、比較的容易に行うことが可能となる。
【0183】
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0184】
１００…半導体基板、１１０…導電層、１２０…半導体柱、１３０…ゲート絶縁膜、１３１…トンネル絶縁膜、１３２…電荷蓄積膜、１３３…ブロック絶縁膜、ＭＣＡ…メモリセルアレイ、ＢＬＫ…メモリブロック、ＳＵ…ストリングユニット、ＭＳ…メモリストリング、ＭＣ…メモリセル、ＳＴＤ，ＳＴＳ…選択トランジスタ、ＤＭＳ…ダミーメモリストリング、ＤＴｒ…ダミートランジスタ、ＢＬ…ビット線、ＤＢＬ…ダミービット線、ＷＬ…ワード線、ＳＧＤ，ＳＧＳ…選択ゲート線、ＳＡＵ…センスアンプユニット、Ｎ１…ノード、ＴｒＤＥＣ…トランジスタ、Ｐ…外部パッド電極。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】