特開 2024-136380 半導体記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024136380

(43)【公開日】2024-10-04

(54)【発明の名称】半導体記憶装置

(51)【国際特許分類】

   H10B 99/00 20230101AFI20240927BHJP

   H10B 43/27 20230101ALI20240927BHJP

   H10B 41/27 20230101ALI20240927BHJP

   H01L 21/336 20060101ALI20240927BHJP

【ＦＩ】

H10B99/00 481

H10B43/27

H10B41/27

H01L29/78 371

【審査請求】未請求

【請求項の数】12

【出願形態】ＯＬ

(21)【出願番号】P 2023047477

(22)【出願日】2023-03-24

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110001737

【氏名又は名称】弁理士法人スズエ国際特許事務所

(72)【発明者】

【氏名】松尾 良輔

(72)【発明者】

【氏名】吉見 光平

(72)【発明者】

【氏名】中島 博臣

【テーマコード（参考）】

5F083

5F101

【Ｆターム（参考）】

5F083EP02

5F083EP18

5F083EP24

5F083EP42

5F083EP47

5F083EP48

5F083EP76

5F083ER03

5F083ER14

5F083ER19

5F083GA10

5F083JA01

5F083JA39

5F083KA01

5F083KA05

5F083KA11

5F083LA12

5F083LA16

5F083LA20

5F083MA06

5F083MA16

5F083ZA29

5F101BA01

5F101BA45

5F101BB04

5F101BC02

5F101BD16

5F101BD22

5F101BD30

5F101BD34

5F101BE07

(57)【要約】

【課題】 制御チップに設けられた回路とメモリチップに設けられたパッド部との間を電気的に低抵抗で接続することが可能な半導体記憶装置を提供する。
【解決手段】 実施形態に係る半導体記憶装置は、メモリ動作を行う第１のチップ１００と、第１のチップのメモリ動作を制御する第２のチップ２００とを備える。第１のチップは、複数の導電層１１１を含む積層体１１０と、複数のピラー構造１２０と、それぞれが、積層体内を第１の方向及び第２の方向に延伸し且つ導電材料で形成された第１の導電部分１３１を含む複数の区画構造１３０と、ボンディングに用いられるパッド部１６０と、パッド部と第２のチップに含まれる回路とを電気的に接続する接続構造１７０であって、第１の方向並びに第２の方向及び第３の方向の一方に延伸し且つ前記導電材料で形成された第２の導電部分１７１を含む第１の壁状部分１７０ｙを含む接続構造と、を備える。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１の主面及び第２の主面を有し、メモリ動作を行う第１のチップと、
前記第１のチップの前記第１の主面に貼り合わせられ、前記第１のチップのメモリ動作を制御する第２のチップと、
を備える半導体記憶装置であって、
前記第１のチップは、
第１の方向に互いに離間して積層された複数の導電層を含む積層体と、
それぞれが、前記積層体内を前記第１の方向に延伸する半導体層を含む複数のピラー構造と、
それぞれが、前記積層体内を前記第１の方向及び前記第１の方向と交差する第２の方向に延伸し且つ導電材料で形成された第１の導電部分を含み、前記複数のピラー構造を前記第１の方向及び前記第２の方向と交差する第３の方向で複数のブロックに区画する複数の区画構造と、
前記第２の主面側に設けられ、ボンディングに用いられるパッド部と、
前記パッド部と前記第２のチップに含まれる回路とを電気的に接続する接続構造であって、前記第１の方向並びに前記第２の方向及び前記第３の方向の一方に延伸し且つ前記導電材料で形成された第２の導電部分を含む第１の壁状部分を含む接続構造と、
を備える
ことを特徴とする半導体記憶装置。

【請求項2】

前記接続構造は、前記第１の方向並びに前記第２の方向及び前記第３の方向の他方に延伸し且つ前記導電材料で形成された第３の導電部分を含む第２の壁状部分をさらに含む
ことを特徴とする請求項１に記載の半導体記憶装置。

【請求項3】

前記第１の壁状部分と前記第２の壁状部分とは互いに離間して設けられている
ことを特徴とする請求項２に記載の半導体記憶装置。

【請求項4】

前記第１の壁状部分と前記第２の壁状部分とは連続的に設けられている
ことを特徴とする請求項２に記載の半導体記憶装置。

【請求項5】

前記複数の区画構造のそれぞれは、絶縁材料で形成され且つ前記第１の導電部分の側面に沿って設けられた第１の絶縁部分をさらに含み、
前記第１の壁状部分は、前記絶縁材料で形成され且つ前記第２の導電部分の側面に沿って設けられた第２の絶縁部分をさらに含む
ことを特徴とする請求項１に記載の半導体記憶装置。

【請求項6】

前記第１のチップは、前記第２の主面側に設けられ且つ開口を有する絶縁層をさらに備え、
前記パッド部は、前記開口の底部の位置に対応して設けられている
ことを特徴とする請求項１に記載の半導体記憶装置。

【請求項7】

前記第１のチップは、前記パッド部から前記第２の主面に平行な方向に延伸する延伸部をさらに含み、
前記接続構造は、前記延伸部に物理的に接続されている
ことを特徴とする請求項１に記載の半導体記憶装置。

【請求項8】

前記接続構造は、前記パッド部に物理的に接続されている
ことを特徴とする請求項１に記載の半導体記憶装置。

【請求項9】

前記第１の方向から見て、前記接続構造は前記パッド部の外周に沿って設けられている
ことを特徴とする請求項８に記載の半導体記憶装置。

【請求項10】

前記第１のチップは、前記第１の方向から見て前記積層体が設けられた領域とは異なる位置に設けられた接続領域をさらに含み、
前記接続構造は、前記接続領域の絶縁領域内を延伸している
ことを特徴とする請求項１に記載の半導体記憶装置。

【請求項11】

前記第１のチップは、
前記第１の主面側に設けられ、前記第２のチップに接続された接続電極と、
前記接続構造と前記接続電極との間に接続された配線構造をさらに備え、
前記パッド部と前記第２のチップに含まれる前記回路とは、前記接続構造、前記配線構造及び前記接続電極を介して電気的に接続される
ことを特徴とする請求項１に記載の半導体記憶装置。

【請求項12】

前記積層体は、前記第１の方向に交互に積層された前記複数の導電層及び複数の絶縁層を含む
ことを特徴とする請求項１に記載の半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体記憶装置に関する。

【背景技術】

【0002】

メモリ動作を行うメモリチップと、メモリチップのメモリ動作を制御する制御チップとが貼り合わされた構造を有する半導体記憶装置が提案されている。このような貼り合わせチップで形成された半導体記憶装置では、制御チップに設けられた回路がメモリチップに設けられたパッド部を介して外部と電気的に接続される構造を含んでいる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１８－１４８０７１号公報

【特許文献2】特開２０２０－１４１１００号公報

【特許文献3】特開２０２２－０５０９５６号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

制御チップに設けられた回路とメモリチップに設けられたパッド部との間を電気的に低抵抗で接続することが可能な半導体記憶装置を提供する。

【課題を解決するための手段】

【0005】

実施形態に係る半導体記憶装置は、第１の主面及び第２の主面を有し、メモリ動作を行う第１のチップと、前記第１のチップの前記第１の主面に貼り合わせられ、前記第１のチップのメモリ動作を制御する第２のチップと、を備える半導体記憶装置であって、前記第１のチップは、第１の方向に互いに離間して積層された複数の導電層を含む積層体と、それぞれが、前記積層体内を前記第１の方向に延伸する半導体層を含む複数のピラー構造と、それぞれが、前記積層体内を前記第１の方向及び前記第１の方向と交差する第２の方向に延伸し且つ導電材料で形成された第１の導電部分を含み、前記複数のピラー構造を前記第１の方向及び前記第２の方向と交差する第３の方向で複数のブロックに区画する複数の区画構造と、前記第２の主面側に設けられ、ボンディングに用いられるパッド部と、前記パッド部と前記第２のチップに含まれる回路とを電気的に接続する接続構造であって、前記第１の方向並びに前記第２の方向及び前記第３の方向の一方に延伸し且つ前記導電材料で形成された第２の導電部分を含む第１の壁状部分を含む接続構造と、を備える。

【図面の簡単な説明】

【0006】

【図1】第１の実施形態に係る半導体記憶装置の構成を模式的に示した断面図である。

【図2】第１の実施形態に係る半導体記憶装置に含まれるメモリチップの構成を模式的に示した平面パターン図である。

【図3】第１の実施形態に係る半導体記憶装置に含まれるピラー構造の構成を模式的に示した断面図である。

【図4】第１の実施形態に係る半導体記憶装置に含まれるピラー構造の構成を模式的に示した断面図である。

【図5】第１の実施形態に係る半導体記憶装置に含まれる接続構造の構成を模式的に示した平面パターン図である。

【図6】第１の実施形態に係る半導体記憶装置に含まれる接続構造の構成を模式的に示した平面パターン図である。

【図7】第１の実施形態に係る半導体記憶装置に含まれる接続構造の構成を模式的に示した平面パターン図である。

【図8】第１の実施形態に係る半導体記憶装置に含まれる接続構造の構成を模式的に示した平面パターン図である。

【図9】第２の実施形態に係る半導体記憶装置の構成を模式的に示した断面図である。

【図10】第２の実施形態に係る半導体記憶装置に含まれるメモリチップの構成を模式的に示した平面パターン図である。

【発明を実施するための形態】

【0007】

以下、図面を参照して実施形態を説明する。

【0008】

（第１の実施形態）
図１は、第１の実施形態に係る３次元構造を有するＮＡＮＤ型の不揮発性半導体記憶装置の構成を模式的に示した断面図である。図２は、図１に示した半導体記憶装置に含まれるメモリチップ１００の構成を模式的に示した平面パターン図であり、図１に示した領域に対応する領域の平面パターン図である。

【0009】

なお、図１等に示されたＸ方向、Ｙ方向及びＺ方向は互いに交差する方向である。具体的には、Ｘ方向、Ｙ方向及びＺ方向は互いに直交している。

【0010】

本実施形態に係る半導体記憶装置は、メモリ動作を行うメモリチップ（第１のチップ）１００と、メモリチップ１００のメモリ動作を制御する制御チップ（第２のチップ）２００とを含んでいる。メモリチップ１００の第１の主面と制御チップ２００の第１の主面とが互いに貼り合わせられ、１つの半導体チップが形成されている。

【0011】

メモリチップ１００は、メモリ領域１００ａ及び接続領域１００ｂを含んでいる。

【0012】

メモリ領域１００ａは、積層体１１０、複数のピラー構造１２０、複数の区画構造１３０、下部領域１４０及び上部領域１５０等を含んでいる。

【0013】

積層体１１０は、Ｚ方向に互いに離間して積層された複数の導電層１１１を含んでいる。より具体的には、積層体１１０は、Ｚ方向に交互に積層された複数の導電層１１１及び複数の絶縁層１１２を含んでいる。

【0014】

各導電層１１１は、ＮＡＮＤストリングに対するワード線又は選択ゲート線として機能する。ＮＡＮＤストリングは、１以上の下部選択トランジスタと、１以上の上部選択トランジスタと、１以上の下部選択トランジスタと１以上の上部選択トランジスタとの間に設けられた複数のメモリセルとがＺ方向に積層された構造を有している。各絶縁層１１２は隣接する導電層１１１間を絶縁する機能を有している。導電層１１１はタングステン等の金属材料で形成され、絶縁層１１２はシリコン酸化物等の絶縁材料で形成されている。最下の導電層１１１を含む１以上の導電層１１１が下部選択ゲート線として機能し、最上の導電層１１１を含む１以上の導電層１１１が上部選択ゲート線として機能する。また、最下の導電層１１１を含む１以上の導電層１１１と最上の導電層１１１を含む１以上の導電層１１１との間に設けられた複数の導電層１１１がワード線として機能する。

【0015】

複数のピラー構造１２０はＸ方向及びＹ方向に配列されており、各ピラー構造１２０は積層体１１０内をＺ方向に延伸している。

【0016】

各ピラー構造１２０は、ＮＡＮＤストリング用に用いられる。すなわち、ピラー構造１２０とピラー構造１２０を囲む複数の導電層１１１とによってＮＡＮＤストリングが形成される。より具体的には、ワード線として機能する１つの導電層１１１とピラー構造１２０のワード線として機能する１つの導電層１１１に囲まれた部分とによって１つのメモリセルが形成され、選択ゲート線として機能する１つの導電層１１１とピラー構造１２０の選択ゲート線として機能する１つの導電層１１１に囲まれた部分とによって１つの選択ゲートが形成される。

【0017】

図３及び図４はそれぞれ、ピラー構造１２０の構成を模式的に示した断面図である。図３はＺ方向に対して平行な断面図であり、図４はＺ方向に対して垂直な断面図である。

【0018】

図３及び図４に示すように、ピラー構造１２０は、コア絶縁層１２１と、コア絶縁層１２１の側面を囲む半導体層１２２と、半導体層１２２の側面を囲むトンネル絶縁層１２３と、トンネル絶縁層１２３の側面を囲む電荷蓄積層１２４と、電荷蓄積層１２４の側面を囲むブロック絶縁層１２５とを含んでいる。

【0019】

複数の区画構造１３０はＸ方向に配列されており、各区画構造１３０は積層体１１０内をＹ方向及びＺ方向に延伸している。複数の区画構造１３０によって、複数のピラー構造１２０がＸ方向で複数のブロックに区画されている。各区画構造１３０は、壁状の構造を有し、金属材料等の導電材料で形成された導電部分１３１と、絶縁材料で形成され且つ導電部分１３１の側面に沿って設けられた絶縁部分１３２とを含んでいる。導電部分１３１及び絶縁部分１３２はいずれもＹ方向及びＺ方向に延伸している。

【0020】

区画構造１３０は、予備的な積層体に含まれる犠牲層を積層体１１０に含まれる導電層１１１でリプレースする処理にも用いられる。すなわち、予備的な積層体は複数の犠牲層及び複数の絶縁層１１２が交互に積層された構造を有しており、複数の犠牲層を複数の導電層１１１でリプレースすることで、複数の導電層１１１及び複数の絶縁層１１２が交互に積層された積層体１１０が形成される。区画構造１３０は、区画構造１３０用の溝を導電部分１３１及び絶縁部分１３２で埋めることで形成される。リプレース処理では、区画構造１３０用の溝を介して複数の犠牲層をエッチングすることで複数の絶縁層１１２間に複数のスペースを形成し、区画構造１３０用の溝を介して複数のスペース内に複数の導電層１１１を形成する。

【0021】

なお、上述したように、区画構造１３０はリプレース処理にも用いられるため、区画構造１３０と同様の構造を有し、区画構造１３０と直交する方向に延伸する（積層体１１０内をＸ方向及びＺ方向に延伸する）壁状の構造を、区画構造１３０に加えてさらに設けてもよい。

【0022】

下部領域１４０は、積層体１１０の下層側に設けられており、絶縁領域１４１、配線構造１４２及び接続電極１４３等を含んでいる。配線構造１４２は、ピラー構造１２０及び導電層１１１等に接続されている。具体的には、配線構造１４２は、絶縁領域１４１内をＸＹ平面（Ｚ方向に平行な平面）に平行な方向に延伸する配線部分、及び絶縁領域１４１内をＺ方向に延伸するプラグ部分等を含んでいる。接続電極１４３は、メモリチップ１００の第１の主面側に設けられ、制御チップ２００の接続電極２２３に物理的に接続されており、メモリチップ１００に含まれる配線構造１４２と制御チップ２００に含まれる配線構造２２２との電気的な接続に用いられる。

【0023】

上部領域１５０は、積層体１１０の上層側に設けられており、導電領域（導電層）１５１及び絶縁領域（絶縁層）１５２等を含んでいる。導電領域１５１は、ソース領域として機能し、ピラー構造１２０及び区画構造１３０が接続されている。

【0024】

接続領域１００ｂは、Ｚ方向から見て積層体１１０が設けられたメモリ領域１００ａとは異なる位置に設けられている。接続領域１００ｂは、パッド部１６０、延伸部１６１、接続構造１７０、絶縁領域１４１、配線構造１４２、接続電極１４３及び絶縁領域１５２等を含んでいる。

【0025】

パッド部１６０は、メモリチップ１００の第２の主面側に設けられており、ワイヤボンディング等のボンディングに用いられる。すなわち、パッド部１６０は、ボンディングワイヤ等が接続されるボンディングパッドとして用いられ、金属材料等の導電材料で形成されている。パッド部１６０は、絶縁領域（絶縁層）１５２に設けられた開口１５２ｈの底部の位置に対応して設けられている。パッド部１６０の中央領域１６０ｃは、ボンディングワイヤ等が実際に接続される予定の領域に対応する。

【0026】

延伸部１６１は、パッド部１６０からＸＹ平面に平行な方向（メモリチップ１００の第２の主面に平行な方向）に延伸している。すなわち、延伸部１６１は、パッド部１６０から連続的に設けられ、パッド部１６０と同じ導電材料で形成されている。

【0027】

接続構造１７０は、パッド部１６０と制御チップ２００に含まれる回路とを電気的に接続するものである。本実施形態では、接続構造１７０は、延伸部１６１に物理的に（直接的に）接続されており、絶縁領域１４１内をＺ方向に延伸している。

【0028】

接続構造１７０は、Ｘ方向及びＺ方向に延伸する１以上の壁状部分１７０ｘと、Ｙ方向及びＺ方向に延伸する１以上の壁状部分１７０ｙとを含んでいる。図に示した例では、接続構造１７０は、２つの壁状部分１７０ｘ及び２つの壁状部分１７０ｙを含んでいる。２つの壁状部分１７０ｘは互いに離間して設けられており、２つの壁状部分１７０ｙも互いに離間して設けられている。また、各壁状部分１７０ｘと各壁状部分１７０ｙも互いに離間して設けられている。

【0029】

各壁状部分１７０ｘは、導電部分１７１と、導電部分１７１の側面に沿って設けられた絶縁部分１７２とを含んでいる。したがって、壁状部分１７０ｘに含まれる導電部分１７１及び絶縁部分１７２はいずれも、Ｘ方向及びＺ方向に延伸している。同様に、各壁状部分１７０ｙは、導電部分１７１と、導電部分１７１の側面に沿って設けられた絶縁部分１７２とを含んでいる。したがって、壁状部分１７０ｙに含まれる導電部分１７１及び絶縁部分１７２はいずれも、Ｙ方向及びＺ方向に延伸している。

【0030】

接続構造１７０（壁状部分１７０ｘ及び１７０ｙ）は、区画構造１３０と共通の工程で形成される。したがって、接続構造１７０の導電部分１７１は区画構造１３０の導電部分１３１と同一の導電材料で形成され、接続構造１７０の絶縁部分１７２は区画構造１３０の絶縁部分１３２と同一の絶縁材料で形成されている。

【0031】

接続領域１００ｂの配線構造１４２は、接続構造１７０と接続電極１４３との間に接続されている。したがって、パッド部１６０と制御チップ２００に含まれる回路とは、延伸部１６１、接続構造１７０、配線構造１４２及び接続電極１４３を介して電気的に接続されている。接続領域１００ｂの配線構造１４２も、メモリ領域１００ａの配線構造１４２と同様に、絶縁領域１４１内をＸＹ平面に平行な方向に延伸する配線部分、及び絶縁領域１４１内をＺ方向に延伸するプラグ部分等を含んでいる。

【0032】

制御チップ２００は、メモリチップ１００のメモリ動作を制御するものであり、半導体基板２１０と、半導体基板２１０上に設けられた回路領域２２０とを含んでいる。回路領域２２０は、絶縁領域２２１、配線構造２２２、接続電極２２３及びＣＭＯＳトランジスタ２２４等を含んでいる。

【0033】

配線構造２２２は、ＣＭＯＳトランジスタ２２４等に接続されており、絶縁領域２２１内をＸＹ平面に平行な方向に延伸する配線部分、及び絶縁領域２２１内をＺ方向に延伸するプラグ部分等を含んでいる。

【0034】

接続電極２２３は、メモリチップ１００の接続電極１４３に物理的に接続されており、制御チップ２００に含まれる配線構造２２２とメモリチップ１００に含まれる配線構造１４２との電気的な接続に用いられる。したがって、メモリチップ１００に含まれるメモリ回路は及びパッド部１６０等は、接続電極１４３及び接続電極２２３を介して、制御チップ２００に含まれる回路と電気的に接続される。

【0035】

以上のように、本実施形態では、壁状部分１７０ｘ及び壁状部分１７０ｙを含む接続構造１７０が、区画構造１３０と共通の工程で形成される。そのため、接続構造１７０の壁状部分１７０ｘ及び壁状部分１７０ｙはそれぞれ、区画構造１３０と同様に、一方向に延伸している。これにより、以下に述べるように、接続構造１７０の抵抗を低減することが可能となる。

【0036】

例えば、接続構造を導電層１１１に接続されるコンタクトと共通の工程で形成したとすると、コンタクトは円柱状の形状を有しているため、接続構造全体の総面積（Ｚ方向から見た総面積）を大きくすることは難しい。そのため、接続構造の抵抗を低くすることが難しくなる。

【0037】

本実施形態では、接続構造１７０の壁状部分１７０ｘ及び壁状部分１７０ｙが、それぞれ一方向に延伸している。そのため、接続構造１７０全体の総面積（Ｚ方向から見た総面積）を大きくすることができる。これにより、接続構造１７０の抵抗を低減することが可能となり、制御チップ２００に設けられた回路とメモリチップ１００に設けられたパッド部１６０との間を電気的に低抵抗で接続することが可能となる。

【0038】

また、本実施形態では、接続構造１７０が区画構造１３０と共通の工程で形成されるため、接続構造１７０を形成するための特別な工程を行わなくても、接続構造１７０を的確に形成することが可能となる。

【0039】

また、本実施形態では、接続構造１７０が、パッド部１６０ではなく、延伸部１６１に物理的に接続されている。そのため、接続構造１７０からの影響を受けずに、パッド部１６０にボンディングを的確に行うことが可能である。

【0040】

図５～図８はそれぞれ、本実施形態に係る半導体記憶装置の接続構造１７０の種々の構成を模式的に示した平面パターン図である。

【0041】

図５の構成では、接続構造１７０が、それぞれがＹ方向及びＺ方向に延伸する複数の壁状部分１７０ｙで形成されている。図６の構成では、接続構造１７０が、それぞれがＸ方向及びＺ方向に延伸する複数の壁状部分１７０ｘで形成されている。図７及び図８の構成では、接続構造１７０が、それぞれがＹ方向及びＺ方向に延伸する複数の壁状部分１７０ｙと、それぞれがＸ方向及びＺ方向に延伸する複数の壁状部分１７０ｘとで形成されている。

【0042】

上述したように、接続構造１７０は、Ｘ方向及びＺ方向に延伸する１以上の壁状部分１７０ｘと、Ｙ方向及びＺ方向に延伸する１以上の壁状部分１７０ｙの、いずれか一方の壁状部分のみを含んでいてもよい。或いは、接続構造１７０は、Ｘ方向及びＺ方向に延伸する１以上の壁状部分１７０ｘと、Ｙ方向及びＺ方向に延伸する１以上の壁状部分１７０ｙの、両方の壁状部分を含んでいてもよい。

【0043】

また、上述した実施形態及び図５～図８に示した例では、壁状部分１７０ｘと壁状部分１７０ｙとが互いに離間して設けられていたが、壁状部分１７０ｘと壁状部分１７０ｙとが連続的に設けられていてもよい。

【0044】

（第２の実施形態）
次に、第２の実施形態を説明する。なお、本実施形態の基本的な事項は第１の実施形態と同様であり、第１の実施形態で説明した事項の説明は省略する。

【0045】

図９は、第２の実施形態に係る３次元構造を有するＮＡＮＤ型の不揮発性半導体記憶装置の構成を模式的に示した断面図である。図１０は、図９に示した半導体記憶装置に含まれるメモリチップ１００の構成を模式的に示した平面パターン図であり、図９に示した領域に対応する領域の平面パターン図である。

【0046】

第１の実施形態では、接続構造１７０は、パッド部１６０には直接的に（物理的に）接続されておらず、延伸部１６１に直接的に（物理的に）接続されていたが、本実施形態では、接続構造１７０が、パッド部１６０に直接的に（物理的に）接続されている。

【0047】

また、本実施形態では、壁状部分１７０ｘと壁状部分１７０ｙとが連続的に設けられており、Ｚ方向から見て、接続構造１７０はパッド部１６０の内側にパッド部１６０の外周に沿って設けられている。

【0048】

また、接続構造１７０は、パッド部１６０の中央領域１６０ｃ（ボンディングワイヤ等が実際に接続される予定の領域）には接続されておらず、Ｚ方向から見て、中央領域１６０ｃを囲むように設けられている。

【0049】

本実施形態でも、第１の実施形態と同様に、壁状部分１７０ｘ及び壁状部分１７０ｙを含む接続構造１７０が、区画構造１３０と共通の工程で形成される。そのため、第１の実施形態と同様に、接続構造１７０の壁状部分１７０ｘ及び壁状部分１７０ｙはそれぞれ、区画構造１３０と同様に、一方向に延伸している。したがって、本実施形態でも、第１の実施形態で述べた効果と同様の効果を得ることが可能である。

【0050】

また、第１の実施形態では、接続構造１７０が延伸部１６１に物理的に接続されていたが、本実施形態では、接続構造１７０がパッド部１６０に物理的に接続されている。そのため、パッド部１６０及び接続構造１７０を含む領域の総面積（Ｚ方向から見た総面積）を低減することが可能である。

【0051】

また、本実施形態では、接続構造１７０が、パッド部１６０の外周に沿って設けられており、パッド部１６０の中央領域１６０ｃ（ボンディングワイヤ等が実際に接続される予定の領域）には設けられていない。そのため、接続構造１７０からの影響を受けずに、パッド部１６０にボンディングを的確に行うことが可能である。

【0052】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0053】

１００…メモリチップ（第１のチップ）
１００ａ…メモリ領域 １００ｂ…接続領域
１１０…積層体 １１１…導電層 １１２…絶縁層
１２０…ピラー構造 １２１…コア絶縁層 １２２…半導体層
１２３…トンネル絶縁層 １２４…電荷蓄積層 １２５…ブロック絶縁層
１３０…区画構造 １３１…導電部分 １３２…絶縁部分
１４０…下部領域 １４１…絶縁領域 １４２…配線構造 １４３…接続電極
１５０…上部領域 １５１…導電領域 １５２…絶縁領域 １５２ｈ…開口
１６０…パッド部 １６０ｃ…中央領域 １６１…延伸部
１７０…接続構造 １７０ｘ、１７０ｙ…壁状部分
１７１…導電部分 １７２…絶縁部分
２００…制御チップ（第２のチップ）
２１０…半導体基板 ２２０…回路領域 ２２１…絶縁領域
２２２…配線構造 ２２３…接続電極 ２２４…ＣＭＯＳトランジスタ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】