特開 2024-136382 演算装置およびプリフェッチ制御方法、プリフェッチ制御プログラム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024136382

(43)【公開日】2024-10-04

(54)【発明の名称】演算装置およびプリフェッチ制御方法、プリフェッチ制御プログラム

(51)【国際特許分類】

   G06F 12/0862 20160101AFI20240927BHJP

   G06F 12/0897 20160101ALI20240927BHJP

【ＦＩ】

G06F12/0862 105

G06F12/0897 100

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2023047479

(22)【出願日】2023-03-24

(71)【出願人】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(71)【出願人】

【識別番号】000003207

【氏名又は名称】トヨタ自動車株式会社

(71)【出願人】

【識別番号】520124752

【氏名又は名称】株式会社ミライズテクノロジーズ

(74)【代理人】

【識別番号】110000028

【氏名又は名称】弁理士法人明成国際特許事務所

(72)【発明者】

【氏名】湊 祥太

(72)【発明者】

【氏名】滝澤 哲郎

【テーマコード（参考）】

5B205

【Ｆターム（参考）】

5B205JJ13

5B205MM03

5B205NN92

5B205UU32

(57)【要約】

【課題】ランダムアクセスにおいてヒット率を向上できる技術を提供する。
【解決手段】演算装置１００は、第２記憶部１４と、第２記憶部に格納されたデータの一部のデータが格納され、第２記憶部よりもデータ容量が小さい第１記憶部１３と、演算部１１と、第１記憶部から演算部が要求した第１データを取得し、第１記憶部に第１データが格納されていない場合に第２記憶部から第１データを取得する制御部１２と、制御部が第２記憶部に格納されている各データを取得した直後に取得したデータを示す次データ情報を記録するテーブル１５と、制御部が第１データを取得した場合に、テーブルを用いて、前回制御部が第１データを取得した直後に要求したデータである第２データを第１記憶部に予め格納するプリフェッチを実行するプリフェッチ制御部３１と、を備える。
【選択図】図１

【特許請求の範囲】

【請求項1】

演算装置（１００）であって、
第２記憶部（１４）と、
前記第２記憶部に格納されたデータの一部のデータが格納され、前記第２記憶部よりもデータ容量が小さい第１記憶部（１３）と、
演算部（１１）と、
前記第１記憶部から前記演算部が要求した第１データを取得し、前記第１記憶部に前記第１データが格納されていない場合に前記第２記憶部から前記第１データを取得する制御部（１２）と、
前記制御部が前記第２記憶部に格納されている各データを取得した直後に取得したデータを示す次データ情報を記録するテーブル（１５）と、
前記制御部が前記第１データを取得した場合に、前記テーブルを用いて、前回前記制御部が前記第１データを取得した直後に要求したデータである第２データを前記第１記憶部に予め格納するプリフェッチを実行するプリフェッチ制御部（３１）と、を備える、演算装置。

【請求項2】

請求項１に記載の演算装置であって、
前記プリフェッチ制御部は、前記テーブルに前記制御部が取得したデータに対応づけられた前記次データ情報が記録されていない場合、前記プリフェッチを実行しない、演算装置。

【請求項3】

請求項１または請求項２に記載の演算装置であって、
前記テーブルは、前記次データ情報の確度が予め定められた閾値以上であるか否かを示す有効情報を格納し、
前記プリフェッチ制御部は、前記第１データに対応づけられた前記有効情報が前記確度が前記閾値以上であることを示す場合に、前記プリフェッチを実行する、演算装置。

【請求項4】

請求項３に記載の演算装置であって、
前記有効情報は、前記第１データが前記第２記憶部に格納されていない場合において、前記演算部が前記第１データを要求した直後に再度前記１データを要求した場合に、前記第１データに対応づけられた前記次データ情報の前記確度が前記閾値以上でないことを示す、演算装置。

【請求項5】

演算装置が実行するプリフェッチ制御方法であって、
第２記憶部にデータを格納する第２格納工程と
前記第２記憶部に格納されたデータの一部のデータが格納され、前記第２記憶部よりもデータ容量が小さい第１記憶部にデータを格納する第１格納工程と、
演算処理を行う演算工程と、
前記第１記憶部から前記演算工程において要求された第１データを取得し、前記第１記憶部に前記第１データが格納されていない場合に前記第２記憶部から前記第１データを取得する取得工程と、
前記取得工程において前記第２記憶部に格納されている各データを取得した直後に取得したデータを示す次データ情報を格納するテーブルを用いて、前回前記取得工程において前記第１データが取得された直後に取得されたデータである第２データを前記第１記憶部に予め格納するプリフェッチ工程と、を含む、プリフェッチ制御方法。

【請求項6】

プリフェッチ制御プログラムであって、
第２記憶部にデータを格納する第２格納機能と
前記第２記憶部に格納されたデータの一部のデータが格納され、前記第２記憶部よりもデータ容量が小さい第１記憶部にデータを格納する第１格納機能と、
演算処理を行う演算機能と、
前記第１記憶部から前記演算機能において要求された第１データを取得し、前記第１記憶部に前記第１データが格納されていない場合に前記第２記憶部から前記第１データを取得する取得機能と、
前記取得機能において前記第２記憶部に格納されている各データを取得した直後に取得したデータを示す次データ情報を格納するテーブルを用いて、前回前記取得機能において前記第１データが取得された直後に取得されたデータである第２データを前記第１記憶部に予め格納するプリフェッチ機能と、をコンピュータに実現させる、プリフェッチ制御プログラム。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、演算装置およびプリフェッチ制御方法、プリフェッチ制御プログラムに関する。

【背景技術】

【0002】

メインメモリからキャッシュメモリに予めデータを格納するプリフェッチ技術が知られている。特許文献１には、プロセッサからキャッシュメモリへ要求したデータのアドレスと、過去にプロセッサからキャッシュメモリへ要求したデータのアドレスとの差分を用いて、プリフェッチを行う技術が記載されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開平１１－１６７５２０号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、プロセッサが一定のアドレス差で順にアクセス要求をしない場合、すなわち、ランダムなアドレスにアクセス要求をするランダムアクセスを行う場合、特許文献１に記載のプリフェッチ技術では、プロセッサが要求したデータがキャッシュメモリに格納されている割合であるヒット率が向上しない。そのため、ランダムアクセスにおいてヒット率を向上できる技術が望まれていた。

【課題を解決するための手段】

【0005】

本開示の一形態によれば、演算装置（１００）が提供される。演算装置は、第２記憶部（１４）と、前記第２記憶部に格納されたデータの一部のデータが格納され、前記第２記憶部よりもデータ容量が小さい第１記憶部（１３）と、演算部（１１）と、前記第１記憶部から前記演算部が要求した第１データを取得し、前記第１記憶部に前記第１データが格納されていない場合に前記第２記憶部から前記第１データを取得する制御部（１２）と、前記制御部が前記第２記憶部に格納されている各データを取得した直後に取得したデータを示す次データ情報を記録するテーブル（１５）と、前記制御部が前記第１データを取得した場合に、前記テーブルを用いて、前回前記制御部が前記第１データを取得した直後に要求したデータである第２データを前記第１記憶部に予め格納するプリフェッチを実行するプリフェッチ制御部（３１）と、を備える。

【0006】

この形態の演算装置によれば、前回演算部が第１データを要求した直後に要求したデータである第２データをプリフェッチするため、２以上のデータにランダムアクセスするデータ要求のパターンを繰り返す場合において、ヒット率を向上することができる。

【図面の簡単な説明】

【0007】

【図1】演算装置の構成の概要を示す説明図である。

【図2】プリフェッチ制御処理の一例を示したフローチャートである。

【図3】テーブル作成工程の詳細の一例を示したフローチャートである。

【図4】プリフェッチ工程の詳細の一例を示したフローチャートである。

【図5】ステップＳ１４０直後の第１記憶部等の説明図である。

【図6】ステップＳ１７０における第１記憶部等の説明図である。

【図7】ステップＳ１４０直後の第１記憶部等の他の説明図である。

【図8】ステップＳ２５０直後の第１記憶部等の説明図である。

【図9】ステップＳ１７０直後の第１記憶部等の説明図である。

【図10】プリフェッチ制御処理が終了した直後の第１記憶部等の説明図である。

【図11】ステップＳ１２５直後の第１記憶部等の説明図である。

【図12】ステップＳ３６０直後の第１記憶部等の説明図である。

【発明を実施するための形態】

【0008】

Ａ．第１実施形態：
図１に示すように、演算装置１００は、ＣＰＵ１０と、メモリ２０と、プリフェッチ制御回路部３０とを備える。本実施形態において、演算装置１００は、演算処理を行う装置である。演算装置１００は、クラウド上に実装されていてもよい。ＣＰＵ１０は、メモリ２０にインストールされたプログラムを実行することによって、演算部１１や制御部１２の機能を実現し、第１記憶部１３や第２記憶部１４、メモリ２０に格納されたデータを用いて演算処理を行う。プリフェッチ制御回路部３０は、ＣＰＵや、ＲＡＭ、ＲＯＭにより構成されたマイクロコンピュータ等からなり、ＲＡＭやＲＯＭ、メモリに予めインストールされたプログラムをマイクロコンピュータが実行することによって、プリフェッチ制御部３１の機能を実現し、第１記憶部１３および第２記憶部１４、メモリ２０の管理を行う。

【0009】

演算部１１は、データを用いて、入力された命令に対する演算を実行し、演算結果を出力する演算処理を行う。演算部１１は、演算処理に用いるデータを制御部１２に要求する。演算処理を「演算工程」ともいう。

【0010】

制御部１２は、演算部１１から要求されたデータを第１記憶部１３や第２記憶部１４、メモリ２０から取得する。より具体的には、制御部１２は、まず、第１記憶部１３からデータを取得する。第１記憶部１３に演算部１１から要求されたデータが格納されていなかった場合、制御部１２は、第２記憶部１４からデータを取得する。この一連の処理を「取得工程」ともいう。第２記憶部１４に演算部１１から要求されたデータが格納されていなかった場合、制御部１２は、メモリ２０からデータを取得する。

【0011】

第１記憶部１３および第２記憶部１４には、演算部１１が演算処理に用いるデータが格納されるキャッシュメモリである。第１記憶部１３は、第２記憶部１４よりも演算部１１からのデータ要求時におけるアクセス時間が短く、第２記憶部１４よりもデータ容量が小さい。第１記憶部１３は、１次キャッシュメモリやＬ１キャッシュともいう。第２記憶部１４は、２次キャッシュメモリやＬ２キャッシュともいう。また、第１記憶部１３には、第２記憶部１４に格納されたデータの一部のデータが格納される。すなわち、第２記憶部１４は、第１記憶部１３が格納している全データを格納しているインクルージョンキャッシュである。第２記憶部１４は、テーブル１５を有する。

【0012】

テーブル１５は、第２記憶部１４に格納されている各データに対応づけられた、次データ情報を記録する。「次データ情報」は、制御部１２が各データを取得した直後に取得したデータを示す情報である。すなわち、演算部１１が各データを要求した直後に要求したデータを示す情報である。本実施形態において、テーブル１５は、次データ情報に対応づけた、各次データ情報の確度が予め定められた閾値以上であるか否かを示す第１有効情報を記録する。次データ情報の確度が閾値以上である場合、第１有効情報として「有効」が記録される。次データ情報の確度が閾値未満である場合、第１有効情報として「無効」が記録される。

【0013】

本実施形態において、第１有効情報は、演算部１１が要求したデータである第１データが第２記憶部１４に格納されていない場合において、演算部１１が第１データを要求した直後に再度第１データを要求した場合に、第１データに対応づけられた次データ情報の確度が閾値未満であることを示すよう記録される。すなわち、第１有効情報として「無効」が記録される。

【0014】

また、本実施形態において、テーブル１５は、第２記憶部１４において演算部１１が要求したデータが格納されているラインのインデックスを示す現インデックスＣＡＩと、第２記憶部１４において演算部１１が直前に要求したデータが格納されているラインのインデックスを示す前インデックスＬＡＩと、前インデックスＬＡＩが有効であるか否かを示す第２有効情報とを記録する。テーブル１５が初期化された場合において、第２情報として「無効」が記録される。

【0015】

プリフェッチ制御部３１は、テーブル１５を用いてプリフェッチを制御する。プリフェッチ制御部３１は、演算部１１が要求したデータである第１データが第２記憶部１４に格納されている場合において、演算部１１からの要求に先立って、前回演算部が第１データを要求した直後に要求したデータである第２データを第１記憶部１３に予め格納するプリフェッチを実行する。

【0016】

本実施形態において、プリフェッチ制御部３１は、テーブル１５に制御部１２が取得したデータに対応づけられた次データ情報が記録されていない場合、プリフェッチを実行しない。また、プリフェッチ制御部３１は、第１データに対応づけられた有効情報が有効を示す場合に、プリフェッチを実行する。

【0017】

図２に示すプリフェッチ制御処理は、プリフェッチ制御部３１の制御に応じて、プリフェッチを実行する処理である。この処理は、演算部１１が演算処理を実行し、データを要求する際に繰り返し実行される。

【0018】

演算装置１００は、ステップＳ１００において、演算部１１が要求したデータである第１データが第１記憶部１３に格納されているか否かを判定する。第１データが第１記憶部１３に格納されている場合、演算装置１００は、ステップＳ１４５の処理に進む。一方、第１データが第１記憶部１３に格納されていない場合、演算装置１００は、ステップＳ１１０の処理に進む。

【0019】

演算装置１００は、ステップＳ１１０において、第１データが第２記憶部１４に格納されているか否かを判定する。第１データが第２記憶部１４に格納されている場合、演算装置１００は、ステップＳ１２５の処理に進む。一方、第１データが第２記憶部１４に格納されていない場合、演算装置１００は、ステップＳ１２０の処理に進む。

【0020】

演算装置１００は、ステップ１２０において、メモリ２０から取得した第１データを第１記憶部１３に格納する。

【0021】

演算装置１００は、ステップ１３０において、メモリ２０から取得した第１データを第２記憶部１４に格納する。この工程を「第２格納工程」ともいう。なお、ステップＳ１２０とステップＳ１３０とはこの順に限らず、任意の順序で行うことができ、並行して行ってもよい。

【0022】

演算装置１００は、ステップＳ１４０において、現インデックスＣＡＩに、ステップＳ１３０においてデータを格納した第２記憶部１４におけるラインのインデックスを記録する。

【0023】

演算装置１００は、ステップＳ１５０において、テーブル１５を作成する。この工程を「テーブル作成工程」ともいう。テーブル１５の作成の詳細については後述する。

【0024】

演算装置１００は、ステップＳ１６０において、演算部１１の演算処理が終了したか否かを判定する。演算部１１の演算処理が終了した場合、すなわち、演算部１１がデータの要求を行わない場合、プリフェッチ処理を終了する。一方、演算部１１の演算処理が終了していない場合、すなわち、演算部１１がデータの要求を行う場合、ステップＳ１７０において前インデックスＬＡＩを記録し、ステップＳ１００の処理に戻る。つまり、演算装置１００は、演算部１１の演算処理が終了するまで、ステップＳ１００～Ｓ１７０の処理を繰り返す。

【0025】

演算装置１００は、ステップ１２５において、第２記憶部１４から取得した第１データを第１記憶部１３に格納する。なお、ステップＳ１２０とステップＳ１２５とを併せて、「第１格納工程」ともいう。

【0026】

演算装置１００は、ステップＳ１４５において、現インデックスＣＡＩに、第２記憶部１４において演算部１１が要求したデータが格納されているラインのインデックスを記録する。

【0027】

演算装置１００は、ステップＳ１５５において、プリフェッチを実行する。この工程を「プリフェッチ工程」ともいう。プリフェッチの詳細については後述する。演算装置１００は、ステップＳ１５５の処理の後、ステップＳ１６０の処理に進む。

【0028】

図３に示すテーブル作成工程の処理は、図２に示すステップＳ１５０において、演算装置１００がテーブル１５を作成する一連の処理である。演算装置１００は、ステップＳ２００において、第２有効情報が「有効」であり、かつ、次データ情報において現インデックスＣＡＩが記録されているか否かを判定する。第２有効情報が「有効」であり、かつ、次データ情報において現インデックスＣＡＩが記録されている場合、演算装置１００は、ステップＳ２１０の処理に進む。一方、第２有効情報が「無効」である、または、次データ情報において現インデックスＣＡＩが記録されていない場合、演算装置１００は、ステップＳ２２０の処理に進む。

【0029】

演算装置１００は、ステップＳ２１０において、テーブル１５における次データ情報において現インデックスＣＡＩが記録されているインデックスの第１有効情報を無効にする。テーブル１５における次データ情報において現インデックスＣＡＩが記録されているインデックスを参照インデックスＲＩともいう。

【0030】

演算装置１００は、ステップＳ２２０において、次データ情報における現インデックスＣＡＩの第１有効情報に「無効」を記録する。なお、ステップＳ２１０とステップＳ２２０とはこの順に限らず、任意の順序で行うことができ、並行して行ってもよい。

【0031】

演算装置１００は、ステップＳ２３０において、第２情報が有効を示しているか否かを判定する。第２有効情報が有効を示している場合、演算装置１００は、ステップＳ２４０の処理に進む。一方、第２有効情報が無効を示している場合、演算装置１００は、テーブル作成処理を終了する。

【0032】

演算装置１００は、ステップＳ２４０において、テーブル１５における前インデックスＬＡＩの次データ情報に記録されたインデックスを取得する。すなわち、第２記憶部１４における、演算部１１が第１データを要求する直前に要求したデータが格納されているラインのインデックスを取得する。テーブル１５における前インデックスＬＡＩの次データ情報に記録されたインデックスを過去インデックスＰＡＩともいう。

【0033】

演算装置１００は、ステップＳ２５０において、テーブル１５におけるステップＳ２４０で取得した過去インデックスＰＡＩの次データ情報に現インデックスＣＡＩを記録する。

【0034】

演算装置１００は、ステップＳ２６０において、テーブル１５におけるステップＳ２４０で取得した過去インデックスＰＡＩの第１有効情報に「有効」を記録する。なお、ステップＳ２５０とステップＳ２６０とはこの順に限らず、任意の順序で行うことができ、並行して行ってもよい。

【0035】

図４に示すプリフェッチ工程の処理は、図２に示すステップＳ１５５において、演算装置１００がプリフェッチを実行する一連の処理である。

【0036】

演算装置１００は、ステップＳ３００において、テーブル１５における現インデックスＣＡＩの第１有効情報の確度が閾値以上か否かを判定する。第１有効情報の確度が閾値以上である場合、すなわち第１有効情報が「有効」を示している場合、演算装置１００は、ステップＳ３１０の処理に進む。一方、第１有効情報の確度が閾値未満である場合、すなわち第１有効情報が「無効」を示している場合、演算装置１００は、ステップＳ３３０の処理に進む。

【0037】

演算装置１００は、ステップＳ３１０において、テーブル１５における現インデックスＣＡＩの次データ情報に格納されているインデックスを取得する。すなわち、演算部１１が前回第１データを要求した直後に要求したデータが格納されているラインのインデックスを取得する。テーブル１５における現インデックスＣＡＩの次データ情報に格納されているインデックスを次インデックスＮＡＩともいう。

【0038】

演算装置１００は、ステップＳ３２０において、第２記憶部１４におけるステップＳ３２０で取得した次インデックスＮＡＩのラインのデータを第１記憶部１３へ格納する。すなわち、プリフェッチを行う。

【0039】

演算装置１００は、ステップＳ３３０において、現インデックスＣＡＩと前インデックスＬＡＩとが同じか否かを判定する。同じでない場合、すなわち、演算装置１００が連続して同じデータを要求していない場合、演算装置１００は、ステップＳ３４０の処理に進む。一方、同じ場合、すなわち、演算装置１００が連続して同じデータを要求した場合、演算装置１００は、プリフェッチ処理を終了する。

【0040】

演算装置１００は、ステップＳ３４０において、テーブル１５における前インデックスＬＡＩの次データ情報に記録されたインデックスである過去インデックスＰＡＩを取得する。

【0041】

演算装置１００は、ステップＳ３５０において、テーブル１５におけるステップＳ３４０で取得したインデックスの次データ情報に現インデックスＣＡＩを記録する。

【0042】

演算装置１００は、ステップＳ３６０において、テーブル１５におけるステップＳ３４０で取得した過去インデックスＰＡＩの第１有効情報に「有効」を記録する。なお、ステップＳ３５０とステップＳ３６０とはこの順に限らず、任意の順序で行うことができ、並行して行ってもよい。

【0043】

図５～図１２に示す第１記憶部１３および第２記憶部１４、テーブル１５は、プリフェッチ制御処理の各工程におけるの説明図である。本実施形態において、第１記憶部１３および第２記憶部１４は、演算部１１が要求したデータのアドレスから連続する４つのアドレスの各データが一つのラインに格納される。図５～図１２において、第１記憶部１３および第２記憶部１４が格納するデータは、各データがメモリ２０において格納されているアドレスによって表される。また、本実施形態において、第１記憶部１３および第２記憶部１４は、ＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）の方式で、データが格納される。より具体的には、第１記憶部１３および第２記憶部１４は、新たにデータが格納される場合、各キャッシュ内の最も古いデータ上に新しいデータが上書きされる。

【0044】

以下では、第１記憶部１３および第２記憶部１４、テーブル１５が初期化された状態において、演算部１１が要求するデータのアドレスが「０ｘ００００、０ｘ００３４、０ｘ００１０、０ｘ００６６、０ｘ０００８、０ｘ０００Ｃ、０ｘ００２８、０ｘ００ＣＣ」の順に８個である場合を例として説明する。第１記憶部１３および第２記憶部１４、テーブル１５の初期化は、演算装置１００の起動時や、メモリ２０を空にする指示がある場合に行われる。また、テーブル１５が初期化された場合において、第２有効情報は「無効」である。

【0045】

図５に示す第１記憶部１３および第２記憶部１４、テーブル１５は、ステップＳ１４０（図２参照）直後の状態を示している。第１記憶部１３のインデックス「０」のラインには、ステップＳ１２０において「０ｘ００００」のデータが格納されている。テーブル１５が初期化された状態でプリフェッチ制御処理が実行されたため、テーブル１５に「０ｘ００００」に対応づけられた次データ情報が記録されておらず、プリフェッチ制御部３１は、プリフェッチを実行していない。第２記憶部１４のインデックス「０」のラインには、ステップＳ１３０において「０ｘ００００」のデータが格納されている。テーブル１５の現インデックスＣＡＩには、ステップＳ１４０において、ステップＳ１３０において第２記憶部１４における「０ｘ００００」のデータが格納されたラインのインデックスである「０」が記録されている。

【0046】

図６に示すように、ステップＳ１７０（図２参照）において、前インデックスＬＡＩに、現インデックスＣＡＩに記録されたインデックスである「０」が記録され、第２有効情報に「有効」が記録される。

【0047】

続いて、演算部１１が要求する「０ｘ００３４」のアドレスのデータもヒットしないため、演算装置１００は、ステップＳ１２０の処理に進む。図７は、ステップＳ１４０（図２参照）直後の第１記憶部１３および第２記憶部１４、テーブル１５を示している。第１記憶部１３のインデックス「１」のラインには、ステップＳ１２０において「０ｘ００３４」のアドレスのデータが格納されている。テーブル１５に「０ｘ００３４」に対応づけられた次データ情報が記録されておらず、プリフェッチ制御部３１は、プリフェッチを実行していない。第２記憶部１４のインデックス「１」のラインには、ステップＳ１３０において「０ｘ００３４」のアドレスのデータが格納されている。テーブル１５の現インデックスＣＡＩには、ステップＳ１４０において、ステップＳ１３０において第２記憶部１４における「０ｘ００３４」のアドレスのデータが格納されたラインのインデックスである「１」が記録されている。

【0048】

第２有効情報が有効を示しているため、演算装置１００は、ステップＳ２４０の処理に進む。図８に示すように、ステップＳ２４０（図３参照）において、テーブル１５における前インデックスＬＡＩのインデックスである「０」の次データ情報に現インデックスＣＡＩのインデックスである「１」が記録され、ステップＳ２５０において、テーブル１５における前インデックスＬＡＩのインデックスである「０」の第１有効情報に「有効」が記録される。

【0049】

図９に示すように、ステップＳ１７０（図２参照）において、前インデックスＬＡＩに、現インデックスＣＡＩに記録されたインデックスである「１」が記録され、第２有効情報に「有効」が記録される。

【0050】

演算部１１が演算処理を終了してプリフェッチ制御処理が終了した場合、より具体的には演算部１１が「０ｘ００１Ｃ」のデータを要求し終えた場合、第１記憶部１３および第２記憶部１４、テーブル１５には、図１０に示すように、データが格納される。第２記憶部１４には、「０ｘ００００、０ｘ００３４、０ｘ００１０、０ｘ００６６、０ｘ０００８、０ｘ０００Ｃ、０ｘ００２８、０ｘ００ＣＣ」のデータが順に格納されている。第１記憶部１３には、演算部１１が要求するデータのアドレスが「０ｘ０００８、０ｘ０００Ｃ、０ｘ００２８、０ｘ００ＣＣ」のデータが順に格納されている。

【0051】

再び、演算部１１が要求するデータのアドレスが「０ｘ００００、０ｘ００３４、０ｘ００１０、０ｘ００６６、０ｘ０００８、０ｘ０００Ｃ、０ｘ００２８、０ｘ００ＣＣ」である場合、演算部１１が要求した「０ｘ００００」のデータは第１記憶部１３には格納されていないものの、第２記憶部１４には格納されている。そのため、演算装置１００は、ステップＳ１２５（図２参照）の処理に進み、第２記憶部１４から「０ｘ００００」のデータを取得し、第１記憶部１３に格納する。図１１に示すように、第１記憶部１３のインデックス「０」のラインに「０ｘ００００、０ｘ０００１、０ｘ０００２、０ｘ０００３」のデータが格納される。

【0052】

演算装置１００は、ステップＳ３１０（図４参照）において、テーブル１５における現インデックスＣＡＩのインデックスである「０」の次データ情報である「１」を取得し、ステップＳ３２０において、第２記憶部１４におけるインデックス「１」のデータである「０ｘ００３４、０ｘ００３５、０ｘ００３６、０ｘ００３７」をプリフェッチする。

【0053】

図１２に示すように、ステップＳ３６０直後の第１記憶部１３のインデックス「１」のラインには「０ｘ００３４、０ｘ００３５、０ｘ００３６、０ｘ００３７」のデータが格納されている。また、テーブル１５のインデックス「７」の次データ情報に「０」が記録され、第１有効情報に「有効」が記録されている。

【0054】

演算部１１が続いて要求する「０ｘ００３４」のデータは、既に第１記憶部１３にプリフェッチされている。以降も、演算部１１の要求に先立って、「０ｘ００１０、０ｘ００６６、０ｘ０００８、０ｘ０００Ｃ、０ｘ００２８、０ｘ００ＣＣ」のデータがプリフェッチされる。

【0055】

以上で説明した本実施形態の演算装置１００によれば、プリフェッチ制御部３１は、前回演算部が第１データを要求した直後に要求したデータである第２データをプリフェッチする。そのため、２以上のデータにランダムアクセスするデータ要求のパターンを繰り返す場合において、ヒット率を向上することができる。

【0056】

また、プリフェッチ制御部３１は、テーブル１５に制御部１２が取得したデータに対応づけられた次データ情報が記録されていない場合、プリフェッチを実行しない。そのため、不必要にプリフェッチを行うことを抑制できる。

【0057】

また、プリフェッチ制御部３１は、次データ情報が有効で有る場合にプリフェッチを行う。より具体的には、プリフェッチ制御部３１は、ステップＳ３００において、テーブル１５における現インデックスＣＡＩの第１有効情報が有効を示している場合に、ステップＳ３２０においてプリフェッチを実行する。そのため、不必要にプリフェッチを行うことを抑制できる。

【0058】

また、第１有効情報は、第２記憶部１４に格納されていないデータを、演算部１１が連続要求した場合に、そのデータの次データ情報を無効であるとテーブル１５に記録する。そのため、不必要にプリフェッチを行うことを抑制できる。

【0059】

Ｂ．他の実施形態：
（Ｂ１）上述した実施形態において、第１記憶部１３は１次キャッシュメモリであり、第２記憶部１４は２次キャッシュメモリである。これに限らず、第１記憶部１３が第２記憶部１４よりも上位の記憶部であればよい。例えば、第１記憶部１３が２次キャッシュメモリであり、第２記憶部１４が３次キャッシュメモリでもよい。また、第１記憶部１３が２次キャッシュメモリであり、第２記憶部１４がメインメモリ、すなわちメモリ２０でもよい。

【0060】

（Ｂ２）上述した実施形態において、テーブル１５は、第２記憶部１４に記憶されている。これに限らず、テーブル１５は、プリフェッチ制御回路部３０が有する記憶領域に記憶されていてもよい。

【0061】

（Ｂ３）上述した実施形態において、テーブル１５は、第１有効情報を格納している。これに限らず、テーブル１５は、第１有効情報を省略してもよい。この場合、プリフェッチ制御部３１は、第１データが第２記憶部１４に格納されている場合において、第１データに対応づけられた第２データを常に第１記憶部１３に予め格納する。

【0062】

（Ｂ４）上述した実施形態において、プリフェッチ制御部３１は、テーブル１５に制御部１２が取得したデータに対応づけられた次データ情報が記録されていない場合、プリフェッチを実行していない。これに限らず、プリフェッチ制御部３１は、テーブル１５に制御部１２が取得したデータに対応づけられた次データ情報が記録されていない場合であっても、プリフェッチを実行してもよい。例えば、プリフェッチ制御部３１は、テーブル１５に制御部１２が取得したデータに対応づけられた次データ情報が記録されていない場合、周知のプリフェッチ技術を用いて、任意のデータを予め第１記憶部１３に格納してもよい。

【0063】

（Ｂ５）上述した実施形態において、第１有効情報は、第１データが第２記憶部１４に格納されていない場合において、演算部１１が第１データを要求した直後に再度第１データを要求した場合に、第１データに対応づけられた次データ情報が無効であることを示すよう記録される。これに限らず、例えば、第２記憶部１４へのデータの格納がランダムに行われる場合や、他の演算処理によって、第２記憶部１４のデータが書き換えられる場合に、書き換えられたラインのインデックスを次データ情報として記録していた次データ情報に対応づけられた第１有効情報が無効を示すよう記録されてもよい。例えば、制御部１２は、第２記憶部１４へのデータの格納が、演算部１１の実行している演算処理におけるデータ要求により行われたものか否かを判定する。第１有効情報は、この判定結果に応じて、有効か無効かを判定され、記録される。

【0064】

本開示は、上述の実施形態に限られるものではなく、その趣旨を逸脱しない範囲において種々の構成で実現することができる。例えば発明の概要の欄に記載した各形態中の技術的特徴に対応する実施形態中の技術的特徴は、上述した課題を解決するために、あるいは上述の効果の一部又は全部を達成するために、適宜、差し替えや組み合わせを行うことが可能である。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜削除することが可能である。

【0065】

本開示に記載のプリフェッチ制御回路部３０及びその手法は、コンピュータプログラムにより具体化された一つ乃至は複数の機能を実行するようにプログラムされたプロセッサ及びメモリを構成することによって提供された専用コンピュータにより、実現されてもよい。あるいは、本開示に記載のプリフェッチ制御回路部３０及びその手法は、一つ以上の専用ハードウエア論理回路によってプロセッサを構成することによって提供された専用コンピュータにより、実現されてもよい。もしくは、本開示に記載のプリフェッチ制御回路部３０及びその手法は、一つ乃至は複数の機能を実行するようにプログラムされたプロセッサ及びメモリと一つ以上のハードウエア論理回路によって構成されたプロセッサとの組み合わせにより構成された一つ以上の専用コンピュータにより、実現されてもよい。また、コンピュータプログラムは、コンピュータにより実行されるインストラクションとして、コンピュータ読み取り可能な非遷移有形記録媒体に記憶されていてもよい。

【符号の説明】

【0066】

１０…ＣＰＵ、１１…演算部、１２…制御部、１３…第１記憶部、１４…第２記憶部、１５…テーブル、２０…メモリ、３０…プリフェッチ制御回路部、３１…プリフェッチ制御部、１００…演算装置

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】