(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024136506
(43)【公開日】2024-10-04
(54)【発明の名称】半導体装置およびその制御方法
(51)【国際特許分類】
G06F 13/30 20060101AFI20240927BHJP
【ＦＩ】
G06F13/30
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2023047642
(22)【出願日】2023-03-24
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】大庭 徹也
(57)【要約】
【課題】性能の低下を抑制することが可能な半導体装置を提供する。
【解決手段】半導体装置ＬＳＩは、プロセッサＣＰＵと、ＤＭＡコントローラを備えたＤＲプロセッサＤＲＰと、システムメモリＳ－ＭＥＭと、プロセッサＣＰＵとＤＲプロセッサＤＲＰとシステムメモリＳ－ＭＥＭとが接続された内部バスＩｎｔ－ＢＵＳと、プロセッサＣＰＵとＤＲプロセッサＤＲＰとに接続され、プロセッサＣＰＵによるシステムメモリＳ－ＭＥＭへのアクセスとＤＭＡコントローラによるシステムメモリＳ－ＭＥＭへのアクセスとを、所定の優先順位に従って調停するバスアービタＢＵＳ－ＡＢと、を備える。ここで、ＤＲプロセッサＤＲＰは、バスアービタＢＵＳ－ＡＢによる調停によって、ＤＭＡコントローラによるシステムメモリＳ－ＭＥＭへのアクセスが認められなかった頻度を求める頻度回路ＦＰＣを備えている。
【選択図】図１
【解決手段】半導体装置ＬＳＩは、プロセッサＣＰＵと、ＤＭＡコントローラを備えたＤＲプロセッサＤＲＰと、システムメモリＳ－ＭＥＭと、プロセッサＣＰＵとＤＲプロセッサＤＲＰとシステムメモリＳ－ＭＥＭとが接続された内部バスＩｎｔ－ＢＵＳと、プロセッサＣＰＵとＤＲプロセッサＤＲＰとに接続され、プロセッサＣＰＵによるシステムメモリＳ－ＭＥＭへのアクセスとＤＭＡコントローラによるシステムメモリＳ－ＭＥＭへのアクセスとを、所定の優先順位に従って調停するバスアービタＢＵＳ－ＡＢと、を備える。ここで、ＤＲプロセッサＤＲＰは、バスアービタＢＵＳ－ＡＢによる調停によって、ＤＭＡコントローラによるシステムメモリＳ－ＭＥＭへのアクセスが認められなかった頻度を求める頻度回路ＦＰＣを備えている。
【選択図】図１
【特許請求の範囲】
【請求項1】
プロセッサと、
ＤＭＡコントローラを備えた動的に再構成可能な動的再構成プロセッサと、
メモリと、
前記プロセッサと、前記動的再構成プロセッサと、前記メモリとが接続された内部バスと、
前記プロセッサと前記動的再構成プロセッサとに接続され、前記プロセッサによる前記メモリへのアクセスと前記動的再構成プロセッサの前記ＤＭＡコントローラによる前記メモリへのアクセスとを、所定の優先順位に従って調停するバスアービタと、
を備え、
前記動的再構成プロセッサは、前記バスアービタによる調停によって、前記ＤＭＡコントローラによる前記メモリへのアクセスが認められなかった頻度を求める頻度回路を備える、
半導体装置。
ＤＭＡコントローラを備えた動的に再構成可能な動的再構成プロセッサと、
メモリと、
前記プロセッサと、前記動的再構成プロセッサと、前記メモリとが接続された内部バスと、
前記プロセッサと前記動的再構成プロセッサとに接続され、前記プロセッサによる前記メモリへのアクセスと前記動的再構成プロセッサの前記ＤＭＡコントローラによる前記メモリへのアクセスとを、所定の優先順位に従って調停するバスアービタと、
を備え、
前記動的再構成プロセッサは、前記バスアービタによる調停によって、前記ＤＭＡコントローラによる前記メモリへのアクセスが認められなかった頻度を求める頻度回路を備える、
半導体装置。
【請求項2】
請求項１に記載の半導体装置において、
前記動的再構成プロセッサは、複数のプログラム可能回路と、前記複数のプログラム可能回路のそれぞれの機能および前記複数のプログラム可能回路間の接続を制御するステート情報を格納するステートメモリとを備え、前記動的再構成プロセッサは、前記ステート情報に従った回路を実現し、
前記ステートメモリには、互いに同等の機能を実現させる複数のステート情報であって、前記メモリへのアクセス量が互いに異なる複数のステート情報が格納され、
前記頻度回路によって求められた頻度に従って、前記複数のステート情報から前記頻度に応じたステート情報が選択され、前記動的再構成プロセッサは、選択されたステート情報に従った回路を次に実現する、
半導体装置。
前記動的再構成プロセッサは、複数のプログラム可能回路と、前記複数のプログラム可能回路のそれぞれの機能および前記複数のプログラム可能回路間の接続を制御するステート情報を格納するステートメモリとを備え、前記動的再構成プロセッサは、前記ステート情報に従った回路を実現し、
前記ステートメモリには、互いに同等の機能を実現させる複数のステート情報であって、前記メモリへのアクセス量が互いに異なる複数のステート情報が格納され、
前記頻度回路によって求められた頻度に従って、前記複数のステート情報から前記頻度に応じたステート情報が選択され、前記動的再構成プロセッサは、選択されたステート情報に従った回路を次に実現する、
半導体装置。
【請求項3】
請求項２に記載の半導体装置において、
前記半導体装置は、前記内部バスおよび前記バスアービタに接続されたバスマスタとなることが可能な画像処理回路を、さらに備え、
前記バスアービタは、前記プロセッサによる前記メモリへのアクセスと、前記ＤＭＡコントローラによる前記メモリへのアクセスと、前記バスマスタとなることが可能な画像処理回路による前記メモリへのアクセスとを、所定の優先順位に従って調停する、
半導体装置。
前記半導体装置は、前記内部バスおよび前記バスアービタに接続されたバスマスタとなることが可能な画像処理回路を、さらに備え、
前記バスアービタは、前記プロセッサによる前記メモリへのアクセスと、前記ＤＭＡコントローラによる前記メモリへのアクセスと、前記バスマスタとなることが可能な画像処理回路による前記メモリへのアクセスとを、所定の優先順位に従って調停する、
半導体装置。
【請求項4】
請求項１に記載の半導体装置において、
前記動的再構成プロセッサは、複数のプログラム可能回路と、前記複数のプログラム可能回路のそれぞれの機能および前記複数のプログラム可能回路間の接続を制御する第１および第２のステート情報を格納するステートメモリとを備え、
前記動的再構成プロセッサは、前記第１のステート情報に従った回路を実現した後、前記第２のステート情報に従った回路を実現し、
前記第２のステート情報は、互いに同等の機能を実現させる複数のステート情報であって、前記メモリへのアクセス量が互いに異なる複数の回路別ステート情報を備え、
前記頻度回路は、前記動的再構成プロセッサが前記第１のステート情報に従った回路を実現しているとき、前記頻度を求め、求めた頻度に従って、前記複数の回路別ステート情報から前記頻度に応じた回路別ステート情報を選択し、前記動的再構成プロセッサは、選択された回路別ステート情報に従った回路を実現する、
半導体装置。
前記動的再構成プロセッサは、複数のプログラム可能回路と、前記複数のプログラム可能回路のそれぞれの機能および前記複数のプログラム可能回路間の接続を制御する第１および第２のステート情報を格納するステートメモリとを備え、
前記動的再構成プロセッサは、前記第１のステート情報に従った回路を実現した後、前記第２のステート情報に従った回路を実現し、
前記第２のステート情報は、互いに同等の機能を実現させる複数のステート情報であって、前記メモリへのアクセス量が互いに異なる複数の回路別ステート情報を備え、
前記頻度回路は、前記動的再構成プロセッサが前記第１のステート情報に従った回路を実現しているとき、前記頻度を求め、求めた頻度に従って、前記複数の回路別ステート情報から前記頻度に応じた回路別ステート情報を選択し、前記動的再構成プロセッサは、選択された回路別ステート情報に従った回路を実現する、
半導体装置。
【請求項5】
請求項４に記載の半導体装置において、
前記複数の回路別ステート情報によって実現される回路間においては、取り扱われるデータの幅が異なる、
半導体装置。
前記複数の回路別ステート情報によって実現される回路間においては、取り扱われるデータの幅が異なる、
半導体装置。
【請求項6】
請求項４に記載の半導体装置において、
前記第１のステート情報は、互いに同等の機能を実現させる複数のステート情報であって、前記メモリへのアクセス量が互いに異なる複数の回路別ステート情報を備え、
前記プロセッサが、前記第１のステート情報における前記複数の回路別ステート情報から所定の回路別ステート情報を選択し、前記動的再構成プロセッサは、選択された回路別ステート情報に従った回路を実現する、
半導体装置。
前記第１のステート情報は、互いに同等の機能を実現させる複数のステート情報であって、前記メモリへのアクセス量が互いに異なる複数の回路別ステート情報を備え、
前記プロセッサが、前記第１のステート情報における前記複数の回路別ステート情報から所定の回路別ステート情報を選択し、前記動的再構成プロセッサは、選択された回路別ステート情報に従った回路を実現する、
半導体装置。
【請求項7】
請求項６に記載の半導体装置において、
前記半導体装置は、前記内部バスおよび前記バスアービタに接続されたバスマスタとなることが可能な画像処理回路を、さらに備え、
前記バスアービタは、前記プロセッサによる前記メモリへのアクセスと、前記ＤＭＡコントローラによる前記メモリへのアクセスと、前記バスマスタとなることが可能な画像処理回路による前記メモリへのアクセスとを、所定の優先順位に従って調停する、
半導体装置。
前記半導体装置は、前記内部バスおよび前記バスアービタに接続されたバスマスタとなることが可能な画像処理回路を、さらに備え、
前記バスアービタは、前記プロセッサによる前記メモリへのアクセスと、前記ＤＭＡコントローラによる前記メモリへのアクセスと、前記バスマスタとなることが可能な画像処理回路による前記メモリへのアクセスとを、所定の優先順位に従って調停する、
半導体装置。
【請求項8】
プロセッサと、ＤＭＡコントローラを備えた動的に再構成可能な動的再構成プロセッサと、システムメモリと、前記プロセッサと前記動的再構成プロセッサと前記システムメモリとが接続されたバスと、前記プロセッサと前記動的再構成プロセッサとに接続されたバスアービタと、を備えた、半導体装置の制御方法であって、
前記動的再構成プロセッサは、複数のプログラム可能回路と、前記複数のプログラム可能回路のそれぞれの機能および前記複数のプログラム可能回路間の接続を制御する第１および第２のステート情報を格納するステートメモリとを備え、
前記第２のステート情報は、互いに同等の機能を実現させる複数のステート情報であって、前記システムメモリへのアクセス量が互いに異なる複数の回路別ステート情報を備え、
前記動的再構成プロセッサは、前記第１のステート情報に従った機能を実現している期間において、前記バスアービタによる調停によって、前記動的再構成プロセッサの前記ＤＭＡコントローラによる前記システムメモリへのアクセスが認められなかった頻度を求め、
前記動的再構成プロセッサは、前記求められた頻度に従って、前記複数の回路別ステート情報から頻度に応じた回路別ステート情報を選択し、選択された回路別ステート情報に従った回路を実現する、
制御方法。
前記動的再構成プロセッサは、複数のプログラム可能回路と、前記複数のプログラム可能回路のそれぞれの機能および前記複数のプログラム可能回路間の接続を制御する第１および第２のステート情報を格納するステートメモリとを備え、
前記第２のステート情報は、互いに同等の機能を実現させる複数のステート情報であって、前記システムメモリへのアクセス量が互いに異なる複数の回路別ステート情報を備え、
前記動的再構成プロセッサは、前記第１のステート情報に従った機能を実現している期間において、前記バスアービタによる調停によって、前記動的再構成プロセッサの前記ＤＭＡコントローラによる前記システムメモリへのアクセスが認められなかった頻度を求め、
前記動的再構成プロセッサは、前記求められた頻度に従って、前記複数の回路別ステート情報から頻度に応じた回路別ステート情報を選択し、選択された回路別ステート情報に従った回路を実現する、
制御方法。
【請求項9】
請求項８に記載の制御方法において、
前記第１のステート情報は、互いに同等の機能を実現させる複数のステート情報であって、前記システムメモリへのアクセス量が互いに異なる複数の回路別ステート情報を備え、
前記頻度を求める前に、前記プロセッサが、前記第１のステート情報における前記複数の回路別ステート情報から所定の回路別ステート情報を選択し、前記動的再構成プロセッサが、前記選択された回路別ステート情報に従った回路を実現する、
制御方法。
前記第１のステート情報は、互いに同等の機能を実現させる複数のステート情報であって、前記システムメモリへのアクセス量が互いに異なる複数の回路別ステート情報を備え、
前記頻度を求める前に、前記プロセッサが、前記第１のステート情報における前記複数の回路別ステート情報から所定の回路別ステート情報を選択し、前記動的再構成プロセッサが、前記選択された回路別ステート情報に従った回路を実現する、
制御方法。
【請求項10】
請求項８に記載の制御方法において、
前記複数の回路別ステート情報によって実現される回路間においては、取り扱われるデータの幅が異なる、
制御方法。
前記複数の回路別ステート情報によって実現される回路間においては、取り扱われるデータの幅が異なる、
制御方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置およびその制御方法に関し、例えば動的に再構成可能な動的再構成プロセッサ（Ｄｙｎａｍｉｃａｌｌｙ Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ Ｐｒｏｃｅｓｓｏｒ、以下、ＤＲプロセッサとも称する）を備えた半導体装置およびその制御方法に関する。
【背景技術】
【0002】
ＤＲプロセッサを備えた半導体装置は、例えば特許文献１に記載されている。特許文献１には、ＤＲプロセッサとアクセラレータとを用いて、効率の良い演算処理を実現する技術が記載されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１９－２１９７５３号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明者は、中央プロセッサ（以下、単にプロセッサと称する）、ＤＲプロセッサおよび画像処理回路を用いて、画像処理とＡＩ（Ａｒｔｉｆｉｃａｌ Ｉｎｔｅｌｌｉｇｅｎｃｅ）推論とを並列的に実行することが可能な半導体装置を実現することを検討した。このような半導体装置の用途としては、例えば車載用の半導体装置がある。このような半導体装置を用いることで、車載カメラで撮像している画像をディスプレイに表示しながら、撮像している画像に人物が存在するか否かをＡＩ推論で判断することが可能となる。
【0005】
このような半導体装置では、プロセッサ、ＤＲプロセッサおよび画像処理回路が、例えば共通バスに接続された構成となる。ＡＩ処理および画像処理を実行する際には、共通バスに接続されたシステムメモリに対して、プロセッサ、ＤＲプロセッサおよび画像処理回路がアクセス(メモリアクセス)を行うバスマスタとして機能することになる。
【0006】
ＡＩ処理および画像処理では、大量のメモリアクセスが発生するため、これらの処理を高速に行うためには、共通バスの帯域幅を十分に高帯域化することが必要となる。例えば、画像処理回路によって、車載カメラから画像を入力し、１秒間に３０フレーム（３０ｆｐｓ）の画像をディスプレイに表示しつつ、ＤＲプロセッサによって、ＡＩ推論を行う場合、共通バスの帯域幅が不足していると、画像処理回路、ＤＲプロセッサあるいはプロセッサにメモリアクセスの待ちが発生することになる。メモリアクセスの待ちが発生すると、半導体装置の性能が低下し、画像を、例えば３０ｆｐｓでディスプレイに表示し続けることが困難になるという課題を、本発明者は見出した。
【0007】
特許文献１では、共通バスの帯域幅は認識されておらず、前記したような課題も、特許文献１には記載されていない。
【課題を解決するための手段】
【0008】
本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【0009】
すなわち、半導体装置は、プロセッサと、ＤＭＡコントローラを備えたＤＲプロセッサと、メモリと、プロセッサとＤＲプロセッサとメモリとが接続されたバスと、プロセッサとＤＲプロセッサとに接続され、プロセッサによるメモリへのアクセスとＤＭＡコントローラによるメモリへのアクセスとを、所定の優先順位に従って調停するバスアービタと、を備える。ここで、ＤＲプロセッサは、バスアービタによる調停によって、ＤＭＡコントローラによるメモリへのアクセスが認められなかった頻度を求める頻度回路を備えている。
【0010】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【発明の効果】
【0011】
一実施の形態によれば、性能の低下を抑制することが可能な半導体装置を提供することができる。
【図面の簡単な説明】
【0012】
【図1】実施の形態１に係る半導体装置の構成を示すブロック図である。
【図2】（Ａ）および（Ｂ）は、実施の形態１に係るＤＲプロセッサの構成を示すブロック図である。
【図3】実施の形態１に係るＤＲプロセッサの動作を説明するための図である。
【図4】実施の形態１に係る３個のステート情報を説明するための図である。
【図5】実施の形態１に係る半導体装置の動作例を示す図である。
【図6】実施の形態１に係る半導体装置のメモリアクセスを示す図である。
【図7】（Ａ）および（Ｂ）は、比較例を説明するための図である。
【図8】実施の形態１に係るステート情報の選択動作を示すフローチャートである。
【図9】実施の形態１に係る半導体装置のメモリアクセスを示す図である。
【図10】実施の形態２に係る半導体装置の動作例を示す図である。
【発明を実施するための形態】
【0013】
以下、本発明の各実施の形態について、図面を参照しつつ説明する。なお、開示はあくまでも一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。
【0014】
また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
【0015】
（実施の形態１）
＜半導体装置の構成＞
図１は、実施の形態１に係る半導体装置の構成を示すブロック図である。図１において、破線で示した符号ＬＳＩは、半導体装置を示している。特に制限されないが、実施の形態１に係る半導体装置ＬＳＩは、周知の半導体製造技術によって、１個の半導体チップに形成されている。半導体装置ＬＳＩは、種々の回路ブロックを備えているが、図１には説明に必要な回路ブロックのみが示されている。
＜半導体装置の構成＞
図１は、実施の形態１に係る半導体装置の構成を示すブロック図である。図１において、破線で示した符号ＬＳＩは、半導体装置を示している。特に制限されないが、実施の形態１に係る半導体装置ＬＳＩは、周知の半導体製造技術によって、１個の半導体チップに形成されている。半導体装置ＬＳＩは、種々の回路ブロックを備えているが、図１には説明に必要な回路ブロックのみが示されている。
【0016】
半導体装置ＬＳＩは、プロセッサＣＰＵと、ＤＲプロセッサＤＲＰと、バスアービタＢＵＳ－ＡＢと、画像処理回路ＩＰ１、ＩＰ２と、内部バス（共通バス）Ｉｎｔ－ＢＵＳと、システムメモリＳ－ＭＥＭとを備えている。図１に示すように、プロセッサＣＰＵと、ＤＲプロセッサＤＲＰと、画像処理回路ＩＰ１、ＩＰ２と、システムメモリＳ－ＭＥＭとは、内部バスＩｎｔ－ＢＵＳに共通に接続されている。プロセッサＣＰＵ、ＤＲプロセッサＤＲＰおよび画像処理回路ＩＰ１、ＩＰ２は、バスマスタとして機能し、内部バスＩｎｔ－ＢＵＳを介してシステムメモリＳ－ＭＥＭにアクセス（メモリアクセス）し、システムメモリＳ－ＭＥＭに対してデータの書き込みまたはデータの読み出しを行う。
【0017】
例えば、プロセッサＣＰＵは、図示しないプログラムに従って動作する。この動作において、プロセッサＣＰＵは、内部バスＩｎｔ－ＢＵＳを介してシステムメモリＳ－ＭＥＭにアクセスし、システムメモリＳ－ＭＥＭに対してデータの書き込みまたは読み出しを行う。
【0018】
画像処理回路ＩＰ１、ＩＰ２も、画像の入力、出力等の画像処理を行う際に、内部バスＩｎｔ－ＢＵＳを介してシステムメモリＳ－ＭＥＭにアクセスし、データの書き込みまたは読み出しを行う。特に制限されないが、実施の形態１においては、画像処理回路ＩＰ１およびＩＰ２は、ＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）コアによって構成されており、画像処理回路ＩＰ１は、画像入力に係る処理を行うＩＰコアであり、画像処理回路ＩＰ２は、画像出力に係る処理を行うＩＰコアである。
【0019】
ＤＲプロセッサＤＲＰについては、後で図面を用いて説明するので、ここでは詳しい説明を省略するが、ＤＲプロセッサＤＲＰも処理を実行する際に、内部バスＩｎｔ－ＢＵＳを介してシステムメモリＳ－ＭＥＭにアクセスし、データの書き込みまたは読み出しを行う。
【0020】
前記したように、プロセッサＣＰＵ、ＤＲプロセッサＤＲＰおよび画像処理回路ＩＰ１、ＩＰ２のそれぞれが、バスマスタとして機能するため、これらが、システムメモリＳ－ＭＥＭにアクセスする際に、調停を行うバスアービタＢＵＳ－ＡＢが、半導体装置ＬＳＩに設けられている。バスアービタＢＵＳ－ＡＢには、プロセッサＣＰＵ、ＤＲプロセッサＤＲＰおよび画像処理回路ＩＰ１、ＩＰ２のそれぞれから、バス要求信号ＲＱ＿ＣＰ、ＲＱ＿ＤＲ、ＲＱ＿ＩＰ１、ＲＱ＿ＩＰ２が供給され、バスアービタＢＵＳ－ＡＢは、予め定められた優先順位に従って、バス許可信号ＡＣ＿ＣＰ、ＡＣ＿ＤＲ、ＡＣ＿ＩＰ１、ＡＣ＿ＩＰ２をプロセッサＣＰＵ、ＤＲプロセッサＤＲＰおよび画像処理回路ＩＰ１、ＩＰ２へ出力する。
【0021】
すなわち、プロセッサＣＰＵは、システムメモリＳ－ＭＥＭにアクセスする際に、バス要求信号ＲＱ＿ＣＰをバスアービタＢＵＳ－ＡＢに出力する。このバス要求信号ＲＱ＿ＣＰに応答して、バスアービタＢＵＳ－ＡＢがバス許可信号ＡＣ＿ＣＰを出力する。出力されたバス許可信号ＡＣ＿ＣＰが、アクセス許可を示している場合、プロセッサＣＰＵは、システムメモリＳ－ＭＥＭに対してアクセスを行う。出力されたバス許可信号ＡＣ＿ＣＰが、アクセス拒否（アクセスが許可されない）を示していた場合、プロセッサＣＰＵは、バス許可信号ＡＣ＿ＣＰがアクセス許可を示すまで、システムメモリＳ－ＭＥＭに対するアクセスを待つことになる。
【0022】
ＤＲプロセッサＤＲＰも、プロセッサＣＰＵと同様に、システムメモリＳ－ＭＥＭにアクセスする際に、バス要求信号ＲＱ＿ＤＲをバスアービタＢＵＳ－ＡＢに出力する。このバス要求信号ＲＱ＿ＤＲに応答して、バスアービタＢＵＳ－ＡＢがバス許可信号ＡＣ＿ＤＲを出力する。出力されたバス許可信号ＡＣ＿ＤＲが、アクセス許可を示している場合、ＤＲプロセッサＤＲＰは、システムメモリＳ－ＭＥＭに対してアクセスを行う。これに対して、出力されたバス許可信号ＡＣ＿ＤＲが、アクセス拒否（アクセスが許可されない）を示していた場合、ＤＲプロセッサＤＲＰは、バス許可信号ＡＣ＿ＤＲがアクセス許可を示すまで、システムメモリＳ－ＭＥＭに対するアクセスを待つことになる。
【0023】
画像処理回路ＩＰ１、ＩＰ２も、プロセッサＣＰＵおよびＤＲプロセッサＤＲＰと同様に、バス要求信号ＲＱ＿ＩＰ１、ＲＱ＿ＩＰ２によって、バスアービタＢＵＳ－ＡＢに対してアクセスを要求し、バスアービタＢＵＳ－ＡＢからのバス許可信号ＡＣ＿ＩＰ１、ＡＣ＿ＩＰ２によってアクセス許可が示されたときに、アクセスを行う。
【0024】
図１において、ＤＲプロセッサＤＲＰ内に示されている符号ＦＰＣは、頻度回路を示している。頻度回路ＦＰＣは後で説明するので、ここでは説明を省略する。
【0025】
＜ＲＤプロセッサの構成＞
次に、図１に示したＤＲプロセッサＤＲＰの構成を、図面を用いて説明する。図２は、実施の形態１に係るＤＲプロセッサの構成を示すブロック図である。ここで、図２（Ａ）は、ＤＲプロセッサの構成を示すブロック図であり、図２（Ｂ）は、ＤＲプロセッサに用いられるプログラム可能回路の構成を示すブロック図である。
次に、図１に示したＤＲプロセッサＤＲＰの構成を、図面を用いて説明する。図２は、実施の形態１に係るＤＲプロセッサの構成を示すブロック図である。ここで、図２（Ａ）は、ＤＲプロセッサの構成を示すブロック図であり、図２（Ｂ）は、ＤＲプロセッサに用いられるプログラム可能回路の構成を示すブロック図である。
【0026】
図２（Ａ）に示されているように、ＤＲプロセッサＤＲＰは、アレイ状に配置された複数のプログラム可能回路ＰＥによって構成されたプログラムアレイＰＥ－ＡＲＲＹと、ステート情報を記憶するステートメモリＳＴ－ＭＥＭと、ＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）コントローラＤＭＡＣと、制御回路ＣＴＬとを備えている。なお、図２（Ａ）では、図面が複雑になるのを避けるために、プログラムアレイＰＥ－ＡＲＲＹに配置された１個のプログラム可能回路についてのみ符号ＰＥが付されている。
【0027】
プログラムアレイＰＥ－ＡＲＲＹに配置された複数のプログラム可能回路ＰＥ間は、図示しないスイッチを介して接続されている。
【0028】
複数のプログラム可能回路ＰＥは、互いに同じ構成を備えている。すなわち、それぞれのプログラム可能回路ＰＥは、図２（Ｂ）に示されているように、複数の演算器ＡＬＵとレジスタＲＥＧとを備えており、演算器ＡＬＵ間および演算器ＡＬＵとレジスタＲＥＧ間は、図示しないスイッチによって接続されている。
【0029】
プログラムアレイＰＥ－ＡＲＲＹに配置されたプログラム可能回路ＰＥ間のスイッチと、各プログラム可能回路ＰＥに配置されているスイッチ（演算器ＡＬＵ間と演算器ＡＬＵとレジスタ間のスイッチ）は、後で説明するステート情報によって制御される。また、演算器ＡＬＵの機能も、ステート情報によって規定される。
【0030】
ステートメモリＳＴ－ＭＥＭには、複数のステート情報が格納される。この複数のステート情報から所定の順でステート情報が、制御回路ＣＴＬによって選択される。選択されたステート情報によって、プログラム可能回路ＰＥ間に接続されたスイッチと、プログラム可能回路ＰＥ内のスイッチとが制御される。また、選択されたステート情報によって、プログラム可能回路ＰＥ内に配置されている演算器ＡＬＵの機能が規定される。
【0031】
選択されたステート情報は、プログラムアレイＰＥ－ＡＲＲＹによって実現される回路のある期間における状態を表している。すなわち、選択されたステート情報は、時間に伴って変化する回路の状態（状態遷移）における一状態を表している。制御回路ＣＴＬがステートメモリＳＴ－ＭＥＭに格納されている複数のステート情報を、順次選択することにより、プログラムアレイＰＥ－ＡＲＲＹに配置された複数のプログラム可能回路ＰＥによって、状態遷移に従った回路が構成されることになる。
【0032】
ＤＭＡコントローラＤＭＡＣは、内部バスＩｎｔ－ＢＵＳを介してプログラムアレイＰＥ－ＡＲＲＹとシステムメモリＳ－ＭＥＭとの間でデータの転送を行う。データの転送を行うために、ＤＭＡコントローラＤＭＡＣが、図１で述べたバス要求信号ＲＱ＿ＤＲをバスアービタＢＵＳ－ＡＢ（図１）に出力し、バスアービタＢＵＳ－ＡＢからバス許可信号ＡＣ＿ＤＲを入力する。
【0033】
例えば、プログラムアレイＰＥ－ＡＲＲＹにおいて所定の演算処理を行う回路を実現する場合、所定の演算処理を行うためのデータが、ＤＭＡコントローラＤＭＡＣによって、システムメモリＳ－ＭＥＭからプログラムアレイＰＥ－ＡＲＲＹに転送される。また、所定の演算処理が実行されているときに、プログラムアレイＰＥ－ＡＲＲＹで発生する中間データは、ＤＭＡコントローラＤＭＡＣによって、システムメモリＳ－ＭＥＭとプログラムアレイＰＥ－ＡＲＲＹ間で転送される。さらに、所定の演算処理が終了した際には、プログラムアレイＰＥ－ＡＲＲＹで求められた演算処理結果のデータが、ＤＭＡコントローラＤＭＡＣによって、プログラムアレイＰＥ－ＡＲＲＹからシステムメモリＳ－ＭＥＭへ転送される。このようなデータの転送の際には、図１で述べたように、バスアービタＢＵＳ－ＡＢによる調停が行われる。そのため、バスアービタＢＵＳ－ＡＢが、ＤＲプロセッサＤＲＰ、言い換えならば、ＤＭＡコントローラＤＭＡＣに対して、アクセスを許可しているときにのみ、ＤＭＡＣコントローラＤＭＡＣが、プログラムアレイＰＥ－ＡＲＲＹとシステムメモリＳ－ＭＥＭとの間で、データ（中間データを含む）の転送を行う。
【0034】
特に制限されないが、ステートメモリＳＴ－ＭＥＭに格納されている複数のステート情報は、予めシステムメモリＳ－ＭＥＭに格納され、プロセッサＣＰＵ（図１)が、システムメモリＳ－ＭＥＭから複数のステート情報を読み出して、ステートメモリＳＴ－ＭＥＭに格納する。勿論、プロセッサＣＰＵの代わりに、ＤＭＡＣコントローラＤＭＡＣが予めシステムメモリＳ－ＭＥＭに格納されている複数のステート情報を、ステートメモリＳＴ－ＭＥＭに転送して、ステートメモリＳＴ－ＭＥＭに格納するようにしてもよい。
【0035】
【0036】
＜ＤＲプロセッサの動作＞
次に、図面を用いてＤＲプロセッサＤＲＰの動作を説明する。図３は、実施の形態１に係るＤＲプロセッサの動作を説明するための図である。
次に、図面を用いてＤＲプロセッサＤＲＰの動作を説明する。図３は、実施の形態１に係るＤＲプロセッサの動作を説明するための図である。
【0037】
ここでは、互いに異なる構成の回路ＡＡからＹＹを、ＤＲプロセッサＤＲＰで実現することができるように、システムメモリＳ－ＭＥＭに回路情報ＡＡ＿ＡＰからＹＹ＿ＡＰが格納されている例が示されている。回路情報ＡＡ＿ＡＰは、時間の経過に伴って遷移する機能Ａから機能Ｚを実現するの複数のステート情報によって構成されている。図示されていないが、回路情報ＢＢ＿ＡＰからＹＹ＿ＡＰのそれぞれについても同様であるので、回路情報ＡＡ＿ＡＰを例にして説明する。
【0038】
実施の形態１においては、機能Ａを実現する回路が３種類用意されている。すなわち、３種類の互いに異なる回路を実現する３個のステート情報Ａ＿Ｌ、Ａ＿Ｍ、Ａ＿Ｓが、１つの機能Ａを実現するステート情報として用意されている。機能Ｂから機能Ｚについても、機能Ａと同様に、それぞれの機能を実現するステート情報として、３個のステート情報Ｂ＿Ｌ、Ｂ＿Ｍ、Ｂ＿ＳからＺ＿Ｌ、Ｚ＿Ｍ、Ｚ＿Ｓが用意されている。
【0039】
ＤＲプロセッサＤＲＰによって、所望の回路を実現する場合、プロセッサＣＰＵが、システムメモリＳ－ＭＥＭに格納されている回路情報ＡＡ＿ＡＰからＹＹ＿ＡＰの中から、所望の回路に対応する回路情報を選択し、ＤＲプロセッサＤＲＰのステートメモリＳＴ－ＭＥＭに転送（リロード）する。図３では、所望の回路に対応する回路情報として、回路情報ＡＡ＿ＡＰをリロードした場合が示されている。
【0040】
リロードによって、ＤＲプロセッサＤＲＰのステートメモリＳＴ－ＭＥＭに格納された回路情報ＡＡ＿ＡＰを構成するステート情報Ａ＿Ｌ、Ａ＿Ｍ、Ａ＿ＳからＺ＿Ｌ、Ｚ＿Ｍ、Ｚ＿Ｓは、ＤＲプロセッサＤＲＰの制御回路ＣＴＬおよび頻度回路ＦＰＣ（図１）によって選択される。すなわち、機能Ａから機能Ｚの順に、ステート情報Ａ＿Ｌ、Ａ＿Ｍ、Ａ＿ＳからＺ＿Ｌ、Ｚ＿Ｍ、Ｚ＿Ｓが選択され、さらにそれぞれ３個のステート情報（例えば、ステート情報Ａ＿Ｌ、Ａ＿Ｍ、Ａ＿Ｓ）から１個のステート情報が選択される。
【0041】
すなわち、先ず、機能Ａに対応するステート情報Ａ＿Ｌ、Ａ＿Ｍ、Ａ＿Ｓが選択され、選ばれた３個のステート情報から、さらに１個のステート情報（例えば、Ａ＿Ｌ）が選択される。この選択されたステート情報Ａ＿Ｌに従って、プログラムアレイＰＥ－ＡＲＲＹに配置されている複数のプログラム可能回路ＰＥ間のスイッチの状態と、各プログラム可能回路ＰＥ内のスイッチの状態とが設定される。また、各プログラム可能回路ＰＥ内の演算器ＡＬＵ等の機能も、ステート情報Ａ＿Ｌに従って規定される。これにより、ステート情報Ａ＿Ｌに従った回路（機能Ａを実現する回路）が、プログラムアレイＰＥ－ＡＲＲＹによって実現される。次に機能Ｂに対応する３個のステート情報Ｂ＿Ｌ、Ｂ＿Ｍ、Ｂ＿Ｓが選択され、さらに選択されたステート情報から１個のステート情報（例えば、Ｂ＿Ｌ）が選択される。ステート情報Ｂ＿Ｌが選択されると、ステート情報Ａ＿Ｌの場合と同様にして、ステート情報Ｂ＿Ｌに従った回路（機能Ｂを実現する回路）が、プログラムアレイＰＥ－ＡＲＲＹによって実現される。以降、同様にして、順次、機能ＣからＺに対応する１個のステート情報か選択されることで、機能ＣからＺを実現する回路が、順次、プログラムアレイＰＥ－ＡＲＲＹによって実現される。これにより、時間の経過に伴って、その構成が、機能Ａから機能Ｚに遷移するような回路ＡＡが、プログラムアレイＰＥ－ＡＲＲＹによって実現されることになる。
【0042】
以下、機能Ａに対応するステート情報Ａ＿Ｌ、Ａ＿Ｍ、Ａ＿Ｓのそれぞれを、回路別ステート情報とも称し、回路別ステート情報Ａ＿Ｌ、Ａ＿Ｍ、Ａ＿Ｓを纏めて第１のステート情報とも称する。また、機能Ｂに対応するステート情報Ｂ＿Ｌ、Ｂ＿Ｍ、Ｂ＿Ｓのそれぞれを、回路別ステート情報とも称し、回路別ステート情報Ｂ＿Ｌ、Ｂ＿Ｍ、Ｂ＿Ｓを纏めて第２のステート情報とも称する。
【0043】
＜３個のステート情報＞
次に、１つの機能に対応した３個のステート情報について説明する。図４は、実施の形態１に係る３個のステート情報を説明するための図である。
次に、１つの機能に対応した３個のステート情報について説明する。図４は、実施の形態１に係る３個のステート情報を説明するための図である。
【0044】
ここでは、機能Ａを実現する３個のステート情報Ａ＿Ｌ、Ａ＿Ｍ、Ａ＿Ｓを例にして説明するが、残りのステート情報も同様である。
【0045】
３個のステート情報Ａ＿Ｌ、Ａ＿Ｍ、Ａ＿Ｓは、互いに同等の機能Ａを実現する３種類の回路ＡＣ＿Ｌ、ＡＣ＿Ｍ、ＡＣ＿Ｓを表すステート情報である。
【0046】
ステート情報Ａ＿Ｓは、対応する回路ＡＣ＿Ｓが動作したときに、ＤＭＡコントローラＤＭＡＣ（図２）によって発生するアクセス量が最小（小）となるような回路を、プログラムアレイＰＥ－ＡＲＲＹで実現させるようなステート情報である。一方、ステート情報Ａ＿Ｌは、対応する回路ＡＣ＿Ｌが動作したときに、ＤＭＡコントローラＤＭＡＣによって発生するアクセス量が最大（大）となるような回路を、プログラムアレイＰＥ－ＡＲＲＹで実現させるようなステート情報である。また、ステート情報Ａ＿Ｍは、対応する回路ＡＣ＿Ｍが動作したときに、ＤＭＡコントローラＤＭＡＣによって発生するアクセス量が、回路ＡＣ＿ＬとＡＣ＿Ｓとの間（中）となるような回路を、プログラムアレイＰＥ－ＡＲＲＹで実現させるようなステート情報である。
【0047】
回路ＡＣ＿Ｌの場合、アクセス量が最大となるため、性能は高くなる。これに対して、回路ＡＣ＿Ｓでは、アクセス量が最小となるため、性能は低くなる。また、回路ＡＣ＿Ｍの場合には、アクセス量が中間のため、性能も中程度となる。
【0048】
このように、アクセス量を変える構成としては、アクセス量が最大の回路ＡＣ＿Ｌでは、処理するデータを倍精度（６４ビット／データ）で扱うようにする。これにより、回路ＡＣ＿Ｌでは、大量のデータを使用することになるが、性能を高くすることができる。これに対して、アクセス量が最小の回路ＡＣ＿Ｓでは、処理するデータを半精度（１６ビット／データ）で扱い、圧縮された（ＡＩ推論であれば枝刈りされた）少量のデータを用いる回路にする。また、アクセス量が中程度の回路ＡＣ＿Ｍでは、処理するデータを単精度（３２ビット／データ）で扱うようにする。
【0049】
実施の形態１では、同等の機能を実現する回路として、３種類の回路を用いる例を説明したが、この数に制限されるものではない。例えば、同等の機能を実現する回路としては、２種類あるいは４種類以上であってもよい。勿論、用いる回路の種類の数に対応して、同等の機能を実現するステート情報の数も、例えば２種類あるいは４種類以上とする。
【0050】
＜半導体装置の動作例＞
次に、図１に示した半導体装置ＬＳＩの動作例を、図面を用いて説明する。図５は、実施の形態１に係る半導体装置の動作例を示す図である。また、図６は、実施の形態１に係る半導体装置のメモリアクセスを示す図である。ここでは、車載カメラで撮像しながら、撮像した画像をディスプレイで表示しつつ、撮像された画像（入力画像）の中から人物のような物体を認知するために、ＡＩ推論をする場合を例として説明する。
次に、図１に示した半導体装置ＬＳＩの動作例を、図面を用いて説明する。図５は、実施の形態１に係る半導体装置の動作例を示す図である。また、図６は、実施の形態１に係る半導体装置のメモリアクセスを示す図である。ここでは、車載カメラで撮像しながら、撮像した画像をディスプレイで表示しつつ、撮像された画像（入力画像）の中から人物のような物体を認知するために、ＡＩ推論をする場合を例として説明する。
【0051】
ＡＩ推論を行うための回路を実現するために、回路情報ＡＡ＿ＡＰ（図３）が、予めシステムメモリＳ－ＭＥＭからＤＲプロセッサＤＲＰのステートメモリＳＴ－ＭＥＭにリロードされているものとする。
【0052】
また、説明を容易にするために、回路情報ＡＡ＿ＡＰは、機能ＡからＣに対応するステート情報Ａ＿Ｌ、Ａ＿Ｍ、Ａ＿ＳからＣ＿Ｌ、Ｃ＿Ｍ、Ｃ＿Ｓによって構成され、性能の最も高い回路ＡＣ＿Ｌ、ＢＣ＿Ｌ、ＣＣ＿Ｌに対応するステート情報Ａ＿Ｌ、Ｂ＿Ｌ、Ｃ＿Ｌが選択されているものとして説明する。
【0053】
ＡＩ推論を実施するために、半導体装置ＬＳＩは、次のステップＳＴ１からステップＳＴ９の順に処理を実行する。
【0054】
先ず、ステップＳＴ１において、プロセッサＣＰＵが、入力画像に対して前処理（ＣＰＵ処理１）を実行する。ステップＳＴ２では、プロセッサＣＰＵによって処理された入力画像データが、プロセッサＣＰＵによって、システムメモリＳ－ＭＥＭに格納される。
【0055】
ステップＳＴ３では、ＤＲプロセッサＤＲＰにおいて、ステート情報Ａ＿Ｌが選択され、プログラムアレイＰＥ－ＡＲＲＹによって回路ＡＣ＿Ｌが実現される。ステップＳＴ３では、回路ＡＣ＿ＬとＤＭＡコントローラＤＭＡＣとによって、システムメモリＳ－ＭＥＭから、ＡＩ推論のための入力画像データが、回路ＡＣ＿Ｌに取り込まれる。この取り込みの際に回路ＡＣ＿Ｌが生成する中間データは、ステップＳＴ４において、ＤＭＡコントローラＤＭＡＣによりシステムメモリＳ－ＭＥＭに格納される。また、ステップＳＴ４では、回路ＡＣ＿Ｌの処理により得られたデータも、ＤＭＡコントローラＤＭＡＣによって、回路ＡＣ＿ＬからシステムメモリＳ－ＭＥＭに転送され、格納される。
【0056】
ステップＳＴ５では、ＤＲプロセッサＤＲＰにおいて、ステート情報Ｂ＿Ｌが選択され、プログラムアレイＰＥ－ＡＲＲＹによって回路ＢＣ＿Ｌが実現される。ステップＳＴ５では、回路ＢＣ＿ＬとＤＭＡコントローラＤＭＡＣとによって、システムメモリＳ－ＭＥＭから、ステップＳＴ４で格納されたデータが、回路ＢＣ＿Ｌに取り込まれる。回路ＢＣ＿Ｌは、取り込んだデータに対してＡＩ推論のための演算等を行う。この演算の際に回路ＢＣ＿Ｌが生成する中間データは、ステップＳＴ６において、ＤＭＡコントローラＤＭＡＣによりシステムメモリＳ－ＭＥＭに格納される。また、ステップＳＴ６では、回路ＢＣ＿Ｌによる演算により得られたデータも、ＤＭＡコントローラＤＭＡＣによって、回路ＢＣ＿ＬからシステムメモリＳ－ＭＥＭに転送され、格納される。
【0057】
ステップＳＴ７では、ＤＲプロセッサＤＲＰにおいて、ステート情報Ｃ＿Ｌが選択され、プログラムアレイＰＥ－ＡＲＲＹによって回路ＣＣ＿Ｌが実現される。ステップＳＴ７では、回路ＣＣ＿ＬとＤＭＡコントローラＤＭＡＣとによって、システムメモリＳ－ＭＥＭから、ステップＳＴ６で格納されたデータが、回路ＣＣ＿Ｌに取り込まれる。回路ＣＣ＿Ｌは、取り込んだデータに基づいて推論結果を生成する。回路ＣＣ＿Ｌが生成した推論結果は、ステップＳＴ８において、ＤＭＡコントローラＤＭＡＣによりシステムメモリＳ－ＭＥＭに格納される。
【0058】
その後、ステップＳＴ９において、プロセッサＣＰＵが、システムメモリＳ－ＭＥＭから推論結果を取り込んで、後処理（ＣＰＵ処理２）を行い、後処理の結果が例えばディスプレイに表示される。
【0059】
このように、ＤＭＡコントローラＤＭＡＣとプログラムアレイＰＥ－ＡＲＲＹとを備えたＤＲプロセッサＤＲＰによって実現された回路ＡＣ＿Ｌ、ＢＣ＿ＬおよびＣＣ＿Ｌは、各ステップにおいて、システムメモリＳ－ＭＥＭとの間でデータの転送を行うアクセスが発生する。また、半導体装置ＬＳＩ（図１)が備える画像処理回路ＩＰ１、ＩＰ２も、画像を処理するために、システムメモリＳ－ＭＥＭとの間でデータ転送を行うためのアクセスを行うことになる。
【0060】
【0061】
図６の紙面において、上側に示されている符号ＣＰＵ、回路ＡＣ＿Ｌ、回路ＢＣ＿Ｌ、回路ＣＣ＿ＬおよびＣＰＵは、動作している回路部分を示している。プロセッサＣＰＵ等の回路部分が動作することで発生するシステムメモリＳ－ＭＥＭに対するアクセスの期間とアクセス量が、図６には示されている。ここで、アクセスの期間は、横方向で示され、アクセス量は、縦方向で示されている。また、図６において、ＢＺは、内部バスＩｎｔ－ＢＵＳの帯域幅を示している。
【0062】
図６において、符号ＩＰ１＿ＡＴは、画像処理回路ＩＰ１が、画像の入力処理を行うためにシステムメモリＳ－ＭＥＭにアクセスしている期間とアクセス量を示している。また、符号ＩＰ２＿ＡＴは、画像処理回路ＩＰ２が、画像の出力処理を行うためにシステムメモリＳ－ＭＥＭにアクセスしている期間とアクセス量を示している。車載カメラからの画像を処理し、ディスプレイに表示しているため、画像処理回路ＩＰ１およびＩＰ２がシステムメモリＳ－ＭＥＭにアクセスしている期間は、図６に示すように、ほぼ１フレームの期間（１秒に３０フレーム（３０ｆｐｓ）の１フレーム）と同じになる。
【0063】
図６において、符号ＣＰ＿ＡＰは、プロセッサＣＰＵによって実行される前処理（図５のステップＳＴ１）によって発生するシステムメモリＳ－ＭＥＭへのアクセス期間とアクセス量を示し、符号ＣＰ＿ＡＦは、プロセッサＣＰＵによって実行される後処理（図５のステップＳＴ９）によって発生するシステムメモリＳ－ＭＥＭへのアクセス期間とアクセス量を示している。
【0064】
また、図６において、符号ＤＲ＿ＡＴは、プログラムアレイＰＥ－ＡＲＲＹによって実現される回路ＡＣ＿Ｌによって発生するシステムメモリＳ－ＭＥＭへのアクセス期間とアクセス量を示し、符号ＤＲ＿ＢＴは、プログラムアレイＰＥ－ＡＲＲＹによって実現される回路ＢＣ＿Ｌによって発生するシステムメモリＳ－ＭＥＭへのアクセス期間とアクセス量を示している。さらに、符号ＤＲ＿ＣＴは、プログラムアレイＰＥ－ＡＲＲＹによって実現される回路ＣＣ＿Ｌによって発生するシステムメモリＳ－ＭＥＭへのアクセス期間とアクセス量を示している。
【0065】
図６に示されているように、画像処理回路ＩＰ１、ＩＰ２によって発生するアクセスとプログラムアレイＰＥ－ＡＲＲＹによって実現される回路によって発生するアクセスとが、同時になっても、図６に示されているように、アクセス量がバス帯域幅ＢＺの範囲内であれば、いずれの回路のアクセスも制限されず、性能が低下するというような課題は生じない。
【0066】
＜比較例＞
次に、性能が低下する一例を、比較例として説明する。
次に、性能が低下する一例を、比較例として説明する。
【0067】
図７は、比較例を説明するための図である。図７（Ａ）は、図６と類似している。相違点は、図７（Ａ）では、１フレーム期間において、プロセッサＣＰＵにより新たな処理が発生している点である。この新たな処理は、例えば、車載システムを搭乗者が操作した場合、この操作に対応した処理を実行するために、プロセッサＣＰＵが実行する処理に該当する。
【0068】
新たな処理を実行するために、1フレーム期間において、プロセッサＣＰＵが、システムメモリＳ－ＭＥＭにアクセスする。このアクセスの期間とアクセス量が、図７（Ａ）では、符号ＣＰ＿ＡＣとして示されている。図７（Ａ）に示されているように、プロセッサＣＰＵによる新たな処理に伴って発生するアクセス期間が、画像入力処理によるアクセス期間ＩＰ１＿ＡＴ、画像出力処理によるアクセス期間ＩＰ２＿ＡＴおよびプログラムアレイＰＥ－ＡＲＲＹによって実現されている回路によるアクセス期間ＤＲ＿ＡＴ、ＤＲ＿ＢＴ、ＤＲ＿ＣＴと重なっており、また、プロセッサＣＰＵによる新たな処理に伴って発生するアクセス量も大きくなっている。そのため、プロセッサＣＰＵと、画像処理回路ＩＰ１、ＩＰ２と、ＤＲプロセッサＤＲＰによるシステムメモリＳ－ＭＥＭに対するアクセス量が、バス帯域幅ＢＺを超えることになる。
【0069】
実際的には、バスアービタＢＵＳ－ＡＢ（図１)によって、プロセッサＣＰＵと、画像処理回路ＩＰ１と、画像処理回路ＩＰ２と、ＤＲプロセッサＤＲＰ間で、アクセスの調停が行われることになる。この調停によって、図７（Ｂ）に示すように、プロセッサＣＰＵと、画像処理回路ＩＰ１、ＩＰ２と、ＤＲプロセッサＤＲＰによるシステムメモリＳ－ＭＥＭに対するアクセス量が、バス帯域幅ＢＺを超えないように、プロセッサＣＰＵ、画像処理回路ＩＰ１、ＩＰ２およびＤＲプロセッサＤＲＰは動作することになる。例えば画像処理回路ＩＰ２によって実行される画像出力処理を例にして述べると、バスアービタＢＵＳ－ＡＢの調停によって、システムメモリＳ－ＭＥＭへのアクセスが待たされることになる。他の回路も、同様に、調停によって、システムメモリＳ－ＭＥＭへのアクセスが待たされることになる。アクセスが待たされるため、図７（Ｂ）に示すように、一連の処理は、１フレーム期間では終了しないという状況が発生する。例えば、画像出力処理は、図７（Ｂ）に示すように、１フレーム期間では終了せず、ディスプレイ上で望ましい表示を行うことが困難になる。すなわち、半導体装置の性能が低下することになる。
【0070】
＜ステート情報の選択＞
実施の形態１においては、ＤＲプロセッサＤＲＰによるシステムメモリＳ－ＭＥＭへのアクセスに対して、バスアービタＢＵＳ－ＡＢによってアクセス拒否される頻度（拒否頻度）に基づいて、次に選択されるステート情報が定められる。例えば、機能Ａを実現している回路が動作している期間に、ＤＲプロセッサＤＲＰによるシステムメモリへのアクセスにおいて、拒否頻度が求められ、求められた拒否頻度に基づいて、次に実行される機能Ｂに対応する３個のステート情報Ｂ＿Ｌ、Ｂ＿Ｍ、Ｂ＿Ｓから、先に求められた拒否頻度に対応するステート情報が選択される。これにより、機能Ａに対応する回路が動作した後は、機能Ａに対応した回路が動作していたときの拒否頻度に応じた構成の回路（機能Ｂに対応した回路）が動作することになる。言い換えるならば、先に動作していた機能Ａに対応した回路のときに求められた拒否頻度が、次に動作する回路に対する拒否頻度と推定され、推定された拒否頻度に適した構成の回路が、機能Ｂに対応した回路として用いられることになる。
実施の形態１においては、ＤＲプロセッサＤＲＰによるシステムメモリＳ－ＭＥＭへのアクセスに対して、バスアービタＢＵＳ－ＡＢによってアクセス拒否される頻度（拒否頻度）に基づいて、次に選択されるステート情報が定められる。例えば、機能Ａを実現している回路が動作している期間に、ＤＲプロセッサＤＲＰによるシステムメモリへのアクセスにおいて、拒否頻度が求められ、求められた拒否頻度に基づいて、次に実行される機能Ｂに対応する３個のステート情報Ｂ＿Ｌ、Ｂ＿Ｍ、Ｂ＿Ｓから、先に求められた拒否頻度に対応するステート情報が選択される。これにより、機能Ａに対応する回路が動作した後は、機能Ａに対応した回路が動作していたときの拒否頻度に応じた構成の回路（機能Ｂに対応した回路）が動作することになる。言い換えるならば、先に動作していた機能Ａに対応した回路のときに求められた拒否頻度が、次に動作する回路に対する拒否頻度と推定され、推定された拒否頻度に適した構成の回路が、機能Ｂに対応した回路として用いられることになる。
【0071】
実施の形態１において、拒否頻度は、図１に示した頻度回路ＦＰＣによって求められる。頻度回路ＦＰＣは、ＤＭＡコントローラＤＭＡＣ（図２）が出力するバス要求信号ＲＱ＿ＤＲとバスアービタＢＵＳ－ＡＢから入力するバス許可信号ＡＣ＿ＤＲとに基づいて、拒否頻度を求める。すなわち、頻度回路ＦＰＣは、機能Ａを実現する回路が動作している期間において、ＤＭＡＣコントローラＤＭＣが出力したバス要求信号ＲＱ＿ＤＲの回数を要求回数として求め、バス許可信号ＡＣ＿ＤＲによってアクセスが拒否され（アクセスが認められず）、待ち状態となった回数を拒否回数として求める。頻度回路ＦＰＣは、拒否回数と要求回数との比（拒否回数／要求回数）を、拒否頻度として算出し、制御回路ＣＴＬ（図２）に出力する。
【0072】
次に、ステート情報の選択の動作を、図面を用いて説明する。図８は、実施の形態１に係るステート情報の選択動作を示すフローチャートである。
【0073】
ここでは、制御回路ＣＴＬは、例えば、拒否頻度に関する２個のしきい値と、入力された拒否頻度とを比較することで、３個のステート情報から、拒否頻度に対応したステート情報を選択する場合を例として説明する。２個のしきい値としては、拒否頻度が大きい場合の第１しきい値と、拒否頻度が小さい場合の第２しきい値である。
【0074】
図８において、ステップＳＴ１０で、ＤＲプロセッサＤＲＰは動作を開始する。次に、ステップＳＴ１１で、プロセッサＣＰＵが、回路情報ＡＡ＿ＡＰを、システムメモリＳ－ＭＥＭから、ステートメモリＳＴ－ＭＥＭにリロードする。
【0075】
ステップＳＴ１２において、プロセッサＣＰＵが、最初のステート情報を選択する。すなわち、機能Ａに対応する３個のステート情報Ａ＿Ｌ、Ａ＿Ｍ、Ａ＿Ｓから１個のステート情報を選択する。図８では、プロセッサＣＰＵが、機能Ａに対応するステート情報として、ステート情報Ａ＿Ｌを選択した場合が示されている。最初のステート情報として、いずれのステート情報を選択するかは、例えばプロセッサＣＰＵによって、予め拒否頻度を求めて定めるようにしてもよいし、固定のステート情報を選択するようにしてもよい。プロセッサＣＰＵによって選択されたステート情報Ａ＿Ｌは、ＤＲプロセッサＤＲＰの制御回路ＣＴＬに伝えられる。これにより、制御回路ＣＴＬが、ステートメモリＳＴ－ＭＥＭに格納されているステート情報Ａ＿Ｌを選択する。その結果、ステップＳＴ１３において、ＤＲプロセッサＤＲＰでは、ステート情報Ａ＿Ｌに対応した回路ＡＣ＿Ｌが実現され、回路ＡＣ＿Ｌが動作する。また、ステップＳＴ１３では、頻度回路ＦＰＣによって、拒否頻度が算出される。
【0076】
次に、ステップＳＴ１４において、制御回路ＣＴＬは、機能Ｂに対応するステート情報を選択するが、この選択の際にステップＳＴ１３で算出された拒否頻度を参照する。すなわち、拒否頻度が、前記第１しきい値を超えていた場合、制御回路ＣＴＬは、アクセス量の小さい回路である回路ＢＣ＿Ｓを実現するステート情報Ｂ＿Ｓを選択する（選択Ｓ）。これに対して、拒否頻度が、前記第２しきい値未満の場合、制御回路ＣＴＬは、アクセス量の大きい回路である回路ＢＣ＿Ｌを実現するステート情報Ｂ＿Ｌを選択する（選択Ｌ）。また、拒否頻度が、前記第１しきい値と前記第２しきい値との間の場合、制御回路ＣＴＬは、アクセス量が中程度の回路である回路ＢＣ＿Ｍを実現するステート情報Ｂ＿Ｍを選択する（選択Ｍ）。
【0077】
選択Ｓの場合、ステップＳＴ１５において、ステート情報Ｂ＿Ｓに対応した回路ＢＣ＿Ｓが、ＤＲプロセッサＤＲＰにおけるプログラムアレイＰＥ－ＡＲＲＹによって実現され、回路ＢＣ＿Ｓが動作する。また、ステップＳＴ１５では、頻度回路ＦＰＣによって、回路ＢＣ＿Ｓが動作している期間での拒否頻度が算出される。
【0078】
ステップＳＴ１６では、制御回路ＣＴＬは、ステップＳＴ１５で算出された拒否頻度と、前記第１しきい値と前記第２しきい値とを比較して、機能Ｃに対応する３個のステート情報Ｃ＿Ｌ、Ｃ＿Ｍ、Ｃ＿Ｓから拒否頻度に応じたステート情報を選択する（選択Ｓ、選択Ｍ、選択Ｌ）。
【0079】
ステップＳＴ１６において、選択が選択Ｓとなった場合、次にステップＳＴ１７が実行される。ステップＳＴ１７では、ステート情報Ｃ＿Ｓに対応した回路ＣＣ＿Ｓが、ＤＲプロセッサＤＲＰにおいて実現され、回路ＣＣ＿Ｓが動作する。また、ステップＳＴ１６において、選択が選択Ｍとなった場合、次にステップＳＴ２０が実行される。ステップＳＴ２０では、ステート情報Ｃ＿Ｍに対応した回路ＣＣ＿Ｍが、ＤＲプロセッサＤＲＰにおいて実現され、回路ＣＣ＿Ｍが動作する。さらに、ステップＳＴ１６において、選択が選択Ｌとなった場合、次にステップＳＴ２３が実行される。ステップＳＴ２３では、ステート情報Ｃ＿Ｌに対応した回路ＣＣ＿Ｌが、ＤＲプロセッサＤＲＰにおいて実現され、回路ＣＣ＿Ｌが動作する。
【0080】
その後、ステップＳＴ２４において、ＤＲプロセッサＤＲＰは動作を終了する。
【0081】
図８において、ステップＳＴ１８およびＳＴ２１は、ステップＳＴ１５と類似している。相違点は、ステップＳＴ１８では、ステート情報Ｂ＿Ｍに対応した回路ＢＣ＿Ｍが、ＤＲプロセッサＤＲＰにおいて実現され、ステップＳＴ２１では、ステート情報Ｂ＿Ｌに対応した回路ＢＣ＿Ｌが、ＤＲプロセッサＤＲＰにおいて実現されている点である。また、ステップＳＴ１９およびＳＴ２２は、ステップＳＴ１６と同様である。
【0082】
図８では、ＤＲプロセッサＤＲＰにおいてプログラムアレイＰＥ－ＡＲＲＹが、機能ＡからＣに対応する回路を実現する例を示したが、図３に示されているように、機能ＤからＺに対応する回路を実現するようにしてもよい。この場合、図８に示したステップＳＴ１７は、例えばステップＳＴ１５と同様に、拒否頻度の算出が行われるようにする。
【0083】
これにより、先に動作した回路（例えば回路ＡＣ＿Ｌ）で拒否頻度が高い場合には、次に動作する回路（機能Ｂを実現する回路）として、アクセス量の少ない回路（ＢＣ＿Ｓ）が用いられことになる。また、先に動作した回路で拒否頻度が小さい場合には、次に動作する回路として、アクセス量の大きい回路（ＢＣ＿Ｌ）が用いられことになる。さらに、先に動作した回路で拒否頻度が中程度の場合には、次に動作する回路として、アクセス量が中程度の回路（ＢＣ＿Ｍ）が用いられことになる。その結果、拒否頻度が小さいときには性能の高い回路が次に用いられ、拒否頻度が高いときにはアクセス量の小さい回路が次に用いられることになり、半導体装置の性能の低下を抑制することが可能である。
【0084】
図９は、実施の形態１に係る半導体装置のメモリアクセスを示す図である。図９は、図７（Ｂ）と類似している。相違点は、図８に示したフローチャートに従って、ステート情報が選択され、機能Ｂを実現する回路は、アクセス量が小さい回路ＢＣ＿Ｓによって構成され、機能Ｃを実現する回路も、アクセス量が小さい回路ＣＣ＿Ｓによって構成されている点である。これにより、図９に示されているように、機能Ｂおよび機能Ｃを実現する回路（ＢＣ＿Ｓ、ＣＣ＿Ｓ）でのアクセス量が減る。その結果、プロセッサＣＰＵ、ＤＲプロセッサＤＲＰ、画像処理回路ＩＰ１、ＩＰ２が、バスアービタＢＵＳ－ＡＢによる調停で待たされる状態を低減することが可能となり、１フレーム期間において、一連の処理を完了することが可能となる。また、推定した拒否頻度に対応した性能の回路が選択されるため、適切な性能の回路が実行されるようになる。その結果、半導体装置の性能が低下するのを抑制することができる。
【0085】
なお、実施の形態１においては、頻度回路ＦＰＣは、ＤＲプロセッサＤＲＰにおけるプログラムアレイＰＥ－ＡＲＲＹが、頻度回路ＦＰＣに対応したステート情報を実行することで、実現される。そのため、ステップＳＴ１２で選択されたステート情報Ａ＿Ｌは、回路ＡＣ＿Ｌに対応するステート情報と頻度回路ＦＰＣに対応するステート情報とが含まれている。ステップＳＴ１４において選択されたステート情報も同様に、選択されたステート情報は、実現する回路に対応するステート情報と頻度回路ＦＰＣに対応するステート情報とを含んでいる。
【0086】
(実施の形態２)
図１０は、実施の形態２に係る半導体装置の動作例を示す図である。図１０は、図５に示したステップＳＴ２からＳＴ８と類似している。主な相違点は、図１０では、ステップＳＴ３、ＳＴ５、ＳＴ７がステップＳＴ３＿１、ＳＴ５＿１、ＳＴ７＿１となっている点である。また、図１０では、ステップ間を結ぶ線が明示されている点である。
図１０は、実施の形態２に係る半導体装置の動作例を示す図である。図１０は、図５に示したステップＳＴ２からＳＴ８と類似している。主な相違点は、図１０では、ステップＳＴ３、ＳＴ５、ＳＴ７がステップＳＴ３＿１、ＳＴ５＿１、ＳＴ７＿１となっている点である。また、図１０では、ステップ間を結ぶ線が明示されている点である。
【0087】
図１０において、ステップＳＴ２でシステムメモリＳ－ＭＥＭに格納された入力画像データは、ステップＳＴ３＿１において、プロセッサＣＰＵによって選択されたステート情報Ａ＿Ｌ、Ａ＿ＭまたはＡ＿Ｓによって実現された回路（ＡＣ＿Ｌ、ＡＣ＿ＭまたはＡＣ＿Ｓ）に取り込まれ、処理される。ステップＳＴ５＿１では、ステップＳＴ３＿１で選定された回路の拒否頻度に基づいて、ステート情報Ｂ＿Ｌ、Ｂ＿ＭまたはＢ＿Ｓによって実現された回路（ＢＣ＿Ｌ、ＢＣ＿Ｍ、ＢＣ＿Ｓ）が、システムメモリＳ－ＭＥＭからデータを取り込む。さらに、ステップＳＴ７＿１では、ステップＳＴ５＿１で選定された回路の拒否頻度に基づいて、ステート情報Ｃ＿Ｌ、Ｃ＿ＭまたはＣ＿Ｓによって実現された回路（ＣＣ＿Ｌ、ＣＣ＿Ｍ、ＣＣ＿Ｓ）が、システムメモリＳ－ＭＥＭからデータを取り込む。
【0088】
実施の形態２では、３個のステート情報（例えばＢ＿Ｌ、Ｂ＿Ｍ、Ｂ＿Ｓ）によって実現される回路ＢＣ＿Ｌ、ＢＣ＿Ｍ、ＢＣ＿Ｓにおいて、扱うデータのビットサイズ（幅）が異なるように設定されている。例えば、回路ＢＣ＿Ｌでは、１データが倍精度（６４ビット／データ）で表され、回路ＢＣ＿Ｍでは、１データが単精度（３２ビット／データ）で表され、回路ＢＣ＿Ｓでは、１データが半精度（１６ビット／データ）で表される。その結果、ステップＳＴ５＿１において、選択された回路の種類によって、システムメモリＳ－ＭＥＭを介して、ステップＳＴ７＿１における回路に供給されるデータのビットサイズが異なることになる。
【0089】
実施の形態２においては、後段の回路、すなわちステップＳＴ５＿１または／およびステップＳＴ７＿１において実現される３種類の回路は、複数のビットサイズを処理することができるように構成されている。これにより、アクセス量が異なるようにした回路（例えば、回路ＢＣ＿Ｓと回路ＣＣ＿Ｌ）を組み合わせることが可能となる。
【0090】
図１０では、回路ＣＣ＿Ｌ、ＣＣ＿Ｍ、ＣＣ＿Ｓのそれぞれが、複数のビットサイズ（６４ビット、３２ビット、１６ビット）を扱えるようにした例が示されているが、これに限定されるものではない。例えば、各ビットサイズに対応した回路を実現するステート情報を用意するようにしてもよい。この場合、９個のステート情報を用意し、制御回路ＣＴＬが、拒否頻度と前段の回路のビットサイズとを考慮して、９個のステート情報から適したステート情報を選択し、適切な回路が実現されるようにすればよい。
【0091】
実施の形態では、ＤＲプロセッサＤＲＰにおけるプログラムアレイＰＥ－ＡＲＲＹが、頻度回路ＦＰＣに対応したステート情報を実行することで、頻度回路ＦＰＣを実現する例を示したが、これに限定されるものではない。すなわち、論理回路等を組み合わせて、専用の頻度回路ＦＰＣを構成してもよい。
【0092】
また、頻度回路ＦＰＣとして、バス要求信号ＲＱ＿ＤＲとバス許可信号ＡＣ＿ＤＲとに基づいて拒否頻度を求める例を説明したが、これに限定されるものではない。例えば、拒否頻度は、ＤＭＡコントローラＤＭＡＣのアクセス時における待ち回数（ウエイト発生回数）をカウントして、求めるようにしてもよい。あるいは、ＤＭＡコントローラＤＭＡＣのデータ転送速度の論理値と実際のデータ転送速度との間の時間差を測定して、時間差を拒否頻度としてもよい。
【0093】
勿論、頻度回路ＦＰＣで、アクセスが拒否される頻度ではなく、アクセスが許可される頻度を求めるようにしてもよい。この場合には、許可頻度が低い場合、アクセス量の小さい回路に対応するステート情報を選択し、許可頻度が高い場合、アクセス量が大きい回路に対応するステート情報を選択するようにすればよい。
【0094】
さらに、実施の形態では、ステートメモリＳＴ－ＭＥＭに、予め格納されているステート情報を、頻度回路ＦＰＣによって求めた拒否頻度に応じて選択する例を示したが、頻度回路ＦＰＣによって求めた拒否頻度をプロセッサＣＰＵに通知するようにしてもよい。この場合、プロセッサＣＰＵが、通知された拒否頻度に対応した回路情報を選択し、選択した回路情報を、プロセッサＣＰＵがステートメモリＳＴ－ＭＥＭにリロードする。これにより、ＤＲプロセッサＤＲＰは、拒否頻度に応じた回路を実現することになり、半導体装置ＬＳＩの性能が低下するのを抑制することが可能となる。
【0095】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【0096】
ＢＵＳ－ＡＢ バスアービタ
ＣＰＵ プロセッサ
ＤＭＡＣ ＤＭＡコントローラ
ＤＲＰ ＤＲプロセッサ
ＦＰＣ 頻度回路
Ｉｎｔ－ＢＵＳ 内部バス
ＩＰ１、ＩＰ２ 画像処理回路
ＬＳＩ 半導体装置
ＰＥ プログラム可能回路
ＰＥ－ＡＲＲＹ プログラムアレイ
Ｓ－ＭＥＭ システムメモリ
ＳＴ－ＭＥＭ ステートメモリ
ＣＰＵ プロセッサ
ＤＭＡＣ ＤＭＡコントローラ
ＤＲＰ ＤＲプロセッサ
ＦＰＣ 頻度回路
Ｉｎｔ－ＢＵＳ 内部バス
ＩＰ１、ＩＰ２ 画像処理回路
ＬＳＩ 半導体装置
ＰＥ プログラム可能回路
ＰＥ－ＡＲＲＹ プログラムアレイ
Ｓ－ＭＥＭ システムメモリ
ＳＴ－ＭＥＭ ステートメモリ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】