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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024136539
(43)【公開日】2024-10-04
(54)【発明の名称】半導体記憶装置、半導体記憶装置の制御方法
(51)【国際特許分類】
G11C 29/00 20060101AFI20240927BHJP
【ＦＩ】
G11C29/00 478
【審査請求】未請求
【請求項の数】7
【出願形態】ＯＬ
(21)【出願番号】P 2023047685
(22)【出願日】2023-03-24
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100140486
【弁理士】
【氏名又は名称】鎌田 徹
(74)【代理人】
【識別番号】100079108
【弁理士】
【氏名又は名称】稲葉 良幸
(74)【代理人】
【識別番号】100121843
【弁理士】
【氏名又は名称】村井 賢郎
(72)【発明者】
【氏名】進藤 佳彦
【テーマコード（参考）】
5L206
【Ｆターム（参考）】
5L206AA10
5L206CC16
5L206CC32
5L206EE02
5L206FF08
5L206GG07
5L206HH10
(57)【要約】
【課題】有効ブロック数を改善することが可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第１レジスタと、第２レジスタと、第３レジスタと、第１アドレス登録部と、第２アドレス登録部と、を備える。第１レジスタは、第１物理プレーンの物理ブロックのアドレスである第１アドレスの情報を保持する。第２レジスタは、第２物理プレーンの物理ブロックのアドレスである第２アドレスの情報を保持する。第３レジスタは、第１物理プレーンにおいて不良な物理ブロックのアドレスであって、且つ第２物理プレーンにおいて正常な物理ブロックのアドレスである第３アドレスの情報を保持する。第１アドレス登録部は、第１アドレスに対応する第２物理プレーンの物理ブロックが不良なブロックである場合、第３レジスタに保持されている第３アドレスを第２アドレスとして第２レジスタに登録する。
【選択図】図１０
【解決手段】半導体記憶装置は、第１レジスタと、第２レジスタと、第３レジスタと、第１アドレス登録部と、第２アドレス登録部と、を備える。第１レジスタは、第１物理プレーンの物理ブロックのアドレスである第１アドレスの情報を保持する。第２レジスタは、第２物理プレーンの物理ブロックのアドレスである第２アドレスの情報を保持する。第３レジスタは、第１物理プレーンにおいて不良な物理ブロックのアドレスであって、且つ第２物理プレーンにおいて正常な物理ブロックのアドレスである第３アドレスの情報を保持する。第１アドレス登録部は、第１アドレスに対応する第２物理プレーンの物理ブロックが不良なブロックである場合、第３レジスタに保持されている第３アドレスを第２アドレスとして第２レジスタに登録する。
【選択図】図１０
【特許請求の範囲】
【請求項1】
複数のメモリセルの集合である物理ブロックをそれぞれ複数有する複数の物理プレーンを有し、複数の前記物理プレーンを組み合わせて一つの論理プレーンとして動作させる半導体記憶装置であって、
前記論理プレーンとして動作する複数の物理プレーンのうちの一つを第１物理プレーンとし、前記第１物理プレーンとは別の物理プレーンを第２物理プレーンとするとき、
前記第１物理プレーンの物理ブロックのアドレスである第１アドレスの情報を保持するための第１レジスタと、
前記第１アドレスに対応付けられる前記第２物理プレーンの物理ブロックのアドレスである第２アドレスの情報を保持するための第２レジスタと、
前記第１物理プレーンにおいて不良な物理ブロックのアドレスであって、且つ前記第２物理プレーンにおいて正常な物理ブロックのアドレスである第３アドレスの情報を保持するための第３レジスタと、
前記第１アドレスに対応する前記第２物理プレーンの物理ブロックが不良なブロックである場合、前記第３レジスタに保持されている前記第３アドレスを前記第２アドレスとして前記第２レジスタに登録する第１アドレス登録部と、
電源投入後に実行されるパワーオンリード処理の際に、前記第３アドレスの情報を前記第３レジスタに登録する第２アドレス登録部と、を備える
半導体記憶装置。
前記論理プレーンとして動作する複数の物理プレーンのうちの一つを第１物理プレーンとし、前記第１物理プレーンとは別の物理プレーンを第２物理プレーンとするとき、
前記第１物理プレーンの物理ブロックのアドレスである第１アドレスの情報を保持するための第１レジスタと、
前記第１アドレスに対応付けられる前記第２物理プレーンの物理ブロックのアドレスである第２アドレスの情報を保持するための第２レジスタと、
前記第１物理プレーンにおいて不良な物理ブロックのアドレスであって、且つ前記第２物理プレーンにおいて正常な物理ブロックのアドレスである第３アドレスの情報を保持するための第３レジスタと、
前記第１アドレスに対応する前記第２物理プレーンの物理ブロックが不良なブロックである場合、前記第３レジスタに保持されている前記第３アドレスを前記第２アドレスとして前記第２レジスタに登録する第１アドレス登録部と、
電源投入後に実行されるパワーオンリード処理の際に、前記第３アドレスの情報を前記第３レジスタに登録する第２アドレス登録部と、を備える
半導体記憶装置。
【請求項2】
前記第１レジスタは、前記第１アドレスとして、前記第２物理プレーンにおいて不良なブロックのアドレスであって、且つ前記第１物理プレーンにおいて正常なブロックのアドレスを保持する
請求項１に記載の半導体記憶装置。
請求項１に記載の半導体記憶装置。
【請求項3】
前記第１アドレス登録部は、
前記第１レジスタに保持される前記第１アドレスを読み込み、
前記第１アドレスに対応する前記第２物理プレーンの物理ブロックが正常なブロックである場合、前記第１アドレスを前記第２アドレスとして前記第２レジスタにそのまま登録し、
前記第１アドレスに対応する前記第２物理プレーンの物理ブロックが不良なブロックである場合、前記第１アドレスを前記第３レジスタに変換して、当該第３アドレスを前記第２アドレスとして前記第２レジスタに登録する
請求項１に記載の半導体記憶装置。
前記第１レジスタに保持される前記第１アドレスを読み込み、
前記第１アドレスに対応する前記第２物理プレーンの物理ブロックが正常なブロックである場合、前記第１アドレスを前記第２アドレスとして前記第２レジスタにそのまま登録し、
前記第１アドレスに対応する前記第２物理プレーンの物理ブロックが不良なブロックである場合、前記第１アドレスを前記第３レジスタに変換して、当該第３アドレスを前記第２アドレスとして前記第２レジスタに登録する
請求項１に記載の半導体記憶装置。
【請求項4】
前記第１アドレス登録部は、
前記第１プレーンにおいて正常なブロックであって、且つ前記第２物理プレーンにおいて不良なブロックのアドレスである第４アドレスを保持するための第４レジスタを更に備える
請求項１に記載の半導体記憶装置。
前記第１プレーンにおいて正常なブロックであって、且つ前記第２物理プレーンにおいて不良なブロックのアドレスである第４アドレスを保持するための第４レジスタを更に備える
請求項１に記載の半導体記憶装置。
【請求項5】
前記第１アドレス登録部は、
前記第１レジスタに保持される前記第１アドレスを読み込むとともに、読み込んだ前記第１アドレスと、前記第４レジスタに保持される前記第４アドレスとを比較して、それらが一致しているか否かを示す信号を出力する比較回路と、
前記第１レジスタに保持される前記第１アドレスを読み込むとともに、読み込んだ前記第１アドレスと、前記第４レジスタに保持される前記第４アドレスとが一致している場合には、前記第１アドレスを、前記第３レジスタに保持される前記第３アドレスに変換する変換回路と、
前記第１レジスタに保持される前記第１アドレスと、前記変換回路により変換されたアドレスとを取り込むとともに、前記比較回路の出力信号に基づいて前記第１アドレス及び前記変換回路により変換されたアドレスのいずれかを前記第２レジスタに出力するマルチプレクサと、を備え、
前記マルチプレクサは、
前記比較回路から出力される信号が、前記第１アドレスと、前記第４レジスタに保持される前記第４アドレスとが不一致であることを示す信号である場合、前記第１アドレスを前記第２レジスタに出力し、
前記比較回路から出力される信号が、前記第１アドレスと、前記第４レジスタに保持される前記第４アドレスとが一致していることを示す信号である場合、前記変換回路により変換されたアドレスを前記第２レジスタに出力する
請求項４に記載の半導体記憶装置。
前記第１レジスタに保持される前記第１アドレスを読み込むとともに、読み込んだ前記第１アドレスと、前記第４レジスタに保持される前記第４アドレスとを比較して、それらが一致しているか否かを示す信号を出力する比較回路と、
前記第１レジスタに保持される前記第１アドレスを読み込むとともに、読み込んだ前記第１アドレスと、前記第４レジスタに保持される前記第４アドレスとが一致している場合には、前記第１アドレスを、前記第３レジスタに保持される前記第３アドレスに変換する変換回路と、
前記第１レジスタに保持される前記第１アドレスと、前記変換回路により変換されたアドレスとを取り込むとともに、前記比較回路の出力信号に基づいて前記第１アドレス及び前記変換回路により変換されたアドレスのいずれかを前記第２レジスタに出力するマルチプレクサと、を備え、
前記マルチプレクサは、
前記比較回路から出力される信号が、前記第１アドレスと、前記第４レジスタに保持される前記第４アドレスとが不一致であることを示す信号である場合、前記第１アドレスを前記第２レジスタに出力し、
前記比較回路から出力される信号が、前記第１アドレスと、前記第４レジスタに保持される前記第４アドレスとが一致していることを示す信号である場合、前記変換回路により変換されたアドレスを前記第２レジスタに出力する
請求項４に記載の半導体記憶装置。
【請求項6】
前記第２アドレス登録部は、前記パワーオンリード処理の際に、前記第４レジスタの情報を前記第４レジスタに更に登録する
請求項４に記載の半導体記憶装置。
請求項４に記載の半導体記憶装置。
【請求項7】
複数のメモリセルの集合である物理ブロックをそれぞれ複数有する複数の物理プレーンを有し、複数の前記物理プレーンを組み合わせて一つの論理プレーンとして動作させる半導体記憶装置の制御方法であって、
前記論理プレーンとして動作する複数の物理プレーンのうちの一つを第１物理プレーンとし、前記第１物理プレーンとは別の物理プレーンを第２物理プレーンとするとき、
前記第１物理プレーンの物理ブロックのアドレスである第１アドレスの情報を第１レジスタに保持し、
前記第１アドレスに対応付けられる前記第２物理プレーンの物理ブロックのアドレスである第２アドレスの情報を第２レジスタに保持し、
前記第１アドレスに対応する前記第２物理プレーンの物理ブロックが不良なブロックである場合、前記第１物理プレーンにおいて不良な物理ブロックのアドレスであって、且つ前記第２物理プレーンにおいて正常な物理ブロックのアドレスである第３アドレスを前記第２アドレスとして前記第２レジスタに登録し、
電源投入後に実行されるパワーオンリード処理の際に、前記第３アドレスの情報を第３レジスタに登録する
半導体記憶装置の制御方法。
前記論理プレーンとして動作する複数の物理プレーンのうちの一つを第１物理プレーンとし、前記第１物理プレーンとは別の物理プレーンを第２物理プレーンとするとき、
前記第１物理プレーンの物理ブロックのアドレスである第１アドレスの情報を第１レジスタに保持し、
前記第１アドレスに対応付けられる前記第２物理プレーンの物理ブロックのアドレスである第２アドレスの情報を第２レジスタに保持し、
前記第１アドレスに対応する前記第２物理プレーンの物理ブロックが不良なブロックである場合、前記第１物理プレーンにおいて不良な物理ブロックのアドレスであって、且つ前記第２物理プレーンにおいて正常な物理ブロックのアドレスである第３アドレスを前記第２アドレスとして前記第２レジスタに登録し、
電源投入後に実行されるパワーオンリード処理の際に、前記第３アドレスの情報を第３レジスタに登録する
半導体記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体記憶装置、及び半導体記憶装置の制御方法に関する。
【背景技術】
【0002】
半導体記憶装置では、通常メモリ領域と冗長メモリ領域とが設けられており、通常メモリ領域の不良なブロックのアドレスを冗長メモリ領域の正常なブロックに置き換える。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開第２００４／０００３３１５号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
開示された実施形態によれば、有効ブロック数を改善することが可能な半導体記憶装置及び半導体記憶装置の制御方法が提供される。
【課題を解決するための手段】
【0005】
実施形態の半導体記憶装置は、複数のメモリセルの集合である物理ブロックをそれぞれ複数有する複数の物理プレーンを有し、複数の物理プレーンを組み合わせて一つの論理プレーンとして動作させる半導体記憶装置である。半導体記憶装置は、第１レジスタと、第２レジスタと、第３レジスタと、第１アドレス登録部と、第２アドレス登録部と、を備える。論理プレーンとして動作する複数の物理プレーンのうちの一つを第１物理プレーンとし、第１物理プレーンとは別の物理プレーンを第２物理プレーンとするとき、第１レジスタは、第１物理プレーンの物理ブロックのアドレスである第１アドレスの情報を保持するためのものであり、第２レジスタは、第１アドレスに対応付けられる第２物理プレーンの物理ブロックのアドレスである第２アドレスの情報を保持するためのものである。第３レジスタは、第１物理プレーンにおいて不良な物理ブロックのアドレスであって、且つ第２物理プレーンにおいて正常な物理ブロックのアドレスである第３アドレスの情報を保持するためのものである。第１アドレス登録部は、第１アドレスに対応する第２物理プレーンの物理ブロックが不良なブロックである場合、第３レジスタに保持されている第３アドレスを第２アドレスとして第２レジスタに登録する。第２アドレス登録部は、電源投入後に実行されるパワーオンリード処理の際に、第３アドレスの情報を第３レジスタに登録する。
【0006】
実施形態の半導体記憶装置の制御方法は、複数のメモリセルの集合である物理ブロックをそれぞれ複数有する複数の物理プレーンを有し、複数の物理プレーンを組み合わせて一つの論理プレーンとして動作させる半導体記憶装置の制御方法である。この制御方法は、論理プレーンとして動作する複数の物理プレーンのうちの一つを第１物理プレーンとし、第１物理プレーンとは別の物理プレーンを第２物理プレーンとするとき、第１物理プレーンの物理ブロックのアドレスである第１アドレスの情報を第１レジスタに保持し、第１アドレスに対応付けられる第２物理プレーンの物理ブロックのアドレスである第２アドレスの情報を第２レジスタに保持し、第１アドレスに対応する第２物理プレーンの物理ブロックが不良なブロックである場合、第１物理プレーンにおいて不良な物理ブロックのアドレスであって、且つ第２物理プレーンにおいて正常な物理ブロックのアドレスである第３アドレスを第２アドレスとして第２レジスタに登録し、電源投入後に実行されるパワーオンリード処理の際に、第３アドレスの情報を第３レジスタに登録する。
【図面の簡単な説明】
【0007】
【図1】実施形態のメモリシステムの概略構成を示すブロック図。
【図2】実施形態の半導体記憶装置の概略構成を示すブロック図。
【図3】実施形態のレジスタの概略構成を示すブロック図。
【図4】実施形態のロウデコーダとメモリセルアレイの接続の一例を示すブロック図。
【図5】実施形態の半導体記憶装置の構成を示す回路図。
【図6】実施形態の半導体記憶装置の断面構造を示す断面図。
【図7】論理アドレスから物理アドレスを設定する方法の一例を示すブロック図。
【図8】論理ブロックアドレスの設定例を模式的に示す図。
【図9】実施形態の論理ブロックアドレスの設定例を模式的に示す図。
【図10】実施形態のアドレスレジスタの概略構成を示すブロック図。
【図11】実施形態の半導体記憶装置における論理ブロックアドレスの設定例を模式的に示す図。
【図12】（Ａ），（Ｂ）は、実施形態のブロック状態レジスタ及び置き換えレジスタに保持される情報の一例を模式的に示す図。
【図13】実施形態の半導体記憶装置の動作例を示すフローチャート。
【図14】他の実施形態の半導体記憶装置の断面構造を示す断面図。
【発明を実施するための形態】
【0008】
１ 実施形態
以下、実施形態の半導体記憶装置及びその制御方法について図面を参照しながら説明する。本実施形態では、半導体記憶装置として、メモリセルトランジスタが半導体基板の上方に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。
以下、実施形態の半導体記憶装置及びその制御方法について図面を参照しながら説明する。本実施形態では、半導体記憶装置として、メモリセルトランジスタが半導体基板の上方に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。
【0009】
１．１ メモリシステムの構成
図１に示されるように、本実施形態のメモリシステムは、メモリコントローラ１と、半導体記憶装置２とを備えている。メモリシステムはホストと接続可能である。ホストは例えばパーソナルコンピュータや携帯端末等の電子機器である。なお、図１では半導体記憶装置２が一つのみ図示されているが、実際のメモリシステムには半導体記憶装置２が複数設けられている。
図１に示されるように、本実施形態のメモリシステムは、メモリコントローラ１と、半導体記憶装置２とを備えている。メモリシステムはホストと接続可能である。ホストは例えばパーソナルコンピュータや携帯端末等の電子機器である。なお、図１では半導体記憶装置２が一つのみ図示されているが、実際のメモリシステムには半導体記憶装置２が複数設けられている。
【0010】
メモリコントローラ１は、ホストからの書き込みリクエストに従って半導体記憶装置２へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って半導体記憶装置２からのデータの読み出しを制御する。
メモリコントローラ１と半導体記憶装置２との間では、チップイネーブル信号／ＣＥ、レディービジー信号／ＲＢ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ，／ＲＥ、ライトプロテクト信号／ＷＰ、データの信号ＤＱ＜７：０＞、及びデータストローブ信号ＤＱＳ，／ＤＱＳの各信号が送受信される。
メモリコントローラ１と半導体記憶装置２との間では、チップイネーブル信号／ＣＥ、レディービジー信号／ＲＢ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ，／ＲＥ、ライトプロテクト信号／ＷＰ、データの信号ＤＱ＜７：０＞、及びデータストローブ信号ＤＱＳ，／ＤＱＳの各信号が送受信される。
【0011】
チップイネーブル信号／ＣＥは、半導体記憶装置２をイネーブルにするための信号である。レディービジー信号／ＲＢは、半導体記憶装置２がレディ状態であるか、あるいはビジー状態であるかを示すための信号である。「レディ状態」とは、外部からの命令を受け付ける状態である。「ビジー状態」とは、外部からの命令を受け付けない状態である。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱ＜７：０＞がコマンドであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱ＜７：０＞がアドレスであることを示す信号である。ライトイネーブル信号／ＷＥは、受信した信号を半導体記憶装置２に取り込むための信号であり、メモリコントローラ１によりコマンド、アドレス、及びデータを受信する都度アサートされる。メモリコントローラ１は、信号／ＷＥが“Ｌ（Ｌｏｗ）”レベルである間に信号ＤＱ＜７：０＞を取り込むように半導体記憶装置２に指示する。
【0012】
リードイネーブル信号ＲＥ，／ＲＥは、メモリコントローラ１が半導体記憶装置２からデータを読み出すための信号である。リードイネーブル信号ＲＥ，／ＲＥは、例えば信号ＤＱ＜７：０＞を出力する際の半導体記憶装置２の動作タイミングを制御するために使用される。ライトプロテクト信号／ＷＰは、データ書き込み及び消去の禁止を半導体記憶装置２に指示するための信号である。信号ＤＱ＜７：０＞は、例えば８ビットの信号であり、半導体記憶装置２とメモリコントローラ１との間で送受信されるデータの実体である。信号ＤＱ＜７：０＞はコマンド、アドレス、及びデータ等を含む。データストローブ信号ＤＱＳ，／ＤＱＳは、信号ＤＱ＜７：０＞の入出力のタイミングを制御するための信号である。
【0013】
メモリコントローラ１は、ＲＡＭ１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ回路１４、及びメモリインターフェイス１５を備えている。これらは内部バス１６により互いに接続されている。
ホストインターフェイス１３は、ホストから受信したリクエスト及びユーザデータ（書き込みデータ）等を内部バス１６に出力する。また、ホストインターフェイス１３は、半導体記憶装置２から読み出されたユーザデータ、及びプロセッサ１２からの応答等をホストへ送信する。
ホストインターフェイス１３は、ホストから受信したリクエスト及びユーザデータ（書き込みデータ）等を内部バス１６に出力する。また、ホストインターフェイス１３は、半導体記憶装置２から読み出されたユーザデータ、及びプロセッサ１２からの応答等をホストへ送信する。
【0014】
メモリインターフェイス１５は、プロセッサ１２の指示に基づいて、ユーザデータ等を半導体記憶装置２へ書き込む処理、及び半導体記憶装置２から読み出す処理を制御する。
プロセッサ１２はメモリコントローラ１を統括的に制御する。プロセッサ１２はＣＰＵやＭＰＵ等である。プロセッサ１２は、ホストからホストインターフェイス１３を介してリクエストを受信した場合に、そのリクエストに従った制御を行う。例えば、プロセッサ１２は、ホストからのリクエストに従って、半導体記憶装置２へのユーザデータ及びパリティの書き込みをメモリインターフェイス１５へ指示する。また、プロセッサ１２は、ホストからのリクエストに従って、半導体記憶装置２からのユーザデータ及びパリティの読み出しをメモリインターフェイス１５へ指示する。
プロセッサ１２はメモリコントローラ１を統括的に制御する。プロセッサ１２はＣＰＵやＭＰＵ等である。プロセッサ１２は、ホストからホストインターフェイス１３を介してリクエストを受信した場合に、そのリクエストに従った制御を行う。例えば、プロセッサ１２は、ホストからのリクエストに従って、半導体記憶装置２へのユーザデータ及びパリティの書き込みをメモリインターフェイス１５へ指示する。また、プロセッサ１２は、ホストからのリクエストに従って、半導体記憶装置２からのユーザデータ及びパリティの読み出しをメモリインターフェイス１５へ指示する。
【0015】
プロセッサ１２は、ＲＡＭ１１に蓄積されるユーザデータに対して、半導体記憶装置２上の格納領域（メモリ領域）を決定する。ユーザデータは、内部バス１６を介してＲＡＭ１１に格納される。プロセッサ１２は、メモリ領域の決定を、書き込み単位であるページ単位のデータ（ページデータ）に対して実施する。半導体記憶装置２の１ページに格納されるユーザデータのことを、以下では「ユニットデータ」とも称する。ユニットデータは、一般的には符号化されて、符号語として半導体記憶装置２に格納される。本実施形態では、符号化は必須ではない。メモリコントローラ１は、符号化せずにユニットデータを半導体記憶装置２に格納してもよいが、図１では一例として符号化を行う構成を示している。メモリコントローラ１が符号化を行わない場合には、ページデータはユニットデータと一致する。また、１つのユニットデータに基づいて１つの符号語が生成されてもよいし、ユニットデータが分割された分割データに基づいて１つの符号語が生成されてもよい。また、複数のユニットデータを用いて１つの符号語が生成されてもよい。
【0016】
プロセッサ１２は、ユニットデータ毎に書き込み先の半導体記憶装置２のメモリ領域を決定する。例えば、プロセッサ１２は、ホストから受信した書き込み命令に応答して書き込みコマンドを発行するとともに、発行した書き込みコマンドをメモリインターフェイス１５に送信する。この動作は、読み出し命令及び消去命令の場合についても同様である。
【0017】
ＥＣＣ回路１４は、ＲＡＭ１１に格納されたユーザデータを符号化して、符号語を生成する。また、ＥＣＣ回路１４は、半導体記憶装置２から読み出された符号語を復号する。
ＲＡＭ１１は、ホストから受信したユーザデータを半導体記憶装置２に記憶するまでに一時格納したり、半導体記憶装置２から読み出したデータを、ホストへ送信するまでに一時的に格納したりする。ＲＡＭ１１は、例えばＳＲＡＭやＤＲＡＭ等の汎用メモリである。
ＲＡＭ１１は、ホストから受信したユーザデータを半導体記憶装置２に記憶するまでに一時格納したり、半導体記憶装置２から読み出したデータを、ホストへ送信するまでに一時的に格納したりする。ＲＡＭ１１は、例えばＳＲＡＭやＤＲＡＭ等の汎用メモリである。
【0018】
図１では、メモリコントローラ１が、ＥＣＣ回路１４及びメモリインターフェイス１５を備える構成例が示されている。しかしながら、ＥＣＣ回路１４がメモリインターフェイス１５に内蔵されていてもよい。また、ＥＣＣ回路１４が半導体記憶装置２に内蔵されていてもよい。図１に示される各要素の具体的な構成や配置は特に限定されない。
【0019】
ホストから書き込みリクエストを受信した場合、図１のメモリシステムは次のように動作する。プロセッサ１２は、書き込み対象となるデータをＲＡＭ１１に一時的に記憶させる。プロセッサ１２は、ＲＡＭ１１に格納されているデータを読み出してＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力されたデータを符号化して、符号語を書き込みデータとしてメモリインターフェイス１５に入力する。メモリインターフェイス１５は、書き込みデータ、プロセッサ１２が発行した書き込みコマンド、及び論理アドレスを含む信号ＤＱ＜７：０＞を半導体記憶装置２に転送する。論理アドレスは、ホストからアクセス（読み出し動作、書き込み動作、及び消去動作等）を要求されたデータに付される。
【0020】
ホストから読み出しリクエストを受信した場合、図１のメモリシステムは次のように動作する。まず、メモリインターフェイス１５は、プロセッサ１２が発行した読み出しコマンド及び論理アドレスを含む信号ＤＱ＜７：０＞を半導体記憶装置２に転送する。これにより、半導体記憶装置２からメモリコントローラ１に、符号語が読み出しデータとして転送される。メモリインターフェイス１５は、半導体記憶装置２から読み出した符号語をＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力された符号語を復号して、復号されたデータをＲＡＭ１１に格納する。プロセッサ１２は、ＲＡＭ１１に格納されているデータを、ホストインターフェイス１３を介してホストに送信する。
【0021】
１．２ 半導体記憶装置の概略構成
図２は、半導体記憶装置２の構成を示すブロック図である。図２に示されるように、半導体記憶装置２は、４つの物理プレーンＰＰＬ０，ＰＰＬ１，ＰＰＬ２，ＰＰＬ３と、入出力回路２１と、ロジック制御回路２２と、シーケンサ４１と、レジスタ４２と、電圧生成回路４３と、入出力用パッド群３１と、ロジック制御用パッド群３２と、電源入力用端子群３３とを備えている。
図２は、半導体記憶装置２の構成を示すブロック図である。図２に示されるように、半導体記憶装置２は、４つの物理プレーンＰＰＬ０，ＰＰＬ１，ＰＰＬ２，ＰＰＬ３と、入出力回路２１と、ロジック制御回路２２と、シーケンサ４１と、レジスタ４２と、電圧生成回路４３と、入出力用パッド群３１と、ロジック制御用パッド群３２と、電源入力用端子群３３とを備えている。
【0022】
物理プレーンＰＰＬ０は、メモリセルアレイ１１０と、センスアンプ１２０と、ロウデコーダ１３０とを備えている。他の物理プレーンＰＰＬ１～ＰＰＬ３も、同様に、メモリセルアレイ２１０，３１０，４１０と、センスアンプ２２０，３２０，４２０と、ロウデコーダ２３０，３３０，４３０とをそれぞれ備えている。各物理プレーンＰＰＬ０～ＰＰＬ３は互いに同一の構成を有している。すなわち、各メモリセルアレイ１１０，２１０，３１０，４１０の構成は互いに同一であり、各センスアンプ１２０，２２０，３２０，４２０の構成は互いに同一であり、各ロウデコーダ１３０，２３０，３３０，４３０の構成は互いに同一である。
【0023】
メモリセルアレイ１１０，２１０，３１０，４１０は、データを記憶する部分である。メモリセルアレイ１１０，２１０，３１０，４１０のそれぞれは、ワード線及びビット線に関連付けられた複数のメモリセルトランジスタを含んでいる。物理プレーンＰＰＬ０～ＰＰＬ３は、それぞれ、複数の物理ブロックを有している。各物理ブロックは、消去動作の単位として機能する。
【0024】
本実施形態の半導体記憶装置２では、物理プレーンＰＰＬ０及び物理プレーンＰＰＬ１により一つの論理プレーンＬＰＬ０が構築されている。また、物理プレーンＰＰＬ２及び物理プレーンＰＰＬ３により一つの論理プレーンＬＰＬ１が構築されている。したがって、論理プレーンＬＰＬ０におけるメモリ容量は、物理プレーンＰＰＬ０のメモリ容量及び物理プレーンＰＰＬ１のメモリ容量の和に等しい。また、論理プレーンＬＰＬ１におけるメモリ容量は、物理プレーンＰＰＬ２のメモリ容量及び物理プレーンＰＰＬ３のメモリ容量の和に等しい。ホスト及びメモリコントローラ１は、半導体記憶装置２に書き込み動作、読み出し動作、及び消去動作等を指示する際、論理プレーンＬＰＬ０，ＬＰＬ１のいずれかを指定する論理プレーンＬＰＬ０では、物理プレーンＰＰＬ０が第１物理プレーンに相当し、物理プレーンＰＰＬ１が第２物理プレーンに相当する。また、論理プレーンＬＰＬ１では、物理プレーンＰＰＬ２が第１物理プレーンに相当し、物理プレーンＰＰＬ３が第２物理プレーンに相当する。
【0025】
半導体記憶装置２は、メモリコントローラ１から論理プレーンＬＰＬ０に対する書き込み命令又は読み込み命令を受信すると、２つの物理プレーンＰＰＬ０，ＰＰＬ１を用いて、書き込み動作又は読み出し動作を実行する。
例えばメモリコントローラ１から論理プレーンＬＰＬ０に対するデータ長２Ｘ（Ｘは任意の整数）のデータの書き込み命令を半導体記憶装置２が受信した場合、半導体記憶装置２は、そのデータを２分割して、２つの物理プレーンＰＰＬ０，ＰＰＬ１にデータ長Ｘのデータをそれぞれ書き込む。例えば、メモリコントローラ１から論理プレーンＬＰＬ０に対する１６ＫＢのデータの書き込み命令を半導体記憶装置２が受信した場合、物理プレーンＰＰＬ０及び物理プレーンＰＰＬ１が共に書き込み動作を行うことにより、物理プレーンＰＰＬ０のメモリセルアレイ１１０に含まれるいずれかの物理ブロックＢＬＫに８ＫＢのデータが書き込まれ、且つ物理プレーンＰＰＬ１のメモリセルアレイ２１０に含まれるいずれかの物理ブロックＢＬＫに８ＫＢのデータが書き込まれる。
例えばメモリコントローラ１から論理プレーンＬＰＬ０に対するデータ長２Ｘ（Ｘは任意の整数）のデータの書き込み命令を半導体記憶装置２が受信した場合、半導体記憶装置２は、そのデータを２分割して、２つの物理プレーンＰＰＬ０，ＰＰＬ１にデータ長Ｘのデータをそれぞれ書き込む。例えば、メモリコントローラ１から論理プレーンＬＰＬ０に対する１６ＫＢのデータの書き込み命令を半導体記憶装置２が受信した場合、物理プレーンＰＰＬ０及び物理プレーンＰＰＬ１が共に書き込み動作を行うことにより、物理プレーンＰＰＬ０のメモリセルアレイ１１０に含まれるいずれかの物理ブロックＢＬＫに８ＫＢのデータが書き込まれ、且つ物理プレーンＰＰＬ１のメモリセルアレイ２１０に含まれるいずれかの物理ブロックＢＬＫに８ＫＢのデータが書き込まれる。
【0026】
同様に、メモリコントローラ１から論理プレーンＬＰＬ０に対する読み出し命令を半導体記憶装置２が受信した場合、半導体記憶装置２は２つの物理プレーンＰＰＬ０，ＰＰＬ１からデータ長Ｘのデータをそれぞれ読み出し、それらを組み合わせてデータ長２Ｘの読み出しデータをメモリコントローラ１に送信する。例えば、メモリコントローラ１から論理プレーンＬＰＬ０に対する１６ＫＢのデータの読み込み命令を半導体記憶装置２が受信した場合、物理プレーンＰＰＬ０及び物理プレーンＰＰＬ１が共に読み込み動作を行うことにより、物理プレーンＰＰＬ０のメモリセルアレイ１１０に含まれるいずれかの物理ブロックＢＬＫから８ＫＢのデータが読み込まれ、且つ物理プレーンＰＰＬ１のメモリセルアレイ２１０に含まれるいずれかの物理ブロックＢＬＫから８ＫＢのデータが読み込まれる。
半導体記憶装置２は、メモリコントローラ１から論理プレーンＬＰＬ１に対する書き込み命令又は読み込み命令を受信した場合には、２つの物理プレーンＰＰＬ２，ＰＰＬ３に対してデータの書き込み及び読み込みを同様に実行する。
半導体記憶装置２は、メモリコントローラ１から論理プレーンＬＰＬ１に対する書き込み命令又は読み込み命令を受信した場合には、２つの物理プレーンＰＰＬ２，ＰＰＬ３に対してデータの書き込み及び読み込みを同様に実行する。
【0027】
データ長Ｘの物理プレーンを２つ設け、それらを組み合わせてデータ長２Ｘの論理プレーンとして動作させることにより、データ長２Ｘの物理プレーンを設ける場合と比べて、半導体記憶装置２による書き込み動作の及び読み出し動作を高速化させることができる。
【0028】
入出力回路２１はメモリコントローラ１との間で信号ＤＱ＜７：０＞及びデータストローブ信号ＤＱＳ，／ＤＱＳを送受信する。入出力回路２１は、信号ＤＱ＜７：０＞内のコマンド及び論理アドレスをレジスタ４２に転送する。また、入出力回路２１は、書き込みデータ及び読み出しデータをセンスアンプ１２０，２２０，３２０，４２０との間で送受信する。
【0029】
ロジック制御回路２２は、メモリコントローラ１からチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ，／ＲＥ、及びライトプロテクト信号／ＷＰを受信する。また、ロジック制御回路２２は、レディービジー信号／ＲＢをメモリコントローラ１に転送して、半導体記憶装置２の状態を外部に通知する。
【0030】
入出力回路２１及びロジック制御回路２２は、いずれも、メモリコントローラ１との間で信号が入出力される部分として構成される回路である。以下では、入出力回路２１及びロジック制御回路２２をまとめて「インターフェイス回路２０」とも称する。インターフェイス回路２０は、論理プレーンＬＰＬ０，ＬＰＬ１の動作に関する制御信号を含む信号が入出力される部分である。上記の「制御信号」とは、例えば入出力回路２１に入力される信号ＤＱ＜７：０＞内のコマンド及び論理アドレスや、ロジック制御回路２２に入力されるコマンドラッチイネーブル信号ＣＬＥ等である。
【0031】
シーケンサ４１は、メモリコントローラ１からインターフェイス回路２０へと入力された制御信号に基づいて、論理プレーンＬＰＬ０，ＬＰＬ１や電圧生成回路４３等の各部の動作を制御する。また、シーケンサ４１はパラメータレジスタ４１Ａを有する。パラメータレジスタ４１Ａは、例えば、後述のパワーオンリード処理によってＲＯＭブロックから読み出された情報を保持する。
レジスタ４２は、コマンドやアドレス等を一時的に保持する部分である。図３に示されるように、レジスタ４２は、コマンドレジスタ４２ａと、アドレスレジスタ４２ｂと、ステータスレジスタ４２ｃとを有している。
レジスタ４２は、コマンドやアドレス等を一時的に保持する部分である。図３に示されるように、レジスタ４２は、コマンドレジスタ４２ａと、アドレスレジスタ４２ｂと、ステータスレジスタ４２ｃとを有している。
【0032】
コマンドレジスタ４２ａは、論理プレーンＬＰＬ０，ＬＰＬ１に対して書き込み動作、読み出し動作、及び消去動作等を指示するコマンドが保持される部分である。当該コマンドは、メモリコントローラ１から入出力回路２１に入力された後、入出力回路２１からコマンドレジスタ４２ａに転送されて保持される。コマンドレジスタ４２ａは、保持したコマンドをシーケンサ４１に転送する。
【0033】
アドレスレジスタ４２ｂは、論理プレーンＬＰＬ０へのコマンドに対応する物理プレーンＰＰＬ０，ＰＰＬ１のそれぞれのアドレス、及び論理プレーンＬＰＬ１へのコマンドに対応する物理プレーンＰＰＬ２，ＰＰＬ３のそれぞれのアドレスが保持される部分である。例えばメモリコントローラ１から入出力回路２１に論理プレーンＬＰＬ０の論理アドレスＬＡＤ０が入力されると、当該論理アドレスＬＡＤ０は入出力回路２１からアドレスレジスタ４２ｂに転送される。アドレスレジスタ４２ｂは、当該論理アドレスＬＡＤ０を物理プレーンＰＰＬ０の物理アドレスＰＡＤ０及び物理プレーンＰＰＬ１の物理アドレスＰＡＤ１に変換するとともに、変換した物理アドレスＰＡＤ０，ＰＡＤ１を保持する。
【0034】
論理アドレスＬＡＤ０は、論理ＬＰＬ０に対応する論理ブロックアドレスＬＢＡＤ０及び論理ロウアドレスＬＲＡＤ０が含まれている。論理ブロックアドレスＬＢＡＤ０は、論理プレーンＬＰＬ０の論理ブロックＢＬＫを選択するためのアドレスである。論理ロウアドレスＬＲＡＤ０は、論理プレーンＬＰＬ０のワード線を選択するためのアドレスである。
【0035】
物理アドレスＰＡＤ０には、物理プレーンＰＰＬ０のメモリセルアレイ１１０に対応する物理ブロックアドレスＰＢＡＤ０及び物理ロウアドレスＰＲＡＤ０が含まれている。物理ブロックアドレスＰＢＡＤ０は、物理プレーンＰＰＬ０のメモリセルアレイ１１０に含まれるいずれかの物理ブロックＢＬＫを選択するためのアドレスである。物理ロウアドレスＰＲＡＤ０は、物理ブロックＢＬＫに含まれるいずれかのワード線ＷＬおよびいずれかのセレクトゲート線ＳＧＤ（いずれかのストリングユニットＳＵ）を選択するためのアドレスである。違う言い方をすると、物理ロウアドレスＰＲＡＤ０は、物理ブロックアドレスＰＢＡＤ０によって選択される物理ブロックＢＬＫに含まれるいずれかのページ（メモリセルグループＭＧ）を選択するためのアドレスである。本実施形態では、論理プレーンＬＰＬ０を基準にした場合、物理ブロックアドレスＰＢＡＤ０が第１アドレスに相当する。
【0036】
物理アドレスＰＡＤ１には、物理プレーンＰＰＬ１のメモリセルアレイ２１０に対応する物理ブロックアドレスＰＢＡＤ１及び物理ロウアドレスＰＲＡＤ１が含まれている。物理ブロックアドレスＰＢＡＤ１は、物理プレーンＰＰＬ１のメモリセルアレイ２１０に含まれるいずれかの物理ブロックＢＬＫを選択するためのアドレスである。物理ロウアドレスＰＲＡＤ１は、物理ブロックＢＬＫに含まれるいずれかのワード線ＷＬおよびいずれかのセレクトゲート線ＳＧＤ（いずれかのストリングユニットＳＵ）を選択するためのアドレスである。違う言い方をすると、物理ロウアドレスＰＲＡＤ１は、物理ブロックアドレスＰＢＡＤ１によって選択される物理ブロックＢＬＫに含まれるいずれかのページ（メモリセルグループＭＧ）を選択するためのアドレスである。本実施形態では、論理プレーンＬＰＬ０を基準にした場合、物理ブロックアドレスＰＢＡＤ１が第２アドレスに相当する。
【0037】
アドレスレジスタ４２ｂは、物理アドレスＰＡＤ０に含まれる物理ブロックアドレスＰＢＡＤ０及び物理ロウアドレスＰＲＡＤ０を物理プレーンＰＰＬ０のロウデコーダ１３０に転送する。また、アドレスレジスタ４２ｂは、物理アドレスＰＡＤ１に含まれる物理ブロックアドレスＰＢＡＤ１及び物理ロウアドレスＰＲＡＤ１を物理プレーンＰＰＬ１のロウデコーダ２３０に転送する。
【0038】
メモリコントローラ１から入出力回路２１に論理プレーンＬＰＬ１の論理アドレスＬＡＤ１が入力された場合、アドレスレジスタ４２ｂは、同様に、論理アドレスＬＡＤ１を物理プレーンＰＰＬ２の物理アドレスＰＡＤ２及び物理プレーンＰＰＬ３の物理アドレスＰＡＤ３に変換するとともに、変換した物理アドレスＰＡＤ２，ＰＡＤ３を保持する。また、アドレスレジスタ４２ｂは、物理アドレスＰＡＤ２に含まれる物理ブロックアドレスＰＢＡＤ２及び物理ロウアドレスＰＲＡＤ２を物理プレーンＰＰＬ２のロウデコーダ３３０に転送する。さらに、アドレスレジスタ４２ｂは、物理アドレスＰＡＤ３に含まれる物理ブロックアドレスＰＢＡＤ３及び物理ロウアドレスＰＲＡＤ３を物理プレーンＰＰＬ３のロウデコーダ４３０に転送する。本実施形態では、論理プレーンＬＰＬ１を基準にした場合、物理ブロックアドレスＰＢＡＤ２が第１アドレスに相当し、物理ブロックアドレスＰＢＡＤ３が第２アドレスに相当する。
【0039】
ステータスレジスタ４２ｃは、物理プレーンＰＰＬ０～ＰＰＬ３のそれぞれの状態を示すステータス情報が格納される部分である。ステータス情報は、物理プレーンＰＰＬ０～ＰＰＬ３のそれぞれの動作状態に応じてシーケンサ４１により都度更新される。ステータスレジスタ４２ｃに格納されているステータス情報は、メモリコントローラ１からの要求に応じて、状態信号として入出力回路２１からメモリコントローラ１に送信される。
【0040】
図２に示される電圧生成回路４３は、シーケンサ４１からの指示に基づいて、書き込み動作、読み込み動作、及び消去動作に必要な電圧を発生させ、この発生させた電圧をロウデコーダ１３０，２３０，３３０，４３０及びセンスアンプ１２０，２２０，３２０，４２０に供給する。
【0041】
センスアンプ１２０は、メモリセルアレイ１１０のビット線に印加される電圧を調整したり、メモリセルアレイ１１０のビット線の電圧を読み出してデータに変換したりするための回路である。センスアンプ１２０は、データの読み出し時には、メモリセルアレイ１１０のメモリセルトランジスタからビット線に読み出されたデータを取得するとともに、取得した読み出しデータを入出力回路２１に転送する。センスアンプ１２０は、データの書き込み時には、ビット線を介して書き込まれるデータをメモリセルアレイ１１０のメモリセルトランジスタに転送する。
【0042】
ロウデコーダ１３０は、メモリセルアレイ１１０に含まれるいずれかの物理ブロックＢＬＫにおける複数のワード線ＷＬおよび複数のセレクトゲート線ＳＧＤ，ＳＧＳに電圧をそれぞれ印加するための回路である。ロウデコーダ１３０は、レジスタ４２のアドレスレジスタ４２ｂから、物理プレーンＰＰＬ０に対応した物理ブロックアドレスＰＢＡＤ０及び物理ロウアドレスＰＲＡＤ０を受け取り、物理ブロックアドレスＰＢＡＤ０に基づいてメモリセルアレイ１１０の物理ブロックを選択するとともに、物理ロウアドレスＰＲＡＤ０に基づいてメモリセルアレイ１１０のワード線を選択する。ロウデコーダ１３０は、選択されたワード線に対して電圧生成回路４３からの電圧が印加されるようにスイッチ群の開閉状態を切り換える。
【0043】
図４は、ロウデコーダ１３０とメモリセルアレイ１１０の接続の一例を示すブロック図である。電圧生成回路４３は、メモリセルトランジスタＭＴに対するプログラム動作及び読み出し動作等に必要な電圧を含む各種電圧を発生する。電圧生成回路４３は、信号線ＳＧ０～ＳＧ４に電圧を供給するＳＧドライバ４３Ａと、信号線ＣＧ０～ＣＧ７にそれぞれ電圧を供給する複数のＣＧドライバ４３Ｂと含む。これらの信号線ＳＧ０～ＳＧ４，ＣＧ０～ＣＧ７は、ロウデコーダ１３０によって分岐されて、各物理ブロックＢＬＫの配線に接続される。すなわち、信号線ＳＧ０～ＳＧ３は、グローバルセレクトゲート線として機能し、ロウデコーダ１３０を介して、各物理ブロックＢＬＫにおけるローカルセレクトゲート線としてのセレクトゲート線ＳＧＤ０～ＳＧＤ３に接続される。信号線ＣＧ０～ＣＧ７は、グローバルワード線として機能し、ロウデコーダ１３０を介して、各物理ブロックＢＬＫにおけるローカルワード線としてのワード線ＷＬ０～ＷＬ７に接続される。信号線ＳＧ４は、グローバルセレクトゲート線として機能し、ロウデコーダ１３０を介して、各物理ブロックＢＬＫにおけるローカルセレクトゲート線としてのセレクトゲート線ＳＧＳに接続される。
【0044】
電圧生成回路４３はシーケンサ４１に制御されて、各種の電圧を生成する。ＳＧドライバ（セレクトゲート線ドライバ）２８Ａ及びＣＧドライバ（ワード線ドライバ）２８Ｂは、各種の生成された電圧を、対応する信号線ＳＧ０～ＳＧ４及び信号線ＣＧ０～ＣＧ７にそれぞれ供給する。
【0045】
ロウデコーダ１３０は、各物理ブロックＢＬＫにそれぞれ対応した複数のスイッチ回路群１３０Ａと、複数のスイッチ回路群１３０Ａにそれぞれ対応して設けられる複数のブロックデコーダ１３０Ｂとを有している。各スイッチ回路群１３０Ａは、信号線ＳＧ０～ＳＧ４とセレクトゲート線ＳＧＤ０～ＳＧＤ４とをそれぞれ接続する複数のトランジスタＴＲ＿ＳＧ０～ＴＲ＿ＳＧ４、信号線ＣＧ０～ＣＧ７とワード線ＷＬ０～ＷＬ７とをそれぞれ接続する複数のトランジスタＴＲ＿ＣＧ０～ＴＲ＿ＣＧ７を含む。トランジスタＴＲ＿ＳＧ０～ＴＲ＿ＳＧ４およびトランジスタＴＲ＿ＣＧ０～ＴＲ＿ＣＧ７の各々は、高耐圧トランジスタである。
【0046】
各ブロックデコーダ１３０Ｂは、対応するアドレス（物理アドレスＰＡＤ０に含まれる物理ブロックアドレスＰＢＡＤ０）が供給された場合、トランジスタＴＲ＿ＳＧ０～ＴＲ＿ＳＧ４およびトランジスタＴＲ＿ＣＧ０～ＴＲ＿ＣＧ７のゲートに、ブロック選択信号ＢＬＫＳＥＬを供給する。これにより、アドレス（物理アドレスＰＡＤ０に含まれる物理ブロックアドレスＰＢＡＤ０）に対応するスイッチ回路群１３０Ａでは、トランジスタＴＲ＿ＳＧ０～ＴＲ＿ＳＧ４およびトランジスタＴＲ＿ＣＧ０～ＴＲ＿ＣＧ７がオン状態となって導通する。このため、電源生成回路４３から信号線ＳＧ０～ＳＧ４及び信号線ＣＧ０～ＣＧ７に供給される電圧が、アドレス（物理アドレスＰＡＤ０に含まれる物理ブロックアドレスＰＢＡＤ０）に対応する物理ブロックＢＬＫに含まれるセレクトゲート線ＳＧＤ０～ＳＧＤ３、ＳＧＳおよびワード線ＷＬ０～ＷＬ７に供給される。
【0047】
センスアンプ２２０，３２０，４２０はメモリセルアレイ２１０，３１０，４１０のそれぞれに対してセンスアンプ１２０と同様の動作を行う。また、ロウデコーダ２３０，３３０，４３０はメモリセルアレイ２１０，３１０，４１０のそれぞれに対してロウデコーダ１３０と同様の動作を行う。
【0048】
センスアンプ１２０，２２０，３２０，４２０及びロウデコーダ１３０，２３０，３３０，４３０の動作はシーケンサ４１により制御される。シーケンサ４１は、センスアンプ１２０，２２０を同期させて動作させ、且つロウデコーダ１３０，２３０を同期させて動作させることにより、物理プレーンＰＰＬ０及び物理プレーンＰＰＬ１を一つの論理プレーンＬＰＬ０として動作させる。同様に、シーケンサ４１は、センスアンプ３２０，４２０を同期させて動作させ、且つロウデコーダ３３０，４３０を同期させて動作させることにより、物理プレーンＰＰＬ２及び物理プレーンＰＰＬ３を一つの論理プレーンＬＰＬ１として動作させる。
【0049】
入出力用パッド群３１は、メモリコントローラ１と入出力回路２１との間で各信号の送受信を行うための複数の端子（パッド）が設けられる部分である。それぞれの端子は、信号ＤＱ＜７：０＞、及びデータストローブ信号ＤＱＳ、／ＤＱＳのそれぞれに対応して個別に設けられている。
【0050】
ロジック制御用パッド群３２は、メモリコントローラ１とロジック制御回路２２との間で各信号の送受信を行うための複数の端子（パッド）が設けられた部分である。それぞれの端子は、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ，／ＲＥ、ライトプロテクト信号／ＷＰ、及びレディービジー信号／ＲＢのそれぞれに対応して個別に設けられている。
【0051】
電源入力用端子群３３は、半導体記憶装置２の動作に必要な各電圧の印加を受けるための複数の端子が設けられた部分である。それぞれの端子に印加される電圧には、電源電圧Ｖｃｃ，ＶｃｃＱ，Ｖｐｐ、及び接地電圧Ｖｓｓが含まれる。
電源電圧Ｖｃｃは、動作電源として外部から与えられる回路電源電圧であり、例えば３．３Ｖ程度の電圧である。電源電圧ＶｃｃＱは、例えば１．２Ｖの電圧である。電源電圧ＶｃｃＱは、メモリコントローラ１と半導体記憶装置２との間で信号を送受信する際に用いられる電圧である。電源電圧Ｖｐｐは、電源電圧Ｖｃｃよりも高圧の電源電圧であり、例えば１２Ｖの電圧である。
電源電圧Ｖｃｃは、動作電源として外部から与えられる回路電源電圧であり、例えば３．３Ｖ程度の電圧である。電源電圧ＶｃｃＱは、例えば１．２Ｖの電圧である。電源電圧ＶｃｃＱは、メモリコントローラ１と半導体記憶装置２との間で信号を送受信する際に用いられる電圧である。電源電圧Ｖｐｐは、電源電圧Ｖｃｃよりも高圧の電源電圧であり、例えば１２Ｖの電圧である。
【0052】
メモリセルアレイ１１０，２１０，３１０，４１０がそれぞれ含む複数の物理ブロックＢＬＫのうち少なくとも１つは、ＲＯＭブロックとして機能する。例えば、半導体記憶装置２において、メモリセルアレイ１１０が含む複数の物理ブロックＢＬＫのうち１つ、メモリセルアレイ２１０が含む複数の物理ブロックＢＬＫのうち１つ、メモリセルアレイ３１０が含む複数の物理ブロックＢＬＫのうち１つ、及び、メモリセルアレイ４１０が含む複数の物理ブロックＢＬＫのうち１つが、ＲＯＭブロックとして機能してもよい。ＲＯＭブロックは、ユーザデータではなく、半導体記憶装置２の動作に必要なデータ、例えば各種の動作パラメータ等を記憶する。また、ＲＯＭブロックは、メモリセルアレイ１１０，２１０，３１０，４１０にそれぞれ設けられる複数の物理ブロックＢＬＫが正常及び不良のいずれの状態であるかを示す状態情報（グッドブロック・バッドブロック情報）が含まれている。ユーザがＲＯＭブロックに対するユーザデータの書き込みを指示することや、ＲＯＭブロックに格納されたデータの消去を指示することは、禁止される。違う言い方をすると、ＲＯＭブロックは、メモリセルアレイ１１０，２１０，３１０，４１０のそれぞれにおいて、外部からの書き込みや消去等が可能な記憶領域とは別に、外部からの書き込みや消去等が不可能な記憶領域として特別に設けられているブロックである。
【0053】
本実施形態のメモリシステムでは、メモリシステムに電源電圧が投入されたときに、半導体記憶装置２がパワーオンリード処理を実行する。具体的には、メモリシステムに電源電圧が投入されると、図１に示されるメモリコントローラ１のプロセッサ１２は、メモリインターフェイス１５を介してパワーオンリード処理の実行を半導体記憶装置２に指示する。これにより、半導体記憶装置２では、例えばメモリセルアレイ１１０，２１０，３１０，４１０にそれぞれ設けられたＲＯＭブロックからデータが読み出されて、それらのデータがシーケンサ４１のパラメータレジスタ４１Ａに格納される。
【0054】
パワーオンリード処理によってＲＯＭブロックに記憶されている動作パラメータを示す情報がシーケンサ４１のパラメータレジスタ４１Ａに格納されることにより、半導体記憶装置２が適切に動作可能な状態、換言すれば半導体記憶装置２が起動した状態となる。また、ＲＯＭブロックから読み出された物理ブロックの状態情報（グッドブロック・バッドブロック情報）は、入出力回路２１を介してメモリコントローラ１に送信されて、図１に示されるＲＡＭ１１に記憶される。メモリコントローラ１には、このＲＡＭに記憶されている物理ブロックの状態情報（グッドブロック・バッドブロック情報）に基づいて、不良な物理ブロックを避けるようにして半導体記憶装置２へ動作を指示する。
【0055】
１．３ 物理プレーンの構成
次に、物理プレーンＰＰＬ０～ＰＰＬ３の構成について説明する。なお、先に述べたように、各物理プレーンＰＰＬ０～ＰＰＬ３の構成は互いに同一であるため、以下では物理プレーンＰＰＬ０の構成についてのみ説明し、物理プレーンＰＰＬ１～ＰＰＬ３の構成については図示及び説明を省略する。
次に、物理プレーンＰＰＬ０～ＰＰＬ３の構成について説明する。なお、先に述べたように、各物理プレーンＰＰＬ０～ＰＰＬ３の構成は互いに同一であるため、以下では物理プレーンＰＰＬ０の構成についてのみ説明し、物理プレーンＰＰＬ１～ＰＰＬ３の構成については図示及び説明を省略する。
【0056】
図５は、物理プレーンＰＰＬ０に設けられたメモリセルアレイ１１０の構成を示す等価回路である。メモリセルアレイ１１０は複数の物理ブロックＢＬＫ（０）～ＢＬＫ（ｎ－１）により構成されている。なお、「ｎ」は、物理プレーンＰＰＬ０に含まれる物理ブロックの数を表す整数である。図５においては、これらのうちの１つの物理ブロックＢＬＫのみが図示されている。メモリセルアレイ１１０が有する他の物理ブロックＢＬＫの構成も、図５に示されるものと同じである。
【0057】
図５に示されるように、物理ブロックＢＬＫは、例えば４つのストリングユニットＳＵ（ＳＵ０～ＳＵ３）を含む。また各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳの各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）と、選択トランジスタＳＴ１，ＳＴ２とを含む。
【0058】
なお、メモリセルトランジスタＭＴの個数は８個に限らず、例えば３２個、４８個、６４個、又は９６個でもよい。例えばカットオフ特性を高めるために、選択トランジスタＳＴ１，ＳＴ２のそれぞれが、単一ではなく複数のトランジスタにより構成されていてもよい。さらに、メモリセルトランジスタＭＴと選択トランジスタＳＴ１，ＳＴ２との間には、ダミーセルトランジスタが設けられていてもよい。
【0059】
メモリセルトランジスタＭＴは、選択トランジスタＳＴ１と選択トランジスタＳＴ２との間において、直列接続されるようにして配置されている。一端側のメモリセルトランジスタＭＴ７が、選択トランジスタＳＴ１のソースに接続され、他端側のメモリセルトランジスタＭＴ０が、選択トランジスタＳＴ２のドレインに接続されている。
【0060】
ストリングユニットＳＵ０～ＳＵ３の各々の選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０～ＳＧＤ３に共通接続されている。選択トランジスタＳＴ２のゲートは、同一の物理ブロックＢＬＫ内にある複数のストリングユニットＳＵ間で同一のセレクトゲート線ＳＧＳに共通接続されている。同一の物理ブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通接続される。すなわち、ワード線ＷＬ０～ＷＬ７及びセレクトゲート線ＳＧＳは、同一物理ブロックＢＬＫ内の複数のストリングユニットＳＵ０～ＳＵ３間で共通となっているのに対し、セレクトゲート線ＳＧＤは、同一物理ブロックＢＬＫ内であってもストリングユニットＳＵ０～ＳＵ３毎に個別に設けられている。
【0061】
メモリセルアレイ１１０には、ｍ本のビット線ＢＬ（ＢＬ０、ＢＬ１、・・・、ＢＬ（ｍ－１））が設けられている。上記の「ｍ」は、１つのストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳの本数を表す整数である。それぞれのＮＡＮＤストリングＮＳのうち、選択トランジスタＳＴ１のドレインは、対応するビット線ＢＬに接続されている。選択トランジスタＳＴ２のソースはソース線ＳＬに接続されている。ソース線ＳＬは、物理ブロックＢＬＫが有する複数の選択トランジスタＳＴ２のソースに対して共通接続されている。
【0062】
同一の物理ブロックＢＬＫ内にある複数のメモリセルトランジスタＭＴに記憶されているデータは一括して消去される。一方、データの読み出し及び書き込みは、１つのワード線ＷＬに接続され、且つ１つのストリングユニットＳＵに属する複数のメモリセルトランジスタＭＴに対して一括して行われる。
【0063】
なお、以下では、１つのワード線ＷＬに接続され、且つ１つのストリングユニットＳＵに属する複数のメモリセルトランジスタＭＴの集合のことをメモリセルグループＭＧと称する。また、「メモリセルグループＭＧ」に属するメモリセルトランジスタＭＴが記憶するデータの集合のことを「ページ」と称する。図５では、ストリングユニットＳＵ０に属しワード線ＷＬ７に接続されたメモリセルトランジスタからなるメモリセルグループＭＧに、符号「ＭＧ」が付してある。各メモリセルトランジスタＭＴが１ビットの情報を保持可能なＳＬＣ（Ｓｉｎｇｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）である場合、１つのメモリセルグループＭＧは１ページのデータを記憶可能である。各メモリセルトランジスタＭＴが２ビットの情報を保持可能なＭＬＣ（Ｍｕｌｔｉ Ｌｅｖｅｌ Ｃｅｌｌ）である場合、１つのメモリセルグループＭＧは２ページのデータを記憶可能である。各メモリセルトランジスタＭＴが３ビットの情報を保持可能なＴＬＣ（Ｔｈｒｅｅ Ｌｅｖｅｌ Ｃｅｌｌ）である場合、１つのメモリセルグループＭＧは３ページのデータを記憶可能である。各メモリセルトランジスタＭＴが４ビットの情報を保持可能なＱＬＣ（Ｑｕａｄ Ｌｅｖｅｌ Ｃｅｌｌ）である場合、１つのメモリセルグループＭＧは４ページのデータを記憶可能である。
【0064】
１．４ 半導体記憶装置の断面構造
図６は、半導体記憶装置２の断面構造を示したものである。図６に示されるように、半導体記憶装置２は、半導体基板４０上に周辺回路ＰＥＲ及びメモリセルアレイ１１０が順に配置された構造を有している。
図６は、半導体記憶装置２の断面構造を示したものである。図６に示されるように、半導体記憶装置２は、半導体基板４０上に周辺回路ＰＥＲ及びメモリセルアレイ１１０が順に配置された構造を有している。
【0065】
メモリセルアレイ１１０では、導電体層５２０の上に複数のＮＡＮＤストリングＮＳが形成されている。導電体層５２０は、埋め込みソース線（ＢＳＬ）とも称されるものであり、図５のソース線ＳＬに該当するものである。
導電体層５２０の上方には、セレクトゲート線ＳＧＳとして機能する配線層５３３、ワード線ＷＬとして機能する複数の配線層５３２、及びセレクトゲート線ＳＧＤとして機能する配線層５３１が積層されている。積層された配線層５３３，５３２，５３１のそれぞれの間には、不図示の絶縁層が配置されている。
導電体層５２０の上方には、セレクトゲート線ＳＧＳとして機能する配線層５３３、ワード線ＷＬとして機能する複数の配線層５３２、及びセレクトゲート線ＳＧＤとして機能する配線層５３１が積層されている。積層された配線層５３３，５３２，５３１のそれぞれの間には、不図示の絶縁層が配置されている。
【0066】
メモリセルアレイ１１０には複数のメモリホール５３４が形成されている。メモリホール５３４は、配線層５３３，５３２，５３１、及びそれらの間にある不図示の絶縁層を上下方向に貫通しており、且つ導電体層５２０に達する穴である。
メモリホール５３４のうち、積層された配線層５３３，５３２，５３１のそれぞれと交差している各部分はトランジスタとして機能する。これら複数のトランジスタのうち、配線層５３１と交差している部分にあるものは選択トランジスタＳＴ１として機能する。複数のトランジスタのうち、配線層５３２と交差している部分にあるものはメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）として機能する。複数のトランジスタのうち、配線層５３３と交差している部分にあるものは選択トランジスタＳＴ２として機能する。
メモリホール５３４のうち、積層された配線層５３３，５３２，５３１のそれぞれと交差している各部分はトランジスタとして機能する。これら複数のトランジスタのうち、配線層５３１と交差している部分にあるものは選択トランジスタＳＴ１として機能する。複数のトランジスタのうち、配線層５３２と交差している部分にあるものはメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）として機能する。複数のトランジスタのうち、配線層５３３と交差している部分にあるものは選択トランジスタＳＴ２として機能する。
【0067】
メモリホール５３４の上方にはビット線ＢＬとして機能する配線層６１６が形成されている。メモリホール５３４の上端はコンタクトプラグ５３９を介して配線層６１６に接続されている。
図６に示される構造と同様の構造が、図６の紙面の奥行き方向に沿って複数配列されている。図６の紙面の奥行き方向に沿って一列に並ぶ複数のＮＡＮＤストリングＮＳの集合によって、１つのストリングユニットＳＵが形成されている。
図６に示される構造と同様の構造が、図６の紙面の奥行き方向に沿って複数配列されている。図６の紙面の奥行き方向に沿って一列に並ぶ複数のＮＡＮＤストリングＮＳの集合によって、１つのストリングユニットＳＵが形成されている。
【0068】
半導体基板４０と導電体層５２０（ソース線ＳＬ）とは離間して配置されており、両者の間に周辺回路ＰＥＲの一部が配置されている。周辺回路ＰＥＲは、メモリセルアレイ１１０におけるデータの書き込み動作や読み出し動作、及び消去動作等を実現するために設けられる回路である。図２に示されるセンスアンプ１２０、ロウデコーダ１３０、及び電圧生成回路４３等は周辺回路ＰＥＲの一部となっている。
【0069】
周辺回路ＰＥＲは、半導体基板４０の上面に形成されたトランジスタＴＲと、複数の導電体６１１～６１５とを含む。導電体６１１～６１５は、例えば金属のような導体により形成された配線層である。導電体６１１～６１５は、複数の高さ位置に分布するように形成されており、コンタクト６２０～６２３を介して互いに電気的に接続されている。コンタクト６２０～６２３は、不図示の絶縁層を上下方向に貫くようにコンタクトホールを形成した後、当該コンタクトホールの内側に例えばタングステン等の導電体材料を充填することにより形成されたものである。導電体６１５はコンタクト６２４を介して配線層６１６（ビット線ＢＬ）に電気的に接続されている。
【0070】
１．５ アドレスレジスタの構成
上述のように、本実施形態の半導体記憶装置２では、データ長Ｘの物理プレーンＰＰＬ０及びデータ長Ｘの物理プレーンＰＰＬ１によりデータ長２Ｘの論理プレーンＬＰＬ０が構築されており、データ長Ｘ物理プレーンＰＰＬ２及びデータ長Ｘ物理プレーンＰＰＬ３によりデータ長２Ｘの論理プレーンＬＰＬ１が構築されている。データ長Ｘの物理プレーンを２つ設け、それらを組み合わせてデータ長２Ｘの論理プレーンとして動作させることにより、データ長２Ｘの物理プレーンを設ける場合と比べて、半導体記憶装置２による書き込み動作の及び読み出し動作を高速化させることができる。図７に示されるように、論理プレーンＬＰＬ０に対応した論理アドレスＬＡＤ０には、論理ブロックアドレスＬＢＡＤ０及び論理ロウアドレスＬＲＡＤ０が含まれている。論理ブロックアドレスＬＢＡＤ０は、論理プレーンＬＰＬ０の論理ブロックＢＬＫを選択するためのアドレスである。論理ロウアドレスＬＲＡＤ０は、論理プレーンＬＰＬ０のワード線を選択するためのアドレスである。
図８に、論理アドレスＬＡＤ０に基づく物理プレーンＰＰＬ０の物理アドレスＰＡＤ０及び物理プレーンＰＰＬ１の物理アドレスＰＡＤ１の設定方法の比較例を示す図８に示す比較例では、論理ブロックアドレスＬＢＡＤ０を物理プレーンＰＰＬ０，ＰＰＬ１のそれぞれの物理ブロックアドレスＰＢＡＤ０，ＰＢＡＤ１として用いるとともに、論理ロウアドレスＬＲＡＤ０を物理プレーンＰＰＬ０，ＰＰＬ１のそれぞれの物理ロウアドレスＰＲＡＤ０，ＰＲＡＤ１として用いるという方法である。
上述のように、本実施形態の半導体記憶装置２では、データ長Ｘの物理プレーンＰＰＬ０及びデータ長Ｘの物理プレーンＰＰＬ１によりデータ長２Ｘの論理プレーンＬＰＬ０が構築されており、データ長Ｘ物理プレーンＰＰＬ２及びデータ長Ｘ物理プレーンＰＰＬ３によりデータ長２Ｘの論理プレーンＬＰＬ１が構築されている。データ長Ｘの物理プレーンを２つ設け、それらを組み合わせてデータ長２Ｘの論理プレーンとして動作させることにより、データ長２Ｘの物理プレーンを設ける場合と比べて、半導体記憶装置２による書き込み動作の及び読み出し動作を高速化させることができる。図７に示されるように、論理プレーンＬＰＬ０に対応した論理アドレスＬＡＤ０には、論理ブロックアドレスＬＢＡＤ０及び論理ロウアドレスＬＲＡＤ０が含まれている。論理ブロックアドレスＬＢＡＤ０は、論理プレーンＬＰＬ０の論理ブロックＢＬＫを選択するためのアドレスである。論理ロウアドレスＬＲＡＤ０は、論理プレーンＬＰＬ０のワード線を選択するためのアドレスである。
図８に、論理アドレスＬＡＤ０に基づく物理プレーンＰＰＬ０の物理アドレスＰＡＤ０及び物理プレーンＰＰＬ１の物理アドレスＰＡＤ１の設定方法の比較例を示す図８に示す比較例では、論理ブロックアドレスＬＢＡＤ０を物理プレーンＰＰＬ０，ＰＰＬ１のそれぞれの物理ブロックアドレスＰＢＡＤ０，ＰＢＡＤ１として用いるとともに、論理ロウアドレスＬＲＡＤ０を物理プレーンＰＰＬ０，ＰＰＬ１のそれぞれの物理ロウアドレスＰＲＡＤ０，ＰＲＡＤ１として用いるという方法である。
【0071】
比較例の場合、例えば論理ブロックアドレスＬＢＡＤ０がブロックＢＬＫ（０）のアドレスであるとき、物理プレーンＰＰＬ０，ＰＰＬ１のそれぞれの物理ブロックアドレスＰＢＡＤ０，ＰＢＡＤ１が共にブロックＢＬＫ（０）のアドレスに設定される。このとき、図８に示される例のように、物理プレーンＰＰＬ０の物理ブロックＢＬＫ（０）が正常なブロック（グッドブロック）であって、且つ物理プレーンＰＰＬ１の物理ブロックＢＬＫ（０）も正常なブロック（グッドブロック）であれば、それらの組み合わせにより論理プレーンＬＰＬ０の論理ブロックＢＬＫ（０）を正常なブロック（グッドブロック）として構築することができる。
【0072】
一方、物理プレーンＰＰＬ０のある物理ブロックＢＬＫと物理プレーンＰＰＬ１の対応するブロックのうちいずれか一方が不良なブロック（バッドブロック）である場合がある。例えば、論理ブロックアドレスＬＢＡＤ０がブロックＢＬＫ（１）のアドレスである場合、物理プレーンＰＰＬ０，ＰＰＬ１のそれぞれの物理ブロックアドレスＰＢＡＤ０，ＰＢＡＤ１が共にブロックＢＬＫ（１）のアドレスに設定される。このとき、図８に示される例のように、物理プレーンＰＰＬ０の物理ブロックＢＬＫ（１）が正常なブロック（グッドブロック）である一方、物理プレーンＰＰＬ１の物理ブロックＢＬＫ（１）が不良なブロック（バッドブロック）である場合には、それらを組み合わせて構築される論理プレーンＬＰＬ０の論理ブロックＢＬＫ（１）は不良なブロック（バッドブロック）となる。
【0073】
同様に、図８に示される例のように、物理プレーンＰＰＬ０の物理ブロックＢＬＫ（２）が不良なブロック（バッドブロック）であって、且つ物理プレーンＰＰＬ１の物理ブロックＢＬＫ（２）が正常なブロック（グッドブロック）である場合にも、それらを組み合わせて構築される論理プレーンＬＰＬ０の論理ブロックＢＬＫ（２）は不良なブロック（バッドブロック）となる。
【0074】
なお、図８に示される例のように、物理プレーンＰＰＬ０の物理ブロックＢＬＫ（３）及び物理プレーンＰＰＬ１の物理ブロックＢＬＫ（３）が共に不良なブロック（バッドブロック）である場合にも、それらを組み合わせて構築される論理プレーンＬＰＬ０の論理ブロックＢＬＫ（３）は不良なブロック（バッドブロック）となる。
【0075】
このように、図８に示すような比較例の設定方法では、対をなす物理プレーンＰＰＬ０の物理ブロックＢＬＫ（ｉ）及び物理プレーンＰＰＬ１の物理ブロックＢＬＫ（ｉ）のいずれか一方が不良なブロックである場合には、論理ブロックＢＬＫ（ｉ）は不良なブロックとなってしまい、対をなす物理プレーンＰＰＬ０の物理ブロックＢＬＫ（ｉ）及び物理プレーンＰＰＬ１の物理ブロックＢＬＫ（ｉ）が共に正常なブロックである場合のみ、論理ブロックＢＬＫ（ｉ）が正常なブロックとして構築される。なお、ｉは０からｎ－１までの整数である。図８に示す例の場合、パワーオンリード処理において、半導体記憶装置２は、メモリコントローラ１に対して、論理ブロックＢＬＫ（１），ＢＬＫ（２），ＢＬＫ（３），ＢＬＫ（４）がバッドブロックであることを示す情報を送信する。これにより、メモリコントローラ１には、論理ブロックアドレスＬＢＡＤ０として論理ブロックＢＬＫ（１），ＢＬＫ（２），ＢＬＫ（３），ＢＬＫ（４）を指定することを避けつつ、半導体記憶装置２へ動作を指示する。図８に示すような比較例の設定方法では、論理プレーンＬＰＬ０の論理ブロックＢＬＫを簡便に構築することが可能であり、例えば、論理ブロックアドレスＬＢＡＤ０を物理アドレスＰＡＤ０及び物理アドレスＰＡＤ１に変換するためのアドレス変換回路を簡略化することができる。
【0076】
一方、このような方法で論理プレーンＬＰＬ０を構築する場合、物理プレーンＰＰＬ０の物理ブロックＢＬＫ（１）や物理プレーンＰＰＬ１の物理ブロックＢＬＫ（２）は、正常なブロックであるにもかかわらず使用されないこととなり、無駄になる。このように、上記の方法により論理ブロックＢＬＫを構築した場合、簡便ではあるものの、半導体記憶装置２の有効ブロック数が低下することが懸念される。
【0077】
そこで、本実施形態の半導体記憶装置２では、図９に示すように、論理ブロックアドレスＬＢＡＤ０によって指定される論理ブロックＢＬＫ（ｉ）を、一方の物理プレーンＰＰＬ０の物理ブロックＢＬＫ（ｉ）と、他方の物理プレーンＰＰＬ１物理ブロックＢＬＫ（ｊ）とによって構築することを可能にする。ここで、ｊは０からｎ－１までの整数であり、ｉ≠ｊである。例えば、図９に示される例の場合、物理プレーンＰＰＬ０の物理ブロックＢＬＫ（１）と物理プレーンＰＰＬ１の物理ブロックＢＬＫ（２）とを組み合わせて一つの論理ブロックＢＬＫ（１）を構築することを可能にする。これにより、半導体記憶装置２の有効ブロック数を改善することが可能である。図９に示す例の場合、パワーオンリード処理において、半導体記憶装置２は、メモリコントローラ１に対して、論理ブロックＢＬＫ（２），ＢＬＫ（３），ＢＬＫ（４）がバッドブロックであることを示す情報を送信する。これにより、メモリコントローラ１には、論理ブロックアドレスＬＢＡＤ０として論理ブロックＢＬＫＢＬＫ（２），ＢＬＫ（３），ＢＬＫ（４）を指定することを避けつつ、半導体記憶装置２へ動作を指示する。従って、本実施形態のメモリシステムでは、メモリコントローラ１は、比較例の場合と同様に、論理ブロックアドレスＬＢＡＤ０として不良なブロックを指定することを避けるのみで半導体記憶装置２へ適切に動作を指示することができる。従って、比較例の場合と比べて、メモリコントローラ１によって半導体記憶装置２における不良なブロックを管理するための負荷は増加しない。
【0078】
次に、以上のような論理ブロックの構築を実現するために本実施形態のアドレスレジスタ４２ｂが有する構成について具体的に説明する。図１０は、アドレスレジスタ４２ｂの構成を示すブロック図である。図１０に示されるように、アドレスレジスタ４２ｂは、第１アドレスレジスタ４２ｂ１０と、第２アドレスレジスタ４２ｂ２０とを有している。第１アドレスレジスタ４２ｂ１０は、一方の論理プレーンＬＰＬ０に対応したアドレスレジスタである。第２アドレスレジスタ４２ｂ２０は、他方の論理プレーンＬＰＬ１に対応したアドレスレジスタである。第１アドレスレジスタ４２ｂ１０及び第２アドレスレジスタ４２ｂ２０の構成及び動作は略同一であるため、以下では、第１アドレスレジスタ４２ｂ１０の構成及び動作について代表して説明する。
【0079】
アドレスレジスタ４２ｂ１０は、第１ブロックアドレスレジスタ７０と、第２ブロックアドレスレジスタ７１と、アドレス登録部７２と、第１ロウアドレスレジスタ７３と、第２ロウアドレスレジスタ７４とを備えている。
第１ロウアドレスレジスタ７３は物理プレーンＰＰＬ０の物理ロウアドレスＰＲＡＤ０を保持するためのものである。第２ロウアドレスレジスタ７４は物理プレーンＰＰＬ１の物理ロウアドレスＰＲＡＤ１を保持するためのものである。各ロウアドレスレジスタ７３，７４には、入出力回路２１からアドレスレジスタ４２ｂ１０に転送される論理プレーンＬＰＬ０の論理アドレスＬＡＤ０に含まれる論理ロウアドレスＬＲＡＤ０がそのまま保持される。すなわち、本実施形態の半導体記憶装置２では、論理ロウアドレスＬＲＡＤ０が物理プレーンＰＰＬ０の物理ロウアドレスＰＲＡＤ０及び物理プレーンＰＰＬ１の物理ロウアドレスＰＲＡＤ１としてそのまま用いられる。
第１ロウアドレスレジスタ７３は物理プレーンＰＰＬ０の物理ロウアドレスＰＲＡＤ０を保持するためのものである。第２ロウアドレスレジスタ７４は物理プレーンＰＰＬ１の物理ロウアドレスＰＲＡＤ１を保持するためのものである。各ロウアドレスレジスタ７３，７４には、入出力回路２１からアドレスレジスタ４２ｂ１０に転送される論理プレーンＬＰＬ０の論理アドレスＬＡＤ０に含まれる論理ロウアドレスＬＲＡＤ０がそのまま保持される。すなわち、本実施形態の半導体記憶装置２では、論理ロウアドレスＬＲＡＤ０が物理プレーンＰＰＬ０の物理ロウアドレスＰＲＡＤ０及び物理プレーンＰＰＬ１の物理ロウアドレスＰＲＡＤ１としてそのまま用いられる。
【0080】
第１ブロックアドレスレジスタ７０は物理プレーンＰＰＬ０の物理ブロックアドレスＰＢＡＤ０を保持するためのものである。第１ブロックアドレスレジスタ７０には、入出力回路２１からアドレスレジスタ４２ｂ１０に転送される論理プレーンＬＰＬ０の論理アドレスＬＡＤ０に含まれる論理ブロックアドレスＬＢＡＤ０がそのまま保持される。すなわち、本実施形態の半導体記憶装置２では、論理ブロックアドレスＬＢＡＤ０が物理プレーンＰＰＬ０の物理ブロックアドレスＰＢＡＤ０としてそのまま用いられる。
【0081】
なお、図１に示されるメモリコントローラ１のプロセッサ１２は、パワーオンリード処理の実行により半導体記憶装置２からメモリコントローラ１に送信される情報に基づいて、物理プレーンＰＰＬ０のメモリセルアレイ１１０に設けられる各物理ブロックＢＬＫの正常及び不良の情報を把握している。プロセッサ１２は、半導体記憶装置２に動作を指示する際、物理プレーンＰＰＬ０のメモリセルアレイ１１０に設けられる各物理ブロックＢＬＫのうち、不良と判定された物理ブロックＢＬＫのアドレスに対応する論理ブロックアドレスＬＢＡＤ０の指定を避け、正常と判定された物理ブロックＢＬＫのアドレスに対応する論理ブロックアドレスＬＢＡＤ０のみを指定する。例えば物理プレーンＰＰＬ０，ＰＰＬ１のそれぞれの物理ブロックＢＬＫが図９に示されるような状態であれば、プロセッサ１２は、論理ブロックアドレスＬＢＡＤ０として、ブロックＢＬＫ（０）やブロックＢＬＫ（１）を半導体記憶装置２に送信することがある一方、ブロックＢＬＫ（２）やブロックＢＬＫ（３）を半導体記憶装置２に送信することはない。
【0082】
図１０に示される第２ブロックアドレスレジスタ７１は、物理プレーンＰＰＬ１の物理ブロックアドレスＰＢＡＤ１を保持するためのものである。第２ブロックアドレスレジスタ７１には、アドレス登録部７２により設定されるブロックアドレスが物理アドレスＰＡＤ１として保持される。
【0083】
アドレス登録部７２は、第１ブロックアドレスレジスタ７０に保持されている物理ブロックアドレスＰＢＡＤ０に基づいて物理プレーンＰＰＬ１の物理ブロックアドレスＰＢＡＤ１を設定する部分である。アドレス登録部７２は、比較回路７５と、変換回路７６と、マルチプレクサ７７とを有している。
【0084】
比較回路７５は、ブロック状態レジスタ７５０を有している。比較回路７５は、ブロック状態レジスタ７５０に保持されている物理ブロックアドレスと、第１ブロックアドレスレジスタ７０に保持されている物理ブロックアドレスＰＢＡＤ０とを比較して、それらが一致しているか否かを示す信号を出力する。
【0085】
ブロック状態レジスタ７５０には、物理プレーンＰＰＬ０のメモリセルアレイ１１０に設けられる各物理ブロックＢＬＫのうちの正常な物理ブロックのアドレスであって、且つ物理プレーンＰＰＬ１のメモリセルアレイ２１０に設けられる各物理ブロックＢＬＫのうちの不良な物理ブロックのアドレスが単数又は複数保持されている。具体的には、図２に示されるシーケンサ４１は、パワーオンリード処理の際に、物理プレーンＰＰＬ０，ＰＰＬ１のそれぞれのメモリセルアレイ１１０，２１０のＲＯＭブロックから取得した物理プレーンＰＰＬ０，ＰＰＬ１の状態情報、具体的には物理プレーンＰＰＬ０のメモリセルアレイ１１０において正常なブロックであると判定され、且つ物理プレーンＰＰＬ１のメモリセルアレイ２１０において不良なブロックであると判定された物理ブロックに対応したアドレスの情報をブロック状態レジスタ７５０に転送して保持させる。例えば物理プレーンＰＰＬ０，ＰＰＬ１のそれぞれの物理ブロックＢＬＫが図９に示されるような状態であれば、シーケンサ４１は、物理プレーンＰＰＬ０の物理ブロックＢＬＫ（１）が正常なブロックであり、且つ物理プレーンＰＰＬ１の物理ブロックＢＬＫ（１）が不良なブロックであるため、それらに対応したブロックＢＬＫ（１）のアドレスをブロック状態レジスタ７５０に転送して保持させる。
【0086】
図１０に示される比較回路７５は、第１ブロックアドレスレジスタ７０に保持されている物理ブロックアドレスＰＢＡＤ０を読み込むとともに、読み込んだ物理ブロックアドレスＰＢＡＤ０と、ブロック状態レジスタ７５０に保持されるアドレスとを比較して、それらが一致しているか否かを判定する。
【0087】
例えば物理プレーンＰＰＬ０，ＰＰＬ１のそれぞれの物理ブロックＢＬＫが図９に示されるような状態であれば、物理プレーンＰＰＬ１の物理ブロックＢＬＫ（０）は正常なブロックであるため、ブロックＢＬＫ（０）のアドレスはブロック状態レジスタ７５０に保持されていない。そのため、第１ブロックアドレスレジスタ７０に物理ブロックアドレスＰＢＡＤ０のアドレスとしてブロックＢＬＫ（０）のアドレスが保持されている場合、比較回路７５は、第１ブロックアドレスレジスタ７０に保持されている物理ブロックアドレスＰＢＡＤ０と、ブロック状態レジスタ７５０に保持されているアドレスとが一致しないと判定するとともに、その判定結果をマルチプレクサ７７に転送する。
【0088】
一方、物理プレーンＰＰＬ０の物理ブロックＢＬＫ（１）は正常なブロックであり、且つ物理プレーンＰＰＬ１の物理ブロックＢＬＫ（１）は不良なブロックであるため、ブロックＢＬＫ（１）のアドレスはブロック状態レジスタ７５０に保持されている。そのため、第１ブロックアドレスレジスタ７０に物理ブロックアドレスＰＢＡＤ０のアドレスとしてブロックＢＬＫ（１）のアドレスが保持されている場合、比較回路７５は、第１ブロックアドレスレジスタ７０に保持されている物理ブロックアドレスＰＢＡＤ０と、ブロック状態レジスタ７５０に保持されているアドレスとが一致すると判定して、その判定結果をマルチプレクサ７７に転送する。
【0089】
変換回路７６は、ブロック状態レジスタ７６０と、置き換えレジスタ７６１とを有している。
ブロック状態レジスタ７６０には、比較回路７５のブロック状態レジスタ７５０と同一の情報、すなわち物理プレーンＰＰＬ０のメモリセルアレイ１１０において正常なブロックであると判定され、且つ物理プレーンＰＰＬ１のメモリセルアレイ２１０おいて不良なブロックであると判定された物理ブロックに対応したアドレスの情報が保持されている。ブロック状態レジスタ７６０に記憶されるアドレスの情報は、パワーオンリード処理の際にシーケンサ４１により登録されたものであってもよいし、比較回路７５のブロック状態レジスタ７５０に登録されているアドレスの情報をコピーしたものであってもよい。本実施形態では、置き換えレジスタ７５０，７６０に保持されているアドレスが第４アドレスに相当する。
ブロック状態レジスタ７６０には、比較回路７５のブロック状態レジスタ７５０と同一の情報、すなわち物理プレーンＰＰＬ０のメモリセルアレイ１１０において正常なブロックであると判定され、且つ物理プレーンＰＰＬ１のメモリセルアレイ２１０おいて不良なブロックであると判定された物理ブロックに対応したアドレスの情報が保持されている。ブロック状態レジスタ７６０に記憶されるアドレスの情報は、パワーオンリード処理の際にシーケンサ４１により登録されたものであってもよいし、比較回路７５のブロック状態レジスタ７５０に登録されているアドレスの情報をコピーしたものであってもよい。本実施形態では、置き換えレジスタ７５０，７６０に保持されているアドレスが第４アドレスに相当する。
【0090】
置き換えレジスタ７６１には、物理プレーンＰＰＬ０において不良な物理ブロックのアドレスであって、且つ物理プレーンＰＰＬ１において正常な物理ブロックのアドレスが単数又は複数保持されている。例えば物理プレーンＰＰＬ０，ＰＰＬ１のそれぞれの物理ブロックＢＬＫ，ＢＬＫが図９に示されるような状態であれば、ブロックＢＬＫ（２）のアドレス及びブロックＢＬＫ（４）のアドレスが置き換えレジスタ７６１に保持されている。置き換えレジスタ７６１に記憶されているアドレスの情報は、パワーオンリード処理の際にシーケンサ４１により登録される。本実施形態では、置き換えレジスタ７６１に保持されているアドレスが第３アドレスに相当する。
【0091】
変換回路７６は、第１ブロックアドレスレジスタ７０に保持されている物理ブロックアドレスＰＢＡＤ０と、ブロック状態レジスタ７６０に保持されているアドレスとを比較して、それらが一致しているか否かを判定する。変換回路７６は、それらが一致していると判定した場合には、物理ブロックアドレスＰＢＡＤ０を、置き換えレジスタ７６１に保持されているブロックＢＬＫのアドレスに変換するとともに、変換後の物理ブロックアドレスＢＡＣをマルチプレクサ７７に送信する。
【0092】
例えば物理プレーンＰＰＬ０，ＰＰＬ１のそれぞれの物理ブロックＢＬＫが図７に示されるような状態であれば、物理プレーンＰＰＬ０の物理ブロックＢＬＫ（１）は正常なブロックであり、且つ物理プレーンＰＰＬ１の物理ブロックＢＬＫ（１）は不良なブロックであるため、ブロックＢＬＫ（１）のアドレスはブロック状態レジスタ７５０に保持されている。そのため、第１ブロックアドレスレジスタ７０に物理ブロックアドレスＰＢＡＤ０としてブロックＢＬＫ（１）のアドレスが保持されている場合、変換回路７６は、第１ブロックアドレスレジスタ７０に保持されている物理ブロックアドレスＰＢＡＤ０と、ブロック状態レジスタ７６０に保持されているアドレスとが一致していると判定して、物理ブロックアドレスＰＢＡＤ０を、置き換えレジスタ７６１に保持されているアドレス、例えばブロックＢＬＫ（２）のアドレスに置き換えてマルチプレクサ７７に送信する。
【0093】
なお、変換回路７６のブロック状態レジスタ７６０に保持されている各ブロックＢＬＫのアドレスは、置き換えレジスタ７６１に保持されている各ブロックのアドレスと一対一で対応付けられている。例えばブロック状態レジスタ７６０にブロックＢＬＫ（ａ１）のアドレスとブロックＢＬＫ（ａ２）のアドレスとが保持され、且つ置き換えレジスタ７６１にブロックＢＬＫ（ｂ１）のアドレスとブロック（ｂ２）のアドレスとが保持されているとする。なお、ａ１，ａ２，ｂ１，ｂ２は所定の整数である。この場合には、ブロックＢＬＫ（ａ１）のアドレスとブロックＢＬＫ（ｂ１）のアドレスとが対応付けられるとともに、ブロックＢＬＫ（ａ２）のアドレスとブロックＢＬＫ（ｂ２）のアドレスとが対応付けられている。
【0094】
ブロック状態レジスタ７６０に保持されているブロックＢＬＫのアドレスの数と、置き換えレジスタ７６１に保持されているブロックＢＬＫのアドレスの数とが一致していることが望ましい。これにより、物理プレーンＰＰＬ０において置き換えるべきブロックＢＬＫのアドレスと、物理プレーンＰＰＬ１において置き換えることが可能なブロックＢＬＫのアドレスとを一対一で対応付けることが可能となるため、アドレスレジスタ４２ｂの回路構成を簡素化することが可能である。なお、物理プレーンＰＰＬ０，ＰＰＬ１のそれぞれの不良なブロックの数が一致しない場合には、その差分の数だけ、一方の物理プレーンで正常なブロックであって、且つ他方の物理プレーンで不良なブロックのアドレスを強制的に不良なブロックと見なすことにより、物理プレーンＰＰＬ０，ＰＰＬ１のそれぞれの不良なブロックの数を一致させてもよい。例えば物理プレーンＰＰＬ０，ＰＰＬ１のそれぞれの物理ブロックＢＬＫが図９に示されるような状態であれば、シーケンサ４１は、物理プレーンＰＰＬ１の物理ブロックＢＬＫ（４）を不良なブロックと見なす。これにより、物理プレーンＰＰＬ０の不良なブロックの数と物理プレーンＰＰＬ１の不良なブロックの数を一致させることができ、アドレスレジスタ４２ｂの回路構成を簡素化するとともに、動作の信頼性を向上させることが可能である。
【0095】
また、変換回路７６は、第１ブロックアドレスレジスタ７０に保持されている物理アドレスＰＡＤ０と、ブロック状態レジスタ７６０に保持されているアドレスとが一致していない場合には、例えば物理アドレスＰＡＤ０の情報をそのままマルチプレクサ７７に送信する。
【0096】
マルチプレクサ７７は、第１ブロックアドレスレジスタ７０に保持される物理ブロックアドレスＰＢＡＤ０、及び変換回路７６により変換された物理ブロックアドレスＢＡＣを読み込むとともに、比較回路７５の出力信号に基づいて物理ブロックアドレスＰＢＡＤ０及び変換後の物理ブロックアドレスＢＡＣのいずれかを第２ブロックアドレスレジスタ７１に転送して保持させる。
【0097】
具体的には、マルチプレクサ７７は、比較回路７５から出力される信号が、第１ブロックアドレスレジスタ７０に保持されている物理ブロックアドレスＰＢＡＤ０と、ブロック状態レジスタ７５０に保持されているアドレスとが不一致であることを示す信号である場合、第１ブロックアドレスレジスタ７０に保持される物理ブロックアドレスＰＢＡＤ０をそのまま第２ブロックアドレスレジスタ７１に転送して登録する。すなわち、マルチプレクサ７７は、物理ブロックアドレスＰＢＡＤ０に対応する物理プレーンＰＰＬ１の物理ブロックＢＬＫが正常なブロックである場合には、その物理ブロックアドレスＰＢＡＤ０をそのまま第２ブロックアドレスレジスタ７１に登録する。
【0098】
一方、マルチプレクサ７７は、比較回路７５から出力される信号が、第１ブロックアドレスレジスタ７０に保持されている物理ブロックアドレスＰＢＡＤ０と、ブロック状態レジスタ７５０に保持されているアドレスとが一致することを示す信号である場合、変換回路７６により変換された物理ブロックアドレスＢＡＣを第２ブロックアドレスレジスタ７１に転送して登録する。すなわち、マルチプレクサ７７は、物理ブロックアドレスＰＢＡＤ０に対応する物理プレーンＰＰＬ１の物理ブロックＢＬＫが不良なブロックである場合には、物理プレーンＰＰＬ０において不良な物理ブロックであって、且つ物理プレーンＰＰＬ１において正常な物理ブロックのアドレスを第２ブロックアドレスレジスタ７１に登録する。
【0099】
１．６ 半導体記憶装置の動作例
次に、図１１及び図１２を参照して、本実施形態の半導体記憶装置２の動作例について説明する。
例えば、物理プレーンＰＰＬ０の物理ブロックＢＬＫ（０）～ＢＬＫ（１１）及び物理プレーンＰＰＬ１の物理ブロックＢＬＫ（０）～ＢＬＫ（１１）が、図１１に示されるような状態であるとする。なお、図１１では、正常なブロックは白抜きで示され、不良なブロックには点ハッチングが付されている。すなわち、図１１に示される例では、物理プレーンＰＰＬ０では、物理ブロックＢＬＫ（０）～ＢＬＫ（２），ＢＬＫ（６），ＢＬＫ（７），ＢＬＫ（１０），ＢＬＫ（１１）が正常なブロック（グッドブロック）であり、それ以外の物理ブロックＢＬＫ（３）～ＢＬＫ（５），ＢＬＫ（８），ＢＬＫ（９）が不良なブロック（バッドブロック）である。また、物理プレーンＰＰＬ１では、物理ブロックＢＬＫ（０），ＢＬＫ（２），ＢＬＫ（４），ＢＬＫ（５），ＢＬＫ（７），ＢＬＫ（１０），ＢＬＫ（１１）が正常なブロック（グッドブロック）であり、それ以外の物理ブロックＢＬＫ（１），ＢＬＫ（３），ＢＬＫ（６），ＢＬＫ（８），ＢＬＫ（９）が不良なブロック（バッドブロック）である。
次に、図１１及び図１２を参照して、本実施形態の半導体記憶装置２の動作例について説明する。
例えば、物理プレーンＰＰＬ０の物理ブロックＢＬＫ（０）～ＢＬＫ（１１）及び物理プレーンＰＰＬ１の物理ブロックＢＬＫ（０）～ＢＬＫ（１１）が、図１１に示されるような状態であるとする。なお、図１１では、正常なブロックは白抜きで示され、不良なブロックには点ハッチングが付されている。すなわち、図１１に示される例では、物理プレーンＰＰＬ０では、物理ブロックＢＬＫ（０）～ＢＬＫ（２），ＢＬＫ（６），ＢＬＫ（７），ＢＬＫ（１０），ＢＬＫ（１１）が正常なブロック（グッドブロック）であり、それ以外の物理ブロックＢＬＫ（３）～ＢＬＫ（５），ＢＬＫ（８），ＢＬＫ（９）が不良なブロック（バッドブロック）である。また、物理プレーンＰＰＬ１では、物理ブロックＢＬＫ（０），ＢＬＫ（２），ＢＬＫ（４），ＢＬＫ（５），ＢＬＫ（７），ＢＬＫ（１０），ＢＬＫ（１１）が正常なブロック（グッドブロック）であり、それ以外の物理ブロックＢＬＫ（１），ＢＬＫ（３），ＢＬＫ（６），ＢＬＫ（８），ＢＬＫ（９）が不良なブロック（バッドブロック）である。
【0100】
物理プレーンＰＰＬ０の物理ブロックＢＬＫ（０）～ＢＬＫ（１１）及び物理プレーンＰＰＬ１の物理ブロックＢＬＫ（０）～ＢＬＫ（１１）が図１１に示されるような状態である場合、物理プレーンＰＰＬ０で正常なブロックであって、且つ物理プレーンＰＰＬ１で不良な物理ブロックＢＬＫ（１）ＢＬＫ（６）のアドレスの情報がブロック状態レジスタ７５０，７６０に保持される。したがって、ブロック状態レジスタ７５０，７６０には、図１２（Ａ）に示されるような情報が保持される。
【0101】
また、置き換えレジスタ７６１には、物理プレーンＰＰＬ０において不良な物理ブロックであって、且つ物理プレーンＰＰＬ１において正常な物理ブロックのアドレスが保持される。したがって、置き換えレジスタ７６１には、図１２（Ｂ）に示されるような情報が保持される。
【0102】
一方、メモリコントローラ１が、読み出し動作、書き込み動作、及び消去動作を半導体記憶装置２に行わせるために、コマンド及び論理プレーンＬＰＬ０の論理アドレスＬＡＤ０を含む信号ＤＱ＜７：０＞を半導体記憶装置２に送信したとする。その際、メモリコントローラ１は、物理プレーンＰＰＬ０において正常な物理ブロックのアドレスに対応した論理ブロックアドレスＬＢＡＤ０を半導体記憶装置２に送信する。具体的には、メモリコントローラ１は、論理ブロックアドレスＬＢＡＤ０としてブロックＢＬＫ（０）～ＢＬＫ（２），ＢＬＫ（６），ＢＬＫ（７），ＢＬＫ（１０），ＢＬＫ（１１）のアドレスを半導体記憶装置２に送信する。
【0103】
例えばメモリコントローラ１が論理ブロックアドレスＬＢＡＤ０としてブロックＢＬＫ（０）のアドレスを半導体記憶装置２に送信したとすると、当該ブロックＢＬＫ（０）のアドレスが第１ブロックアドレスレジスタ７０に保持される。このとき、図１１に示されるように、ブロックＢＬＫ（０）に対応する第２物理プレーンＰＰＬ１の物理ブロックＢＬＫ（０）は正常な物理ブロックであるため、当該ブロックＢＬＫ（０）のアドレスが第２ブロックアドレスレジスタ７１に転送されて保持される。結果として、物理プレーンＰＰＬ０の物理ブロックＢＬＫ（０）と物理プレーンＰＰＬ１の物理ブロックＢＬＫ（０）とにより論理プレーンＬＰＬ０の論理ブロックＢＬＫ（０）が正常な論理ブロックとして構築される。
【0104】
続いて、メモリコントローラ１が論理ブロックアドレスＬＢＡＤ０としてブロックＢＬＫ（１）のアドレスを半導体記憶装置２に送信したとすると、当該ブロックＢＬＫ（１）のアドレスが第１ブロックアドレスレジスタ７０に保持される。このとき、ブロックＢＬＫ（１）のアドレスは、図１２（Ａ）に示されるブロック状態レジスタ７５０，７６０に保持されているため、当該ブロックＢＬＫ（１）のアドレスは、図１２（Ｂ）に示される置き換えレジスタ７６１に登録されているブロックＢＬＫ（４）のアドレスに置き換えられる。結果として、図１１に二点鎖線で示されるように物理プレーンＰＰＬ０の物理ブロックＢＬＫ（１）と物理プレーンＰＰＬ１の物理ブロックＢＬＫ（４）とにより論理プレーンＬＰＬ０の論理ブロックＢＬＫ（１）が正常な論理ブロックとして構築される。
【0105】
続いて、メモリコントローラ１が論理ブロックアドレスＬＢＡＤ０としてブロックＢＬＫ（２）のアドレスを半導体記憶装置２に送信したとすると、当該ブロックＢＬＫ（２）のアドレスが第１ブロックアドレスレジスタ７０に保持される。このとき、図１１に示されるように、ブロックＢＬＫ（２）に対応する第２物理プレーンＰＰＬ１の物理ブロックＢＬＫ（２）は正常な物理ブロックであるため、当該ブロックＢＬＫ（２）のアドレスが第２ブロックアドレスレジスタ７１に転送されて保持される。結果として、物理プレーンＰＰＬ０の物理ブロックＢＬＫ（２）と物理プレーンＰＰＬ１の物理ブロックＢＬＫ（２）とにより論理プレーンＬＰＬ０の論理ブロックＢＬＫ（２）が正常な論理ブロックとして構築される。
【0106】
続いて、メモリコントローラ１が論理ブロックアドレスＬＢＡＤ０としてブロックＢＬＫ（６）のアドレスを半導体記憶装置２に送信したとすると、当該ブロックＢＬＫ（６）のアドレスが第１ブロックアドレスレジスタ７０に保持される。このとき、ブロックＢＬＫ（６）のアドレスは、図１２（Ａ）に示されるブロック状態レジスタ７５０，７６０に保持されているため、当該ブロックＢＬＫ（６）のアドレスは、図１２（Ｂ）に示される置き換えレジスタ７６１に登録されているブロックＢＬＫ（５）のアドレスに置き換えられる。結果として、図１１に二点鎖線で示されるように物理プレーンＰＰＬ０の物理ブロックＢＬＫ（６）と物理プレーンＰＰＬ１の物理ブロックＢＬＫ（５）とにより論理プレーンＬＰＬ０の論理ブロックＢＬＫ（６）が正常な論理ブロックとして構築される。
【0107】
次に、図１３を参照して、本実施形態の半導体記憶装置２の動作の流れについて説明する。
図１３に示されるように、本実施形態の半導体記憶装置２では、メモリコントローラ１から送信される信号ＤＱ＜７：０＞が入出力回路２１により受信されると（ステップＳ１０）、当該信号ＤＱ＜７：０＞に含まれる論理プレーンＬＰＬ０の論理ブロックアドレスＬＢＡＤ０が、物理プレーンＰＰＬ０の物理ブロックアドレスＰＢＡＤ０として第１ブロックアドレスレジスタ７０に保持される（ステップＳ１１）。
図１３に示されるように、本実施形態の半導体記憶装置２では、メモリコントローラ１から送信される信号ＤＱ＜７：０＞が入出力回路２１により受信されると（ステップＳ１０）、当該信号ＤＱ＜７：０＞に含まれる論理プレーンＬＰＬ０の論理ブロックアドレスＬＢＡＤ０が、物理プレーンＰＰＬ０の物理ブロックアドレスＰＢＡＤ０として第１ブロックアドレスレジスタ７０に保持される（ステップＳ１１）。
【0108】
続いて、半導体記憶装置２では、論理ブロックアドレスＬＢＡＤ０に対応する物理プレーンＰＰＬ１の物理ブロックが正常な物理ブロックである場合には（ステップＳ１２：ＹＥＳ）、物理プレーンＰＰＬ０の物理ブロックアドレスＰＢＡＤ０と同一のアドレス、すなわち論理プレーンＬＰＬ０の論理ブロックアドレスＬＢＡＤ０が、物理プレーンＰＰＬ１の物理ブロックアドレスＰＢＡＤ１として第２ブロックアドレスレジスタ７１に保持される（ステップＳ１３）。
【0109】
一方、半導体記憶装置２では、論理ブロックアドレスＬＢＡＤ０に対応する物理プレーンＰＰＬ１の物理ブロックが不良な物理ブロックである場合には（ステップＳ１２：ＮＯ）、置き換えレジスタ７６１に保持されているアドレスが、物理プレーンＰＰＬ１の物理ブロックアドレスＰＢＡＤ１として第２ブロックアドレスレジスタ７１に保持される（ステップＳ１４）。すなわち、第２ブロックアドレスレジスタ７１には、物理プレーンＰＰＬ０において不良な物理ブロックのアドレスであって、且つ物理プレーンＰＰＬ１において正常な物理ブロックのアドレスが保持される。
【0110】
半導体記憶装置２では、ステップＳ１２又はステップＳ１３の処理が実行された後、第１ブロックアドレスレジスタ７０及び第２ブロックアドレスレジスタ７１にそれぞれ保持されている物理ブロックアドレスＰＢＡＤ０及び物理ブロックアドレスＰＢＡＤ１がロウデコーダ１３０，２３０にそれぞれ送信されて（ステップＳ１５）、メモリセルアレイ１１０，２１０の読み込み又は書き込みが行われる。
【0111】
なお、上述のように、メモリコントローラ１は、パワーオンリード処理の際に、半導体記憶装置２から物理プレーンＰＰＬ０のメモリセルアレイ１１０に設けられる各物理ブロックＢＬＫの正常及び不良の情報を把握している。従って、メモリコントローラ１によって、物理プレーンＰＰＬ０における不良な物理ブロックに対応するブロックアドレスＰＢＡＤ０と同一のアドレスが論理ブロックアドレスＬＢＡＤ０として指定されることは、避けられる。半導体記憶装置２は、メモリコントローラ１によって動作を指示された際、物理プレーンＰＰＬ０における不良な物理ブロックに対応するブロックアドレスＰＢＡＤ０と同一のアドレスが論理ブロックアドレスＬＢＡＤ０として指定されている場合、動作を実行しないように構成されていてもよい。
【0112】
１．７ 効果
本実施形態の半導体記憶装置２は、第１ブロックアドレスレジスタ７０と、第２ブロックアドレスレジスタ７１と、置き換えレジスタ７６１と、アドレス登録部７２と、シーケンサ４１とを備える。第１ブロックアドレスレジスタ７０は、第１レジスタとして、物理プレーンＰＰＬ０の物理ブロックＢＬＫのアドレスである物理ブロックアドレスＰＢＡＤ０の情報を保持する。第２ブロックアドレスレジスタ７１は、第１レジスタに対応付けられた第２レジスタとして、物理プレーンＰＰＬ１の物理ブロックＢＬＫのアドレスである物理ブロックアドレスＰＢＡＤ１の情報を保持する。置き換えレジスタ７６１は、第３レジスタとして、物理プレーンＰＰＬ０において不良な物理ブロックのアドレスであって、且つ物理プレーンＰＰＬ１において正常な物理ブロックのアドレスが保持されている。アドレス登録部７２は、第１アドレス登録部として、物理ブロックアドレスＰＢＡＤ０に対応する物理プレーンＰＰＬ１の物理ブロックＢＬＫが不良なブロックである場合、置き換えレジスタ７６１に保持されているアドレスを物理ブロックアドレスＰＢＡＤ１として第２ブロックアドレスレジスタ７１に登録する。シーケンサ４１は、第２アドレス登録部として、電源投入後に実行されるパワーオンリード処理の際に、物理プレーンＰＰＬ０において不良な物理ブロックのアドレスであって、且つ物理プレーンＰＰＬ１において正常な物理ブロックのアドレスを置き換えレジスタ７６１に登録する。
本実施形態の半導体記憶装置２は、第１ブロックアドレスレジスタ７０と、第２ブロックアドレスレジスタ７１と、置き換えレジスタ７６１と、アドレス登録部７２と、シーケンサ４１とを備える。第１ブロックアドレスレジスタ７０は、第１レジスタとして、物理プレーンＰＰＬ０の物理ブロックＢＬＫのアドレスである物理ブロックアドレスＰＢＡＤ０の情報を保持する。第２ブロックアドレスレジスタ７１は、第１レジスタに対応付けられた第２レジスタとして、物理プレーンＰＰＬ１の物理ブロックＢＬＫのアドレスである物理ブロックアドレスＰＢＡＤ１の情報を保持する。置き換えレジスタ７６１は、第３レジスタとして、物理プレーンＰＰＬ０において不良な物理ブロックのアドレスであって、且つ物理プレーンＰＰＬ１において正常な物理ブロックのアドレスが保持されている。アドレス登録部７２は、第１アドレス登録部として、物理ブロックアドレスＰＢＡＤ０に対応する物理プレーンＰＰＬ１の物理ブロックＢＬＫが不良なブロックである場合、置き換えレジスタ７６１に保持されているアドレスを物理ブロックアドレスＰＢＡＤ１として第２ブロックアドレスレジスタ７１に登録する。シーケンサ４１は、第２アドレス登録部として、電源投入後に実行されるパワーオンリード処理の際に、物理プレーンＰＰＬ０において不良な物理ブロックのアドレスであって、且つ物理プレーンＰＰＬ１において正常な物理ブロックのアドレスを置き換えレジスタ７６１に登録する。
【0113】
例えば図１１に示されるように物理プレーンＰＰＬ０の物理ブロックＢＬＫ（１）が正常なブロックであり、且つそれと対をなす物理プレーンＰＰＬ１の物理ブロックＢＬＫ（１）が不良なブロックである場合、比較例のようにそれらを単純に組み合わせて論理プレーンＬＰＬ０の論理ブロックＢＬＫ（１）とすると、構築された論理ブロックＢＬＫ（１）は不良なブロック（バッドブロック）となってしまう。同様に、物理プレーンＰＰＬ０の物理ブロックＢＬＫ（４）が不良なブロックであり、且つそれと対をなす物理プレーンＰＰＬ１の物理ブロックＢＬＫ（４）が正常なブロックである場合、比較例のようにそれらを組み合わせて論理プレーンＬＰＬ０の論理ブロックＢＬＫ（４）とすると、構築された論理ブロックＢＬＫ（４）は不良なブロック（バッドブロック）となってしまう。これに対して、本実施形態では、正常な物理プレーンＰＰＬ０の物理ブロックＢＬＫ（１）と物理プレーンＰＰＬ１の物理ブロックＢＬＫ（４）とを組み合わせて論理プレーンＬＰＬ０の論理ブロックＢＬＫ（１）を構築することができる。これにより、比較例の場合と比べて、メモリコントローラ１によって半導体記憶装置２における不良なブロックを管理するための負荷を増加させることなく、有効ブロック数を改善することができる。
【0114】
なお、このような半導体記憶装置２では、メモリセルアレイ１１０，２１０，３１０，４１０にそれぞれ設けられるＲＯＭブロックには、初期状態において、工場出荷時に認識されている各物理ブロックＢＬＫの正常及び不良の情報が記憶されている。但し、半導体記憶装置２が継続的に使用されてメモリセルアレイ１１０，２１０，３１０，４１０が経年劣化することにより、事後的にメモリセルアレイ１１０，２１０，３１０，４１０の各物理ブロックＢＬＫが正常な状態から不良な状態に遷移することがある。このような後天的な不良ブロックがシーケンサ４１により実行される特定のシーケンスチェックを通じて事後的に検出されると、シーケンサ４１が後天的な不良ブロックのアドレスを各メモリセルアレイ１１０，２１０，３１０，４１０のＲＯＭブロックに記憶させる。本実施形態の半導体記憶装置２によれば、シーケンサ４１が、パワーオンリード処理の際に、各メモリセルアレイ１１０，２１０，３１０，４１０のＲＯＭブロックに登録されている情報に基づいて、置き換えレジスタ７６１に登録されているアドレスの情報を更新することになる。そのため、後天的な不良ブロックが発生したような場合であっても、半導体記憶装置２としての動作を確保することができるため、信頼性を高めることが可能である。
【0115】
本実施形態のアドレスレジスタ４２ｂには、物理プレーンＰＰＬ０の物理ブロックアドレスＰＢＡＤ０として、物理プレーンＰＰＬ１において不良なブロックのアドレスであって、且つ物理プレーンＰＰＬ０において正常なブロックのアドレスが保持される。
このようなブロックのアドレスは、例えば図１１に示される物理プレーンＰＰＬ０の物理ブロックＢＬＫ（１）のアドレスである。本実施形態では、この物理プレーンＰＰＬ０の物理ブロックＢＬＫ（１）が論理プレーンＬＰＬ０の論理ブロックＢＬＫ（１）として利用されるため、より効率的に有効ブロック数を改善することができる。
このようなブロックのアドレスは、例えば図１１に示される物理プレーンＰＰＬ０の物理ブロックＢＬＫ（１）のアドレスである。本実施形態では、この物理プレーンＰＰＬ０の物理ブロックＢＬＫ（１）が論理プレーンＬＰＬ０の論理ブロックＢＬＫ（１）として利用されるため、より効率的に有効ブロック数を改善することができる。
【0116】
アドレス登録部７２は、第１ブロックアドレスレジスタ７０に保持される物理ブロックアドレスＰＢＡＤ０を読み込み、物理ブロックアドレスＰＢＡＤ０に対応する物理プレーンＰＰＬ１の物理ブロックＢＬＫが正常なブロックである場合、物理ブロックアドレスＰＢＡＤ０を物理ブロックアドレスＰＢＡＤ１として第２ブロックアドレスレジスタ７１にそのまま登録する。また、アドレス登録部７２は、物理ブロックアドレスＰＢＡＤ０に対応する物理プレーンＰＰＬ１の物理ブロックＢＬＫが不良なブロックである場合、物理ブロックアドレスＰＢＡＤ０を、物理プレーンＰＰＬ０において不良なブロックのアドレスであって、且つ物理プレーンＰＰＬ１において正常なブロックのアドレスに変換し、変換された物理ブロックアドレスＢＡＣを物理ブロックアドレスＰＢＡＤ１として第２ブロックアドレスレジスタ７１に登録する。
【0117】
この構成によれば、物理プレーンＰＰＬ０の物理ブロックＢＬＫのアドレスに対応する物理プレーンＰＰＬ１の物理ブロックＢＬＫが正常な物理ブロックである場合には、それらを組み合わせて論理プレーンＬＰＬ０の論理ブロックＢＬＫを構築することができる。また、物理プレーンＰＰＬ０の物理ブロックＢＬＫのアドレスに対応する物理プレーンＰＰＬ１の物理ブロックＢＬＫが不良な物理ブロックである場合には、物理プレーンＰＰＬ０の物理ブロックＢＬＫと、物理ブロックアドレスＢＡＣに対応した物理プレーンＰＰＬ１の物理ブロックＢＬＫとを組み合わせて論理プレーンＬＰＬ０の論理ブロックＢＬＫを構築することができる。
【0118】
アドレス登録部７２は、ブロック状態レジスタ７５０，７６０と、比較回路７５と、変換回路７６と、マルチプレクサ７７とを備える。ブロック状態レジスタ７５０，７６０は、第４レジスタとして、物理プレーンＰＰＬ０において正常な物理ブロックＢＬＫであて、且つ物理プレーンＰＰＬ１において不良な物理ブロックＢＬＫのアドレスを保持する。比較回路７５は、第１ブロックアドレスレジスタ７０に保持される物理ブロックアドレスＰＢＡＤ０を読み込むとともに、読み込んだ物理ブロックアドレスＰＢＡＤ０と、ブロック状態レジスタ７５０に保持されるアドレスとを比較して、それらが一致しているか否かを示す信号を出力する。変換回路７６は、第１ブロックアドレスレジスタ７０に保持される物理ブロックアドレスＰＢＡＤ０を読み込むとともに、読み込んだ物理ブロックアドレスＰＢＡＤ０と、ブロック状態レジスタ７６０に保持されるアドレスとが一致している場合には、物理ブロックアドレスＰＢＡＤ０を、置き換えレジスタ７６１に保持されるアドレスに変換する。マルチプレクサ７７は、比較回路７５から出力される信号が、第１ブロックアドレスレジスタ７０に保持される物理ブロックアドレスＰＢＡＤ０と、ブロック状態レジスタ７５０に保持されるアドレスとが不一致であることを示す信号である場合、物理ブロックアドレスＰＢＡＤ０を第２ブロックアドレスレジスタ７１に登録する。マルチプレクサ７７は、比較回路７５から出力される信号が、第１ブロックアドレスレジスタ７０に保持される物理ブロックアドレスＰＢＡＤ０と、ブロック状態レジスタ７５０に保持されるアドレスとが一致することを示す信号である場合、変換回路７６により変換された物理ブロックアドレスＢＡＣを第２ブロックアドレスレジスタ７１に登録する。
この構成によれば、上述したアドレス登録部７２の構成を容易に実現することが可能である。
この構成によれば、上述したアドレス登録部７２の構成を容易に実現することが可能である。
【0119】
シーケンサ４１は、パワーオンリード処理の際に、物理プレーンＰＰＬ０において正常な物理ブロックＢＬＫであて、且つ物理プレーンＰＰＬ１において不良な物理ブロックＢＬＫのアドレスの情報をブロック状態レジスタ７５０，７６０に登録するとともに、物理プレーンＰＰＬ０において不良な物理ブロックのアドレスであって、且つ物理プレーンＰＰＬ１において正常な物理ブロックのアドレスを置き換えレジスタ７６１に登録する。
アドレスレジスタ４２ｂでは、半導体記憶装置２への電源の供給が遮断される都度、ブロック状態レジスタ７５０，７６０及び置き換えレジスタ７６１に登録されているアドレスの情報が消去される懸念がある。この点、上記の構成によれば、メモリシステムの電源投入時に、ブロック状態レジスタ７５０，７６０及び置き換えレジスタ７６１に登録されているアドレスの情報を復帰させることができるため、上記の懸念を解消することが可能である。
アドレスレジスタ４２ｂでは、半導体記憶装置２への電源の供給が遮断される都度、ブロック状態レジスタ７５０，７６０及び置き換えレジスタ７６１に登録されているアドレスの情報が消去される懸念がある。この点、上記の構成によれば、メモリシステムの電源投入時に、ブロック状態レジスタ７５０，７６０及び置き換えレジスタ７６１に登録されているアドレスの情報を復帰させることができるため、上記の懸念を解消することが可能である。
【0120】
２ 他の実施形態
本開示は上記の具体例に限定されるものではない。
例えば半導体記憶装置２が有する物理プレーンの数は、本実施形態のように４つに限らず、任意に変更可能である。
例えば各論理プレーンＬＰＬ０，ＬＰＬ１に含まれる物理プレーンの数は、本実施形態のように２つに限らず、３つ以上であってもよい。また、論理プレーンの数は、本実施形態のように２つに限らず、１つ、あるいは３つ以上であってもよい。
本開示は上記の具体例に限定されるものではない。
例えば半導体記憶装置２が有する物理プレーンの数は、本実施形態のように４つに限らず、任意に変更可能である。
例えば各論理プレーンＬＰＬ０，ＬＰＬ１に含まれる物理プレーンの数は、本実施形態のように２つに限らず、３つ以上であってもよい。また、論理プレーンの数は、本実施形態のように２つに限らず、１つ、あるいは３つ以上であってもよい。
【0121】
半導体記憶装置２の構造は、図６に示されるような構造に限らず適宜変更可能である。例えば半導体記憶装置２は、図１４に示されるようなＣＢＡ（CMOS Bonding Array）構造を有するものであってもよい。図１４に示される半導体記憶装置２では、メモリセルアレイ１１０が設けられるメモリ部８０と、周辺回路ＰＥＲが設けられる制御回路部９０とが別々に製造される。この半導体記憶装置２は、別々の製造されたメモリ部８０と制御回路部９０とを貼合面Ｂ１で貼り合わせて互いに接合させることにより構成される。メモリセルアレイ１１０と周辺回路ＰＥＲとは、貼合面Ｂ１に設けられる配線層８００，８０１及びビア８１０，８１１を介して互いに電気的に接続されている。
【0122】
図１０に示されるアドレス登録部７２を実現するための回路構成は、アドレスレジスタ４２ｂとは別に設けられていてもよい。
【0123】
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施し得るものであり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれ、かつ特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0124】
ＢＬＫ：物理ブロック、ＰＰＬ０，ＰＰＬ１，ＰＰＬ２，ＰＰＬ３：物理プレーン、２：半導体記憶装置、４１：シーケンサ（第２アドレス登録部）、４２ｂ：アドレスレジスタ、７０：第１ブロックアドレスレジスタ（第１レジスタ）、７１：第２ブロックアドレスレジスタ（第２レジスタ）、７２：アドレス登録部（第１アドレス登録部）、７５：比較回路、７６：変換回路、７７：マルチプレクサ、７５０，７６０：ブロック状態レジスタ（第４レジスタ）、７６１：置き換えレジスタ（第３レジスタ）。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】