特開 2024-136547 回路装置、発振器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024136547

(43)【公開日】2024-10-04

(54)【発明の名称】回路装置、発振器

(51)【国際特許分類】

   H03B 5/32 20060101AFI20240927BHJP

【ＦＩ】

H03B5/32 D

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2023047696

(22)【出願日】2023-03-24

(71)【出願人】

【識別番号】000002369

【氏名又は名称】セイコーエプソン株式会社

(74)【代理人】

【識別番号】100104710

【弁理士】

【氏名又は名称】竹腰 昇

(74)【代理人】

【識別番号】100090479

【弁理士】

【氏名又は名称】井上 一

(74)【代理人】

【識別番号】100124682

【弁理士】

【氏名又は名称】黒田 泰

(74)【代理人】

【識別番号】100166523

【弁理士】

【氏名又は名称】西河 宏晃

(72)【発明者】

【氏名】板坂 洋佑

(72)【発明者】

【氏名】別府 耕平

(72)【発明者】

【氏名】井伊 巨樹

【テーマコード（参考）】

5J079

【Ｆターム（参考）】

5J079AA02

5J079AA04

5J079BA02

5J079BA04

5J079BA41

5J079CB02

5J079DA12

5J079DA22

5J079DB01

5J079FA02

5J079FA05

5J079FA09

5J079FA15

5J079FA21

5J079FB02

5J079FB48

5J079GA02

5J079GA04

5J079GA09

5J079JA06

(57)【要約】

【課題】位相ノイズの低減等を実現できる回路装置等の提供。
【解決手段】回路装置２０は、第２モードに比べて出力クロック信号ＣＫＱの位相ノイズが低い第１モードと、第１モードに比べて消費電力が小さい第２モードとを切り替え可能であり、発振信号ＯＳＣを生成する発振回路３０と、発振信号ＯＳＣを矩形波のクロック信号ＣＫに波形整形する波形整形回路４０と、クロック信号ＣＫに基づく出力クロック信号ＣＫＱを出力する出力回路８０を含む。第１モードにおける波形整形回路４０の駆動能力は、第２モードにおける波形整形回路４０の駆動能力よりも大きい。
【選択図】図１

【特許請求の範囲】

【請求項1】

第２モードに比べて出力クロック信号の位相ノイズが低い第１モードと、前記第１モードに比べて消費電力が小さい前記第２モードと、を切り替え可能な回路装置であって、
発振信号を生成する発振回路と、
前記発振信号を矩形波のクロック信号に波形整形する波形整形回路と、
前記クロック信号に基づく前記出力クロック信号を出力する出力回路と、
を含み、
前記第１モードにおける前記波形整形回路の駆動能力は、前記第２モードにおける前記波形整形回路の駆動能力よりも大きいことを特徴とする回路装置。

【請求項2】

請求項１に記載の回路装置において、
前記波形整形回路は、バッファー回路を含み、
前記バッファー回路は、
各Ｐ型トランジスターと各Ｐ側スイッチとが、電源ノードと接続ノードとの間に直列接続された複数のＰ型トランジスター及び複数のＰ側スイッチと、
各Ｎ型トランジスターと各Ｎ側スイッチとが、前記接続ノードとＧＮＤノードの間に直列接続された複数のＮ型トランジスター及び複数のＮ側スイッチと、
を含み、
前記第１モードにおいてオンになる前記Ｐ側スイッチ及び前記Ｎ側スイッチの数が、前記第２モードにおいてオンになる前記Ｐ側スイッチ及び前記Ｎ側スイッチの数よりも多いことを特徴とする回路装置。

【請求項3】

請求項１に記載の回路装置において、
前記波形整形回路は、
第１バッファー回路と、
前記第１バッファー回路の後段に設けられた第２バッファー回路と、
を含み、
前記第１バッファー回路及び前記第２バッファー回路の各バッファー回路は、
各Ｐ型トランジスターと各Ｐ側スイッチとが、電源ノードと接続ノードとの間に直列接続された複数のＰ型トランジスター及び複数のＰ側スイッチと、
各Ｎ型トランジスターと各Ｎ側スイッチとが、前記接続ノードとＧＮＤノードの間に直列接続された複数のＮ型トランジスター及び複数のＮ側スイッチと、
を含み、
前記第１モードにおいてオンになる前記Ｐ側スイッチ及び前記Ｎ側スイッチの数が、前記第２モードにおいてオンになる前記Ｐ側スイッチ及び前記Ｎ側スイッチの数よりも多いことを特徴とする回路装置。

【請求項4】

請求項１に記載の回路装置において、
前記第１モードにおいて前記波形整形回路に供給される電源電圧が、前記第２モードにおいて前記波形整形回路に供給される前記電源電圧よりも高いことを特徴とする回路装置。

【請求項5】

請求項１乃至４のいずれか一項に記載の回路装置において、
前記第１モードにおいて前記発振回路に供給される電源電圧が、前記第２モードにおいて前記発振回路に供給される前記電源電圧よりも高いことを特徴とする回路装置。

【請求項6】

請求項１乃至４のいずれか一項に記載の回路装置において、
前記発振回路は、
電流源と、
前記電流源からの電流が供給されて振動子を駆動する駆動回路と、
を含み、
前記第１モードにおいて前記電流源から前記駆動回路に供給される前記電流が、前記第２モードにおいて前記電流源から前記駆動回路に供給される前記電流よりも大きいことを特徴とする回路装置。

【請求項7】

請求項１乃至３のいずれか一項に記載の回路装置において、
前記発振回路は、第１電源電圧が供給されて動作し、
前記波形整形回路は、前記第１電源電圧とは異なる第２電源電圧が供給されて動作することを特徴とする回路装置。

【請求項8】

請求項７に記載の回路装置において、
前記波形整形回路は、前記発振信号の振幅よりも小さい前記第２電源電圧が供給されて動作することを特徴とする回路装置。

【請求項9】

請求項１乃至４のいずれか一項に記載の回路装置において、
前記第１モードにおける前記出力回路の駆動能力は、前記第２モードにおける前記出力回路の駆動能力よりも大きいことを特徴とする回路装置。

【請求項10】

第２モードに比べて出力クロック信号の位相ノイズが低い第１モードと、前記第１モードに比べて消費電力が小さい前記第２モードと、を切り替え可能な発振器であって、
振動子と
回路装置と、
を含み、
前記回路装置は、
前記振動子を発振させて発振信号を生成する発振回路と、
前記発振信号を矩形波のクロック信号に波形整形する波形整形回路と、
前記クロック信号に基づく前記出力クロック信号を出力する出力回路と、
を含み、
前記第１モードにおける前記波形整形回路の駆動能力は、前記第２モードにおける前記波形整形回路の駆動能力よりも大きいことを特徴とする発振器。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、回路装置、発振器等に関する。

【背景技術】

【0002】

回路装置においては、後段の駆動負荷を駆動するための出力回路が設けられている。例えば特許文献１には、後段の駆動負荷に応じてドライブ能力を切り替え可能な出力回路を備えた半導体集積回路が開示されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１０－１７８２６２公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

特許文献１には、矩形波に波形整形された後の信号をバッファリングする出力回路の駆動能力を切り替えることが開示されているが、波形整形回路の駆動能力に着目して、低消費電力と低ノイズとを切り替える手法については提案されていない。

【課題を解決するための手段】

【0005】

本開示の一態様は、第２モードに比べて出力クロック信号の位相ノイズが低い第１モードと、前記第１モードに比べて消費電力が小さい前記第２モードと、を切り替え可能な回路装置であって、発振信号を生成する発振回路と、前記発振信号を矩形波のクロック信号に波形整形する波形整形回路と、前記クロック信号に基づく前記出力クロック信号を出力する出力回路と、を含み、前記第１モードにおける前記波形整形回路の駆動能力は、前記第２モードにおける前記波形整形回路の駆動能力よりも大きい回路装置に関係する。

【0006】

本開示の他の態様は、第２モードに比べて出力クロック信号の位相ノイズが低い第１モードと、前記第１モードに比べて消費電力が小さい前記第２モードと、を切り替え可能な発振器であって、振動子と回路装置と、を含み、前記回路装置は、前記振動子を発振させて発振信号を生成する発振回路と、前記発振信号を矩形波のクロック信号に波形整形する波形整形回路と、前記クロック信号に基づく前記出力クロック信号を出力する出力回路と、を含み、前記第１モードにおける前記波形整形回路の駆動能力は、前記第２モードにおける前記波形整形回路の駆動能力よりも大きい発振器に関係する。

【図面の簡単な説明】

【0007】

【図1】本実施形態の回路装置の構成例。

【図2】本実施形態の回路装置及び発振器の詳細な構成例。

【図3】本実施形態の回路装置及び発振器の詳細な他の構成例。

【図4】発振回路、波形整形回路の構成例。

【図5】波形整形回路の駆動能力と位相ノイズの関係の説明図。

【図6】波形整形回路でのトランジスターのオン、オフ状態の説明図。

【図7】発振振幅と波形整形回路の電源電圧を異ならせる手法の説明図。

【図8】発振回路、波形整形回路の詳細な構成例。

【図9】波形整形回路の詳細な他の構成例。

【図10】出力回路の構成例。

【発明を実施するための形態】

【0008】

以下、本実施形態について説明する。なお、以下に説明する本実施形態は、特許請求の範囲の記載内容を不当に限定するものではない。また本実施形態で説明される構成の全てが必須構成要件であるとは限らない。

【0009】

１．回路装置、発振器
図１に本実施形態の回路装置２０の構成例を示す。本実施形態の回路装置２０は、発振回路３０と波形整形回路４０と出力回路８０を含む。

【0010】

発振回路３０は発振信号ＯＳＣを生成する。例えば発振回路３０は振動子等を発振させることで発振信号ＯＳＣを生成する。或いは発振回路３０はＬＣ共振回路等により発振信号ＯＳＣを生成するものであってもよい。発振信号ＯＳＣは例えば正弦波の信号である。発振回路３０は振動子等の駆動により発振信号ＯＳＣを生成するための駆動回路等を含む。

【0011】

波形整形回路４０は、発振回路３０からの発振信号ＯＳＣが入力され、発振信号ＯＳＣの波形整形を行う。例えば波形整形回路４０は、発振信号ＯＳＣを矩形波のクロック信号ＣＫに波形整形する。例えば波形整形回路４０は、正弦波の発振信号ＯＳＣを波形整形して、矩形波のクロック信号ＣＫを出力する。正弦波の発振信号ＯＳＣとは、高調波成分を含む正弦波信号も含むものとする。波形整形回路４０は発振信号ＯＳＣの波形整形を行うための１又は複数のバッファー回路を含むことができる。

【0012】

出力回路８０は、出力クロック信号ＣＫＱを出力する。例えば出力回路８０は、クロック信号ＣＫに基づく出力クロック信号ＣＫＱを出力する。例えば出力回路８０は、クロック信号ＣＫをバッファリングすることで、出力クロック信号ＣＫＱを出力する。或いは出力回路８０は、クロック信号ＣＫを分周又は周波数を逓倍した信号を出力クロック信号ＣＫＱとして出力してもよい。例えば波形整形回路４０と出力回路８０の間に後述する分周回路又はＰＬＬ回路等を設けて、波形整形回路４０からのクロック信号ＣＫを分周回路により分周したり、或いはＰＬＬ回路により周波数を逓倍した出力クロック信号ＣＫＱを、出力回路８０が出力してもよい。

【0013】

本実施形態の回路装置２０は、位相ノイズが低い第１モードと、消費電力が小さい第２モードとの切替が可能になっている。即ち第１モードは、第２モードに比べて出力クロック信号ＣＫＱの位相ノイズが低いモードである。一方、第２モードは、第１モードに比べて回路装置２０の消費電力が小さいモードである。例えば本実施形態の回路装置２０では、不揮発性メモリーへの切り替え情報の記憶や、或いはヒューズ回路でのヒューズの設定などにより、第１モードと第２モードの切替が可能になっている。例えば不揮発性メモリーへの情報の記憶やヒューズの設定などにより、第１の製品では回路装置２０が低ノイズモードである第１モードに設定され、第２の製品では回路装置２０が低消費電力モードである第２モードに設定される。或いは、マイクロコンピューターなどの外部の処理装置による回路装置２０のレジスターへの書き込みなどにより、第１モードと第２モードの切り替えが可能になるようにしてもよい。

【0014】

そして本実施形態では、第１モードにおける波形整形回路４０の駆動能力は、第２モードにおける波形整形回路４０の駆動能力よりも大きくなっている。波形整形回路４０の駆動能力は、波形整形回路４０を構成する駆動用のトランジスターの駆動能力及び波形整形回路４０に供給される電源電圧の少なくとも一方により設定される。例えば第１モードにおける波形整形回路４０の駆動用のトランジスターの駆動能力及び電源電圧の少なくとも一方は、第２モードに比べて高くなっている。例えば駆動用のトランジスターとしてＰ型のトランジスターとＮ型のトランジスターが設けられる場合は、波形整形回路４０の駆動能力は、Ｐ型のトランジスターとＮ型のトランジスターの駆動能力により設定できる。トランジスターの駆動能力は、例えばトランジスターのサイズなどにより設定される。或いは電流駆動における電流により駆動能力が設定されてもよい。トランジスターのサイズは、トランジスターのゲート幅Ｗとゲート長Ｌの比であるＷ／Ｌにより規定される。波形整形回路４０に供給される電源電圧は、例えば波形整形回路４０を構成する駆動用のトランジスターに供給される電源電圧である。例えば電源電圧は、駆動用のＰ型のトランジスターのソースに供給される電源電圧である。例えば波形整形回路４０は、少なくとも１つのバッファー回路を有し、このバッファー回路により、発振信号ＯＳＣを波形整形して、矩形波のクロック信号ＣＫを出力する。波形整形回路４０の駆動能力は、例えばこのバッファー回路を構成するトランジスターの駆動能力又はバッファー回路に供給される電源電圧により設定される。

【0015】

このように本実施形態では、低ノイズモードである第１モードにおける波形整形回路４０の駆動能力が、低消費電力モードである第２モードにおける波形整形回路４０の駆動能力よりも大きくなっている。このようにすれば波形整形回路４０が発振信号ＯＳＣを矩形波のクロック信号ＣＫに波形整形するときのＬレベルからＨレベル又はＨレベルからＬレベルへの遷移期間を、第１モードでは第２モードに比べて短くすることが可能になる。ここでＬレベルはローレベルであり、Ｈレベルはハイレベルである。このように波形整形回路４０の波形整形における遷移期間が短くなることで、波形整形回路４０が出力するクロック信号ＣＫの位相ノイズを低減できる。即ち遷移期間が短くなることで、波形整形回路４０に入力される発振信号ＯＳＣのノイズや、波形整形回路４０を構成するトランジスターが発生するノイズに起因するクロック信号ＣＫの位相ノイズを、遷移期間が長い場合に比べて、低減できるようになる。これにより、出力クロック信号ＣＫＱの位相ノイズも低減できるようになり、低ノイズモードである第１モードを実現できるようになる。一方、第２モードにおいては、波形整形回路４０の駆動能力が第１モードに比べて小さくなることで、電力消費を抑えることが可能になり、低消費電力モードである第２モードを実現することも可能になる。

【0016】

なお第１モードにおいては、発振回路３０の駆動用のトランジスターに電流源が流す電流及び発振回路３０に供給される電源電圧の少なくとも一方を、第２モードに比べて大きくする。このようにすることで、低ノイズモードである第１モードを実現できるようになる。一方、第２モードにおいては、発振回路３０の駆動用のトランジスターに電流源が流す電流及び発振回路３０に供給される電源電圧の少なくとも一方を、第１モードに比べて小さくすることで、低消費電力モードである第２モードを実現できるようになる。

【0017】

図２に本実施形態の回路装置２０及び回路装置２０を含む発振器４の詳細な構成例を示す。発振器４は振動子１０と回路装置２０を含む。振動子１０は回路装置２０に電気的に接続されている。例えば振動子１０及び回路装置２０を収納するパッケージの内部配線、ボンディングワイヤー又は金属バンプ等を用いて、振動子１０と回路装置２０は電気的に接続されている。なお回路装置２０、発振器４は図２や後述の図３の構成には限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加したり、一部の構成要素を他の構成要素に置き換えるなどの種々の変形実施が可能である。

【0018】

振動子１０は、電気的な信号により機械的な振動を発生する素子である。振動子１０は、例えば水晶振動片などの振動片により実現できる。例えば振動子１０は、カット角がＡＴカットやＳＣカットなどの厚みすべり振動する水晶振動片、音叉型水晶振動片、又は双音叉型水晶振動片などにより実現できる。例えば振動子１０は、ＳＰＸＯ（Simple Packaged Crystal Oscillator）の発振器に内蔵される振動子であってもよいし、恒温槽を備えない温度補償型水晶発振器（ＴＣＸＯ）に内蔵されている振動子や、恒温槽を備える恒温槽型水晶発振器（ＯＣＸＯ）に内蔵されている振動子であってもよい。なお本実施形態の振動子１０は、例えば厚みすべり振動型、音叉型又は双音叉型以外の振動片や、水晶以外の材料で形成された圧電振動片などの種々の振動片により実現することも可能である。例えば振動子１０として、ＳＡＷ（Surface Acoustic Wave）共振子や、シリコン基板を用いて形成されたシリコン製振動子としてのＭＥＭＳ（Micro Electro Mechanical Systems）振動子等を採用することも可能である。

【0019】

回路装置２０は、ＩＣ（Integrated Circuit）と呼ばれる集積回路装置である。例えば回路装置２０は、半導体プロセスにより製造されるＩＣであり、半導体基板上に回路素子が形成された半導体チップである。そして回路装置２０は、パッドＰＶＤＤ、ＰＧＮＤ、ＰＸ１、ＰＸ２、ＰＣＫを含む。なおクロック信号の出力イネーブル制御用のパッドなどを設けてもよい。パッドは、半導体チップである回路装置２０の端子である。例えばパッド領域では、絶縁層であるパシベーション膜から金属層が露出しており、この露出した金属層により回路装置２０の端子であるパッドが構成される。パッドＰＶＤＤ、ＰＧＮＤは、各々、電源パッド、グランドパッドである。外部の電源供給デバイスからの電源電圧ＶＤＤがパッドＰＶＤＤに供給される。パッドＰＧＮＤは、グランド電圧であるＧＮＤが供給されるパッドである。ＧＮＤはＶＳＳと呼ぶこともでき、グランド電圧は例えば接地電位である。本実施形態ではグランドを、適宜、ＧＮＤと記載する。例えばＶＤＤは高電位側電源に対応し、ＧＮＤは低電位側電源に対応する。パッドＰＸ１、ＰＸ２は、振動子１０の接続用のパッドである。パッドＰＣＫは、出力クロック信号ＣＫＱの出力用のパッドである。パッドＰＶＤＤ、ＰＧＮＤ、ＰＣＫは、各々、発振器４の外部接続用の外部端子である端子ＴＶＤＤ、ＴＧＮＤ、ＴＣＫに電気的に接続される。例えばこれらの各パッドと各端子は、パッケージの内部配線、ボンディングワイヤー又は金属バンプ等を用いて電気的に接続される。

【0020】

発振回路３０は振動子１０を発振させる回路である。例えば発振回路３０は、振動子１０を発振させることで発振信号ＯＳＣを生成する。発振回路３０は、例えば振動子１０の一端及び他端に電気的に接続される発振用の駆動回路と、キャパシターや抵抗などの受動素子により実現できる。駆動回路は、例えばバイポーラートランジスターやＣＭＯＳのインバーター回路により実現できる。駆動回路は、発振回路３０のコア回路であり、駆動回路が、振動子１０を電圧駆動又は電流駆動することで、振動子１０を発振させる。発振回路３０としては、例えばインバーター型、ピアース型、コルピッツ型、又はハートレー型などの種々のタイプの発振回路を用いることができる。そして発振回路３０は、パッドＰＸ１、ＰＸ２を介して振動子１０に電気的に接続される。パッドＰＸ１、ＰＸ２は、振動子接続用のパッドである。発振回路３０の発振用の駆動回路３４は、パッドＰＸ１とパッドＰＸ２の間に設けられる。また発振回路３０は不図示の可変容量回路を含むことができる。可変容量回路は、例えば振動子１０の一端及び他端の少なくとも一方での容量を変化させる回路であり、可変容量回路の容量の調整により、発振回路３０の発振周波数を調整できるようになっている。即ち可変容量回路がパッドＰＸ１、ＰＸ２の少なくとも一方に電気的に接続されることで、発振回路３０の負荷容量を可変に調整できるようになる。可変容量回路は、例えばバラクター等の可変容量素子により実現できる。例えば可変容量回路は少なくとも１つの可変容量素子により構成される。なお本実施形態における接続は電気的な接続である。電気的な接続は、電気信号が伝達可能に接続されていることであり、電気信号による情報の伝達が可能となる接続である。電気的な接続は受動素子等を介した接続であってもよい。

【0021】

制御回路６０はロジック回路であり、種々の制御処理を行う。例えば制御回路６０は、回路装置２０の全体の制御を行ったり、回路装置２０の動作シーケンスの制御を行う。また制御回路６０は、発振回路３０、波形整形回路４０、メモリー６８、温度補償回路７０、温度センサー７１、分周回路７８、出力回路８０又は電源回路９０等の制御を行ってもよい。制御回路６０は、例えばゲートアレイ等の自動配置配線によるＡＳＩＣ（Application Specific Integrated Circuit）の回路により実現できる。

【0022】

メモリー６８は回路装置２０で用いられる各種の情報を記憶する。メモリー６８は、例えば不揮発メモリーなどである。不揮発性メモリーはＦＡＭＯＳ（Floating gate Avalanche injection MOS）メモリー又はＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）メモリー等のＥＥＰＲＯＭであるが、これに限らず、ＯＴＰ（One Time Programmable）メモリー又はヒューズ型ＲＯＭ等であってもよい。或いはメモリー６８はＲＡＭ等の揮発性のメモリーにより実現してもよい。

【0023】

温度補償回路７０は、発振回路３０の発振周波数の温度補償を行う。温度補償は、温度変動による発振周波数の変動を抑制して補償する処理である。具体的には温度補償回路７０は、温度センサー７１からの温度検出信号に基づいて温度補償を行う。例えば温度補償回路７０は、温度センサー７１からの温度検出電圧に基づいて温度補償電圧を生成し、生成された温度補償電圧を、発振回路３０が有する可変容量回路に対して出力することで、温度補償を行う。この場合には発振回路３０の可変容量回路は、バラクター等の可変容量素子により実現される。例えば振動子１０の周波数温度特性を補償する温度補償電圧が多項式により近似される場合に、温度補償回路７０は、当該多項式の係数情報に基づいてアナログ方式の温度補償を行う。或いは温度補償回路７０がデジタル方式の温度補償を行うようにしてもよい。この場合には、可変容量回路は、例えばキャパシターアレイと、キャパシターアレイに接続されるスイッチアレイとにより実現でき、温度補償回路７０は、例えばロジック回路により実現できる。

【0024】

温度センサー７１は温度を検出するセンサーである。具体的には温度センサー７１は、環境の温度に応じて変化する温度依存電圧を、温度検出電圧として出力する。具体的には温度センサー７１は、例えばＰＮ接合の順方向電圧が有する温度依存性を用いることで、温度に依存して電圧が変化する温度検出電圧を出力する。なお温度センサー７１としてデジタル方式の温度センサー回路を用いる変形実施も可能である。この場合には温度検出データをＤ／Ａ変換して温度検出電圧を生成すればよい。また温度補償回路７０や温度センサー７１を設けない構成としてもよい。

【0025】

分周回路７８は、波形整形回路４０からのクロック信号ＣＫを、設定された分周比で分周したクロック信号ＣＫＤを出力する。分周比の設定情報は例えばメモリー６８やレジスターに記憶される。これにより出力回路８０は、分周回路７８により分周されたクロック信号ＣＫＤに対応する出力クロック信号ＣＫＱを出力できるようになる。或いは波形整形回路４０と出力回路８０との間に、クロック信号ＣＫの周波数を逓倍するＰＬＬ回路を設けてもよい。このようにすれば出力回路８０は、発振周波数を逓倍した周波数の出力クロック信号ＣＫＱを出力できるようになる。また本実施形態の回路装置２０は、このような分周回路７８やＰＬＬ回路を設けない構成であってもよい。

【0026】

出力回路８０は、発振信号ＯＳＣに基づき生成されたクロック信号ＣＫをバッファリングして出力する。例えば出力回路８０は、波形整形回路４０のクロック信号ＣＫに基づく出力クロック信号ＣＫＱを出力する。クロック信号ＣＫに基づく出力クロック信号ＣＫＱは、例えばクロック信号ＣＫを分周回路７８により分周したクロック信号ＣＫＤをバッファリングしたクロック信号や、クロック信号ＣＫの周波数をＰＬＬ回路により逓倍した信号をバッファリングしたクロック信号などである。図２では出力回路８０は、分周回路７８からのクロック信号ＣＫＤをバッファリングして、出力クロック信号ＣＫＱとしてパッドＰＣＫに出力している。例えば出力回路８０は、シングルエンドのＣＭＯＳの信号形式で出力クロック信号ＣＫＱを出力する。或いは出力回路８０は、ＬＶＤＳ（Low Voltage Differential Signaling）、ＰＥＣＬ（Positive Emitter Coupled Logic）、ＨＣＳＬ（High Speed Current Steering Logic）、又は差動のＣＭＯＳ（Complementary MOS）等の信号形式で、差動のクロック信号を出力する。

【0027】

電源回路９０は、パッドＰＶＤＤからの電源電圧ＶＤＤやパッドＰＧＮＤからグランド電圧ＧＮＤが供給されて、回路装置２０の内部回路用の種々の電源電圧を内部回路に供給する。例えば図２では電源回路９０は、電源電圧ＶＤＤに基づいて電源電圧ＶＤＤＬを生成して、発振回路３０、波形整形回路４０、分周回路７８の電源電圧として供給している。電源電圧ＶＤＤＬは、例えば外部からの電源電圧ＶＤＤをレギュレーターによりレギュレートした電圧であり、電源電圧ＶＤＤを降圧した電圧である。発振回路３０は、電源電圧ＶＤＤＬに基づいて振動子１０を駆動して発振信号ＯＳＣを生成する発振動作を行う。また波形整形回路４０は、電源電圧ＶＤＤＬに基づいて発振信号ＯＳＣを波形整形して、波形整形後のクロック信号ＣＫを出力する。なお電源回路９０は、制御回路６０、メモリー６８、温度補償回路７０又は温度センサー７１等に供給する電源電圧も生成することができる。また出力回路８０は例えば電源電圧ＶＤＤに基づき動作して出力クロック信号ＣＫＱを出力する。

【0028】

図３に回路装置２０、発振器４の他の構成例を示す。図３が図２と異なるのは、図３では電源回路９０が、発振回路３０に対して第１電源電圧ＶＤＤＬ１を供給し、波形整形回路４０に対して、第１電源電圧ＶＤＤＬ１とは異なる第２電源電圧ＶＤＤＬ２を供給している点である。なお図３では分周回路７８にも第２電源電圧ＶＤＤＬ２が供給されている。具体的には電源回路９０はレギュレーター９１、９２を含む。そしてレギュレーター９１が電源電圧ＶＤＤのレギュレートを行って、第１電源電圧ＶＤＤＬ１を生成し、レギュレーター９２が電源電圧ＶＤＤのレギュレートを行って、第２電源電圧ＶＤＤＬ２を生成する。

【0029】

このように図３では、発振回路３０は、第１電源電圧ＶＤＤＬ１が供給されて動作し、波形整形回路４０は、第１電源電圧ＶＤＤＬ１とは異なる第２電源電圧ＶＤＤＬ２が供給されて動作する。このようにすれば、発振回路３０に供給される第１電源電圧ＶＤＤＬ１と、波形整形回路４０に供給される第２電源電圧ＶＤＤＬ２とを個別に調整することが可能になる。これにより低ノイズモードと低消費電力モードを細かく調整できるようになる。

【0030】

例えば波形整形回路４０は、発振信号ＯＳＣの振幅よりも小さい第２電源電圧ＶＤＤＬ２が供給されて動作する。例えば発振信号ＯＳＣの振幅を検出する不図示の振幅検出回路を設け、電源回路９０が、発振振幅の検出結果に基づいて、発振信号ＯＳＣの振幅よりも小さくなるように第２電源電圧ＶＤＤＬ２を制御する。具体的には発振振幅の検出結果に基づいて、レギュレーター９２の抵抗分割回路での抵抗比を制御することで、第２電源電圧ＶＤＤＬ２を制御できる。発振信号ＯＳＣの振幅は例えば発振信号ＯＳＣのピーク・ツー・ピーク電圧である。発振信号ＯＳＣの振幅は、例えば発振信号ＯＳＣの包絡線を検波することなどにより検出できる。このように第２電源電圧ＶＤＤＬ２を発振信号ＯＳＣの振幅よりも小さくすることで、後述するようにクロック信号ＣＫの位相ノイズを低減でき、出力クロック信号ＣＫＱの位相ノイズを低減することが可能になる。

【0031】

そして図２、図３においても本実施形態では、第１モードにおける波形整形回路４０の駆動能力が、第２モードにおける波形整形回路４０の駆動能力よりも大きくなっている。例えば波形整形回路４０を構成するトランジスターのサイズが、低ノイズモードである第１モードでは第２モードに比べて大きなサイズに設定される。また図２において波形整形回路４０に供給される電源電圧ＶＤＤＬや図３において波形整形回路４０に供給される第２電源電圧ＶＤＤＬ２が、第１モードでは第２モードに比べて高い電圧に設定される。このようにすることで、波形整形回路４０が出力するクロック信号ＣＫの位相ノイズを低減でき、回路装置２０の出力クロック信号ＣＫＱの位相ノイズも低減できるようになり、低ノイズモードである第１モードを実現できるようになる。なお発振回路３０の駆動用のトランジスターに流れる電流を、第１モードでは第２モードに比べて大きくすることが望ましい。また図２において発振回路３０に供給される電源電圧ＶＤＤＬや図３において発振回路３０に供給される第１電源電圧ＶＤＤＬ１を、第１モードでは第２モードに比べて高くすることが望ましい。

【0032】

２．波形整形回路の駆動能力によるノイズ低減
図４に発振回路３０、波形整形回路４０の構成例を示す。なお発振回路３０、波形整形回路４０は図４の構成には限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加したり、一部の構成要素を他の構成要素に置き換えるなどの種々の変形実施が可能である。

【0033】

発振回路３０は、電流源３２と駆動回路３４を含む。また発振回路３０は可変容量回路ＣＡ１、ＣＡ２や、キャパシターＣＡ３や、抵抗ＲＡ１を含むことができる。

【0034】

電流源３２と駆動回路３４は、高電位側電源ノードであるＶＤＤＬの電源ノードと、低電位側電源ノードであるＧＮＤノードとの間に直列に設けられる。可変容量回路ＣＡ１は、振動子１０の一端が接続されるノードＮＡ１とＧＮＤノードの間に設けられる。可変容量回路ＣＡ２は、振動子１０の他端が接続されるノードＮＡ２とＧＮＤノードの間に設けられる。そして可変容量回路ＣＡ１、ＣＡ２の容量が調整されることで、発振周波数が調整され、発振周波数の温度補償処理などが実現される。

【0035】

駆動回路３４はバイポーラートランジスターＢＰを含む。バイポーラートランジスターＢＰのコレクターは、電流源３２の電流Ｉの供給ノードであるノードＮＡ２に接続され、エミッターはＧＮＤノードに接続される。そしてコレクターとベースの間には抵抗ＲＡ１が設けられている。またバイポーラートランジスターＢＰのベースのノードＮＡ３とノードＮＡ１との間には、キャパシターＣＡ３が設けられている。キャパシターＣＡ３は例えばＤＣカット用のキャパシターである。

【0036】

電流源３２は例えばカレントミラー回路により実現できる。カレントミラー回路は、不図示の基準電流生成回路からの基準電流をカレントミラーした電流Ｉを駆動回路３４に供給する。そして駆動回路３４は、電流源３２からの電流Ｉに基づいて振動子１０を駆動する。ここで電流源３２は例えば可変電流源であり、可変の電流Ｉを駆動回路３４に供給する。駆動回路３４のバイポーラートランジスターＢＰは、この可変の電流Ｉに基づいて振動子１０を駆動する。そして電流源３２は、低ノイズモードである第１モードでは第２モードに比べて大きな電流Ｉを駆動回路３４に供給する。これにより後述するように発振回路３０でのフロアノイズを低減でき、出力クロック信号ＣＫＱの位相ノイズを低減できるようになる。一方、電流源３２は、低消費電力モードである第２モードでは第１モードに比べて小さな電流Ｉを駆動回路３４に供給する。これにより発振回路３０での消費電力が低減され、回路装置２０の低消費電力化を実現できるようになる。

【0037】

波形整形回路４０は、高電位側電源ノードであるＶＤＤＬの電源ノードとＧＮＤノードとの間に直列に設けられるＰ型のトランジスターＴＢ１とＮ型のトランジスターＴＢ２を含む。例えばトランジスターＴＢ１のソースは電源ノードに接続され、トランジスターＴＢ２のソースはＧＮＤノードに接続される。またトランジスターＴＢ１、ＴＢ２のドレインが、クロック信号ＣＫが出力される接続ノードＮＢに接続される。なお前述の図３のように第２電源電圧ＶＤＤＬ２が波形整形回路４０に供給される場合は、電源ノードはＶＤＤＬ２のノードになる。以下の説明においても同様である。そしてトランジスターＴＢ１、ＴＢ２のゲートに発振信号ＯＳＣが入力され、トランジスターＴＢ１、ＴＢ２により構成される波形整形回路４０のバッファー回路により、正弦波の発振信号ＯＳＣが矩形波のクロック信号ＣＫに波形整形される。

【0038】

また図４では基準電圧生成回路３６が設けられる。この基準電圧生成回路３６はラダー抵抗回路３７を含み、ラダー抵抗回路３７は、電源ノードとＧＮＤノードの間に直列に設けられる複数の抵抗ＲＡ２、ＲＡ３を含む。この抵抗ＲＡ２、ＲＡ３による電圧分割により、ノードＮＣにバイアス電圧ＶＢＳが生成される。一例としては、バイアス電圧はＶＢＳ＝ＶＤＤＬ／２に設定される。また基準電圧生成回路３６は、電圧分割ノードであるノードＮＣに一端が接続される抵抗ＲＡ４を含む。この基準電圧生成回路３６により、波形整形回路４０に入力される発振信号ＯＳＣのバイアス電圧ＶＢＳを設定され、中心振幅電圧がバイアス電圧ＶＢＳに設定された発振信号ＯＳＣが波形整形回路４０に入力されるようになる。

【0039】

なお波形整形回路４０のトランジスターＴＢ１、ＴＢ２のゲートのノードと、発振信号ＯＳＣの入力ノードの間にＤＣカット用のキャパシターを設けてもよい。このようにすれば発振信号ＯＳＣのＡＣ成分が波形整形回路４０に入力されるようになる。この場合には、例えば波形整形回路４０の出力を入力に帰還する帰還抵抗などを設けて、波形整形回路４０の自己バイアスによるバイアス電圧を、ＤＣカット後の発振信号ＯＳＣの中心振幅電圧に設定すればよい。

【0040】

図４において発振回路３０でのフロアノイズＳＷＰＭは下式（１）のように表される。

【0041】

ＳＷＰＭ＝２ＦｋＴ／ＰＳ （１）

【0042】

Ｆは雑音係数、ｋはボルツマン定数、Ｔは温度である。ＰＳは発振回路３０の駆動回路３４（バイポーラートランジスターＢＰ）の入力パワーであり、発振信号ＯＳＣの振幅に相関する。例えば発振回路３０の駆動回路３４に供給される電流Ｉを、第１モードでは第２モードに比べて大きくすれば、上式（１）に示すように、入力パワーＰＳが大きくなることで、発振回路３０でのフロアノイズであるＳＷＰＭを低減できるようになる。これによりクロック信号ＣＫの位相ノイズを低減でき、出力クロック信号ＣＫＱの位相ノイズを低減できるようになる。

【0043】

例えば波形整形回路４０でのクロック信号ＣＫの位相ノイズは、発振回路３０でのフロアノイズ、電源電圧ＶＤＤＬのノイズ、波形整形回路４０のトランジスターＴＢ１、ＴＢ２が発生するノイズなどを原因として発生する。例えば図５は波形整形回路４０での波形整形時における電圧ノイズから位相ノイズへの変換を説明する図である。図５に示すように、波形整形回路４０の駆動能力が小さい場合には、Ａ１に示す電圧ノイズが、Ａ２に示すように大きな位相ノイズに変換されてしまう。一方、波形整形回路４０の駆動能力が大きい場合には、Ａ３に示す電圧ノイズから変換されるＡ４に示す位相ノイズは、駆動能力が小さい場合のＡ２に示す位相ノイズよりも小さくなる。なおＡ１、Ａ３の電圧ノイズは例えば電源ノイズやトランジスターＴＢ１、ＴＢ２のノイズに起因するノイズであり、波形整形回路４０でのフロアノイズは波形整形回路４０に入力される前に位相ノイズに変換されている。

【0044】

このように、第１モードにおいて波形整形回路４０の駆動能力を大きくすることで、電圧ノイズなどに起因する位相ノイズを低減でき、低ノイズモードである第１モードを実現できるようになる。

【0045】

例えば図６は、発振信号ＯＳＣの電圧レベルと波形整形回路４０のトランジスターＴＢ１、ＴＢ２のオン、オフの関係を説明する図である。発振信号ＯＳＣの電圧レベルが図６の（１）の電圧範囲である場合には、Ｐ型のトランジスターＴＢ１がオンになり、Ｎ型のトランジスターＴＢ２がオフになる。また発振信号ＯＳＣの電圧レベルが（２）の電圧範囲である場合には、Ｐ型のトランジスターＴＢ１及びＮ型のトランジスターＴＢ２の両方がオンになる。また発振信号ＯＳＣの電圧レベルが（３）の電圧範囲である場合には、Ｐ型のトランジスターＴＢ１がオフになり、Ｎ型のトランジスターＴＢ２がオンになる。そして図６の（２）のようにトランジスターＴＢ１、ＴＢ２の両方がオンになる期間では、電源ノードからＧＮＤノードに貫通電流が流れ、電源からのノイズが位相ノイズとして伝搬されてしまう。例えば電源回路９０の電流供給能力を超えるような貫通電流が流れると、電源回路９０のレギュレーターによる電源ノイズの低減の効果が失われ、電源ノイズが低減されずに位相ノイズとして伝搬されてしまう。

【0046】

この点、本実施形態では第１モードにおいて波形整形回路４０の駆動能力を大きくしている。このようにすれば、図６の（２）のようにトランジスターＴＢ１、ＴＢ２の両方がオンになる期間を時間的に短くすることが可能になる。このようにトランジスターＴＢ１、ＴＢ２の両方がオンになる期間が短くなることで、電源ノイズに起因する位相ノイズを低減でき、出力クロック信号ＣＫＱの低ノイズ化を実現できるようになる。

【0047】

図７は、図３に示すように発振回路３０に供給される第１電源電圧ＶＤＤＬ１と波形整形回路４０に供給される第２電源電圧ＶＤＤＬ２を異ならせる手法の説明図である。図７のＢ２ではＢ１に比べて、発振信号ＯＳＣの振幅ＡＰを大きくしている。例えば振幅ＡＰを、波形整形回路４０の第２電源電圧ＶＤＤＬ２よりも大きくする。即ち発振信号ＯＳＣのピーク・ツー・ピーク電圧を第２電源電圧ＶＤＤＬ２よりも大きくする。例えば発振回路３０に供給される第１電源電圧ＶＤＤＬ１を大きくすることなどにより、発振信号ＯＳＣの振幅ＡＰを大きくできる。そしてこのように振幅ＡＰを大きくすることで、Ｃ１に示す振幅ＡＰが小さい場合に比べて、Ｃ２に示すように波形整形回路４０のトランジスターＴＢ１、ＴＢ２の両方がオンになる期間を短くできる。クロック信号ＣＫがＬレベルからＨレベル又はＨレベルからＬレベルに遷移する遷移期間についても、振幅ＡＰが小さい場合のＣ３に比べて、振幅ＡＰを大きくすることでＣ４に示すように短くなる。Ｃ２、Ｃ４に示す期間が短くなることで、図５の場合と同様に、電源ノイズに起因する位相ノイズを低減でき、出力クロック信号ＣＫＱの低ノイズ化を実現できるようになる。

【0048】

以上のように本実施形態の回路装置２０又は発振器４は、位相ノイズが低い第１モードと、消費電力が小さい前記第２モードとが、切り替え可能になっている。そして回路装置２０は、発振信号ＯＳＣを生成する発振回路３０と、発振信号ＯＳＣを矩形波のクロック信号ＣＫに波形整形する波形整形回路４０と、クロック信号ＣＫに基づく出力クロック信号ＣＫＱを出力する出力回路８０を含む。そして本実施形態では、第１モードにおける波形整形回路４０の駆動能力は、第２モードにおける波形整形回路４０の駆動能力よりも大きくなっている。例えば第１モードでは第２モードに比べて、波形整形回路４０のトランジスターＴＢ１、ＴＢ２のサイズを大きなサイズに設定したり、波形整形回路４０に供給される電源電圧ＶＤＤＬ又は第２電源電圧ＶＤＤＬ２を大きくすることで、波形整形回路４０の駆動能力が大きくなる。このように第１モードにおいて波形整形回路４０の駆動能力を大きくすることで、図５等で説明したように電源ノイズやトランジスターのノイズ等に起因するクロック信号ＣＫの位相ノイズを低減でき、位相ノイズが低減された出力クロック信号ＣＫＱを出力できるようになる。

【0049】

また本実施形態では、第１モードにおいて波形整形回路４０に供給される電源電圧ＶＤＤＬが、第２モードにおいて波形整形回路４０に供給される電源電圧ＶＤＤＬよりも高くなっている。このように第１モードにおいて波形整形回路４０に供給される電源電圧ＶＤＤＬを高くすれば、第１モードにおける波形整形回路４０の駆動能力を大きくできる。これにより図６において波形整形回路４０のトランジスターＴＢ１、ＴＢ２の両方がオンになる期間を短くすることなどが可能になり、電源ノイズやトランジスターのノイズに起因するクロック信号ＣＫの位相ノイズを低減でき、低ノイズモードである第１モードを実現できるようになる。なお図３のように発振回路３０と波形整形回路４０とで電源電圧を異ならせる場合には、第１モードにおいて波形整形回路４０に供給される第２電源電圧ＶＤＤＬ２を、第２モードに比べて高くすればよい。

【0050】

また本実施形態では、第１モードにおいて発振回路３０に供給される電源電圧ＶＤＤＬを、第２モードにおいて発振回路３０に供給される電源電圧ＶＤＤＬよりも高くする。このように第１モードでの発振回路３０の電源電圧ＶＤＤＬを高くすれば、発振信号ＯＳＣの振幅を大きくすることができ、低ノイズ化の実現が可能になる。例えば発振信号ＯＳＣの振幅が大きくなることで、図７で説明したように波形整形回路４０のトランジスターＴＢ１、ＴＢ２の両方がオンになる期間を短くでき、電源ノイズ等に起因する位相ノイズを低減できる。また発振信号ＯＳＣの振幅が大きくなることで、フロアノイズの影響を低減でき、低ノイズモードである第１モードを実現できるようになる。

【0051】

また本実施形態では図４に示すように、発振回路３０は、電流源３２と、電流源３２からの電流Ｉが供給されて振動子１０を駆動する駆動回路３４を含む。そして第１モードにおいて電流源３２から駆動回路３４に供給される電流Ｉが、第２モードにおいて電流源３２から駆動回路３４に供給される電流Ｉよりも大きくなっている。例えば電流源３２は、基準電流をカレントミラーした電流Ｉを供給するカレントミラー回路などにより構成できる。そして第１モードにおいては第２モードに比べて基準電流を大きくしたり、カレントミラー比を大きくすることなどで、電流源３２から供給される電流Ｉを大きくする。このように第１モードにおいて電流源３２から駆動回路３４に供給される電流を大きくすることで、前述の式（１）で説明したように、駆動回路３４への入力パワーＰＳを大きくでき、発振回路３０でのフロアノイズを低減できる。そして発振回路３０のフロアノイズが低減されることで、発振信号ＯＳＣのノイズが低減され、発振信号ＯＳＣに基づき生成されるクロック信号ＣＫや出力クロック信号ＣＫＱの位相ノイズを低減でき、低ノイズモードである第１モードを実現できるようになる。

【0052】

また本実施形態では図３に示すように、発振回路３０は、第１電源電圧ＶＤＤＬ１が供給されて動作し、波形整形回路４０は、第１電源電圧ＶＤＤＬ１とは異なる第２電源電圧ＶＤＤＬ２が供給されて動作する。例えば第１電源電圧ＶＤＤＬ１と第２電源電圧ＶＤＤＬ２とが別個にその電圧を調整できるようになっている。例えば図３のレギュレーター９１、９２は、第１入力端子に基準電圧が入力され、駆動トランジスターのゲートを制御する演算増幅器と、駆動トランジスターのドレインのノードとＧＮＤノードとの間に設けられる抵抗分割回路を含む。そして抵抗分割回路による駆動トランジスターの出力電圧の分割電圧が、演算増幅器の第２入力端子に帰還される。そしてこの抵抗分割電圧の抵抗比を調整することで、レギュレーター９１が出力する第１電源電圧ＶＤＤＬ１や、レギュレーター９２が出力する第２電源電圧ＶＤＤＬ２の電圧を調整できる。このように発振回路３０に供給される第１電源電圧ＶＤＤＬ１と波形整形回路４０に供給される第２電源電圧ＶＤＤＬ２を別個に調整できることで、低ノイズモードである第１モードと低消費電力モードである第２モードを細かく調整することが可能になる。例えば第１モードでは発振回路３０の第１電源電圧ＶＤＤＬ１と波形整形回路４０の第２電源電圧ＶＤＤＬ２を大きくするが、第１電源電圧ＶＤＤＬ１、第２電源電圧ＶＤＤＬ２の各電圧を、より低ノイズになるように別個に調整することが可能になる。また第２モードでは発振回路３０の第１電源電圧ＶＤＤＬ１と波形整形回路４０の第２電源電圧ＶＤＤＬ２を小さくするが、第１電源電圧ＶＤＤＬ１、第２電源電圧ＶＤＤＬ２の各電圧を、より低消費電力になるように別個に調整することが可能になる。

【0053】

また本実施形態では波形整形回路４０は、発振信号ＯＳＣの振幅よりも小さい第２電源電圧ＶＤＤＬ２が供給されて動作する。即ち図７で説明したように発振信号ＯＳＣの振幅ＡＰよりも第２電源電圧ＶＤＤＬ２が小さくなるように第２電源電圧ＶＤＤＬ２を調整する。この調整はレギュレーター９２の抵抗分割回路の抵抗比等の調整により実現できる。このようにすれば波形整形回路４０の第２電源電圧ＶＤＤＬ２よりも大きな振幅の発振信号ＯＳＣが波形整形回路４０に入力されるようになり、波形整形回路４０のトランジスターＴＢ１、ＴＢ２の両方がオンになる期間を短くできるようになる。これにより電源ノイズ等に起因するクロック信号ＣＫの位相ノイズを低減でき、低ノイズモードである第１モードを実現できるようになる。

【0054】

３．波形整形回路、発振回路
図８に波形整形回路４０や発振回路３０の詳細な構成例を示す。図８に示すように発振回路３０の電流源３２は、トランジスターＴＡ１、ＴＡ２により構成されるカレントミラー回路を含む。Ｐ型のトランジスターＴＡ１、ＴＡ２のソースは電源ノードに接続され、ゲートはノードＮＡ４に共通接続される。そしてこのカレントミラー回路により基準電流ＩＲをカレントミラーした電流Ｉが、電流源３２から駆動回路３４に供給される。例えばノードＮＡ４とＧＮＤノードの間に、複数のスイッチＳＣ１～ＳＣｍと、複数のトランジスターＴＣ１～ＴＣｍが設けられており、これらのスイッチとトランジスターにより基準電流ＩＲが生成される。ここでｍは２以上の整数である。そしてスイッチＳＣ１～ＳＣｍの各スイッチと、トランジスターＴＣ１～ＴＣｍの各トランジスターとが、ノードＮＡ４とＧＮＤノードの間に直列に設けられている。スイッチＳＣ１～ＳＣｍは、例えば制御回路６０からの制御信号によりオン又はオフされるトランジスターにより実現できる。トランジスターＴＣ１～ＴＣｍは例えばＮ型のディプレッション型のトランジスターにより実現され、そのゲートとソースが接続されている。そして第１モードにおいては、第２モードに比べて、オンになるスイッチＳＣ１～ＳＣｍの数が多くなっている。このようにすることで、第１モードでは第２モードに比べて基準電流ＩＲが大きくなり、電流源３２が駆動回路３４に供給する電流Ｉも大きくなる。これにより低ノイズモードである第１モードを実現できる。一方、第２モードにおいては、第２モードに比べて、オンになるスイッチＳＣ１～ＳＣｍの数が少なくなっており、これにより低消費電力モードである第２モードを実現できる。

【0055】

可変容量回路ＣＡ１、ＣＡ２の各々は、可変容量素子ＣＤ１、キャパシターＣＤ２、ＣＤ３、抵抗ＲＤを含む。キャパシターＣＤ２は、一端がノードＮＡ１又はノードＮＡ２に接続され、他端がノードＮＤ１に接続される。ノードＮＤ１には、抵抗ＲＤを介して図２、図３の温度補償回路７０からの温度補償電圧ＶＣＰが供給される。可変容量素子ＣＤ１は、一端がノードＮＤ１に接続され、他端がノードＮＤ２に接続される。ノードＮＤ２には、基準電圧生成回路３６からの基準電圧ＶＲＦが供給される。キャパシターＣＤ３はノードＮＤ２とＧＮＤノードの間に設けられる。そして可変容量回路ＣＡ１、ＣＡ２の可変容量素子ＣＤ１の容量が、温度補償電圧ＶＣＰにより調整されることで、温度補償処理が実現される。

【0056】

波形整形回路４０はバッファー回路４４を含む。バッファー回路４４は、入力された発振信号ＯＳＣの波形整形を行って、クロック信号ＣＫを出力する。バッファー回路４４は、複数のＰ型のトランジスターＴＰ１～ＴＰｍと、複数のＰ側のスイッチＳＰ１～ＳＰｍを含む。複数のＰ型のトランジスターＴＰ１～ＴＰｍの各Ｐ型のトランジスターと、複数のＰ側のスイッチＳＰ１～ＳＰｍの各Ｐ側のスイッチは、電源ノードと接続ノードＮＢとの間に直列接続されている。またバッファー回路４４は、複数のＮ型のトランジスターＴＮ１～ＴＮｍと、複数のＮ側のスイッチＳＮ１～ＳＮｍを含む。複数のＮ型のトランジスターＴＮ１～ＴＮｍの各Ｎ型のトランジスターと、複数のＮ側のスイッチＳＮ１～ＳＮｍの各Ｎ側のスイッチは、接続ノードＮＢとＧＮＤノードの間に直列接続されている。この複数のＰ型のトランジスターＴＰ１～ＴＰｍは、図４のＰ型のトランジスターＴＢ１に対応し、複数のＮ型のトランジスターＴＮ１～ＴＮｍは、Ｎ型のトランジスターＴＢ２に対応する。即ち波形整形回路４０のトランジスターＴＢ１、ＴＢ２の各々は、複数のユニットトランジスターに分割されている。

【0057】

そして本実施形態では、第１モードにおいてオンになるＰ側のスイッチＳＰ１～ＳＰｍ及びＮ側のスイッチＳＮ１～ＳＮｍの数が、第２モードにおいてオンになるＰ側のスイッチＳＰ１～ＳＰｍ及びＮ側のスイッチＳＮ１～ＳＮｍの数よりも多くなっている。例えばスイッチＳＰ１～ＳＰｍ、ＳＮ１～ＳＮｍは、制御回路６０からの制御信号によりオン、オフされ、第１モードでは第２モードに比べてオンになるスイッチの数が多くなるように制御される。このようにすれば、電源ノードと接続ノードＮＢの間に並列接続されるＰ型のトランジスターの数と、接続ノードＮＢとＧＮＤノードとの間に並列接続されるＮ型のトランジスターの数とが、第１モードでは第２モードに比べて多くなるように制御される。即ち図４のトランジスターＴＢ１、ＴＢ２のオン抵抗を第１モードにおいて小さくできる。これにより第１モードでの波形整形回路４０の駆動能力を第２モードに比べて大きくすることが可能になり、電源ノイズ等に起因する位相ノイズを低減できるようになる。

【0058】

図９に波形整形回路４０の他の構成例を示す。図９の波形整形回路４０は、第１バッファー回路４１と、第１バッファー回路４１の後段に設けられた第２バッファー回路４２を含む。例えば第１バッファー回路４１に発振信号ＯＳＣが入力され、第１バッファー回路４１による波形整形後の信号ＣＫＡが第２バッファー回路４２に入力される。そして第２バッファー回路４２による波形整形後の信号がクロック信号ＣＫとして出力される。このように図９では複数のバッファー回路により波形整形を行っている。なお波形整形回路４０におけるバッファー回路の段数は３段以上であってもよい。

【0059】

そして図９では、第１バッファー回路４１及び第２バッファー回路４２の各バッファー回路は、複数のＰ型のトランジスターＴＰ１～ＴＰｍと、複数のＰ側のスイッチＳＰ１～ＳＰｍを含む。複数のＰ型のトランジスターＴＰ１～ＴＰｍの各Ｐ型のトランジスターと、複数のＰ側のスイッチＳＰ１～ＳＰｍの各Ｐ側のスイッチは、電源ノードと接続ノードＮＢ１又はＮＢ２との間に直列接続されている。また各バッファー回路は、複数のＮ型のトランジスターＴＮ１～ＴＮｍと、複数のＮ側のスイッチＳＮ１～ＳＮｍを含む。複数のＮ型のトランジスターＴＮ１～ＴＮｍの各Ｎ型のトランジスターと、複数のＮ側のスイッチＳＮ１～ＳＮｍの各Ｎ側のスイッチは、接続ノードＮＢ１又はＮＢ２とＧＮＤノードの間に直列接続されている。

【0060】

そして第１バッファー回路４１及び第２バッファー回路４２の各バッファー回路において、第１モードにおいてオンになるＰ側のスイッチＳＰ１～ＳＰｍ及びＮ側のスイッチＳＮ１～ＳＮｍの数が、第２モードにおいてオンになるＰ側のスイッチＳＰ１～ＳＰｍ及びＮ側のスイッチＳＮ１～ＳＮｍの数よりも多くなっている。このようにすれば、各バッファー回路において、電源ノードと接続ノードＮＢ１又はＮＢ２の間に並列接続されるＰ型のトランジスターの数と、接続ノードＮＢ１又はＮＢ２とＧＮＤノードとの間に並列接続されるＮ型のトランジスターの数とが、第１モードでは第２モードに比べて多くなるように制御される。これにより第１モードでの波形整形回路４０の各バッファー回路の駆動能力を第２モードに比べて大きくすることが可能になり、電源ノイズ等に起因する位相ノイズを低減できるようになる。また図９に示すように、第１バッファー回路４１、第２バッファー回路４２というように複数のバッファー回路を設けて、複数のバッファー回路の各バッファー回路の駆動能力を調整できるようにすることで、低ノイズ化と低消費電力化のバランスを調整することが可能になる。この場合に複数のバッファー回路の駆動能力を、個別に切り替えるようにしてもよいし、連動して切り替えるようにしてもよい。即ち第１バッファー回路４１、第２バッファー回路４２のスイッチＳＰ１～ＳＰｍ、スイッチＳＮ１～ＳＮｍのオン、オフの制御信号として、個別の制御信号を用いてもよいし、共通の制御信号を用いてもよい。

【0061】

４．出力回路の駆動能力の調整
以上のように本実施形態では波形整形回路４０の駆動能力の調整により第１モードと第２モードを実現している。この場合にこの波形整形回路４０の駆動能力の調整に加えて、出力回路８０の駆動能力を調整するようにしてもよい。図１０にこのような駆動能力の調整が可能な出力回路８０の構成例を示す。図１０において、低ノイズモードである第１モードにおける出力回路８０の駆動能力は、第２モードにおける出力回路８０の駆動能力よりも大きくなっている。

【0062】

具体的には図１０の出力回路８０は、トランジスターＴＥ１と、トランジスターＴＰＥ１～ＴＰＥｍと、トランジスターＴＮＥ１～ＴＮＥｍと、トランジスターＴＥ２を含む。ＴＥ１とＴＰＥ１～ＴＰＥｍは、例えばＰ型のトランジスターであり、ＴＮＥ１～ＴＮＥｍとＴＥ２は、例えばＮ型のトランジスターである。また出力回路８０は、Ｐ側の抵抗ＲＰ１～ＲＰｍと、Ｎ側の抵抗ＲＮ１～ＲＮｍを含む。これらの抵抗ＲＰ１～ＲＰｍ、ＲＮ１～ＲＮｍは、例えば出力回路８０の静電気保護用の抵抗を兼ねることができる。

【0063】

トランジスターＴＥ１は、電源ノードにソースが接続され、クロック信号ＣＫ又はクロック信号ＣＫＤに基づくＰ側の信号ＰＩＮがゲートに入力される。トランジスターＴＰＥ１～ＴＰＥｍと抵抗ＲＰ１～ＲＰｍは、トランジスターＴＥ１のドレインのノードＮＥ１と、出力回路８０の出力のノードＮＥ２の間に設けられる。そしてＴＰＥ１～ＴＰＥｍの各トランジスターと、ＲＰ１～ＲＰｍの各抵抗は、ノードＮＥ１とノードＮＥ２の間に直列に設けられる。またトランジスターＴＰＥ１～ＴＰＥｍのゲートに、制御回路６０からの制御信号が入力されて、そのオン、オフが制御される。

【0064】

トランジスターＴＥ２は、ＧＮＤノードにソースが接続され、クロック信号ＣＫ又はクロック信号ＣＫＤに基づくＮ側の信号ＮＩＮがゲートに入力される。抵抗ＲＮ１～ＲＮｍとトランジスターＴＮＥ１～ＴＮＥｍは、ノードＮＥ２とトランジスターＴＥ２のドレインのノードＮＥ３との間に設けられる。そしてＲＮ１～ＲＮｍの各抵抗と、ＴＮＥ１～ＴＮＥｍの各トランジスターとは、ノードＮＥ２とノードＮＥ３の間に直列に設けられる。またトランジスターＴＮＥ１～ＴＮＥｍのゲートに、制御回路６０からの制御信号が入力されて、そのオン、オフが制御される。

【0065】

そして本実施形態では、第１モードにおいてオンになるトランジスターＴＰＥ１～ＴＰＥｍ、トランジスターＴＮＥ１～ＴＮＥｍの数が、第２モードにおいてオンになるトランジスターＴＰＥ１～ＴＰＥｍ、トランジスターＴＮＥ１～ＴＮＥｍの数よりも多くなっている。このように、第１モードにおいて、オンになるトランジスターの数が多くなることで、抵抗ＲＰ１～ＲＰｍ、ＲＮ１～ＲＮｍのうちのより多くの数の抵抗が並列接続されるようになり、ノードＮＥ１とノードＮＥ２の間の抵抗値や、ノードＮＥ２とノードＮＥ３の間の抵抗値を下げることが可能になる。これにより第１モードでは第２モードに比べて、出力回路８０の駆動能力が大きくなり、外部の負荷を駆動するときの出力クロック信号ＣＫＱの波形の傾きが急になり、より垂直に近づくようになる。これにより、図５の場合と同様の理由で、電源ノイズ等に起因する出力クロック信号ＣＫＱの位相ノイズを低減でき、低ノイズモードである第１モードを実現できるようになる。一方、第２モードでは、オンになるトランジスターの数が少なくなることで、出力回路８０の駆動能力が小さくなり、出力クロック信号ＣＫＱの波形の傾きが小さくなり、緩やかになる。このように波形整形回路４０の駆動能力に加えて、出力回路８０の駆動能力も調整することで、低ノイズ化と低消費電力化の更なる調整が可能になる。

【0066】

なお図１０では出力回路８０の出力段のトランジスターのサイズを変更することで駆動能力を調整しているが、出力回路８０に供給される電源電圧を変化させることで、駆動能力を調整してもよい。また図１０では、信号ＰＩＮが入力されるトランジスターＴＥ１として、Ｐ型のトランジスターを用いているが、Ｎ型のトランジスターを用いるようにしてもよい。例えば出力クロック信号ＣＫＱを差動クロック信号として出力する場合には、トランジスターＴＥ１としてＮ型のトランジスターを用いて、オープンドレインの出力を行えばよい。

【0067】

以上に説明したように、本実施形態の回路装置は、第２モードに比べて出力クロック信号の位相ノイズが低い第１モードと、第１モードに比べて消費電力が小さい第２モードと、を切り替え可能な回路装置である。回路装置は、発振信号を生成する発振回路と、発振信号を矩形波のクロック信号に波形整形する波形整形回路と、クロック信号に基づく出力クロック信号を出力する出力回路を含む。そして第１モードにおける波形整形回路の駆動能力は、第２モードにおける波形整形回路の駆動能力よりも大きい。

【0068】

本実施形態では、回路装置は、位相ノイズが低い第１モードと消費電力が低い第２モードの切替が可能になっている。また本実施形態では、発振信号が生成され、発振信号を波形整形回路により波形整形することで生成されたクロック信号に基づく出力クロック信号が出力される。そして第１モードにおける波形整形回路の駆動能力が第２モードに比べて大きくなっている。このようにすれば、波形整形回路が出力するクロック信号の位相ノイズを低減でき、回路装置の出力クロック信号の位相ノイズも低減できるようになり、低ノイズモードである第１モードを実現できるようになる。

【0069】

また本実施形態では、波形整形回路はバッファー回路を含んでもよい。またバッファー回路は、各Ｐ型トランジスターと各Ｐ側スイッチとが、電源ノードと接続ノードとの間に直列接続された複数のＰ型トランジスター及び複数のＰ側スイッチと、各Ｎ型トランジスターと各Ｎ側スイッチとが、接続ノードとＧＮＤノードの間に直列接続された複数のＮ型トランジスター及び複数のＮ側スイッチを含んでもよい。そして第１モードにおいてオンになるＰ側スイッチ及びＮ側スイッチの数が、第２モードにおいてオンになるＰ側スイッチ及びＮ側スイッチの数よりも多くてもよい。

【0070】

このようにすれば、電源ノードと接続ノードの間に並列接続されるＰ型トランジスターの数と、接続ノードとＧＮＤノードとの間に並列接続されるＮ型トランジスターの数とが、第１モードでは第２モードに比べて多くなる。これにより、第１モードでの波形整形回路の駆動能力を第２モードに比べて大きくすることが可能になる。

【0071】

また本実施形態では、波形整形回路は、第１バッファー回路と、第１バッファー回路の後段に設けられた第２バッファー回路を含んでもよい。また第１バッファー回路及び第２バッファー回路の各バッファー回路は、各Ｐ型トランジスターと各Ｐ側スイッチとが、電源ノードと接続ノードとの間に直列接続された複数のＰ型トランジスター及び複数のＰ側スイッチと、各Ｎ型トランジスターと各Ｎ側スイッチとが、接続ノードとＧＮＤノードの間に直列接続された複数のＮ型トランジスター及び複数のＮ側スイッチを含んでもよい。そして第１モードにおいてオンになるＰ側スイッチ及びＮ側スイッチの数が、第２モードにおいてオンになるＰ側スイッチ及びＮ側スイッチの数よりも多くてもよい。

【0072】

このようにすれば、各バッファー回路において、電源ノードと接続ノードの間に並列接続されるＰ型トランジスターの数と、接続ノードとＧＮＤノードとの間に並列接続されるＮ型トランジスターの数とが、第１モードでは第２モードに比べて多くなる。これにより、第１モードでの波形整形回路の駆動能力を第２モードに比べて大きくすることが可能になる。

【0073】

また本実施形態では、第１モードにおいて波形整形回路に供給される電源電圧が、第２モードにおいて波形整形回路に供給される電源電圧よりも高くてもよい。

【0074】

このように第１モードにおいて波形整形回路に供給される電源電圧を高くすれば、第１モードにおける波形整形回路の駆動能力を大きくでき、位相ノイズの低減等が可能になる。

【0075】

また本実施形態では、第１モードにおいて発振回路に供給される電源電圧が、第２モードにおいて発振回路に供給される電源電圧よりも高くてもよい。

【0076】

このように第１モードでの発振回路の電源電圧を高くすれば、発振信号の振幅を大きくすることができ、低ノイズ化の実現が可能になる。

【0077】

また本実施形態では、発振回路は、電流源と、電流源からの電流が供給されて振動子を駆動する駆動回路を含んでもよい。そして第１モードにおいて電流源から駆動回路に供給される電流が、第２モードにおいて電流源から駆動回路に供給される電流よりも大きくてもよい。

【0078】

このように第１モードにおいて電流源から駆動回路に供給される電流を大きくすることで、発振回路でのフロアノイズを低減でき、発振信号のノイズを低減できるようになる。

【0079】

また本実施形態では、発振回路は、第１電源電圧が供給されて動作し、波形整形回路は、第１電源電圧とは異なる第２電源電圧が供給されて動作してもよい。

【0080】

このようにすれば、発振回路に供給される第１電源電圧と波形整形回路に供給される第２電源電圧を別個に調整できるようになり、低ノイズモードである第１モードと低消費電力モードである第２モードを細かく調整することが可能になる。

【0081】

また本実施形態では、波形整形回路は、発振信号の振幅よりも小さい第２電源電圧が供給されて動作してもよい。

【0082】

このようにすれば波形整形回路の第２電源電圧よりも大きな振幅の発振信号が波形整形回路に入力されるようになり、電源ノイズ等に起因するクロック信号の位相ノイズを低減できるようになる。

【0083】

また本実施形態では、第１モードにおける出力回路の駆動能力は、第２モードにおける出力回路の駆動能力よりも大きくてもよい。

【0084】

このように波形整形回路の駆動能力に加えて、出力回路の駆動能力も調整することで、低ノイズ化と低消費電力化の更なる調整が可能になる。

【0085】

また本実施形態の発振器は、第２モードに比べて出力クロック信号の位相ノイズが低い第１モードと、第１モードに比べて消費電力が小さい第２モードと、を切り替え可能な発振器であり、振動子と、回路装置を含む。また回路装置は、振動子を発振させて発振信号を生成する発振回路と、発振信号を矩形波のクロック信号に波形整形する波形整形回路と、クロック信号に基づく出力クロック信号を出力する出力回路を含む。そして第１モードにおける波形整形回路の駆動能力は、第２モードにおける波形整形回路の駆動能力よりも大きい。

【0086】

このようにすれば、波形整形回路が出力するクロック信号の位相ノイズを低減でき、回路装置の出力クロック信号の位相ノイズも低減できるようになり、低ノイズモードである第１モードを実現できるようになる。

【0087】

なお、上記のように本実施形態について詳細に説明したが、本開示の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本開示の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本開示の範囲に含まれる。また回路装置、発振器の構成・動作等も本実施形態で説明したものに限定されず、種々の変形実施が可能である。

【符号の説明】

【0088】

４…発振器、１０…振動子、２０…回路装置、３０…発振回路、３２…電流源、３４…駆動回路、３６…基準電圧生成回路、３７…ラダー抵抗回路、４０…波形整形回路、４１…第１バッファー回路、４２…第２バッファー回路、４４…バッファー回路、６０…制御回路、６８…メモリー、７０…温度補償回路、７１…温度センサー、７８…分周回路、８０…出力回路、９０…電源回路、９１…レギュレーター、９２…レギュレーター、ＢＰ…バイポーラートランジスター、ＣＡ１、ＣＡ２…可変容量回路、ＣＡ３…キャパシター、ＣＤ１…可変容量素子、ＣＤ２、ＣＤ３…キャパシター、ＣＫ…クロック信号、ＣＫＱ…出力クロック信号、Ｉ…電流、ＩＲ…基準電流、ＯＳＣ…発振信号、ＶＢＳ…バイアス電圧、ＶＤＤＬ…電源電圧、ＶＤＤＬ１…第１電源電圧、ＶＤＤＬ２…第２電源電圧、ＶＲＦ…基準電圧

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】