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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024136643
(43)【公開日】2024-10-04
(54)【発明の名称】半導体装置
(51)【国際特許分類】
G11C 16/34 20060101AFI20240927BHJP
H01L 27/00 20060101ALI20240927BHJP
H10B 43/20 20230101ALI20240927BHJP
H10B 43/27 20230101ALI20240927BHJP
H01L 21/336 20060101ALI20240927BHJP
G11C 16/24 20060101ALI20240927BHJP
G11C 16/04 20060101ALI20240927BHJP
【ＦＩ】
G11C16/34 140
H01L27/00 301C
H01L27/00 301B
H01L27/00 301A
H10B43/20
H10B43/27
H01L29/78 371
G11C16/24 130
G11C16/04 170
【審査請求】未請求
【請求項の数】11
【出願形態】ＯＬ
(21)【出願番号】P 2023047814
(22)【出願日】2023-03-24
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100140486
【弁理士】
【氏名又は名称】鎌田 徹
(74)【代理人】
【識別番号】100079108
【弁理士】
【氏名又は名称】稲葉 良幸
(74)【代理人】
【識別番号】100121843
【弁理士】
【氏名又は名称】村井 賢郎
(72)【発明者】
【氏名】日岡 健
【テーマコード（参考）】
5B225
5F083
5F101
【Ｆターム（参考）】
5B225BA19
5B225CA21
5B225DB08
5B225EA05
5B225EE18
5B225EE19
5B225FA02
5F083EP17
5F083EP18
5F083EP22
5F083EP32
5F083EP33
5F083EP34
5F083EP42
5F083EP44
5F083EP76
5F083ER02
5F083ER03
5F083ER22
5F083GA10
5F083KA01
5F083KA03
5F083KA05
5F083KA11
5F083LA03
5F083LA05
5F101BA41
5F101BA46
5F101BB02
5F101BB08
5F101BC01
5F101BC02
5F101BC11
5F101BD16
5F101BD30
5F101BD34
5F101BE01
5F101BE02
(57)【要約】
【課題】スキャン動作を精度良く実行することが可能となる半導体装置を提供する。
【解決手段】第１ラッチ回路からデータを出力することによりこのデータに基づいてバス信号線をＨｉまたはＬｏｗにした状態で第３トランジスタをオンすることにより、第１ラッチ回路から出力されたデータに基づいてセンスノードをＨｉまたはＬｏｗの状態にする第１ステップと、第１ステップによりセンスノードをＨｉまたはＬｏｗにした状態において、第３トランジスタをオフし、かつ、第５トランジスタをオンすることによりバス信号線をチャージすることに基づいて第４トランジスタをオンするときに、第１ノードを含む信号線をチャージする第２ステップを実行可能に構成される。
【選択図】図１９
【解決手段】第１ラッチ回路からデータを出力することによりこのデータに基づいてバス信号線をＨｉまたはＬｏｗにした状態で第３トランジスタをオンすることにより、第１ラッチ回路から出力されたデータに基づいてセンスノードをＨｉまたはＬｏｗの状態にする第１ステップと、第１ステップによりセンスノードをＨｉまたはＬｏｗにした状態において、第３トランジスタをオフし、かつ、第５トランジスタをオンすることによりバス信号線をチャージすることに基づいて第４トランジスタをオンするときに、第１ノードを含む信号線をチャージする第２ステップを実行可能に構成される。
【選択図】図１９
【特許請求の範囲】
【請求項1】
第１トランジスタと、
前記第１トランジスタの一端と接続する他端を備える第２トランジスタと、
第３トランジスタと、
前記第３トランジスタの一端と接続する他端を備える第４トランジスタと、
前記第４トランジスタの一端と接続する第１ノードと、
前記第２トランジスタのゲートと、前記第３トランジスタの他端と、に接続するセンスノードと、
前記第１トランジスタの他端と、前記第４トランジスタのゲートと、に接続するバス信号線と、
前記バス信号線をチャージするための第５トランジスタと、
前記バス信号線にデータを出力可能に構成された第１ラッチ回路と
を備え、
前記第１ラッチ回路からデータを出力することによりこのデータに基づいて前記バス信号線をＨｉまたはＬｏｗにした状態で前記第３トランジスタをオンすることにより、前記第１ラッチ回路から出力されたデータに基づいて前記センスノードをＨｉまたはＬｏｗの状態にする第１ステップと、
前記第１ステップにより前記センスノードをＨｉまたはＬｏｗにした状態において、前記第３トランジスタをオフし、かつ、前記第５トランジスタをオンすることにより前記バス信号線をチャージすることに基づいて前記第４トランジスタをオンするときに、前記第１ノードを含む信号線をチャージする第２ステップと
を実行可能に構成された半導体回路を備える半導体装置。
前記第１トランジスタの一端と接続する他端を備える第２トランジスタと、
第３トランジスタと、
前記第３トランジスタの一端と接続する他端を備える第４トランジスタと、
前記第４トランジスタの一端と接続する第１ノードと、
前記第２トランジスタのゲートと、前記第３トランジスタの他端と、に接続するセンスノードと、
前記第１トランジスタの他端と、前記第４トランジスタのゲートと、に接続するバス信号線と、
前記バス信号線をチャージするための第５トランジスタと、
前記バス信号線にデータを出力可能に構成された第１ラッチ回路と
を備え、
前記第１ラッチ回路からデータを出力することによりこのデータに基づいて前記バス信号線をＨｉまたはＬｏｗにした状態で前記第３トランジスタをオンすることにより、前記第１ラッチ回路から出力されたデータに基づいて前記センスノードをＨｉまたはＬｏｗの状態にする第１ステップと、
前記第１ステップにより前記センスノードをＨｉまたはＬｏｗにした状態において、前記第３トランジスタをオフし、かつ、前記第５トランジスタをオンすることにより前記バス信号線をチャージすることに基づいて前記第４トランジスタをオンするときに、前記第１ノードを含む信号線をチャージする第２ステップと
を実行可能に構成された半導体回路を備える半導体装置。
【請求項2】
前記バス信号線にデータを出力可能に構成された第２ラッチ回路をさらに備え、
前記第２ステップにより前記第１ノードを含む信号線をチャージした状態で前記第２ラッチ回路からデータを出力することによりこのデータに基づいて前記バス信号線をＨｉまたはＬｏｗにした後に、前記第１ノードを含む信号線をディスチャージする第３ステップをさらに実行可能に構成された前記半導体回路を備える請求項１に記載の半導体装置。
前記第２ステップにより前記第１ノードを含む信号線をチャージした状態で前記第２ラッチ回路からデータを出力することによりこのデータに基づいて前記バス信号線をＨｉまたはＬｏｗにした後に、前記第１ノードを含む信号線をディスチャージする第３ステップをさらに実行可能に構成された前記半導体回路を備える請求項１に記載の半導体装置。
【請求項3】
前記第３ステップにおいて前記第２ラッチ回路から出力されたデータに基づいて前記バス信号線をＨｉまたはＬｏｗにした状態で前記第３トランジスタをオンすることにより、前記第１ラッチ回路から出力されたデータ及び前記第２ラッチ回路から出力されたデータに基づいて前記センスノードをＨｉまたはＬｏｗの状態にする第４ステップをさらに実行可能に構成された前記半導体回路を備える請求項２に記載の半導体装置。
【請求項4】
前記センスノードを含む信号線をチャージするプレチャージステップと、
前記プレチャージステップにより前記センスノードがチャージされた状態で前記第１ステップを実行可能に構成される
請求項２に記載の半導体装置。
前記プレチャージステップにより前記センスノードがチャージされた状態で前記第１ステップを実行可能に構成される
請求項２に記載の半導体装置。
【請求項5】
前記プレチャージステップにより前記センスノードは第１電位を有し、
前記第１ステップによりＨｉの状態を維持する前記センスノードは前記第１電位より低く、前記第１ステップによりＬｏｗの状態を維持する前記センスノードの電位より高い、第２電位を有する
請求項４に記載の半導体装置。
前記第１ステップによりＨｉの状態を維持する前記センスノードは前記第１電位より低く、前記第１ステップによりＬｏｗの状態を維持する前記センスノードの電位より高い、第２電位を有する
請求項４に記載の半導体装置。
【請求項6】
前記センスノードと接続可能に構成されたビット線と
をさらに備える請求項５に記載の半導体装置。
をさらに備える請求項５に記載の半導体装置。
【請求項7】
複数の前記ビット線と、
複数の前記ビット線にそれぞれ接続可能に構成された複数の前記半導体回路であって、前記第１ステップ及び前記第２ステップを同時に実行可能に構成された複数の前記半導体回路と
をさらに備える請求項６に記載の半導体装置。
複数の前記ビット線にそれぞれ接続可能に構成された複数の前記半導体回路であって、前記第１ステップ及び前記第２ステップを同時に実行可能に構成された複数の前記半導体回路と
をさらに備える請求項６に記載の半導体装置。
【請求項8】
複数の前記半導体回路の前記第１ノードは、それぞれ、前記第２トランジスタの一端と接続する
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項9】
複数の前記半導体回路の前記第１ノードは、それぞれ、前記第２トランジスタの一端と絶縁する
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項10】
複数の前記ビット線にそれぞれ複数個ずつ接続された複数のメモリセルと、
複数の前記ビット線の電圧変動に基づいて前記メモリセルに格納された情報を読み出すためのセンスアンプとをさらに備え、
前記センスアンプは、複数の前記半導体回路を含む
請求項７に記載の半導体装置。
複数の前記ビット線の電圧変動に基づいて前記メモリセルに格納された情報を読み出すためのセンスアンプとをさらに備え、
前記センスアンプは、複数の前記半導体回路を含む
請求項７に記載の半導体装置。
【請求項11】
第１トランジスタと、
前記第１トランジスタの一端と接続する他端を備える第２トランジスタと、
第３トランジスタと、
前記第３トランジスタの一端と接続する他端を備える第４トランジスタと、
前記第４トランジスタの一端と接続する第１ノードと、
前記第２トランジスタのゲートと、前記第３トランジスタの他端と、に接続するセンスノードと、
前記第１トランジスタの他端と、前記第４トランジスタのゲートと、に接続するバス信号線と、
前記バス信号線をチャージするための第５トランジスタと、
前記バス信号線にデータを出力可能に構成された第１ラッチ回路と
を備え、
前記第３トランジスタをオフし、かつ、前記第５トランジスタをオンすることにより前記バス信号線をチャージすることに基づいて前記第４トランジスタをオンするときに、前記第１ノードを含む信号線をチャージ可能に構成された半導体回路を備える半導体装置。
前記第１トランジスタの一端と接続する他端を備える第２トランジスタと、
第３トランジスタと、
前記第３トランジスタの一端と接続する他端を備える第４トランジスタと、
前記第４トランジスタの一端と接続する第１ノードと、
前記第２トランジスタのゲートと、前記第３トランジスタの他端と、に接続するセンスノードと、
前記第１トランジスタの他端と、前記第４トランジスタのゲートと、に接続するバス信号線と、
前記バス信号線をチャージするための第５トランジスタと、
前記バス信号線にデータを出力可能に構成された第１ラッチ回路と
を備え、
前記第３トランジスタをオフし、かつ、前記第５トランジスタをオンすることにより前記バス信号線をチャージすることに基づいて前記第４トランジスタをオンするときに、前記第１ノードを含む信号線をチャージ可能に構成された半導体回路を備える半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体装置に関する。
【背景技術】
【0002】
半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２１－４７９５２号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本実施形態によれば、スキャン動作を実行することが可能となる半導体装置が提供される。
【課題を解決するための手段】
【0005】
本実施形態の半導体装置の半導体回路は、第１トランジスタと、前記第１トランジスタの一端と接続する他端を備える第２トランジスタと、第３トランジスタと、前記第３トランジスタの一端と接続する他端を備える第４トランジスタと、前記第４トランジスタの一端と接続する第１ノードと、前記第２トランジスタのゲートと、前記第３トランジスタの他端と、に接続するセンスノードと、前記第１トランジスタの他端と、前記第４トランジスタのゲートと、に接続するバス信号線と、前記バス信号線をチャージするための第５トランジスタと、前記バス信号線にデータを出力可能に構成された第１ラッチ回路を備える。
【0006】
この半導体回路は、前記第１ラッチ回路からデータを出力することによりこのデータに基づいて前記バス信号線をＨｉまたはＬｏｗにした状態で前記第３トランジスタをオンすることにより、前記第１ラッチ回路から出力されたデータに基づいて前記センスノードをＨｉまたはＬｏｗの状態にする第１ステップと、前記第１ステップにより前記センスノードをＨｉまたはＬｏｗにした状態において、前記第３トランジスタをオフし、かつ、前記第５トランジスタをオンすることにより前記バス信号線をチャージすることに基づいて前記第４トランジスタをオンするときに、前記第１ノードを含む信号線をチャージする第２ステップとを実行可能に構成される。
【0007】
本実施形態の半導体装置の半導体回路は、第１トランジスタと、前記第１トランジスタの一端と接続する他端を備える第２トランジスタと、第３トランジスタと、前記第３トランジスタの一端と接続する他端を備える第４トランジスタと、前記第４トランジスタの一端と接続する第１ノードと、前記第２トランジスタのゲートと、前記第３トランジスタの他端と、に接続するセンスノードと、前記第１トランジスタの他端と、前記第４トランジスタのゲートと、に接続するバス信号線と、前記バス信号線をチャージするための第５トランジスタと、前記バス信号線にデータを出力可能に構成された第１ラッチ回路を備える。
【0008】
この半導体回路は、前記第３トランジスタをオフし、かつ、前記第５トランジスタをオンすることにより前記バス信号線をチャージすることに基づいて前記第４トランジスタをオンするときに、前記第１ノードを含む信号線をチャージ可能に構成されている。
例えば、この半導体回路は、センスアンプ回路であってもよい。
例えば、この半導体回路は、センスアンプ回路であってもよい。
【図面の簡単な説明】
【0009】
【発明を実施するための形態】
【0010】
以下、添付図面を参照しながら本実施形態について説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。
【0011】
本実施形態に係る半導体記憶装置２は、ＮＡＮＤ型フラッシュメモリとして構成された不揮発性の記憶装置である。図１には、半導体記憶装置２を含むメモリシステムの構成例がブロック図として示されている。このメモリシステムは、メモリコントローラ１と、半導体記憶装置２とを備える。尚、半導体記憶装置２は、図１のメモリシステムにおいて実際には複数設けられているのであるが、図１においてはそのうちの１つのみが図示されている。半導体記憶装置２の具体的な構成については後に説明する。このメモリシステムは、不図示のホストと接続可能である。ホストは、例えば、パーソナルコンピュータや携帯端末等の電子機器である。
【0012】
メモリコントローラ１は、ホストからの書き込みリクエストに従って半導体記憶装置２へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って半導体記憶装置２からのデータの読み出しを制御する。
【0013】
メモリコントローラ１と半導体記憶装置２との間では、チップイネーブル信号／ＣＥ、レディービジー信号Ｒ／Ｂ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、ＲＥ、ライトプロテクト信号／ＷＰ、データである信号ＤＱ＜７：０＞、データストローブ信号ＤＱＳ、／ＤＱＳ、の各信号が送受信される。
【0014】
チップイネーブル信号／ＣＥは、半導体記憶装置２をイネーブルにするための信号である。レディービジー信号Ｒ／Ｂは、半導体記憶装置２がレディ状態であるか、ビジー状態であるかを示すための信号である。「レディ状態」とは、外部からの命令を受け付ける状態である。「ビジー状態」とは、外部からの命令を受け付けない状態である。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱ＜７：０＞がコマンドであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱ＜７：０＞がアドレスであることを示す信号である。ライトイネーブル信号／ＷＥは、受信した信号を半導体記憶装置２に取り込むための信号であり、メモリコントローラ１によりコマンド、アドレス、及びデータを受信する都度アサートされる。メモリコントローラ１は、信号／ＷＥが“Ｌ（Ｌｏｗ）”レベルである間に信号ＤＱ＜７：０＞を取り込むよう半導体記憶装置２に指示する。
【0015】
リードイネーブル信号／ＲＥは、メモリコントローラ１が、半導体記憶装置２からデータを読み出すための信号である。信号ＲＥは信号／ＲＥの相補信号である。これらは例えば、信号ＤＱ＜７：０＞を出力する際の半導体記憶装置２の動作タイミングを制御するために使用される。ライトプロテクト信号／ＷＰは、データ書き込み及び消去の禁止を半導体記憶装置２に指示するための信号である。信号ＤＱ＜７：０＞は、半導体記憶装置２とメモリコントローラ１との間で送受信されるデータの実体であり、コマンド、アドレス、及びデータを含む。データストローブ信号ＤＱＳは、信号ＤＱ＜７：０＞の入出力のタイミングを制御するための信号である。信号／ＤＱＳは信号ＤＱＳの相補信号である。
【0016】
メモリコントローラ１は、ＲＡＭ１１と、プロセッサ１２と、ホストインターフェイス１３と、ＥＣＣ回路１４と、メモリインターフェイス１５と、を備える。ＲＡＭ１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ回路１４、及びメモリインターフェイス１５は、互いに内部バス１６で接続されている。
【0017】
ホストインターフェイス１３は、ホストから受信したリクエスト、ユーザデータ（書き込みデータ）等を内部バス１６に出力する。また、ホストインターフェイス１３は、半導体記憶装置２から読み出されたユーザデータ、プロセッサ１２からの応答等をホストへ送信する。
【0018】
メモリインターフェイス１５は、プロセッサ１２の指示に基づいて、ユーザデータ等を半導体記憶装置２へ書き込む処理、及び、半導体記憶装置２から読み出す処理を制御する。
【0019】
プロセッサ１２は、メモリコントローラ１を統括的に制御する。プロセッサ１２は、例えばＣＰＵやＭＰＵ等である。プロセッサ１２は、ホストからホストインターフェイス１３経由でリクエストを受けた場合に、そのリクエストに従った制御を行う。例えば、プロセッサ１２は、ホストからのリクエストに従って、半導体記憶装置２へのユーザデータ及びパリティの書き込みをメモリインターフェイス１５へ指示する。また、プロセッサ１２は、ホストからのリクエストに従って、半導体記憶装置２からのユーザデータ及びパリティの読み出しをメモリインターフェイス１５へ指示する。
【0020】
プロセッサ１２は、ＲＡＭ１１に蓄積されるユーザデータに対して、半導体記憶装置２上の格納領域（メモリ領域）を決定する。ユーザデータは、内部バス１６経由でＲＡＭ１１に格納される。プロセッサ１２は、メモリ領域の決定を、書き込み単位であるページ単位のデータ（ページデータ）に対して実施する。半導体記憶装置２の１ページに格納されるユーザデータのことを、以下では「ユニットデータ」とも称する。ユニットデータは、一般的には符号化されて、符号語として半導体記憶装置２に格納される。本実施形態では、符号化は必須ではない。メモリコントローラ１は、符号化せずにユニットデータを半導体記憶装置２に格納してもよいが、図１では、一構成例として符号化を行う構成を示している。メモリコントローラ１が符号化を行わない場合には、ページデータはユニットデータと一致する。また、１つのユニットデータに基づいて１つの符号語が生成されてもよいし、ユニットデータが分割された分割データに基づいて１つの符号語が生成されてもよい。また、複数のユニットデータを用いて１つの符号語が生成されてもよい。
【0021】
プロセッサ１２は、ユニットデータごとに書き込み先の半導体記憶装置２のメモリ領域を決定する。半導体記憶装置２のメモリ領域には物理アドレスが割当てられている。プロセッサ１２は、ユニットデータの書き込み先のメモリ領域を、物理アドレスを用いて管理する。プロセッサ１２は、決定したメモリ領域（物理アドレス）を指定してユーザデータを半導体記憶装置２へ書き込むようメモリインターフェイス１５へ指示する。プロセッサ１２は、ユーザデータの論理アドレス（ホストが管理する論理アドレス）と物理アドレスとの対応を管理する。プロセッサ１２は、ホストからの論理アドレスを含む読み出しリクエストを受信した場合は、論理アドレスに対応する物理アドレスを特定し、物理アドレスを指定してユーザデータの読み出しをメモリインターフェイス１５へ指示する。
【0022】
ＥＣＣ回路１４は、ＲＡＭ１１に格納されたユーザデータを符号化して、符号語を生成する。また、ＥＣＣ回路１４は、半導体記憶装置２から読み出された符号語を復号する。ＥＣＣ回路１４は、例えばユーザデータに付与されたチェックサム等を利用することで、データにおけるエラーの検出、及び当該エラーの訂正を行う。
【0023】
ＲＡＭ１１は、ホストから受信したユーザデータを半導体記憶装置２へ記憶するまでに一時格納したり、半導体記憶装置２から読み出したデータをホストへ送信するまでに一時格納したりする。ＲＡＭ１１は、例えば、ＳＲＡＭやＤＲＡＭ等の汎用メモリである。
【0024】
図１では、メモリコントローラ１が、ＥＣＣ回路１４とメモリインターフェイス１５をそれぞれ備える構成例が示されている。しかしながら、ＥＣＣ回路１４がメモリインターフェイス１５に内蔵されていてもよい。また、ＥＣＣ回路１４が、半導体記憶装置２に内蔵されていてもよい。図１に示される各要素の具体的な構成や配置は、特に限定されない。
【0025】
ホストから書き込みリクエストを受信した場合、図１のメモリシステムは次のように動作する。プロセッサ１２は、書き込み動作の対象となるデータをＲＡＭ１１に一時記憶させる。プロセッサ１２は、ＲＡＭ１１にストアされたデータを読み出し、ＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力されたデータを符号化し、符号語をメモリインターフェイス１５に入力する。メモリインターフェイス１５は、入力された符号語を半導体記憶装置２に書き込む。
【0026】
ホストから読み出しリクエストを受信した場合、図１のメモリシステムは次のように動作する。メモリインターフェイス１５は、半導体記憶装置２から読み出した符号語をＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力された符号語を復号し、復号されたデータをＲＡＭ１１にストアする。プロセッサ１２は、ＲＡＭ１１にストアされたデータを、ホストインターフェイス１３を介してホストに送信する。
【0027】
半導体記憶装置２の構成について説明する。図２に示されるように、半導体記憶装置２は、メモリセルアレイ１１０と、センスアンプ１２０と、ロウデコーダ１３０と、入出力回路２１と、ロジック制御回路２２と、シーケンサ４１と、レジスタ４２と、電圧生成回路４３と、入出力用パッド群３１と、ロジック制御用パッド群３２と、電源入力用端子群３３と、を備えている。
【0028】
メモリセルアレイ１１０は、データを記憶する部分である。図３には、メモリセルアレイ１１０の構成が等価回路図として示されている。メモリセルアレイ１１０は複数のブロックＢＬＫにより構成されているのであるが、図３においては、これらのうちの１つのブロックＢＬＫのみが図示されている。メモリセルアレイ１１０が有する他のブロックＢＬＫの構成も、図３に示されるものと同じである。
【0029】
図３に示されるように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ（ＳＵ０～ＳＵ３）を含む。また各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳの各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）と、選択トランジスタＳＴ１、ＳＴ２とを含む。
【0030】
尚、メモリセルトランジスタＭＴの個数は８個に限られず、例えば、３２個、４８個、６４個、９６個でもよい。例えばカットオフ特性を高めるために、選択トランジスタＳＴ１、ＳＴ２のそれぞれが、単一ではなく複数のトランジスタにより構成されていてもよい。さらに、メモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２との間には、ダミーセルトランジスタが設けられていてもよい。
【0031】
メモリセルトランジスタＭＴは、選択トランジスタＳＴ１と選択トランジスタＳＴ２との間において、直列接続されるようにして配置されている。一端側のメモリセルトランジスタＭＴ７が、選択トランジスタＳＴ１のソースに接続され、他端側のメモリセルトランジスタＭＴ０が、選択トランジスタＳＴ２のドレインに接続されている。
【0032】
ストリングユニットＳＵ０～ＳＵ３の各々の選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０～ＳＧＤ３に共通接続されている。選択トランジスタＳＴ２のゲートは、同一のブロックＢＬＫ内にある複数のストリングユニットＳＵ間で同一のセレクトゲート線ＳＧＳに共通接続されている。同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通接続される。すなわち、ワード線ＷＬ０～ＷＬ７及びセレクトゲート線ＳＧＳは、同一ブロックＢＬＫ内の複数のストリングユニットＳＵ０～ＳＵ３間で共通となっているのに対し、セレクトゲート線ＳＧＤは、同一ブロックＢＬＫ内であってもストリングユニットＳＵ０～ＳＵ３毎に個別に設けられている。
【0033】
メモリセルアレイ１１０には、ｍ本のビット線ＢＬ（ＢＬ０、ＢＬ１、・・・、ＢＬ（ｍ－１））が設けられている。上記の「ｍ」は、１つのストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳの本数を表す整数である。それぞれのＮＡＮＤストリングＮＳのうち、選択トランジスタＳＴ１のドレインは、対応するビット線ＢＬに接続されている。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続されている。ソース線ＳＬは、ブロックＢＬＫが有する複数の選択トランジスタＳＴ２のソースに対し、共通接続されている。
【0034】
同一のブロックＢＬＫ内にある複数のメモリセルトランジスタＭＴに記憶されているデータは、一括して消去される。一方、データの読み出し及び書き込みは、１つのワード線ＷＬに接続され、かつ１つのストリングユニットＳＵに属する複数のメモリセルトランジスタＭＴに対して一括して行われる。それぞれのメモリセルは、上位ビット、中位ビット、及び下位ビットからなる３ビットのデータを保持することができる。
【0035】
つまり、本実施形態に係る半導体記憶装置２は、メモリセルトランジスタＭＴへのデータの書き込み方式として、１つのメモリセルトランジスタＭＴに３ビットデータを記憶させるＴＬＣ方式を採用している。このような態様に替えて、メモリセルトランジスタＭＴへのデータの書き込み方式としては、１つのメモリセルトランジスタＭＴに２ビットデータを記憶させるＭＬＣ方式や、１つのメモリセルトランジスタＭＴに１ビットデータを記憶させるＳＬＣ方式等を採用してもよい。
【0036】
尚、以下の説明では、１つのワード線ＷＬに接続され、かつ１つのストリングユニットＳＵに属する複数のメモリセルトランジスタＭＴが記憶する１ビットデータの集合のことを「ページ」と称する。図３では、上記のような複数のメモリセルトランジスタＭＴからなる集合の一つに、符号「ＭＧ」が付してある。
【0037】
本実施形態のように、１つのメモリセルトランジスタＭＴに３ビットのデータが記憶される場合、１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、３ページ分のデータを記憶することができる。
【0038】
図４には、メモリセルアレイ１１０の構成が、模式的な断面図として示されている。同図に示されるように、メモリセルアレイ１１０では、導電体層３２０の上に複数のＮＡＮＤストリングＮＳが形成されている。導電体層３２０は、埋め込みソース線（ＢＳＬ）とも称されるものであり、図３のソース線ＳＬに該当するものである。
【0039】
導電体層３２０の上方には、セレクトゲート線ＳＧＳとして機能する複数の配線層３３３、ワード線ＷＬとして機能する複数の配線層３３２、及びセレクトゲート線ＳＧＤとして機能する複数の配線層３３１が積層されている。積層された配線層３３３、３３２、３３１のそれぞれの間には、不図示の絶縁層が配置されている。
【0040】
メモリセルアレイ１１０には複数のメモリホール３３４が形成されている。メモリホール３３４は、上記の配線層３３３、３３２、３３１、及びこれらの間にある不図示の絶縁層を上下方向に貫通しており、且つ導電体層３２０に達する穴である。メモリホール３３４の側面には、ブロック絶縁膜３３５、電荷蓄積層３３６、及びゲート絶縁膜３３７が順次形成され、更にその内側に導電体柱３３８が埋め込まれている。導電体柱３３８は、例えばポリシリコンからなり、ＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の動作時にチャネルが形成される領域として機能する。このように、メモリホール３３４の内側には、ブロック絶縁膜３３５、電荷蓄積層３３６、ゲート絶縁膜３３７、及び導電体柱３３８からなる柱状体が形成されている。
【0041】
メモリホール３３４の内側に形成された柱状体のうち、積層された配線層３３３、３３２、３３１のそれぞれと交差している各部分は、トランジスタとして機能する。これら複数のトランジスタのうち、配線層３３１と交差している部分にあるものは、選択トランジスタＳＴ１として機能する。複数のトランジスタのうち、配線層３３２と交差している部分にあるものは、メモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）として機能する。複数のトランジスタのうち、配線層３３３と交差している部分にあるものは、選択トランジスタＳＴ２として機能する。このような構成により、各メモリホール３３４の内側に形成された柱状体のそれぞれは、図３を参照しながら説明したＮＡＮＤストリングＮＳとして機能する。柱状体の内側にある導電体柱３３８は、メモリセルトランジスタＭＴや選択トランジスタＳＴ１、ＳＴ２のチャンネルとして機能する部分である。
【0042】
導電体柱３３８よりも上側には、ビット線ＢＬとして機能する配線層が形成される。導電体柱３３８の上端には、導電体柱３３８とビット線ＢＬとを接続するコンタクトプラグ３３９が形成されている。
【0043】
図４に示される構成と同様の構成が、図４の紙面の奥行き方向に沿って複数配列されている。図４の紙面の奥行き方向に沿って一列に並ぶ複数のＮＡＮＤストリングＮＳの集合によって、１つのストリングユニットＳＵが形成されている。
【0044】
本実施形態に係る半導体記憶装置２では、メモリセルアレイ１１０の下方側、すなわち、メモリセルアレイ１１０と半導体基板３００との間となる位置に、周辺回路ＰＥＲが設けられている。周辺回路ＰＥＲは、メモリセルアレイ１１０におけるデータの書き込み動作や読み出し動作、及び消去動作等を実現するために設けられた回路である。図２に示されるセンスアンプ１２０、ロウデコーダ１３０、及び電圧生成回路４３等は、周辺回路ＰＥＲの一部となっている。周辺回路ＰＥＲは、各種のトランジスタやＲＣ回路等を含んでいる。図４に示される例では、半導体基板３００上に形成されたトランジスタＴＲと、メモリセルアレイ１１０の上方側にあるビット線ＢＬとの間が、コンタクト９２４を介して電気的に接続されている。
【0045】
尚、このような構成に換えて、半導体基板３００の上に直接メモリセルアレイ１１０が設けられている構成としてもよい。この場合、半導体基板３００のｐ型ウェル領域が、ソース線ＳＬとして機能することとなる。また、周辺回路ＰＥＲは、半導体基板３００の表面に沿ってメモリセルアレイ１１０と隣り合う位置に設けられることとなる。
【0046】
さらにこのような構成に替えて、半導体記憶装置２は、図５に示されるようなＣＢＡ（CMOS Bonded Array）構造を有するものであってもよい。図５に示される半導体記憶装置２は、メモリセルアレイ１１０が設けられるメモリ部８０と周辺回路ＰＥＲが設けられる制御回路部９０とが別々のウエハから製造され、一方のウエハに製造されたメモリ部８０と、他方のウエハに製造された制御回路部９０とを貼合面Ｂ１で貼り合わせて互いに接合させたのち、ダイシングをすることにより製造される。メモリセルアレイ１１０と周辺回路ＰＥＲとは、貼合面Ｂ１に設けられる配線層８００，８０１及びビア８１０，８１１を介して互いに電気的に接続されている。
【0047】
図２に戻って説明を続ける。センスアンプ１２０は、ビット線ＢＬに印加される電圧を調整したり、ビット線ＢＬの電圧変動に基づいてメモリセルトランジスタＭＴに格納された情報を読み出してデジタルデータに変換するための回路である。したがってセンスアンプ１２０は、データの読み出し時には、メモリセルトランジスタＭＴからビット線ＢＬの電圧変動に基づいて読み出しデータとしてデジタルデータを取得し、取得した読み出しデータを入出力回路２１に転送する。センスアンプ１２０は、データの書き込み時には、ビット線ＢＬを介して書き込まれる書き込みデータをメモリセルトランジスタＭＴに転送する。センスアンプ１２０の動作は、後述のシーケンサ４１により制御される。
【0048】
センスアンプ１２０は、複数のビット線ＢＬにそれぞれ対応して設けられた複数のセンスアンプユニットＳＡＵを含んでいる。図６は、ビット線ＢＬとセンスアンプユニットＳＡＵとの関係を示すブロック図である。図７は、センスアンプユニットＳＡＵの一例を示す回路図である。図８は、ラッチ回路ＳＤＬの回路図である。
【0049】
上述したようにメモリセルアレイ１１０は、ｍ本のビット線ＢＬ（ＢＬ０、ＢＬ１、・・・、ＢＬ（ｍ－１））を備えている。ここで「ｍ」は、１つのストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳの本数を表す整数であり、例えば１６ｋＢ（約１３万（１６０００×８））である。
【0050】
図６には１つのビット線ＢＬに１つのセンスアンプユニットＳＡＵが接続されて設けられていることが示されており、具体的には、ビット線ＢＬ１とセンスアンプユニットＳＡＵ１が接続され、ビット線ＢＬ２とセンスアンプユニットＳＡＵ２が接続され、ビット線ＢＬ（ｍ－１）とセンスアンプユニットＳＡＵ（ｍ－１）が接続されていることが示される。つまり、センスアンプユニットＳＡＵは、ストリングユニットＳＵのメモリセルトランジスタＭＴに対しビット線ＢＬを介して接続された回路、ということができる。
【0051】
さらに同図に示されるように各センスアンプユニットＳＡＵは、センスアンプ部ＳＡと、例えば５つのラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＸＤＬとを含んでいる。センスアンプ部ＳＡ、ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＸＤＬは、互いにデータを送受信可能なように、バスによって接続されている。
【0052】
より詳細には図７に示されるように、ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、及びＣＤＬは、バス信号線であるＬＢＵＳを介して共通に接続されており、ラッチ回路ＸＤＬはバス信号線であるＤＢＵＳに接続されている。センスアンプユニットＳＡＵは、ＬＢＵＳとＤＢＵＳとの間に設けられた、トランジスタＴＲ１０（図６では不図示）を備えている。トランジスタＴＲ１０のゲートには、ゲート信号ＤＳＷが入力される。このためトランジスタＴＲ１０がオンになると、ＬＢＵＳとＤＢＵＳは接続される。
【0053】
尚、ラッチ回路ＸＤＬは、上記の通りセンスアンプユニットＳＡＵの一部ではあるが、センスアンプユニットＳＡＵ毎に分離して設けられるのではなく、複数のセンスアンプユニットＳＡＵが有する複数のラッチ回路ＸＤＬが、一定数ごとにまとめて設けられてよい。
【0054】
センスアンプ部ＳＡは、例えば読み出し動作において、対応するビット線ＢＬに読み出されたデータをセンスして、読み出したデータが“０”であるか“１”であるかを判定する。より具体的には、センスアンプ部ＳＡは、ビット線ＢＬの電圧が高い場合と低い場合に応じて“０”または“１”を出力可能に構成されている。ビット線ＢＬに接続されるメモリセルトランジスタＭＴに電流が流れるときビット線ＢＬの電圧は低下し、メモリセルトランジスタＭＴに電流が流れないときビット線ＢＬの電圧は高いままである。そこで、メモリセルトランジスタＭＴの電荷格納状態に応じてメモリセルトランジスタＭＴに電流が流れるか、流れないかを区別できるゲート電圧をメモリセルトランジスタＭＴに印加することにより、センスアンプ部ＳＡは、メモリセルトランジスタＭＴの状態に応じて“０”または“１”を出力可能に構成されている。
【0055】
以下図７を用いてセンスアンプ部ＳＡの具体的な回路構成の一例を説明する。同図に示されるようにセンスアンプ部ＳＡは、ＴＲ１乃至ＴＲ１６の１６個のｎチャネルＭＯＳトランジスタと、ＴＲ１７の１個のｐチャネルＭＯＳトランジスタと、容量素子Ｃ１０及びＣ１１とを含んでいる。
【0056】
なお本明細書において、トランジスタのソースとドレインは区別なく使用される場合がある。例えば、後述するように、トランジスタのドレインとして機能する部位はソースとして機能することも可能に構成されているからドレインと呼んでもソースと呼んでもよく、ソースとして機能する部位はドレインとして機能することも可能に構成されているからソースと呼んでもドレインと呼んでもよい。本実施形態においては便宜上、トランジスタのソースとドレインの一方を一端と呼び、ソースとドレインの他方を他端と呼ぶ場合がある。また、ｎチャネルＭＯＳトランジスタにおいては、チャネルに接続する両端部のうち、高電位のＶＤＤ側をドレイン（トランジスタの「他端」の一例）と呼び、低電位のＶＳＳ側をソース（トランジスタの「一端」の一例）と呼ぶ場合がある。
【0057】
上述したようにＴＲ２０は、ＬＢＵＳとＤＢＵＳとを接続するトランジスタである。ＴＲ２０は、ゲート信号ＤＳＷに基づいてスイッチング可能に構成されている。ＴＲ５は、高電位（例えばＶＤＤ）の電源ノードであるＶＤＤ＿ＬＰＣと、ＬＢＵＳとを接続するトランジスタである。ＴＲ５の一端（ドレイン）はＶＤＤ＿ＬＰＣに接続され、他端（ソース）はＬＢＵＳに接続されている。ＴＲ５は、ゲート信号ＬＰＣを制御信号として受信可能に構成され、ゲート信号ＬＰＣに基づいてスイッチング可能に構成される。このためＴＲ５をオンすることにより、ＬＢＵＳを、高電位（例えばＶＤＤ）を有するようにチャージ（「プリチャージ」と呼ばれる場合もある。）することが可能である。
【0058】
同図に示されるように、ＴＲ１とＴＲ２は、ＬＢＵＳと直列に接続されている２個のｎチャネルＭＯＳトランジスタである。
【0059】
ＴＲ１は、ＬＢＵＳとＴＲ２の他端（ドレイン）とを接続するトランジスタである。ＴＲ１の他端（ドレイン）はＬＢＵＳに接続され、一端（ソース）はＴＲ２の一端（ドレイン）に接続される。ＴＲ１は、ゲート信号ＳＴＢを制御信号として受信可能に構成され、ゲート信号ＳＴＢに基づいてスイッチング可能に構成されている。
【0060】
ＴＲ２は、ＴＲ１のソースとノードであるＶＬＯＰとを接続するトランジスタである。ＴＲ２の他端（ドレイン）はＴＲ１の一端（ソース）に接続され、ＴＲ２の一端（ソース）はＶＬＯＰに接続される。同図に示されるようにＴＲ２のゲートは、センスノードであるＳＥＮ２に接続されている。このためＴＲ２は、ＳＥＮ２の電位を制御信号（ゲート信号）として受信可能に構成され、ＳＥＮ２の電位に基づいてスイッチング可能に構成されている。
【0061】
同図に示されるように、ＴＲ３とＴＲ４は、ＳＥＮ２と直列に接続されている２個のｎチャネルＭＯＳトランジスタである。
【0062】
ＴＲ３は、ＳＥＮ２とＴＲ４の他端（ドレイン）とを接続するトランジスタである。ＴＲ３の他端（ドレイン）はＳＥＮ２に接続され、一端（ソース）はＴＲ４の他端（ドレイン）と接続される。ＴＲ３は、ゲート信号ＬＳＬを制御信号として受信可能に構成され、ゲート信号ＬＳＬに基づいてスイッチング可能に構成されている。
【0063】
ＴＲ４は、ＴＲ３の一端（ソース）とノードであるＶＬＯＰとを接続するトランジスタである。ＴＲ４の他端（ドレイン）はＴＲ３の一端（ソース）に接続され、ＴＲ４の一端（ソース）はＶＬＯＰに接続される。同図に示されるようにＴＲ４のゲートは、バス信号線であるＬＢＵＳに接続されている。このためＴＲ４は、ＬＢＵＳの電位を制御信号（ゲート信号）として受信可能に構成され、ＬＢＵＳの電位に基づいてスイッチング可能に構成されている。
【0064】
ＴＲ６は、ＬＢＵＳとＳＥＮ２とを接続するトランジスタである。ＴＲ６の他端（ドレイン）はＬＢＵＳに接続され、ＴＲ６の一端（ソース）はＳＥＮ２に接続される。ＴＲ６は、ゲート信号ＢＬＱを制御信号として受信可能に構成され、ゲート信号ＢＬＱに基づいてスイッチング可能に構成されている。
【0065】
ＴＲ７は、高電位（例えばＶＤＤ）の電源ノードであるＶＨＬＢと、第２のセンスノードであるＳＥＮ１とを接続するトランジスタである。ＴＲ７の他端（ドレイン）はＶＨＬＢに接続され、一端（ソース）はＳＥＮ１に接続される。ＴＲ７は、ゲート信号ＳＰＣを制御信号として受信可能に構成され、ゲート信号ＳＰＣに基づいてスイッチング可能に構成されている。このためＴＲ７をオンすることにより、ＳＥＮ１を含む信号線を、高電位（例えばＶＤＤ）を有するようにチャージ（「プリチャージ」と呼ばれる場合もある。）することが可能である。
【0066】
ＴＲ８は、ＳＥＮ１と、ＳＥＮ２とを接続するトランジスタである。ＴＲ８の他端（ドレイン）はＳＥＮ１に接続され、一端（ソース）はＳＥＮ２に接続される。ＴＲ８は、ゲート信号Ｓ２Ｓを制御信号として受信可能に構成され、ゲート信号Ｓ２Ｓに基づいてスイッチング可能に構成されている。このためＴＲ８をオンすることにより、ＳＥＮ１とＳＥＮ２とを接続して同電位にすることが可能であり、ＴＲ８をオフすることにより、ＳＥＮ１とＳＥＮ２とを絶縁（電気的に分離）することが可能である。
【0067】
ＳＥＮ１及びＳＥＮ２は、データの読み出し時に、対象となるメモリセルトランジスタＭＴのデータをセンスするためのセンスノードに相当する。読み出し時に、対象となるメモリセルトランジスタＭＴのオン状態又はオフ状態に応じて、ＳＥＮ１を含む信号線及びＳＥＮ２を含む信号線（並びに容量素子Ｃ１０及びＣ１１）にプリチャージされた電荷の、ビット線ＢＬへの転送量が変動する。このときのノードＳＥＮ１及びＳＥＮ２の電位をセンスすることによりデータの読み出しが行われる。
【0068】
ＴＲ９は、低電位（例えばＶＳＳ乃至接地電位）の電源ノードであるＳＲＣＧＮＤと、ＴＲ１２（後述）の一端（ドレイン）とを接続するトランジスタである。ＴＲ９の他端（ドレイン）はＴＲ１２の他端（ドレイン）に接続され、一端（ソース）はＳＲＣＧＮＤに接続される。ＴＲ９は、ＩＮＶ＿Ｓの電位をゲート信号として受信可能に構成され、ＩＮＶ＿Ｓの電位に基づいてスイッチング可能に構成されている。
【0069】
ＴＲ１０は、ＤＢＵＳとＬＢＵＳとを接続するトランジスタである。ＴＲ１０の他端（ドレイン）はＬＢＵＳに接続され、一端（ソース）はＤＢＵＳに接続される。ＴＲ１０は、ゲート信号ＤＳＷを制御信号として受信可能に構成され、ゲート信号ＤＳＷに基づいてスイッチング可能に構成されている。
【0070】
ＴＲ１１は、ＳＥＮ１とＴＲ１２の一端（ソース）とを接続するトランジスタである。ＴＲ１１の他端（ドレイン）はＳＥＮ１に接続され、一端（ソース）はＴＲ１２の一端（ソース）に接続される。ＴＲ１１は、ゲート信号ＸＸＬを制御信号として受信可能に構成され、ゲート信号ＸＸＬに基づいてスイッチング可能に構成されている。
【0071】
ＴＲ１２は、ＴＲ１７の一端（ソース）とＴＲ１２の他端（ドレイン）とを接続するトランジスタである。ＴＲ１２の他端（ドレイン）はＴＲ１７の一端（ソース）に接続され、一端（ソース）はＴＲ１２の他端（ドレイン）に接続される。ＴＲ１２は、ゲート信号ＢＬＸを制御信号として受信可能に構成され、ゲート信号ＢＬＸに基づいてスイッチング可能に構成されている。
【0072】
ＴＲ１３は、ＴＲ１２の一端（ソース）とノードであるＳＲＣＧＮＤとを接続するトランジスタである。ＴＲ１３の他端（ドレイン）はＴＲ１２の一端（ソース）に接続され、一端（ソース）はＳＲＣＧＮＤに接続される。ＳＲＣＧＮＤは、例えば、接地電位に維持される。ＴＲ１３は、ゲート信号ＮＬＯを制御信号として受信可能に構成され、ゲート信号ＮＬＯに基づいてスイッチング可能に構成されている。
【0073】
ＴＲ１４は、ＴＲ１３の他端（ドレイン）とＴＲ１５の一端（ソース）とを接続するトランジスタである。ＴＲ１４の他端（ドレイン）はＴＲ１３の他端（ドレイン）に接続され、一端（ソース）はＴＲ１５の一端（ドレイン）に接続される。ＴＲ１４は、ゲート信号ＢＬＣを制御信号として受信可能に構成され、ゲート信号ＢＬＣに基づいてスイッチング可能に構成されている。
【0074】
ＴＲ１５は、ＴＲ１４の一端（ソース）とビットラインＢＬとを接続するトランジスタである。ＴＲ１５の他端（ドレイン）はＴＲ１４の一端（ソース）に接続され、一端（ソース）はビットラインＢＬに接続される。ＴＲ１５は、ゲート信号ＢＬＳを制御信号として受信可能に構成され、ゲート信号ＢＬＳに基づいてスイッチング可能に構成されている。
【0075】
ＴＲ１６は、ノードであるＣＥＬＳＲＣとビットラインＢＬとを接続するトランジスタである。ＴＲ１６の他端（ドレイン）はＣＥＬＳＲＣに接続され、一端（ソース）はビットラインＢＬに接続される。ＴＲ１６は、ゲート信号ＢＩＡＳを制御信号として受信可能に構成され、ゲート信号ＢＩＡＳに基づいてスイッチング可能に構成されている。
【0076】
容量素子であるＣ１０及びＣ１１は、ＳＥＮ１を含む信号線及びＳＥＮ２を含む信号線の容量を高める。Ｃ１０の一方の電極はＳＥＮ１に接続され、他方の電極はＬＢＵＳに接続される。容量素子Ｃ１１の一方の電極はＳＥＮ２に接続され、他方の電極はＶＬＯＰに接続される。
【0077】
ＶＬＯＰは上述したように、ＴＲ２のソース、ＴＲ４のソース及びＣ１１の他方の電極に接続される。また、ＶＬＯＰを含む信号線は、充電（チャージ）可能に、かつ、放電（ディスチャージ）可能に構成されている。以下、電荷を信号線等に蓄積することを充電する、または、チャージする等と表現する場合がある。また、信号線等に蓄積されていた電荷を信号線等から放電させることを放電する、または、ディスチャージする等と表現する場合がある。チャージするための構成として、センスアンプ部ＳＡは、電源ノード（例えばＶＤＤ＿ＬＰＣ）と、ＶＬＯＰとを接続するトランジスタ（不図示）を備えてよい。このトランジスタを制御するゲート信号に基づいてこのトランジスタがオンになるとＶＬＯＰを含む信号線は、ＶＤＤの電位を有するようにチャージされる。同様にディスチャージするための構成として、センスアンプ部ＳＡは、接地電位ノードと、ＶＬＯＰとを接続するトランジスタを備えてよい。このトランジスタを制御するゲート信号に基づいてこのトランジスタがオンになるとＶＬＯＰは、ディスチャージされ、低電位（例えば接地電位）の状態になる。
【0078】
ゲート信号ＤＳＷ、ＬＰＣ、ＬＳＬ、ＳＴＢ、Ｓ２Ｓ、ＳＰＣ、ＸＸＬ、ＢＬＸ、ＢＬＣ、ＮＬＯ、ＢＬＳ、ＢＩＡＳ、ＳＴＩ、ＳＴＬ、ＳＬＩ、ＳＬＬ、ＡＴＩ、ＡＴＬ、ＡＬＩ、ＡＬＬ、を含むセンスアンプ部ＳＡ及びラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＸＤＬを構成する各トランジスタへの制御信号は、例えばシーケンサ４１によって生成される。また、電源ノード（ＶＤＤ＿ＬＰＣを含む）には、例えば半導体記憶装置２の内部電源電圧であるＶＤＤが印加され、接地電位ノード（ＳＲＣＧＮＤを含む）には、例えば半導体記憶装置２の接地電位であるＶＳＳが印加される。
【0079】
ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＸＤＬは、読み出しデータや書き込みデータを一時的に保持する。ラッチ回路ＸＤＬは入出力回路２１に接続され、センスアンプユニットＳＡＵと入出力回路２１との間のデータの入出力に使用される。ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬの全体のことを、以下では「ラッチ回路部ＤＬ」とも称する。
【0080】
ラッチ回路ＳＤＬ等は、知られた構成を採用することが可能である。図８はラッチ回路ＳＤＬの回路図の一例を示している。
【0081】
同図に示されるようにラッチ回路ＳＤＬは、例えば、インバータであるＩＶ１１及びＩＶ１２と、ｐチャネルＭＯＳトランジスタであるＴＲ１８及びＴＲ１９と、ｎチャネルＭＯＳトランジスタであるＴＲ２０及びＴＲ２１とを含んで構成可能である。ＩＶ１１の入力ノードは、ＩＶ１２の出力ノードでありＩＶ１１の反転ノードであるＩＮＶ＿Ｓに接続されており、ＩＶ１２の入力ノードは、ＩＶ１１の出力ノードであるＬＡＴ＿Ｓに接続されている。ＬＡＴ＿Ｓの電位（ＨｉｇｈまたはＬｏｗ）はラッチ回路ＳＤＬに保持されるデータに相当し、ＬＡＴ＿Ｓの反転ノードであるＩＮＶ＿Ｓに保持されるデータ（ＬｏｗまたはＨｉｇｈ）は、ラッチ回路ＳＤＬに保持されるデータの反転データに相当する。ＩＮＶ＿Ｓは、ＴＲ９のゲート及びＴＲ１７のゲートにも接続されている（図７）。このような構成により、例えばプログラム動作において、各ビット線ＢＬに対応するメモリセルトランジスタＭＴの閾値電圧上昇の要否を、ラッチ回路ＳＤＬの格納データに基づいて制御することが可能となる。
【0082】
ＴＲ１８は、高電位（例えばＶＤＤ）の電源ノードであるＶＤＤＳＡとＩＮＶ１１のｐチャネルＭＯＳトランジスタとを接続するｐチャネルＭＯＳトランジスタであり、ＴＲ１９は、高電位（例えばＶＤＤ）の電源ノードであるＶＤＤＳＡとＩＮＶ１２のｐチャネルＭＯＳトランジスタとを接続するｐチャネルＭＯＳトランジスタである。
【0083】
ＴＲ２０は、ＬＡＴ＿ＳとＬＢＵＳとを接続するトランジスタである。ＴＲ２０は、ゲート信号ＳＴＬを制御信号として受信可能に構成され、ゲート信号ＳＴＬに基づいてスイッチング可能に構成され、オンとなるときＬＢＵＳにＬＡＴ＿Ｓのデータ（ＨｉｇｈまたはＬｏｗ）を出力し、または、ＬＡＴ＿Ｓへの入力となるデータ（ＨｉｇｈまたはＬｏｗ）をＬＢＵＳから受け付ける。
【0084】
ＴＲ２１は、ＬＡＴ＿Ｓの反転ノードであるＩＮＶ＿ＳとＬＢＵＳとを接続するトランジスタである。ＴＲ２１は、ゲート信号ＳＴＩを制御信号として受信可能に構成され、ゲート信号ＳＴＩに基づいてスイッチング可能に構成され、オンとなるときＬＢＵＳにＩＮＶ＿Ｓのデータ（ＨｉｇｈまたはＬｏｗ）を出力し、または、ＩＮＶ＿Ｓへの入力となるデータ（ＨｉｇｈまたはＬｏｗ）をＬＢＵＳから受け付ける。
【0085】
ＴＲ２０とＴＲ２１とのいずれか一方のトランジスタをオンにすることにより、ラッチ回路ＳＤＬは、ラッチ回路ＳＤＬに保持されるデータまたはその反転データを出力可能に構成されている。
【0086】
ラッチ回路ＡＤＬ（図２１Ｂ）、ＢＤＬ、ＣＤＬ、ＸＤＬは、ノードの名称等を除いてラッチ回路ＳＤＬと同様のハードウェア構成を備えているので詳細な説明を省略し、図８と同様の符号を用いて説明する。ただし、ラッチ回路ＳＤＬはＩＮＶ＿Ｓに相当するノードがＴＲ９のゲート及びＴＲ１７のゲートにも接続されている一方で、ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬは、ＩＮＶ＿Ｓの位置に相当するノード（例えば図２１Ｂに示されるＩＮＶ＿Ａ）がＴＲ９のゲート及びＴＲ１７のゲートに接続されていない点で異なる。
【0087】
ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬは、例えば、ＴＬＣのメモリセルトランジスタＭＴの上位ビット、中位ビット、下位ビットをそれぞれ格納するために用いられる。
【0088】
ラッチ回路ＸＤＬは、例えば、センスアンプ１２０と入出力回路２１との間のデータ転送の際のバッファメモリとして用いられる。ラッチ回路ＸＤＬは、ＤＢＵＳに接続されている点において、ＬＢＵＳに接続される他のラッチ回路ＡＤＬ等と異なる。
【0089】
以上のような構成のセンスアンプユニットＳＡＵにおいて、例えば、ゲート信号ＤＳＷ、ＬＰＣ、ＬＳＬ、ＳＴＢ、Ｓ２Ｓ、ＳＰＣ、ＸＸＬ、ＢＬＸ、ＢＬＣ、ＮＬＯ、ＢＬＳ、及びＶＩＡＳを供給するための複数の信号線の全て又は一部を、他の全て、または、一部のセンスアンプユニットＳＡＵと共通化させることにより、センスアンプユニットＳＡＵにより実行されるスキャン動作（後述）を複数のセンスアンプユニットＳＡＵにおいて同時に実行可能に構成することができる。
【0090】
図２に戻って説明を続ける。ロウデコーダ１３０は、ワード線ＷＬのそれぞれに電圧を印加するための、不図示のスイッチ群として構成された回路である。ロウデコーダ１３０は、レジスタ４２からブロックアドレス及びロウアドレスを受け取り、当該ブロックアドレスに基づいて対応するブロックＢＬＫを選択するとともに、当該ロウアドレスに基づいて対応するワード線ＷＬを選択する。ロウデコーダ１３０は、選択されたワード線ＷＬに対して電圧生成回路４３からの電圧が印加されるよう、上記のスイッチ群の開閉を切り換える。ロウデコーダ１３０の動作はシーケンサ４１により制御される。
【0091】
入出力回路２１は、メモリコントローラ１との間で、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳを送受信する。入出力回路２１は、信号ＤＱ＜７：０＞内のコマンド及びアドレスをレジスタ４２に転送する。また、入出力回路２１は、書き込みデータ及び読み出しデータを、センスアンプ１２０との間で送受信する。
【0092】
ロジック制御回路２２は、メモリコントローラ１からチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、及びライトプロテクト信号／ＷＰを受信する。また、ロジック制御回路２２は、レディービジー信号Ｒ／Ｂをメモリコントローラ１に転送して、半導体記憶装置２の状態を外部に通知する。
【0093】
シーケンサ４１は、メモリコントローラ１からインターフェイス回路２０へと入力された制御信号に基づいて、メモリセルアレイ１１０を含む各部の動作を制御する。シーケンサ４１は、本実施形態における「制御回路」に該当する。シーケンサ４１とロジック制御回路２２の両方を、本実施形態における「制御回路」と見なすこともできる。
【0094】
レジスタ４２は、コマンドやアドレスを一時的に保持する部分である。レジスタ４２には、書き込み動作や読み出し動作、及び消去動作等を指示するコマンドが保持される。当該コマンドは、メモリコントローラ１から入出力回路２１に入力された後、入出力回路２１からレジスタ４２に転送され保持される。
【0095】
また、レジスタ４２は、上記のコマンドに対応するアドレスも保持される。当該アドレスは、メモリコントローラ１から入出力回路２１に入力された後、入出力回路２１からレジスタ４２に転送され保持される。
【0096】
更に、レジスタ４２は、半導体記憶装置２の動作状態を示すステータス情報も保持される。ステータス情報は、メモリセルアレイ１１０等の動作状態に応じて、シーケンサ４１によって都度更新される。ステータス情報は、メモリコントローラ１からの要求に応じて、状態信号として入出力回路２１からメモリコントローラ１へと出力される。
【0097】
電圧生成回路４３は、メモリセルアレイ１１０におけるデータの書き込み動作、読み出し動作、及び、消去動作のそれぞれに必要な電圧を生成する部分である。このような電圧には、例えば、それぞれのワード線ＷＬに印加される電圧や、それぞれのビット線ＢＬに印加される電圧等が含まれる。電圧生成回路４３の動作はシーケンサ４１によって制御される。
【0098】
入出力用パッド群３１は、メモリコントローラ１と入出力回路２１との間で各信号の送受信を行うための、複数の端子（パッド）が設けられた部分である。それぞれの端子は、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳのそれぞれに対応して個別に設けられている。
【0099】
ロジック制御用パッド群３２は、メモリコントローラ１とロジック制御回路２２との間で各信号の送受信を行うための、複数の端子（パッド）が設けられた部分である。それぞれの端子は、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、ライトプロテクト信号／ＷＰ、及び、レディービジー信号Ｒ／Ｂのそれぞれに対応して個別に設けられている。
【0100】
電源入力用端子群３３は、半導体記憶装置２の動作に必要な各電圧の印加を受けるための、複数の端子が設けられた部分である。それぞれの端子に印加される電圧には、電源電圧ＶＣＣ、ＶＣＣＱ、ＶＰＰ、及びＶＳＳが含まれる。
【0101】
電源電圧ＶＣＣは、動作電源として外部から与えられる回路電源電圧であり、例えば３．３Ｖ程度の電圧である。電源電圧ＶＣＣＱは、例えば１．２Ｖの電圧である。電源電圧ＶＣＣＱは、メモリコントローラ１と半導体記憶装置２との間で信号を送受信する際に用いられる電圧である。電源電圧ＶＰＰは、電源電圧ＶＣＣよりも高圧の電源電圧であり、例えば１２Ｖの電圧である。
【0102】
メモリセルアレイ１１０へデータを書き込んだり、データを消去したりする際には、２０Ｖ程度の高い電圧（ＶＰＧＭ）が必要となる。この際に、約３．３Ｖの電源電圧ＶＣＣを電圧生成回路４３の昇圧回路で昇圧するよりも、約１２Ｖの電源電圧ＶＰＰを昇圧するほうが、高速かつ低消費電力で所望の電圧を生成することができる。一方で、例えば、高電圧を供給することができない環境において半導体記憶装置２が用いられる場合、電源電圧ＶＰＰには電圧が供給されなくともよい。電源電圧ＶＰＰが供給されない場合であっても、半導体記憶装置２は、電源電圧ＶＣＣが供給されていれば、各種の動作を実行することができる。すなわち、電源電圧ＶＣＣは、半導体記憶装置２に標準的に供給される電源であり、電源電圧ＶＰＰは、例えば使用環境に応じて追加的・任意的に供給される電源である。
【0103】
図９は、メモリセルトランジスタＭＴの閾値分布等を模式的に示す図である。図９の中段にある図は、メモリセルトランジスタＭＴの閾値電圧（横軸）と、メモリセルトランジスタＭＴの個数（縦軸）との対応関係を表している。
【0104】
本実施形態のようにＴＬＣ方式を採用した場合においては、複数のメモリセルトランジスタＭＴは、図９の中段に示されるように、８つの閾値分布を形成する。この８個の閾値分布（書き込みレベル）のことを、閾値電圧の低い方から順に“ＥＲ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、“Ｇ”レベルと称する。
【0105】
図９の上段にある表は、閾値電圧の上記各レベルのそれぞれに対応して、割り当てられるデータの例を表している。同表に示されるように、“ＥＲ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、及び“Ｇ”レベルには、例えば以下に示すような、それぞれ異なる３ビットデータが割り当てられている。
“ＥＲ”レベル：“１１１”（“下位ビット／中位ビット／上位ビット”）
“Ａ”レベル：“０１１”
“Ｂ”レベル：“００１”
“Ｃ”レベル：“０００”
“Ｄ”レベル：“０１０”
“Ｅ”レベル：“１１０”
“Ｆ”レベル：“１００”
“Ｇ”レベル：“１０１”
“ＥＲ”レベル：“１１１”（“下位ビット／中位ビット／上位ビット”）
“Ａ”レベル：“０１１”
“Ｂ”レベル：“００１”
“Ｃ”レベル：“０００”
“Ｄ”レベル：“０１０”
“Ｅ”レベル：“１１０”
“Ｆ”レベル：“１００”
“Ｇ”レベル：“１０１”
【0106】
このように、本実施形態におけるメモリセルトランジスタＭＴの閾値電圧は、予め設定された８つの候補レベルのうちの１つをとり得るものとなっており、それぞれの候補レベルに対応して、上記のようにデータが割り当てられている。
【0107】
互いに隣り合う一対の閾値分布の間には、それぞれ書き込み動作で使用されるベリファイ電圧が設定される。具体的には、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、及び“Ｇ”レベルにそれぞれ対応して、ベリファイ電圧ＶｆｙＡ、ＶｆｙＢ、ＶｆｙＣ、ＶｆｙＤ、ＶｆｙＥ、ＶｆｙＦ、及びＶｆｙＧが設定される。
【0108】
ベリファイ電圧ＶｆｙＡは、“ＥＲ”レベルにおける最大の閾値電圧と“Ａ”レベルにおける最小の閾値電圧との間に設定される。ワード線ＷＬにベリファイ電圧ＶｆｙＡが印加されると、当該ワード線ＷＬに繋がるメモリセルトランジスタＭＴのうち、閾値電圧が“ＥＲ”レベルに含まれるメモリセルトランジスタＭＴがオン状態になり、閾値電圧が“Ａ”レベル以上の閾値分布に含まれるメモリセルトランジスタＭＴがオフ状態になる。
【0109】
その他のベリファイ電圧ＶｆｙＢ、ＶｆｙＣ、ＶｆｙＤ、ＶｆｙＥ、ＶｆｙＦ、及びＶｆｙＧも、上記のベリファイ電圧ＶｆｙＡと同様に設定される。ベリファイ電圧ＶｆｙＢは、“Ａ”レベルと“Ｂ”レベルとの間に設定され、ベリファイ電圧ＶｆｙＣは、“Ｂ”レベルと“Ｃ”レベルとの間に設定され、ベリファイ電圧ＶｆｙＤは、“Ｃ”レベルと“Ｄ”レベルとの間に設定され、ベリファイ電圧ＶｆｙＥは、“Ｄ”レベルと“Ｅ”レベルとの間に設定され、ベリファイ電圧ＶｆｙＦは、“Ｅ”レベルと“Ｆ”レベルとの間に設定され、ベリファイ電圧ＶｆｙＧは、“Ｆ”レベルと“Ｇ”レベルとの間に設定される。
【0110】
例えば、ベリファイ電圧ＶｆｙＡは０．８Ｖに、ベリファイ電圧ＶｆｙＢは１．６Ｖに、ベリファイ電圧ＶｆｙＣは２．４Ｖに、ベリファイ電圧ＶｆｙＤは３．１Ｖに、ベリファイ電圧ＶｆｙＥは３．８Ｖに、ベリファイ電圧ＶｆｙＦは４．６Ｖに、ベリファイ電圧ＶｆｙＧは５．６Ｖに、それぞれ設定してもよい。しかし、これに限定されることなく、ベリファイ電圧ＶｆｙＡ、ＶｆｙＢ、ＶｆｙＣ、ＶｆｙＤ、ＶｆｙＥ、ＶｆｙＦ、及びＶｆｙＧは、例えば、０Ｖ～７.０Ｖの範囲で、適宜、段階的に設定してもよい。
【0111】
また、隣り合う閾値分布の間には、それぞれ読み出し動作で使用される読み出し電圧が設定される。「読み出し電圧」とは、読み出し動作時において、読み出し対象となるメモリセルトランジスタＭＴに繋がるワード線ＷＬ、すなわち選択ワード線に対し印加される電圧である。読み出し動作では、読み出し対象となるメモリセルトランジスタＭＴの閾値電圧が、印加された読み出し電圧よりも高いか否かの判定結果に基づいてデータが決定される。
【0112】
図９の下段の図において模式的に示されるように、具体的には、メモリセルトランジスタＭＴの閾値電圧が“ＥＲ”レベルに含まれるのか“Ａ”レベル以上に含まれるのかを判定する読み出し電圧ＶｒＡは、“ＥＲ”レベルにおける最大の閾値電圧と“Ａ”レベルにおける最小の閾値電圧との間に設定される。
【0113】
その他の読み出し電圧ＶｒＢ、ＶｒＣ、ＶｒＤ、ＶｒＥ、ＶｒＦ、及びＶｒＧも、上記の読み出し電圧ＶｒＡと同様に設定される。読み出し電圧ＶｒＢは、“Ａ”レベルと“Ｂ”レベルとの間に設定され、読み出し電圧ＶｒＣは、“Ｂ”レベルと“Ｃ”レベルとの間に設定され、読み出し電圧ＶｒＤは、“Ｃ”レベルと“Ｄ”レベルとの間に設定され、読み出し電圧ＶｒＥは、“Ｄ”レベルと“Ｅ”レベルとの間に設定され、読み出し電圧ＶｒＦは、“Ｅ”レベルと“Ｆ”レベルとの間に設定され、読み出し電圧ＶｒＧは、“Ｆ”レベルと“Ｇ”レベルとの間に設定される。
【0114】
そして、最も高い閾値分布（例えば“Ｇ”レベル）の最大の閾値電圧よりも高い電圧に、読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤが設定される。読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤがゲートに印加されたメモリセルトランジスタＭＴは、記憶するデータに依らずにオン状態になる。
【0115】
尚、ベリファイ電圧ＶｆｙＡ、ＶｆｙＢ、ＶｆｙＣ、ＶｆｙＤ、ＶｆｙＥ、ＶｆｙＦ、及びＶｆｙＧは、例えば、読み出し電圧ＶｒＡ、ＶｒＢ、ＶｒＣ、ＶｒＤ、ＶｒＥ、ＶｒＦ、及びＶｒＧよりもそれぞれ高い電圧に設定される。つまり、ベリファイ電圧ＶｆｙＡ、ＶｆｙＢ、ＶｆｙＣ、ＶｆｙＤ、ＶｆｙＥ、ＶｆｙＦ、及びＶｆｙＧは、それぞれ“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、及び“Ｇ”レベルの閾値分布の下裾近傍に設定される。
【0116】
以上に説明したようなデータの割り付けが適用された場合、読み出し動作において下位ビットの１ページデータ（下位ページデータ）は、読み出し電圧ＶｒＡ及びＶｒＥを用いた読み出し結果によって確定させることができる。中位ビットの１ページデータ（中位ページデータ）は、読み出し電圧ＶｒＢ、ＶｒＤ、及びＶｒＦを用いた読み出し結果によって確定させることができる。上位ビットの１ページデータ（上位ページデータ）は、読み出し電圧ＶｒＣ及びＶｒＧを用いた読み出し結果によって確定させることができる。このように、下位ページデータ、中位ページデータ、及び上位ページデータがそれぞれ、２回、３回、及び２回の読み出し動作によって確定するため、以上のようなデータの割り付けは“２－３－２コード”と称される。
【0117】
尚、以上で説明したようなデータの割り付けはあくまで一例であり、実際のデータの割り付けはこれに限定されない。例えば、２ビット又は４ビット以上のデータが１つのメモリセルトランジスタＭＴに記憶されてもよい。また、データが割り付けられる閾値分布の数（つまり、上記の「候補レベル」の数）は７以下であってもよく、９以上であってもよい。例えば、“２－３－２コード”に代えて、“１－３－３コード”又は“１－２－４コード”を用いてもよい。また、例えば、下位ビット／中位ビット／上位ビットの割り当てを変更してもよい。より具体的には、例えば、“２－３－２コード”において、下位ページデータを読み出し電圧ＶｒＣ及びＶｒＢを用いた読み出し結果によって確定させ、中位ページデータを読み出し電圧ＶｒＢ、ＶｒＤ、及びＶｒＦを用いた読み出し結果によって確定させ、上位ページデータを読み出し電圧ＶｒＡ及びＶｒＥを用いた読み出し結果によって確定させるようにデータを割り当ててもよい。すなわち、例えば、下位ビットと上位ビットの割り当てを入れ替えてもよい。この場合、閾値電圧の各レベルのそれぞれに対応して、以下のようにデータが割り当てられる。
“ＥＲ”レベル：“１１１”（“下位ビット／中位ビット／上位ビット”）
“Ａ”レベル：“１１０”
“Ｂ”レベル：“１００”
“Ｃ”レベル：“０００”
“Ｄ”レベル：“０１０”
“Ｅ”レベル：“０１１”
“Ｆ”レベル：“００１”
“Ｇ”レベル：“１０１”
“ＥＲ”レベル：“１１１”（“下位ビット／中位ビット／上位ビット”）
“Ａ”レベル：“１１０”
“Ｂ”レベル：“１００”
“Ｃ”レベル：“０００”
“Ｄ”レベル：“０１０”
“Ｅ”レベル：“０１１”
“Ｆ”レベル：“００１”
“Ｇ”レベル：“１０１”
【0118】
半導体記憶装置２において行われる書き込み動作について説明する。書き込み動作では、プログラム動作及びベリファイ動作が行われる。「プログラム動作」とは、一部のメモリセルトランジスタＭＴの電荷蓄積層３３６（図４）に電子を注入することにより、当該メモリセルトランジスタＭＴの閾値電圧を変化させる動作のことである。「ベリファイ動作」とは、上記のプログラム動作の後、データを読み出すことで、メモリセルトランジスタＭＴの閾値電圧がターゲットレベルまで達したか否かを判定し検証する動作である。閾値電圧がターゲットレベルまで達したメモリセルトランジスタＭＴは、その後、書き込み禁止とされる。ここでいう「ターゲットレベル」とは、先に述べた８つの候補レベルの中から、目標のレベルとして設定された特定の候補レベルのことである。
【0119】
書き込み動作では、以上のプログラム動作及びベリファイ動作が繰り返し実行される。これにより、メモリセルトランジスタＭＴの閾値電圧がターゲットレベルまで上昇する。
【0120】
複数のワード線ＷＬのうち、書き込み動作の対象（つまり、閾値電圧を変化させる対象）であるメモリセルトランジスタＭＴに繋がっているワード線ＷＬのことを、以下では「選択ワード線」とも称する。また、書き込み動作の対象ではないメモリセルトランジスタＭＴに繋がっているワード線ＷＬのことを、以下では「非選択ワード線」とも称する。書き込み対象であるメモリセルトランジスタＭＴのことを、以下では「選択メモリトランジスタ」とも称する。
【0121】
複数のストリングユニットＳＵのうち、書き込み動作の対象となるストリングユニットＳＵのことを、以下では「選択ストリングユニット」とも称する。また、書き込み動作の対象とはならないストリングユニットＳＵのことを、以下では「非選択ストリングユニット」とも称する。
【0122】
選択ストリングユニットに含まれる各ＮＡＮＤストリングＮＳの導電体柱３３８、すなわち、選択ストリングユニットにおける各チャンネルのことを、以下では「選択チャンネル」とも称する。また、非選択ストリングユニットに含まれる各ＮＡＮＤストリングＮＳの導電体柱３３８、すなわち、非選択ストリングユニットにおける各チャンネルのことを、以下では「非選択チャンネル」とも称する。
【0123】
複数のビット線ＢＬのうち、選択メモリトランジスタに繋がっているビット線ＢＬのことを、以下では「選択ビット線」とも称する。また、選択メモリトランジスタに繋がっていないビット線ＢＬのことを、以下では「非選択ビット線」とも称する。
【0124】
プログラム動作について説明する。図１０は、プログラム動作時における各配線の電位変化を示している。プログラム動作では、センスアンプ１２０が、プログラムデータに対応して各ビット線ＢＬの電位を変化させる。プログラム対象の（閾値電圧を上昇させるべき）メモリセルトランジスタＭＴに繋がるビット線ＢＬには、“Ｌ”レベルとして例えば接地電位であるＶＳＳ（０Ｖ）が印加される。プログラム対象ではない（閾値電圧を維持させるべき）メモリセルトランジスタＭＴに繋がるビット線ＢＬには、“Ｈ”レベルとして、例えば２．５Ｖが印加される。前者のビット線ＢＬは、図１０においては「ＢＬ（０）」と表記されている。後者のビット線ＢＬは、図１０においては「ＢＬ（１）」と表記されている。
【0125】
ロウデコーダ１３０は、書き込み動作の対象としていずれかのブロックＢＬＫを選択し、更にいずれかのストリングユニットＳＵを選択する。より具体的には、選択されたストリングユニットＳＵにおけるセレクトゲート線ＳＧＤ（選択セレクトゲート線ＳＧＤｓｅｌ）には、電圧生成回路４３からロウデコーダ１３０を介して例えば５Ｖが印加される。これにより、選択トランジスタＳＴ１はオン状態となる。他方で、セレクトゲート線ＳＧＳには、電圧生成回路４３からロウデコーダ１３０を介して例えば電圧ＶＳＳが印加される。これにより、選択トランジスタＳＴ２はオフ状態となる。
【0126】
また、選択ブロックＢＬＫにおける非選択ストリングユニットＳＵのセレクトゲート線ＳＧＤ（非選択セレクトゲート線ＳＧＤｕｓｅｌ）には、電圧生成回路４３からロウデコーダ１３０を介して例えば電圧５Ｖが印加される。これにより、選択トランジスタＳＴ１がオン状態となる。なお、各ブロックＢＬＫに含まれるストリングユニットＳＵにおいて、セレクトゲート線ＳＧＳは共通に接続されている。従って、非選択ストリングユニットＳＵにおいても、選択トランジスタＳＴ２はオフ状態となる。
【0127】
更に、非選択ブロックＢＬＫにおけるセレクトゲート線ＳＧＤ及びセレクトゲート線ＳＧＳには、電圧生成回路４３からロウデコーダ１３０を介して例えば電圧ＶＳＳが印加される。これにより、選択トランジスタＳＴ１及び選択トランジスタＳＴ２はオフ状態となる。
【0128】
ソース線ＳＬは、セレクトゲート線ＳＧＳの電位よりも高い電位とされる。当該電位は、例えば１Ｖである。
【0129】
その後、選択ブロックＢＬＫにおける選択セレクトゲート線ＳＧＤｓｅｌの電位を、例えば２．５Ｖとする。この電位は、上記の例で０Ｖが与えられたビット線ＢＬ（０）に対応する選択トランジスタＳＴ１はオンさせるが、２．５Ｖが与えられたビット線ＢＬ（１）に対応する選択トランジスタＳＴ１はカットオフさせる電圧である。これにより、選択ストリングユニットＳＵにおいては、ビット線ＢＬ（０）に対応する選択トランジスタＳＴ１はオンされ、２．５Ｖが与えられたビット線ＢＬ（１）に対応する選択トランジスタＳＴ１はカットオフされる。一方で、非選択セレクトゲート線ＳＧＤｕｓｅｌの電位を、例えば電圧ＶＳＳとする。これにより、非選択ストリングユニットＳＵにおいては、ビット線ＢＬ（０）及びビット線ＢＬ（１）の電位に関わらず、選択トランジスタＳＴ１はカットオフされる。
【0130】
そしてロウデコーダ１３０は、選択ブロックＢＬＫにおいて、書き込み動作の対象としていずれかのワード線ＷＬを選択する。書き込み動作の対象となるワード線ＷＬ（選択ワード線ＷＬｓｅｌ）に、電圧生成回路４３からロウデコーダ１３０を介して例えば電圧ＶＰＧＭが印加される。一方で、その他のワード線ＷＬ（非選択ワード線ＷＬｕｓｅｌ）に、電圧生成回路４３からロウデコーダ１３０を介して例えば電圧ＶＰＡＳＳ＿ＰＧＭが印加される。電圧ＶＰＧＭは、トンネル現象により電子を電荷蓄積層３３６に注入するための高電圧である。電圧ＶＰＡＳＳ＿ＰＧＭは、ワード線ＷＬに繋がるメモリセルトランジスタＭＴをＯＮとする一方で、閾値電圧は変化させない程度の電圧である。ＶＰＧＭはＶＰＡＳＳ＿ＰＧＭよりも高い電圧である。
【0131】
プログラム対象のビット線ＢＬ（０）に対応するＮＡＮＤストリングＮＳでは、選択トランジスタＳＴ１がオン状態となる。そのため、選択ワード線ＷＬｓｅｌに接続されたメモリセルトランジスタＭＴのチャネル電位は０Ｖとなる。制御ゲートとチャネルとの間の電位差が大きくなり、その結果、電子が電荷蓄積層３３６に注入されるので、メモリセルトランジスタＭＴの閾値電圧が上昇される。
【0132】
プログラム対象ではないビット線ＢＬ（１）に対応するＮＡＮＤストリングＮＳでは、選択トランジスタＳＴ１がカットオフ状態となる。そのため、選択ワード線ＷＬｓｅｌに接続されたメモリセルトランジスタＭＴのチャネルは電気的にフローティングとなり、ワード線ＷＬ等との容量カップリングによりチャネル電位は電圧ＶＰＧＭ近くまで上昇される。制御ゲートとチャネルとの間の電位差が小さくなり、その結果、電子は電荷蓄積層３３６に注入されないので、メモリセルトランジスタＭＴの閾値電圧は維持される。正確にいうと、閾値分布レベルがより高い分布に遷移するほどには、閾値電圧は変動しない。
【0133】
読み出し動作について説明する。尚、プログラム動作に続いて行われるベリファイ動作は、以下に説明する読み出し動作と同じである。図１１は、読み出し動作時における各配線の電位変化を示している。読み出し動作では、読み出し動作の対象となるメモリセルトランジスタＭＴ、を含むＮＡＮＤストリングＮＳが選択される。あるいは、読み出し動作の対象となるページを含むストリングユニットＳＵが選択される。
【0134】
まず、選択セレクトゲート線ＳＧＤｓｅｌ、非選択セレクトゲート線ＳＧＤｕｓｅｌ及びセレクトゲート線ＳＧＳには、電圧生成回路４３からロウデコーダ１３０を介して例えば５Ｖが印加される。これにより、選択ブロックＢＬＫに含まれる選択トランジスタＳＴ１及び選択トランジスタＳＴ２はオン状態となる。また、選択ワード線ＷＬｓｅｌ及び非選択ワード線には、電圧生成回路４３からロウデコーダ１３０を介して例えば読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤが印加される。読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤは、メモリセルトランジスタＭＴの閾値電圧にかかわらず、メモリセルトランジスタＭＴをＯＮとすることができ、かつ、閾値電圧は変化させない程度の電圧である。これにより、選択ストリングユニットＳＵであるか非選択ストリングユニットＳＵであるかにかかわらず、選択ブロックＢＬＫに含まれる全てのＮＡＮＤストリングＮＳにおいて、電流が導通する。
【0135】
次に、読み出し動作の対象となるメモリセルトランジスタＭＴに繋がるワード線ＷＬ（選択ワード線ＷＬｓｅｌ）に対し、電圧生成回路４３からロウデコーダ１３０を介して例えばＶｒＡのような読み出し電圧Ｖｒが印加される。それ以外のワード線（非選択ワード線ＷＬｕｓｅｌ）に対しては、読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤが印加される。
【0136】
また、選択セレクトゲート線ＳＧＤｓｅｌ及びセレクトゲート線ＳＧＳに印加する電圧は維持しつつ、非選択セレクトゲート線ＳＧＤｕｓｅｌには、電圧生成回路４３からロウデコーダ１３０を介して例えば電圧Ｖｓｓが印加される。これにより、選択ストリングユニットＳＵに含まれる選択トランジスタＳＴ１はオン状態を維持するが、非選択ストリングユニットＳＵに含まれる選択トランジスタＳＴ１はオフ状態となる。なお、選択ストリングユニットＳＵであるか非選択ストリングユニットＳＵであるかにかかわらず、選択ブロックＢＬＫに含まれる選択トランジスタＳＴ２はオン状態となる。
【0137】
これにより、非選択ストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳは、少なくとも選択トランジスタＳＴ１がオフ状態となるため、電流パスを形成しない。一方で、選択ストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳは、選択ワード線ＷＬｓｅｌに印加される読み出し電圧ＶｒとメモリセルトランジスタＭＴの閾値電圧との関係に応じて、電流パスが形成され、または、形成されない。
【0138】
センスアンプ１２０は、選択されたＮＡＮＤストリングＮＳに繋がるビット線ＢＬに対して電圧を印加する。この状態で、センスアンプ１２０は、当該ビット線ＢＬを流れる電流の値に基づいてデータの読み出しを行う。具体的には、読み出し動作の対象となるメモリセルトランジスタＭＴの閾値電圧が、当該メモリセルトランジスタＭＴに印加された読み出し電圧よりも高いか否かを判定する。尚、データの読み出しは、ビット線ＢＬを流れる電流の値に基づくのではなく、ビット線ＢＬにおける電位の時間変化に基づいて行われてもよい。後者の場合、ビット線ＢＬは、予め所定の電位となるようにプリチャージされる。
【0139】
先に述べたベリファイ動作も、上記のような読み出し動作と同様に行われる。ベリファイ動作では、ベリファイの対象となるメモリセルトランジスタＭＴに繋がるワード線ＷＬに対し、例えばＶｆｙＡのようなベリファイ電圧が電圧生成回路４３からロウデコーダ１３０を介して印加されることとなる。
【0140】
なお、先に述べたプログラム動作の初期段階における選択セレクトゲート線ＳＧＤｓｅｌ及び非選択セレクトゲート線ＳＧＤｕｓｅｌに５Ｖの電圧を印加する動作は、省略される場合がある。同様に、先に述べた読み出し動作（ベリファイ動作）の初期段階における非選択セレクトゲート線ＳＧＤｕｓｅｌに５Ｖの電圧を印加し選択ワード線ＷＬｓｅｌに読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤを印加する動作は、省略される場合がある。
【0141】
図１２には、本実施形態における書き込み動作時における各配線の電位変化等が模式的に表されている。図１２（Ａ）に示されるのは、各ワード線ＷＬの電位を変化させるために、電圧生成回路４３からメモリセルアレイ１１０へと供給される電流の時間変化の例である。当該電流のことを、以下では「Ｉｃｃ」とも称する。
【0142】
図１２（Ｂ）の線Ｌ０１に示されるのは、選択セレクトゲート線ＳＧＤｓｅｌにおける電位の時間変化の例である。当該電位のことを、以下では「Ｖ＿ＳＧＤ＿ｓｅｌ」とも称する。また、図１２（Ｂ）の線Ｌ０２に示されるのは、非選択セレクトゲート線ＳＧＤｕｓｅｌにおける電位の時間変化の例である。当該電位のことを、以下では「Ｖ＿ＳＧＤ＿ｕｓｅｌ」とも称する。
【0143】
図１２（Ｃ）に示されるのは、選択ワード線ＷＬｓｅｌにおける電位の時間変化の例である。当該電位のことを、以下では「Ｖ＿ＷＬ＿ｓｅｌ」とも称する。図１２（Ｄ）に示されるのは、非選択ワード線ＷＬｕｓｅｌにおける電位の時間変化の例である。当該電位のことを、以下では「Ｖ＿ＷＬ＿ｕｓｅｌ」とも称する。
【0144】
図１２（Ｅ）に示されるのは、選択セレクトゲート線ＳＧＤｓｅｌに対応する選択ストリングユニットに属する選択チャンネルにおける電位の時間変化の例である。当該電位のことを、以下では「Ｖ＿Ｃｈ＿ｓｅｌ」とも称する。このうち、線Ｌ１１に示されるのは、選択チャンネルのうち、選択メモリトランジスタに繋がっていないもの（換言すれば、非選択ビット線に繋がっているもの）における電位の時間変化の例である。線Ｌ１２に示されるのは、選択チャンネルのうち、選択メモリトランジスタに繋がるもの（換言すれば、選択ビット線に繋がっているもの）における電位の時間変化の例である。
【0145】
図１２（Ｆ）に示されるのは、ビット線ＢＬにおける電位の時間変化の例である。当該電位のことを、以下では「Ｖ＿ＢＬ」とも称する。このうち、線Ｌ２１に示されるのは、複数のビット線ＢＬのうち非選択ビット線における電位の時間変化の例である。線Ｌ２２に示されるのは、複数のビット線ＢＬのうち選択ビット線における電位の時間変化の例である。
【0146】
図１２（Ｇ）に示されるのは、非選択セレクトゲート線ＳＧＤｕｓｅｌに対応する非選択ストリングユニットに属する非選択チャンネルにおける電位の時間変化の例である。当該電位のことを、以下では「Ｖ＿Ｃｈ＿ｕｓｅｌ」とも称する。このうち、線Ｌ３１に示されるのは、非選択ビット線に繋がっている非選択チャンネルの電位の時間変化の例である。線Ｌ３２に示されるのは、選択ビット線に繋がっている非選択チャンネルの電位の時間変化の例である。
【0147】
図１２の例では、時刻ｔ１においてプログラム動作が開始される。シーケンサ４１は、時刻ｔ１から時刻ｔ２までの期間において、Ｖ＿ＳＧＤ＿ｓｅｌ（線Ｌ０１）及びＶ＿ＳＧＤ＿ｕｓｅｌ（線Ｌ０２）を例えば０Ｖから５Ｖまで上昇させる。これにより、選択ストリングユニットの各選択トランジスタＳＴ１と非選択ストリングユニットの各選択トランジスタＳＴ１は、それぞれ、オン状態となる。
【0148】
時刻ｔ２において、シーケンサ４１は、非選択ビット線の電位を、図１２（Ｆ）の線Ｌ２１のように２．５Ｖまで上昇させる。これにより、非選択ビット線に繋がっている選択チャンネルにおける電位は、図１２（Ｅ）の線Ｌ１１に示されるように２．５Ｖまで上昇する。尚、図示は省略するが、プログラム動作が行われている期間においては、選択トランジスタＳＴ２はオフ状態とされている。
【0149】
その後、シーケンサ４１は、Ｖ＿ＳＧＤ＿ｓｅｌ（線Ｌ０１）を一旦低下させた後、時刻ｔ３から時刻ｔ４までの期間においてＶ＿ＳＧＤ＿ｓｅｌを２．５Ｖに変化させるとともに、Ｖ＿ＳＧＤ＿ｕｓｅｌ（線Ｌ０２）を０Ｖに変化させる（図１２（Ｂ））。
【0150】
図１２（Ｂ）及び図１２（Ｆ）に示されるように、時刻ｔ４以降においては、Ｖ＿ＳＧＤ＿ｓｅｌは非選択ビット線における電位（２．５Ｖ）と同電位となっている。このため、選択ストリングユニットにおいて非選択ビット線に繋がる選択トランジスタＳＴ１は、カットオフされてオフ状態となる。一方、Ｖ＿ＳＧＤ＿ｓｅｌ（線Ｌ０１）は選択ビット線における電位（０Ｖ）よりも高くなっている。このため、選択ストリングユニットにおいて選択ビット線に繋がる選択トランジスタＳＴ１はオン状態となる。なお、Ｖ＿ＳＧＤ＿ｕｓｅｌ（線Ｌ０２）は非選択ビット線における電位（２．５Ｖ）より低く、選択ビット線における電位（０Ｖ）と同電位であるため、非選択ストリングユニットにおける選択トランジスタＳＴ１は全てオフ状態となる。
【0151】
その結果、非選択ビット線に繋がっている選択チャンネルは、選択トランジスタＳＴ１がオフ状態となることにより、時刻ｔ４以降においてフローティングの状態となる。一方、選択ビット線に繋がっている選択チャンネルは、選択トランジスタＳＴ１がオン状態となることにより、時刻ｔ４以降において選択ビット線と導通した状態となる。
【0152】
その後、時刻ｔ５から時刻ｔ６までの期間において、シーケンサは、ワード線ＷＬのそれぞれの電位をＶＰＡＳＳ＿ＰＧＭまで上昇させる。ＶＰＡＳＳ＿ＰＧＭは、メモリセルトランジスタＭＴの閾値電圧によることなく、メモリセルトランジスタＭＴをオン状態とするような大きさの電位であって、例えば１０Ｖである。図１２（Ｃ）及び図１２（Ｄ）に示されるように、時刻ｔ６においては、Ｖ＿ＷＬ＿ｓｅｌ及びＶ＿ＷＬ＿ｕｓｅｌの両方がＶＰＡＳＳ＿ＰＧＭまで上昇した状態となる。図１２（Ａ）に示されるように、時刻ｔ５以降においては、ワード線ＷＬの電位を上昇させることに伴い、一時的にＩｃｃが上昇する。
【0153】
非選択ビット線に繋がっている選択チャンネルは、先に述べたようにフローティングの状態となっている。この状態で、それぞれのワード線ＷＬの電位がＶＰＡＳＳ＿ＰＧＭまで上昇すると、ワード線ＷＬと当該選択チャンネルとの間の容量カップリングにより、当該選択チャンネルの電位も上昇する。非選択ビット線に繋がっている選択チャンネルの電位Ｖ＿Ｃｈ＿ｓｅｌは、例えば、図１２（Ｅ）の線Ｌ１１に示されるように、Ｖ＿ＩＨ１まで上昇している。Ｖ＿ＩＨ１は、概ねＶＰＡＳＳ＿ＰＧＭと同程度の電位である。非選択ビット線に繋がっている非選択チャンネルの電位Ｖ＿Ｃｈ＿ｕｓｅｌも、図１２（Ｇ）の線Ｌ３１に示されるように、Ｖ＿ＩＨ１まで上昇している。すなわち、図１２（Ｇ）の線Ｌ３１に示される非選択ビット線に繋がっている非選択チャンネルの電位Ｖ＿Ｃｈ＿ｕｓｅｌは、図１２（Ｅ）の線Ｌ１１に示される非選択ビット線に繋がっている選択チャンネルの電位Ｖ＿Ｃｈ＿ｓｅｌと概ね同様に変化する。
【0154】
なお、選択ビット線に繋がっている非選択チャンネルも、非選択ビット線に繋がっている非選択チャンネルと同様に、フローティングの状態となっている。この状態で、それぞれのワード線ＷＬの電位がＶＰＡＳＳ＿ＰＧＭまで上昇すると、ワード線ＷＬと当該非選択チャンネルとの間の容量カップリングにより、当該非選択チャンネルの電位も上昇する。選択ビット線に繋がっている非選択チャンネルの電位Ｖ＿Ｃｈ＿ｕｓｅｌは、図１２（Ｇ）の線Ｌ３２に示されるように、Ｖ＿ＩＨ２まで上昇している。Ｖ＿ＩＨ２は、概ねＶＰＡＳＳ＿ＰＧＭと同程度の電位であるが、Ｖ＿ＩＨ１より低い電位である。
【0155】
選択ビット線に繋がっている選択チャンネルは、先に述べたように選択ビット線ＢＬと導通した状態となっている。このため、それぞれのワード線ＷＬの電位がＶＰＡＳＳ＿ＰＧＭまで上昇しても、当該選択チャンネルの電位は上昇せず、図１２（Ｅ）の線Ｌ１２に示されるように０Ｖのままとなる。
【0156】
時刻ｔ６において、各ワード線ＷＬの電位がＶＰＡＳＳ＿ＰＧＭまで上昇すると、シーケンサ４１は、選択ワード線の電位であるＶ＿ＷＬ＿ｓｅｌを更にＶＰＧＭまで上昇させる。ＶＰＧＭは、メモリセルトランジスタＭＴの閾値電圧を上昇させるような大きさの電位であって、例えば２０Ｖである。非選択ワード線の電位はＶＰＡＳＳ＿ＰＧＭのまま維持される。
【0157】
図１３には、このときにおけるＮＡＮＤストリングＮＳの様子が等価回路図として示されている。図１３に示される一対のＮＡＮＤストリングＮＳ１、ＮＳ２は、同一の選択ストリングユニットに属している。このうち、ＮＡＮＤストリングＮＳ１は選択ビット線に繋がっており、ＮＡＮＤストリングＮＳ２は非選択ビット線に繋がっている。図１３の例では、ＮＡＮＤストリングＮＳ１のメモリセルトランジスタＭＴ３が、書き込み動作の対象となっている。
【0158】
時刻ｔ７以降において、ＮＡＮＤストリングＮＳ１では、選択トランジスタＳＴ１と、メモリセルトランジスタＭＴがオン状態となっており、選択トランジスタＳＴ２がオフ状態となっている。このため、選択ビット線に繋がっている選択チャンネルの電位Ｖ＿Ｃｈ＿ｓｅｌは０Ｖとなっている。
【0159】
ＮＡＮＤストリングＮＳ１のうち、書き込みの対象とはなっていないメモリセルトランジスタＭＴ０～ＭＴ２、ＭＴ４～ＭＴ７においては、ゲートに接続された非選択ワード線（ＶＰＡＳＳ＿ＰＧＭ）と、その内側の選択チャンネル（０Ｖ）の間の電位差は１０Ｖ程度である。このため、これらのメモリセルトランジスタＭＴは、オン状態となるだけであり、その閾値電圧は変化しない。
【0160】
一方、ＮＡＮＤストリングＮＳ１のうち、書き込みの対象となっているメモリセルトランジスタＭＴ３においては、ゲートに接続された選択ワード線（ＶＰＧＭ）と、その内側の選択チャンネル（０Ｖ）との間の電位差は、比較的高い２０Ｖとなっている。このため、メモリセルトランジスタＭＴ３の閾値電圧は変化し、データが書き込まれる。
【0161】
非選択ビット線に繋がるＮＡＮＤストリングＮＳ２では、先に述べたように、選択トランジスタＳＴ１、ＳＴ２のいずれもがオフ状態となっている。このため、非選択ビット線に繋がっている選択チャンネルはフローティング状態となっている。各メモリセルトランジスタＭＴのゲートに繋がるワード線ＷＬ（ＶＰＡＳＳ＿ＰＧＭ又はＶＰＧＭ）と、その内側にある選択チャンネル（Ｖ＿ＩＨ１）との間の電位差は、概ね０Ｖ～１０Ｖ程度の範囲に収まる。このため、これらのメモリセルトランジスタＭＴは、オン状態となるだけであり、その閾値電圧は変化しない。非選択ストリングユニットに属するＮＡＮＤストリングＮＳにおいてもこれと同様であり、当該ＮＡＮＤストリングＮＳに含まれる各メモリセルトランジスタＭＴの閾値電圧は変化しない。
【0162】
以上のように、プログラム動作が実行される際においては、選択ストリングユニットに含まれる複数の選択チャンネルは、０Ｖに維持されるものとＶ＿ＩＨ１まで上昇するものとに分かれることとなる。０Ｖに維持されるチャンネル、すなわち、データが書き込まれるメモリセルトランジスタＭＴに繋がるチャンネルのことを、以下では「チャンネルＰＧ」とも称する。また、Ｖ＿ＩＨ１まで上昇するチャンネル、すなわち、データが書き込まれるメモリセルトランジスタＭＴに繋がっていないチャンネルのことを、以下では「チャンネルＩＨ」とも称する。選択ストリングユニットに属するチャンネルＰＧ及びチャンネルＩＨのそれぞれの数は、ページに書き込まれるデータや、後述のループ回数に応じて都度変化する。
【0163】
尚、非選択ストリングユニットに含まれる複数の非選択チャンネルは、プログラム動作において、その全てが少なくともＶ＿ＩＨ２まで上昇する。すなわち、プログラム動作において、選択ビット線に繋がっている非選択チャンネルの電位Ｖ＿Ｃｈ＿ｕｓｅｌはＶ＿ＩＨ２まで上昇し、非選択ビット線に繋がっている非選択チャンネルの電位Ｖ＿Ｃｈ＿ｕｓｅｌは、Ｖ＿ＩＨ２より高いＶ＿ＩＨ１まで上昇する。非選択ストリングユニットに属するＶ＿ＩＨ２まで電位が上昇する非選択チャンネル及びＶ＿ＩＨ１まで電位が上昇する非選択チャンネルのそれぞれの数も、ページに書き込まれるデータや、ループ回数に応じて都度変化する。
【0164】
図１２に戻って説明を続ける。時刻ｔ７において、選択ワード線の電位Ｖ＿ＷＬ＿ｓｅｌがＶＰＧＭとされると、上記のようにデータの書き込みが行われる。当該状態は、時刻ｔ８までの一定期間継続される。時刻ｔ８においてプログラム動作は終了し、以降はベリファイ動作が行われる。
【0165】
ベリファイ動作において、シーケンサ４１は、セレクトゲート線ＳＧＤにおける電位Ｖ＿ＳＧＤを、例えば５Ｖまで上昇させる（図１２（Ｂ））。また、ビット線ＢＬの電位Ｖ＿ＢＬを、例えば１Ｖに変化させる（図１２（Ｆ））。尚、このようなＶ＿ＢＬの切り換えは、選択ビット線及び非選択ビット線の両方に対して行われる。
【0166】
上記と同時に、シーケンサ４１は、選択ワード線における電位Ｖ＿ＷＬ＿ｓｅｌを、ＶＰＧＭからＶＰＡＳＳ＿ＲＥＡＤまで変化させる。その後の時刻ｔ９において、シーケンサ４１は、選択ワード線における電位Ｖ＿ＷＬ＿ｓｅｌを、ＶＰＡＳＳ＿ＲＥＡＤからＶｃｇｒｖまで変化させる（図１２（Ｃ））。Ｖｃｇｒｖは、ベリファイの対象となる候補レベルに応じて、図９のＶｆｙＡやＶｆｙＢ等の中から選択される大きさの電位である。ベリファイの対象となる候補レベルがどのように設定されるかについては後に説明する。
【0167】
また、シーケンサ４１は、非選択ワード線における電位Ｖ＿ＷＬ＿ｕｓｅｌを、ＶＰＡＳＳ＿ＰＧＭからＶＰＡＳＳ＿ＲＥＡＤまで変化させる（図１２（Ｄ））。ＶＰＡＳＳ＿ＲＥＡＤは、メモリセルトランジスタＭＴの閾値電圧によることなく、メモリセルトランジスタＭＴをオン状態とするような大きさの電位であって、例えば５Ｖである。
【0168】
以上のような各配線の電位の変更は、ベリファイ動作が開始された時刻ｔ８以降の期間において、シーケンサ４１によって概ね同時に行われる。
【0169】
時刻ｔ８の後の時刻ｔ９には、シーケンサ４１は、Ｖ＿ＳＧＤ＿ｕｓｅｌ（線Ｌ０２）を例えば５Ｖから０Ｖまで下降させる。時刻ｔ９以降は、Ｖ＿ＳＧＤが５Ｖに上昇したことに伴って選択トランジスタがＯＮ状態となり、それぞれのビット線ＢＬと選択チャンネルとの間が導通した状態となる。このため、Ｖ＿Ｃｈ＿ｓｅｌ及びＶ＿Ｃｈ＿ｕｓｅｌは、いずれも、ビット線ＢＬの電位と同じ１Ｖとなるように変化する。
【0170】
時刻ｔ９の状態においては、ベリファイの対象となるメモリセルトランジスタＭＴの閾値電圧が、Ｖｃｇｒｖよりも高い場合には、当該メモリセルトランジスタＭＴはオフ状態となり、当該メモリセルトランジスタＳＴを含むチャンネルＰＧには電流が流れない。一方、ベリファイの対象となるメモリセルトランジスタＭＴの閾値電圧が、Ｖｃｇｒｖよりも低い場合には、当該メモリセルトランジスタＳＴはオン状態となり、当該メモリセルトランジスタＭＴを含むチャンネルＰＧには電流が流れる。それぞれの電流値は、センスアンプ１２０によって検知することができる。シーケンサ４１は、チャンネルＰＧを流れる電流に基づいて、メモリセルトランジスタＭＴの閾値電圧がターゲットレベルに到達したかどうかを判定することができる。その後の時刻ｔ１０においてベリファイ動作が完了すると、シーケンサ４１は、図１２（Ｂ）のＶ＿ＳＧＤ＿ｓｅｌ（線Ｌ０１）を５Ｖから０Ｖまで下降させると共に、図１２（Ｃ）のＶ＿ＷＬ＿ｓｅｌをＶｃｇｒｖから０Ｖまで下降させる。
【0171】
尚、図１２の例は、ベリファイ動作が単一のレベルを対象として行われる例となっている。つまり、図１２（Ｃ）に示されるＶ＿ＷＬ＿ｓｅｌは、時刻ｔ９においてＶｃｇｒｖに設定された後、当該電圧に対応した単一のレベルについてのみベリファイ動作が行われている。後に説明するように、時刻ｔ９以降においては、Ｖｃｇｒｖが段階的に変化するように調整され、それぞれの段階に応じた複数のレベルについてベリファイ動作が行われることもある。
【0172】
書き込み動作の全体における具体的な流れについて説明する。書き込み動作では、データが正しく書き込まれたことが確認されるまで、上記のようなプログラム動作とベリファイ動作とが繰り返される。図１４では、プログラム動作とベリファイ動作との組み合わせが１９回繰り返されることによって、データが書き込まれる場合を例に示している。このように繰り返される各動作のことを、以下では「ループ」とも称する。
【0173】
図１４には、書き込み動作時における選択ワード線の電位変化の例が示されている。同図に示されるように、上記のループは最大で１９回実行される。尚、図１４に示される「ＶＰＧＭ１」とは、１回目のループにおいて選択ワード線に印加されるＶＰＧＭのことである。「ＶＰＧＭ２」とは、２回目のループにおいて選択ワード線に印加されるＶＰＧＭのことである。以下同様に、各回のループにおいて選択ワード線に印加されるＶＰＧＭが、図１４においては「ＶＰＧＭ３」、「ＶＰＧＭ４」、・・・、「ＶＰＧＭ１９」と表記されている。同図に示されるように、ループが繰り返される毎に、ＶＰＧＭの値は次第に大きくなるようにステップアップされる。
【0174】
図１５には、各ループにおいて行われるベリファイ動作のターゲットレベルが示されている。また、図１６には、各ループにおいて行われるプログラム動作のターゲットレベルが示されている。尚、図１６に示される「１」は、当該レベルにおける書き込み動作が行われないことを意味しており、「０」は、当該レベルにおける書き込み動作が行わることを意味している。また、「０／１」は、当該レベルにおける書き込み動作が基本的には行われるが、前回の書き込み動作時においてベリファイをパスしていた場合には、書き込み動作が行われないことを意味している。
【0175】
図１４及び図１５、１６に示されるように、これらの例における１回目のループでは、プログラム動作において選択ワード線にＶＰＧＭ１が印加された後、ベリファイ動作は“Ａ”レベルのみを対象にして行われる。つまり、ベリファイ動作時において選択ワード線にはベリファイ電圧ＶｆｙＡが印加され、ベリファイ電圧ＶｆｙＢ～ＶｆｙＧは印加されない。
【0176】
尚、１回目のループにおいてプログラム対象となるメモリセルトランジスタＭＴは、閾値電圧が最終的に“Ａ”レベル以上となるべき全てのメモリセルトランジスタＭＴである。一方、１回目のループにおいて“Ａ”レベルのベリファイ対象となるメモリセルトランジスタＭＴは、閾値電圧が最終的に“Ａ”レベルとなるメモリセルトランジスタＭＴである。閾値電圧が最終的に“Ｂ”レベル以上となるメモリセルトランジスタＭＴは、“Ａ”レベルのベリファイ対象からは外される。
【0177】
２回目のループでは、選択ワード線にＶＰＧＭ２が印加された後、１回目のループと同様のプログラム動作及びベリファイ動作が行われる。ただし、閾値電圧が最終的に“Ａ”レベルとなるメモリセルトランジスタＭＴのうち、１回目のループにおいて“Ａ”レベルのベリファイにパスしたものは、２回目のループにおけるプログラム動作及びベリファイ動作の対象からは外される。つまり、２回目のループでは、閾値電圧が最終的に“Ｂ”レベル以上となるメモリセルトランジスタＭＴと、前回のループにおいてベリファイにフェイルしたメモリセルトランジスタＭＴとが、プログラム動作の対象とされる。
【0178】
３回目のループでは、選択ワード線にＶＰＧＭ３が印加されプログラム動作が行われた後、ベリファイ動作は“Ａ”レベルと“Ｂ”レベルとを対象にして行われる。つまり、ベリファイ動作時において選択ワード線にはベリファイ電圧ＶｆｙＡ及びＶｆｙＢが順次印加され、ベリファイ電圧ＶｆｙＣ～ＶｆｙＧは印加されない。
【0179】
尚、３回目のループにおいてプログラム対象となるメモリセルトランジスタＭＴは、閾値電圧が最終的に“Ｂ”レベル以上となるべき全てのメモリセルトランジスタＭＴと、これまでのループにおいてベリファイにフェイルしたメモリセルトランジスタＭＴである。また、３回目のループにおいて“Ａ”レベルのベリファイ対象となるメモリセルトランジスタＭＴは、閾値電圧が最終的に“Ａ”レベルとなるメモリセルトランジスタＭＴのうち、これまでのループにおいてベリファイにフェイルしたメモリセルトランジスタＭＴである。３回目のループにおいて“Ｂ”レベルのベリファイ対象となるメモリセルトランジスタＭＴは、閾値電圧が最終的に“Ｂ”レベルとなるメモリセルトランジスタＭＴである。
【0180】
４回目のループでは、選択ワード線にＶＰＧＭ４が印加された後、３回目のループと同様のプログラム動作及びベリファイ動作が行われる。ただし、閾値電圧が最終的に“Ａ”レベルとなるメモリセルトランジスタＭＴのうち、３回目のループにおいて“Ａ”レベルのベリファイにパスしたものは、２回目のループにおけるプログラム動作及びベリファイ動作の対象からは外される。同様に、３回目のループにおいて“Ｂ”レベルのベリファイにパスしたものは、４回目のループにおけるプログラム動作及びベリファイ動作の対象からは外される。つまり、４回目のループでは、閾値電圧が最終的に“Ｃ”レベル以上となるメモリセルトランジスタＭＴと、前回のループにおいてベリファイにフェイルしたメモリセルトランジスタＭＴとが、プログラム動作の対象とされる。
【0181】
以降のループにおいても同様に、プログラム動作の後、図９に示されるような各所定レベルのベリファイ動作が行われる。閾値電圧が最終的なターゲットレベルに到達したメモリセルトランジスタＭＴは、次回以降のループにおいて、プログラム動作及びベリファイ動作の対象からは外される。
【0182】
ループが繰り返されて行くに従って、閾値電圧が最終的なターゲットレベルに到達したメモリセルトランジスタＭＴは増加して行くので、プログラム動作及びベリファイ動作の対象から外されるメモリセルトランジスタＭＴは次第に増加して行く。この点は、図１６において、ループ回数の増加に伴って「１」と表記されたレベルの数が増加して行き、「０」と表記されたレベルの数が増加して行くことにも表れている。
【0183】
尚、図１５に示される例においては、“Ａ”レベルを対象としたベリファイ動作は６回目のループで完了する。これは、例えば、事前に得られているメモリセルアレイ１１０の特性より、計６回のループ回数を経ることにより、“Ａ”レベルへのデータの書き込みがほぼ完了することが分かっているからである。同様に、図１５に示される例においては、“Ｂ”レベルを対象としたベリファイ動作は８回目のループで完了する。これは、３回目から８回目までの計６回のループ回数を経ることにより、“Ｂ”レベルへのデータの書き込みがほぼ完了することが分かっているからである。
【0184】
尚、各候補レベルへのデータの書き込みは、完全に完了していなくてもよい。例えば、最終的に閾値電圧を“Ａ”レベルとすべきメモリセルトランジスタＭＴのうち、まだ閾値レベルが“Ａ”レベルまで到達していないメモリセルトランジスタＭＴが残っていたとしても、当該メモリセルトランジスタＭＴの数が一定数よりも少なくなっていれば、当該メモリセルトランジスタＭＴに対するプログラム動作や、“Ａ”レベルのベリファイ動作は行われなくなる。これは、メモリセルトランジスタＭＴの一部に、閾値電圧が目標の候補レベルに到達していないもの（つまり、データの書き込みが完全には完了していないもの）が残っていたとしても、その数が十分に少なければ、ＥＣＣ回路１４が行うエラー訂正により半導体記憶装置１０は正常に動作し得るからである。
【0185】
それぞれの候補レベルについて、当該候補レベルのベリファイ動作を何回目のループから開始させるか、及び、当該候補レベルのベリファイ動作を何回目のループで完了させるかは、シーケンサ４１が行うビットスキャン動作に応じて都度決定される。「ビットスキャン動作」とは、各ループにおけるベリファイ動作に続いて行われる動作であって、先のベリファイ動作において閾値電圧が候補レベルに到達していないと判定されたメモリセルトランジスタＭＴの数、を取得する動作である。
【0186】
例えば、６回目のループにおいて、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルのベリファイ動作が行われた後は、これらの各レベルを対象としたビットスキャン動作が行われる。このビットスキャン動作によって、“Ａ”レベルのベリファイ動作の際、閾値電圧が“Ａ”レベルに到達していないと判定されたメモリセルトランジスタＭＴの数と、“Ｂ”レベルのベリファイ動作の際、閾値電圧が“Ｂ”レベルに到達していないと判定されたメモリセルトランジスタＭＴの数と、“Ｃ”レベルのベリファイ動作の際、閾値電圧が“Ｃ”レベルに到達していないと判定されたメモリセルトランジスタＭＴの数と、がそれぞれ個別に取得される。
【0187】
シーケンサ４１は、例えば、閾値電圧が“Ａ”レベルに到達していないと判定されたメモリセルトランジスタＭＴの数が、予め設定された所定数を依然として上回っているような場合には、７回目のループにおいても“Ａ”レベルのベリファイ動作を再度実行する。また、シーケンサ４１は、例えば、閾値電圧が“Ｂ”レベルに到達していないと判定されたメモリセルトランジスタＭＴの数が、予め設定された所定数を下回っているような場合には、７回目以降のループにおいて“Ｂ”レベルのベリファイ動作を実行しなくなる。
【0188】
このように、シーケンサ４１は、ビットスキャン動作の結果に基づいて、どの候補レベルについて次のベリファイ動作を行うかを決定する。換言すれば、シーケンサ４１は、ビットスキャン動作の結果に基づいて、次のベリファイ動作で判定に用いる候補レベルを決定する。
【0189】
プログラム動作が完了した後は、同じループにおけるベリファイ動作が行われる。ベリファイ動作に続いて行われるビットスキャン動作は、次のループにおけるプログラム動作と並行して行われる。具体的には、シーケンサ４１は、ベリファイ動作が完了してから、次のループにおけるベリファイ動作を開始するまでの期間内において、ビットスキャン動作を行うように構成されている。プログラム動作の次に行われるベリファイ動作では、プログラム動作と並行して行われたビットスキャン動作の結果に基づいて、各レベルのベリファイ動作を継続すべきか否かが決定される。
【0190】
なお、ビットスキャン動作は、プログラム動作と並行して行わなくてもよい。例えば、ベリファイ動作に続けてビットスキャン動作を行い、当該ビットスキャン動作が完了した後に、次のループにおけるプログラム動作及びベリファイ動作を行ってもよい。
【0191】
プログラム動作及びベリファイ動作の際における、センスアンプユニットＳＡＵの具体的な動作について説明する。ここでは、センスアンプ１２０に含まれる複数のセンスアンプユニットＳＡＵのうち、４つのセンスアンプユニットＳＡＵ１０１、ＳＡＵ１０２、ＳＡＵ１０３、ＳＡＵ１０４について説明する。図１７において模式的に示されるように、センスアンプユニットＳＡＵ１０１はビット線ＢＬ１０１に繋がっており、センスアンプユニットＳＡＵ１０２はビット線ＢＬ１０２に繋がっており、センスアンプユニットＳＡＵ１０３はビット線ＢＬ１０３に繋がっており、センスアンプユニットＳＡＵ１０４はビット線ＢＬ１０４に繋がっている。センスアンプユニットＳＡＵ１０１、ＳＡＵ１０２、ＳＡＵ１０３、ＳＡＵ１０４、及びビット線ＢＬ１０１、ＢＬ１０２、ＢＬ１０３、ＢＬ１０４は模式的なものであり、実際のレイアウトとは関係ない。
【0192】
この例においては、これから行われるプログラム動作により、センスアンプユニットＳＡＵ１０１からビット線ＢＬ１０１を介して繋がるメモリセルトランジスタＭＴの閾値電圧が“ＥＲ”レベルとされ、センスアンプユニットＳＡＵ１０２からビット線ＢＬ１０２を介して繋がるメモリセルトランジスタＭＴの閾値電圧が“Ａ”レベルとされ、センスアンプユニットＳＡＵ１０３からビット線ＢＬ１０３を介して繋がるメモリセルトランジスタＭＴの閾値電圧が“Ｂ”レベルとされ、センスアンプユニットＳＡＵ１０４からビット線ＢＬ１０４を介して繋がるメモリセルトランジスタＭＴの閾値電圧が“Ｃ”レベルとされるものとする。
【0193】
この場合、プログラム動作に先立って、各センスアンプユニットＳＡＵのラッチ回路には、目標の閾値電圧（つまりターゲットレベル）に対応したデータが予め保持される。例えば、センスアンプユニットＳＡＵ１０２は、メモリセルトランジスタＭＴの閾値電圧を“Ａ”レベルに変化させるものであるから、センスアンプユニットＳＡＵ１０２のラッチ回路には、“Ａ”レベルに対応した“０１１”（“下位ビット／中位ビット／上位ビット”）のデータが予め保持される。具体的には、ラッチ回路ＡＤＬには上位ビットに対応した“１”が保持され、ラッチ回路ＢＤＬには中位ビットに対応した“１”が保持され、ラッチ回路ＣＤＬには下位ビットに対応した“０”が保持される。その他のセンスアンプユニットＳＡＵについても同様である。
【0194】
本実施形態に係る半導体記憶装置１０のセンスアンプ１２０では、ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬのいずれかに“０”が保持されているセンスアンプユニットＳＡＵが、プログラム動作時において、これに繋がるビット線ＢＬに０Ｖを印加する。つまり、メモリセルトランジスタＭＴの閾値電圧を上昇させる動作を行う。一方、ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬのいずれにも“１”が保持されているセンスアンプユニットＳＡＵは、プログラム動作時において、これに繋がるビット線ＢＬに２．５Ｖを印加する。つまり、メモリセルトランジスタＭＴの閾値電圧を維持させる動作を行う。
【0195】
それぞれのセンスアンプユニットＳＡＵが以上のような動作を行うように構成されているので、ラッチ回路に“１１１”が保持されたセンスアンプユニットＳＡＵに繋がるメモリセルトランジスタＭＴでは、プログラム動作の前後において閾値電圧は変化しない。一方、ラッチ回路に“１１１”とは異なるデータが保持されたセンスアンプユニットＳＡＵに繋がるメモリセルトランジスタＭＴでは、プログラム動作によって閾値電圧が上昇する。従って、図１７に示される状態からプログラム動作が行われると、センスアンプユニットＳＡＵ１０１に繋がるメモリセルトランジスタＭＴの閾値電圧は維持され、センスアンプユニットＳＡＵ１０２、ＳＡＵ１０３、ＳＡＵ１０４に繋がるメモリセルトランジスタＭＴの閾値電圧はいずれも上昇する。
【0196】
先に述べたように、ベリファイ動作が行われ、閾値電圧がターゲットレベルまで達したと判定されたメモリセルトランジスタＭＴは、その後、書き込み禁止とされる。本実施形態では、当該メモリセルトランジスタＭＴに繋がるセンスアンプユニットＳＡＵのラッチ回路に保持されているデータを、“ＥＲ”レベルに対応した“１１１”に書き換えることで、当該メモリセルトランジスタＭＴを書き込み禁止とする。
【0197】
［比較例に係るビット演算処理］
続いて比較例に係る半導体記憶装置によるビット演算処理を説明する。ただし半導体記憶装置２と同様のハードウェア構成を備える構成要件については、半導体記憶装置２と同様の符号を付して詳細な説明を省略する。その後、本実施形態に係る半導体記憶装置２による演算処理を説明する。ビット演算処理の一例として、ラッチ回路ＡＤＬに格納されるデータと、ラッチ回路ＢＤＬに格納されるデータと、ラッチ回路ＣＤＬに格納されるデータのＡＮＤ演算処理を行い、その結果をラッチ回路ＳＤＬに格納する処理について、図７に示されるセンスアンプユニットＳＡＵ及び図８に示されるラッチ回路ＳＤＬの回路図を用いて説明する。なお、図１７のセンスアンプユニットＳＡＵ１０１に示されるデータの場合、この演算処理の結果は１であり、センスアンプユニットＳＡＵ１０２～１０４に示されるデータの場合、この演算処理の結果は０である。
続いて比較例に係る半導体記憶装置によるビット演算処理を説明する。ただし半導体記憶装置２と同様のハードウェア構成を備える構成要件については、半導体記憶装置２と同様の符号を付して詳細な説明を省略する。その後、本実施形態に係る半導体記憶装置２による演算処理を説明する。ビット演算処理の一例として、ラッチ回路ＡＤＬに格納されるデータと、ラッチ回路ＢＤＬに格納されるデータと、ラッチ回路ＣＤＬに格納されるデータのＡＮＤ演算処理を行い、その結果をラッチ回路ＳＤＬに格納する処理について、図７に示されるセンスアンプユニットＳＡＵ及び図８に示されるラッチ回路ＳＤＬの回路図を用いて説明する。なお、図１７のセンスアンプユニットＳＡＵ１０１に示されるデータの場合、この演算処理の結果は１であり、センスアンプユニットＳＡＵ１０２～１０４に示されるデータの場合、この演算処理の結果は０である。
【0198】
図１８は、この演算処理を実行するときの、横軸を時間とし、縦軸を電位とするバス信号線であるＬＢＵＳ、ノードであるＶＬＯＰ及びゲート信号ＬＳＬの電位波形を示すグラフである。
【0199】
まず時刻ｔ０において、ＬＢＵＳ、ＳＥＮ１を含む信号線及びＳＥＮ２を含む信号線をプリチャージする。具体的には、シーケンサ４１は、ゲート信号ＬＰＣをＴＲ５に供給し、ＴＲ５をオンすることにより、ＬＢＵＳを、プリチャージする。シーケンサ４１は、さらに、ゲート信号ＳＰＣをＴＲ７に供給しＴＲ７をオンし、かつ、ゲート信号Ｓ２ＳをＴＲ８に供給しＴＲ８をオンすることにより、ＳＥＮ１を含む信号線及びＳＥＮ２を含む信号線を、プリチャージする。ここで他のトランジスタはオフ状態である。ただし仮にラッチ回路ＳＤＬに初期値として１（Ｈｉｇｈ）が格納されていた場合、ＩＮＶ＿Ｓである０（Ｌｏｗ）がｐチャネルＭＯＳトランジスタであるＴＲ１７のゲートに供給されるから、ＴＲ１７はオン状態である。
【0200】
続いて時刻ｔ１において、ラッチ回路ＡＤＬのデータをＬＢＵＳに出力する。具体的には、シーケンサ４１は、ラッチ回路ＡＤＬにおける図８の各トランジスタにゲート信号を供給することにより、ＴＲ１８、ＴＲ１９及びＴＲ２１をオン状態にし、ＴＲ２０をオフ状態にする。その結果、ラッチ回路ＡＤＬに格納されているデータの反転データ（インバースデータ）がＬＢＵＳに供給される。図１７のセンスアンプユニットＳＡＵ１０１に示されるデータの場合、ラッチ回路ＡＤＬは１（Ｈｉｇｈ）を格納しているから、反転データが供給されるＬＢＵＳはＬｏｗになる。したがってＬＢＵＳはラッチ回路ＡＤＬのＶＳＳのノードに接続されることとなるためディスチャージされ、図１８に示されるようにＬＢＵＳの電位は低下する（なお、ラッチ回路ＡＤＬが０（Ｌｏｗ）を格納している場合の波形を破線で示す）。シーケンサ４１は、同時に、ゲート信号Ｓ２Ｓに基づいてＴＲ８をオフ状態にする。このためＳＥＮ１及びＳＥＮ２は共にＨｉｇｈ状態であるが、ＳＥＮ１とＳＥＮ２とは絶縁している。
【0201】
続いて時刻ｔ２においてシーケンサ４１は、ゲート信号ＬＳＬに基づいてＴＲ３をオン状態にする。一方でＬＢＵＳは、図１８に示されるとおりＬｏｗであるからＴＲ４はオフ状態である。また、ＴＲ３とＴＲ４との間には寄生容量が存在する。ここでＴＲ３のドレインはＳＥＮ２に接続されているから、ＳＥＮ２を含む信号線に蓄積されていたチャージは、ＴＲ３とＴＲ４との間の寄生容量に蓄積される。このチャージシェアにより、ＳＥＮ２は、Ｈｉｇｈ状態であるものの寄生容量に応じて電位が低下する。
【0202】
以上の動作により、ラッチ回路ＡＤＬに格納されていたデータである１（Ｈｉｇｈ）は、ＳＥＮ２に転送された。
【0203】
続いて時刻ｔ３において、次の処理のために、ＬＢＵＳをプリチャージする。具体的には、シーケンサ４１は、ゲート信号ＬＰＣをＴＲ５に供給し、ＴＲ５をオンすることによりＬＢＵＳをプリチャージする。その結果ＬＢＵＳの電位は、図１８に示されるとおり、Ｈｉｇｈになる。またシーケンサ４１は、ゲート信号ＬＳＬに基づいて（Ｈｉｇｈのゲート信号ＬＳＬの供給を停止して）ＴＲ３をオフ状態にする。
【0204】
ここでＴＲ４のゲートはバス信号線であるＬＢＵＳに接続されているため、ＬＢＵＳがプリチャージされたことに伴いＴＲ４はオン状態になる。また、同図に示されるとおりＶＬＯＰは、Ｌｏｗ（例えばＶＳＳ）の状態を維持している。このため、ＴＲ３とＴＲ４との間の寄生容量に蓄積していた電荷は、ＶＬＯＰを介してディスチャージされる。
【0205】
続いて時刻ｔ４において、今度はラッチ回路ＢＤＬのデータをＬＢＵＳに出力する。具体的には、シーケンサ４１は、ラッチ回路ＢＤＬにおける図８の各トランジスタにゲート信号を供給することにより、ＴＲ１８、ＴＲ１９及びＴＲ２１をオン状態にし、ＴＲ２０をオフ状態にする。その結果、ラッチ回路ＢＤＬに格納されているデータの反転データ（インバースデータ）がＬＢＵＳに供給される。図１７のセンスアンプユニットＳＡＵ１０１に示されるデータの場合、ラッチ回路ＢＤＬは１（Ｈｉｇｈ）を格納しているから、反転データが供給されるＬＢＵＳはＬｏｗになる。したがってＬＢＵＳはラッチ回路ＢＤＬのＶＳＳのノードに接続されることとなるためディスチャージされ、図１８に示されるようにＬＢＵＳの電位は低下する。
【0206】
続いて時刻ｔ５においてシーケンサ４１は、再度ゲート信号ＬＳＬに基づいてＴＲ３をオン状態にする。一方でＬＢＵＳは、図１８に示されるとおりＬｏｗであるからＴＲ４はオフ状態である。またＴＲ３とＴＲ４の間の寄生容量に蓄積されていた電荷は既にディスチャージされている。このためＳＥＮ２を含む信号線に蓄積されていたチャージは、ＴＲ３とＴＲ４との間の寄生容量に再度蓄積される。このチャージシェアにより、ＳＥＮ２は、Ｈｉｇｈ状態であるものの寄生容量に応じてさらに電位が低下する。
【0207】
このため、以上の動作により、ラッチ回路ＡＤＬに格納されていたデータである１（Ｈｉｇｈ）と、ラッチ回路ＢＤＬに格納されていたデータである１（Ｈｉｇｈ）の論理積である１（Ｈｉｇｈ）は、ＳＥＮ２に転送された。しかしながらＳＥＮ２の電位は、さらに低下することとなる。
【0208】
続いて時刻ｔ６において、次の処理のために、ＴＲ５をオンすることによりＬＢＵＳを再度プリチャージすると、ＬＢＵＳの電位が図１８に示されるとおりＨｉｇｈになる。またシーケンサ４１は、ゲート信号ＬＳＬに基づいて（Ｈｉｇｈのゲート信号ＬＳＬの供給を停止して）ＴＲ３をオフ状態にする。また、同図に示されるとおりＶＬＯＰは、Ｌｏｗ（例えばＶＳＳ）の状態を維持している。するとＬＢＵＳがプリチャージされたことに伴いＴＲ４はオン状態になるため、ＴＲ３とＴＲ４との間の寄生容量に蓄積していた電荷は、ＶＬＯＰを介して再度ディスチャージされてしまう。
【0209】
そして時刻ｔ７において、今度はラッチ回路ＣＤＬのデータをＬＢＵＳに出力するため、シーケンサ４１は、ラッチ回路ＣＤＬにおける図８の各トランジスタにゲート信号を供給することにより、ＴＲ１８、ＴＲ１９及びＴＲ２１をオン状態にし、ＴＲ２０をオフ状態にして、ラッチ回路ＢＤＬに格納されているデータの反転データ（インバースデータ）をＬＢＵＳに供給する。図１７のセンスアンプユニットＳＡＵ１０１に示されるデータの場合、ラッチ回路ＣＤＬは１（Ｈｉｇｈ）を格納しているから、反転データが供給されるＬＢＵＳはＬｏｗになる。
【0210】
続いて時刻ｔ８においてＴＲ３がオン状態になると、ＳＥＮ２を含む信号線に蓄積されていたチャージは、ＴＲ３とＴＲ４との間の寄生容量に再度蓄積される。このチャージシェアにより、ＳＥＮ２は、さらに電位が低下してしまう。
以降は、演算処理を反映したＳＥＮ２の電位をラッチ回路ＳＤＬに格納するための処理が実行される。まず、ＴＲ５をオンすることによりＬＢＵＳを再度プリチャージする。
以降は、演算処理を反映したＳＥＮ２の電位をラッチ回路ＳＤＬに格納するための処理が実行される。まず、ＴＲ５をオンすることによりＬＢＵＳを再度プリチャージする。
【0211】
続いてシーケンサ４１は、ＴＲ５をオフすることによりＬＢＵＳをフローティング状態にする。
【0212】
その後シーケンサ４１は、ＴＲ１をオンにする。その結果、ＳＥＮ２がＨｉｇｈの場合、ＴＲ１及びＴＲ２がオン状態となるから、ＬＢＵＳにチャージされていた電荷は、ＶＬＯＰを介してディスチャージされ、Ｌｏｗとなる。このときシーケンサ４１は、ラッチ回路ＳＤＬのＴＲ１８及びＴＲ２１をオン状態にし、ＴＲ１９及びＴＲ２０をオフ状態にする。その結果、ラッチ回路ＳＤＬのＩＮＶ＿ＳとＬＢＵＳとが接続されるため、ＬＢＵＳがＬｏｗのときＬＡＴ＿ＳはＨｉｇｈとなる。このためラッチ回路ＳＤＬは、１（Ｈｉｇｈ）のデータを格納することとなる。
【0213】
以上のとおりであるから、格納されるデータの値によってはＳＥＮ２がＨｉｇｈの状態を維持するような演算処理を実行するケースが必ず生じるところ、比較例に係る半導体記憶装置によるビット演算処理の場合、演算処理を行う度に演算結果を反映したデータを保持するＳＥＮ２の電位が低下してしまうため、ＳＥＮ２の電位に基づいて本来オンにされるＴＲ２がオフ状態になってしまう結果、正しい演算結果を取得できなくなるか、又は、ＳＥＮ２の電位を大きく低下させないために演算処理の回数が限定されてしまうという課題があった。
【0214】
［実施形態に係るビット演算処理］
続いて実施形態に係る半導体記憶装置２によるビット演算処理を説明する。比較例と同様、ラッチ回路ＡＤＬに格納されるデータと、ラッチ回路ＢＤＬに格納されるデータと、ラッチ回路ＣＤＬに格納されるデータのＡＮＤ演算処理を行い、結果をラッチ回路ＳＤＬに格納する処理について、図７に示されるセンスアンプユニットＳＡＵ及び図８に示されるラッチ回路ＳＤＬの回路図を用いて説明する。
続いて実施形態に係る半導体記憶装置２によるビット演算処理を説明する。比較例と同様、ラッチ回路ＡＤＬに格納されるデータと、ラッチ回路ＢＤＬに格納されるデータと、ラッチ回路ＣＤＬに格納されるデータのＡＮＤ演算処理を行い、結果をラッチ回路ＳＤＬに格納する処理について、図７に示されるセンスアンプユニットＳＡＵ及び図８に示されるラッチ回路ＳＤＬの回路図を用いて説明する。
【0215】
図１９は、この演算処理を実行するときの、横軸を時間とし、縦軸を電位とするバス信号線であるＬＢＵＳ、ノードであるＶＬＯＰ及びゲート信号ＬＳＬの電位波形を示すグラフである。図２０、図２１Ａ、図２２乃至図３０、図３１Ａは，各タイミングにおいて電流の流れる方向を破線の矢印示す回路図である。これら図において下線が引かれたトランジスタはオン状態であることを示し、下線が引かれていないトランジスタはオフ状態であることを示す。
【0216】
まず時刻ｔ０（図２０）において、ＬＢＵＳ、ＳＥＮ１を含む信号線及びＳＥＮ２を含む信号線をプリチャージする。具体的には図２０に示されるように、シーケンサ４１は、ゲート信号ＬＰＣをＴＲ５に供給し、ＴＲ５をオンすることにより、ＬＢＵＳを、プリチャージする。シーケンサ４１は、さらに、ゲート信号ＳＰＣをＴＲ７に供給しＴＲ７をオンし、かつ、ゲート信号Ｓ２ＳをＴＲ８に供給しＴＲ８をオンすることにより、ＳＥＮ１を含む信号線及びＳＥＮ２を含む信号線を、プリチャージする。
【0217】
図１９に示されるようにこのとき半導体記憶装置２は、例えばシーケンサ４１を用いて、電源ノード（例えばＶＤＤ＿ＬＰＣ）と、ＶＬＯＰとを接続するトランジスタを制御するゲート信号に基づいてＶＬＯＰを含む信号線を、例えばＶＤＤの電位を有するようにチャージする。
【0218】
このように半導体記憶装置２は、ＬＢＵＳをプリチャージするときに、ＬＢＵＳに接続するゲートを有するＴＲ４の一端（ソース）に接続されるノードであるＶＬＯＰをチャージ可能に構成されている。このため、図２０に示されるＴＲ３とＴＲ４との間の寄生容量を予め充電（チャージ）することが可能となる。このためＴＲ３をオンしてＳＥＮ２とＴＲ３とＴＲ４との間の寄生容量が接続されたときに、ＳＥＮ２を含む信号線にチャージがチャージシェアされて寄生容量をチャージしてしまうことを抑制することが可能となる。なお、他のトランジスタはオフ状態である。ただし仮にラッチ回路ＳＤＬに初期値として１（Ｈｉｇｈ）が格納されていた場合、ＩＮＶ＿Ｓである０（Ｌｏｗ）がｐチャネルＭＯＳトランジスタであるＴＲ１７のゲートに供給されるから、ＴＲ１７はオン状態である。
【0219】
続いて時刻ｔ１（図２１Ａ及び図２１Ｂ）において、ラッチ回路ＡＤＬのデータをＬＢＵＳに出力する。具体的には、シーケンサ４１は、ラッチ回路ＡＤＬにおける図８の各トランジスタにゲート信号を供給することにより図２１Ｂに示されるように、ＴＲ１８、ＴＲ１９及びＴＲ２１をオン状態にし、ＴＲ２０をオフ状態にする。その結果、ラッチ回路ＡＤＬに格納されているデータの反転データ（インバースデータ）がＬＢＵＳに供給される。図１７のセンスアンプユニットＳＡＵ１０１に示されるデータの場合、ラッチ回路ＡＤＬは１（Ｈｉｇｈ）を格納しているから、反転データが供給されるＬＢＵＳはＬｏｗになる。すなわちＬＢＵＳはラッチ回路ＡＤＬのＶＳＳのノードに接続されることとなるためディスチャージされ、図１９に示されるＬＢＵＳの電位は低下する。シーケンサ４１は、同時に、ゲート信号Ｓ２Ｓに基づいてＴＲ８をオフ状態にする。このため図２１Ａに示されるようにＳＥＮ１及びＳＥＮ２は共にＨｉｇｈ状態であるが、ＳＥＮ１とＳＥＮ２とは絶縁している。
【0220】
続いて時刻ｔ２（図２２）においてシーケンサ４１は、ゲート信号ＬＳＬに基づいてＴＲ３をオン状態にする。一方でＬＢＵＳは、図１９に示されるとおりＬｏｗであるからＴＲ４はオフ状態である。ここでＴＲ３のドレインはＳＥＮ２に接続されているから、図２２に示されるようにＳＥＮ２は、ＴＲ３とＴＲ４との間の寄生容量を有する領域と接続する。しかしながら、既にＴＲ３とＴＲ４との間の寄生容量が予め充電されているので、ＳＥＮ２を含む信号線に蓄積されていたチャージがシェアされてしまうことが抑制される。このため、ＳＥＮ２の電位低下を抑制することが可能となる。
【0221】
以上の動作により、ラッチ回路ＡＤＬに格納されていたデータである１（Ｈｉｇｈ）は、ＳＥＮ２に転送された。
【0222】
続いて時刻ｔ３（図２３）において、次の処理のために、ＬＢＵＳをプリチャージする。具体的には、シーケンサ４１は、ゲート信号ＬＰＣをＴＲ５に供給し、ＴＲ５をオンすることによりＬＢＵＳをプリチャージする。その結果ＬＢＵＳの電位は、図１９に示されるとおり、Ｈｉｇｈになる。またシーケンサ４１は、ゲート信号ＬＳＬに基づいて（Ｈｉｇｈのゲート信号ＬＳＬの供給を停止して）ＴＲ３をオフ状態にする。
【0223】
このとき半導体記憶装置２は、例えばシーケンサ４１を用いて、電源ノード（例えばＶＤＤ＿ＬＰＣ）と、ＶＬＯＰとを接続するトランジスタを制御するゲート信号に基づいてＶＬＯＰを含む信号線を、例えばＶＤＤの電位を有するようにチャージする。
【0224】
このように半導体記憶装置２は、ＬＢＵＳをプリチャージするときに、ＬＢＵＳに接続するゲートを有するＴＲ４の一端（ソース）に接続されるノードであるＶＬＯＰに電圧を印加可能に構成されている。このため、ＴＲ３とＴＲ４との間の寄生容量に蓄積されていた電荷がＶＬＯＰを介してディスチャージされてしまうことを抑制することが可能となる。また、仮にＴＲ３とＴＲ４との間の寄生容量がチャージされていない場合は、ＶＬＯＰに電圧を印加することにより、ＴＲ３とＴＲ４との間の寄生容量を充電（チャージ）することが可能となる。この結果、再度ＴＲ３をオンしても、ＴＲ３とＴＲ４との間の寄生容量によるチャージシェアのために、ＳＥＮ２の電位が低下してしまうことを抑制することが可能となる。
【0225】
続いて時刻ｔ４（図２４）において、今度はラッチ回路ＢＤＬのデータをＬＢＵＳに出力する。具体的には、シーケンサ４１は、図２１Ｂに示されるラッチ回路ＡＤＬと同一のハードウェア構成を有するラッチ回路ＢＤＬの各トランジスタにゲート信号を供給することにより、ＴＲ１８、ＴＲ１９及びＴＲ２１をオン状態にし、ＴＲ２０をオフ状態にする。その結果、ラッチ回路ＢＤＬに格納されているデータの反転データ（インバースデータ）がＬＢＵＳに供給される。図１７のセンスアンプユニットＳＡＵ１０１に示されるデータの場合、ラッチ回路ＢＤＬは１（Ｈｉｇｈ）を格納しているから、反転データが供給されるＬＢＵＳはＬｏｗになる（図２４）。したがってＬＢＵＳはラッチ回路ＢＤＬのＶＳＳのノードに接続されることとなるためディスチャージされ、図１９に示されるようにＬＢＵＳの電位は低下する。その後半導体記憶装置２は、シーケンサ４１を用いて、例えば接地電位ノードとＶＬＯＰとを接続するトランジスタにゲート信号を送信してこのトランジスタをオンすることにより、ＶＬＯＰを低電位（例えば接地電位）の状態にさせる。
【0226】
同図に示されるように、このようにＴＲ２０をオフ状態にしてＬＢＵＳをＬｏｗにした後に、ＶＬＯＰをＬｏｗにすることにより、ＴＲ３とＴＲ４との間の寄生容量に蓄積した電荷がＶＬＯＰを介してディスチャージされてしまうことを抑制することが可能となる。
【0227】
続いて時刻ｔ５（図２５）においてシーケンサ４１は、再度ゲート信号ＬＳＬに基づいてＴＲ３をオン状態にする。一方でＬＢＵＳは、図２５に示されるとおりＬｏｗであるからＴＲ４はオフ状態である。ここでＴＲ３とＴＲ４の間の寄生容量には予め電荷が蓄積されている。このためＳＥＮ２を含む信号線に蓄積されていたチャージがＴＲ３とＴＲ４との間の寄生容量に蓄積されることを抑制することが可能となる。
【0228】
以上の動作により、ラッチ回路ＡＤＬに格納されていたデータである１（Ｈｉｇｈ）と、ラッチ回路ＢＤＬに格納されていたデータである１（Ｈｉｇｈ）の論理積である１（Ｈｉｇｈ）は、ＳＥＮ２に転送された。
【0229】
続いて時刻ｔ６（図２６）において、次の処理のために、ＬＢＵＳをプリチャージする。プリチャージ時の動作は、時刻ｔ３における動作と同様であるため詳細な説明を省略するが、半導体記憶装置２は、ＬＢＵＳをプリチャージすると共に、ＶＬＯＰを含む信号線をプリチャージする。このため、ＴＲ３とＴＲ４との間に電荷が蓄積されていた場合、ＶＬＯＰを介してディスチャージされてしまうことを抑制することが可能となり、また、ＴＲ３とＴＲ４との間の寄生容量がチャージされていない場合、ＶＬＯＰに電圧を印加することにより、ＴＲ３とＴＲ４との間の寄生容量をチャージすることが可能となる。
【0230】
続いて時刻ｔ７（図２７）において、今度はラッチ回路ＣＤＬのデータをＬＢＵＳに出力する。ラッチ回路のデータをＬＢＵＳに出力する時の動作は、時刻ｔ４における動作と同様であるため詳細な説明を省略するが、シーケンサ４１は、図２１Ｂに示されるラッチ回路ＡＤＬと同一のハードウェア構成を有するラッチ回路ＣＤＬの各トランジスタにゲート信号を供給することにより、ＴＲ１８、ＴＲ１９及びＴＲ２１をオン状態にし、ＴＲ２０をオフ状態にして、ラッチ回路ＣＤＬに格納されているデータの反転データ（インバースデータ）をＬＢＵＳに供給する。このためラッチ回路ＣＤＬが１（”Ｈｉｇｈ“）を格納しているときＬＢＵＳの電位は低下する。また半導体記憶装置２は、ＬＢＵＳの電位が低下した後に、ＶＬＯＰの電位が低下するように制御する。
【0231】
続いて時刻ｔ８（図２８）においてシーケンサ４１は、再度ゲート信号ＬＳＬに基づいてＴＲ３をオン状態にする。一方でＬＢＵＳは、図２８に示されるとおりＬｏｗであるからＴＲ４はオフ状態である。ここでＴＲ３とＴＲ４の間の寄生容量には予め電荷が蓄積されている。このためＳＥＮ２を含む信号線に蓄積されていたチャージがＴＲ３とＴＲ４との間の寄生容量に蓄積されることを抑制することが可能となる。
【0232】
以上の動作により、ラッチ回路ＡＤＬに格納されていたデータである１（Ｈｉｇｈ）と、ラッチ回路ＢＤＬに格納されていたデータである１（Ｈｉｇｈ）と、ラッチ回路ＣＤＬに格納されていたデータである１（Ｈｉｇｈ）の論理積である１（Ｈｉｇｈ）は、ＳＥＮ２に転送された。なお、いずれかのラッチ回路に格納されていたデータが０（Ｌｏｗ）の場合、ＬＢＵＳがＨｉｇｈとなる結果、ＴＲ４がオンするため、０（Ｌｏｗ）がＳＥＮ２に転送されることとなる。また、ラッチ回路内に格納されているデータの反転データ（インバースデータ）をＬＢＵＳに供給することに替えて、格納されているデータをＬＢＵＳに供給することによりＮＡＮＤ演算等も可能になる。
【0233】
続いて時刻ｔ９（図２９）において、次の処理のために、ＬＢＵＳをプリチャージする。プリチャージ時の動作は、時刻ｔ３における動作と同様であるため詳細な説明を省略するが、半導体記憶装置２は、ＬＢＵＳをプリチャージすると共に、ＶＬＯＰを含む信号線をプリチャージする。ただしその後にＬＳＩを使用したまたは前述した演算処理がない場合、ＶＬＯＰを含む信号線をプリチャージしなくてもよい。
【0234】
続いてシーケンサ４１は、ＴＲ５をオフすることによりＬＢＵＳをフローティング状態にする。このとき図３０に示されるように、ＬＢＵＳとソースまたはドレインが接続されているトランジスタであるＴＲ５等のトランジスタはオフ状態であるから、ＨｉｇｈのＬＢＵＳはフローティング状態となる。なお、ＳＥＮ２とソースまたはドレインが接続されているトランジスタであるＴＲ８等のトランジスタもオフ状態であるから、ＳＥＮ２もフローティング状態となる。
【0235】
図３１Ａに示されるように、続いてシーケンサ４１は、ゲート信号ＳＴＢをＴＲ１に供給することによりＴＲ１をオン状態にする。同時にシーケンサ４１は、図３１Ｂ
ラッチ回路ＳＤＬにゲート信号ＳＴＩ及びＳＬＬを供給してＴＲ１８及びＴＲ２１をオン状態にし、その他のトランジスタであるＴＲ１９及びＴＲ２１をオフ状態にする。こにれより、ラッチ回路ＳＤＬのインバースノードであるＩＮＶ＿ＳがＬＢＵＳに接続される。
ラッチ回路ＳＤＬにゲート信号ＳＴＩ及びＳＬＬを供給してＴＲ１８及びＴＲ２１をオン状態にし、その他のトランジスタであるＴＲ１９及びＴＲ２１をオフ状態にする。こにれより、ラッチ回路ＳＤＬのインバースノードであるＩＮＶ＿ＳがＬＢＵＳに接続される。
【0236】
ここでＴＲ２のゲートは、センスノードであるＳＥＮ２に接続されているためＴＲ２は、ＳＥＮ２の電位を制御信号（ゲート信号）として受信可能に構成されている。このためＴＲ２は、ＳＥＮ２の電位に応じてオン状態またはオフ状態となる。
【0237】
上記のとおりここでＳＥＮ２はＨｉｇｈであるから、ＴＲ２はオン状態となる。このため、ＬＢＵＳに蓄積されていた電荷は、ＶＬＯＰを介してディスチャージされる。このためＬＢＵＳはＬｏｗになる（図３１Ａ）。なお演算結果がＬｏｗである場合、ＳＥＮ２はＬｏｗであるから、ＴＲ２はオフ状態となりしたがってＬＢＵＳはＨｉｇｈを維持する。
【0238】
したがって、ラッチ回路ＳＤＬのＩＮＶ＿Ｓは、Ｌｏｗとなる。このため、ラッチ回路ＳＤＬのＬＡＴ＿Ｓは、Ｈｉｇｈとなる。このため、ＳＥＮ２を含む信号線に格納されていた演算結果は、ラッチ回路ＳＤＬに転送された。
【0239】
以上のとおりであるから本実施形態に係る半導体記憶装置２によれば、演算処理を行う度に演算結果を反映したデータを保持するＳＥＮ２の電位が大きく低下してしまい、誤演算を招くことを抑制することが可能となる。このためスキャン動作を精度良く実行することが可能となる半導体装置が提供される。
【0240】
［第２実施形態］
以下本実施形態に係る半導体記憶装置について説明する。ただし他の実施形態に示された構成と同一又は同様の構成又は機能を有する要素については、同一又は同様の符号を付して説明を省略し、相違点を中心に説明する。
以下本実施形態に係る半導体記憶装置について説明する。ただし他の実施形態に示された構成と同一又は同様の構成又は機能を有する要素については、同一又は同様の符号を付して説明を省略し、相違点を中心に説明する。
【0241】
図３２は、本実施形態に係る半導体記憶装置のセンスアンプ部ＳＡを示している。第１実施形態において第１ノードに相当するＶＬＯＰは、ＴＲ２のソース及びＴＲ４のソースとそれぞれ接続していた。本実施形態において、ＴＲ２のソースとＴＲ４のソースとは、分離しており、絶縁されている。このためＴＲ２のソースに接続するノードであるＶＬＯＰと、ＴＲ４のソースに接続するノードであるＶＬＳＲＣ（「第１ノード」の一例）は、絶縁している。
【0242】
また、ＶＬＳＲＣを含む信号線は、充電（チャージ）可能に、かつ、放電（ディスチャージ）可能に構成されている。チャージするための構成として、センスアンプ部ＳＡは、電源ノード（例えばＶＤＤ＿ＬＰＣ）と、ＶＬＳＲＣを含む信号線とを接続するトランジスタ（不図示）を備えてよい。このトランジスタを制御するゲート信号に基づいてこのトランジスタがオンになるとＶＬＳＲＣを含む信号線は、ＶＤＤの電位を有するようにチャージされる。同様にディスチャージするための構成として、センスアンプ部ＳＡは、接地電位ノードと、ＶＬＳＲＣを含む信号線とを接続するトランジスタを備えてよい。このトランジスタを制御するゲート信号に基づいてこのトランジスタがオンになるとＶＬＳＲＣは、ディスチャージされ、低電位（例えば接地電位）の状態になる。
【0243】
ＶＬＯＰは、ＴＲ２のソース及びＣ１１の他方の電極に接続される。また、ＶＬＯＰを含む信号線は、充電（チャージ）可能に、かつ、放電（ディスチャージ）可能に構成されている。チャージするための構成として、センスアンプ部ＳＡは、電源ノード（例えばＶＤＤ＿ＬＰＣ）と、ＶＬＯＰとを接続するトランジスタ（不図示）を備えてよい。このトランジスタを制御するゲート信号に基づいてこのトランジスタがオンになるとＶＬＯＰを含む信号線は、ＶＤＤの電位を有するようにチャージされる。同様にディスチャージするための構成として、センスアンプ部ＳＡは、接地電位ノードと、ＶＬＯＰとを接続するトランジスタを備えてよい。このトランジスタを制御するゲート信号に基づいてこのトランジスタがオンになるとＶＬＯＰは、ディスチャージされ、低電位（例えば接地電位）の状態になる。
【0244】
以上のような構成においても、第１実施形態に係る半導体記憶装置２と同様に動作させることにより（ただし図１９の「ＶＬＯＰ」は「ＶＬＳＲＣ」に読み替える。同様に第１実施形態における「ＶＬＯＰ」は「ＶＬＳＲＣ」に読み替える。）、半導体記憶装置２と同様に、演算処理を行う度に演算結果を反映したデータを保持するＳＥＮ２の電位が大きく低下してしまい、誤演算を招くことを抑制することが可能となる。このためスキャン動作を精度良く実行することが可能となる半導体装置が提供される。
【0245】
また、ＴＲ２のソースに接続するノードであるＶＬＯＰと、ＴＲ４のソースに接続するノードであるＶＬＳＲＣが分離して設けられているから、ＶＬＳＲＣを含む信号線を、ＶＬＯＰと独立して、チャージし、または、ディスチャージすることが可能となる。
【0246】
以上、具体例を参照しつつ本実施形態について説明した。しかし、本開示はこれらの具体例に限定されるものではない。これら具体例に、当業者が適宜設計変更を加えたものも、本開示の特徴を備えている限り、本開示の範囲に包含される。前述した各具体例が備える各要素およびその配置、条件、形状などは、例示したものに限定されるわけではなく適宜変更することができる。前述した各具体例が備える各要素は、技術的な矛盾が生じない限り、適宜組み合わせを変えることができる。
【符号の説明】
【0247】
２：半導体記憶装置、４１：シーケンサ、１１０：メモリセルアレイ、１２０：センスアンプ、ＭＴ：メモリセルトランジスタ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21A】
【図21B】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31A】
【図31B】
【図32】