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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024136644
(43)【公開日】2024-10-04
(54)【発明の名称】半導体装置の製造方法
(51)【国際特許分類】
H01L 21/318 20060101AFI20240927BHJP
H01L 29/786 20060101ALI20240927BHJP
H01L 21/336 20060101ALI20240927BHJP
H01L 21/8234 20060101ALI20240927BHJP
H01L 27/088 20060101ALI20240927BHJP
H10B 12/00 20230101ALI20240927BHJP
H01L 21/31 20060101ALI20240927BHJP
【ＦＩ】
H01L21/318 B
H01L29/78 613B
H01L29/78 617V
H01L29/78 618B
H01L29/78 626A
H01L27/06 102A
H01L27/088 E
H01L27/088 331E
H10B12/00 621
H10B12/00 621B
H01L21/31 B
【審査請求】未請求
【請求項の数】15
【出願形態】ＯＬ
(21)【出願番号】P 2023047815
(22)【出願日】2023-03-24
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100140486
【弁理士】
【氏名又は名称】鎌田 徹
(74)【代理人】
【識別番号】100079108
【弁理士】
【氏名又は名称】稲葉 良幸
(74)【代理人】
【識別番号】100121843
【弁理士】
【氏名又は名称】村井 賢郎
(72)【発明者】
【氏名】戸田 将也
(72)【発明者】
【氏名】松尾 和展
(72)【発明者】
【氏名】ホアン ハ
(72)【発明者】
【氏名】高橋 恒太
(72)【発明者】
【氏名】虎谷 健一郎
(72)【発明者】
【氏名】森山 和歌子
【テーマコード（参考）】
5F045
5F048
5F058
5F083
5F110
【Ｆターム（参考）】
5F045AA06
5F045AA15
5F045AB33
5F045AC02
5F045AC05
5F045AC12
5F045AD08
5F045EE19
5F045HA01
5F045HA02
5F048AA01
5F048AB01
5F048AC01
5F048AC10
5F048BA01
5F048BA14
5F048BA16
5F048BA19
5F048BA20
5F048BB01
5F048BB09
5F048BB11
5F048BB14
5F048BB19
5F048BC18
5F048BD07
5F048BF02
5F048BF07
5F048BF12
5F048BF15
5F048BF16
5F048BF17
5F048CB01
5F048CB02
5F048CB07
5F048CB10
5F058BA20
5F058BC08
5F058BE02
5F058BE10
5F058BF04
5F058BF24
5F058BF30
5F058BF37
5F083AD02
5F083AD03
5F083AD15
5F083AD18
5F083AD21
5F083AD28
5F083AD31
5F083GA09
5F083GA10
5F083JA01
5F083JA12
5F083JA33
5F083JA36
5F083JA37
5F083JA39
5F083JA40
5F083KA01
5F083KA05
5F083PR21
5F110AA04
5F110AA26
5F110BB05
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5F110BB11
5F110CC09
5F110DD05
5F110EE01
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5F110EE04
5F110EE07
5F110FF01
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5F110FF12
5F110FF27
5F110GG01
5F110GG22
5F110HK01
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5F110HK07
5F110HK21
5F110HL01
5F110HL02
5F110HL04
5F110HL06
5F110HL07
5F110HM02
5F110HM12
5F110NN22
5F110NN23
5F110NN24
5F110NN72
5F110NN74
5F110NN75
5F110QQ11
5F110QQ19
(57)【要約】
【課題】金属を含む膜におけるウィスカの発生を抑制することが可能な半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、成膜装置のチャンバーに、インジウムが露出する第１表面と金属が露出する第２表面とを有する構造を含む基板を搬入することと、第１温度で前記チャンバーにインジウムの還元ガスを供給することと、前記還元ガスを供給した後に、前記第１温度より高い第２温度で前記チャンバーに膜形成用ガスを供給することと、を含む。
【選択図】図４
【解決手段】半導体装置の製造方法は、成膜装置のチャンバーに、インジウムが露出する第１表面と金属が露出する第２表面とを有する構造を含む基板を搬入することと、第１温度で前記チャンバーにインジウムの還元ガスを供給することと、前記還元ガスを供給した後に、前記第１温度より高い第２温度で前記チャンバーに膜形成用ガスを供給することと、を含む。
【選択図】図４
【特許請求の範囲】
【請求項1】
成膜装置のチャンバーに、インジウムが露出する第１表面と第１金属が露出する第２表面とを有する構造を含む基板を搬入することと、
第１温度で前記チャンバーにインジウムの還元ガスを供給することと、
前記還元ガスを供給した後に、前記第１温度より高い第２温度で前記チャンバーに膜形成用ガスを供給することと、を含む、
半導体装置の製造方法。
第１温度で前記チャンバーにインジウムの還元ガスを供給することと、
前記還元ガスを供給した後に、前記第１温度より高い第２温度で前記チャンバーに膜形成用ガスを供給することと、を含む、
半導体装置の製造方法。
【請求項2】
前記第１金属は、タングステンを含む、
請求項１に記載の半導体装置の製造方法。
請求項１に記載の半導体装置の製造方法。
【請求項3】
前記還元ガスを供給した後、前記チャンバーを大気開放せずに前記膜形成用ガスを供給する、
請求項１に記載の半導体装置の製造方法。
請求項１に記載の半導体装置の製造方法。
【請求項4】
前記膜形成用ガスは、前記還元ガスを含む、
請求項１に記載の半導体装置の製造方法。
請求項１に記載の半導体装置の製造方法。
【請求項5】
前記第２温度は、摂氏４００度以上である、
請求項４に記載の半導体装置の製造方法。
請求項４に記載の半導体装置の製造方法。
【請求項6】
前記膜形成用ガスの供給は、ケイ素を含有する第１ガスの供給と、窒素を含有する第２ガスの供給とを繰り返すことを含む、
請求項１に記載の半導体装置の製造方法。
請求項１に記載の半導体装置の製造方法。
【請求項7】
前記還元ガスの供給は、第１時間にわたって行われ、
前記膜形成用ガスの供給は、前記第１時間の長さ未満の第２時間にわたって前記第１ガスを供給することと、前記第１時間の長さ未満の第３時間にわたって前記第２ガスを供給することと、を繰り返すことを含む、
請求項６に記載の半導体装置の製造方法。
前記膜形成用ガスの供給は、前記第１時間の長さ未満の第２時間にわたって前記第１ガスを供給することと、前記第１時間の長さ未満の第３時間にわたって前記第２ガスを供給することと、を繰り返すことを含む、
請求項６に記載の半導体装置の製造方法。
【請求項8】
前記第２時間は、前記第１時間の０．２倍以下である、
請求項７に記載の半導体装置の製造方法。
請求項７に記載の半導体装置の製造方法。
【請求項9】
前記第１ガスと、前記還元ガスとは同じガス種である、
請求項７に記載の半導体装置の製造方法。
請求項７に記載の半導体装置の製造方法。
【請求項10】
前記半導体装置の製造方法は、
前記還元ガスを供給した後であって、前記第２温度で前記膜形成用ガスを供給する前に、前記第２温度未満の温度で前記膜形成用ガスを供給することをさらに含む、
請求項１に記載の半導体装置の製造方法。
前記還元ガスを供給した後であって、前記第２温度で前記膜形成用ガスを供給する前に、前記第２温度未満の温度で前記膜形成用ガスを供給することをさらに含む、
請求項１に記載の半導体装置の製造方法。
【請求項11】
前記半導体装置の製造方法は、
前記還元ガスを供給する前に、前記第２温度未満の第３温度で窒素を含有する第４ガスを供給することをさらに含む、
請求項１に記載の半導体装置の製造方法。
前記還元ガスを供給する前に、前記第２温度未満の第３温度で窒素を含有する第４ガスを供給することをさらに含む、
請求項１に記載の半導体装置の製造方法。
【請求項12】
前記半導体装置の製造方法は、
前記還元ガスを供給した後であって、前記第２温度で前記膜形成用ガスを供給する前に、前記第１温度以下の第４温度で窒素を含有する第３ガスを供給することをさらに含む、
請求項１に記載の半導体装置の製造方法。
前記還元ガスを供給した後であって、前記第２温度で前記膜形成用ガスを供給する前に、前記第１温度以下の第４温度で窒素を含有する第３ガスを供給することをさらに含む、
請求項１に記載の半導体装置の製造方法。
【請求項13】
前記半導体装置の製造方法は、
前記還元ガスを供給する前に、エッチングによって、インジウムが露出する前記第１表面を含む底面と、前記第１金属が露出する前記第２表面を含む側面とを有する構造を形成することをさらに含む、
請求項１に記載の半導体装置の製造方法。
前記還元ガスを供給する前に、エッチングによって、インジウムが露出する前記第１表面を含む底面と、前記第１金属が露出する前記第２表面を含む側面とを有する構造を形成することをさらに含む、
請求項１に記載の半導体装置の製造方法。
【請求項14】
前記半導体装置の製造方法は、
前記膜形成用ガスを供給した後、前記基板をチャンバーから搬出することと、
前記チャンバーから搬出した前記基板に酸化物半導体を形成することと、をさらに含み、
前記酸化物半導体は前記第１表面に接続し、かつ、前記膜形成用ガスの供給によって形成された膜を介して前記第２表面に対向する、
請求項１２に記載の半導体装置の製造方法。
前記膜形成用ガスを供給した後、前記基板をチャンバーから搬出することと、
前記チャンバーから搬出した前記基板に酸化物半導体を形成することと、をさらに含み、
前記酸化物半導体は前記第１表面に接続し、かつ、前記膜形成用ガスの供給によって形成された膜を介して前記第２表面に対向する、
請求項１２に記載の半導体装置の製造方法。
【請求項15】
前記第３温度は、摂氏３５０度以下である、
請求項１１に記載の半導体装置の製造方法。
請求項１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体装置の製造方法に関する。
【背景技術】
【0002】
半導体装置の中には、インジウムの酸化物を含む膜及びタングステンを含む膜が形成されるものがある。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開ＵＳ２０２０／０１８５３８６号明細書
【特許文献2】米国特許出願公開ＵＳ２０２１／０１２５９８８号明細書
【特許文献3】米国特許出願公開ＵＳ２０２２／０１０２５０５号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
半導体装置の製造プロセスにおいて、タングステンなどの金属を含む膜にインジウムが付着したとき、ウィスカが発生しやすくなることがある。
【0005】
本開示は、金属を含む膜におけるウィスカの発生を抑制することが可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0006】
本開示に係る半導体装置の製造方法は、成膜装置のチャンバーに、インジウムが露出する第１表面と金属が露出する第２表面とを有する構造を含む基板を搬入することと、第１温度で前記チャンバーにインジウムの還元ガスを供給することと、前記還元ガスを供給した後に、前記第１温度より高い第２温度で前記チャンバーに膜形成用ガスを供給することと、を含む。
【図面の簡単な説明】
【0007】
【図1】第１実施形態に係るメモリセルアレイの回路構成例を説明するための回路図である。
【図2】第１実施形態に係る半導体記憶装置の構造例を説明するための断面模式図であり、ＺＸ面に平行な断面図を示す。
【図3】第１実施形態に係る半導体装置の製造プロセスを示す模式図である。
【図4】第１実施形態に係る半導体装置の製造プロセスを示す模式図である。
【図5】第１実施形態に係る半導体装置の製造プロセスを示す模式図である。
【図6】第１実施形態に係る半導体装置の製造プロセスを示す模式図である。
【図7】第１実施形態に係る半導体装置の製造プロセスを示す模式図である。
【図8】半導体装置の製造プロセスにおける課題の一例を示す模式図である。
【図9】半導体装置の製造プロセスにおける課題の一例を示す模式図である。
【図10】半導体装置の製造プロセスにおける課題の一例を示す模式図である。
【図11】第１実施形態に係る半導体装置におけるインジウムの還元ガスとＩＴＯとの反応を説明するための模式図である。
【図12】第１実施形態に係る半導体装置におけるインジウムの還元ガスとＩＴＯとの反応を説明するための模式図である。
【図13】第２実施形態に係る半導体装置の製造プロセスを示す模式図である。
【図14】第３実施形態に係る半導体装置の製造プロセスを示す模式図である。
【図15】第４実施形態に係る半導体装置の製造プロセスを示す模式図である。
【図16】第５実施形態に係る半導体装置の製造プロセスを示す模式図である。
【発明を実施するための形態】
【0008】
以下、添付図面を参照しながら本実施形態について説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。
【0009】
［第１実施形態］
第１実施形態に係る半導体記憶装置の構成について説明する。各図面には、Ｘ軸、Ｙ軸及びＺ軸を示すことがある。Ｘ軸、Ｙ軸及びＺ軸は、右手系の３次元の直交座標を形成する。以下、Ｘ軸の矢印方向をＸ軸＋方向、矢印とは逆方向をＸ軸－方向と呼ぶことがあり、その他の軸についても同様である。なお、Ｚ軸＋方向及びＺ軸－方向を、それぞれ「上方」及び「下方」と呼ぶこともある。また、Ｘ軸、Ｙ軸又はＺ軸にそれぞれ直交する面を、ＹＺ面、ＺＸ面又はＸＹ面と呼ぶことがある。また、Ｚ軸方向を「上下方向」と呼ぶことがある。「上方」、「下方」及び「上下方向」は、あくまで図面内での相対的位置関係を示す用語であり、鉛直方向を基準とした向きを定める用語ではない。
第１実施形態に係る半導体記憶装置の構成について説明する。各図面には、Ｘ軸、Ｙ軸及びＺ軸を示すことがある。Ｘ軸、Ｙ軸及びＺ軸は、右手系の３次元の直交座標を形成する。以下、Ｘ軸の矢印方向をＸ軸＋方向、矢印とは逆方向をＸ軸－方向と呼ぶことがあり、その他の軸についても同様である。なお、Ｚ軸＋方向及びＺ軸－方向を、それぞれ「上方」及び「下方」と呼ぶこともある。また、Ｘ軸、Ｙ軸又はＺ軸にそれぞれ直交する面を、ＹＺ面、ＺＸ面又はＸＹ面と呼ぶことがある。また、Ｚ軸方向を「上下方向」と呼ぶことがある。「上方」、「下方」及び「上下方向」は、あくまで図面内での相対的位置関係を示す用語であり、鉛直方向を基準とした向きを定める用語ではない。
【0010】
本明細書において「接続」とは物理的な接続だけでなく電気的な接続も含み、特に指定する場合を除き、直接接続だけでなく間接接続も含む。
【0011】
第１実施形態に係る半導体記憶装置１０１は、ＯＳ－ＲＡＭ（Oxide Semiconductor-Random Access Memory）であって、メモリセルアレイを備える。
【0012】
図１に示すように、メモリセルアレイは、複数のメモリセルＭＣと、複数のワード線ＷＬと、複数のビット線ＢＬと、を含む。
【0013】
図１には、複数のワード線ＷＬの一例として、ワード線ＷＬｎ、ワード線ＷＬｎ＋１及びワード線ＷＬｎ＋２が示される（ここで、ｎは正の整数である）。また、図１には、ビット線ＢＬの一例として、ビット線ＢＬｍ、ビット線ＢＬｍ＋１及びビット線ＢＬｍ＋２が示される（ここで、ｍは正の整数である）。なお、複数のメモリセルＭＣの個数は、図１に示す個数に限定されない。
【0014】
複数のメモリセルＭＣは、例えばマトリクス状に配列されることにより、メモリセルアレイを形成する。メモリセルＭＣは、電界効果トランジスタ（ＦＥＴ）であるメモリトランジスタＭＴＲと、メモリキャパシタＭＣＰと、を含む。
【0015】
行方向に沿って設けられる一連のメモリセルＭＣは、自己の属する行（例えば第ｎ行）に対応するワード線ＷＬ（例えばワード線ＷＬｎ）に接続される。列方向に沿って設けられる一連のメモリセルＭＣは、自己の属する列（例えば第ｍ＋２列）に対応するビット線ＢＬ（例えばビット線ＢＬｍ＋２）に接続される。
【0016】
詳細には、メモリセルＭＣに含まれるメモリトランジスタＭＴＲのゲートは、当該メモリセルＭＣの属する行に対応するワード線ＷＬに接続される。メモリトランジスタＭＴＲのソース又はドレインの一方は、当該メモリセルＭＣの属する列に対応するビット線ＢＬに接続される。
【0017】
メモリセルＭＣに含まれるメモリキャパシタＭＣＰの一方の電極は、当該メモリセルＭＣに含まれるメモリトランジスタＭＴＲのソース又はドレインの他方に接続される。メモリセルＭＣの他方の電極は、特定の電位を供給する電源線（図示しない）に接続される。
【0018】
メモリセルＭＣは、対応するワード線ＷＬの電位に基づくメモリトランジスタＭＴＲのスイッチングにより、対応するビット線ＢＬを流れる電流によるメモリキャパシタＭＣＰへの電荷の蓄積によってデータを保持可能に構成される。
【0019】
図２に示すように、半導体記憶装置１０１は、半導体基板１０と、回路１１と、キャパシタ２０と、半導体装置３０と、導電体３３と、絶縁層３４、３５、４５及び６３と、を備える。
【0020】
キャパシタ２０は、導電体２１と、絶縁膜２２（「誘電膜」の一例）と、導電体２３と、キャパシタ電極２４（「第１キャパシタ電極」の一例）及びキャパシタ電極２５（「第２キャパシタ電極」の一例）と、を含む。
【0021】
半導体装置３０は、電界効果トランジスタ４０（「半導体素子」の一例）と、電界効果トランジスタ４０の上方に設けられる上部電極５０と、電界効果トランジスタ４０の下方に設けられる下部電極３２（「第２導電膜」の一例）と、を含む。
【0022】
電界効果トランジスタ４０は、チャネルに相当する酸化物半導体層７０（「酸化物半導体」の一例）と、ゲート絶縁膜４３（「膜」の一例）と、導電層４２（「ゲート電極」の一例）と、を含む。
【0023】
酸化物半導体層７０は、絶縁層４５の中に形成され、上端７０ａ（「第１端」の一例）及び下端７０ｂ（「第２端」の一例）を有する。酸化物半導体層７０は、下端７０ｂから上端７０ａへ向かうＺ軸＋方向（「第１方向」の一例）に延伸する柱状体である。酸化物半導体層７０は、電界効果トランジスタ４０のチャネルを形成し、酸化物半導体層７０は、アモルファス構造を有する。
【0024】
導電層４２は、電界効果トランジスタ４０のゲート電極として機能し、酸化物半導体層７０の上端７０ａと下端７０ｂとの間にゲート絶縁膜４３を介して対向する。導電層４２は、ワード線ＷＬ（図１参照）に相当し、Ｙ軸と平行な延伸軸に沿って延びる。
【0025】
ゲート絶縁膜４３は、例えばシリコンと窒素とを含有するシリコン窒化膜（Ｓｉ３Ｎ４）である。
【0026】
上部電極５０は、酸化物半導体層７０に対するＺ軸＋方向に形成される。上部電極５０は、金属酸化物層５０ａ（「第１導電膜」の一例）と、バリアメタル層５０ｂと、金属膜５０ｃと、を含む。
【0027】
金属膜５０ｃは、タングステン（Ｗ）（「第１金属」の一例）を含む。金属酸化物層５０ａは、金属膜５０ｃと酸化物半導体層７０の上端７０ａとの間に形成される。金属酸化物層５０ａは、インジウムを含む。金属酸化物層５０ａは、例えば、インジウムと酸素とを含む。金属酸化物層５０ａは、例えば、金属酸化物を含む。金属酸化物は、例えば、インジウム及び錫を金属元素として含む。本実施形態では、金属酸化物層５０ａは、インジウム－錫－酸化物（ＩＴＯ）によって形成される。
【0028】
バリアメタル層５０ｂは、チタン及び窒素を含み、金属酸化物層５０ａと金属膜５０ｃとの間に形成される。本実施形態では、バリアメタル層５０ｂは、例えば窒化チタン（ＴｉＮ）によって形成される。
【0029】
導電層５１は、上部電極５０の上方の面の少なくとも一部に接するように形成される。導電層５１は、ビット線ＢＬ（図１参照）に相当し、Ｘ軸と平行な延伸軸に沿って延びる。
【0030】
絶縁層６３は、絶縁層４５の上方に形成される。絶縁層６３は、上部電極５０及び導電層５１を覆う。
【0031】
下部電極３２は、酸化物半導体層７０の下端７０ｂ（「第２端」の一例）に接する。下部電極３２は、インジウムを含む。下部電極３２は、例えば、インジウムと酸素とを含む。下部電極３２は、例えば、金属酸化物を含む。下部電極３２は、例えば、インジウム－錫－酸化物すなわちＩＴＯ（「インジウムの酸化物」の一例）などの金属酸化物を含むＩＴＯ層によって形成される。
【0032】
回路１１は、半導体記憶装置１０１の複数のメモリセルＭＣすなわちキャパシタ２０及び電界効果トランジスタ４０のうち、所定のメモリセルＭＣを選択するためのデコーダ、ビット線ＢＬに接続されるセンスアンプ、ＳＲＡＭから構成されるレジスタなどの周辺回路を構成する。回路１１は、ＣＭＯＳプロセスで形成されたＰチャネル型電界効果トランジスタ（Ｐｃｈ－ＦＥＴ）及びＮチャネル型電界効果トランジスタ（Ｎｃｈ－ＦＥＴ）の電界効果トランジスタを有するＣＭＯＳ回路を含んでよい。
【0033】
回路１１の電界効果トランジスタは、例えば単結晶シリコン基板などの半導体基板１０を用いて形成可能である。Ｐｃｈ－ＦＥＴ及びＮｃｈ－ＦＥＴは、半導体基板１０にチャネル領域とソース領域とドレイン領域とを有し、半導体基板１０の表面に近接した領域において半導体基板１０の表面と略平行なＸ軸方向又はＹ軸方向にキャリアを流すためのチャネルを有する、いわゆる、横型の電界効果トランジスタである。なお、半導体基板１０はＰ型乃至Ｎ型の導電型を有していてもよい。なお、図２は、便宜のため、回路１１の電界効果トランジスタの一例を図示する。
【0034】
【0035】
本実施形態では、キャパシタ２０は、半導体基板１０の上方に設けられる。キャパシタ２０におけるキャパシタ電極２４は、導電体２１及び下部電極３２に接続される。キャパシタ電極２５は、キャパシタ電極２４と対向する。絶縁膜２２は、キャパシタ電極２４とキャパシタ電極２５との間に設けられる。
【0036】
キャパシタ２０は、ピラー型キャパシタなどの３次元キャパシタである。なお、本実施形態のキャパシタとして、電荷を蓄積可能な構成を備える他のキャパシタを採用してもよい。
【0037】
導電体２１は、下部電極３２の下方の端面に当接し、当該端部から下方に延びる形状を有する。キャパシタ電極２４は、下部電極３２及び導電体２１を覆うように形成される。絶縁膜２２は、キャパシタ電極２４を覆うように形成される。キャパシタ電極２５は、絶縁膜２２の下方の一部を包囲し、導電体２３の上方の端面と当接する下端を有する。
【0038】
導電体２１は、アモルファスシリコンなどの材料を含んでよい。絶縁膜２２は、酸化ハフニウムなどの材料を含んでよい。導電体２３並びにキャパシタ電極２４及び２５は、タングステン（Ｗ）及び窒化チタン（ＴｉＮ）などの材料を含んでよい。
【0039】
導電体３３は、回路１１と半導体装置３０とを電気的に接続する配線を含む。導電体３３は、ビア配線を含んでよく、例えば図２に示されるようにＺ軸方向に延伸し、ワード線ＷＬと半導体基板１０上に設けられる回路１１とを接続するビア配線を有する。導電体３３は、例えば銅を含む。
【0040】
絶縁層３４は、複数のキャパシタ２０間に設けられる。絶縁層３４は、例えばシリコンと酸素とを含有するシリコン酸化膜である。
【0041】
絶縁層３５は、絶縁層３４の上方に設けられる。絶縁層３５は、例えばシリコンと窒素とを含有するシリコン窒化膜である。
【0042】
半導体装置３０は、キャパシタ２０の上方に設けられる。半導体装置３０における電界効果トランジスタ４０は、メモリセルＭＣのメモリトランジスタＭＴＲに相当する（図１参照）。
【0043】
半導体装置３０では、電界効果トランジスタ４０は、下部電極３２の上方に設けられる。詳細には、電界効果トランジスタ４０の酸化物半導体層７０は、下部電極３２に対して半導体基板１０から離れる方向すなわち上方に位置する。
【0044】
上部電極５０は、酸化物半導体層７０に対して半導体基板１０から離れる方向すなわち上方に位置する。このような構成を備えることにより、電界効果トランジスタ４０は、半導体基板１０の表面に略垂直なＺ軸方向（上下方向）に延伸するチャネルを有する、いわゆる、縦型のトランジスタである。
【0045】
また、酸化物半導体層７０は、酸素欠損がドナーとなる半導体であり、金属元素として、インジウム（Ｉｎ）と、亜鉛（Ｚｎ）と、ガリウム（Ｇａ）と、を含む。詳細には、酸化物半導体層７０は、インジウム、ガリウム及び亜鉛の酸化物すなわちＩＧＺＯ（ＩｎＧａＺｎＯ）である。なお、酸化物半導体層７０は、他の種類の酸化物半導体であってもよい。
【0046】
なお、半導体装置３０がキャパシタ２０の上方に設けられる構造を示したが、キャパシタ２０が半導体装置３０の上方に設けられる構造であっても良い。
【0047】
［半導体装置の製造方法］
以下、第１実施形態に係る半導体装置の製造方法の一例として半導体装置３０の製造方法について説明する。
以下、第１実施形態に係る半導体装置の製造方法の一例として半導体装置３０の製造方法について説明する。
【0048】
まず、図３に示すように、半導体基板上に形成された絶縁層４５と導電層４２とに対するエッチングによって、上下方向に貫通するように孔部７１（「構造」の一例）が形成される。
【0049】
孔部７１は、例えば、トランジスタホールである。孔部７１の下方は底面７１ａとなっている。底面７１ａは、ＩＴＯが露出する表面１５１（「第１表面」の一例）を含む。具体的には、表面１５１は、孔部７１が形成される際に露出した下部電極３２の一部である。
【0050】
孔部７１のＸ軸方向及びＹ軸方向は、側面７１ｂとなっている。側面７１ｂは、タングステンが露出する表面１５２（「第２表面」の一例）を含む。具体的には、表面１５２は、孔部７１が形成される際に露出した導電層４２の一部である。
【0051】
次に、孔部７１にゲート絶縁膜４３を形成する。ゲート絶縁膜４３の形成は、図４に示すフローで行われる。まず、半導体装置３０を含む半導体基板は、時刻ｔ０において成膜装置に格納される（Load in）。成膜装置は、例えばAtomic Layer Deposition（ＡＬＤ）を用いて膜を形成する。成膜装置は、半導体基板が搬入されるチャンバーを備える。チャンバーは、搬入された半導体基板が配置されるホルダを備える。さらに、ホルダの内部に設けられたヒータにより、半導体基板を加熱することが可能である。
【0052】
次に、時刻ｔ１０から時刻ｔ１１までのソーク期間Ｔ１０において、ゲート絶縁膜４３を形成する処理の前処理として、還元ガス供給処理が行われる。還元ガス供給処理では、表面１５１と表面１５２とを含む孔部７１に、第１温度でインジウムの還元ガスが供給される。
【0053】
第１温度は、摂氏３５０度以下が好ましい。本実施形態では、第１温度は、例えば摂氏３００度である。なお、本実施形態における温度とは、ヒータの設定温度である。
【0054】
インジウムの還元ガスは、例えば、無機材料系のガス及び有機材料系のガスである。無機材料系のガスは、例えば、Ｓｉ－Ｘ結合を含む。ここで、Ｘは、Ｆ、Ｃｌ、Ｂｒ、Ｉ及びＡｔのようなハロゲンである。
【0055】
無機材料系のガスは、例えばハロゲン化物である。無機材料系のガスは、例えば、ＨＳｉＣｌ３（trichlorosilane : TCS）、Ｈ２ＳｉＣｌ２（dichlorosilane: DCS）、（ＳｉＣｌ３）２（hexachlorodisilane : HCD）、及びＳｉＨ２Ｉ２（diiodosilane)である。
【0056】
有機材料系のガスは、例えば、Ｃ－Ｈ結合及びＮ－Ｃ－Ｈ結合の少なくとも一方を含む。具体的には、有機材料系のガスは、例えば、［（ＣＨ３）２Ｎ］３ＳｉＨ（Tris（dimethylamino）silane：TrisDMAS）のようなＳｉＨにアミノ基が３つ結合されたもの、［ＮＨ（Ｃ４Ｈ９）］２ＳｉＨ２（Bis（tertiary-butylamino）silane：BTBAS）のようなＳｉＨ２にアミノ基が２つ結合されたもの、モノアミノシラン系材料、及びカーボン材料である。
【0057】
また、有機材料系のガスは、ケイ素を含まないものあっても良い。有機材料系のガスは、例えば、Ａｌ、Ｔｉ、Ｚｒ又はＨｆなどの金属と、アミノ基又はＣＮ－ＨＭ結合を有するものと、が結合したものである。有機材料系のガスは、例えばトリメチルアルミニウム（Trimethylaluminium:TMA）である。
【0058】
ソーク期間Ｔ１０における還元ガス供給処理では、チャンバー内の圧力は、１０～２０００Ｐａである。インジウムの還元ガスは、例えば、ＨＣＤである。ＨＣＤは、Ｎ２ガスとともにチャンバー内へ１～２０００ｓｃｃｍ（standard cc/min）で供給される。
【0059】
ソーク期間Ｔ１０の長さ（「第１時間」の一例）は、１～３０分である。本実施形態では、ソーク期間Ｔ１０の長さは、例えば１０分である。
【0060】
次に、時刻ｔ１１から時刻ｔ２０までの昇温期間Ｔ２０において昇温処理が行われる。昇温処理では、半導体装置３０が格納されたチャンバーを大気開放することなく半導体装置３０の温度が第１温度から第２温度に昇温される。つまり、インジウムの還元ガスを供給することと、後述するゲート絶縁膜４３を形成することとは、同一のチャンバー内で連続して実行される。なお、昇温期間Ｔ２０においては、例えば、Ｎ２ガスがチャンバー内に供給される。
【0061】
次に、図４に示すように、時刻ｔ２０から時刻ｔ２１までの膜形成期間Ｔ３０において膜形成処理が行われる。膜形成処理は、第１温度より高い第２温度で膜形成用ガスがチャンバーに供給されることによって行われる。図５に示すように、半導体装置３０における孔部７１にゲート絶縁膜４３が形成される。
【0062】
詳細には、第２温度は、摂氏４００度以上である。本実施形態では、第２温度は、例えば、摂氏４５０度である。
【0063】
ゲート絶縁膜４３の形成は、第１時間の長さ未満の第２時間にわたって、ケイ素を含有する第１ガスを供給することと、第１時間の長さ未満の第３時間にわたって、窒素を含有する第２ガスを供給することとを繰り返すことを含む。ここで、第２時間は、第１時間の０．２倍以下である。第３時間は、第１時間の０．２倍以下である。
【0064】
第１ガスは、ソーク期間Ｔ１０で用いた還元ガスと同じガス種のガスであっても良い。具体的には、第１ガスは、例えばＨＣＤである。第２ガスは、例えばＮＨ３である。
【0065】
具体的には、膜形成処理では、シリコン供給材料である第１ガスの供給と、ＮＨ３、Ｎ２Ｈ２、Ｎ２Ｈ４又はＮ３Ｈ８などの窒化剤である第２ガスの供給と、が順次繰り返される。
【0066】
本実施形態では、膜形成期間Ｔ３０における膜形成処理では、ＡＬＤ単位処理Ｐ３００が繰り返し実行される。ＡＬＤ単位処理Ｐ３００は、例えば、１００回程度繰り返される。
【0067】
ＡＬＤ単位処理Ｐ３００は、プロセスＰ１、Ｐ２、Ｐ３及びＰ４を含む。プロセスＰ１、Ｐ２、Ｐ３及びＰ４は、この順に実行される。
【0068】
プロセスＰ１では、第１ガスが第２時間、供給される。具体的には、第１ガスの一例であるＨＣＤが供給される。なお、ＨＣＤの供給時間（「第２時間」の一例）は、例えば５秒以上３０秒以下である。
【0069】
プロセスＰ２では、チャンバーが真空引きされた後、パージされる。なお、チャンバーの真空引き時間は、例えば、５秒以上６０秒以内である。パージ時間は、例えば５秒以上６０秒以下である。
【0070】
プロセスＰ３では、第２ガスが第３時間、供給される。具体的には、第２ガスの一例であるＮＨ３が供給される。なお、ＮＨ３の供給時間（「第３時間」の一例）は、例えば１０秒以上６０秒以下である。
【0071】
プロセスＰ４では、チャンバーが真空引きされた後、次のＡＬＤ単位処理Ｐ３００のためにパージされる。なお、チャンバーの真空引き時間は、例えば５秒以上６０秒以内である。パージ時間は、例えば５秒以上６０秒以下である。
【0072】
膜形成期間Ｔ３０における膜形成処理によって、半導体装置３０における孔部７１の底面７１ａ及び側面７１ｂには、ゲート絶縁膜４３が形成される（図５参照）。
【0073】
次に、図６に示すように、下部電極３２の上方に形成されたゲート絶縁膜４３がエッチングされることによって、下部電極３２における表面１５１が露出する。
【0074】
次に、半導体基板がチャンバーから搬出された後（Load out）、図７に示すように、孔部７１の内部に酸化物半導体層７０が堆積される。これにより、下部電極３２に接続し、かつ、ゲート絶縁膜４３を介して導電層４２に対向する対向面７０ｃを有するチャネルが形成される。
【0075】
なお、ゲート絶縁膜４３は、例えば、シリコン酸化膜や、シリコン酸化膜とシリコン窒化膜との積層であっても良い。ゲート絶縁膜４３は、例えば、アルミナ（Ａｌ２Ｏ３）などの高誘電材料を含んでいても良い。ゲート絶縁膜４３がシリコン酸化膜の場合、シリコン供給材料である第１ガスの供給と、Ｏ２、Ｏ３又はＨ２Ｏなどの酸化剤である第２ガスの供給とが順次繰り返される。
【0076】
（課題）
図８に示すように、表面１５１においてＩＴＯが露出し、かつ、表面１５２においてタングステンが露出する状態において、半導体装置３０を熱処理する場合を想定する。例えば、ゲート絶縁膜４３の形成における熱処理を想定する。
図８に示すように、表面１５１においてＩＴＯが露出し、かつ、表面１５２においてタングステンが露出する状態において、半導体装置３０を熱処理する場合を想定する。例えば、ゲート絶縁膜４３の形成における熱処理を想定する。
【0077】
表面１５１では、熱によって温度が上昇し、ＩＴＯに含まれるインジウムが昇華する。昇華したインジウムが表面１５２に付着して表面１５２にインジウム塊９１が形成されることがある。インジウム塊９１は、例えば、金属の結晶片や、微細な原子の集合体である。
【0078】
なお、表面１５２へのインジウムの付着は、例えば、反応性イオンエッチング（Reactive Ion Etching）によって孔部７１が形成される際にも発生することがある。
【0079】
図９に示すように、タングステンが露出する表面１５２にインジウム塊９１が付着した状態で熱処理をする場合、ウィスカが表面１５２に形成されることがある。ウィスカは、例えば、表面１５２から外側に向かって突出する髭状のタングステンの結晶である。ウィスカの形成は、例えば、摂氏３５０度以上で発生しやすい。
【0080】
仮に、ソーク期間Ｔ１０における還元ガス供給処理（図４参照）を行わず、摂氏４５０度で膜形成処理を行う場合、ウィスカが形成される可能性が高くなる。ウィスカが成長すると、ウィスカが孔部７１の一部又は全部を塞ぐことがある。
【0081】
図１０に示すように、孔部７１の一部又は全部が塞がれた半導体装置３０にゲート絶縁膜９３の形成及び酸化物半導体層９４の形成が行われると、酸化物半導体層９４が孔部７１に完全に充填されないため、酸化物半導体層９４がチャネルとして機能せず、好ましくない。
【0082】
（効果）
本実施形態では、図４に示すように、ソーク期間Ｔ１０において還元ガス供給処理が行われるので、インジウムの還元ガスによって表面１５２におけるインジウム塊９１（図８参照）を昇華させて減ずることができる。これにより、孔部７１の一部又は全部が塞がれることを抑制することができるので、ゲート絶縁膜４３及び酸化物半導体層７０を良好に形成し、酸化物半導体層７０をチャネルとして良好に機能させることができる。その結果、優れたトランジスタ特性を有する半導体記憶装置を形成することができる。
本実施形態では、図４に示すように、ソーク期間Ｔ１０において還元ガス供給処理が行われるので、インジウムの還元ガスによって表面１５２におけるインジウム塊９１（図８参照）を昇華させて減ずることができる。これにより、孔部７１の一部又は全部が塞がれることを抑制することができるので、ゲート絶縁膜４３及び酸化物半導体層７０を良好に形成し、酸化物半導体層７０をチャネルとして良好に機能させることができる。その結果、優れたトランジスタ特性を有する半導体記憶装置を形成することができる。
【0083】
還元ガス供給処理及び膜形成処理において、ＩＴＯが含まれる下部電極３２では、以下の反応が起こる。すなわち、図１１に示すように、インジウムの還元ガスとして、Ｓｉ－Ｘ結合を含むガスが用いられる場合、下部電極３２のＩＴＯに含まれるインジウムは、インジウムのハロゲン化物として昇華する。なお、Ｓｉ－Ｘ結合を含むガスは、例えば無機材料系のガスである。当該ガスは、例えば、ＨＣＤである。
【0084】
インジウムが昇華する際に、ＩＴＯ中の酸素はＩＴＯ中に留まる。そのため、ＩＴＯ中の酸素欠損の増加を抑制することができる。酸化物半導体層７０からＩＴＯを含む下部電極３２への酸素の移動が抑制される。これにより、酸化物半導体層７０中のキャリアとなる酸素欠損の量が安定し、ひいてはしきい値電圧を安定にすることができる。
【0085】
インジウムの還元ガスとして、ＨＣＤ等のＳｉ－Ｘ結合を含むガスが用いられる場合、下部電極３２にはハロゲンが含まれることがある。電気陰性度が大きいハロゲン原子が下部電極３２に含まれる場合、ＩＴＯ中の酸素の移動を抑制することができる。酸化物半導体層７０中の酸素のＩＴＯへの移動を抑制することができる。
【0086】
また、下部電極３２は、部分３２ａ及び３２ｂを含む（図７参照）。部分３２ａは、下部電極３２の内部の上方に位置し、表面１５１を含む。部分３２ｂは、部分３２ａより下方に位置し、表面１５１を含まない。下部電極３２は、金属酸化物層５０ａの一部又は全部におけるハロゲン原子の濃度と比べて、ハロゲン原子の濃度が高い部分例えば部分３２ａを含む。例えば、下部電極３２の部分３２ａは、部分３２ｂと比べてハロゲン原子の濃度が高い。
【0087】
図１２に示すように、インジウムの還元ガスとして有機材料系のガスが用いられる場合、下部電極３２のＩＴＯに含まれる酸素は水素と容易に結合することで、ＩＴＯ中の酸素が減少する。その結果、酸素と結合していないインジウムが増え、インジウムは融点が低いため昇華する。
【0088】
この場合、下部電極３２におけるＩＴＯ中の酸素が減少し、下部電極３２と酸化物半導体層７０との接触抵抗を低くすることができるので、電界効果トランジスタ４０のオン電流Ｉｏｎを大きくすることができる。また、酸化物半導体層７０がテーパー形状に形成され、下端７０ｂにおける酸化物半導体層７０と下部電極３２との接触面積が、上端７０ａにおける酸化物半導体層７０と金属酸化物層５０ａとの接触面積より小さい場合がある。その場合、上部電極５０と酸化物半導体層７０との接触抵抗に比べて、下部電極３２と酸化物半導体層７０との接触抵抗が低いことで、良好なトランジスタ特性を得ることができる。なお、Ｓｉ－Ｘ結合及びＣ－Ｈ結合の両方を含むＤＣＳは、ＤＣＳ中の水素が先にインジウムと反応するため、図１２に示す反応を引き起こすと考えられる。
【0089】
また、部分３２ａにおけるケイ素の濃度は、部分３２ｂにおけるケイ素の濃度より大きい。これは、ゲート絶縁膜４３が形成される際にケイ素が表面１５１に付着するためである。
【0090】
また、下部電極３２において、部分３２ａにおけるインジウムの濃度は、部分３２ｂにおけるインジウムの濃度より小さい。これは、上記の反応によって、表面１５１におけるインジウムがハロゲン化して昇華したり、そのまま昇華したりするためである。
【0091】
また、インジウムの還元ガスとして有機材料系のガスが供給された場合、下部電極３２において、部分３２ａにおける炭素の濃度は、部分３２ｂにおける炭素の濃度より大きい。炭素は、錫と同族であるので、下部電極３２における炭素は、錫と同様の機能を有し、ＩＴＯの伝導性を大きくする。このため、部分３２ａにおける導電性は、部分３２ｂにおける導電性と比べて、大きい。
【0092】
［第２実施形態］
第２実施形態に係る半導体装置３０の製造方法について説明する。第２実施形態以降では第１実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。
第２実施形態に係る半導体装置３０の製造方法について説明する。第２実施形態以降では第１実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。
【0093】
図１３に示すように、第２実施形態に係る半導体装置３０の製造方法は、図４に示す第１実施形態に係る半導体装置３０の製造方法と比べて、ソーク期間Ｔ１０における還元ガス供給処理の後に、低温での成膜が行われる点で第１実施形態に係る半導体装置３０の製造方法と異なる。
【0094】
第２実施形態に係る半導体装置３０の製造方法では、インジウムの還元ガスが供給された後の構造に、第１温度以上第２温度未満の温度で成膜が行われる。
【0095】
詳細には、ソーク期間Ｔ１０と昇温期間Ｔ２０との間に低温膜形成期間Ｔ１６が設けられる。本実施形態では、低温膜形成期間Ｔ１６における低温膜形成処理では、ＡＬＤ単位処理Ｐ３００が繰り返し実行される。低温膜形成処理において繰り返されるＡＬＤ単位処理３００は、図４に示すＡＬＤ単位処理Ｐ３００と同様である。
【0096】
低温膜形成期間Ｔ１６は、膜形成期間Ｔ３０より短い。低温膜形成期間Ｔ１６のＡＬＤ単位処理Ｐ３００の繰り返し回数は、膜形成期間Ｔ３０のＡＬＤ単位処理Ｐ３００の繰り返し回数より少ない。低温膜形成期間Ｔ１６において、ＡＬＤ単位処理Ｐ３００は、例えば、１０回、５０回又は１００回繰り返される。
【0097】
また、低温膜形成処理が行われる温度は、例えば、ソーク期間Ｔ１０の第１温度と同じであり、例えば摂氏３００度である。なお、低温膜形成処理が行われる温度は、第１温度以上第２温度未満であれば、いずれの温度でもよい。
【0098】
図１３に示す半導体装置３０の製造方法では、ソーク期間Ｔ１０における低温膜形成処理によって、表面１５２に付着したインジウム塊９１を昇華させることができる。第１実施形態と同様に、優れたトランジスタ特性を有する半導体記憶装置を形成することができる。
【0099】
さらに、低温膜形成期間Ｔ１６における低温膜形成処理によって下部電極３２のＩＴＯに膜が形成されるので、表面１５１を保護することができる。これにより、例えば図１２に示すメカニズムのように、下部電極３２のＩＴＯからのインジウム及び酸素の脱離を抑制することができるので、下部電極３２におけるＩＴＯの熱による粗密化などのダメージを抑制することができる。
【0100】
［第３実施形態］
第３実施形態に係る半導体装置３０の製造方法について説明する。図１４に示すように、第３実施形態に係る半導体装置３０の製造方法は、図４に示す第１実施形態に係る半導体装置３０の製造方法と比べて、ソーク期間Ｔ１０における還元ガス供給処理の直前に、アンモニアによるアニール処理が行われる点で第１実施形態に係る半導体装置３０の製造方法と異なる。
第３実施形態に係る半導体装置３０の製造方法について説明する。図１４に示すように、第３実施形態に係る半導体装置３０の製造方法は、図４に示す第１実施形態に係る半導体装置３０の製造方法と比べて、ソーク期間Ｔ１０における還元ガス供給処理の直前に、アンモニアによるアニール処理が行われる点で第１実施形態に係る半導体装置３０の製造方法と異なる。
【0101】
第３実施形態に係る半導体装置３０の製造方法では、ＩＴＯが露出する表面１５１と、タングステンが露出する表面１５２とを含む孔部７１に、第３温度で窒素を含有する第４ガスを供給して少なくとも表面１５１上に成膜する。
【0102】
詳細には、ソーク期間Ｔ１０の直前にアンモニアアニール期間Ｔ５が設けられる。本実施形態では、アンモニアアニール期間Ｔ５におけるアンモニアアニール処理では、アンモニアガスがチャンバー内に供給される。
【0103】
アンモニアアニール期間Ｔ５の長さは、プロセスＰ３より長い。アンモニアアニール期間Ｔ５の長さは、例えば１０～６０分である。本実施形態では、アンモニアアニール期間Ｔ５において第３温度でアンモニアアニール処理が行われる。第３温度は、第２温度未満である。第３温度は、例えば、ソーク期間Ｔ１０の第１温度と同じであり、例えば摂氏３００度である。なお、第３温度は、摂氏３５０度以下が望ましい。
【0104】
さらに、図１４に示す半導体装置３０の製造方法では、アンモニアアニール期間Ｔ５におけるアンモニアアニール処理によって、下部電極３２の表面１５１を窒化させることができる。下部電極３２におけるＩＴＯからインジウムが昇華することを抑制することができる。第１実施形態と同様に、優れたトランジスタ特性を有する半導体記憶装置を形成することができる。
【0105】
また、Ｔ５において、アンモニアによるアニール処理を行うことで、導電層４２の表面１５２のタングステンが窒化される。これにより、インジウム塊９１がタングステン表面に付着した場合のウィスカ形成を抑制することができる。
【0106】
［第４実施形態］
第４実施形態に係る半導体装置３０の製造方法について説明する。図１５に示すように、第４実施形態に係る半導体装置３０の製造方法は、図１４に示す第３実施形態に係る半導体装置３０の製造方法と比べて、アンモニアアニール期間Ｔ５におけるアンモニアアニール処理の代わりに、ソーク期間Ｔ１０における還元ガス供給処理の直後に、アンモニアによるアニール処理が行われる点で第３実施形態に係る半導体装置３０の製造方法と異なる。
第４実施形態に係る半導体装置３０の製造方法について説明する。図１５に示すように、第４実施形態に係る半導体装置３０の製造方法は、図１４に示す第３実施形態に係る半導体装置３０の製造方法と比べて、アンモニアアニール期間Ｔ５におけるアンモニアアニール処理の代わりに、ソーク期間Ｔ１０における還元ガス供給処理の直後に、アンモニアによるアニール処理が行われる点で第３実施形態に係る半導体装置３０の製造方法と異なる。
【0107】
第４実施形態に係る半導体装置３０の製造方法では、インジウムの還元ガスを供給した後の孔部７１に、窒素を含有する第３ガスが第１温度以下の温度で供給される。
【0108】
詳細には、ソーク期間Ｔ１０と昇温期間Ｔ２０との間にアンモニアアニール期間Ｔ１５が設けられる。
【0109】
本実施形態では、アンモニアアニール期間Ｔ１５におけるアンモニアアニール処理は、図１４に示すアンモニアアニール期間Ｔ５におけるアンモニアアニール処理と同様である。なお、アンモニアアニール期間Ｔ１５におけるアンモニアアニール処理は、図１４に示すアンモニアアニール期間Ｔ５におけるアンモニアアニール処理と異なってもよい。
【0110】
アンモニアアニール期間Ｔ１５の長さは、プロセスＰ３より長い。アンモニアアニール期間Ｔ５の長さは、例えば１０～６０分である。アンモニアアニール期間Ｔ１５において第４温度でアンモニアアニール処理が行われる。第４温度は、例えば、ソーク期間Ｔ１０の第１温度と同じであり、例えば摂氏３００度である。第１実施形態と同様に、優れたトランジスタ特性を有する半導体記憶装置を形成することができる。
【0111】
さらに、図１５に示す半導体装置３０の製造方法では、アンモニアアニール期間Ｔ１５におけるアンモニアアニール処理によって、下部電極３２の表面１５１を窒化させることができる。
【0112】
また、Ｔ１５において、アンモニアによるアニール処理を行うことで、導電層４２の表面１５２のタングステンが窒化される。タングステンが窒化されることで、インジウム塊９１がタングステン表面に付着した場合のウィスカ形成を抑制することができる。
【0113】
また、例えば、ソーク期間Ｔ１０における還元ガス供給処理を十分に行った場合、還元ガス供給処理によって導電層４２の表面１５２におけるタングステンに１層以上の膜が形成される。そして、アンモニアアニール期間Ｔ１５において、アンモニアによるアニール処理を行うことで、タングステン上の膜が窒化される。これにより、導電層４２の表面１５２におけるタングステンの露出を抑制することができるので、ウィスカの形成から表面１５２を保護することができる。
【0114】
［第５実施形態］
第５実施形態に係る半導体装置３０の製造方法について説明する。第１実施形態では、トランジスタホールである孔部７１にインジウムの還元ガスが供給される製造方法について説明したが、図１６に示すように、第５実施形態では、ビット線間に形成される溝部にインジウムの還元ガスが供給される製造方法について説明する。
第５実施形態に係る半導体装置３０の製造方法について説明する。第１実施形態では、トランジスタホールである孔部７１にインジウムの還元ガスが供給される製造方法について説明したが、図１６に示すように、第５実施形態では、ビット線間に形成される溝部にインジウムの還元ガスが供給される製造方法について説明する。
【0115】
第５実施形態に係る半導体装置３０では、隣接する２つの導電層５１間にビット線（ＢＬ）－ランディングパット（ＬＰ）溝部３２１（「構造」の一例）が形成される。このＢＬ－ＬＰ溝部３２１は、その後の工程で導電体が埋め込まれる。
【0116】
ＢＬ－ＬＰ溝部３２１は、エッチングによって形成される。ＢＬ－ＬＰ溝部３２１は、下方に底面３２１ａを有し、上方が開口し、かつＸ軸方向に沿っている。
【0117】
ＢＬ－ＬＰ溝部３２１の下方の底面３２１ａは、ＩＴＯが露出する表面１６１（「第１表面」の一例）を含む。具体的には、表面１６１は、ＢＬ－ＬＰ溝部３２１が形成される際に露出した上部電極５０における金属酸化物層５０ａの一部である。
【0118】
ＢＬ－ＬＰ溝部３２１のＹ軸＋方向の側面３２１ｂは、タングステン（「第１金属」の一例）が露出する表面１６２（「第２表面」の一例）を含む。具体的には、表面１６２は、ＢＬ－ＬＰ溝部３２１が形成される際に露出した、ランディングパットである金属膜５０ｃの一部である。
【0119】
このように、表面１６１においてＩＴＯが露出し、かつ、表面１６２においてタングステンが露出する状態において、例えば、半導体装置３０における絶縁層６６の上方に膜が形成されることがある。
【0120】
膜形成の際の熱処理によって、表面１６１では、ＩＴＯに含まれるインジウムが昇華し、昇華したインジウムが表面１５２に付着して表面１５２にインジウム塊９１が形成されることがある。
【0121】
なお、表面１６２へのインジウムの付着は、例えば、反応性イオンエッチングによってＢＬ－ＬＰ溝部３２１が形成される際にも発生することがある。
【0122】
このような場合においても、図４、図１３、図１４及び図１５に示す製造プロセスを適用することにより、表面１６２におけるインジウム塊９１を昇華させて減ずることができる。これにより、タングステンを含む表面１６２におけるウィスカの発生を抑制することができる。
【0123】
（ａ）実施形態では、表面１５２及び１６２においてタングステンが露出する構成について説明したが、これに限定するものではない。表面１５２及び１６２では、他の金属が露出する構成であってもよい。
【0124】
（ｂ）また、実施形態では、表面１５１及び１６１においてＩＴＯが露出する構成について説明したが、これに限定するものではない。表面１５１及び１６１では、インジウムがが露出する構成であってもよい。この構成でも、本発明の目的を達成することがかのうです。
【0125】
（ｃ）
絶縁層と、
前記絶縁層の中に形成され、第１方向に延伸し、第１端及び第２端を有する酸化物半導体と、
前記酸化物半導体の前記第１端に接し、金属酸化物によって形成される第１導電膜と、
前記酸化物半導体の前記第２端に接し、前記金属酸化物によって形成される第２導電膜と、
前記酸化物半導体の前記第１端と前記第２端との間に絶縁膜を介して対向し、金属によって形成されるゲート電極と、を備え、
前記第２導電膜は、前記第１導電膜の一部又は全部におけるハロゲン原子の濃度と比べて、前記ハロゲン原子の濃度が大きい部分を含む、
半導体装置。
絶縁層と、
前記絶縁層の中に形成され、第１方向に延伸し、第１端及び第２端を有する酸化物半導体と、
前記酸化物半導体の前記第１端に接し、金属酸化物によって形成される第１導電膜と、
前記酸化物半導体の前記第２端に接し、前記金属酸化物によって形成される第２導電膜と、
前記酸化物半導体の前記第１端と前記第２端との間に絶縁膜を介して対向し、金属によって形成されるゲート電極と、を備え、
前記第２導電膜は、前記第１導電膜の一部又は全部におけるハロゲン原子の濃度と比べて、前記ハロゲン原子の濃度が大きい部分を含む、
半導体装置。
【0126】
（ｄ）
絶縁層と、
絶縁層の中に形成され、第１方向に延伸し、第１端及び第２端を有する酸化物半導体と、
前記酸化物半導体の前記第１端に接し、金属酸化物によって形成される第１導電膜と、
前記酸化物半導体の前記第２端に接し、前記金属酸化物によって形成される第２導電膜と、
前記酸化物半導体の前記第１端と前記第２端との間に絶縁膜を介して対向するゲート電極と、を備え、
前記第２導電膜の導電率は、前記第１導電膜の導電率より大きい、
半導体装置。
絶縁層と、
絶縁層の中に形成され、第１方向に延伸し、第１端及び第２端を有する酸化物半導体と、
前記酸化物半導体の前記第１端に接し、金属酸化物によって形成される第１導電膜と、
前記酸化物半導体の前記第２端に接し、前記金属酸化物によって形成される第２導電膜と、
前記酸化物半導体の前記第１端と前記第２端との間に絶縁膜を介して対向するゲート電極と、を備え、
前記第２導電膜の導電率は、前記第１導電膜の導電率より大きい、
半導体装置。
【0127】
（ｅ）
上記半導体装置と、
前記第１導電膜又は前記第２導電膜に接続される第１キャパシタ電極と、
前記第１キャパシタ電極と対向する第２キャパシタ電極と、
前記第１キャパシタ電極と前記第２キャパシタ電極との間に設けられる誘電膜と、を備える、
半導体記憶装置。
上記半導体装置と、
前記第１導電膜又は前記第２導電膜に接続される第１キャパシタ電極と、
前記第１キャパシタ電極と対向する第２キャパシタ電極と、
前記第１キャパシタ電極と前記第２キャパシタ電極との間に設けられる誘電膜と、を備える、
半導体記憶装置。
【0128】
以上、具体例を参照しつつ本実施形態について説明した。しかし、本開示はこれらの具体例に限定されるものではない。これら具体例に、当業者が適宜設計変更を加えたものも、本開示の特徴を備えている限り、本開示の範囲に包含される。前述した各具体例が備える各要素およびその配置、条件、形状などは、例示したものに限定されるわけではなく適宜変更することができる。前述した各具体例が備える各要素は、技術的な矛盾が生じない限り、適宜組み合わせを変えることができる。
【符号の説明】
【0129】
１０…半導体基板
１１…回路
２０…キャパシタ
２１…導電体
２２…絶縁膜
２３…導電体
２４、２５…キャパシタ電極
３０…半導体装置
３２…下部電極
３２ａ、３２ｂ…部分
３３…導電体
３４、３５…絶縁層
４０…電界効果トランジスタ
４２…導電層
４３…ゲート絶縁膜
４５…絶縁層
５０…上部電極
５０ａ…金属酸化物層
５０ｂ…バリアメタル層
５０ｃ…金属膜
５１…導電層
６３…絶縁層
６３ａ…側面
６４、６６…絶縁層
７０…酸化物半導体層
７０ａ…上端
７０ｂ…下端
７０ｃ…対向面
７１…孔部
７１ａ…底面
７１ｂ…側面
１０１…半導体記憶装置
１５１、１５２、１６１、１６２…表面
３２１…ＢＬ－ＬＰ溝部
３２１ａ…底面
３２１ｂ…側面
Ｐ３００…ＡＬＤ単位処理
Ｔ５、Ｔ１５…アンモニアアニール期間
Ｔ１０…ソーク期間
Ｔ１６…低温膜形成期間
Ｔ２０…昇温期間
Ｔ３０…膜形成期間
１１…回路
２０…キャパシタ
２１…導電体
２２…絶縁膜
２３…導電体
２４、２５…キャパシタ電極
３０…半導体装置
３２…下部電極
３２ａ、３２ｂ…部分
３３…導電体
３４、３５…絶縁層
４０…電界効果トランジスタ
４２…導電層
４３…ゲート絶縁膜
４５…絶縁層
５０…上部電極
５０ａ…金属酸化物層
５０ｂ…バリアメタル層
５０ｃ…金属膜
５１…導電層
６３…絶縁層
６３ａ…側面
６４、６６…絶縁層
７０…酸化物半導体層
７０ａ…上端
７０ｂ…下端
７０ｃ…対向面
７１…孔部
７１ａ…底面
７１ｂ…側面
１０１…半導体記憶装置
１５１、１５２、１６１、１６２…表面
３２１…ＢＬ－ＬＰ溝部
３２１ａ…底面
３２１ｂ…側面
Ｐ３００…ＡＬＤ単位処理
Ｔ５、Ｔ１５…アンモニアアニール期間
Ｔ１０…ソーク期間
Ｔ１６…低温膜形成期間
Ｔ２０…昇温期間
Ｔ３０…膜形成期間
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】