特開 2024-136645 半導体装置及び半導体記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024136645

(43)【公開日】2024-10-04

(54)【発明の名称】半導体装置及び半導体記憶装置

(51)【国際特許分類】

   H10B 12/00 20230101AFI20240927BHJP

   H01L 29/786 20060101ALI20240927BHJP

   H01L 21/28 20060101ALI20240927BHJP

【ＦＩ】

H10B12/00 681B

H10B12/00 621

H10B12/00 621B

H10B12/00 671A

H10B12/00 681A

H01L29/78 626A

H01L29/78 618B

H01L21/28 301B

H01L21/28 301R

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2023047816

(22)【出願日】2023-03-24

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100140486

【弁理士】

【氏名又は名称】鎌田 徹

(74)【代理人】

【識別番号】100079108

【弁理士】

【氏名又は名称】稲葉 良幸

(74)【代理人】

【識別番号】100121843

【弁理士】

【氏名又は名称】村井 賢郎

(72)【発明者】

【氏名】岡部 かすみ

(72)【発明者】

【氏名】側瀬 聡文

(72)【発明者】

【氏名】上遠野 一広

(72)【発明者】

【氏名】野田 光太郎

(72)【発明者】

【氏名】秋田 貴誉

(72)【発明者】

【氏名】藤井 隆弘

【テーマコード（参考）】

4M104

5F083

5F110

【Ｆターム（参考）】

4M104AA03

4M104BB18

4M104BB36

4M104CC01

4M104CC05

4M104EE03

4M104EE17

4M104FF18

4M104GG16

4M104HH08

5F083AD02

5F083AD03

5F083AD18

5F083AD21

5F083AD31

5F083GA02

5F083GA10

5F083JA12

5F083JA19

5F083JA39

5F083JA40

5F083JA42

5F083KA01

5F083KA05

5F083MA17

5F083MA18

5F083ZA04

5F083ZA05

5F083ZA06

5F083ZA07

5F110AA04

5F110AA26

5F110BB06

5F110BB11

5F110CC09

5F110DD05

5F110EE04

5F110EE22

5F110FF02

5F110FF03

5F110FF12

5F110GG01

5F110HK01

5F110HK02

5F110HK04

5F110HK06

5F110HK07

5F110HK09

5F110HK21

5F110HK22

5F110HM02

5F110HM12

5F110NN03

5F110NN23

5F110NN72

5F110NN74

5F110NN77

(57)【要約】

【課題】インジウム及びスズを含む金属酸化物に起因する不具合を抑制することが可能な半導体装置及び半導体記憶装置を提供する。
【解決手段】半導体装置は、第１電極と、前記第１電極に電気的に接続され、前記第１電極の上方に設けられた酸化物半導体層と、前記酸化物半導体層と絶縁膜を介して対向するゲート電極と、前記酸化物半導体層に電気的に接続され、前記酸化物半導体層の上方に設けられ、酸素、インジウム及びスズを含有する第１導電層を含む第２電極と、を備え、前記第２電極には、前記第１導電層に接し、前記第１導電層の上方に設けられ、酸素及び第１金属を含有する第２導電層と、前記第２導電層に接し、前記第２導電層の上方に設けられ、前記第１金属を含有する第３導電層と、がさらに含まれる。
【選択図】図４

【特許請求の範囲】

【請求項1】

第１電極と、
前記第１電極に電気的に接続され、前記第１電極の上方に設けられた酸化物半導体層と、
前記酸化物半導体層と絶縁膜を介して対向するゲート電極と、
前記酸化物半導体層に電気的に接続され、前記酸化物半導体層の上方に設けられ、酸素、インジウム及びスズを含有する第１導電層を含む第２電極と、を備え、
前記第２電極には、前記第１導電層に接し、前記第１導電層の上方に設けられ、酸素及び第１金属を含有する第２導電層と、
前記第２導電層に接し、前記第２導電層の上方に設けられ、前記第１金属を含有する第３導電層と、がさらに含まれる、
半導体装置。

【請求項2】

前記第１金属はチタンであり、
前記第２導電層は、酸化チタン又は酸窒化チタンから構成される層を有する、
請求項１に記載の半導体装置。

【請求項3】

前記第１金属はチタンであり、
前記第２導電層は、
前記酸化物半導体層の上端からの距離が第１距離であり、第１チタン濃度のチタンを含有する第１部分と、
前記距離が前記第１距離より大きい第２距離であり、前記第１チタン濃度より大きい第２チタン濃度のチタンを含有する第２部分と、を含む、
請求項１に記載の半導体装置。

【請求項4】

前記第２導電層は、
前記酸化物半導体層の上端からの距離が第３距離であり、第１インジウム濃度のインジウムを含有する第３部分と、
前記距離が前記第３距離より大きい第４距離であり、前記第１インジウム濃度より小さい第２インジウム濃度のインジウムを含有する第４部分と、を含む、
請求項１に記載の半導体装置。

【請求項5】

前記第２導電層は、酸素、インジウム、スズ、チタン及び窒素を合計した原子パーセントが８０％以上に構成されている、
請求項３又は４に記載の半導体装置。

【請求項6】

前記半導体装置は、
前記第３導電層に電気的に接続され、前記第３導電層の上方に設けられ、第２金属を含有するパッドと、
前記パッドに電気的に接続され、前記パッドの上方に設けられる信号線と、をさらに備える、
請求項１に記載の半導体装置。

【請求項7】

前記第３導電層は、バリアメタルである、
請求項１に記載の半導体装置。

【請求項8】

請求項１に記載の前記半導体装置と、
前記第１電極に電気的に接続される第３電極と、
前記第３電極と対向する第４電極と、
前記第３電極と前記第４電極との間に設けられる誘電膜と、を備える、
半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本実施形態は、半導体装置及び半導体記憶装置に関する。

【背景技術】

【0002】

インジウム及び錫（スズ）を含む金属酸化物を電極として用いる半導体素子が知られている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許出願公開ＵＳ２０２２／０２８５３５０号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

半導体素子の製造プロセスにおいて、インジウム（Ｉｎ）及びスズ（Ｓｎ）を含む金属酸化物に起因する不具合が発生することがある。

【0005】

本開示は、インジウム及びスズを含む金属酸化物に起因する不具合を抑制することが可能な半導体装置及び半導体記憶装置を提供することを目的とする。

【課題を解決するための手段】

【0006】

本開示に係る半導体装置は、第１電極と、前記第１電極に電気的に接続され、前記第１電極の上方に設けられた酸化物半導体層と、前記酸化物半導体層と絶縁膜を介して対向するゲート電極と、前記酸化物半導体層に電気的に接続され、前記酸化物半導体層の上方に設けられ、酸素、インジウム及びスズを含有する第１導電層を含む第２電極と、を備え、前記第２電極には、前記第１導電層に接し、前記第１導電層の上方に設けられ、酸素及び第１金属を含有する第２導電層と、前記第２導電層に接し、前記第２導電層の上方に設けられ、前記第１金属を含有する第３導電層と、がさらに含まれる。

【0007】

本開示に係る半導体記憶装置は、前記半導体装置と、前記第１電極に電気的に接続される第３電極と、前記第３電極と対向する第４電極と、前記第３電極と前記第４電極との間に設けられる誘電膜と、を備える。

【図面の簡単な説明】

【0008】

【図1】第１実施形態に係る半導体記憶装置の回路構成例を示す回路図である。

【図2】第１実施形態に係る半導体記憶装置の物理的構成例を示す断面模式図である。

【図3】比較例に係る半導体記憶装置の要部を示す断面模式図である。

【図4】第１実施形態に係る半導体記憶装置の要部を示す断面模式図である。

【図5】第１実施形態に係るＩＴＯ層とＴｉＯ層との密着性を説明するための図である。

【図6】第２実施形態に係る半導体記憶装置の要部を示す断面模式図である。

【図7】第２実施形態に係る中間導電層におけるインジウムの濃度及びチタンの濃度の酸化物半導体層の上端からの距離に対する変化を説明するための図である。

【発明を実施するための形態】

【0009】

以下、添付図面を参照しながら本実施形態について説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略乃至簡略化する。

【0010】

各図面には、Ｘ軸、Ｙ軸及びＺ軸を示すことがある。Ｘ軸、Ｙ軸及びＺ軸は、右手系の３次元の直交座標を形成する。以下、Ｘ軸の矢印方向をＸ軸＋方向、矢印とは逆方向をＸ軸－方向と呼ぶことがあり、その他の軸についても同様である。なお、Ｚ軸＋方向及びＺ軸－方向を、それぞれ「上方」及び「下方」と呼ぶこともある。また、Ｘ軸、Ｙ軸又はＺ軸にそれぞれ直交する面を、ＹＺ面、ＺＸ面又はＸＹ面と呼ぶことがある。また、Ｚ軸方向を「上下方向」と呼ぶことがある。「上方」、「下方」及び「上下方向」は、あくまで図面内での相対的位置関係を示す用語であり、鉛直方向を基準とした向きを定める用語ではない。

【0011】

また、特に具体的に説明されている場合を除き、各図面に示される構成要素の寸法等は、説明の理解を容易にするため、実際の寸法とは異ならせて示される場合がある。

【0012】

本明細書において「接続」とは物理的な接続だけでなく電気的な接続も含み、特に指定する場合を除き、直接的な接続だけでなく他の物を介して接続される間接的な接続も含む。

【0013】

本明細書において「上方に形成」とは、上方に接して形成される場合のみならず、特に指定する場合を除き、他の物を介して上方に形成される場合も含む。「下方に形成」などの場合も同様である。

【0014】

［第１実施形態］
第１実施形態は、ＯＳ－ＲＡＭ（Oxide Semiconductor-Random Access Memory）から構成される複数のメモリセルが配列されたメモリセルアレイを備える半導体記憶装置１０１を開示する。

【0015】

［半導体記憶装置の回路構成］
図１は、本実施形態に係る半導体記憶装置１０１の回路構成例を示している。同図に示されるようにこの半導体記憶装置１０１は、複数のメモリセルＭＣから構成されるメモリセルアレイと、複数のワード線ＷＬと、複数のビット線ＢＬとを備える。同図には、複数のワード線ＷＬの一例として、ワード線ＷＬ_ｎ、ワード線ＷＬ_ｎ＋１及びワード線ＷＬ_ｎ＋２が示される（ここで、ｎは正の整数である）。また、複数のビット線ＢＬの一例として、ビット線ＢＬ_ｍ、ビット線ＢＬ_ｍ＋１及びビット線ＢＬ_ｍ＋２が示される（ここで、ｍは正の整数である）。

【0016】

複数のメモリセルＭＣは、例えばマトリクス状に配列されることにより、メモリセルアレイを形成する。メモリセルＭＣは、電界効果トランジスタ（ＦＥＴ）であるメモリトランジスタＭＴＲと、メモリキャパシタＭＣＰと、を含む。

【0017】

行方向に沿って設けられる複数のメモリセルＭＣは、自己の属する行（例えば第ｎ行）に対応するワード線ＷＬ（例えばワード線ＷＬ_ｎ）に接続される。詳細には、メモリセルＭＣに含まれるメモリトランジスタＭＴＲのゲートが、当該メモリセルＭＣの属する行に対応するワード線ＷＬに接続される。

【0018】

列方向に沿って設けられる複数のメモリセルＭＣは、自己の属する列（例えば第ｍ＋２列）に対応するビット線ＢＬ（例えばビット線ＢＬ_ｍ＋２）に接続される。詳細には、メモリトランジスタＭＴＲのソース又はドレインの一方が、当該メモリセルＭＣの属する列に対応するビット線ＢＬに接続される。一方、メモリトランジスタＭＴＲのソース又はドレインの他方は、メモリセルＭＣに含まれるメモリキャパシタＭＣＰの一方の電極に接続される。

【0019】

メモリキャパシタＭＣＰは、電荷を保持することによってデータを保持可能に構成される。メモリキャパシタＭＣＰは、メモリトランジスタＭＴＲのソース又はドレインの他方と接続される一方のキャパシタ電極と、キャパシタ誘電膜と、キャパシタ誘電膜を介して一方のキャパシタ電極と対向する他方のキャパシタ電極とを備える。

【0020】

以上のような構成において、所定のワード線ＷＬに電圧を印加することによりこのワード線ＷＬに接続される所定の複数のメモリトランジスタＭＴＲをスイッチングすると共に、電荷蓄積対象のメモリトランジスタＭＴＲに接続されるビット線ＢＬに電流を流すことにより、そのワード線ＷＬ及びそのビット線ＢＬと接続する一のメモリトランジスタＭＴＲを介して、そのメモリトランジスタＭＴＲと接続しているメモリキャパシタＭＣＰに電荷を蓄積することが可能となる。このため、メモリセルアレイの各メモリセルＭＣは、それぞれデータを保持可能に構成されている。

【0021】

［半導体記憶装置の物理的構成］
図２は、本実施形態に係る半導体記憶装置１０１の物理的構成を示す断面模式図である。図２に示すように、半導体記憶装置１０１は、半導体基板１０と、論理回路１１と、キャパシタ２０と、半導体装置３０と、導電体３３と、絶縁層３４、３５、４５及び６３と、を備える。

【0022】

キャパシタ２０は、図１のメモリキャパシタＭＣＰに相当し、導電体２１と、導電体２１に電気的に接続されるキャパシタ電極２４（「第３電極」の一例）と、キャパシタ電極２４に対向するキャパシタ電極２５（「第４電極」の一例）と、キャパシタ電極２４とキャパシタ電極２５との間に設けられる絶縁膜２２（「誘電膜」の一例）と、キャパシタ電極２５に電気的に接続され、キャパシタ電極２５に一定の電位（例えばグランド電位）を与えるための導電体２３と、を備える。

【0023】

導電体２１は、下部電極３２の下端に当接する上端部を有し、当該上端部から下方に延伸して形成される。キャパシタ電極２４は、下部電極３２及び導電体２１と電気的に接続して形成されており、本実施形態においては下部電極３２の側面及び導電体２１の側面を覆うように形成されている。絶縁膜２２は、キャパシタ電極２４の側面を覆うように形成される。キャパシタ電極２５は、絶縁膜２２の下方の側面及び底面を包囲し、導電体２３の上方の端面と当接する下端を有する。

【0024】

導電体２１は、アモルファスシリコンなどの材料から構成されてよい。絶縁膜２２は、酸化ハフニウムなどの材料から構成されてよい。導電体２３並びにキャパシタ電極２４及び２５は、タングステン（Ｗ）及び窒化チタン（ＴｉＮ）などの材料から構成されてよい。

【0025】

本実施形態に係るキャパシタ２０は、上下方向に延伸するピラー型キャパシタである。また、本実施形態に係る半導体装置３０が備える電界効果トランジスタ４０は、後述するように、上下方向に延伸するチャネルを備える縦型のトランジスタである。そして、図２に示されるようにキャパシタ２０は、電界効果トランジスタ４０の下方に形成される。

【0026】

例えば、図２に示される実施形態においては、キャパシタ２０の上下方向に延びる中心軸を含む仮想的な直線は、電界効果トランジスタ４０の上下方向に延伸するチャネルを貫通する。このため、メモリセルアレイの高密度化を図ることが可能となる。

【0027】

後述するように、本実施形態の半導体記憶装置１０１は、さらにキャパシタ２０よりも下方に少なくとも一部の論理回路１１を設けているから、さらなる半導体記憶装置の集積化が可能となる。ただし、半導体記憶装置１０１は、本実施形態に示される３次元キャパシタに替えて、電荷を蓄積可能な構成を備える他のキャパシタを備えてもよい。

【0028】

半導体装置３０は、図１のメモリトランジスタＭＴＲに相当する電界効果トランジスタ４０と、下部電極３２（「第１電極」の一例）と、上部電極５０（「第２電極」の一例）と、導電層５１と、を備える。

【0029】

電界効果トランジスタ４０は、下部電極３２に電気的に接続され、下部電極３２の上方に形成され、電界効果トランジスタ４０のチャネルに相当する酸化物半導体層７０と、酸化物半導体層７０の側面を包囲するゲート絶縁膜４３と、ゲート絶縁膜４３を介して酸化物半導体層７０に対向して設けられる導電層４２（「ゲート電極」の一例）と、を含む。

【0030】

上部電極５０は、酸化物半導体層７０に電気的に接続され、酸化物半導体層７０の上方に形成される。本実施形態において半導体装置３０は、キャパシタ２０の上方に形成されている。

【0031】

下部電極３２は、上端において酸化物半導体層７０の下端に接し、下端においてキャパシタ２０の導電体２１に接して設けられることにより、キャパシタ２０に電荷を供給する。下部電極３２は、例えば、インジウム－スズ－酸化物（ＩＴＯ）などの金属酸化物を含むＩＴＯ層から構成される。

【0032】

酸化物半導体層７０は、電界効果トランジスタ４０のドレインまたはソースの一方に相当する上端部と、ドレインまたはソースの他方に相当する下端部と、上端部と下端部の間に設けられ、チャネルに相当する中央部とを含む。酸化物半導体層７０は、上下方向に延伸する柱状体に形成される。このため、電界効果トランジスタ４０は、いわゆる縦型のトランジスタである。

【0033】

酸化物半導体層７０は、酸素欠損がドナーとなる半導体であり、金属元素として、インジウム（Ｉｎ）と、亜鉛（Ｚｎ）と、ガリウム（Ｇａ）と、を含む。詳細には、酸化物半導体層７０は、インジウム、ガリウム及び亜鉛の酸化物すなわちＩＧＺＯ（ＩｎＧａＺｎＯ）であり、例えば、アモルファス構造を有する。ただし、酸化物半導体層７０は他の種類の酸化物半導体であってもよい。

【0034】

ゲート絶縁膜４３は、例えばシリコンと窒素とを含有するシリコン窒化膜（Ｓｉ_３Ｎ_４）で構成される。

【0035】

導電層４２は、電界効果トランジスタ４０のゲート電極に相当し、酸化物半導体層７０の上端と下端との間の中央部と、ゲート絶縁膜４３を介して対向して設けられる。導電層４２は、例えばタングステン（Ｗ）から構成される。

【0036】

上部電極５０は、金属酸化物層５０ａ（「第１導電層」の一例）と、中間導電層５０ｂ（「第２導電層」の一例）と、バリアメタル層５０ｃ（「第３導電層」の一例）と、金属膜５０ｄ（「パッド」の一例）と、を含む。

【0037】

上部電極５０は、酸化物半導体層７０の上端に接して、酸化物半導体層７０の上方に設けられる。図２に示されるように、上部電極５０における金属酸化物層５０ａは、酸素、インジウム及びスズを含有する金属酸化物から構成される。具体的には、金属酸化物層５０ａは、インジウム－スズ－酸化物（ＩＴＯ）の電極（ＩＴＯ電極）を構成する。金属酸化物層５０ａは、例えば、１～１０ｎｍの厚みを有する。

【0038】

中間導電層５０ｂは、金属酸化物層５０ａに電気的に接続され、金属酸化物層５０ａの上方に金属酸化物層５０ａと接して形成される。中間導電層５０ｂは、酸素と、バリアメタル層５０ｃが含有する第１金属と、を含有する。

【0039】

本実施形態では、中間導電層５０ｂは、チタン（Ｔｉ）（「第１金属」の一例）の酸化物言い換えると酸化チタン（ＴｉＯ）から構成される。中間導電層５０ｂは、例えば、１～１０ｎｍの厚みを有する。

【0040】

バリアメタル層５０ｃは、中間導電層５０ｂに電気的に接続され、中間導電層５０ｂの上方に中間導電層５０ｂと接して形成される。バリアメタル層５０ｃは、中間導電層５０ｂが含有する第１金属を含有する。

【0041】

本実施形態では、バリアメタル層５０ｃは、バリアメタルであり、例えば窒化チタン（ＴｉＮ）から構成される。バリアメタル層５０ｃは、例えば、１～１０ｎｍの厚みを有する。

【0042】

金属膜５０ｄは、バリアメタル層５０ｃに電気的に接続され、バリアメタル層５０ｃの上方に形成される。金属膜５０ｄは、タングステン（Ｗ）（「第２金属」の一例）から構成される。金属膜５０ｄは、例えば、１０～５０ｎｍの厚みを有する。

【0043】

上部電極５０は、ビット線ＢＬ（図１）に相当する導電層５１（「信号線」の一例）と電界効果トランジスタ４０とを電気的に接続する。導電層５１は、例えば、上部電極５０の上方において上部電極５０の上端である金属膜５０ｄと接して設けられる。

【0044】

論理回路１１は、半導体記憶装置１０１が備える複数のメモリセルＭＣから１または複数のメモリセルＭＣを選択するためのデコーダ、ビット線ＢＬに接続されるセンスアンプ、及びＳＲＡＭから構成されるレジスタなどの周辺回路を含む。

【0045】

論理回路１１は、ＣＭＯＳプロセスで形成されたＰチャネル型電界効果トランジスタ（Ｐｃｈ－ＦＥＴ）及びＮチャネル型電界効果トランジスタ（Ｎｃｈ－ＦＥＴ）の電界効果トランジスタを有するＣＭＯＳ回路から実現されてよい。

【0046】

論理回路１１の電界効果トランジスタは、例えば単結晶シリコン基板などの半導体基板１０を用いて形成可能である。Ｐｃｈ－ＦＥＴ及びＮｃｈ－ＦＥＴは、半導体基板１０にチャネル領域とソース領域とドレイン領域とを有し、半導体基板１０の表面に近接した領域において半導体基板１０の表面と略平行なＸ軸方向又はＹ軸方向にキャリアを流すためのチャネルを有する、いわゆる、横型（平面型）の電界効果トランジスタである。図２は、このような論理回路１１に含まれる横型の電界効果トランジスタの一例を図示する。

【0047】

導電体３３は、論理回路１１と半導体装置３０とを電気的に接続する配線を含んでいる。導電体３３は、上下方向に延伸するビア配線と、水平方向に延伸する配線を含んでよく、例えば図２に示されるようにＺ軸方向に延伸し、ワード線ＷＬと半導体基板１０上に設けられる論理回路１１とを接続するビア配線を有してよい。導電体３３は、例えば銅から構成されてよい。

【0048】

絶縁層３４は、複数のキャパシタ２０同士を絶縁するように、キャパシタ２０間に形成される。絶縁層３５は、絶縁層３４の上方に設けられる。絶縁層４５は、複数の酸化物半導体層７０同士を絶縁するように、酸化物半導体層７０間に形成される。絶縁層６３は、複数の上部電極５０同士及び複数の導電層５１同士を絶縁するように、上部電極５０間、導電層５１間及び導電層５１の上方に形成される。

【0049】

絶縁層３４及び４５は、例えばシリコンと酸素とを含有するシリコン酸化膜から構成される。絶縁層３５は、保護層としても機能させるために、例えばシリコンと窒素とを含有するシリコン窒化膜から構成される。絶縁層６３は、例えばシリコンと水素とを含有するシラン膜から構成される。

【0050】

以上の構成を備える半導体記憶装置１０１によれば、情報の書き込み時においては、論理回路１１により選択されるワード線ＷＬに電圧を印加してこのワード線ＷＬに接続される電界効果トランジスタ４０を導通させると共に、論理回路１１により選択されるビット線ＢＬに電圧をかけることにより、そのビット線ＢＬから、電界効果トランジスタ４０のチャネルを介してメモリキャパシタＭＣＰに電荷を蓄積して情報を記録することが可能となる。また情報の読み出し時においては、論理回路１１により選択されるワード線ＷＬに電圧を印加してこのワード線ＷＬに接続される電界効果トランジスタ４０を導通させたときに、論理回路１１により選択されるビット線ＢＬにおける、メモリキャパシタＭＣＰが蓄積する電荷の有無に応じて変動する電圧をセンスすることに基づいて、情報を読み出すことが可能となる。

【0051】

図３は、比較例に係る半導体記憶装置９０１の要部拡大図を示す。図４は、第１実施形態に係る半導体記憶装置１０１の要部拡大図を示す。図３に示される半導体記憶装置９０１は、図２に示す半導体記憶装置１０１と同等の構成を備えているため、同等の符号を付して詳細な説明を省略する。ただし、図４は、導電層４２の延伸方向に垂直なＺＸ面と平行な平面で半導体記憶装置を切断した断面図に相当する。

【0052】

比較例に係る半導体記憶装置９０１の上部電極９０は、ＩＴＯ電極を構成する金属酸化物層９０ａ、バリアメタル層９０ｃ及び金属膜９０ｄが積層されている点で半導体記憶装置１０１の上部電極５０と共通し、中間導電層５０ｂに相当する層を有さない点で半導体記憶装置１０１の上部電極５０と相違する。

【0053】

本出願の発明者らは、半導体記憶装置９０１において、インジウム－スズ－酸化物（ＩＴＯ）から構成される金属酸化物層９０ａと、窒化チタン（ＴｉＮ）から構成されるバリアメタル層９０ｃとの界面において、剥がれが生じるという課題に直面した。

【0054】

そして、金属酸化物層９０ａ上にバリアメタル層９０ｃを成膜した時点ではこの界面の密着性が良好であり、剥がれが生じない一方で、その後の例えばタングステン等から構成される金属膜９０ｄ及び例えばシラン（ＳｉＨ_４）等から構成される絶縁層６３を成膜した後に、この界面の剥がれが生じる点に着目した。発明者らは、剥がれが生じる原因の一つが高温のプロセスに起因すると推測して、本実施形態に係る半導体記憶装置１０１に想到した。

【0055】

すなわち、金属酸化物層９０ａ上のバリアメタル層９０ｃは、例えば摂氏１００度以下の室温で成膜可能であることが知られている。金属膜９０ｄ及び絶縁層６３は、摂氏３００度以上の高温で成膜可能であることが知られている。例えば、タングステンの成膜については摂氏３５０度であり、シランの成膜については摂氏４００度である。。また、ＩＴＯにおけるインジウムと酸素との結合解離エネルギーは、一般に小さいことが知られている。

【0056】

発明者らは、ＩＴＯ層における酸素の割合を低下させた場合、当該ＩＴＯ層と接する膜の密着性が悪化することを新たに発見した。そして、発明者らは、相対的に低温のバリアメタル層９０ｃの成膜時にはインジウムと酸素とが解離しないものの、相対的に高温の金属膜９０ｄの成膜時及び絶縁層６３の成膜時に金属酸化物層９０ａにおけるインジウムと酸素とが解離し、解離した酸素がバリアメタル層９０ｃに拡散する可能性に着眼した。

【0057】

発明者らは、金属酸化物層９０ａとバリアメタル層９０ｃとの界面の近傍において、金属酸化物層９０ａにおける酸素割合が低下し、当該界面の密着性が悪化することが剥がれの原因であることを突き止め、本実施形態に係る半導体記憶装置１０１の上部電極５０の構成に想到した。

【0058】

すなわち、本実施形態に係る半導体記憶装置１０１の上部電極５０は、金属酸化物層５０ａとバリアメタル層５０ｃとの間に、バリアメタル層５０ｃを構成する金属と同一の金属と、酸素とを含有する中間導電層５０ｂを含む。

【0059】

このような中間導電層５０ｂは、バリアメタル層５０ｃを構成する金属の酸化物層として構成されてもよい。このような構成によれば、図５に示すように、中間導電層５０ｂでは金属（例えばチタン）が酸化し、また、酸素が豊富にあるので、金属酸化物層５０ａにおける酸素が中間導電層５０ｂにおける金属（例えばチタン）によって引き抜かれることが抑制される。

【0060】

このため、金属酸化物層５０ａと中間導電層５０ｂとの界面の近傍において、金属酸化物層５０ａにおける酸素割合の低下が抑制される。これにより、金属酸化物層５０ａにおいて、中間導電層５０ｂとの界面付近の酸素は、金属酸化物層５０ａに含有されるインジウムと結合すると共に、中間導電層５０ｂに含有される金属（例えばチタン）と結合することが可能となる。

【0061】

このため、バリアメタル層５０ｃの成膜後に、摂氏３００度以上の高温で金属膜５０ｄ及び絶縁層６３を成膜しても、金属酸化物層５０ａにおけるインジウムと酸素との結合が解離して酸素がバリアメタル層５０ｃ内に拡散し、剥がれが促進されることを抑制することが可能となる。

【0062】

また、中間導電層５０ｂとバリアメタル層５０ｃとは、同一の金属を含有するので、中間導電層５０ｂとバリアメタル層５０ｃとの剥がれを抑制することも可能となる。

【0063】

なお、中間導電層５０ｂは、例えば、酸素と、中間導電層５０ｂの上方に接する層が含有する金属と同一の金属と、窒素とを含有してもよい。したがって、中間導電層５０ｂは、酸窒化チタン（ＴｉＯＮ）言い換えるとチタンの酸窒化物から構成されてもよい。

【0064】

半導体記憶装置９０１と、半導体記憶装置１０１とを対象にＪＩＳ規格等に規定されるテープテストを実施した結果、半導体記憶装置９０１では、金属酸化物層９０ａとバリアメタル層９０ｃとの界面での剥がれが観察された。

【0065】

一方、半導体記憶装置１０１では、金属酸化物層５０ａと中間導電層５０ｂとの界面及び中間導電層５０ｂとバリアメタル層５０ｃとの界面で剥がれは観察されなかった。つまり、金属酸化物層５０ａとバリアメタル層５０ｃとの間に中間導電層５０ｂを設ける構成により、ＩＴＯに起因する剥がれを抑制することができる。

【0066】

［第２実施形態］
第２実施形態に係る半導体装置１３０について説明する。第２実施形態以降では第１実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。

【0067】

図６に示すように、第２実施形態に係る半導体装置１３０は、図４に示す第１実施形態に係る半導体装置３０と比べて、上部電極５０の代わりに上部電極１５０を含む点で第１実施形態に係る半導体装置３０と異なる。

【0068】

上部電極１５０は、図４に示す上部電極５０と比べて、中間導電層５０ｂの代わりに中間導電層１５０ｂを含む。

【0069】

図７は、中間導電層１５０ｂにおけるインジウムの濃度及びチタンの濃度の酸化物半導体層７０の上端７０ａからの距離に対する変化を説明するための図である。

【0070】

図７には、中間導電層１５０ｂにおけるインジウムの濃度及びチタンの濃度の酸化物半導体層７０の上端７０ａからの距離ｄに対する変化を表すグラフが示される。

【0071】

なお、グラフの横軸は、インジウム又はチタンの濃度を示し、縦軸は、酸化物半導体層７０の上端７０ａからの距離ｄを示す。Ｃ［Ｉｎ｝及びＣ［Ｔｉ］は、インジウム及びチタンの濃度の距離ｄに対する変化をそれぞれ示す。

【0072】

図７に示すように、中間導電層１５０ｂは、部分１６１（「第１部分」及び「第３部分」の一例）と、部分１６２（「第２部分」及び「第４部分」の一例）と、を含む。

【0073】

部分１６１及び１６２は、例えば、中間導電層１５０ｂに含まれる仮想的な直方体である。なお、部分１６１及び１６２は、球体あるいは立方体などの任意の形状を有してもよい。

【0074】

部分１６１の中心は、例えば、酸化物半導体層７０の上端７０ａからの距離ｄがｄ１（「第１距離」及び「第３距離」の一例）の位置にある。部分１６２の中心は、例えば、酸化物半導体層７０の上端７０ａからの距離ｄがｄ１より大きいｄ２（「第２距離」及び「第４距離」の一例）の位置にある。

【0075】

部分１６１は、その内部に例えば平均として濃度Ｃｔ１（「第１チタン濃度」の一例）のチタンを含有する。部分１６２は、内部に例えば平均として濃度Ｃｔ２（「第２チタン濃度」の一例）のチタンを含有する。濃度Ｃｔ２は、濃度Ｃｔ１より大きい。

【0076】

また、部分１６１は、内部に例えば平均として濃度Ｃｉ１（「第１インジウム濃度」の一例）のインジウムを含有する。部分１６２は、内部に例えば平均として濃度Ｃｉ２（「第２インジウム濃度」の一例）のインジウムを含有する。濃度Ｃｉ２は、濃度Ｃｉ１より小さい。

【0077】

また、中間導電層１５０ｂは、酸素、インジウム、スズ、チタン及び窒素を合計した原子パーセントが８０％以上に構成されている。

【0078】

中間導電層１５０ｂは、例えば、同一のチャンバ内でガス濃度を連続して変更しながら供給することによって成膜される。

【0079】

つまり、中間導電層１５０ｂは、金属酸化物層５０ａとバリアメタル層５０ｃとがミキシングした層といえる。中間導電層１５０ｂの内部では、金属酸化物層５０ａに近いほど金属酸化物層５０ａに近い性質を示す。

【0080】

つまり、中間導電層１５０ｂにおいて、金属酸化物層５０ａとの界面付近では、チタンも存在するが、インジウムが豊富にある。このため、金属酸化物層５０ａと中間導電層１５０ｂとの界面の近傍において、金属酸化物層５０ａにおける酸素割合の低下が抑制される。

【0081】

そして、金属酸化物層５０ａにおいて、中間導電層１５０ｂとの界面付近の酸素は、金属酸化物層５０ａに含有されるインジウムと結合すると共に、中間導電層１５０ｂにおける豊富なインジウム又はチタンと結合することができるので、金属酸化物層５０ａ及び中間導電層１５０ｂの剥がれを効果的に抑制することができる。

【0082】

また、中間導電層１５０ｂの内部では、バリアメタル層５０ｃに近いほどバリアメタル層５０ｃに近い性質を示す。つまり、中間導電層１５０ｂにおいて、バリアメタル層５０ｃとの界面付近では、インジウムも存在するが、チタンが豊富にある。中間導電層１５０ｂ及びバリアメタル層５０ｃの界面の近傍では、同一の金属すなわちチタンが中間導電層１５０ｂ及びバリアメタル層５０ｃの両方に豊富に含まれるので、中間導電層１５０ｂとバリアメタル層５０ｃとの剥がれを抑制することも可能となる。

【0083】

なお、第１部分及び第３部分がともに部分１６１である構成について説明したが、これに限定するものではない。第１部分及び第３部分は、別個の部分であってもよい。

【0084】

また、第２部分及び第４部分がともに部分１６２である構成について説明したが、これに限定するものではない。第２部分及び第４部分は、別個の部分であってもよい。

【0085】

以上、具体例を参照しつつ本実施形態について説明した。しかし、本開示はこれらの具体例に限定されるものではない。これら具体例に、当業者が適宜設計変更を加えたものも、本開示の特徴を備えている限り、本開示の範囲に包含される。前述した各具体例が備える各要素およびその配置、条件、形状などは、例示したものに限定されるわけではなく適宜変更することができる。前述した各具体例が備える各要素は、技術的な矛盾が生じない限り、適宜組み合わせを変えることができる。

【符号の説明】

【0086】

１０…半導体基板
１１…論理回路
２０…キャパシタ
２１、２３、３３…導電体
２２…絶縁膜
２４、２５…キャパシタ電極
３０…半導体装置
３２…下部電極
３４、３５、４５…絶縁層
４０…電界効果トランジスタ
４２…導電層
４３…ゲート絶縁膜
５０…上部電極
５０ａ…金属酸化物層（「第１導電層」の一例）
５０ｂ…中間導電層（「第２導電層」の一例）
５０ｃ…バリアメタル層（「第３導電層」の一例）
５０ｄ…金属膜
５１…導電層
６３、６６…絶縁層
７０…酸化物半導体層
７０ａ…上端
１０１…半導体記憶装置
１３０…半導体装置
１５０…上部電極
１５０ｂ…中間導電層
１６１、１６２…部分

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】