特開2024-136744デューティ比補正回路、クロック分配システム及びデューティ比補正方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024136744
(43)【公開日】2024-10-04
(54)【発明の名称】デューティ比補正回路、クロック分配システム及びデューティ比補正方法
(51)【国際特許分類】
H03K 5/00 20060101AFI20240927BHJP
H03K 5/13 20140101ALI20240927BHJP
【ＦＩ】
H03K5/00 T
H03K5/13
【審査請求】未請求
【請求項の数】7
【出願形態】ＯＬ
(21)【出願番号】P 2023047962
(22)【出願日】2023-03-24
(71)【出願人】
【識別番号】000004237
【氏名又は名称】日本電気株式会社
(74)【代理人】
【識別番号】100109313
【弁理士】
【氏名又は名称】机 昌彦
(74)【代理人】
【識別番号】100149618
【弁理士】
【氏名又は名称】北嶋 啓至
(72)【発明者】
【氏名】酒井 元
(72)【発明者】
【氏名】堀 真一
【テーマコード（参考）】
5J001
【Ｆターム（参考）】
5J001BB12
5J001BB15
5J001DD01
(57)【要約】
【課題】クロック信号の高精度なデューティ比補正とデューティ比の高速安定化とを可能とする。
【解決手段】デューティ比補正回路は、入力された第１のクロック信号のデューティ比を制御信号に基づいて調整し、デューティ比が調整された第１のクロック信号である第２のクロック信号を出力するデューティ比調整回路と、第２のクロック信号が入力され、第２のクロック信号の位相を持つ出力クロック信号、及び、出力クロック信号の位相が反転された信号である反転クロック信号を出力する反転信号生成回路と、出力クロック信号と反転クロック信号との間に出力クロック信号の半周期分の遅延量の遅延を生じさせる遅延回路と、遅延回路から出力された出力クロック信号及び反転クロック信号の振幅の差分を増幅した信号を制御信号としてデューティ比調整手段へ出力する差動増幅器と、を備える。
【選択図】 図１２
【解決手段】デューティ比補正回路は、入力された第１のクロック信号のデューティ比を制御信号に基づいて調整し、デューティ比が調整された第１のクロック信号である第２のクロック信号を出力するデューティ比調整回路と、第２のクロック信号が入力され、第２のクロック信号の位相を持つ出力クロック信号、及び、出力クロック信号の位相が反転された信号である反転クロック信号を出力する反転信号生成回路と、出力クロック信号と反転クロック信号との間に出力クロック信号の半周期分の遅延量の遅延を生じさせる遅延回路と、遅延回路から出力された出力クロック信号及び反転クロック信号の振幅の差分を増幅した信号を制御信号としてデューティ比調整手段へ出力する差動増幅器と、を備える。
【選択図】 図１２
【特許請求の範囲】
【請求項1】
入力された第１のクロック信号のデューティ比を制御信号に基づいて調整し、前記デューティ比が調整された前記第１のクロック信号を第２のクロック信号として出力するデューティ比調整手段と、
前記第２のクロック信号が入力され、前記第２のクロック信号の位相を持つ出力クロック信号、及び、前記出力クロック信号の位相が反転された信号である反転クロック信号を出力する反転信号生成手段と、
前記出力クロック信号と前記反転クロック信号との間に前記出力クロック信号の半周期分の遅延量の遅延を生じさせる遅延手段と、
前記遅延手段から出力された前記出力クロック信号及び前記反転クロック信号の振幅の差分を増幅した信号を前記制御信号として前記デューティ比調整手段へ出力する差動増幅手段と、
を備える、デューティ比補正回路。
前記第２のクロック信号が入力され、前記第２のクロック信号の位相を持つ出力クロック信号、及び、前記出力クロック信号の位相が反転された信号である反転クロック信号を出力する反転信号生成手段と、
前記出力クロック信号と前記反転クロック信号との間に前記出力クロック信号の半周期分の遅延量の遅延を生じさせる遅延手段と、
前記遅延手段から出力された前記出力クロック信号及び前記反転クロック信号の振幅の差分を増幅した信号を前記制御信号として前記デューティ比調整手段へ出力する差動増幅手段と、
を備える、デューティ比補正回路。
【請求項2】
前記遅延手段は前記反転クロック信号を遅延させる、請求項１に記載されたデューティ比補正回路。
【請求項3】
前記遅延手段は偶数個のインバータによって前記出力クロック信号又は前記反転クロック信号を遅延させる、請求項１又は２に記載されたデューティ比補正回路。
【請求項4】
前記遅延手段と前記差動増幅手段との間に備えられたローパスフィルタと、
前記差動増幅手段の出力に備えられた積分キャパシタと、
を備える、請求項１又は２に記載されたデューティ比補正回路。
前記差動増幅手段の出力に備えられた積分キャパシタと、
を備える、請求項１又は２に記載されたデューティ比補正回路。
【請求項5】
前記遅延手段は複数の遅延素子を備え、前記遅延量は前記複数の遅延素子の直列接続数を切り替えることによって調整される、請求項１又は２に記載されたデューティ比補正回路。
【請求項6】
それぞれが請求項１又は２に記載されたデューティ比補正回路である複数のクロック補正回路と、
前記複数のクロック補正回路のそれぞれに前記第１のクロック信号を分配するクロック信号生成回路と、
前記複数のクロック補正回路が備えるそれぞれの前記反転信号生成手段に接続され、前記出力クロック信号又は前記反転クロック信号の少なくとも一方が前記反転信号生成手段から入力される複数のディジタル回路と、
を備えるクロック分配システム。
前記複数のクロック補正回路のそれぞれに前記第１のクロック信号を分配するクロック信号生成回路と、
前記複数のクロック補正回路が備えるそれぞれの前記反転信号生成手段に接続され、前記出力クロック信号又は前記反転クロック信号の少なくとも一方が前記反転信号生成手段から入力される複数のディジタル回路と、
を備えるクロック分配システム。
【請求項7】
入力された第１のクロック信号のデューティ比を制御信号に基づいて調整し、
前記デューティ比が調整された前記第１のクロック信号を第２のクロック信号として出力し、
前記第２のクロック信号の位相を持つ出力クロック信号を出力し、
前記出力クロック信号の位相が反転された信号である反転クロック信号を出力し、
前記出力クロック信号と前記反転クロック信号との間に前記出力クロック信号の半周期分の遅延量の遅延を生じさせ、
前記遅延を生じさせる処理を受けた前記出力クロック信号及び前記反転クロック信号の振幅の差分を増幅した信号を前記制御信号として出力する、
デューティ比補正方法。
前記デューティ比が調整された前記第１のクロック信号を第２のクロック信号として出力し、
前記第２のクロック信号の位相を持つ出力クロック信号を出力し、
前記出力クロック信号の位相が反転された信号である反転クロック信号を出力し、
前記出力クロック信号と前記反転クロック信号との間に前記出力クロック信号の半周期分の遅延量の遅延を生じさせ、
前記遅延を生じさせる処理を受けた前記出力クロック信号及び前記反転クロック信号の振幅の差分を増幅した信号を前記制御信号として出力する、
デューティ比補正方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、デューティ比補正回路等に関する。
【背景技術】
【0002】
図１４は、クロック信号生成回路９１０からディジタル回路９２０へのクロック信号の供給について説明する図である。ディジタル回路９２０では、動作のタイミングの基準としてクロック信号が用いられる。一般的に、デューティ比が５０％であるクロック信号を用いることで、ディジタル回路９２０を安定して動作させることが可能となる。しかし、高速クロック（特に１ＧＨｚ以上のクロック）が使用される場合には、図１４に示すように、ディジタル回路９２０への入力時にクロック信号のデューティ比が５０％からずれてしまう場合がある。この原因には、例えば、クロック信号生成回路９１０とディジタル回路９２０と間でのインピーダンスのミスマッチングがある。クロック信号のこのようなデューティ比のずれを低減する手段として、デューティ比補正回路が知られている。
【0003】
図１５は、一般的なデューティ比補正回路９００の適用例を示す図である。デューティ比補正回路９００は、クロック信号生成回路９１０から入力されたクロック信号を好ましいデューティ比（例えば、５０％）に補正して、ディジタル回路９２０に供給する。図１６は、一般的なデューティ比補正回路９００の構成例を示す図である。デューティ比補正回路９００は、デューティ比調整回路９０１とデューティ比検出回路９０２とから構成される。デューティ比調整回路９０１は、入力されたクロック信号のデューティ比を制御電圧に応じたデューティ比に調整し、調整されたクロック信号をデューティ比検出回路９０２へ出力する。制御電圧は、デューティ比検出回路９０２において検出された、クロック信号のデューティ比に対応する。例えば、デューティ比検出回路９０２に入力されるデューティ比の増加につれて制御電圧は単調に増加する。デューティ比調整回路９０１の回路例を図１７に示す。デューティ比調整回路９０１は、閾値調整型インバータを用いて構成できる。閾値調整型インバータは、制御電圧によって閾値を調整可能なインバータである。
【0004】
図１８は、デューティ比調整回路９０１における、制御電圧とデューティ比との関係の例を示す図である。図１８の縦軸には入力デューティ比が５０％である場合の出力デューティ比が示され、横軸には制御電圧が示される。入力デューティ比は、デューティ比調整回路９０１に入力されるクロック信号のデューティ比である。出力デューティ比は、デューティ比調整回路９０１から出力されるクロック信号のデューティ比である。図１８は、特に１ＧＨｚ以上の周波数のクロック信号では、制御電圧を３５０ｍＶから６５０ｍＶの間で調整することによって、出力デューティ比を約１０％から１００％の間で調整できることを示す。
【0005】
図１９は、デューティ比検出回路９０２の詳細な構成例を示す図である。デューティ比検出回路９０２は、入力されたクロック信号のデューティ比を、ＤＣ（Direct Current、直流）電圧に変換して出力する。デューティ比検出回路９０２は、反転信号生成回路９０３、ＬＰＦ（Low Pass Filter、ローパスフィルタ）９０４及び差動増幅器９０５によって構成される。反転信号生成回路９０３は、デューティ比調整回路から出力された出力クロック信号及びそれを反転した信号である反転クロック信号を出力する。ＬＰＦ９０４を通過した出力クロック信号及び反転クロック信号は、それぞれのデューティ比に応じたＤＣ（直流）成分を差動増幅器に入力する。
【0006】
差動増幅器９０５は、クロック信号のＤＣ成分と反転クロック信号のＤＣ成分との差分を増幅する。増幅された差分は、制御電圧として差動増幅器から出力される。
【0007】
図２０は、クロック信号及び反転クロック信号のそれぞれのＤＣ成分と制御電圧の時間経過を説明する図である。図２０にて、左の縦軸には電圧、右の縦軸には制御電圧が示され、横軸には時間が示されている。デューティ比調整回路９０１及びデューティ比検出回路９０２によって、デューティ比補正回路９００は、入力クロック信号のデューティ比を補正するフィードバック制御を行う。このフィードバック制御は、差動増幅器９０５の入力における出力クロック信号のＤＣ成分と反転クロック信号のＤＣ成分との差分が０になるように行われる。ＤＣ成分の差分が０になることは、すなわち、クロック信号のデューティ比が５０％となることを意味する。従って、反転信号生成回路９０３から出力されるクロック信号及び反転クロック信号のデューティ比は５０％に収束する。
【0008】
本発明に関連して、特許文献１には、デューティ比調整装置が記載されている。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】特開２０１６－１４９６３７号公報
【発明の概要】
【発明が解決しようとする課題】
【0010】
図１９に示したデューティ比検出回路９０２が備えるＬＰＦ９０４は、クロック信号及び反転クロック信号から高周波成分を除去し、ＤＣ成分を抽出する。矩形波に含まれる高周波成分をＬＰＦ９０４において充分に除去するためには、ＬＰＦ９０４の遮断（カットオフ）周波数は入力クロック周波数に対して充分に低い必要がある。しかし、遮断周波数の低いＬＰＦは時定数が大きいため、出力信号が安定するまでに長い時間を要する。
【0011】
また、ＬＰＦ９０４によって充分に除去出来なかった矩形波に含まれる高周波成分は、差動増幅器９０５から出力される制御電圧にリプル（ripple）を生じさせる。この制御電圧のリプルは出力信号のジッタ（jitter）を大きくする要因となるため、高精度なデューティ比補正の障害となる。従って、制御電圧に重畳されたリプルは小さいことが好ましい。しかしながら、制御電圧のリプルを充分に取り除くためには、図１９において差動増幅器９０５の出力に配置された積分キャパシタ９０６の時定数を大きくする必要がある。しかし、積分キャパシタ９０６の時定数を大きくすると、やはり、差動増幅器の出力信号の安定までに時間を要する。
【0012】
図２１は、ＬＰＦ９０４と積分キャパシタ９０６とが制御電圧に与える影響を示す一般的な図である。図２１にて、縦軸には制御電圧が示され、横軸には時間が示されている。図２１の波形Ａは、ＬＰＦ９０４の遮断周波数ｆｃが比較的低く、積分キャパシタ９０６が比較的大きい場合を示す。波形Ｂは、ＬＰＦの遮断周波数が波形Ａの場合より高く、積分キャパシタ９０６が波形Ａの場合よりも小さい場合を示す。
【0013】
波形Ａは、制御電圧のリプルは小さいが、制御電圧が安定するまでに（すなわち、出力クロック信号のデューティ比が一定となるまでに）に、波形Ｂよりも時間を要している。一方で、波形Ｂは、クロック信号のデューティ比の高速安定化を重視するために、時定数が小さく遮断周波数の高いＬＰＦ９０４、及び、小容量の積分キャパシタ９０６を使用した場合を示す。この場合には、矩形波に由来する高周波成分が充分に除去されない。加えて、小容量の（すなわち、時定数が小さい）積分キャパシタでは、差動増幅器９０５から出力された制御電圧に重畳されたリプルを充分に除去できない。このため、制御電圧には大きなリプルが残存する。波形Ｂは、このように、時定数が小さい反面、制御電圧に大きなリプルが重畳されることを示す。以上のように、デューティ比の補正の高精度化と高速安定化との間にはトレードオフの関係がある。このため、一般的なデューティ比制御回路には、これらの両立が困難であるという課題があった。
【0014】
（発明の目的）
本発明は、クロック信号の高精度なデューティ比補正とデューティ比の高速安定化とを可能とするための技術を提供することを目的とする。
本発明は、クロック信号の高精度なデューティ比補正とデューティ比の高速安定化とを可能とするための技術を提供することを目的とする。
【課題を解決するための手段】
【0015】
本発明のデューティ比補正回路は、
入力された第１のクロック信号のデューティ比を制御信号に基づいて調整し、前記デューティ比が調整された前記第１のクロック信号である第２のクロック信号を出力するデューティ比調整手段と、
前記第２のクロック信号が入力され、前記第２のクロック信号の位相を持つ出力クロック信号、及び、前記出力クロック信号の位相が反転された信号である反転クロック信号を出力する反転信号生成手段と、
前記出力クロック信号と前記反転クロック信号との間に前記出力クロック信号の半周期分の遅延量の遅延を生じさせる遅延手段と、
前記遅延手段から出力された前記出力クロック信号及び前記反転クロック信号の振幅の差分を増幅した信号を前記制御信号として前記デューティ比調整手段へ出力する差動増幅手段と、
を備える。
入力された第１のクロック信号のデューティ比を制御信号に基づいて調整し、前記デューティ比が調整された前記第１のクロック信号である第２のクロック信号を出力するデューティ比調整手段と、
前記第２のクロック信号が入力され、前記第２のクロック信号の位相を持つ出力クロック信号、及び、前記出力クロック信号の位相が反転された信号である反転クロック信号を出力する反転信号生成手段と、
前記出力クロック信号と前記反転クロック信号との間に前記出力クロック信号の半周期分の遅延量の遅延を生じさせる遅延手段と、
前記遅延手段から出力された前記出力クロック信号及び前記反転クロック信号の振幅の差分を増幅した信号を前記制御信号として前記デューティ比調整手段へ出力する差動増幅手段と、
を備える。
【0016】
本発明のデューティ比補正方法は、
入力された第１のクロック信号のデューティ比を制御信号に基づいて調整し、
前記デューティ比が調整された前記第１のクロック信号である第２のクロック信号を出力し、
前記第２のクロック信号の位相を持つ出力クロック信号、及び、前記出力クロック信号の位相が反転された信号である反転クロック信号を出力し、
前記出力クロック信号と前記反転クロック信号との間に前記出力クロック信号の半周期分の遅延量の遅延を生じさせ、
前記遅延が生じした前記出力クロック信号及び前記反転クロック信号の振幅の差分を増幅した信号を前記制御信号として出力する、
手順を含む。
入力された第１のクロック信号のデューティ比を制御信号に基づいて調整し、
前記デューティ比が調整された前記第１のクロック信号である第２のクロック信号を出力し、
前記第２のクロック信号の位相を持つ出力クロック信号、及び、前記出力クロック信号の位相が反転された信号である反転クロック信号を出力し、
前記出力クロック信号と前記反転クロック信号との間に前記出力クロック信号の半周期分の遅延量の遅延を生じさせ、
前記遅延が生じした前記出力クロック信号及び前記反転クロック信号の振幅の差分を増幅した信号を前記制御信号として出力する、
手順を含む。
【発明の効果】
【0017】
本発明は、クロック信号の高精度なデューティ比補正とデューティ比の高速安定化とを可能とする。
【図面の簡単な説明】
【0018】
【図1】デューティ比補正回路の構成例を示す図である。
【図2】差動増幅器の同相除去機能について説明する図である。
【図3】差動増幅器の同相除去機能について説明する図である。
【図4】差動増幅器に入力されるクロック信号及び反転クロック信号の波形の変化の例を示す図である。
【図5】差動増幅器に入力されるクロック信号及び反転クロック信号の波形の変化の例を示す図である。
【図6】デューティ比補正回路における制御電圧の変化例を示す図である。
【図7】デューティ比補正回路の構成例を示す図である。
【図8】遅延回路の構成例を示す図である。
【図9】デューティ比補正回路の構成例を示す図である。
【図10】デューティ比補正回路の構成例を示す図である。
【図11】クロック周波数と、その周波数におけるインバータの数の関係の例を示す図である。
【図12】クロック分配システムの構成例を示す図である。
【図13】デューティ比補正回路の構成例を示す図である。
【図14】クロック信号の生成回路からディジタル回路へのクロック信号の供給について説明する図である。
【図15】一般的なデューティ比補正回路について説明する図である。
【図16】一般的なデューティ比補正回路の構成例を示す図である。
【図17】一般的なデューティ比調整回路の回路図を示す図である。
【図18】制御電圧とデューティ比との関係の例を示す図である。
【図19】一般的なデューティ比検出回路の構成例を示す図である。
【図20】クロック信号及び反転クロック信号のそれぞれのＤＣ成分と制御電圧の時間経過を説明する図である。
【図21】ＬＰＦと積分キャパシタとが制御電圧に与える影響を示す一般的な図である。
【発明を実施するための形態】
【0019】
本発明の実施形態について以下に説明する。各図面内の矢印は実施形態における信号の方向を例示するものであり、信号の方向を限定しない。各ブロック図の信号の経路を示す直線の交点は、黒い丸印等によって特記されない限り交差する信号間の分岐あるいは結合を意味しない。各図面において既出の要素には同一の参照符号を付して、重複する説明は省略する場合がある。
【0020】
（第１の実施形態）
［構成］
図１は、本発明のデューティ比補正回路１００の構成例を示す図である。デューティ比補正回路１００は、デューティ比調整回路１１０、反転信号生成回路１２０、差動増幅器１３０及び遅延回路１４０を備える。遅延回路１４０は、反転信号生成回路１２０の反転クロック出力と差動増幅器１３０の差動入力の一方である入力１３２との間に配置される。反転信号生成回路１２０、差動増幅器１３０及び遅延回路１４０は、デューティ比検出回路１０９を構成する。
［構成］
図１は、本発明のデューティ比補正回路１００の構成例を示す図である。デューティ比補正回路１００は、デューティ比調整回路１１０、反転信号生成回路１２０、差動増幅器１３０及び遅延回路１４０を備える。遅延回路１４０は、反転信号生成回路１２０の反転クロック出力と差動増幅器１３０の差動入力の一方である入力１３２との間に配置される。反転信号生成回路１２０、差動増幅器１３０及び遅延回路１４０は、デューティ比検出回路１０９を構成する。
【0021】
［動作］
デューティ比調整回路１１０には、デューティ比が必ずしも５０％でないクロック信号（第１のクロック信号）が入力される。デューティ比調整回路１１０の出力（第２のクロック信号）は、反転信号生成回路１２０に入力される。反転信号生成回路１２０は、デューティ比調整回路１１０から入力されたクロック信号と同じ位相を持つクロック信号１２１（出力クロック信号）と、反転クロック信号１２２とをそれぞれ出力する。反転クロック信号１２２は、クロック信号１２１の位相を反転させた信号である。クロック信号１２１及び反転クロック信号１２２は、インバータ等のバッファを介して出力端子（ｏｕｔ１、ｏｕｔ２）からデューティ比補正回路１００の外部に出力される。出力されたこれらのクロック信号は、図示されないディジタル回路のクロック信号として用いることができる。なお、反転信号生成回路１２０は、デューティ比調整回路１１０から入力されたクロック信号を、そのままクロック信号１２１として出力してもよい。
デューティ比調整回路１１０には、デューティ比が必ずしも５０％でないクロック信号（第１のクロック信号）が入力される。デューティ比調整回路１１０の出力（第２のクロック信号）は、反転信号生成回路１２０に入力される。反転信号生成回路１２０は、デューティ比調整回路１１０から入力されたクロック信号と同じ位相を持つクロック信号１２１（出力クロック信号）と、反転クロック信号１２２とをそれぞれ出力する。反転クロック信号１２２は、クロック信号１２１の位相を反転させた信号である。クロック信号１２１及び反転クロック信号１２２は、インバータ等のバッファを介して出力端子（ｏｕｔ１、ｏｕｔ２）からデューティ比補正回路１００の外部に出力される。出力されたこれらのクロック信号は、図示されないディジタル回路のクロック信号として用いることができる。なお、反転信号生成回路１２０は、デューティ比調整回路１１０から入力されたクロック信号を、そのままクロック信号１２１として出力してもよい。
【0022】
クロック信号１２１及び反転クロック信号１２２は、差動増幅器１３０にも入力される。クロック信号１２１は、差動増幅器１３０の差動入力の他方である入力１３１に入力される。反転クロック信号１２２は、遅延回路１４０を介して差動増幅器１３０の入力１３２に入力される。
【0023】
遅延回路１４０は、回路固有の遅延によって、入力された信号を遅延させる。遅延回路１４０は、例えば、インバータ、増幅器、差動アンプ等、一般的な電気回路やＬＳＩ（Large Scale Integration）等の小型のデバイスを用いて構成される。遅延回路１４０は、クロック信号１２１と反転クロック信号１２２との間に、クロック信号１２１の半周期分の遅延を生じさせる遅延量を持つ。なお、本実施形態及び以降の実施形態において、それぞれに記載された遅延回路の遅延量はクロック信号１２１の正確な半周期分である必要はない。遅延量がクロック信号１２１の正確な半周期分でない場合には、差動増幅器１３０に入力される高周波成分は完全に同相とはならない。しかし、このような場合であっても、後述するように、差動増幅器１３０への入力信号の振幅は同相除去特性によってその差分として出力されるため、デューティ比補正回路１００によって高周波成分の抑圧効果が得られる。すなわち、本願の各実施形態の効果は、「遅延量」がクロック信号１２１の正確な半周期の長さでない場合にも得られうる。そこで、各実施形態に記載されたそれぞれの遅延回路の説明においては、あるクロック信号に対する「半周期分の遅延量」とは、当該クロック信号の正確な半周期の長さの０．８倍以上１．２倍以下（すなわち、±２０％以内）の値の遅延量を指すものとする。
【0024】
なお、反転信号生成回路１２０から差動増幅器１３０へクロック信号１２１が伝搬する経路は、遅延回路１４０に含まれてもよい。この場合、差動増幅器１３０は、遅延回路１４０から出力されたクロック信号１２１及び反転クロック信号１４１の振幅の差分を増幅した信号を制御信号として出力する。ただし、この場合、クロック信号１２１は遅延回路１４０による処理を受けない。
【0025】
また、遅延回路１４０は、反転信号生成回路１２０から差動増幅器１３０へクロック信号１２１が伝搬する経路上に設けられてもよい。このような構成によっても、遅延回路１４０は、クロック信号１２１と反転クロック信号１２２との間に、クロック信号１２１の半周期分の遅延を生じさせることができる。
【0026】
デューティ比補正回路１００の動作について以下に説明する。反転クロック信号１２２に対する遅延回路１４０の遅延量が、クロック信号１２１の半周期に設定された場合を考える。この場合には、反転クロック信号１２２の直流成分の振幅は、遅延回路１４０への入力時の振幅が維持される。一方、入力された反転クロック信号１２２の高周波成分の位相は、遅延回路１４０の出力では入力時よりも半周期分遅延される。これにより、遅延回路１４０から出力される反転クロック信号１４１の高周波成分は、反転信号生成回路１２０から出力されるクロック信号１２１の同相信号に変換される。
【0027】
遅延回路１４０は、回路固有の遅延機能によって、入力された反転クロック信号１２２の高周波成分の位相のみをクロック信号１２１と同相に変換する。そして、遅延回路１４０の入力と出力との間で、反転クロック信号の直流成分とクロック信号１２１の直流成分との差動状態は維持される。
【0028】
図２及び図３は、差動増幅器１３０の同相除去機能について説明する図である。図２は、比較的低周波の差動信号と比較的高周波の同相信号とが、差動増幅器１３０の差動入力Ｖｉｎ（＋）及びＶｉｎ（－）に入力された場合の動作例を示す。差動増幅器１３０の出力Ｖｏｕｔにおいて、同相信号である高周波信号の振幅は抑圧される一方、逆相である差動信号の振幅は加算されて増大する。すなわち、差動増幅器１３０は、入力される信号の差分を増幅するとともに、同相信号（例えば、同相ノイズ）を除去する同相除去特性を持つ。
【0029】
図３は、同相の高周波成分としてクロック信号の周波数の成分と、クロック信号の直流成分とが差動増幅器１３０に入力された場合の動作例を示す。図３においてＧＮＤは直流成分が０の位置を示す。また、図３では、差動増幅器１３０のＶｉｎ（＋）側に入力される直流成分の振幅はＶｉｎ（－）側に入力される直流成分の振幅よりも小さい。差動増幅器１３０は、これらの直流成分の振幅の差をＶｏｕｔから出力する。また、差動増幅器１３０の同相除去特性により、差動増幅器１３０に同相で入力された高周波成分は除去される。その結果、差動増幅器１３０は、リプルが抑圧された直流信号を出力する。本実施形態では、図１の入力１３１が図２のＶｉｎ（＋）に対応し、入力１３２がＶｉｎ（－）に対応する。
【0030】
このような構成を備えるデューティ比補正回路１００では、高周波成分を除去して直流成分を抽出し、制御電圧のリプルを除去するために、一般的なデューティ比補正回路において用いられたローパスフィルタ及び積分キャパシタを省略することができる。その結果、デューティ比補正回路１００は、クロック信号の高精度なデューティ比補正とデューティ比の高速安定化とを可能とする
なお、上述の例において差動増幅器１３０の同相除去特性の効果を充分に得るためには、差動増幅器１３０に入力される高周波成分の位相が完全に同相となることが好ましい。しかし、高周波成分が完全に同相でない場合であっても、差動増幅器１３０への入力信号の振幅は同相除去特性によってその差分として出力されるため、デューティ比補正回路１００によって高周波成分の抑圧効果が得られる。
なお、上述の例において差動増幅器１３０の同相除去特性の効果を充分に得るためには、差動増幅器１３０に入力される高周波成分の位相が完全に同相となることが好ましい。しかし、高周波成分が完全に同相でない場合であっても、差動増幅器１３０への入力信号の振幅は同相除去特性によってその差分として出力されるため、デューティ比補正回路１００によって高周波成分の抑圧効果が得られる。
【0031】
図４及び図５は、差動増幅器１３０に入力されるクロック信号１２１及び反転クロック信号１４１の波形の変化の例を示す図である。図４及び図５において、差動増幅器１３０に入力されるクロック信号１２１及び反転クロック信号１４１の波形は、デューティ比調整回路１１０によるフィードバック制御により、時間の経過とともに上の波形から下の波形へ変化する。図４及び図５では、クロック信号の周波数が１ＧＨｚの場合を例として示す。従って、差動増幅器１３０において入出力されるクロック信号の周期は１ｎｓｅｃ（ナノ秒）であり、その半周期は０．５ｎｓｅｃである。
【0032】
図４は、デューティ比補正回路１００が遅延回路１４０を備えない場合の例を示す。図４の実線はクロック信号１２１を示し、図４の破線は反転クロック信号１２２を示す。図４において、波形の立ち上がり及び立下りの時刻においては実線と破線とは重複している。図４においては、差動増幅器１３０に入力されるクロック信号１２１と反転クロック信号１２２とは逆相の関係にある。この場合、リプルの原因となる矩形波に含まれる高周波成分は同相ではないため、同相除去特性を持つ差動増幅器１３０では高周波成分は抑圧されない。
【0033】
図５は、デューティ比補正回路１００が遅延回路１４０を備える場合の例を示す。図５の実線はクロック信号１２１を示し、図５の破線は反転クロック信号１４１を示す。図５は、差動増幅器１３０に入力される、クロック信号１２１及び反転クロック信号１４１の波形例を示す。遅延回路１４０の作用によって、差動増幅器１３０に入力されるクロック信号１２１と反転クロック信号１４１とは同相の関係にある。
【0034】
図５において、フィードバック制御の進行によってデューティ比が５０％に収束した状態では、クロック信号と反転クロック信号のそれぞれの高周波成分は同相信号に変換されて差動増幅器１３０へ入力される。そして、上述した差動増幅器１３０の同相除去特性を利用することによって、リプルの原因となる矩形波に含まれる高周波成分が抑圧される。
【0035】
図６は、図２１のグラフに、本発明のデューティ比補正回路１００における制御電圧の変化例を追記したものである。図６に示されるように、デューティ比補正回路１００では、クロック信号１２１及び反転クロック信号１４１に含まれる高周波成分が差動増幅器１３０によって抑圧される。このため、一般的な回路において必要であったＬＰＦ及び積分キャパシタを省くことができ、さらに、制御電圧は、小さい時定数で（すなわち、短時間で）リプルが小さい状態に到達する。その結果、デューティ比補正回路１００は、クロック信号の高精度なデューティ比補正とデューティ比の高速安定化とを可能とする。
【0036】
（第２の実施形態）
［構成］
図７は、本発明のデューティ比補正回路１０１の構成例を示す図である。デューティ比補正回路１０１は、第１の実施形態のデューティ比補正回路１００の遅延回路１４０に代えて遅延回路２４０を備える。図８は、遅延回路２４０の構成例を示す図である。遅延回路２４０は、インバータ群２４１を備える。インバータ群２４１では、２ｎ個のインバータが直列に接続されている。ｎは自然数である。
［構成］
図７は、本発明のデューティ比補正回路１０１の構成例を示す図である。デューティ比補正回路１０１は、第１の実施形態のデューティ比補正回路１００の遅延回路１４０に代えて遅延回路２４０を備える。図８は、遅延回路２４０の構成例を示す図である。遅延回路２４０は、インバータ群２４１を備える。インバータ群２４１では、２ｎ個のインバータが直列に接続されている。ｎは自然数である。
【0037】
［動作］
反転クロック信号１２２は、遅延回路２４０に入力される。遅延回路２４０は偶数個のインバータからなるため、入力された反転クロック信号１２２の論理及び直流成分は遅延回路２４０による影響を受けることなく、反転クロック信号１４１として遅延回路２４０から出力される。一方、反転クロック信号１２２の高周波成分は、遅延回路２４０によって反転クロック信号１２２の半周期分の時間遅延を受ける。遅延回路２４０による遅延によって、クロック信号１２１の高周波成分と反転クロック信号１４１の高周波成分とが差動増幅器１３０の入力において同相信号となるように、インバータ群２４１に含まれるインバータの数が設定される。このように、遅延回路２４０は、クロック信号１２１に対する直流成分の差動状態を維持しつつ、反転クロック信号１４１の高周波成分のみを同相信号に変換し、反転クロック信号１２２として差動増幅器に入力する。このような構成を備えるデューティ比補正回路１０１も、クロック信号の高精度なデューティ比補正とデューティ比の高速安定化とを可能とする。
反転クロック信号１２２は、遅延回路２４０に入力される。遅延回路２４０は偶数個のインバータからなるため、入力された反転クロック信号１２２の論理及び直流成分は遅延回路２４０による影響を受けることなく、反転クロック信号１４１として遅延回路２４０から出力される。一方、反転クロック信号１２２の高周波成分は、遅延回路２４０によって反転クロック信号１２２の半周期分の時間遅延を受ける。遅延回路２４０による遅延によって、クロック信号１２１の高周波成分と反転クロック信号１４１の高周波成分とが差動増幅器１３０の入力において同相信号となるように、インバータ群２４１に含まれるインバータの数が設定される。このように、遅延回路２４０は、クロック信号１２１に対する直流成分の差動状態を維持しつつ、反転クロック信号１４１の高周波成分のみを同相信号に変換し、反転クロック信号１２２として差動増幅器に入力する。このような構成を備えるデューティ比補正回路１０１も、クロック信号の高精度なデューティ比補正とデューティ比の高速安定化とを可能とする。
【0038】
（第３の実施形態）
［構成］
図９は、本発明のデューティ比補正回路１０２の構成例を示す図である。デューティ比補正回路１０２は、第１の実施形態のデューティ比補正回路１００と比較して、ＬＰＦ（ローパスフィルタ）３０１及び積分キャパシタ３０２を備える点で相違する。ＬＰＦ３０１は、クロック信号１２１及び反転クロック信号１４１の高周波成分を抑圧する。ＬＰＦ３０１の遮断周波数は、一般的なデューティ比補正回路において用いられるＬＰＦよりも高い。積分キャパシタ３０２は、差動増幅器１３０の出力と接地点との間に設けられる。積分キャパシタ３０２の容量は、一般的なデューティ比補正回路において用いられる積分キャパシタよりも小さい。
［構成］
図９は、本発明のデューティ比補正回路１０２の構成例を示す図である。デューティ比補正回路１０２は、第１の実施形態のデューティ比補正回路１００と比較して、ＬＰＦ（ローパスフィルタ）３０１及び積分キャパシタ３０２を備える点で相違する。ＬＰＦ３０１は、クロック信号１２１及び反転クロック信号１４１の高周波成分を抑圧する。ＬＰＦ３０１の遮断周波数は、一般的なデューティ比補正回路において用いられるＬＰＦよりも高い。積分キャパシタ３０２は、差動増幅器１３０の出力と接地点との間に設けられる。積分キャパシタ３０２の容量は、一般的なデューティ比補正回路において用いられる積分キャパシタよりも小さい。
【0039】
［動作］
差動増幅器１３０の出力には、同相除去特性のみでは除去しきれない、クロック信号１２１及び反転クロック信号１４１の矩形波に由来する高周波成分がわずかに含まれる場合がある。そして、このような高周波成分は制御電圧のわずかなリプルの原因となる。本実施形態のデューティ比補正回路１０２は、このような高周波成分をＬＰＦ３０１及び積分キャパシタ３０２を用いて抑圧する。高周波成分のほとんどは差動増幅器１３０で除去されるため、ＬＰＦ３０１は、一般的なデューティ比補正回路においてリプル除去のために用いられるＬＰＦと比較して遮断周波数を高くすることができる。さらに、デューティ比補正回路１０２では、積分キャパシタ３０２の容量も、一般的なデューティ比補正回路においてリプル除去のために用いられるものと比較して小さくできる。このような構成を備えるデューティ比補正回路１０２は、クロック信号の高精度なデューティ比補正とデューティ比の高速安定化とを可能とする。さらに、デューティ比補正回路１０２は、ＬＰＦ３０１及び積分キャパシタ３０２として、一般的なデューティ比補正回路で用いられるものよりも小型の部品を用いてさらにリプルを抑圧できる。
差動増幅器１３０の出力には、同相除去特性のみでは除去しきれない、クロック信号１２１及び反転クロック信号１４１の矩形波に由来する高周波成分がわずかに含まれる場合がある。そして、このような高周波成分は制御電圧のわずかなリプルの原因となる。本実施形態のデューティ比補正回路１０２は、このような高周波成分をＬＰＦ３０１及び積分キャパシタ３０２を用いて抑圧する。高周波成分のほとんどは差動増幅器１３０で除去されるため、ＬＰＦ３０１は、一般的なデューティ比補正回路においてリプル除去のために用いられるＬＰＦと比較して遮断周波数を高くすることができる。さらに、デューティ比補正回路１０２では、積分キャパシタ３０２の容量も、一般的なデューティ比補正回路においてリプル除去のために用いられるものと比較して小さくできる。このような構成を備えるデューティ比補正回路１０２は、クロック信号の高精度なデューティ比補正とデューティ比の高速安定化とを可能とする。さらに、デューティ比補正回路１０２は、ＬＰＦ３０１及び積分キャパシタ３０２として、一般的なデューティ比補正回路で用いられるものよりも小型の部品を用いてさらにリプルを抑圧できる。
【0040】
（第４の実施形態）
［構成］
図１０は、本発明のデューティ比補正回路１０３の構成例を示す図である。デューティ比補正回路１０３は、デューティ比補正回路１０１と比較して、遅延回路２４０に代えて遅延回路３４０を備える点で相違する。遅延回路３４０は、反転クロック信号を遅延させるためのインバータ数を切り替えることができる。
［構成］
図１０は、本発明のデューティ比補正回路１０３の構成例を示す図である。デューティ比補正回路１０３は、デューティ比補正回路１０１と比較して、遅延回路２４０に代えて遅延回路３４０を備える点で相違する。遅延回路３４０は、反転クロック信号を遅延させるためのインバータ数を切り替えることができる。
【0041】
［動作］
遅延回路３４０は、インバータ群３４１及び３４２を備える。インバータ群３４１及び３４２は、いずれも複数個のインバータを備え、直列に接続される。インバータ群３４１の遅延量はＤ１、インバータ群３４２の遅延量はＤ２である。スイッチ３４３は、反転信号生成回路１２０の反転クロック信号１２２の出力を、インバータ群３４１の入力又はインバータ群３４２の入力と接続する。このような構成により、スイッチ３４３を切り替えることによって、遅延回路３４０の遅延量を変更できる。すなわち、遅延回路３４０の遅延量は、インバータ群３４１の遅延量Ｄ１、又は、インバータ群３４１及び３４２の両者の遅延量の和Ｄ１＋Ｄ２のいずれかに設定される。インバータ群の接続の切り替え（すなわち、遅延量の切り替え）は、例えば、反転クロック信号１２２の周波数に応じてスイッチ３４３を制御することで行われる。
遅延回路３４０は、インバータ群３４１及び３４２を備える。インバータ群３４１及び３４２は、いずれも複数個のインバータを備え、直列に接続される。インバータ群３４１の遅延量はＤ１、インバータ群３４２の遅延量はＤ２である。スイッチ３４３は、反転信号生成回路１２０の反転クロック信号１２２の出力を、インバータ群３４１の入力又はインバータ群３４２の入力と接続する。このような構成により、スイッチ３４３を切り替えることによって、遅延回路３４０の遅延量を変更できる。すなわち、遅延回路３４０の遅延量は、インバータ群３４１の遅延量Ｄ１、又は、インバータ群３４１及び３４２の両者の遅延量の和Ｄ１＋Ｄ２のいずれかに設定される。インバータ群の接続の切り替え（すなわち、遅延量の切り替え）は、例えば、反転クロック信号１２２の周波数に応じてスイッチ３４３を制御することで行われる。
【0042】
遅延回路２４０及び３４０は遅延回路１４０の構成例であり、これらの遅延回路の構成要素はインバータに限定されない。すなわち、遅延回路１４０は、回路固有の遅延量を利用し、例えばスイッチ制御により遅延量を調節してもよい。このとき、周波数が異なるクロック信号に対しても、直流成分の差動状態が維持されたまま、高周波成分のみが同相信号に変換可能であることが好ましい。遅延回路２４０及び３４０は、複数のインバータを遅延素子として備える。そして、遅延回路２４０及び３４０の遅延量は、遅延素子の直列接続数を切り替えることによって調整される、
これまでに、インバータ群を含む遅延回路２４０及び３４０について説明した。次に、インバータ群に含まれるインバータの数の決定手順の例を説明する。遅延回路２４０及び３４０は、直流成分の差動状態を維持するために、入力された反転クロック信号１２２が偶数個のインバータを通過して、反転クロック信号１４１として出力されるように構成される。反転クロック信号１４１の高周波成分の位相を、クロック信号１２１と同相に変換するために必要なインバータの数Ｎは、以下のように定まる。なお、入力される反転クロック信号１２２の半周期の長さをＴ／２とし、インバータ１つ当たりの遅延時間をｄとする。
これまでに、インバータ群を含む遅延回路２４０及び３４０について説明した。次に、インバータ群に含まれるインバータの数の決定手順の例を説明する。遅延回路２４０及び３４０は、直流成分の差動状態を維持するために、入力された反転クロック信号１２２が偶数個のインバータを通過して、反転クロック信号１４１として出力されるように構成される。反転クロック信号１４１の高周波成分の位相を、クロック信号１２１と同相に変換するために必要なインバータの数Ｎは、以下のように定まる。なお、入力される反転クロック信号１２２の半周期の長さをＴ／２とし、インバータ１つ当たりの遅延時間をｄとする。
【0043】
Ｎ＝（Ｔ／２）／ｄ＝Ｔ／（２ｄ）
上式より求まった値に最も近い偶数値が、直流成分の差動状態を維持したまま高周波成分を同相信号に変換するのに適したインバータの数となる。
上式より求まった値に最も近い偶数値が、直流成分の差動状態を維持したまま高周波成分を同相信号に変換するのに適したインバータの数となる。
【0044】
図１１は、クロック周波数と、その周波数におけるインバータの数の関係の例を示す図である。クロック信号の周期は、クロック信号の周波数によって異なるため、遅延回路に要求される遅延量も、クロック周波数により異なる。図１１を参照することによって、クロック周波数に応じたインバータ数を知ることができる。例えば、クロック周波数が１ＧＨｚのクロック信号がデューティ比補正回路１０１に入力される場合は、インバータ群として３８個のインバータが直列に接続される。クロック周波数が２ＧＨｚのクロック信号がデューティ比補正回路に入力される場合は、インバータ群として１８個のインバータが直列に接続される。
【0045】
この場合、デューティ比補正回路１０３では、インバータ群３４１を１８個のインバータで構成し、インバータ群３４２を２０個のインバータで構成してもよい。クロック信号の周波数が１ＧＨｚの場合は、インバータ３８個分の遅延が必要となるため、スイッチ３４３は、反転クロック信号１２２がインバータ群３４１及び３４２の両方を通過するように切り替えられる。クロック信号の周波数が２ＧＨｚの場合は、遅延量はインバータ１８個分でよいため、スイッチ３４３は、反転クロック信号１２２がインバータ群３４１のみを通過するように切り替えられる。
【0046】
このように、デューティ比補正回路１０３は、スイッチ３４３及び２組のインバータ群３４１及び３４２を備える。これにより、デューティ比補正回路１０３は、スイッチ３４３を制御することにより、遅延回路のインバータの数、すなわち遅延時間を制御することによって、周波数が異なる２種類のクロック信号に対するデューティ比補正が可能になる。また、インバータ群をさらに用意し、スイッチによって３種類以上の遅延量が設定可能なように遅延回路３４０が構成されてもよい。
【0047】
スイッチ３４３の切り替えは、機器の保守者が行ってもよい。あるいは、デューティ比補正回路１０３は、さらに入力されるクロック信号の周波数を測定する周波数カウンタを備えてもよい。デューティ比補正回路１０３は、当該周波数カウンタで測定されたクロック周波数に応じて、より好ましい遅延量が得られるようにスイッチ３４３を切り替えてもよい。
【0048】
このような構成を備えるデューティ比補正回路１０３は、クロック信号の高精度なデューティ比補正とデューティ比の高速安定化とを可能とする。さらに、デューティ比補正回路１０３は、周波数が異なる複数のクロック信号に対するデューティ比補正を可能とする。
【0049】
（第５の実施形態）
［構成］
図１２は、本発明のデューティ比補正回路１０の構成例を示す図である。デューティ比補正回路１０は、デューティ比調整回路１１と、反転信号生成回路１２と、差動増幅器１３と、遅延回路１４と、を備える。
［構成］
図１２は、本発明のデューティ比補正回路１０の構成例を示す図である。デューティ比補正回路１０は、デューティ比調整回路１１と、反転信号生成回路１２と、差動増幅器１３と、遅延回路１４と、を備える。
【0050】
［動作］
デューティ比調整回路１１は、入力されたクロック信号である第１のクロック信号のデューティ比を制御信号に基づいて調整し、デューティ比が調整された前記第１の入力クロック信号を第２のクロック信号として出力する。デューティ比調整回路１１は、デューティ比調整手段の一例である。
デューティ比調整回路１１は、入力されたクロック信号である第１のクロック信号のデューティ比を制御信号に基づいて調整し、デューティ比が調整された前記第１の入力クロック信号を第２のクロック信号として出力する。デューティ比調整回路１１は、デューティ比調整手段の一例である。
【0051】
反転信号生成回路１２には、デューティ比調整回路１１から第２のクロック信号が入力される。反転信号生成回路１２は、第２のクロック信号の位相を持つ出力クロック信号、及び、出力クロック信号の位相が反転された信号である反転クロック信号を出力する。反転信号生成回路１２は、反転信号生成手段の一例である。なお、第２のクロック信号は、反転信号生成回路１２に入力され、反転信号生成回路１２において反転されることなく遅延回路１４へ出力されてもよい。
【0052】
遅延回路１４は、出力クロック信号と反転クロック信号と、の間に、出力クロック信号の半周期分の遅延を生じさせる遅延量を持つ。遅延回路１４は、遅延手段の一例である。いいかえれば、遅延回路１４は、差動増幅器１３に入力される２個のクロック信号に、クロックの半周期分の遅延差を生じさせる。なお、遅延回路１４の機能は、出力クロック信号及び反転クロック信号の一方のみに遅延を与えることで実現されてもよい。すなわち、この場合、出力クロック信号及び反転クロック信号の他方は、反転信号生成回路１２から差動増幅器１３へそのまま入力されてもよい。
【0053】
差動増幅器１３は、遅延回路１４から出力された出力クロック信号及び反転クロック信号の振幅の差分を増幅した信号を制御信号として出力する。差動増幅器１３は、差動増幅手段の一例である。差動増幅器１３から出力された制御信号は、デューティ比調整回路１１に入力される。
【0054】
デューティ比補正回路１０においては、差動増幅器１３に入力されるクロック信号の高周波成分が同相となるため、差動増幅器１３の出力において高周波成分が低減される。その結果、デューティ比調整回路１１では、直流成分の差分に基づいてクロック信号のデューティ比を調整する際に、高周波成分に由来するリプルの影響が低減される。さらに、デューティ比補正回路１０においては、差動増幅器１３の入出力に、カットオフ周波数が低いＬＰＦや容量が大きい積分キャパシタを必ずしも設ける必要がないため、デューティ比を高速に安定化することができる。従って、デューティ比補正回路１０は、クロック信号の高精度なデューティ比補正とデューティ比の高速安定化とを可能とする。
【0055】
（第６の実施形態）
［構成］
図１３は、本発明のクロック分配システム５００の構成例を示す図である。クロック分配システム５００は、クロック信号生成回路５０１、複数のクロック補正回路５０２、及び複数のＤフリップフロップ（Ｄ－ＦＦ）５０３を備える。クロック補正回路５０２には、各実施形態で説明したデューティ比補正回路１０、１００、１０１、１０２及び１０３を用いることができる。図１３において、図を簡単とするために、クロック補正回路５０２にはデューティ比調整回路１１０及び反転信号生成回路１２０のみを記載し、他の構成要素の記載は省略される。
［構成］
図１３は、本発明のクロック分配システム５００の構成例を示す図である。クロック分配システム５００は、クロック信号生成回路５０１、複数のクロック補正回路５０２、及び複数のＤフリップフロップ（Ｄ－ＦＦ）５０３を備える。クロック補正回路５０２には、各実施形態で説明したデューティ比補正回路１０、１００、１０１、１０２及び１０３を用いることができる。図１３において、図を簡単とするために、クロック補正回路５０２にはデューティ比調整回路１１０及び反転信号生成回路１２０のみを記載し、他の構成要素の記載は省略される。
【0056】
［動作］
複数のクロック補正回路５０２及びＤ－ＦＦ５０３は並列に配置され、Ｄ－ＦＦ５０３のそれぞれのクロック入力には、クロック補正回路５０２からクロック信号が入力される。なお、Ｄ－ＦＦ５０３は例であり、他の論理回路でもよい。クロック補正回路５０２は、クロック信号生成回路５０１において生成されたクロック信号のデューティ比が５０％となるようにデューティ比を調整し、クロック信号５２１及び反転クロック信号５２２として出力する。本実施形態では、Ｄ－ＦＦ５０３は、クロック補正回路５０２から出力された反転クロック信号５２２を用いて、Ｄ端子に入力されるデータ信号をクロックと同期させる。Ｄ－ＦＦ５０３には、クロック信号５２１が供給されてもよい。
複数のクロック補正回路５０２及びＤ－ＦＦ５０３は並列に配置され、Ｄ－ＦＦ５０３のそれぞれのクロック入力には、クロック補正回路５０２からクロック信号が入力される。なお、Ｄ－ＦＦ５０３は例であり、他の論理回路でもよい。クロック補正回路５０２は、クロック信号生成回路５０１において生成されたクロック信号のデューティ比が５０％となるようにデューティ比を調整し、クロック信号５２１及び反転クロック信号５２２として出力する。本実施形態では、Ｄ－ＦＦ５０３は、クロック補正回路５０２から出力された反転クロック信号５２２を用いて、Ｄ端子に入力されるデータ信号をクロックと同期させる。Ｄ－ＦＦ５０３には、クロック信号５２１が供給されてもよい。
【0057】
このような構成を備えるクロック分配システム５００は、複数のクロック補正回路５０２を備えるため、クロック信号を必要とするディジタル回路（例えばＤ－ＦＦ５０３）に対して、デューティ比が補正されたクロック信号を直近から供給することができる。なお、クロック補正回路５０２は、Ｄ－ＦＦ５０３以外のディジタル回路にクロック信号５２１又は反転クロック信号５２２を供給してもよい。
【0058】
なお、本発明の実施形態は以下の付記のようにも記載されうるが、これらには限定されない。
【0059】
（付記１）
入力された第１のクロック信号のデューティ比を制御信号に基づいて調整し、前記デューティ比が調整された前記第１のクロック信号を第２のクロック信号として出力するデューティ比調整手段と、
前記第２のクロック信号が入力され、前記第２のクロック信号の位相を持つ出力クロック信号、及び、前記出力クロック信号の位相が反転された信号である反転クロック信号を出力する反転信号生成手段と、
前記出力クロック信号と前記反転クロック信号との間に前記出力クロック信号の半周期分の遅延量の遅延を生じさせる遅延手段と、
前記遅延手段から出力された前記出力クロック信号及び前記反転クロック信号の振幅の差分を増幅した信号を前記制御信号として前記デューティ比調整手段へ出力する差動増幅手段と、
を備える、デューティ比補正回路。
入力された第１のクロック信号のデューティ比を制御信号に基づいて調整し、前記デューティ比が調整された前記第１のクロック信号を第２のクロック信号として出力するデューティ比調整手段と、
前記第２のクロック信号が入力され、前記第２のクロック信号の位相を持つ出力クロック信号、及び、前記出力クロック信号の位相が反転された信号である反転クロック信号を出力する反転信号生成手段と、
前記出力クロック信号と前記反転クロック信号との間に前記出力クロック信号の半周期分の遅延量の遅延を生じさせる遅延手段と、
前記遅延手段から出力された前記出力クロック信号及び前記反転クロック信号の振幅の差分を増幅した信号を前記制御信号として前記デューティ比調整手段へ出力する差動増幅手段と、
を備える、デューティ比補正回路。
【0060】
（付記２）
前記遅延手段は前記反転クロック信号を遅延させる、付記１に記載されたデューティ比補正回路。
前記遅延手段は前記反転クロック信号を遅延させる、付記１に記載されたデューティ比補正回路。
【0061】
（付記３）
前記遅延手段は偶数個のインバータによって前記出力クロック信号又は前記反転クロック信号を遅延させる、付記１又は２に記載されたデューティ比補正回路。
前記遅延手段は偶数個のインバータによって前記出力クロック信号又は前記反転クロック信号を遅延させる、付記１又は２に記載されたデューティ比補正回路。
【0062】
（付記４）
前記遅延手段と前記差動増幅手段との間に備えられたローパスフィルタと、
前記差動増幅手段の出力に備えられた積分キャパシタと、
を備える、付記１乃至３のいずれか１項に記載されたデューティ比補正回路。
前記遅延手段と前記差動増幅手段との間に備えられたローパスフィルタと、
前記差動増幅手段の出力に備えられた積分キャパシタと、
を備える、付記１乃至３のいずれか１項に記載されたデューティ比補正回路。
【0063】
（付記５）
前記遅延手段は複数の遅延素子を備え、前記遅延量は前記複数の遅延素子の直列接続数を切り替えることによって調整される、付記１乃至４のいずれか１項に記載されたデューティ比補正回路。
前記遅延手段は複数の遅延素子を備え、前記遅延量は前記複数の遅延素子の直列接続数を切り替えることによって調整される、付記１乃至４のいずれか１項に記載されたデューティ比補正回路。
【0064】
（付記６）
それぞれが付記１乃至５のいずれか１項に記載されたデューティ比補正回路である複数のクロック補正回路と、
前記複数のクロック補正回路のそれぞれに前記第１のクロック信号を分配するクロック信号生成回路と、
前記複数のクロック補正回路が備えるそれぞれの前記反転信号生成手段に接続され、前記出力クロック信号又は前記反転クロック信号の少なくとも一方が前記反転信号生成手段から入力される複数のディジタル回路と、
を備えるクロック分配システム。
それぞれが付記１乃至５のいずれか１項に記載されたデューティ比補正回路である複数のクロック補正回路と、
前記複数のクロック補正回路のそれぞれに前記第１のクロック信号を分配するクロック信号生成回路と、
前記複数のクロック補正回路が備えるそれぞれの前記反転信号生成手段に接続され、前記出力クロック信号又は前記反転クロック信号の少なくとも一方が前記反転信号生成手段から入力される複数のディジタル回路と、
を備えるクロック分配システム。
【0065】
（付記７）
入力された第１のクロック信号のデューティ比を制御信号に基づいて調整し、
前記デューティ比が調整された前記第１のクロック信号を第２のクロック信号として出力し、
前記第２のクロック信号の位相を持つ出力クロック信号を出力し、
前記出力クロック信号の位相が反転された信号である反転クロック信号を出力し、
前記出力クロック信号と前記反転クロック信号との間に前記出力クロック信号の半周期分の遅延量の遅延を生じさせ、
前記遅延を生じさせる処理を受けた前記出力クロック信号及び前記反転クロック信号の振幅の差分を増幅した信号を前記制御信号として出力する、
デューティ比補正方法。
入力された第１のクロック信号のデューティ比を制御信号に基づいて調整し、
前記デューティ比が調整された前記第１のクロック信号を第２のクロック信号として出力し、
前記第２のクロック信号の位相を持つ出力クロック信号を出力し、
前記出力クロック信号の位相が反転された信号である反転クロック信号を出力し、
前記出力クロック信号と前記反転クロック信号との間に前記出力クロック信号の半周期分の遅延量の遅延を生じさせ、
前記遅延を生じさせる処理を受けた前記出力クロック信号及び前記反転クロック信号の振幅の差分を増幅した信号を前記制御信号として出力する、
デューティ比補正方法。
【0066】
以上、実施形態を参照して本発明を説明したが、本発明は上記の実施形態に限定されない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解し得る様々な変更をすることができる。また、各実施形態におけるデューティ比補正回路の説明は、デューティ比補正方法及びデューティ比補正回路を用いた論理回路をも開示する。
【0067】
また、それぞれの実施形態に記載された構成は、必ずしも互いに排他的なものではない。本発明の作用及び効果は、上述の実施形態の全部又は一部を組み合わせた構成によって実現されてもよい。
【0068】
各実施形態に記載されたデューティ比補正回路の処理の手順は、デューティ比補正方法をも開示する。また、各実施形態に記載されたデューティ比補正回路の機能及び手順は、デューティ比補正回路が備える中央処理装置（central processing unit、ＣＰＵ）がプログラムを実行することにより実現されてもよい。プログラムは、固定された、一時的でない記録媒体に記録される。記録媒体としては半導体メモリ又は固定磁気ディスク装置が用いられるが、これらには限定されない。
【符号の説明】
【0069】
１０、１００－１０３ デューティ比補正回路
１１、１１０ デューティ比調整回路
１２、１２０ 反転信号生成回路
１４、１４０、２４０ 遅延回路
１３、１３０ 差動増幅器
１０９ デューティ比検出回路
１２１ クロック信号
１２２、１４１ 反転クロック信号
１３１、１３２ 入力
２４０ 遅延回路
２４１ インバータ群
３０２ 積分キャパシタ
３４０ 遅延回路
３４１、３４２ インバータ群
３４３ スイッチ
５００ クロック分配システム
５０１ クロック信号生成回路
５０２ クロック補正回路
５０３ Ｄフリップフロップ（Ｄ－ＦＦ）
５２１ クロック信号
５２２ 反転クロック信号
９００ デューティ比補正回路
９０１ デューティ比調整回路
９０２ デューティ比検出回路
９０３ 反転信号生成回路
９０５ 差動増幅器
９０６ 積分キャパシタ
９１０ クロック信号生成回路
９２０ ディジタル回路
１１、１１０ デューティ比調整回路
１２、１２０ 反転信号生成回路
１４、１４０、２４０ 遅延回路
１３、１３０ 差動増幅器
１０９ デューティ比検出回路
１２１ クロック信号
１２２、１４１ 反転クロック信号
１３１、１３２ 入力
２４０ 遅延回路
２４１ インバータ群
３０２ 積分キャパシタ
３４０ 遅延回路
３４１、３４２ インバータ群
３４３ スイッチ
５００ クロック分配システム
５０１ クロック信号生成回路
５０２ クロック補正回路
５０３ Ｄフリップフロップ（Ｄ－ＦＦ）
５２１ クロック信号
５２２ 反転クロック信号
９００ デューティ比補正回路
９０１ デューティ比調整回路
９０２ デューティ比検出回路
９０３ 反転信号生成回路
９０５ 差動増幅器
９０６ 積分キャパシタ
９１０ クロック信号生成回路
９２０ ディジタル回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】