特開 2024-136862 リニア電源回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024136862

(43)【公開日】2024-10-04

(54)【発明の名称】リニア電源回路

(51)【国際特許分類】

   G05F 1/56 20060101AFI20240927BHJP

【ＦＩ】

G05F1/56 310N

G05F1/56 310H

【審査請求】未請求

【請求項の数】11

【出願形態】ＯＬ

(21)【出願番号】P 2023048152

(22)【出願日】2023-03-24

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】100083806

【弁理士】

【氏名又は名称】三好 秀和

(74)【代理人】

【識別番号】100133514

【弁理士】

【氏名又は名称】寺山 啓進

(74)【代理人】

【識別番号】100135714

【弁理士】

【氏名又は名称】西澤 一生

(74)【代理人】

【識別番号】100167612

【弁理士】

【氏名又は名称】安藤 直行

(72)【発明者】

【氏名】宮下 貴重

【テーマコード（参考）】

5H430

【Ｆターム（参考）】

5H430BB01

5H430BB09

5H430BB11

5H430BB12

5H430EE04

5H430FF07

5H430FF13

5H430GG11

(57)【要約】

【課題】負荷応答特性が高速なリニア電源回路を提供する。
【解決手段】リニア電源回路１００は、入力信号Ｖｉｎ，Ｉｅｒｒが入力され、第１電流信号Ｉ１１，Ｉ１２を出力する入力部１と、第１電流信号Ｉ１１，Ｉ１２を第１電圧信号Ｖ１に変換する電流電圧変換部２と、第１電圧信号Ｖ１を第２電流信号Ｉ３１，Ｉ３２に変換する電圧電流変換部３と、カレントミラー回路４１，４２により第２電流信号Ｉ３１，Ｉ３２から出力電流信号Ｉｏを生成し、出力端子ＯＵＴに出力する出力部４とを備え、入力部１と電流電圧変換部２が電流帰還型オペアンプ５を構成している。
【選択図】図１

【特許請求の範囲】

【請求項1】

入力信号が入力され、第１電流信号を出力する入力部と、
前記第１電流信号を第１電圧信号に変換する電流電圧変換部と、
前記第１電圧信号を第２電流信号に変換する電圧電流変換部と、
カレントミラー回路により前記第２電流信号から出力電流信号を生成し、出力端子に出力する出力部と、
を備え、
前記入力部と前記電流電圧変換部が電流帰還型オペアンプを構成している、
リニア電源回路。

【請求項2】

前記入力部は、前記入力信号が入力される第１入力端子、前記出力端子と電気的に接続される第２入力端子、および前記第１入力端子と前記第２入力端子に接続されたバッファ回路を備え、前記バッファ回路から前記第１電流信号を前記電流電圧変換部に出力する、
請求項１に記載のリニア電源回路。

【請求項3】

前記バッファ回路は、ＳＥＰＰ（Single Ended Push-Pull）回路で構成されている、請求項２に記載のリニア電源回路。

【請求項4】

前記第２入力端子と前記出力端子の間に接続された帰還抵抗が設けられている、
請求項２に記載のリニア電源回路。

【請求項5】

前記帰還抵抗と並列接続された帰還容量が設けられている、
請求項４に記載のリニア電源回路。

【請求項6】

前記電圧電流変換部と前記出力部とが、ＡＢ級アンプを構成している、
請求項１に記載のリニア電源回路。

【請求項7】

前記電流電圧変換部は、前記ＡＢ級アンプのバイアス回路を含む、
請求項６に記載のリニア電源回路。

【請求項8】

前記カレントミラー回路と並列接続された抵抗を更に備える、
請求項１に記載のリニア電源回路。

【請求項9】

前記入力部に供給される電源電圧と前記出力部に供給される電源電圧が異なる、
請求項１から８のいずれか１項に記載のリニア電源回路。

【請求項10】

前記入力部と前記出力部に供給される電源電圧が共通である、
請求項１から８のいずれか１項に記載のリニア電源回路。

【請求項11】

前記出力端子とグランドの間に接続された外付けの出力キャパシタにより位相補償を行う、請求項１から８のいずれか１項に記載のリニア電源回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、リニア電源回路に関する。

【背景技術】

【0002】

リニア電源回路は、様々なデバイスの電源回路に用いられている。

【0003】

このようなリニア電源回路の一例として、特許文献１を挙げることができる。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特許第７０１５９４０号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

リニア電源回路は、負荷電流が急激に変化した場合でも、出力電圧の変動を小さく抑えられるように、高速な負荷応答特性であることが望ましい。特に、ＬＤＯ（Low Drop Out）のように低い入出力電位差で動作するリニア電源回路では、入出力電位差に対して、出力電圧の変動がより小さく抑えられていることが望ましい。

【0006】

しかしながら、これまで一般的に用いられてきたリニア電源回路では、電圧帰還型オペアンプを用いて構成されており、電圧帰還型オペアンプを用いたリニア電源回路では負荷応答特性を高速にするのに限界があった。

【0007】

本開示の目的は、負荷応答特性が高速なリニア電源回路を提供することにある。

【課題を解決するための手段】

【0008】

上述した課題を解決するために、本開示の一態様に係るリニア電源回路は、入力信号が入力され、第１電流信号を出力する入力部と、第１電流信号を第１電圧信号に変換する電流電圧変換部と、第１電圧信号を第２電流信号に変換する電圧電流変換部と、カレントミラー回路により第２電流信号から出力電流信号を生成し、出力端子に出力する出力部とを備える。入力部と電流電圧変換部は、電流帰還型オペアンプを構成している。

【発明の効果】

【0009】

本開示の一態様に係るリニア電源回路によれば、負荷応答特性が高速なリニア電源回路を提供することができる。

【図面の簡単な説明】

【0010】

【図1】図１は、実施形態に係るリニア電源回路のブロック図である。

【図2A】図２Ａは、実施形態で用いられる第１カレントミラー回路の構成例を示す図である。

【図2B】図２Ｂは、実施形態で用いられる第２カレントミラー回路の構成例を示す図である。

【図3】図３は、実施形態に係るリニア電源回路をバッファアンプとして構成したときの負荷応答特性を示す図である。

【図4】図４は、実施形態に係るリニア電源回路のオープンループ特性を示す図である。

【発明を実施するための形態】

【0011】

以下、図面を参照して、実施形態を説明する。なお、以下で説明する実施形態は、包括的または具体的な例を示すものである。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の設置位置及び接続形態は、一例であり、本開示に限定する主旨ではない。また、以下の実施形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。さらに、図面の寸法比率は説明の都合上誇張されており、実際の比率と異なる場合がある。

【0012】

図１は、実施形態に係るリニア電源回路１００のブロック図である。リニア電源回路１００は、第１入力端子としての正入力端子ＩＮＰと、第２入力端としての負入力端子ＩＮＮと、入力部１と、電流電圧（Ｉ／Ｖ）変換部２と、電圧電流（Ｖ／Ｉ）変換部３と、出力部４と、出力端子ＯＵＴとを備える。

【0013】

正入力端子ＩＮＰには、例えば、入力電圧Ｖｉｎが入力される。負入力端子ＩＮＮには、例えば、出力端子ＯＵＴからの帰還電流Ｉｅｒｒが入力される。入力部１は、正入力端子ＩＮＰに入力された入力電圧Ｖｉｎと負入力端子ＩＮＮに入力された帰還電流Ｉｅｒｒが入力信号として入力され、入力信号に応じた第１電流信号Ｉ１１，Ｉ１２を生成して出力する。電流電圧変換部２は、第１電流信号Ｉ１１，Ｉ１２のミラー電流として第１カレントミラー回路１１と第２カレントミラー回路１２により生成された電流Ｉ２１，Ｉ２２を第１電圧信号Ｖ１に変換して出力する。第１電圧信号Ｖ１の値は、電流Ｉ２１と電流Ｉ２２のバランスによって変化する。電圧電流変換部３は、第１電圧信号Ｖ１を第２電流信号Ｉ３１，Ｉ３２に変換して出力する。出力部４は、第３カレントミラー回路４１と第４カレントミラー回路４２により第２電流信号Ｉ３１，Ｉ３２から出力電流信号としての出力電流Ｉｏを生成し、出力端子ＯＵＴに出力する。

【0014】

入力部１は、バッファ回路１０を備える。バッファ回路１０は、例えば、ＳＥＰＰ（Single Ended Push-Pull）回路で構成されている。バッファ回路１０は、正入力端子＋の入力インピーダンスが高いのに対して、負入力端子－の入力インピーダンスは低くなっている。すなわち、電流帰還型オペアンプの特徴として、負入力端子－はバッファ回路１０の出力端子に相当するので、負入力端子－の入力インピーダンスは低くなっている。正入力端子ＩＮＰがバッファ回路１０の正入力端子＋に接続され、負入力端子ＩＮＮがバッファ回路１０の負入力端子－に接続されている。

【0015】

電流電圧（Ｉ／Ｖ）変換部２は、バイアス回路２０を備える。バイアス回路２０は、第１カレントミラー回路１１と第２カレントミラー回路１２を介してバッファ回路１０と接続されている。

【0016】

第１カレントミラー回路１１は、例えば、図２Ａに示すように、第１トランジスタＱ１と第２トランジスタＱ２を備える。第１トランジスタＱ１と第２トランジスタＱ２は、例えば、それぞれ、Ｐチャネル型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）により構成されている。第１トランジスタＱ１の制御電極（例えば、ゲート）は、第１トランジスタＱ１の第１主電極（例えば、ドレイン）および第２トランジスタＱ２の制御電極（例えば、ゲート）と接続されている。第１トランジスタＱ１と第２トランジスタＱ２の第２主電極（例えば、ソース）が互いに接続され、第１直流電源ＶＣＣ１と接続される電源端子となっている。第１トランジスタＱ１の第１主電極（例えば、ドレイン）は、参照電流（第１電流信号Ｉ１１）が流れる参照電流端子となっている。第２トランジスタの第１主電極（例えば、ドレイン）は、ミラー電流（電流Ｉ２１）が流れるミラー電流端子となっている。第１トランジスタＱ１に対する第２トランジスタＱ２の大きさを変更することにより、参照電流（第１電流信号Ｉ１１）とミラー電流（電流Ｉ２１）の比率（ミラー比）を調整することができる。例えば、第１トランジスタＱ１と第２トランジスタＱ２を同じ大きさにすれば、ミラー比が１、すなわち、第１電流信号Ｉ１１＝Ｉ２１となる。

【0017】

第２カレントミラー回路１２は、例えば、図２Ｂに示すように、第３トランジスタＱ３と第４トランジスタＱ４を備える。第３トランジスタＱ３と第４トランジスタＱ４は、例えば、それぞれ、Ｎチャネル型ＭＯＳＦＥＴにより構成されている。第３トランジスタＱ３の制御電極（例えば、ゲート）は、第３トランジスタＱ３の第１主電極（例えば、ドレイン）および第４トランジスタＱ４の制御電極（例えば、ゲート）と接続されている。第３トランジスタＱ３と第４トランジスタＱ４の第２主電極（例えば、ソース）が互いに接続され、グランドと接続される電源端子となっている。第３トランジスタＱ３の第１主電極（例えば、ドレイン）は、参照電流（第１電流信号Ｉ１２）が流れる参照電流端子となっている。第４トランジスタの第１主電極（例えば、ドレイン）は、ミラー電流（電流Ｉ２２）が流れるミラー電流端子となっている。第３トランジスタＱ３に対する第４トランジスタＱ４の大きさを変更することにより、参照電流（第１電流信号Ｉ１２）とミラー電流（電流Ｉ２２）の比率（ミラー比）を調整することができる。例えば、第３トランジスタＱ３と第４トランジスタＱ４を同じ大きさにすれば、ミラー比が１、すなわち、第１電流信号Ｉ１２＝Ｉ２２となる。また、第１トランジスタＱ１と第３トランジスタＱ３のミラー比を１とすると、負入力端子ＩＮＮに流入する電流に誤差電流が含まれないときには、帰還電流Ｉｅｒｒがゼロとなり、第１電流信号Ｉ１１＝Ｉ１２となる。負入力端子ＩＮＮに流入する電流に誤差電流が含まれるときには、帰還電流Ｉｅｒｒはゼロにならず、第１電流信号Ｉ１１＋Ｉｅｒｒ＝Ｉ１２となる。

【0018】

なお、第１カレントミラー回路１１および第２カレントミラー回路１２の構成は、上述の構成に限定されない。カレントミラー回路は、よく知られている既存の技術であるので、設計者により、適宜適切な構成を選択することができる。

【0019】

第１カレントミラー回路１１は、電源端子に第１直流電源ＶＣＣ１の直流電圧が供給され、参照電流端子がバッファ回路１０の第１端子ａに接続され、ミラー電流端子がバイアス回路２０の第１端子ｃに接続されている。第２カレントミラー回路１２は、電源端子がグランドに接続され、参照電流端子がバッファ回路１０の第２端子ｂに接続され、ミラー電流端子がバイアス回路２０の第２端子ｄに接続されている。第１カレントミラー回路１１の第１トランジスタＱ１と第２カレントミラー回路１２の第３トランジスタＱ３が、入力部１に含まれる。第１カレントミラー回路１１の第２トランジスタＱ２と第２カレントミラー回路１２の第４トランジスタＱ４が、電流電圧変換部２に含まれる。

【0020】

入力部１と電流電圧変換部２は、電流帰還型オペアンプ５を構成している。

【0021】

バッファ回路１０は、正入力端子＋と負入力端子－に入力された入力信号、例えば、入力電圧Ｖｉｎと帰還電流Ｉｅｒｒに応じて、第１端子ａに第１電流信号Ｉ１１が生成され、第２端子ｂに第１電流信号Ｉ１２が生成される。第１カレントミラー回路１１により、第１電流信号Ｉ１１に対して所定のミラー比の電流Ｉ２１が生成されて、バイアス回路２０の第１端子ｃに入力される。第２カレントミラー回路１２により、第１電流信号Ｉ１２に対して所定のミラー比の電流Ｉ２２が生成されて、バイアス回路２０の第２端子ｄから出力される。バイアス回路２０は、電流Ｉ２１，Ｉ２２に応じた第１電圧信号Ｖ１を第３端子ｅと第４端子ｆの間に出力する。第１電圧信号Ｖ１は、電圧電流変換部３の第１端子ｇと第２端子ｈに入力される。

【0022】

電圧電流変換部３は、入力された第１電圧信号Ｖ１を第２電流信号Ｉ３１，Ｉ３２に変換して、出力部４に出力する。電圧電流変換部３には、電源端子に第１直流電源ＶＣＣ１の直流電圧が供給されている。

【0023】

出力部４は、第３カレントミラー回路４１と第４カレントミラー回路４２を備える。第３カレントミラー回路４１および第４カレントミラー回路４２は、図２Ａ，２Ｂに示した第１カレントミラー回路１１および第２カレントミラー回路１２と同様に構成されているため、その詳細な説明は省略する。

【0024】

第３カレントミラー回路４１は、電源端子に第１直流電源ＶＣＣ１とは電圧値が異なる第２直流電源ＶＣＣ２の直流電圧が供給され、参照電流端子が電圧電流変換部３の第３端子ｉに接続されている。第４カレントミラー回路４２は、電源端子がグランドに接続され、参照電流端子が電圧電流変換部３の第４端子ｊに接続されている。第３カレントミラー回路４１のミラー電流端子は、出力端子ＯＵＴを介して、第４カレントミラー回路４２のミラー電流端子に接続されている。

【0025】

電圧電流変換部３の第３端子ｉに流れる第２電流信号Ｉ３１のミラー電流として、第３カレントミラー回路４１により、所定のミラー比の電流Ｉ４１が生成される。電圧電流変換部３の第４端子ｊに流れる第２電流信号Ｉ３２のミラー電流として、第４カレントミラー回路４２により、所定のミラー比の電流Ｉ４２が生成される。電流Ｉ４１と電流Ｉ４２の差分が、出力電流Ｉｏとして出力端子ＯＵＴに出力される。出力電流Ｉｏが大きい場合、電流Ｉ４１と出力電流Ｉｏが略等しく、電流Ｉ４２は略ゼロである。

【0026】

第３カレントミラー回路４１の参照電流である第２電流信号Ｉ３１が流れる第１トランジスタＱ１の第１主電極と第２主電極の間に並列に接続された第１抵抗Ｒ１を設けてもよい。また、第４カレントミラー回路４２の参照電流である第２電流信号Ｉ３２が流れる第３トランジスタＱ３の第１主電極と第２主電極の間に並列に接続された第２抵抗Ｒ２を設けてもよい。出力部４に第１抵抗Ｒ１と第２抵抗Ｒ２を設けることにより、第１抵抗Ｒ１と第２抵抗Ｒ２に出力部４のアイドリング電流を吸収させて低減することができる。

【0027】

電圧電流変換部３は、入力された第１電圧信号Ｖ１を、第３カレントミラー回路４１と第４カレントミラー回路４２によって構成されている出力部４へ入力するための第２電流信号Ｉ３１，Ｉ３２に変換して出力する。出力部４を第３カレントミラー回路４１と第４カレントミラー回路４２によって構成することにより、出力部４の出力インピーダンスを上げることができる。なお、出力部４の出力インピーダンスを上げる手段は、出力部４を第３カレントミラー回路４１と第４カレントミラー回路４２によって構成することのみに限定はされない。また、出力部４を第３カレントミラー回路４１と第４カレントミラー回路４２によって構成することにより、図１のように、入力部１の第１直流電源ＶＣＣ１と出力部４の第２直流電源ＶＣＣ２とを分けることができる。このため、リニア電源回路１００では、広い電源電圧範囲に対応することができる。なお、出力部４の電源は、入力部１と同じ第１直流電源ＶＣＣ１を用いてもよい。

【0028】

電圧電流変換部３と出力部４は、ＡＢ級アンプ６を構成している。バイアス回路２０は、入力信号Ｖｉｎ，Ｉｅｒｒに応じた第１電流信号Ｉ１１，Ｉ１２のミラー電流Ｉ２１，Ｉ２２を電流電圧変換した電圧とＡＢ級アンプ６のバイアス電圧が重畳した第１電圧信号Ｖ１を電圧電流変換部３に供給する。電圧電流変換部３と出力部４でＡＢ級アンプ６を構成することで、出力負荷変動時に出力電圧Ｖｏのオーバーシュートを抑制するためのシンク能力をリニア電源回路１００に持たせることができる。なお、アプリケーションによっては、リニア電源回路１００はシンク能力がなくてもよい。

【0029】

電流帰還型オペアンプ５は、バイアス回路２０によりトランス・インピーダンスを上げるように構成されている。電流帰還型オペアンプのトランス・インピーダンスとは、電圧帰還型オペアンプにおけるオープンループゲインに相当するものであり、トランス・インピーダンスを大きくすることによりゲイン誤差を小さくすることができる。なお、電流帰還型オペアンプ５のトランス・インピーダンスを大きくする手段は、バイアス回路２０のみに限定されない。

【0030】

また、電圧帰還型オペアンプは、一般に、位相補償用のキャパシタンスを内部に有する。これに対して、実施形態の電流帰還型オペアンプ５は、内部に位相補償用のキャパシタンスを有していない。その代わりに、出力端子ＯＵＴとグランドの間に接続される外付けの出力キャパシタＣＬによりリニア電源回路１００の位相補償を行うことができる。出力部４の出力インピーダンスを上げて、外付けの出力キャパシタＣＬを位相補償に利用することで、リニア電源回路１００の第１ポールを実現し、リニア電源回路１００の安定動作を実現することができる。外付けの出力キャパシタＣＬのキャパシタンスを調整することにより、第１ポールの位置を容易に調整することができる。また、出力部４の出力インピーダンスを上げることで、出力キャパシタＣＬによる第１ポールの周波数を下げることができるため、リニア電源回路１００の安定動作を実現することができる。

【0031】

リニア電源回路１００を用いてバッファアンプを構成するときには、リニア電源回路１００が電流帰還型オペアンプを用いた構成であるため、出力端子ＯＵＴと負入力端子ＩＮＮとを接続する経路に帰還電流Ｉｅｒｒを流すための帰還抵抗Ｒｆを挿入する。また、帰還抵抗Ｒｆと並列に帰還容量Ｃｆを接続してもよい。リニア電源回路１００の進相補償が必要な場合、外付けの帰還容量Ｃｆのキャパシタンスを調整することにより、第２ポールの位置を容易に調整することができる。

【0032】

図３は、リニア電源回路１００をバッファアンプとして構成したときの負荷応答特性を示す図である。バッファアンプの構成では、図１に示すように、出力端子ＯＵＴとグランドの間には外付けの出力キャパシタＣＬが接続されており、出力端子ＯＵＴは帰還抵抗Ｒｆを介して負入力端子ＩＮＮと接続されており、帰還抵抗Ｒｆには帰還容量Ｃｆが並列で接続されている。また、正入力端子ＩＮＰには、入力電圧Ｖｉｎが入力されている。ここで、出力キャパシタＣＬ＝４．７μＦ、帰還抵抗Ｒｆ＝１００ｋΩ、帰還容量Ｃｆ＝２０ｐＦ、入力電圧Ｖｉｎ＝１．５００Ｖである。

【0033】

図３に示すように、時刻０～５０μ秒の間では、出力電流Ｉｏ＝０ｍＡ、出力電圧Ｖｏ＝１．４９８０Ｖの定常状態となっている。そして、時刻５０μ秒で、負荷電流が変動して、出力電流Ｉｏが０から１５０ｍＡに変動すると、出力電圧Ｖｏが急落して、最大約２ｍＶのアンダーシュートと応答時間約５μ秒の後に、出力電圧Ｖｏ＝１．４９３５Ｖとなり、１．４９８０Ｖから少ない変動で安定する。また、時刻１００μ秒で、負荷電流が変動して、出力電流Ｉｏが１５０ｍＡから０ｍＡに変動すると、出力電圧Ｖｏが急上昇し、最大約０．３ｍＶのオーバーシュートと応答時間約２０μ秒の後に、再び出力電圧Ｖｏ＝１．４９８０Ｖでほぼ安定する。

【0034】

リニア電源回路１００のオーバーシュート、アンダーシュート、および応答時間に対して、電圧帰還型オペアンプを用いたリニア電源回路では、少なくとも１０倍以上のオーバーシュート、アンダーシュート、および応答時間となってしまう。

【0035】

図４に、出力負荷として４．７μＦの出力キャパシタＣＬが接続されている時のリニア電源回路１００のオープンループ特性を参考として示す。図４の上段はオープンループ利得、下段は位相シフト、横軸は周波数であり、それぞれ、出力電流Ｉｏが１５０ｍＡ（実線）、５０ｍＡ（破線）、１ｍＡ（一点鎖線）の場合を示している。このように、出力電流Ｉｏの大きさによりオープン利得と位相シフトの様相が変化する。また、オープンループ利得の第１ポールの位置は、出力キャパシタのキャパシタンスを調整することによって調整することができる。

【0036】

以上、実施形態に係るリニア電源回路１００では、負荷応答時のオーバーシュート、アンダーシュートおよび応答時間を極めて小さくすることができる。すなわち、リニア電源回路１００では、負荷電流が急激に変化したときの出力電圧の変動をより小さく抑えることのできる、負荷応答特性が高速なリニア電源回路を提供することができる。

【0037】

また、リニア電源回路１００は、負荷応答時のオーバーシュート、アンダーシュートが極めて小さいため、外付けの出力キャパシタＣＬの容量を小さくすることができるので、部品点数の少数化、低コスト化、省面積化などを実現することができる。

【0038】

また、リニア電源回路１００は、負荷応答時のオーバーシュート、アンダーシュートが極めて小さいため、ＬＤＯ（Low Drop Out）や、各種ＬＳＩ（Large‐Scale Integration：大規模集積回路）の内部電源などに適格である。

【0039】

なお、上述の実施形態は本発明の一例である。このため、本発明は、上述の実施形態に限定されることはなく、この実施形態以外の形態であっても、本発明に係る技術的思想を逸脱しない範囲であれば、設計などに応じて種々の変更が可能であることは勿論である。

【0040】

（付記）
（付記１：図１、３）
リニア電源回路１００は、入力信号Ｖｉｎ、Ｉｅｒｒが入力され、第１電流信号Ｉ１１，Ｉ１２を出力する入力部１と、第１電流信号Ｉ１１，Ｉ１２を第１電圧信号Ｖ１に変換する電流電圧変換部２と、第１電圧信号Ｖ１を第２電流信号Ｉ３１，Ｉ３２に変換する電圧電流変換部３と、カレントミラー回路４１，４２により第２電流信号Ｉ３１，Ｉ３２から出力電流信号Ｉｏを生成し、出力端子ＯＵＴに出力する出力部４とを備える。入力部１と電流電圧変換部２が電流帰還型オペアンプ５を構成している。付記１に記載のリニア電源回路１００によれば、負荷応答特性が高速なリニア電源回路を提供することができるという効果を奏する。また、出力部４をカレントミラー回路４１，４２により構成することで、出力部４の出力インピーダンスを上げることができる。

【0041】

（付記２：図１）
付記１に記載のリニア電源回路１００において、入力部１は、入力信号Ｖｉｎが入力される第１入力端子ＩＮＰ、出力端子ＯＵＴと電気的に接続される第２入力端子ＩＮＮ、および第１入力端子ＩＮＰと第２入力端子ＩＮＮに接続されたバッファ回路１０を備え、バッファ回路１０から前記第１電流信号Ｉ１１，Ｉ１２を電流電圧変換部２に出力する。

【0042】

（付記３）
付記２に記載のリニア電源回路１００において、バッファ回路１０は、ＳＥＰＰ（Single Ended Push-Pull）回路で構成されている。

【0043】

（付記４：図１）
付記２に記載のリニア電源回路１００において、第２入力端子ＩＮＮと出力端子ＯＵＴの間に接続された帰還抵抗Ｒｆが設けられている。付記４に記載のリニア電源回路１００によれば、第２入力端子ＩＮＮと出力端子ＯＵＴの間に接続された帰還抵抗Ｒｆが設けられていることにより、出力端子ＯＵＴからの帰還電流Ｉｅｒｒを第２入力端子ＩＮＮに入力することができる。

【0044】

（付記５：図１）
付記４に記載のリニア電源回路１００において、帰還抵抗Ｒｆと並列接続された帰還容量Ｃｆが設けられている。付記５に記載のリニア電源回路１００によれば、リニア電源回路１００の進相補償が必要な場合、外付けの帰還容量Ｃｆのキャパシタンスを調整することにより、第２ポールの位置を容易に調整することができる。

【0045】

（付記６：図１）
付記１から５のいずれか１項に記載のリニア電源回路１００において、電圧電流変換部３と出力部４とが、ＡＢ級アンプ６を構成している。付記６に記載のリニア電源回路１００によれば、電圧電流変換部３と出力部４でＡＢ級アンプ６を構成することで、出力負荷変動時に出力電圧Ｖｏのオーバーシュートを抑制するためのシンク能力をリニア電源回路１００に持たせることができる。

【0046】

（付記７：図１）
付記６に記載のリニア電源回路１００において、電流電圧変換部２は、前記ＡＢ級アンプ６のバイアス回路２０を含む。付記７に記載のリニア電源回路１００によれば、バイアス回路２０によりトランス・インピーダンスを大きくするで、ゲイン誤差を小さくすることができる。

【0047】

（付記８：図１）
付記１から７のいずれか１項に記載のリニア電源回路１００において、カレントミラー回路４１，４２と並列接続された抵抗Ｒ１，Ｒ２を更に備える。付記８に記載のリニア電源回路１００によれば、カレントミラー回路４１，４２と並列接続された抵抗Ｒ１，Ｒ２に出力部４のアイドリング電流を吸収させて低減することができる。

【0048】

（付記９：図１）
付記１から８のいずれか１項に記載のリニア電源回路１００において、入力部１に供給される電源電圧ＶＣＣ１と出力部４に供給される電源電圧ＶＣＣ２が異なる。付記９に記載のリニア電源回路１００によれば、入力部１の第１直流電源ＶＣＣ１と出力部４の第２直流電源ＶＣＣ２とを分けることができるため、リニア電源回路１００において広い電源電圧範囲に対応することができる。

【0049】

（付記１０）
付記１から８のいずれか１項に記載のリニア電源回路１００において、入力部１と出力部４に供給される電源電圧ＶＣＣ１が共通である。付記１０に記載のリニア電源回路１００によれば、入力部１と出力部４に供給される電源電圧ＶＣＣ１が共通であることにより、リニア電源回路１００の構成を簡便にすることができる。

【0050】

（付記１１：図１）
付記１から１０のいずれか１項に記載のリニア電源回路１００において、出力端子ＯＵＴとグランドの間に接続された外付けの出力キャパシタＣＬにより位相補償を行う。付記１１に記載のリニア電源回路１００によれば、外付けの出力キャパシタＣＬを位相補償に利用することで、リニア電源回路１００の第１ポールを実現し、リニア電源回路１００の安定動作を実現することができる。

【符号の説明】

【0051】

１ 入力部
２ 電流電圧変換部
３ 電圧電流変換部
４ 出力部
５ 電流帰還型オペアンプ
６ ＡＢ級アンプ
１０ バッファ回路
１１ 第１カレントミラー回路
１２ 第２カレントミラー回路
２０ バイアス回路
４１ 第３カレントミラー回路
４２ 第４カレントミラー回路
１００ リニア電源回路
Ｃｆ 帰還容量
ＣＬ 出力キャパシタ
Ｉ１１，Ｉ１２ 第１電流信号
Ｉ３１，Ｉ３２ 第２電流信号
Ｉｅｒｒ 帰還電流（入力信号）
ＩＮＮ 負入力端子（第２入力端子）
ＩＮＰ 正入力端子（第１入力端子）
Ｉｏ 出力電流（出力電流信号）
ＯＵＴ 出力端子
Ｒ１ 第１抵抗
Ｒ２ 第２抵抗
Ｒｆ 帰還抵抗
Ｖ１ 第１電圧信号
ＶＣＣ１ 第１直流電源
ＶＣＣ２ 第２直流電源
Ｖｉｎ 入力電圧（入力信号）

【図1】

【図2A】

【図2B】

【図3】

【図4】