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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024136954
(43)【公開日】2024-10-04
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/78 20060101AFI20240927BHJP
H01L 29/12 20060101ALI20240927BHJP
H01L 29/872 20060101ALI20240927BHJP
H01L 29/47 20060101ALI20240927BHJP
H01L 29/861 20060101ALI20240927BHJP
H01L 21/8234 20060101ALI20240927BHJP
【ＦＩ】
H01L29/78 652D
H01L29/78 652Q
H01L29/78 652F
H01L29/78 652T
H01L29/78 652M
H01L29/78 652N
H01L29/78 657A
H01L29/86 301D
H01L29/86 301F
H01L29/48 F
H01L29/48 D
H01L29/91 K
H01L29/91 F
H01L27/06 102A
【審査請求】未請求
【請求項の数】11
【出願形態】ＯＬ
(21)【出願番号】P 2023048268
(22)【出願日】2023-03-24
(71)【出願人】
【識別番号】000003078
【氏名又は名称】株式会社東芝
(71)【出願人】
【識別番号】317011920
【氏名又は名称】東芝デバイス＆ストレージ株式会社
(74)【代理人】
【識別番号】110004026
【氏名又は名称】弁理士法人ｉＸ
(72)【発明者】
【氏名】河野 洋志
【テーマコード（参考）】
4M104
5F048
【Ｆターム（参考）】
4M104AA03
4M104BB05
4M104BB13
4M104BB14
4M104BB16
4M104CC03
4M104GG03
4M104GG18
5F048AC10
5F048BA14
5F048BC03
5F048BC12
5F048BD07
(57)【要約】
【課題】サージ電流に対する耐性が高い半導体装置を提供する。
【解決手段】半導体装置は、第１電極と、第１導電型の第１半導体層と、第２導電型の第２半導体層と、前記第２半導体層の第１部分上に配置され、第１導電型の第３半導体層と、前記第２半導体層の第２部分上に配置され、第２導電型であり、キャリア濃度が前記第２半導体層のキャリア濃度よりも高い第４半導体層と、前記第２半導体層の第３部分上に配置され、第２導電型であり、キャリア濃度が前記第２半導体層のキャリア濃度よりも高く、第２方向における長さが前記第４半導体層の前記第２方向における長さよりも長い第５半導体層と、前記第２半導体層に絶縁膜を介して対向した第２電極と、前記第３半導体層、前記第４半導体層及び前記第５半導体層に接続された第３電極と、前記第５半導体層の直上域を含む領域に配置され、前記第３電極に接続された金属膜と、を備える。
【選択図】図１
【解決手段】半導体装置は、第１電極と、第１導電型の第１半導体層と、第２導電型の第２半導体層と、前記第２半導体層の第１部分上に配置され、第１導電型の第３半導体層と、前記第２半導体層の第２部分上に配置され、第２導電型であり、キャリア濃度が前記第２半導体層のキャリア濃度よりも高い第４半導体層と、前記第２半導体層の第３部分上に配置され、第２導電型であり、キャリア濃度が前記第２半導体層のキャリア濃度よりも高く、第２方向における長さが前記第４半導体層の前記第２方向における長さよりも長い第５半導体層と、前記第２半導体層に絶縁膜を介して対向した第２電極と、前記第３半導体層、前記第４半導体層及び前記第５半導体層に接続された第３電極と、前記第５半導体層の直上域を含む領域に配置され、前記第３電極に接続された金属膜と、を備える。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１電極と、
前記第１電極に接続され、シリコン及び炭素を含む第１導電型の第１半導体層と、
前記第１半導体層の一部上に配置され、前記第１半導体層に接し、シリコン及び炭素を含む第２導電型の第２半導体層と、
前記第２半導体層の第１部分上に配置され、シリコン及び炭素を含む第１導電型の第３半導体層と、
前記第２半導体層の第２部分上に配置され、シリコン及び炭素を含み、第２導電型であり、キャリア濃度が前記第２半導体層のキャリア濃度よりも高い第４半導体層と、
前記第２半導体層の第３部分上に配置され、シリコン及び炭素を含み、第２導電型でありキャリア濃度が前記第２半導体層のキャリア濃度よりも高く、前記第１電極から前記第１半導体層に向かう第１方向に対して交差した第２方向における長さが前記第４半導体層の前記第２方向における長さよりも長い第５半導体層と、
前記第２半導体層における前記第１半導体層と前記第３半導体層との間に配置された部分に絶縁膜を介して対向した第２電極と、
前記第３半導体層、前記第４半導体層及び前記第５半導体層に接続された第３電極と、
前記第３電極上であって前記第５半導体層の直上域を含む領域に配置され、前記第３電極に接続された金属膜と、
を備えた半導体装置。
前記第１電極に接続され、シリコン及び炭素を含む第１導電型の第１半導体層と、
前記第１半導体層の一部上に配置され、前記第１半導体層に接し、シリコン及び炭素を含む第２導電型の第２半導体層と、
前記第２半導体層の第１部分上に配置され、シリコン及び炭素を含む第１導電型の第３半導体層と、
前記第２半導体層の第２部分上に配置され、シリコン及び炭素を含み、第２導電型であり、キャリア濃度が前記第２半導体層のキャリア濃度よりも高い第４半導体層と、
前記第２半導体層の第３部分上に配置され、シリコン及び炭素を含み、第２導電型でありキャリア濃度が前記第２半導体層のキャリア濃度よりも高く、前記第１電極から前記第１半導体層に向かう第１方向に対して交差した第２方向における長さが前記第４半導体層の前記第２方向における長さよりも長い第５半導体層と、
前記第２半導体層における前記第１半導体層と前記第３半導体層との間に配置された部分に絶縁膜を介して対向した第２電極と、
前記第３半導体層、前記第４半導体層及び前記第５半導体層に接続された第３電極と、
前記第３電極上であって前記第５半導体層の直上域を含む領域に配置され、前記第３電極に接続された金属膜と、
を備えた半導体装置。
【請求項2】
前記第１半導体層は、
前記第１電極上に配置された第１層と、
前記第１層上に配置され、キャリア濃度が前記第１層のキャリア濃度よりも低い第２層と、
を有し、
前記第１方向から見た前記第５半導体層の外縁と前記金属膜の外縁との最短距離は、前記第１方向における前記第１層と前記第２半導体層との最短距離以上である請求項１に記載の半導体装置。
前記第１電極上に配置された第１層と、
前記第１層上に配置され、キャリア濃度が前記第１層のキャリア濃度よりも低い第２層と、
を有し、
前記第１方向から見た前記第５半導体層の外縁と前記金属膜の外縁との最短距離は、前記第１方向における前記第１層と前記第２半導体層との最短距離以上である請求項１に記載の半導体装置。
【請求項3】
前記第５半導体層は複数設けられており、前記複数の第５半導体層は相互に離隔している請求項１または２に記載の半導体装置。
【請求項4】
前記複数の第５半導体層は、前記第２方向に沿って配列された請求項３に記載の半導体装置。
【請求項5】
前記複数の第５半導体層は、前記第１方向及び前記第２方向に平行な平面に対して交差する第３方向に沿っても配列された請求項４に記載の半導体装置。
【請求項6】
前記複数の第５半導体層は、前記第１方向及び前記第２方向に平行な平面に対して交差する第３方向に沿って配列された請求項３に記載の半導体装置。
【請求項7】
前記第５半導体層は、
前記第２方向に延びる部分と、
前記第１方向及び前記第２方向に平行な平面に対して交差する第３方向に沿って延びる部分と、
を有する請求項１または２に記載の半導体装置。
前記第２方向に延びる部分と、
前記第１方向及び前記第２方向に平行な平面に対して交差する第３方向に沿って延びる部分と、
を有する請求項１または２に記載の半導体装置。
【請求項8】
前記第１半導体層における上方に前記第２半導体層が配置されていない部分と前記第３電極との間に配置され、前記第３電極に接続され、前記第１半導体層との間でショットキー接合を形成する金属層をさらに備えた請求項１または２に記載の半導体装置。
【請求項9】
第１電極と、
前記第１電極に接続され、シリコン及び炭素を含む第１導電型の第１半導体層と、
前記第１半導体層の一部上に配置され、前記第１半導体層に接し、シリコン及び炭素を含む第２導電型の第２半導体層と、
前記第２半導体層の一部上に配置され、前記第２半導体層に接し、シリコン及び炭素を含み、第２導電型であり、キャリア濃度が前記第２半導体層のキャリア濃度よりも高い第３半導体層と、
前記第１半導体層上に配置され、前記第１半導体層との間でショットキー接合を形成する金属層と、
前記金属層上に配置され、前記金属層に接続された第２電極と、
前記第２電極上であって前記第３半導体層の直上域を含む領域に配置され、前記第２電極に接続された金属膜と、
を備えた半導体装置。
前記第１電極に接続され、シリコン及び炭素を含む第１導電型の第１半導体層と、
前記第１半導体層の一部上に配置され、前記第１半導体層に接し、シリコン及び炭素を含む第２導電型の第２半導体層と、
前記第２半導体層の一部上に配置され、前記第２半導体層に接し、シリコン及び炭素を含み、第２導電型であり、キャリア濃度が前記第２半導体層のキャリア濃度よりも高い第３半導体層と、
前記第１半導体層上に配置され、前記第１半導体層との間でショットキー接合を形成する金属層と、
前記金属層上に配置され、前記金属層に接続された第２電極と、
前記第２電極上であって前記第３半導体層の直上域を含む領域に配置され、前記第２電極に接続された金属膜と、
を備えた半導体装置。
【請求項10】
前記第１半導体層は、
前記第１電極上に配置された第１層と、
前記第１層上に配置され、キャリア濃度が前記第１層のキャリア濃度よりも低い第２層と、
を有し、
前記第１方向から見た前記第３半導体層の外縁と前記金属膜の外縁との最短距離は、前記第１方向における前記第１層と前記第２半導体層との最短距離以上である請求項９に記載の半導体装置。
前記第１電極上に配置された第１層と、
前記第１層上に配置され、キャリア濃度が前記第１層のキャリア濃度よりも低い第２層と、
を有し、
前記第１方向から見た前記第３半導体層の外縁と前記金属膜の外縁との最短距離は、前記第１方向における前記第１層と前記第２半導体層との最短距離以上である請求項９に記載の半導体装置。
【請求項11】
前記金属層は、前記第１半導体層、前記第２半導体層及び前記第３半導体層に接した請求項９または１０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、半導体装置に関する。
【背景技術】
【0002】
電力制御用半導体装置として、炭化シリコン（ＳｉＣ）を用いた装置がある。炭化シリコンは絶縁破壊電界強度がシリコン（Ｓｉ）よりも高く、高性能な電力制御用半導体装置を実現できる。電力制御用半導体装置は、システム故障等が発生したときに、短時間ではあるが定格電流よりも大きいサージ電流に耐える必要がある。特に、炭化シリコンはシリコンよりも素子抵抗を低くすることが可能であるため、炭化シリコンを用いた半導体装置はより高い電流密度で使われることが多い。このため、炭化シリコンを用いた半導体装置は、高サージ電流に耐えることが要求される。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特許第６６４９１８３号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
実施形態の目的は、サージ電流に対する耐性が高い半導体装置を提供することである。
【課題を解決するための手段】
【0005】
実施形態に係る半導体装置は、第１電極と、前記第１電極に接続され、シリコン及び炭素を含む第１導電型の第１半導体層と、前記第１半導体層の一部上に配置され、前記第１半導体層に接し、シリコン及び炭素を含む第２導電型の第２半導体層と、前記第２半導体層の第１部分上に配置され、シリコン及び炭素を含む第１導電型の第３半導体層と、前記第２半導体層の第２部分上に配置され、シリコン及び炭素を含み、第２導電型であり、キャリア濃度が前記第２半導体層のキャリア濃度よりも高い第４半導体層と、前記第２半導体層の第３部分上に配置され、シリコン及び炭素を含み、第２導電型であり、キャリア濃度が前記第２半導体層のキャリア濃度よりも高く、前記第１電極から前記第１半導体層に向かう第１方向に対して交差した第２方向における長さが前記第４半導体層の前記第２方向における長さよりも長い第５半導体層と、前記第２半導体層における前記第１半導体層と前記第３半導体層との間に配置された部分に絶縁膜を介して対向した第２電極と、前記第３半導体層、前記第４半導体層及び前記第５半導体層に接続された第３電極と、前記第３電極上であって前記第５半導体層の直上域を含む領域に配置され、前記第３電極に接続された金属膜と、を備える。
【0006】
実施形態に係る半導体装置は、第１電極と、前記第１電極に接続され、シリコン及び炭素を含む第１導電型の第１半導体層と、前記第１半導体層の一部上に配置され、前記第１半導体層に接し、シリコン及び炭素を含む第２導電型の第２半導体層と、前記第２半導体層の一部上に配置され、前記第２半導体層に接し、シリコン及び炭素を含み、第２導電型であり、キャリア濃度が前記第２半導体層のキャリア濃度よりも高い第３半導体層と、前記第１半導体層上に配置され、前記第１半導体層との間でショットキー接合を形成する金属層と、前記金属層上に配置され、前記金属層に接続された第２電極と、前記第２電極上であって前記第３半導体層の直上域を含む領域に配置され、前記第２電極に接続された金属膜と、を備える。
【図面の簡単な説明】
【0007】
【発明を実施するための形態】
【0008】
＜第１の実施形態＞
本実施形態に係る半導体装置は、電力制御用の縦型の半導体装置であり、例えばＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）である。
本実施形態に係る半導体装置は、電力制御用の縦型の半導体装置であり、例えばＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）である。
【0009】
図１（ａ）は本実施形態に係る半導体装置を示す平面図であり、図１（ｂ）は本実施形態に係る半導体装置の半導体部分を示す平面図である。
図２は、本実施形態に係る半導体装置におけるゲート電極構造とサージトリガー層を示す平面図である。
図３は、図２に示すＡ－Ａ’線による断面図である。
図４は、図１（ｂ）に示すＢ－Ｂ’ 線による断面図である。
図２は、本実施形態に係る半導体装置におけるゲート電極構造とサージトリガー層を示す平面図である。
図３は、図２に示すＡ－Ａ’線による断面図である。
図４は、図１（ｂ）に示すＢ－Ｂ’ 線による断面図である。
【0010】
図１（ａ）～図４に示すように、本実施形態に係る半導体装置１においては、ドレイン電極１１（第１電極）、半導体部分２０、ソース電極１２（第３電極）、ゲート電極構造１３、絶縁膜３０、金属膜１４が設けられている。半導体部分２０の形状は、例えば矩形の板状である。ドレイン電極１１、ソース電極１２及び金属膜１４は、例えば、金属により形成されている。
【0011】
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。ドレイン電極１１からソース電極１２に向かう方向を「Ｚ方向」（第１方向）とし、Ｚ方向から見て半導体装置１の外縁が延びる二方向を「Ｙ方向」（第２方向）及び「Ｘ方向」（第３方向）とする。必要に応じて、各方向の順方向に「＋」を付し、逆方向に「－」を付して表す場合もある。また、Ｚ方向（＋Ｚ方向）を「上」ともいい、その逆方向（－Ｚ方向）を「下」ともいうが、この表現も便宜的なものであり、重力の方向とは無関係である。
【0012】
ドレイン電極１１は半導体部分２０の下面上の全面に設けられている。ゲート電極構造１３には、ゲートパッド１３ａ、ゲート周回配線１３ｂ、ゲート基幹配線１３ｃ、及び、ゲート電極１３ｄ（第２電極）が設けられている。
【0013】
以下、ゲート電極構造１３の一例について説明する。ゲートパッド１３ａは、半導体部分２０の上面上において、＋Ｙ方向側の端部におけるＸ方向中央部に配置されている。ゲート周回配線１３ｂは、ゲートパッド１３ａの＋Ｙ方向側の端部からＸ方向両側に引き出され、半導体装置１の外縁に沿って周回している。ゲートパッド１３ａ及びゲート周回配線１３ｂは導電性材料からなり、例えば、金属により形成されている。
【0014】
ゲート基幹配線１３ｃはＹ方向に延び、その両端部はゲートパッド１３ａの－Ｙ方向側の端部とゲート周回配線１３ｂにおける半導体部分２０の－Ｙ方向側の端部に沿って延びる部分に接続されている。本明細書において「接続」とは電気的な接続を意味する。ゲート電極１３ｄは複数本設けられており、各ゲート電極１３ｄはＸ方向に延びている。各ゲート電極１３ｄの両端部は、ゲートパッド１３ａとゲート周回配線１３ｂに接続されているか、ゲート基幹配線１３ｃとゲート周回配線１３ｂに接続されている。ゲート基幹配線１３ｃ及びゲート電極１３ｄは導電性材料からなり、例えば、不純物を含む導電性のポリシリコンにより形成されている。
【0015】
ソース電極１２は、半導体部分２０の上面上のうち、ゲートパッド１３ａ及びゲート周回配線１３ｂから離隔した領域に配置されている。このため、Ｚ方向から見て、ソース電極１２の形状は、ゲート周回配線１３ｂに囲まれると共に、ゲートパッド１３ａを三方向から囲むＵ字状である。
【0016】
ゲート基幹配線１３ｃ及びゲート電極１３ｄは、半導体部分２０とソース電極１２との間に配置されている。絶縁膜３０は、半導体部分２０とゲートパッド１３ａとの間、半導体部分２０とゲート周回配線１３ｂとの間、並びに、ゲート基幹配線１３ｃ及びゲート電極１３ｄを囲む位置に配置されている。絶縁膜３０は絶縁性材料からなり、例えば、二酸化シリコン（ＳｉＯ２）により形成されている。これにより、ゲート電極構造１３は、半導体部分２０及びソース電極１２から絶縁膜３０によって絶縁されている。
【0017】
図３に示すように、半導体部分２０はシリコン（Ｓｉ）及び炭素（Ｃ）を含む半導体材料からなり、例えば、炭化シリコン（ＳｉＣ）の単結晶からなる。半導体部分２０の各部には不純物が導入されることにより、各部の導電型がｐ型又はｎ型とされている。半導体部分２０においては、ドレイン層２１、ドリフト層２２、ベース層２３（第２半導体層）、ソース層２４（第３半導体層）、ベースコンタクト層２５（第４半導体層）、及び、サージトリガー層２６（第５半導体層）が設けられている。
【0018】
以下、導電型を表す「ｎ＋型」、「ｎ型」、「ｎ－型」との表記は、キャリア濃度の相対的な大小関係を表しており、「ｎ＋型」は「ｎ型」よりもキャリア濃度が高いことを示し、「ｎ－型」は「ｎ型」よりもキャリア濃度が低いことを示す。ｐ型についても同様であり、「ｐ＋型」は「ｐ型」よりもキャリア濃度が高いことを示す。「キャリア濃度」とは、半導体材料の導電性に寄与する実効的な不純物濃度を意味し、ある領域にドナーとなる不純物とアクセプタとなる不純物の双方が含まれている場合は、相殺分を除いた正味の不純物濃度に相当する。
【0019】
ドレイン層２１の導電型はｎ＋型である。ドレイン層２１のキャリア濃度は、例えば、５×１０１９ｃｍ－３程度である。ドレイン層２１は半導体部分２０の下面を構成している。ドレイン層２１はドレイン電極１１上に配置されている。ドレイン層２１はドレイン電極１１に接しており、したがって、ドレイン電極１１に接続されている。
【0020】
ドリフト層２２の導電型はｎ－型である。ドリフト層２２はドレイン層２１上に配置されており、ドレイン層２１に接している。ドリフト層２２のキャリア濃度はドレイン層２１のキャリア濃度よりも低い。ドリフト層２２のキャリア濃度は、例えば、１×１０１５ｃｍ－３以上５×１０１６ｃｍ－３以下である。ドレイン層２１とドリフト層２２との境界におけるキャリア濃度は、例えば、５×１０１７ｃｍ－３である。ドレイン層２１及びドリフト層２２により、第１半導体層が構成されている。
【0021】
ベース層２３の導電型はｐ型である。ベース層２３は、ドリフト層２２上の一部に配置されており、ドリフト層２２に接している。したがって、ｐ型のベース層２３とｎ－型のドリフト層２２との界面はｐｎ接合を形成している。ベース層２３は複数の部分２３ａと複数の部分２３ｂに分かれている。各部分２３ａ及び２３ｂはＸ方向、すなわち、ゲート電極１３ｄと同じ方向に延び、Ｙ方向に沿って相互に離隔している。例えば、数本又は数十本の部分２３ａ毎に、１本の部分２３ｂが配置されている。Ｙ方向における部分２３ｂの長さは、Ｙ方向における部分２３ａの長さよりも長い。隣り合う部分２３ａ間、及び、部分２３ａと部分２３ｂとの間には、ドリフト層２２の部分２２ａが介在している。
【0022】
ソース層２４の導電型はｎ＋型である。したがって、ｐ型のベース層２３とｎ＋型のソース層２４との界面はｐｎ接合を形成している。ソース層２４のキャリア濃度はドリフト層２２のキャリア濃度よりも高い。ソース層２４は、ベース層２３の各部分２３ａの一部（第１部分）上、及び、各部分２３ｂの一部（第１部分）上に配置されており、ベース層２３に接している。一方、ソース層２４はドリフト層２２から離隔している。各ソース層２４はＸ方向に延びている。
【0023】
ベースコンタクト層２５の導電型はｐ＋型である。ベースコンタクト層２５のキャリア濃度はベース層２３のキャリア濃度よりも高い。すなわち、ベースコンタクト層２５における実効的なアクセプタ濃度は、ベース層２３における実効的なアクセプタ濃度よりも高い。ベースコンタクト層２５は、ベース層２３の各部分２３ａ上であって、ソース層２４が設けられていない部分の一部（第２部分）上に配置されている。ベースコンタクト層２５はベース層２３の部分２３ａに接している。ベースコンタクト層２５はソース層２４に接していてもよい。各ベースコンタクト層２５はＸ方向に延びている。
【0024】
サージトリガー層２６の導電型はｐ＋型である。サージトリガー層２６のキャリア濃度はベース層２３のキャリア濃度よりも高い。すなわち、サージトリガー層２６における実効的なアクセプタ濃度は、ベース層２３における実効的なアクセプタ濃度よりも高い。サージトリガー層２６は、ベース層２３の各部分２３ｂ上であって、ソース層２４が設けられていない部分の一部（第３部分）上に配置されている。サージトリガー層２６はベース層２３の部分２３ｂに接している。サージトリガー層２６はソース層２４に接していてもよい。
【0025】
このように、ソース層２４はベース層２３の部分２３ａ上と部分２３ｂ上の双方に配置されており、ベースコンタクト層２５部分２３ａ上のみに配置されており、サージトリガー層２６は部分２３ｂ上のみに配置されている。
【0026】
図２に示すように、サージトリガー層２６は複数設けられており、Ｘ方向及びＹ方向に沿って行列状に配列されている。本実施形態においては、例えば、８個のサージトリガー層２６が、Ｙ方向に沿って４行、Ｘ方向に沿って２列に配列されている。各サージトリガー層２６のＸ方向における長さは、Ｙ方向における長さよりも長い。
【0027】
図３に示すように、ベース層２３の部分２３ａにおいては、ソース層２４は部分２３ａのＹ方向両側の端縁から離隔した位置に配置されており、ベースコンタクト層２５は２つのソース層２４間に配置されている。部分２３ａにおけるドリフト層２２の部分２２ａとソース層２４との間に配置された部分を「チャネル部２３ｃ」とする。
【0028】
ベース層２３の部分２３ｂにおいても、ソース層２４は部分２３ｂのＹ方向両側の端縁から離隔した位置に配置されている。サージトリガー層２６は２つのソース層２４間に配置されている。部分２３ｂにおけるドリフト層２２の部分２２ａとソース層２４との間に配置された部分を「チャネル部２３ｄ」とする。
【0029】
ドリフト層２２の部分２２ａ、ベース層２３のチャネル部２３ｃ及び２３ｄ、ソース層２４、ベースコンタクト層２５、並びに、サージトリガー層２６により、半導体部分２０の上面が構成されている。
【0030】
ゲート電極１３ｄは、半導体部分２０上であって、ドリフト層２２の部分２２ａの直上域、ソース層２４における部分２２ａ側の部分の直上域、及び、ベース層２３のチャネル部２３ｃ及び２３ｄの直上域に配置されている。ゲート電極１３ｄは、絶縁膜３０の一部を介して、チャネル部２３ｃ及び２３ｄに対向している。
【0031】
ソース電極１２は、半導体部分２０上に配置されており、絶縁膜３０を覆っている。ソース電極１２は、ソース層２４、ベースコンタクト層２５、及び、サージトリガー層２６に接続されている。半導体部分２０の上面におけるソース電極１２と接した領域の少なくとも一部には、シリサイド層（図示せず）が形成されていてもよい。シリサイド層は、例えば、ニッケルシリサイドからなる。
【0032】
図１（ｂ）及び図３に示すように、金属膜１４は、ソース電極１２上であって、サージトリガー層２６の直上域を含む領域に配置されている。換言すれば、Ｚ方向から見て、サージトリガー層２６は金属膜１４の内側に配置されている。金属膜１４はソース電極１２に接続されている。金属膜１４は導電性及び伝熱性が高い金属からなることが好ましく、例えば、銅（Ｃｕ）からなる。なお、金属膜１４はニッケル（Ｎｉ）により形成されていてもよい。金属膜１４は、ソース電極１２よりも厚いことが好ましい。
【0033】
Ｚ方向から見て、金属膜１４はソース電極１２の内側に配置されている。これにより、金属膜１４がゲート電極構造１３のゲートパッド１３ａ又はゲート周回配線１３ｂに接触することと、金属膜１４が半導体装置１の端縁に到達して不具合を生じることを回避できる。金属膜１４の上面には、ボンディングワイヤー又はコネクタ等の外部端子が接合される外部端子接合領域１４ａが設定されている。
【0034】
図４に示すように、Ｚ方向から見たサージトリガー層２６の外縁と金属膜１４の外縁との最短距離Ｄ１は、Ｚ方向におけるドレイン層２１とベース層２３との最短距離Ｄ２以上である。すなわち、Ｄ１≧Ｄ２である。距離Ｄ２は、ドリフト層２２における部分２２ａを除いた部分の厚さに相当する。
【0035】
次に、本実施形態の動作について説明する。
図５（ａ）及び（ｂ）は、本実施形態に係る半導体装置の動作を示す模式的断面図である。
図５（ａ）及び（ｂ）は、本実施形態に係る半導体装置の動作を示す模式的断面図である。
【0036】
図１（ａ）及び図３に示すように、半導体装置１のドレイン電極１１、金属膜１４の外部端子接合領域１４ａ、及び、ゲート電極構造１３のゲートパッド１３ａには、それぞれ、外部端子２００（図５（ａ）参照）が接続される。
【0037】
先ず、半導体装置１の通常の動作について説明する。
ドレイン電極１１とソース電極１２との間に、ドレイン電極１１を正極としソース電極１２を負極とする電圧が印加される。この結果、ドリフト層２２とベース層２３との界面を起点として空乏層（図示せず）が拡がる。
ドレイン電極１１とソース電極１２との間に、ドレイン電極１１を正極としソース電極１２を負極とする電圧が印加される。この結果、ドリフト層２２とベース層２３との界面を起点として空乏層（図示せず）が拡がる。
【0038】
この状態で、ゲート電極１３ｄに閾値以上の電位が印加されると、ベース層２３のチャネル部２３ｃ及び２３ｄに反転層（図示せず）が形成されて、ドレイン電極１１からソース電極１２に向けて電流が流れ、半導体装置１はオン状態となる。一方、ゲート電極１３ｄに閾値未満の電位が印加されると、反転層が消失し、半導体装置１はオフ状態となる。
【0039】
次に、逆方向のサージ電流を流す動作について説明する。
図５（ａ）に示すように、半導体装置１がオフ状態であるときに、システム故障等の外的要因により、ソース電極１２からドレイン電極１１に向けて大きな逆電流が流れる場合がある。この場合、サージ電流は、サージ電圧が伝わりやすい金属膜１４の直下域、特に、外部端子２００が接合された外部端子接合領域１４ａの直下域から流れ始めることが多い。
図５（ａ）に示すように、半導体装置１がオフ状態であるときに、システム故障等の外的要因により、ソース電極１２からドレイン電極１１に向けて大きな逆電流が流れる場合がある。この場合、サージ電流は、サージ電圧が伝わりやすい金属膜１４の直下域、特に、外部端子２００が接合された外部端子接合領域１４ａの直下域から流れ始めることが多い。
【0040】
このとき、正孔電流２０１は、外部端子２００の直下域において、ソース電極１２からサージトリガー層２６を介して半導体部分２０内に導入される。そして、この正孔電流２０１に誘発されて、ドレイン電極１１及びドレイン層２１を介して、半導体部分２０内に電子電流２０２が導入される。正孔電流２０１及び電子電流２０２により、サージ電流が構成される。
【0041】
そして、図５（ｂ）に示すように、半導体部分２０内に発生したプラズマ状態の正孔及び電子がサージトリガー層２６に沿って拡がり、これに伴い、正孔電流２０１及び電子電流２０２が流れる領域も広がり、より多くの電流を流すようになる。このように、半導体装置１においては、正孔電流２０１及び電子電流２０２が流れる領域がサージトリガー層２６によって規制される。そして、印加されたサージ電流を流しきると、正孔電流２０１及び電子電流２０２が停止し、元の状態に戻る。
【0042】
次に、本実施形態の効果について説明する。
上述の如く、本実施形態に係る半導体装置１においては、サージ電流が流れる領域はサージトリガー層２６が配置された領域にほぼ限定される。そして、サージトリガー層２６は金属膜１４の直下域内に配置されている。このため、サージ電流は主として金属膜１４の直下域において流れ、金属膜１４の直下域の外部を流れることを抑制できる。この結果、金属膜１４の端部およびソース電極１２の直下域にサージ電流が集中することを抑制できる。これにより、サージ電流に対する半導体装置１の耐性を向上させることができる。特に、ソース電極１２の端部への電流集中を抑制することで、サージ電流に対する半導体装置１の耐性を向上させることができる。
上述の如く、本実施形態に係る半導体装置１においては、サージ電流が流れる領域はサージトリガー層２６が配置された領域にほぼ限定される。そして、サージトリガー層２６は金属膜１４の直下域内に配置されている。このため、サージ電流は主として金属膜１４の直下域において流れ、金属膜１４の直下域の外部を流れることを抑制できる。この結果、金属膜１４の端部およびソース電極１２の直下域にサージ電流が集中することを抑制できる。これにより、サージ電流に対する半導体装置１の耐性を向上させることができる。特に、ソース電極１２の端部への電流集中を抑制することで、サージ電流に対する半導体装置１の耐性を向上させることができる。
【0043】
また、本実施形態においては、図４に示すように、Ｚ方向から見たサージトリガー層２６の外縁と金属膜１４の外縁との最短距離Ｄ１が、Ｚ方向におけるドレイン層２１とベース層２３との最短距離Ｄ２以上である。これにより、サージトリガー層２６及びベース層２３を通過し、ドリフト層２２をＺ方向に対して４５度傾斜した角度で流れる正孔電流２０１によって誘発された電子電流２０２も、金属膜１４の直下域から導入されることになり、金属膜１４の端部およびソース電極１２の直下域にサージ電流が集中することをより効果的に抑制できる。
【0044】
更に、半導体部分２０におけるサージ電流が流れる領域の直上域には金属膜１４が配置されているため、放熱性が高い。これにより、半導体部分２０が過熱して損傷を受けることも抑制できる。
【0045】
＜比較例＞
図６（ａ）は本比較例に係る半導体装置を示す平面図であり、図６（ｂ）は図６（ａ）に示すＤ－Ｄ’線による断面図である。
図６（ａ）及び（ｂ）に示すように、本比較例に係る半導体装置１０１においては、サージトリガー層２６が設けられていない。
図６（ａ）は本比較例に係る半導体装置を示す平面図であり、図６（ｂ）は図６（ａ）に示すＤ－Ｄ’線による断面図である。
図６（ａ）及び（ｂ）に示すように、本比較例に係る半導体装置１０１においては、サージトリガー層２６が設けられていない。
【0046】
半導体装置１０１においては、サージ電圧が印加されたときに、いずれかの部分からサージ電流が流れ始める、サージ電流の起点は、金属膜１４の直下域、特に、外部端子２００の直下域となる可能性が高いが、半導体部分２０内に導入されたプラズマ状態の正孔及び電子がＸＹ平面に沿って拡散することと、ドリフト層２２とベース層２３に印加される電圧が上昇することにより、金属膜１４の直下域の外側の領域においても、サージ電流が流れるようになる。
【0047】
これにより、半導体部分２０内においては、金属膜１４の直下域及びそれ以外の領域の双方において、サージ電流が流れうる。一方、電子電流２０２は金属膜１４を介して外部端子２００に集約される。正孔電流２０１は金属膜１４から半導体部分２０内に拡散する。この結果、金属膜１４の端部には、半導体部分２０における金属膜１４の直下域を除く部分からサージ電流が集まることになり、電流が集中する。したがって、半導体部分２０における金属膜１４の端部の近傍の部分２０ａにも電流が集中し、この部分２０ａが損傷を受けやすい。また、半導体部分２０における金属膜１４の直下域を除く部分にサージ電流が流れた場合は、金属膜１４による放熱効果が低いため、過熱されやすい。これによっても、金属膜１４の端部の近傍において、半導体装置１０１が破壊されやすい。
【0048】
＜第１の実施形態の第１の変形例＞
図７は、本変形例に係る半導体装置の半導体部分を示す平面図である。
図７に示すように、本変形例に係る半導体装置１ａは、第１の実施形態に係る半導体装置１と比較して、サージトリガー層２６の配置が異なっている。
図７は、本変形例に係る半導体装置の半導体部分を示す平面図である。
図７に示すように、本変形例に係る半導体装置１ａは、第１の実施形態に係る半導体装置１と比較して、サージトリガー層２６の配置が異なっている。
【0049】
本変形例においては、第１の実施形態と同様に、サージトリガー層２６が複数設けられており、金属膜１４の直下域に配置されている。具体的には、ゲートパッド１３ａのＸ方向両側においては、サージトリガー層２６がそれぞれ２つずつ配置されている。また、ゲートパッド１３ａの－Ｙ方向側においては、２つのサージトリガー層２６が金属膜１４のＸ方向の略全長にわたって配置されている。この２本のサージトリガー層２６のＸ方向における長さは、ゲートパッド１３ａのＸ方向両側に配置されたサージトリガー層２６のＸ方向における長さよりも長い。このように、本変形例においては、合計で６つのサージトリガー層２６が配置されている。
【0050】
本変形例においては、一部のサージトリガー層２６のＸ方向における長さが長いため、サージ電流が流れる領域をより広く拡散させることができる。これにより、一ヶ所にサージ電流が集中して半導体装置１ａが破壊されることをより効果的に抑制できる。本変形例における上記以外の構成、動作及び効果は、第１の実施形態と同様である。
【0051】
＜第１の実施形態の第２の変形例＞
図８は、本変形例に係る半導体装置の半導体部分を示す平面図である。
図８に示すように、本変形例に係る半導体装置１ｂは、第１の実施形態に係る半導体装置１と比較して、サージトリガー層２６の配置が異なっている。
図８は、本変形例に係る半導体装置の半導体部分を示す平面図である。
図８に示すように、本変形例に係る半導体装置１ｂは、第１の実施形態に係る半導体装置１と比較して、サージトリガー層２６の配置が異なっている。
【0052】
本変形例においては、複数のサージトリガー層２６がＸ方向及びＹ方向に沿って行列状に配列されている。各サージトリガー層２６のＸ方向の長さは、Ｙ方向の長さよりも短い。本変形例においては、サージ電流が流れる範囲は、１つのサージトリガー層２６からその隣のサージトリガー層２６にサージトリガー層２６が設けられていない領域を超えて拡がる。本変形例によれば、サージ電流が流れる範囲をＸＹ平面に沿って等方的に拡げることができ、サージ電流の集中をより効果的に抑制できる。本変形例における上記以外の構成、動作及び効果は、第１の実施形態と同様である。
【0053】
＜第１の実施形態の第３の変形例＞
図９は、本変形例に係る半導体装置の半導体部分を示す平面図である。
図９に示すように、本変形例に係る半導体装置１ｃは、第１の実施形態に係る半導体装置１と比較して、サージトリガー層２６の配置が異なっている。
図９は、本変形例に係る半導体装置の半導体部分を示す平面図である。
図９に示すように、本変形例に係る半導体装置１ｃは、第１の実施形態に係る半導体装置１と比較して、サージトリガー層２６の配置が異なっている。
【0054】
本変形例においては、ゲート電極構造１３のゲートパッド１３ａ及びゲート基幹配線１３ｃのＸ方向両側に１つずつサージトリガー層２６が配置されている。各サージトリガー層２６においては、Ｘ方向に延びる部分２６ａが４つ設けられており、Ｙ方向に延びる部分２６ｂが１つ設けられている。Ｙ方向に延びる部分２６ｂは、４つのＸ方向に延びる部分２６ａに接している。本変形例によれば、第２の変形例と比較して、サージトリガー層２６の面積を抑制し、ＭＯＳＦＥＴとして機能するアクティブエリアの面積を確保しつつ、サージ電流が流れる範囲をＸＹ平面に沿って等方的に拡げることができる。本変形例における上記以外の構成、動作及び効果は、第１の実施形態と同様である。
【0055】
＜第１の実施形態の第４の変形例＞
図１０は、本変形例に係る半導体装置の半導体部分を示す平面図である。
図１０に示すように、本変形例に係る半導体装置１ｄは、第１の実施形態に係る半導体装置１と比較して、サージトリガー層２６の配置が異なっている。
図１０は、本変形例に係る半導体装置の半導体部分を示す平面図である。
図１０に示すように、本変形例に係る半導体装置１ｄは、第１の実施形態に係る半導体装置１と比較して、サージトリガー層２６の配置が異なっている。
【0056】
本変形例においては、複数のサージトリガー層２６はＸ方向に沿って配列されており、各サージトリガー層２６はＹ方向に沿って延びている。すなわち、各サージトリガー層２６におけるＹ方向における長さは、Ｘ方向における長さよりも長い。また、ゲートパッド１３ａの－Ｙ方向側に配置されたサージトリガー層２６のＹ方向における長さは、それ以外のサージトリガー層２６のＹ方向における長さよりも短い。本変形例によれば、サージ電流が流れる範囲をＹ方向に沿って優先的に拡げることができる。半導体装置１ｄに要求される特性によっては、本変形例が有利な場合もある。本変形例における上記以外の構成、動作及び効果は、第１の実施形態と同様である。
【0057】
【0058】
図１１及び図１２に示すように、本変形例に係る半導体装置１ｅは、第１の実施形態に係る半導体装置１と比較して、上方から見てサージトリガー層２６の内部にＳＢＤ（Schottky Barrier diode：ショットキーバリアダイオード）領域２７が配置されている点、及び、サージトリガー層２６のＸ方向両側にはゲート電極１３ｄが設けられていない点が異なっている。
【0059】
本変形例に係る半導体装置１ｅにおいては、サージトリガー層２６の内部に導電型がｎ－型のドリフト層２２の部分２２ｂが配置されており、部分２２ｂ上に金属層２８が設けられている。部分２２ｂは部分２２ａと同様に、ドリフト層２２における上方にベース層２３が配置されていない部分である。金属層２８は、部分２２ｂとソース電極１２との間に配置され、部分２２ｂに接し、ソース電極１２に接続されている。金属層２８はドリフト層２２の部分２２ｂとの間でショットキー接合を形成する材料からなり、例えば、チタン（Ｔｉ）、バナジウム（Ｖ）、モリブデン（Ｍｏ）若しくはニッケル（Ｎｉ）又はそれらの化合物により形成されている。ドリフト層２２の部分２２ｂ及び金属層２８により、ＳＢＤ領域２７が構成されている。
【0060】
本変形例によれば、ＳＢＤ領域２７を配置することによって、低電流領域でＰＮ接合にかかる電圧を低減できる。これにより、定格電流動作時のバイポーラ動作を抑制し、サージ電流が流れる電流範囲のみでサージトリガー領域を動作させるように調整することが可能である。なお、本変形例においては、ＳＢＤ領域２７が上方から見てサージトリガー層２６の内部に配置されている例を示したが、ＳＢＤ領域２７の位置はこれには限定されない。例えば、ＳＢＤ領域２７は、サージトリガー層２６の内部に加えて、ＭＯＳＦＥＴ領域にも配置されていてもよい。本変形例における上記以外の構成、動作及び効果は、第１の実施形態と同様である。
【0061】
＜第２の実施形態＞
本実施形態に係る半導体装置は、電力制御用の縦型の半導体装置であり、例えばＪＢＳ（Junction Barrier Controlled Schottky）ダイオードである。
図１３（ａ）は本実施形態に係る半導体装置を示す平面図であり、図１３（ｂ）は本実施形態に係る半導体装置の半導体部分を示す平面図である。
図１４は、図１３（ａ）に示すＦ－Ｆ’ 線による断面図である。
本実施形態に係る半導体装置は、電力制御用の縦型の半導体装置であり、例えばＪＢＳ（Junction Barrier Controlled Schottky）ダイオードである。
図１３（ａ）は本実施形態に係る半導体装置を示す平面図であり、図１３（ｂ）は本実施形態に係る半導体装置の半導体部分を示す平面図である。
図１４は、図１３（ａ）に示すＦ－Ｆ’ 線による断面図である。
【0062】
図１３（ａ）～図１４に示すように、本実施形態に係る半導体装置２においては、カソード電極６１（第１電極）、半導体部分７０、金属層６２、アノード電極６３（第２電極）、金属膜６４が設けられている。半導体部分７０の形状は、例えば矩形の板状である。
【0063】
半導体部分７０はシリコン（Ｓｉ）及び炭素（Ｃ）を含む半導体材料からなり、例えば、炭化シリコン（ＳｉＣ）の単結晶からなる。半導体部分７０の各部には不純物が導入されることにより、各部の導電型がｐ型又はｎ型とされている。半導体部分７０においては、カソード層７１、ドリフト層７２、アノード層７３（第２半導体層）、及び、サージトリガー層７４（第３半導体層）が設けられている。
【0064】
カソード層７１の導電型はｎ＋型である。カソード層７１のキャリア濃度は、例えば、５×１０１９ｃｍ－３程度である。カソード層７１は半導体部分７０の下面を構成している。カソード層７１はカソード電極６１上に配置され、カソード電極６１に接し、したがって、カソード電極６１に接続されている。カソード電極６１は半導体部分７０の下面上の全面に配置されている。
【0065】
ドリフト層７２の導電型はｎ－型である。ドリフト層７２はカソード層７１上に配置されており、カソード層７１に接している。ドリフト層７２のキャリア濃度はカソード層７１のキャリア濃度よりも低い。ドリフト層７２のキャリア濃度は、例えば、１×１０１５ｃｍ－３以上５×１０１６ｃｍ－３以下である。カソード層７１とドリフト層７２との境界におけるキャリア濃度は、例えば、５×１０１７ｃｍ－３である。カソード層７１及びドリフト層７２により、第１半導体層が構成されている。
【0066】
アノード層７３の導電型はｐ型である。アノード層７３は、ドリフト層７２上の一部に配置されており、ドリフト層７２に接している。したがって、ｐ型のアノード層７３とｎ－型のドリフト層７２との界面はｐｎ接合を形成している。アノード層７３は複数の部分７３ａと複数の部分７３ｂに分かれている。各部分７３ａ及び７３ｂはＸ方向に延び、Ｙ方向に沿って相互に離隔して配列されている。例えば、数本又は数十本の部分７３ａ毎に、１本の部分７３ｂが配置されている。Ｙ方向における部分７３ｂの長さは、Ｙ方向における部分７３ａの長さよりも長い。隣り合う部分７３ａ間、及び、部分７３ａと部分７３ｂとの間には、ドリフト層７２の部分７２ａが介在している。
【0067】
サージトリガー層７４の導電型はｐ＋型である。サージトリガー層７４のキャリア濃度はアノード層７３のキャリア濃度よりも高い。サージトリガー層７４は、アノード層７３の各部分７３ｂ上であって、ドリフト層７２の部分７２ａから離れた領域上に配置されている。サージトリガー層７４はアノード層７３の部分７３ｂに接している。なお、サージトリガー層７４はアノード層７３の部分７３ａ上には配置されていない。
【0068】
サージトリガー層７４は複数設けられており、Ｘ方向及びＹ方向に沿って行列状に配列されている。本実施形態においては、図１１（ｂ）に示すように、例えば８個のサージトリガー層７４が、Ｙ方向に沿って４行、Ｘ方向に沿って２列に配列されている。各サージトリガー層７４はＸ方向に延びている。
【0069】
ドリフト層７２の部分７２ａ、アノード層７３の部分７３ａ、アノード層７３の部分７３ｂのうちサージトリガー層７４が配置されていない部分、及び、サージトリガー層７４により、半導体部分７０の上面が構成されている。
【0070】
金属層６２は半導体部分７０の上面上の全面に配置されており、半導体部分７０の上面に接している。このため、ドリフト層７２の部分７２ａ、アノード層７３及びサージトリガー層７４に接している。金属層６２は、ドリフト層７２との間でショットキー接合を形成する。金属層６２は、例えば、チタン、バナジウム、モリブデン若しくはニッケル又はそれらの化合物により形成されている。
【0071】
アノード電極６３は、金属層６２の上面上の略全体に配置されており、金属層６２に接続されている。金属膜６４はアノード電極６３に接続されている。金属膜６４はアノード電極６３の上面のうち、端部を除く領域に配置されており、サージトリガー層７４の直上域を含む領域に配置されている。換言すれば、Ｚ方向から見て、サージトリガー層７４は金属膜６４の内側に配置されている。金属膜６４は金属材料からなり、銅又はニッケルからなる。金属膜６４は、アノード電極６３よりも厚いことが好ましい。
【0072】
Ｚ方向から見て、金属膜６４はアノード電極６３の内側に配置されている。これにより、金属膜６４が半導体装置２の端縁に到達して不具合を生じることを回避できる。金属膜６４の上面には、ボンディングワイヤー又はコネクタ等の外部端子が接合される外部端子接合領域６４ａが設定されている。
【0073】
第１の実施形態において図４を参照して説明したように、Ｚ方向から見たサージトリガー層７４の外縁と金属膜６４の外縁との最短距離Ｄ１は、Ｚ方向におけるカソード層７１とアノード層７３との最短距離Ｄ２以上である。距離Ｄ２は、ドリフト層７２における部分７２ａを除いた部分の厚さに相当する。
【0074】
次に、本実施形態の動作について説明する。
先ず、半導体装置２の通常の動作について説明する。
アノード電極６３とカソード電極６１との間に、アノード電極６３を負極としカソード電極６１を正極とする電圧が印加されると、金属層６２とドリフト層７２からなるショットキーバリアダイオードに逆方向電圧が印加される。また、アノード層７３とドリフト層７２との間に空乏層が形成される。このため、半導体装置２に電流は流れない。
先ず、半導体装置２の通常の動作について説明する。
アノード電極６３とカソード電極６１との間に、アノード電極６３を負極としカソード電極６１を正極とする電圧が印加されると、金属層６２とドリフト層７２からなるショットキーバリアダイオードに逆方向電圧が印加される。また、アノード層７３とドリフト層７２との間に空乏層が形成される。このため、半導体装置２に電流は流れない。
【0075】
一方、アノード電極６３とカソード電極６１との間に、アノード電極６３を正極としカソード電極６１を負極とする電圧が印加されると、金属層６２とドリフト層７２からなるショットキーバリアダイオードに順方向電圧が印加されて、電流が流れる。また、順方向電圧がより高くなると、アノード層７３とドリフト層７２との間のｐｎ接合に順方向電流が流れる。
【0076】
次に、順方向のサージ電流を流す動作について説明する。
システム故障等の外的要因により、半導体装置２に順方向のサージ電圧が印加されると、半導体装置２にサージ電流が流れる。サージ電流は、金属膜６４の直下域、特に、外部端子２００（図５（ａ）参照）が接合された外部端子接合領域６４ａの直下域から流れ始めることが多い。
システム故障等の外的要因により、半導体装置２に順方向のサージ電圧が印加されると、半導体装置２にサージ電流が流れる。サージ電流は、金属膜６４の直下域、特に、外部端子２００（図５（ａ）参照）が接合された外部端子接合領域６４ａの直下域から流れ始めることが多い。
【0077】
このとき、外部端子の直下域において、金属膜６４、アノード電極６３、金属層６２及びサージトリガー層７４を介して、正孔電流が半導体部分７０内に導入される。そして、この正孔電流に誘発されて、カソード電極６１からカソード層７１を介して、電子電流が半導体部分７０内に導入される。
【0078】
そして、半導体部分７０内に発生したプラズマ状の正孔及び電子がサージトリガー層７４に沿って拡がり、これに伴い、正孔電流及び電子電流が流れる領域も広がり、より多くの電流を流すようになる。そして、印加されたサージ電流を流しきると、元の状態に戻る。
【0079】
次に、本実施形態の効果について説明する。
本実施形態に係る半導体装置２においては、第１の実施形態に係る半導体装置１と同様に、サージ電流が流れる領域はサージトリガー層７４が配置された領域に限定される。そして、サージトリガー層７４は金属膜６４の直下域内に配置されている。このため、サージ電流は主として金属膜６４の直下域において流れ、金属膜６４の直下域の外部を流れることを抑制できる。この結果、金属膜６４の端部の直下域周辺にサージ電流が集中することを抑制できる。よって、半導体装置２はサージ電流に対する耐性が高い。
本実施形態に係る半導体装置２においては、第１の実施形態に係る半導体装置１と同様に、サージ電流が流れる領域はサージトリガー層７４が配置された領域に限定される。そして、サージトリガー層７４は金属膜６４の直下域内に配置されている。このため、サージ電流は主として金属膜６４の直下域において流れ、金属膜６４の直下域の外部を流れることを抑制できる。この結果、金属膜６４の端部の直下域周辺にサージ電流が集中することを抑制できる。よって、半導体装置２はサージ電流に対する耐性が高い。
【0080】
また、本実施形態においては、Ｚ方向から見たサージトリガー層７４の外縁と金属膜６４の外縁との最短距離Ｄ１が、Ｚ方向におけるカソード層７１とアノード層７３との最短距離Ｄ２以上である。これにより、金属膜６４の端部の直下域にサージ電流が集中することをより効果的に抑制できる。本実施形態における上記以外の構成、動作及び効果は、第１の実施形態と同様である。
【0081】
なお、本実施形態におけるサージトリガー層７４の配置は図１３（ｂ）に示す例には限定されず、例えば、第１の実施形態の第１～第４の変形例のうちのいずれかの配置であってもよく、それ以外の配置であってもよい。また、第１の実施形態は半導体装置がＭＯＳＦＥＴである例を示し、第２の実施形態は半導体装置がＪＢＳダイオードである例を示したが、本発明に係る半導体装置はこれには限定されない。
【0082】
以上説明した実施形態によれば、サージ電流に対する耐性が高い半導体装置を実現することができる。
【0083】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
【0084】
本発明は、以下の態様を含む。
【0085】
（付記１）
第１電極と、
前記第１電極に接続され、シリコン及び炭素を含む第１導電型の第１半導体層と、
前記第１半導体層の一部上に配置され、前記第１半導体層に接し、シリコン及び炭素を含む第２導電型の第２半導体層と、
前記第２半導体層の第１部分上に配置され、シリコン及び炭素を含む第１導電型の第３半導体層と、
前記第２半導体層の第２部分上に配置され、シリコン及び炭素を含み、第２導電型であり、キャリア濃度が前記第２半導体層のキャリア濃度よりも高い第４半導体層と、
前記第２半導体層の第３部分上に配置され、シリコン及び炭素を含み、第２導電型であり、キャリア濃度が前記第２半導体層のキャリア濃度よりも高く、前記第１電極から前記第１半導体層に向かう第１方向に対して交差した第２方向における長さが前記第４半導体層の前記第２方向における長さよりも長い第５半導体層と、
前記第２半導体層における前記第１半導体層と前記第３半導体層との間に配置された部分に絶縁膜を介して対向した第２電極と、
前記第３半導体層、前記第４半導体層及び前記第５半導体層に接続された第３電極と、
前記第３電極上であって前記第５半導体層の直上域を含む領域に配置され、前記第３電極に接続された金属膜と、
を備えた半導体装置。
第１電極と、
前記第１電極に接続され、シリコン及び炭素を含む第１導電型の第１半導体層と、
前記第１半導体層の一部上に配置され、前記第１半導体層に接し、シリコン及び炭素を含む第２導電型の第２半導体層と、
前記第２半導体層の第１部分上に配置され、シリコン及び炭素を含む第１導電型の第３半導体層と、
前記第２半導体層の第２部分上に配置され、シリコン及び炭素を含み、第２導電型であり、キャリア濃度が前記第２半導体層のキャリア濃度よりも高い第４半導体層と、
前記第２半導体層の第３部分上に配置され、シリコン及び炭素を含み、第２導電型であり、キャリア濃度が前記第２半導体層のキャリア濃度よりも高く、前記第１電極から前記第１半導体層に向かう第１方向に対して交差した第２方向における長さが前記第４半導体層の前記第２方向における長さよりも長い第５半導体層と、
前記第２半導体層における前記第１半導体層と前記第３半導体層との間に配置された部分に絶縁膜を介して対向した第２電極と、
前記第３半導体層、前記第４半導体層及び前記第５半導体層に接続された第３電極と、
前記第３電極上であって前記第５半導体層の直上域を含む領域に配置され、前記第３電極に接続された金属膜と、
を備えた半導体装置。
【0086】
（付記２）
前記第１半導体層は、
前記第１電極上に配置された第１層と、
前記第１層上に配置され、キャリア濃度が前記第１層のキャリア濃度よりも低い第２層と、
を有し、
前記第１方向から見た前記第５半導体層の外縁と前記金属膜の外縁との最短距離は、前記第１方向における前記第１層と前記第２半導体層との最短距離以上である付記１に記載の半導体装置。
前記第１半導体層は、
前記第１電極上に配置された第１層と、
前記第１層上に配置され、キャリア濃度が前記第１層のキャリア濃度よりも低い第２層と、
を有し、
前記第１方向から見た前記第５半導体層の外縁と前記金属膜の外縁との最短距離は、前記第１方向における前記第１層と前記第２半導体層との最短距離以上である付記１に記載の半導体装置。
【0087】
（付記３）
前記第５半導体層は複数設けられており、前記複数の第５半導体層は相互に離隔している付記１または２に記載の半導体装置。
前記第５半導体層は複数設けられており、前記複数の第５半導体層は相互に離隔している付記１または２に記載の半導体装置。
【0088】
（付記４）
前記複数の第５半導体層は、前記第２方向に沿って配列された付記３に記載の半導体装置。
前記複数の第５半導体層は、前記第２方向に沿って配列された付記３に記載の半導体装置。
【0089】
（付記５）
前記複数の第５半導体層は、前記第１方向及び前記第２方向に平行な平面に対して交差する第３方向に沿っても配列された付記４に記載の半導体装置。
前記複数の第５半導体層は、前記第１方向及び前記第２方向に平行な平面に対して交差する第３方向に沿っても配列された付記４に記載の半導体装置。
【0090】
（付記６）
前記複数の第５半導体層は、前記第１方向及び前記第２方向に平行な平面に対して交差する第３方向に沿って配列された付記３に記載の半導体装置。
前記複数の第５半導体層は、前記第１方向及び前記第２方向に平行な平面に対して交差する第３方向に沿って配列された付記３に記載の半導体装置。
【0091】
（付記７）
前記第５半導体層は、
前記第２方向に延びる部分と、
前記第１方向及び前記第２方向に平行な平面に対して交差する第３方向に沿って延びる部分と、
を有する付記１または２に記載の半導体装置。
前記第５半導体層は、
前記第２方向に延びる部分と、
前記第１方向及び前記第２方向に平行な平面に対して交差する第３方向に沿って延びる部分と、
を有する付記１または２に記載の半導体装置。
【0092】
（付記８）
前記第１半導体層における上方に前記第２半導体層が配置されていない部分と前記第３電極との間に配置され、前記第３電極に接続され、前記第１半導体層との間でショットキー接合を形成する金属層をさらに備えた付記１または２に記載の半導体装置。
前記第１半導体層における上方に前記第２半導体層が配置されていない部分と前記第３電極との間に配置され、前記第３電極に接続され、前記第１半導体層との間でショットキー接合を形成する金属層をさらに備えた付記１または２に記載の半導体装置。
【0093】
（付記９）
第１電極と、
前記第１電極に接続され、シリコン及び炭素を含む第１導電型の第１半導体層と、
前記第１半導体層の一部上に配置され、前記第１半導体層に接し、シリコン及び炭素を含む第２導電型の第２半導体層と、
前記第２半導体層の一部上に配置され、前記第２半導体層に接し、シリコン及び炭素を含み、第２導電型であり、キャリア濃度が前記第２半導体層のキャリア濃度よりも高い第３半導体層と、
前記第１半導体層上に配置され、前記第１半導体層との間でショットキー接合を形成する金属層と、
前記金属層上に配置され、前記金属層に接続された第２電極と、
前記第２電極上であって前記第３半導体層の直上域を含む領域に配置され、前記第２電極に接続された金属膜と、
を備えた半導体装置。
第１電極と、
前記第１電極に接続され、シリコン及び炭素を含む第１導電型の第１半導体層と、
前記第１半導体層の一部上に配置され、前記第１半導体層に接し、シリコン及び炭素を含む第２導電型の第２半導体層と、
前記第２半導体層の一部上に配置され、前記第２半導体層に接し、シリコン及び炭素を含み、第２導電型であり、キャリア濃度が前記第２半導体層のキャリア濃度よりも高い第３半導体層と、
前記第１半導体層上に配置され、前記第１半導体層との間でショットキー接合を形成する金属層と、
前記金属層上に配置され、前記金属層に接続された第２電極と、
前記第２電極上であって前記第３半導体層の直上域を含む領域に配置され、前記第２電極に接続された金属膜と、
を備えた半導体装置。
【0094】
（付記１０）
前記第１半導体層は、
前記第１電極上に配置された第１層と、
前記第１層上に配置され、キャリア濃度が前記第１層のキャリア濃度よりも低い第２層と、
を有し、
前記第１方向から見た前記第３半導体層の外縁と前記金属膜の外縁との最短距離は、前記第１方向における前記第１層と前記第２半導体層との最短距離以上である付記９に記載の半導体装置。
前記第１半導体層は、
前記第１電極上に配置された第１層と、
前記第１層上に配置され、キャリア濃度が前記第１層のキャリア濃度よりも低い第２層と、
を有し、
前記第１方向から見た前記第３半導体層の外縁と前記金属膜の外縁との最短距離は、前記第１方向における前記第１層と前記第２半導体層との最短距離以上である付記９に記載の半導体装置。
【0095】
（付記１１）
前記金属層は、前記第１半導体層、前記第２半導体層及び前記第３半導体層に接した付記９または１０に記載の半導体装置。
前記金属層は、前記第１半導体層、前記第２半導体層及び前記第３半導体層に接した付記９または１０に記載の半導体装置。
【符号の説明】
【0096】
１、１ａ、１ｂ、１ｃ、１ｄ、１ｅ、２ 半導体装置
１１ ドレイン電極
１２ ソース電極
１３ ゲート電極構造
１３ａ ゲートパッド
１３ｂ ゲート周回配線
１３ｃ ゲート基幹配線
１３ｄ ゲート電極
１４ 金属膜
１４ａ 外部端子接合領域
２０ 半導体部分
２０ａ 部分
２１ ドレイン層
２２ ドリフト層
２２ａ、２２ｂ 部分
２３ ベース層
２３ａ、２３ｂ 部分
２３ｃ、２３ｄ チャネル部
２４ ソース層
２５ ベースコンタクト層
２６ サージトリガー層
２６ａ、２６ｂ 部分
２７ ＳＢＤ領域
２８ 金属層
３０ 絶縁膜
６１ カソード電極
６２ 金属層
６３ アノード電極
６４ 金属膜
６４ａ 外部端子接合領域
７０ 半導体部分
７１ カソード層
７２ ドリフト層
７２ａ 部分
７３ アノード層
７３ａ、７３ｂ 部分
７４ サージトリガー層
１０１ 半導体装置
２００ 外部端子
２０１ 正孔電流
２０２ 電子電流
Ｄ１、Ｄ２ 距離
１１ ドレイン電極
１２ ソース電極
１３ ゲート電極構造
１３ａ ゲートパッド
１３ｂ ゲート周回配線
１３ｃ ゲート基幹配線
１３ｄ ゲート電極
１４ 金属膜
１４ａ 外部端子接合領域
２０ 半導体部分
２０ａ 部分
２１ ドレイン層
２２ ドリフト層
２２ａ、２２ｂ 部分
２３ ベース層
２３ａ、２３ｂ 部分
２３ｃ、２３ｄ チャネル部
２４ ソース層
２５ ベースコンタクト層
２６ サージトリガー層
２６ａ、２６ｂ 部分
２７ ＳＢＤ領域
２８ 金属層
３０ 絶縁膜
６１ カソード電極
６２ 金属層
６３ アノード電極
６４ 金属膜
６４ａ 外部端子接合領域
７０ 半導体部分
７１ カソード層
７２ ドリフト層
７２ａ 部分
７３ アノード層
７３ａ、７３ｂ 部分
７４ サージトリガー層
１０１ 半導体装置
２００ 外部端子
２０１ 正孔電流
２０２ 電子電流
Ｄ１、Ｄ２ 距離
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】